KR20140135674A - 반도체 장치 - Google Patents

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히데아키 쿠와바라
켄고 아키모토
토시나리 사사키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용한 박막 트랜지스터에 있어서, 전계 효과 이동도를 향상시키는 것을 과제의 하나로 한다. 또, 박막 트랜지스터의 전기적 특성을 안정시키는 것을 과제의 하나로 한다.
산화물 반도체층을 사용한 박막 트랜지스터에 있어서, 상기 산화물 반도체층 위에, 상기 산화물 반도체보다 도전율이 높은 반도체층 또는 도전층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또, 산화물 반도체층과 박막 트랜지스터의 보호 절연층 사이에 상기 산화물 반도체층보다 도전율이 높은 반도체층 또는 도전층을 형성함으로써, 산화물 반도체층의 조성 변화나 막질의 열화를 막고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 산화물 반도체를 사용하는 반도체 장치와, 상기 반도체 장치를 사용한 표시 장치에 관한 것이다.
최근, 액정 디스플레이로 대표되는 액정 표시 장치가 널리 보급되고 있다. 액정 디스플레이로서는, 각 화소에 박막 트랜지스터(TFT)가 형성된 액티브 매트릭스형이 자주 사용되고 있다. 액티브 매트릭스형 액정 디스플레이의 박막 트랜지스터에는, 활성층으로서 비정질 실리콘이나 다결정 실리콘이 사용된다. 비정질 실리콘을 사용한 박막 트랜지스터는, 전계 효과 이동도가 낮지만, 대형 유리 기판과 같은 대면적 기판에도 용이하게 형성할 수 있다. 한편, 다결정 실리콘을 사용한 박막 트랜지스터는 전계 효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요하므로, 대형 유리 기판과 같은 대면적 기판에 형성하기 위해서는 방대한 시간이 걸린다.
이것에 대하여, 상기와 같은 실리콘 재료 대신에, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받았다. 예를 들면, 산화물 반도체막으로서 산화아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
[특허문헌 1] 일본 공개특허공보 2007-123861호
[특허문헌 2] 일본 공개특허공보 2007-96055호
산화물 반도체에 채널 형성 영역을 형성하는 박막 트랜지스터는, 비정질 실리콘을 사용한 박막 트랜지스터의 10배부터 100배 정도의 전계 효과 이동도가 얻어지고 있다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도로 막 형성이 가능하여, 다결정 실리콘을 사용한 박막 트랜지스터보다도 제조 공정이 간단하다. 따라서, 대형 기판을 사용한 경우에도, 표시 장치의 화소부와 그 주변의 구동 회로를 동일 기판 위에 용이하게 형성할 수 있다.
액티브 매트릭스형의 액정 표시 장치에서는, 짧은 게이트 스위칭 시간 동안에 액정층에 대한 전압의 인가 및 유지 용량의 충전을 행하기 위해서, 큰 구동 전류가 필요하게 된다. 특히, 화면을 대형화 또는 고세밀화한 액정 표시 장치에서는, 보다 큰 구동 전류가 요구된다. 이 때문에, 스위칭 소자로서 사용할 수 있는 박막 트랜지스터는, 전계 효과 이동도가 높은 것이 바람직하다.
하지만 산화물 반도체를 사용한 박막 트랜지스터의 전계 효과 이동도는, 종래 액정 표시 장치의 구동 회로에 사용된 다결정 실리콘을 사용한 박막 트랜지스터의 전계 효과 이동도보다 낮아져 있다.
또, 박막 트랜지스터에 사용하는 산화물 반도체층이, 박막 트랜지스터의 보호 절연층으로서 사용하는 산화실리콘 등의 절연막과 접촉함으로써, 산화물 반도체층의 조성의 변화나 막질의 열화 등이 일어나고, 박막 트랜지스터의 전기적 특성이 열화되는 경우가 있다.
그래서, 본 발명의 일 형태는, 산화물 반도체를 사용한 박막 트랜지스터에 있어서, 전계 효과 이동도를 향상시키는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 박막 트랜지스터의 전기적 특성을 안정시키는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 상기 산화물 반도체를 사용한 박막 트랜지스터를 가지는 표시 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 박막 트랜지스터를 형성할 때 산화물 반도체층을 사용하고, 상기 산화물 반도체층 위에, 상기 산화물 반도체층보다 도전율이 높은 반도체층 또는 도전층을 형성한다.
본 발명의 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층과, 산화물 반도체층 위에 반도체층을 가지고, 산화물 반도체층의 일부는, 소스 전극층과 드레인 전극층의 사이에서, 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접하고, 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 반도체층의 도전율은, 산화물 반도체층의 도전율보다 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 n형의 도전형을 가지는 버퍼층과, n형의 도전형을 가지는 버퍼층 위에 산화물 반도체층과, 산화물 반도체층 위에 반도체층을 가지고, 산화물 반도체층의 일부는, 소스 전극층과 드레인 전극층의 사이에서, 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접하고, 산화물 반도체층 및 버퍼층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 버퍼층의 캐리어 농도는, 산화물 반도체층의 캐리어 농도보다 높고, 반도체층의 도전율은, 산화물 반도체층의 도전율보다 높고, 버퍼층의 도전율은, 반도체층의 도전율보다 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층의 상면은 버퍼층을 개재하여 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층과, 산화물 반도체층 위에 반도체층과, 반도체층 위에 도전층을 가지고, 산화물 반도체층의 일부는, 소스 전극층과 드레인 전극층의 사이에서, 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접하고, 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 반도체층의 도전율은, 산화물 반도체층의 도전율보다 높고, 도전층의 도전율은, 산화물 반도체층 및 반도체층의 도전율보다도 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
본 발명의 다른 일 형태는, 게이트 전극층과, 게이트 전극층 위에 게이트 절연층과, 게이트 절연층 위에 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층과, 산화물 반도체층 위에 도전층을 가지고, 산화물 반도체층의 일부는, 소스 전극층과 드레인 전극층의 사이에서, 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접하고, 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층이며, 도전층의 도전율은, 산화물 반도체층의 도전율보다 높고, 산화물 반도체층과 소스 전극층 및 드레인 전극층은 전기적으로 접속하는 것을 특징으로 하는 반도체 장치이다.
또, 반도체층은, 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체층인 것이 바람직하다. 또한, 반도체층의 도전율은, 1.0×10-3S/cm보다 큰 것이 바람직하다.
또, 도전층으로서, 인듐, 갈륨, 아연, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 산화물이나 질화물을 사용하는 것이 바람직하다. 또한, 도전층은, 반도체층이 소스 전극과 드레인 전극의 사이에 가지는 오목부 위에만 형성되어 있는 것이 바람직하다. 또, 도전층은, 산화물 반도체층의 차광막으로서 기능할 수 있다.
또, 산화물 반도체층의 캐리어 농도는, 1×1017/㎤ 미만인 것이 바람직하다. 또한, 버퍼층의 캐리어 농도는, 1×1018/㎤ 이상인 것이 바람직하다.
본 발명의 다른 일 형태는, 기판 위에 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 도전막을 성막하고, 도전막을 에칭하여 소스 전극층 및 드레인 전극층을 형성하고, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에, 인듐, 갈륨, 및 아연을 포함하는 제 1 산화물 반도체막을 스퍼터법에 의해 성막하고, 제 1 산화물 반도체막 위에, 인듐, 갈륨, 및 아연을 포함하는 제 2 산화물 반도체막을 스퍼터법에 의해 성막하고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 에칭하여 산화물 반도체층 및 반도체층을 형성하고, 산화물 반도체층의 일부가, 소스 전극층과 드레인 전극층의 사이에서, 게이트 절연층과, 소스 전극층 및 드레인 전극층의 측면부와 접하도록 산화물 반도체층을 형성하고, 제 2 산화물 반도체막의 성막시의 산소 가스 유량의 비율을, 제 1 산화물 반도체막의 성막시의 산소 가스 유량의 비율보다 작게 하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또, 제 1 산화물 반도체막의 성막시의 산소 가스 유량의 비율을 10체적% 이상으로 하고 제 2 산화물 반도체막의 성막시의 산소 가스 유량의 비율을 10체적% 미만으로 하는 것이 바람직하다. 또, 제 1 산화물 반도체막을 아르곤 가스와 산소 가스의 분위기 하에서 성막하고, 제 2 산화물 반도체막을 아르곤 가스 분위기 하에서 성막하면 더욱 바람직하다.
본 명세서 중에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 박막을 형성하고, 그 박막을 사용한 박막 트랜지스터를 제작한다. 또, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 외의 변이 금속 원소, 또는 상기 변이 금속의 산화물이 포함되어 있는 경우가 있다. 본 명세서에 있어서는 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막의 결정 구조는 XRD(X선 회절)의 분석에 의해 비정질 구조가 관찰되었다. 또, In-Ga-Zn-O계 비단결정막은, 스퍼터법으로 성막한 후, 200℃ 내지 500℃, 대표적으로는 300℃ 내지 400℃에서 10분 내지 100분 열처리를 하고 있다. 또한, 박막 트랜지스터의 전기 특성도 게이트 전압 ±20V에 있어서, 온·오프비가 109 이상, 이동도가 10 이상인 것을 제작할 수 있다.
또, 제 1, 제 2라고 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
또, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반을 가리키고, 전기광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
본 발명의 일 형태는, 산화물 반도체층을 사용한 박막 트랜지스터에 있어서, 상기 산화물 반도체층 위에, 상기 산화물 반도체보다 도전율이 높은 반도체층 또는 도전층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 산화물 반도체층과 박막 트랜지스터의 보호 절연층의 사이에 상기 산화물 반도체보다 도전율이 높은 반도체층 또는 도전층을 형성함으로써, 산화물 반도체층의 조성의 변화나 막질의 열화를 막고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
본 발명의 일 형태는, 상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 양호한 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 9는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 10은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 12는 산화물 반도체층의 도전율을 측정한 결과를 나타내는 그래프.
도 13은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 14는 반도체 장치의 블록도를 설명하는 도면.
도 15는 신호선 구동 회로의 구성을 설명하는 도면.
도 16은 신호선 구동 회로의 동작을 설명하는 타이밍차트.
도 17은 신호선 구동 회로의 동작을 설명하는 타이밍차트.
도 18은 시프트 레지스터의 구성을 설명하는 도면.
도 19는 도 18에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 20은 본 발명의 일 형태에 따른 반도체 장치의 화소 등가 회로를 설명하는 도면.
도 21은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 22는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 23은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 24는 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 25는 전자페이퍼의 사용 형태의 예를 설명하는 도면.
도 26은 전자서적의 일 예를 도시하는 외관도.
도 27은 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 28은 유기기의 예를 도시하는 외관도.
도 29는 휴대전화기의 일 예를 도시하는 외관도.
도 30은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
도 31은 본 발명의 일 형태에 따른 반도체 장치를 설명하는 도면.
실시형태에 대해서, 도면을 참조하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 것을 다양하게 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 발명의 구성에 있어서, 동일부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 사용하고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 박막 트랜지스터의 구조에 대해서, 도 1을 참조하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 1에 도시한다. 도 1a는 단면도이며, 도 1b은 평면도이다. 도 1a는, 도 1b에 있어서의 선 A1-A2의 단면도로 되어 있다.
도 1에 도시하는 박막 트랜지스터에는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 게이트 절연층(102)과, 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 반도체층(106)이 형성되어 있다.
게이트 전극층(101)은, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식되기 쉽다고 하는 문제점이 있기 때문에 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들면, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 하는 것이 적합하다.
산화물 반도체층(103)은, In, Ga, 및 Zn을 포함하는 In-Ga-Zn-O계 비단결정막을 사용하여, InMO3(ZnO)m(m>0)으로 표기되는 구조로 한다. 또, M은, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga의 경우가 있는 것 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe, Ni 그 외의 변이 금속 원소, 또는 상기 변이 금속의 산화물이 포함되어 있는 경우가 있다.
또, 산화물 반도체층(103)의 일부가, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에서, 게이트 절연층(102)과, 소스 전극층 또는 드레인 전극층(105a, 105b)의 측면부와 접하도록, 산화물 반도체층(103)은 형성되어 있다. 산화물 반도체층(103)의 막 두께는, 10nm 내지 300nm로 하고, 바람직하게는 20nm 내지 100nm로 한다.
산화물 반도체층(103)의 도전율은 1.0×10-3S/cm 이하인 것이 바람직하다. 또한, 산화물 반도체층(103)의 도전율은 1.0×10-11S/cm 이상인 것이 바람직하다. 산화물 반도체층(103)의 캐리어 농도 범위는 1×1017/㎤ 미만(보다 바람직하게는 1×1011/㎤ 이상)이 바람직하다. 산화물 반도체층(103)의 캐리어 농도 범위가 상기한 범위를 초과하면, 박막 트랜지스터가 노멀리 온이 될 우려가 있다.
또, 산화물 반도체층(103) 중의 나트륨 농도는 5×1019/㎤ 이하로 하고, 바람직하게는, 1×1018/㎤ 이하로 한다.
반도체층(106)은, 산화물 반도체층(103)보다 도전율이 높은 것으로 하고 반도체층(106)의 도전율은 1.0×10-3S/cm보다 큰 것이 바람직하다. 또한, 반도체층(106)의 막 두께는 1nm 이상 50nm 이하가 바람직하고, 5nm 이상 10nm 이하가 더욱 바람직하다. 따라서, 도전율이 높은 반도체층(106)을 산화물 반도체층(103) 위에 형성하는 것으로, 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 산화물 반도체층(103)과 박막 트랜지스터의 보호 절연층의 사이에 반도체층(106)을 형성함으로써, 산화물 반도체층(103)의 조성의 변화나 막질의 열화를 막고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
본 실시형태에서는, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용한다. 따라서, 산화물 반도체층(103)과 반도체층(106)을 연속적으로 적층할 수 있고, 산화물 반도체층(103)의 상면을 대기에 노출시키지 않고, 산화물 반도체층(103)의 패터닝을 행할 수 있다. 또, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용한 경우, 산화물 반도체층(103)과 반도체층(106)의 경계가 없어지는 경우가 있다.
반도체층(106)에 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 적어도 비정질 성분을 포함하고 있는 것으로 하고, 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우도 있다. 이 반도체층(106) 중의 결정립(나노 크리스탈)은 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도이다. 그러나, 반도체층(106)은 In-Ga-Zn-O계 비단결정막에만 한정되지 않는다. 상기 조건을 충족시키면, 스퍼터법으로 성막한 In-Ga-Zn-O계 비단결정 이외의 산화물 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체, 화합물 반도체 등의 반도체를 사용해도 좋다. 예를 들면, 비정질 실리콘이나 폴리실리콘, 또는 이들에 인으로 대표되는 15족 원소를 도핑한 것을 사용해도 좋다. 반도체층(106)에 In-Ga-Zn-O계 비단결정막을 사용하면, 산화물 반도체층(103)과 반도체층(106)을 연속하여 형성할 수 있기 때문에, 박막 트랜지스터 제작의 효율화를 도모하고, 생산성을 향상시킬 수 있다.
반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 산화물 반도체층(103)의 스퍼터 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율보다도, 반도체층(106)의 스퍼터 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율을 작게 함으로써, 산화물 반도체층(103)보다 반도체층(106)의 도전율을 높게 할 수 있다. 반도체층(106)의 성막 조건은, 성막 가스 전체에 대한 산소 가스 유량의 비율을 10체적% 미만으로 하는 것이 바람직하다. 또한, 산화물 반도체층(103)의 성막 조건은, 성막 가스 전체에 대한 산소 가스의 비율을 10체적% 이상으로 하는 것이 바람직하다. 또한, 반도체층(106)의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는, 아르곤 등의 희가스 분위기 하에서 행하여도 좋다.
소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 제 1 도전막(112a, 112b) 내지 제 3 도전막(114a, 114b)의 재료로서는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식되기 쉽다고 하는 문제점이 있기 때문에 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들면, 제 1 도전막(112a, 112b) 및 제 3 도전막(114a, 114b)에 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전막(113a, 113b)에 저저항인 네오디뮴을 포함하는 알루미늄 합금을 사용하는 것이 바람직하다. 이러한 구성으로 하는 것으로, 알루미늄의 저저항성을 살리면서, 힐록(hillock)의 발생을 저감할 수 있다. 또, 본 실시형태에서는, 소스 전극층 또는 드레인 전극층(105a, 105b)을 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 했지만, 이것에 한정되지 않고, 단층 구조로 하여도 좋고, 2층 구조로 하여도 좋고, 4층 이상의 구조로 하여도 좋다.
이상과 같은 구성과 함으로써, 산화물 반도체층 위에, 산화물 반도체층보다 도전율이 높은 반도체층을 형성하고, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 산화물 반도체층과 박막 트랜지스터의 보호 절연층의 사이에 상기 산화물 반도체층보다 도전율이 높은 반도체층을 형성함으로써, 산화물 반도체층의 조성의 변화나 막질의 열화를 막을 수 있다. 다시 말해, 상기 산화물 반도체층보다 도전율이 높은 반도체층은, 보호층으로서 기능하고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 개시한 박막 트랜지스터를 포함하는 표시 장치의 제작 공정에 대해서, 도 2 내지 도 9를 참조하여 설명한다. 도 2와 도 3은 단면도이고, 도 4 내지 도 7은 평면도로 되어 있고, 도 4 내지 도 7의 선 A1-A2 및 선 B1-B2는, 도 2 및 도 3의 단면도에 도시하는 선 A1-A2, 선 B1-B2에 대응하고 있다.
우선, 기판(100)을 준비한다. 기판(100)은, 바륨보로실리케이트 유리, 알루미노보로실리케이트 유리, 또는 알루미노실리케이트 유리 등, 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 세라믹 기판 외에 본 제작 공정의 처리 온도를 견딜 수 있는 내열성을 가지는 플라스틱 기판 등을 사용할 수 있다. 또한, 스테인리스 합금 등의 금속 기판의 표면에 절연막을 형성한 기판을 적용해도 좋다. 기판(100)의 크기는, 320mm×400mm, 370mm×470mm, 550mm×650mm, 600mm×720mm, 680mm×880mm, 730mm×920mm, 1000mm×1200mm, 1100mm×1250mm, 1150mm×1300mm, 1500mm×1800mm, 1900mm×2200mm, 2160mm×2460mm, 2400mm×2800mm, 또는 2850mm×3050mm 등을 사용할 수 있다.
또 기판(100) 위에 하지막으로서 절연막을 형성해도 좋다. 하지막으로서는, CVD법이나 스퍼터법 등을 사용하고, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 질화산화실리콘막의 단층, 또는 적층으로 형성하면 좋다. 기판(100)으로서 유리 기판과 같은 가동 이온을 함유하는 기판을 사용하는 경우, 하지막으로서 질화실리콘막, 질화산화실리콘막 등의 질소를 함유하는 막을 사용하는 것으로, 가동 이온이 산화물 반도체층이나 반도체층에 침입하는 것을 막을 수 있다.
다음에, 게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121)를 형성하기 위한 도전막을 스퍼터법이나 진공증착법으로 기판(100) 전체면에 성막한다. 그 다음에, 제 1 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 배선 및 전극(게이트 전극층(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))을 형성한다. 이때 단절 방지를 위해서, 적어도 게이트 전극층(101)의 단부에 테이퍼 형상이 형성되도록 에칭하는 것이 바람직하다. 이 단계에서의 단면도를 도 2a에 도시하였다. 또, 이 단계에서의 평면도가 도 4에 상당한다.
게이트 전극층(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용하여, 단층 또는 적층으로 형성할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식되기 쉽다고 하는 문제점이 있기 때문에 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
예를 들면, 게이트 전극층(101)의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조, 질화티타늄층과 몰리브덴층을 적층한 2층 구조로 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화텅스텐층과, 알루미늄과 실리콘의 합금층 또는 알루미늄과 티타늄의 합금층과, 질화티타늄층 또는 티타늄층을 적층한 구조로 것이 바람직하다.
계속해서, 게이트 전극층(101) 위에 게이트 절연층(102)은 전체면에 성막한다. 게이트 절연층(102)은 CVD법이나 스퍼터법 등을 사용하여, 막 두께를 50nm 내지 250nm로 한다.
예를 들면, 게이트 절연층(102)으로서 CVD법이나 스퍼터법에 의해 산화실리콘막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화실리콘막에 한정되는 것이 아니라, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 산화탄탈막 등의 다른 절연막을 사용하여, 이들의 재료로 이루어지는 단층 또는 적층 구조로 하여 형성해도 좋다.
또, 게이트 절연층(102)으로서, 유기 실란 가스를 사용한 CVD법에 의해 산화실리콘층을 형성하는 것도 가능하다. 유기 실란 가스로서는, 규산에틸(TEOS:화학식Si(OC2H5)4), 테트라메틸실란(TMS:화학식Si(CH3)4), 테트라메틸시크로테트라실록산(TMCTS), 옥타메틸시크로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또, 게이트 절연층(102)으로서, 알루미늄, 이트륨, 또는 하프늄의 산화물, 질화물, 산화질화물, 또는 질화 산화물의 일종 또는 이들의 화합물을 적어도 2종 이상 포함하는 화합물을 사용할 수도 있다.
또, 본 명세서에 있어서, 산화질화물이란 그 조성으로서, 질소원자보다도 산소원자의 수가 많은 물질을 가리키고, 질화 산화물이란 그 조성으로서, 산소원자보다 질소원자의 수가 많은 물질을 가리킨다. 예를 들면, 산화질화실리콘막이란 그 조성으로서, 질소원자보다도 산소원자의 수가 많고, 러더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS:Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘막이란 그 조성으로서, 산소원자보다 질소원자의 수가 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, 실리콘이 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
계속해서, 제 2 포토리소그래피 공정을 행하고, 게이트 절연층(102) 위에 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 게이트 전극층(101)과 같은 재료의 배선이나 전극층에 도달하는 콘택트 홀을 게이트 절연층(102)에 형성한다. 이 콘택트 홀은 뒤에 형성하는 도전막과 직접 접속하기 위해서 형성한다. 예를 들면, 단자부의 제 1 단자(121)와 전기적으로 접속하는 단자를 형성하는 경우에 콘택트 홀을 형성한다.
다음에, 게이트 절연층(102) 위에 금속 재료로 이루어지는 제 1 도전막(112), 제 2 도전막(113), 제 3 도전막(114)을 스퍼터법이나 진공증착법으로 성막한다. 이 단계에서의 단면도를 도 2b에 도시한다.
제 1 도전막(112), 제 2 도전막(113), 제 3 도전막(114)의 재료로서는, 알루미늄, 구리, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용할 수 있다. 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 내열성이 낮거나 또는 부식되기 쉽다고 하는 문제점이 있기 때문에 내열성 도전성 재료와 조합하여 사용하는 것이 바람직하다. 내열성 도전성 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등을 사용한다.
여기서는, 제 1 도전막(112) 및 제 3 도전막(114)으로서 내열성 도전성 재료인 티타늄을 사용하고, 제 2 도전막(113)으로서 네오디뮴을 포함하는 알루미늄 합금을 사용한다. 이러한 구성으로 하는 것으로, 알루미늄의 저저항성을 살리면서, 힐록의 발생을 저감할 수 있다. 또, 본 실시형태에서는 제 1 도전막(112) 내지 제 3 도전막(114)으로 이루어지는 3층 구조로 했지만, 이것에 한정되지 않고, 단층 구조로 하여도 좋고, 2층 구조로 하여도 좋고, 4층 이상의 구조로 하여도 좋다. 예를 들면, 티타늄 막의 단층 구조로 하여도 좋고, 실리콘을 포함하는 알루미늄막의 단층 구조로 하여도 좋다.
다음에, 제 3 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 소스 전극층 또는 드레인 전극층(105a, 105b), 및 접속 전극(120)을 형성한다. 이때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들면, 제 1 도전막(112) 및 제 3 도전막(114)에 티타늄을, 제 2 도전막(113)에 네오디뮴을 포함하는 알루미늄 합금을 사용하는 경우에는, 과산화수소수, 가열 염산, 또는 플루오르화 암모늄을 포함하는 질산수용액을 에천트에 사용하여 웨트 에칭할 수 있다. 예를 들면, KSMF-240(간토가가쿠사 제조)을 사용하여, 제 1 도전막(112) 내지 제 3 도전막(114)을 일괄로 에칭할 수 있다.
또, 제 1 도전막(112) 내지 제 3 도전막(114)의 에칭을 과산화수소수 또는 가열 염산을 에천트로 하는 에칭으로 한번에 행할 수 있기 때문에, 소스 전극층 또는 드레인 전극층(105a, 105b)의 각 도전막의 단부는 일치하고, 연속적인 구조로 할 수 있다. 이 단계에서의 단면도를 도 2c에 도시한다. 또, 이 단계에서의 평면도가 도 5에 상당한다.
또, 이 제 3 포토리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또, 제 2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
또, 단자부에 있어서, 접속 전극(120)은, 게이트 절연층(102)에 형성된 콘택트 홀을 개재하여 단자부의 제 1 단자(121)와 직접 접속된다.
다음에, 레지스트 마스크를 제거한 후, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하고, 게이트 절연층(102)의 표면에 부착되어 있는 먼지를 제거한다. 또한, 역스퍼터를 행함으로써, 게이트 절연층(102) 표면의 평탄성을 향상시킬 수도 있다. 이 단계에서의 단면도를 도 2d에 도시한다. 역스퍼터란 타깃측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF전원을 사용하여 전압을 인가하여 기판에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 수소, N2O 등을 첨가한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 Cl2, CF4 등을 첨가한 분위기에서 행하여도 좋다. 역스퍼터 처리 후, 대기에 노출시키지 않고 제 1 산화물 반도체막을 성막함으로써, 게이트 절연층(102)과 산화물 반도체층(103)의 계면에 먼지나 수분이 부착되는 것을 막을 수 있다.
다음에, 게이트 절연층(102) 위에, 산화물 반도체층(103)을 형성하기 위한 제 1 산화물 반도체막(본 실시형태에서는 제 1 In-Ga-Zn-O계 비단결정막)을, 스퍼터법을 사용하여 아르곤 등의 희가스와 산소 가스의 분위기 하에서 성막한다. 구체적인 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC)전원 0.5kW, 성막 가스는 Ar 및 O2를 사용하여, 각각의 가스의 유량은 Ar=50sccm, O2=5sccm로 하고, 성막 온도를 실온으로 하여 스퍼터 성막을 행한다. 또한, 타깃으로서는, In2O3을 포함하는 직경 8인치의 원반 위에 펠릿형의 Ga2O3과 ZnO를 배치하도록 해도 좋다. 또, 펄스 직류(DC)전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는, 10nm 내지 300nm로 하고, 바람직하게는 20nm 내지 100nm로 한다.
계속해서, 대기에 노출시키지 않고, 반도체층(106)을 형성하기 위한 제 2 산화물 반도체막(본 실시형태에서는 제 2 In-Ga-Zn-O계 비단결정막)을, 스퍼터법을 사용하여 아르곤 등의 희가스와 산소 가스의 분위기 하에서 성막한다. 단, 산소 가스에 대해서는 반드시 필요하지 않다. 제 1 산화물 반도체막의 성막 후, 대기에 노출시키지 않고 제 2 산화물 반도체막을 성막함으로써, 산화물 반도체층(103)과 반도체층(106)의 계면에 먼지나 수분이 흡착하는 것을 막을 수 있다. 구체적인 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC)전원 0.5kW, 성막 가스는 Ar 및 O2를 사용하여, 각각의 가스의 유량은 Ar=50sccm, O2=1sccm로 하고 성막 온도를 실온으로 하여 스퍼터 성막을 행한다. 또한, 타깃으로서는, In2O3을 포함하는 직경 8인치의 원반 위에 펠릿형의 Ga2O3과 ZnO를 배치하도록 해도 좋다. 또, 펄스 직류(DC)전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 의도적으로 사용하고 있음에도 불구하고, 성막 직후에 크기 1nm 내지 10nm의 결정립을 포함하는 제 2 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또, 타깃의 성분비, 성막 압력, 전력, 성막 온도 등의 스퍼터 성막 조건을 적당히 조절함으로써 결정립의 유무나, 결정립의 밀도나, 직경 사이즈를 조절할 수 있다. 예를 들면, 성막 압력을 0.1Pa 내지 2.0Pa, 전력을 250W 내지 3000W(타깃이 8인치φ 정도의 경우), 성막 온도를 실온 내지 100℃로 함으로써, 결정립의 직경 사이즈를 1nm 내지 10nm 정도로 할 수 있다. 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는, 1nm 내지 50nm로 하고, 바람직하게는 5nm 내지 10nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막 두께를 초과하는 크기가 되지 않는다. 또한, 펄스 직류(DC)전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용함으로써, 제 1 산화물 반도체막과 제 2 산화물 반도체막을 연속하여 성막할 수 있으므로, 표시 장치 제작의 효율화를 도모하고, 생산성을 향상시킬 수 있다. 또, 본 실시형태에서는, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용하고 있지만, 거기에 한정되지 않고, 스퍼터법으로 성막한, In-Ga-Zn-O계 비단결정 이외의 산화물 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체, 화합물 반도체 등의 반도체를 사용해도 좋다. 예를 들면, 스퍼터법으로 성막한, 비정질 실리콘이나 폴리실리콘, 또는 이들에 인으로 대표되는 15족 원소를 도핑한 것을 사용해도 좋다.
제 1 In-Ga-Zn-O계 비단결정막의 스퍼터 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율보다도, 제 2 In-Ga-Zn-O계 비단결정막의 스퍼터 성막에 있어서의 성막 가스 전체에 대한 산소 가스 유량의 비율을 작게 한다. 이것에 의해, 제 1 In-Ga-Zn-O계 비단결정막보다 제 2 In-Ga-Zn-O계 비단결정막의 도전율을 높게 할 수 있다. 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스 전체에 대한 산소 가스의 비율을 10체적% 이상으로 하는 것이 바람직하다. 또한, 제 2 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스 전체에 대한 산소 가스 유량의 비율을 10체적% 미만으로 하는 것이 바람직하다. 또한, 제 2 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는 아르곤 등의 희가스 분위기 하에서 행하여도 좋다.
제 1 In-Ga-Zn-O계 비단결정막 또는 제 2 In-Ga-Zn-O계 비단결정막의 성막은, 먼저 역스퍼터를 행한 쳄버와 동일 쳄버를 사용해도 좋고, 먼저 역스퍼터를 행한 쳄버와 다른 쳄버에서 성막하여도 좋다.
스퍼터법으로는 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터법과, DC 스퍼터법이 있고, 또 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터법도 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 사용할 수 있고, DC 스퍼터법은 주로 금속막을 성막하는 경우에 사용할 수 있다.
또, 재료가 다른 타깃을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 쳄버에서 다른 재료막을 적층 성막할 수도 있고, 동일 쳄버에서 복수 종류의 재료를 동시에 방전시켜서 성막할 수도 있다.
또, 쳄버 내부에 자석기구를 구비한 마그네트론 스퍼터법을 사용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터법을 사용하는 스퍼터 장치가 있다.
또, 스퍼터법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜서 이들의 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터법도 있다.
다음에, 제 4 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 제 1 In-Ga-Zn-O계 비단결정막 및 제 2 In-Ga-Zn-O계 비단결정막을 에칭한다. 여기에서, 레지스트 마스크를 제 2 In-Ga-Zn-O계 비단결정막 위에 형성함으로써, 레지스트 마스크가 제 1 In-Ga-Zn-O계 비단결정막과 바로 접하는 것을 막을 수 있고, 레지스트 마스크로부터 수소 등의 불순물이 제 1 In-Ga-Zn-O계 비단결정막에 침입하는 것을 막을 수 있다. 또한, 레지스트의 제거에 O2 애싱이나 레지스트 박리 액을 사용하는 경우, 제 1 In-Ga-Zn-O계 비단결정막 위에 제 2 In-Ga-Zn-O계 비단결정막을 형성함으로써, 제 1 In-Ga-Zn-0계 비단결정막의 오염을 막을 수 있다. 에칭에는, 시트르산이나 옥살산 등의 유기산을 에천트로서 사용할 수 있다. 여기에서는, ITO07N(간토가가쿠사 제조)을 사용한 웨트 에칭에 의해, 불필요한 부분을 제거하여 제 1 In-Ga-Zn-O계 비단결정막 및 제 2 In-Ga-Zn-O계 비단결정막을 섬 형상으로 바꾸고, 제 1 In-Ga-Zn-O계 비단결정막으로 이루어지는 산화물 반도체층(103), 제 2 In-Ga-Zn-O계 비단결정막으로 이루어지는 반도체층(106)을 형성한다. 산화물 반도체층(103) 및 반도체층(106)의 단부를 테이퍼형으로 에칭하는 것으로, 단차 형상에 의한 배선의 단절을 막을 수 있다. 또, 여기에서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용해도 좋다. 이상의 공정으로 산화물 반도체층(103) 및 반도체층(106)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 3a에 도시하였다. 또, 이 단계에서의 평면도가 도 6에 상당한다.
여기서, 200℃ 내지 600℃, 대표적으로는 250℃ 내지 500℃의 열처리를 행하는 것이 바람직하다. 여기에서는 노(爐)에 넣고, 질소 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이 열처리에 의해 In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행하여진다. 이 열처리에 의해 캐리어의 이동을 저해하는 왜곡이 해방되기 때문에, 여기에서의 열처리(광 어닐도 포함함)는 중요하다. 또, 열처리를 하는 타이밍은, 제 2 In-Ga-Zn-O계 비단결정막의 성막 후이면 특히 한정되지 않고, 예를 들면 화소 전극 형성 후에 행하여도 좋다.
계속해서, 레지스트 마스크를 제거하고, 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보호 절연층(107)은 스퍼터법 등을 사용하여 얻어지는 질화실리콘막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화탄탈막 등을 사용할 수 있다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의해 드레인 전극층(105b)에 도달하는 콘택트 홀(125)을 형성한다. 또한, 여기에서의 에칭에 의해 제 2 단자(122)에 도달하는 콘택트 홀(127), 접속 전극(120)에 도달하는 콘택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 3b에 도시한다.
계속해서, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화인듐(In2O3)이나 산화인듐 산화주석 합금(In2O3-SnO2, ITO라고 함) 등을 스퍼터법이나 진공증착법 등을 사용하여 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔사가 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화인듐 산화아연 합금(In2O3-ZnO)을 사용해도 좋다.
다음에, 제 6 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거하여 화소 전극층(110)을 형성한다. 화소 전극층(110)은, 콘택트 홀(125)을 개재하여 드레인 전극층(105b)과 직접 접속된다.
또, 이 제 6 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량 배선(108)과 화소 전극층(110)으로 유지 용량이 형성된다.
또, 이 제 6 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스크에서 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용할 수 있는 전극 또는 배선이 된다. 제 1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
계속해서, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 3c에 도시한다. 또, 이 단계에서의 평면도가 도 7에 상당한다.
또, 도 8a1, 도 8a2는, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 도 8a1은 도 8a2 중의 C1-C2선에 따른 단면도에 상당한다. 도 8a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 개재하여 겹쳐 직접 접하여 도통시키고 있다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 형성된 콘택트 홀을 개재하여 직접 접하여 도통시키고 있다.
또, 도 8b1, 및 도 8b2는, 소스 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 또한, 도 8b1은 도 8b2 중의 D1-D2선에 따른 단면도에 상당한다. 도 8b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 8b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 아래쪽에 게이트 절연층(102)을 개재하여 겹친다. 전극(156)은 제 2 단자(150)와는 전기적으로 접속하지 않았고, 전극(156)을 제 2 단자(150)와 다른 전위, 예를 들면 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연막(154)을 개재하여 투명 도전막(155)과 전기적으로 접속하고 있다.
게이트 배선, 소스 배선, 및 용량 배선은 화소 밀도에 따라서 복수개 형성되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동 전위의 제 1 단자, 소스 배선과 동 전위의 제 2 단자, 용량 배선과 동 전위의 제 3 단자 등이 복수 나란히 배치된다. 각각의 단자의 수는, 각각 임의인 수로 형성하면 양호한 것으로 하고, 실시자가 적절하게 결정하면 좋다.
이렇게 하여 6회의 포토리소그래피 공정에 의해, 6장의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 박막 트랜지스터(170)를 가지는 화소 박막 트랜지스터부, 유지 용량을 완성시킬 수 있다. 그리고, 이들을 각각의 화소에 대응하여 매트릭스형으로 배치하여 화소부를 구성함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판의 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 전극과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는, 공통 전극을 고정 전위, 예를 들면 GND, 0V 등으로 설정하기 위한 단자다.
또, 본 실시형태는, 도 7의 화소 구성에 한정되지 않고, 도 7과는 다른 평면도의 예를 도 9에 도시한다. 도 9에서는 용량 배선을 형성하지 않고, 화소 전극을 이웃하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 개재하여 겹쳐 유지 용량을 형성하는 예이며, 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다. 또, 도 9에 있어서, 도 7과 같은 부분에는 같은 부호를 참조하여 설명한다.
액티브 매트릭스형의 액정 표시 장치에 있어서는, 매트릭스형으로 배치된 화소 전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 자세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행하여지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에, 잔상이 생기거나, 또는 동영상의 흐릿한 상태가 생긴다고 하는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해서, 전체면 흑색표시를 1 프레임 간격으로 행하는 소위, 흑색 삽입이라고 불리는 구동 기술이 있다.
또, 수직 동기 주파수를 통상의 1.5배 이상으로 하는 것으로 동영상 특성을 개선하는 소위, 배속 구동이라고 불리는 구동 기술도 있다.
또, 액정 표시 장치의 동영상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하고 있는 각 광원을 독립하여 1 프레임 기판 내에서 간헐점등 구동하는 구동 기술도 있다. 면 광원으로서, 3종류 이상의 LED를 사용해도 좋고, 백색 발광의 LED를 사용해도 좋다. 독립하여 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 1 화면을 차지하는 검은 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들의 구동 기술을 조합시킴으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다도 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형의 트랜지스터는, In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 사용하고 있고, 양호한 동적 특성을 가지기 때문에, 이들의 구동 기술을 조합할 수 있다.
또, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 부름)은, 저전원전위, 예를 들면 GND, 0V 등으로 설정하기 위해서, 단자부에, 캐소드를 저전원전위, 예를 들면 GND, 0V 등으로 설정하기 위한 제 4 단자가 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선에 덧붙여 전원 공급선을 형성한다. 따라서, 단자부에는, 전원 공급선과 전기적으로 접속하는 제 5 단자를 형성한다.
이상과 같이, 산화물 반도체층 위에, 산화물 반도체층보다 도전율이 높은 반도체층을 형성함으로써, 상기 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 산화물 반도체층과 박막 트랜지스터의 보호 절연층의 사이에 상기 산화물 반도체층보다 도전율이 높은 반도체층을 형성함으로써, 산화물 반도체층의 조성의 변화나 막질의 열화를 막고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
상기 박막 트랜지스터를 표시 장치의 화소부 및 구동 회로부에 사용함으로써, 전기 특성이 높고 신뢰성이 양호한 표시 장치를 제공할 수 있다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 개시한 박막 트랜지스터와는 다른 형상의 박막 트랜지스터에 대해서 도 10을 참조하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 10에 도시한다. 도 10에 도시하는 박막 트랜지스터에는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 버퍼층(301a, 301b)이 형성되고, 게이트 절연층(102), 버퍼층(301a, 301b) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 반도체층(106)이 형성되어 있다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 즉, 도 10에 도시하는 박막 트랜지스터는, 실시형태 1에 있어서 도 1에서 도시한 박막 트랜지스터의 산화물 반도체층(103)과 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에 버퍼층(301a, 301b)을 형성한 구조의 박막 트랜지스터이다.
소스 영역 또는 드레인 영역으로서 기능하는 버퍼층(301a, 301b)은, 산화물 반도체층(103)과 마찬가지로, In, Ga, 및 Zn을 포함하는 산화물 반도체막인 In-Ga-Zn-O계 비단결정막을 사용하여 형성한다. 단, 버퍼층(301a, 301b)은 n형의 도전형을 가지고, 그 도전율은, 산화물 반도체층(103)의 도전율보다 높아지도록 한다. 또한, 버퍼층(301a, 301b)의 도전율은, 반도체층(106)과 같은 정도나, 반도체층(106)의 도전율보다 높아지도록 한다. 또한, 버퍼층(301a, 301b)은, In-Ga-Zn-O계 비단결정막이며, 적어도 비정질 성분을 포함하고 있는 것으로 하고, 비정질 구조 중에 결정립(나노 크리스탈)을 포함하는 경우도 있다. 결정립(나노 크리스탈)은 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도이다.
버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막은, 스퍼터법으로 성막한다. 구체적인 조건 예로서는, 직경 8인치의 In, Ga, 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC)전원 0.5kW, 성막 가스 Ar:O2=50:1(sccm), 성막 온도를 실온으로 하여 스퍼터 성막을 행한다.
단, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막은, 산화물 반도체층(103)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건과 다르게 한다. 예를 들면, 산화물 반도체층(103)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율보다도, 버퍼층(301a, 301b)에 사용하는 In-G-a-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율을 적게 한다. 또한, 반도체층(106)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율에 대하여, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량의 비율이 같은 정도나, 그것보다 적은 조건으로 한다. 또한, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 성막 조건은, 성막 가스에 산소 가스를 포함하지 않는 아르곤 등의 희가스 분위기 하에서 행하여도 좋다.
버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 20nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막 두께를 초과하는 크기가 되지 않는다. 본 실시형태에서는, 버퍼층(301a, 301b)에 사용하는 In-Ga-Zn-O계 비단결정막의 막 두께는 5nm로 한다.
또, 버퍼층(301a, 301b)에 n형을 부여하는 불순물 원소를 포함시켜도 좋다. 불순물 원소로서, 예를 들면 마그네슘, 알루미늄, 티타늄, 철, 주석, 칼슘, 게르마늄, 스칸듐, 이트륨, 지르코늄, 하프늄, 붕소, 탈륨, 납 등을 사용할 수 있다. 마그네슘, 알루미늄, 티타늄 등을 버퍼층에 포함시키면, 산소의 블로킹 효과 등이 있고, 성막 후의 가열 처리 등에 의해 산화물 반도체층의 산소 농도를 최적의 범위 내에 유지할 수 있다.
또, 버퍼층의 캐리어 농도 범위는, 1×1018/㎤ 이상(1×1022/㎤ 이하)이 바람직하다.
이상과 같이, 버퍼층(301a, 301b)을 형성함으로써, 산화물 반도체층(103)과, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에서, 쇼트키 접합보다도 열적 안정성을 향상시킬 수 있고, 박막 트랜지스터의 동작 특성을 안정시킬 수 있다. 또한, 도전성이 양호하므로 높은 드레인 전압이라도 양호한 이동도를 유지할 수 있다.
또, 본 실시형태의 박막 트랜지스터의 버퍼층(301a, 301b) 이외의 구조와 재료에 대해서는, 실시형태 1을 참조하였으면 한다.
본 실시형태의 박막 트랜지스터의 제작 공정은, 실시형태 2에서 도시한 박막 트랜지스터의 제작 공정과 거의 같다. 우선, 실시형태 2에서 도시한 방법으로, 제 1 도전막(112) 내지 제 3 도전막(114)까지 성막하고, 연속하여 버퍼층(301a, 301b)을 형성하기 위한 산화물 반도체막(302)을, 상기한 방법을 사용하여 스퍼터 성막한다(도 11a 참조). 그 다음에, 제 3 포토리소그래피 공정에 의해, 제 1 도전막(112) 내지 제 3 도전막(114)과 동시에 산화물 반도체막(302)을 섬 형상으로 에칭하여, 소스 전극층 또는 드레인 전극층(105a, 105b) 및 산화물 반도체막(302a, 302b)을 형성하고, 실시형태 2와 같은 방법으로 역스퍼터를 행한다(도 11b 참조). 이것으로부터, 실시형태 2에서 개시한 방법으로 산화물 반도체층(103) 및 반도체층(106)을 형성할 때에, 동시에 산화물 반도체막(302a, 302b)도 에칭하여, 버퍼층(301a, 301b)을 형성한다(도 11c 참조). 이후의 공정은 실시형태 2와 같다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 및 실시형태 3에서 개시한 박막 트랜지스터와는 다른 형상의 박막 트랜지스터에 대해서 도 30을 참조하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 30에 도시한다. 도 30에 도시하는 박막 트랜지스터는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 게이트 절연층(102), 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에 반도체층(106)이 형성되고, 반도체층(106) 위에, 도전층(401)이 형성되어 있다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 또한, 반도체층(106)은, 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에 오목부를 가지고 있다. 즉, 도 30에 도시하는 박막 트랜지스터는, 실시형태 1에 있어서 도 1에 도시한 박막 트랜지스터의 반도체층(106)의 오목부 위에 도전층(401)을 형성한 구조의 박막 트랜지스터이다.
도전층(401)의 도전율은, 산화물 반도체층(103) 및 반도체층(106)의 도전율보다 높다. 도전층(401)으로서는, 인듐, 갈륨, 아연 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 산화물이나 질화물을 사용하는 것이 바람직하다. 실시형태 1 내지 실시형태 3에서 개시하는 바와 같이, 반도체층(106)으로서 In-Ga-Zn-O계 비단결정막을 사용하는 경우, 도전층(401)에 상기한 금속 재료를 포함함으로써, 도전층(401)과 반도체층(106)의 사이의 계면 준위 밀도나 계면 반응을 저감할 수 있다. 또, 도전층(401)으로서 인듐, 갈륨, 아연 등의 금속 재료를 포함하는 금속 재료를 사용하는 경우, 도전층(401)을 패터닝할 때에 반도체층(106)이 소실되지 않도록, 반도체층(106)의 막 두께를 두껍게 하는 것이 바람직하다.
또, 도전층(401)의 성막 후에 산화물 반도체층(103)의 열처리를 행하는 경우, 도전층(401)은, 내열성을 가지는 도전성 재료를 사용해도 좋다. 내열성을 가지는 도전성 재료로서는, 예를 들면 몰리브덴, 티타늄, 텅스텐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용하는 것이 바람직하다.
또, 상기한 금속 재료를 도전층(401)에 사용함으로써, 도전층(401)을 반도체층(106) 및 산화물 반도체층(103)의 차광막으로서 기능시킬 수 있다.
또, 상기한 금속 재료를 사용하는 도전층(401)과의 에칭 선택비를 취하도록, 반도체층(106)으로서, 비정질 실리콘 등을 사용해도 좋다.
반도체층(106) 위에 산화물 반도체층(103) 및 반도체층(106)보다 도전율이 높은 도전층(401)을 형성함으로써, 더욱 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 반도체층(106)의 오목부에만 도전층(401)을 형성함으로써, 도전층(401)과 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에 발생하는 기생 용량을 저감할 수 있다.
또, 본 실시형태에서는, 반도체층(106)의 오목부 위에만, 도전층(401)을 형성했지만, 도전층(401)은, 반도체층(106) 전체와 겹치도록 형성해도 좋다. 또한, 본 실시형태에서도, 실시형태 3에서 개시하는 바와 같이, 산화물 반도체층(103)과 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에 버퍼층을 형성한 구조로 하여도 좋다.
또, 본 실시형태의 박막 트랜지스터의 도전층(401) 이외의 구조와 재료에 대해서는, 실시형태 1을 참조하였으면 한다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 5)
본 실시형태에서는, 실시형태 1, 실시형태 3 및 실시형태 4에서 도시한 박막 트랜지스터와는 다른 형상의 박막 트랜지스터에 대해서 도 31을 참조하여 설명한다.
본 실시형태의 보텀 게이트 구조의 박막 트랜지스터를 도 31에 도시한다. 도 31에 도시하는 박막 트랜지스터는, 기판(100) 위에 게이트 전극층(101)이 형성되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성되고, 게이트 절연층(102) 위에 소스 전극층 또는 드레인 전극층(105a, 105b)이 형성되고, 게이트 절연층(102), 소스 전극층 또는 드레인 전극층(105a, 105b) 위에 산화물 반도체층(103)이 형성되고, 산화물 반도체층(103) 위에, 도전층(402)이 형성되어 있다. 또한, 소스 전극층 또는 드레인 전극층(105a, 105b)은, 제 1 도전막(112a, 112b), 제 2 도전막(113a, 113b), 제 3 도전막(114a, 114b)으로 이루어지는 3층 구조로 되어 있다. 즉, 도 30에 도시하는 박막 트랜지스터는, 실시형태 1에 있어서, 도 1에 도시한 박막 트랜지스터의 반도체층(106) 대신에 도전층(402)을 형성한 구조의 박막 트랜지스터이다.
도전층(402)의 도전율은, 산화물 반도체층(103)의 도전율보다 높다. 도전층(402)으로서는, 인듐, 갈륨, 아연 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 산화물이나 질화물을 사용하는 것이 바람직하다. 실시형태 1 내지 실시형태 4에서 개시하는 바와 같이, 산화물 반도체층(103)으로서 In-Ga-Zn-O계 비단결정막을 사용하기 때문에, 도전층(402)에 상기한 금속 재료를 포함함으로써, 도전층(402)과 산화물 반도체층(103)의 사이의 계면 준위 밀도나 계면 반응을 저감할 수 있다.
또, 도전층(402)의 성막 후에 산화물 반도체층(103)의 열처리를 행하는 경우, 도전층(402)은, 내열성을 가지는 도전성 재료를 사용해도 좋다. 내열성을 가지는 도전성 재료로서는, 예를 들면 몰리브덴, 티타늄, 텅스텐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료, 또는 이들의 금속 재료를 성분으로 하는 질화물을 사용하는 것이 바람직하다.
또, 상기한 금속 재료를 도전층(402)에 사용함으로써, 도전층(402)을 산화물 반도체층(103)의 차광막으로서 기능시킬 수 있다.
산화물 반도체층(103) 위에 산화물 반도체층(103)보다 도전율이 높은 도전층(402)을 형성함으로써, 박막 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 산화물 반도체층(103)과 박막 트랜지스터의 보호 절연층의 사이에 도전층(402)을 형성함으로써, 산화물 반도체층(103)의 조성 변화나 막질의 열화를 막고, 박막 트랜지스터의 전기적 특성을 안정시킬 수 있다.
또, 본 실시형태에서도, 실시형태 3에서 개시하는 바와 같이, 산화물 반도체층(103)과 소스 전극층 또는 드레인 전극층(105a, 105b)의 사이에 버퍼층을 형성한 구조로 하여도 좋다.
또, 본 실시형태의 박막 트랜지스터의 도전층(402) 이외의 구조와 재료에 대해서는, 실시형태 1을 참조하였으면 한다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 6)
본 실시형태에서는, 반도체 장치의 일 예인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 내지 실시형태 5에 따라서 형성한다. 또한, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일 예인 액티브 매트릭스형 액정 표시 장치의 블록도의 일 예를 도 14a에 도시한다. 도 14a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 가진다.
화소부(5301)는, 신호선 구동 회로(5303)로부터 열방향으로 신장하여 배치된 복수의 신호선 S1 내지 Sm(도시하지 않음)에 의해 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행방향으로 신장하여 배치된 복수의 주사선 G1 내지 Gn(도시하지 않음)에 의해 주사선 구동 회로(5302)와 접속되고 신호선 S1 내지 Sm 및 주사선 G1 내지 Gn에 대응하여 매트릭스형으로 배치된 복수의 화소(도시하지 않음)를 가진다. 그리고, 각 화소는, 신호선 Sj(신호선 S1 내지 Sm 중 어느 하나), 주사선 Gi(주사선 G1 내지 Gn 중 어느 하나)와 접속된다.
또, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터는, n채널형 TFT이며, n채널형 TFT로 구성하는 신호선 구동 회로에 대해서 도 15를 참조하여 설명한다.
도 15에 도시하는 신호선 구동 회로는, 드라이버 IC(5601), 스위치군(56021 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 가진다. 스위치군(5602_1 내지 5602_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 가진다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은, 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 3개의 신호선(신호선 Sm-2, 신호선 Sm-1, 신호선 Sm(m=3M))에 접속된다. 예를 들면, J열째의 배선(5621_J(배선(5621_1) 내지 배선(5621_M) 중 어느 하나))은, 스위치군(5602_J)이 가지는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj(j=3J))에 접속된다.
또, 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613)에는, 각각 신호가 입력된다.
또, 드라이버 IC(5601)는, 단결정 반도체를 사용하여 형성되어 있는 것이 바람직하다. 또, 스위치군(5602_1 내지 5602_M)은, 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)은 FPC 등을 개재하여 접속하면 좋다. 또는 화소부와 동일한 기판 위에 접합 등에 의해, 단결정 반도체층을 형성하고, 드라이버 IC(5601)를 형성해도 좋다.
다음에, 도 15에 도시한 신호선 구동 회로의 동작에 대해서, 도 16의 타이밍 차트를 참조하여 설명한다. 또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되어 있는 경우의 타이밍 차트를 도시하고 있다. 또, i행째의 주사선(Gi)의 선택 기간은, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3으로 분할되어 있다. 또, 도 15의 신호선 구동 회로는, 다른 행의 주사선이 선택되어 있는 경우라도 도 16과 같은 동작을 한다.
또, 도 16의 타이밍 차트는, J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 통해서, 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 접속되는 경우에 대해서 도시하고 있다.
또, 도 16의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시하고 있다.
또, 배선(5621_1) 내지 배선(5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들면, 제 1 서브 선택 기간 T1에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-2)에 입력되고, 제 2 서브 선택 기간 T2에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj-1)에 입력되고, 제 3 서브 선택 기간 T3에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선(Sj)에 입력된다. 또, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-2, Data_j-1, Data_j로 한다.
도 16에 도시하는 바와 같이, 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-2가, 제 1 박막 트랜지스터(5603a)를 개재하여 신호선(Sj-2)에 입력된다. 제 2 서브 선택 기간 T2에서는, 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 개재하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간 T3에서는, 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 개재하여 신호선 Sj에 입력된다.
이상으로부터, 도 15의 신호선 구동 회로는, 1게이트 선택 기간을 3개로 분할하는 것으로, 1게이트 선택 기간 동안에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 15의 신호선 구동 회로는, 드라이버 IC(5601)가 형성되는 기판과, 화소부가 형성되어 있는 기판의 접속수를 신호선의 수와 비교하여 약 1/3로 할 수 있다. 접속수가 약 1/3이 됨으로써, 도 15의 신호선 구동 회로는, 신뢰성, 제조 수율 등을 향상시킬 수 있다.
또, 도 15와 같이, 1 게이트 선택 기간을 복수의 서브 선택 기간으로 분할하고, 복수의 서브 선택 기간 각각에 있어서, 어떤 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 수, 구동 방법 등은 한정되지 않는다.
예를 들면, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우에는, 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1게이트 선택 기간은, 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 17의 타이밍 차트에 도시하는 바와 같이, 1개의 선택 기간을 프리차지 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 선택 기간 T3으로 분할해도 좋다. 또, 도 17의 타이밍 차트는, i행째의 주사선(Gi)이 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온·오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온·오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온·오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시하고 있다. 도 17에 도시하는 바와 같이, 프리차지 기간 Tp에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 온된다. 이때, 배선(5621_J)에 입력되는 프리차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 개재하여 각각 신호선(Sj-2), 신호선(Sj-1), 신호선(Sj)에 입력된다. 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-2가 제 1 박막 트랜지스터(5603a)를 개재하여 신호선(Sj-2)에 입력된다. 제 2 서브 선택 기간 T2에서는, 제 2 박막 트랜지스터(5603b)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j-1이, 제 2 박막 트랜지스터(5603b)를 개재하여 신호선(Sj-1)에 입력된다. 제 3 서브 선택 기간 T3에서는, 제 3 박막 트랜지스터(5603c)가 온되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프된다. 이때, 배선(5621_J)에 입력되는 Data_j가, 제 3 박막 트랜지스터(5603c)를 개재하여 신호선(Sj)에 입력된다.
이상으로부터, 도 17의 타이밍 차트를 적용한 도 15의 신호선 구동 회로는, 서브 선택 기간 전에 프리차지 선택 기간을 형성함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기록을 고속으로 행할 수 있다. 또, 도 17에 있어서, 도 16과 같은 것에 관해서는 공통된 부호를 사용하여 도시하고, 동일부분 또는 같은 기능을 가지는 부분의 상세한 설명은 생략한다.
또, 주사선 구동 회로의 구성에 대해서 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가지고 있다. 또 경우에 따라서는 레벨 시프터를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 주사선에는, 1라인 것의 화소의 트랜지스터의 게이트 전극이 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 ON으로 해야만 하기 때문에, 버퍼는 큰 전류를 흘려보내는 것이 가능한 것을 사용할 수 있다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대해서 도 18 및 도 19를 참조하여 설명한다.
도 18에 시프트 레지스터의 회로 구성을 도시한다. 도 18에 도시하는 시프트 레지스터는, 플립플롭(5701_1 내지 5701_n)이라는 복수의 플립플롭으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 18의 시프트 레지스터의 접속 관계에 대해서 설명한다. 1단째의 플립플롭(5701_1)은, 제 1 배선(5711), 제 2 배선(5712), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 및 제 7 배선(5717_2)과 접속된다. 또한, 2단째의 플립플롭(5701_2)은 제 3 배선(5713), 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_1), 제 7 배선(57l7_2) 및 제 7 배선(5717_3)과 접속된다.
마찬가지로, i단째의 플립플롭(5701_i(플립플롭(5701_1 내지 5701_n) 중 어느 하나))은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_i-1), 제 7 배선(5717_i), 및 제 7 배선(5717_i+1)과 접속된다. 여기에서, i가 홀수인 경우에는, i단째의 플립플롭(5701_i)은 제 2 배선(5712)과 접속되고, i가 짝수인 경우에는, i단째의 플립플롭(5701_i)은 제 3 배선(5713)과 접속되게 된다.
또, n단째의 플립플롭(5701_n)은, 제 2 배선(5712) 또는 제 3 배선(5713)의 한쪽, 제 4 배선(5714), 제 5 배선(5715), 제 7 배선(5717_n-1), 제 7 배선(5717_n), 및 제 6 배선(5716)과 접속된다.
또, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 4 배선(5714), 제 5 배선(5715)을, 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 18에 도시하는 플립플롭의 상세한 것에 대해서, 도 19를 참조하여 설명한다. 도 19에 도시하는 플립플롭은, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 가진다. 또, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는, n채널형 트랜지스터이며, 게이트·소스간 전압(Vgs)이 임계값 전압(Vth)을 상회했을 때 도통 상태가 되는 것으로 한다.
또, 도 19에 도시하는 플립플롭은, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503), 제 4 배선(5504), 제 5 배선(5505), 및 제 6 배선(5506)을 가진다.
여기서는 모든 박막 트랜지스터는, 인핸스먼트형의 n채널형 트랜지스터로 하는 예를 나타내지만, 특히 한정되지 않고, 예를 들면, 디프레션형의 n채널형 트랜지스터를 사용해도 구동 회로를 구동시킬 수도 있다.
다음에, 도 18에 도시하는 플립플롭의 접속 구성에 대해서, 이하에 개시한다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한 방향)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속 되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
i단째의 플립플롭(5701_i)에 있어서, 도 19 중의 제 1 배선(5501)과, 도 18 중의 제 7 배선(5717_i-1)이 접속된다. 또한, 도 19 중의 제 2 배선(5502)과, 도 18 중의 제 7 배선(5717_i+1)이 접속된다. 또한, 도 19 중의 제 3 배선(5503)과, 제 7 배선(5717_i)이 접속된다. 또, 도 19 중의 제 6 배선(5506)과, 제 5 배선(5715)이 접속된다.
i가 홀수인 경우, 도 19 중의 제 4 배선(5504)은 도 18 중의 제 2 배선(5712)과 접속되고, i가 짝수인 경우, 도 18 중의 제 3 배선(5713)과 접속된다. 또한, 도 19 중의 제 5 배선(5505)과, 도 18 중의 제 4 배선(5714)이 접속된다.
단, 1단째의 플립플롭(5701_1)에 있어서, 도 19 중의 제 1 배선(5501)은 도 18 중의 제 1 배선(5711)에 접속된다. 또한, n단째의 플립플롭(5701_n)에 있어서, 도 19 중의 제 2 배선(5502)은 도 18 중의 제 6 배선(5716)에 접속된다.
또, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 실시형태 5에 개시하는 n채널형 TFT만으로 제작하는 것도 가능하다. 실시형태 1 내지 실시형태 5에 개시하는 n채널형 TFT는 트랜지스터의 이동도가 크기 때문에, 구동 회로의 구동 주파수를 높게 하는 것이 가능해진다. 또한, 실시형태 1 내지 실시형태 5에 개시하는 n채널형 TFT는 In-Ga-Zn-O계 비단결정막인 소스 영역 또는 드레인 영역에 의해 기생 용량이 저감되기 때문에, 주파수 특성(f특성이라고 불림)이 높다. 예를 들면, 실시형태 1 내지 실시형태 5에 개시하는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는, 흑색 화면 삽입을 실현하는 것 등도 실현할 수 있다.
또, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의해, 또 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우에는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다. 또, 복수의 주사선 구동 회로에 의해, 같은 주사선에 신호를 출력하면, 표시 장치의 대형화에 유리하다.
또, 반도체 장치의 일 예인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 위해서, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일 예를 도 14b에 도시한다.
도 14b에 도시하는 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 가지는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402) 및 제 2 주사선 구동 회로(5404)와, 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 가진다.
도 14b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털형식으로 하는 경우, 화소는 트랜지스터의 온과 오프의 전환에 의해, 발광 또는 비발광의 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조의 표시를 행할 수 있다. 면적 계조법은, 1화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 기초해서 구동시킴으로써, 계조 표시를 행하는 구동법이다. 또 시간 계조법은, 화소가 발광하는 기간을 제어함으로써, 계조 표시를 행하는 구동법이다.
발광 소자는, 액정소자 등과 비교하여 응답 속도가 높으므로, 액정소자보다도 시간 계조법에 적합하다. 구체적으로 시간 계조법으로 표시를 행하는 경우, 1프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 그리고 비디오 신호에 따라, 각 서브 프레임 기간에 있어서 화소의 발광 소자를 발광 또는 비발광의 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1프레임 기간 동안에 화소가 실제로 발광하는 기간의 전체 길이를, 비디오 신호에 의해 제어할 수 있고, 계조를 표시할 수 있다.
또, 도 14b에 도시하는 발광 표시 장치에서는, 1개의 화소에 2개의 스위칭용 TFT를 배치하는 경우, 한쪽의 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 다른쪽의 스위칭용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하고 있는 예를 도시하고 있지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호를, 함께 1개의 주사선 구동 회로에서 생성하도록 해도 좋다. 또한, 예를 들면, 1개의 화소가 가지는 스위칭용 TFT의 수에 의해, 스위칭 소자의 동작을 제어하는데도 사용할 수 있는 주사선이, 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 주사선에 입력되는 신호를, 모두 1개의 주사선 구동 회로에서 생성해도 좋고, 복수의 각 주사선 구동 회로에서 생성해도 좋다.
또, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 내지 실시형태 5에 개시하는 n채널형 TFT만으로 제작하는 것도 가능하다.
또, 상술한 구동 회로는, 액정 표시 장치나 발광 표시 장치에 한하지 않고, 스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자페이퍼에 사용해도 좋다. 전자페이퍼는, 전기 영동표시 장치(전기 영동 디스플레이)라고도 불리고 있고, 종이와 같은 읽기 쉽다는 이점, 다른 표시 장치와 비교하여 저소비 전력이고, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는, 여러가지 형태를 생각될 수 있지만, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 중의 입자를 서로 반대 방향으로 이동시켜서 한 방향측에 집합한 입자의 색만을 표시하는 것이다. 또, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 있어서 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전 정수가 높은 물질이 높은 전계영역으로 이동하는 소위 유전 영동적 효과를 이용한 디스플레이다.
상기 마이크로캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써 컬러 표시도 가능하다.
또, 액티브 매트릭스 기판 위에 적당히, 두개의 전극의 사이에 끼워지도록 상기 마이크로캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 1 내지 실시형태 5의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 사용할 수 있다.
또, 마이크로캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료로부터 선택된 일종의 재료, 또는 이들의 복합 재료를 사용하면 좋다.
이상의 공정에 의해, 반도체 장치로서 신뢰성의 높은 표시 장치를 제작할 수 있다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 7)
실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 제작하고, 상기 박막 트랜지스터를 화소부, 그 위에 구동 회로에 사용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 구동 회로의 일부 또는 전체를, 화소부와 같은 기판 위에 일체로 형성하고, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시매체도 적용할 수 있다.
또, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또, 상기 표시 장치를 제작하는 과정에 있어서의, 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판에 관하여, 상기 소자 기판은, 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이며, 에칭하여 화소 전극을 형성하기 전의 상태이어도 좋고, 모든 형태가 적합하다.
또, 본 명세서 중에 있어서의 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible printed circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 형성된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적 회로)가 직접 형성된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
본 실시형태에서는, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서, 도 22를 참조하여 설명한다. 도 22는, 제 1 기판(4001) 위에 형성된 실시형태 1 내지 실시형태 5에서 개시한 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터(4010, 4011), 및 액정소자(4013)를, 제 2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한, 패널의 상면도이며, 도 22b는, 도 22a1, 22a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록 하여 씰재(4005)가 형성되어 있다. 또 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성되어 있다. 따라서 화소부(4002)와, 주사선 구동 회로(4004)는, 제 1 기판(4001)과 씰재(4005)와 제 2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다. 또 제 1 기판(4001) 위의 씰재(4005)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또, 별도 형성한 구동 회로의 접속 방법은, 특히 한정되는 것이 아니라, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 22a1은, COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예이며, 도 22a2는, TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예다.
또 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 22b에서는, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, 실시형태 1 내지 실시형태 5에 개시하는 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성이 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4010, 4011)는 n채널형 박막 트랜지스터이다.
또, 액정소자(4013)가 가지는 화소 전극층(4030)은, 박막 트랜지스터(4010)와 전기적으로 접속되어 있다. 그리고 액정소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 겹쳐 있는 부분이, 액정소자(4013)에 상당한다. 또, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되고, 절연층(4032, 4033)을 개재하여 액정층(4008)을 사이에 두고 있다.
또, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플로라이드) 필름, 폴리에스테르 필름 또는 아크릴수지 필름을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름을 사이로 둔 구조의 시트를 사용할 수도 있다.
또 부호 4035는 절연막을 선택적으로 에칭하는 것으로 얻어지는 기둥형의 스페이서이며, 화소 전극층(4030)과 대향 전극층(4031)의 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또 구형(球形)의 스페이서를 사용하여도 좋다. 또한, 대향 전극층(4031)은, 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 개재하여 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또, 도전성 입자는 씰재(4005)에 함유시킨다.
또, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현하기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 10μs 내지 100μs로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또, 본 실시형태의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적당히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 좋다.
또, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해서, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해서, 실시형태 1 내지 실시형태 5에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것이며, 치밀한 막이 바람직하다. 보호막은, 스퍼터법을 사용하여, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 또는 질화산화알루미늄막의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는 보호막을 스퍼터법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 여러가지 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 일층째로서, 스퍼터법을 사용하여 산화실리콘막을 형성한다. 보호막으로서 산화실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과가 있다.
또, 보호막의 2층째로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 2층째로서, 스퍼터법을 사용하여 질화실리콘막을 형성한다. 보호막으로서 질화실리콘막을 사용하면, 나트륨 등의 가동 이온이 반도체 영역중에 침입하고, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또, 보호막을 형성한 후에, 산화물 반도체층의 어닐(300℃ 내지 400℃)을 행하여도 좋다.
또, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기 재료를 사용할 수 있다. 또 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소유리) 등을 사용할 수 있다. 또, 이들의 재료로 형성되는 절연막을 복수 적층시키는 것으로, 절연층(4021)을 형성해도 좋다.
또 실록산계 수지란 실록산계 재료를 출발 재료로서 형성된 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면 알킬기나 아릴기)나 플루오로기를 사용해도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층(4021)의 형성법은, 특히 한정되지 않고, 그 재료에 따라서, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에, 산화물 반도체층의 어닐(300℃ 내지 400℃)을 행하여도 좋다. 절연층(4021)의 소성 공정과 산화물 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체 장치를 제작하는 것이 가능해진다.
화소 전극층(4030), 대향 전극층(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 재료를 사용할 수 있다.
또, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은, 시트 저항이 10000Ω/□ 이하, 파장550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자가 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다.
또 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4015)이, 액정소자(4013)가 가지는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은, 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 개재하여 전기적으로 접속되어 있다.
또 도 22에 있어서는, 신호선 구동 회로(4003)를 별도 형성하고, 제 1 기판(4001)에 실장하고 있는 예를 도시하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 23은, 실시형태 1 내지 실시형태 5에 개시하는 TFT를 적용하여 제작되는 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일 예를 도시하고 있다.
도 23은 액정 표시 모듈의 일 예이며, TFT 기판(2600)과 대향 기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 빨강, 초록, 파란 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원회로 등의 외부회로가 내장되어 있다. 또 편광판과, 액정층의 사이에 위상차판을 가진 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 등을 사용할 수 있다.
이상의 공정에 의하여, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 8)
실시형태에서는, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 적용한 반도체 장치로서 전자페이퍼의 예를 도시한다.
도 13은, 반도체 장치의 예로서 액티브 매트릭스형의 전자페이퍼를 도시한다. 반도체 장치에 사용할 수 있는 박막 트랜지스터(581)로서는, 실시형태 1 내지 실시형태 5에서 개시하는 박막 트랜지스터를 적용할 수 있다.
도 13의 전자페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예다. 트위스트 볼 표시 방식은 백과 흑으로 나누어 칠해진 구형 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시킨 구형입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580)과 기판(596)의 사이에 밀봉되는 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과, 절연층(585)에 형성하는 개구에서 접하고 있고 전기적으로 접속되어 있다. 제 1 전극층(587)과 제 2 전극층(588)의 사이에는 흑색영역(590a) 및 백색영역(590b)을 가지고, 주변에 액체로 채워져 있는 캐비티(594)를 포함하는 구형입자(589)가 형성되어 있고, 구형입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 13 참조.). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 개재하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또, 트위스트 볼 대신에, 전기 영동소자를 사용하는 것도 가능하다. 투명한 액체와, 정(正)으로 대전한 흰 미립자와 부(負)로 대전한 검은 미립자를 봉입한 직경 10μm 내지 200μm 정도의 마이크로캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하고, 흰색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동표시 소자이며, 일반적으로 전자페이퍼라고 불리고 있다. 전기 영동표시 소자는, 액정 표시 소자와 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또 소비 전력이 작고, 어두운 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파발신원으로부터 표시 기능이 있는 반도체 장치(단 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자페이퍼를 제작할 수 있다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 9)
본 실시형태에서는, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 도시한다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광 소자를 사용하여 개시한다. 일렉트로루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 따라 구별되어, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 부르고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너 억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층의 사이에 두고, 또 이것을 전극의 사이에 둔 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또, 여기에서는, 발광 소자로서 유기 EL 소자를 참조하여 설명한다.
도 20은, 본 발명의 일 형태를 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일 예를 도시하는 도면이다.
디지털 시간 계조 구동을 적용 가능한 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는, 실시형태 1 내지 실시형태 5에서 개시한, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를, 1개의 화소에 2개 사용하는 예를 개시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량 소자(6403)를 개재하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은, 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속되고, 그 접속 부분을 공통 접속부로서, 도 1a, 도 2a, 또는 도 3a에 도시하는 구조로 하면 좋다.
또, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원전위가 설정되어 있다. 또, 저전원전위란, 전원선(6407)으로 설정되는 고전원전위를 기준으로 하여 저전원전위<고전원전위를 충족시키는 전위이며, 저전원전위로서는 예를 들면 GND, 0V 등이 설정되어도 좋다. 이 고전원전위와 저전원전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려보내 발광 소자(6404)를 발광시키기 위해서, 고전원전위와 저전원전위의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에서 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 온되거나, 오프되는 2개의 상태가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형영역에서 동작시키기 위해서, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 또, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 하는 것으로, 도 20과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광 소자(6404)의 순방향 전압이란 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계값 전압을 포함한다. 또, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오 신호를 입력하는 것으로, 발광 소자(6404)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 하는 것으로, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려보내고, 아날로그 계조 구동을 할 수 있다.
또, 도 20에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 20에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리회로 등을 추가해도 좋다.
다음에, 발광 소자의 구성에 대해서, 도 21을 참조하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대해서 설명한다. 도 21a, 21b, 21c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001, 7011, 7021)는, 실시형태 1 내지 실시형태 5에서 개시하는 박막 트랜지스터와 동일하게 제작할 수 있고, In-Ga-Zn-0계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성의 높은 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판측의 면으로부터 발광을 추출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태에 관련되는 화소 구성은 어느 사출 구조의 발광 소자에나 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 21a를 참조하여 설명한다.
도 21a에, 구동용 TFT인 TFT(7001)가 n형이고, 발광 소자(7002)로부터 발해지는 광이 양극(7005)측으로 통과하는 경우의, 화소의 단면도를 도시한다. 도 21a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 차례로 적층되어 있다. 음극(7003)은 일함수가 작고, 게다가 광을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또 이들의 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 함), 인듐 아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 가지는 도전성 도전막을 사용해도 좋다.
음극(7003) 및 양극(7005)의 사이에 발광층(7004)을 두고 있는 영역이 발광 소자(7002)에 상당한다. 도 21a에 도시한 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 도시하는 바와 같이 양극(7005)측에 사출한다.
다음에, 하면 사출 구조의 발광 소자에 대해서 도 21b를 참조하여 설명한다. 구동용 TFT(7011)가 n형이고, 발광 소자(7012)로부터 발해지는 광이 음극(7013)측에 사출되는 경우의, 화소의 단면도를 도시한다. 도 21b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 가지는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 차례로 적층되어 있다. 또, 양극(7015)이 투광성을 가지는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어도 좋다. 음극(7013)은, 도 21a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 여러가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들면 20nm의 막 두께를 가지는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 21a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 21a와 마찬가지로, 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 흑의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 사이로 두고 있는 영역이 발광 소자(7012)에 상당한다. 도 21b에 도시한 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 도시하는 바와 같이 음극(7013)측에 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대해서, 도 21c를 참조하여 설명한다. 도 21c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 가지는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 차례로 적층되어 있다. 음극(7023)은, 도 21a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 여러가지 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들면 20nm의 막 두께를 가지는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 21a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은, 도 21a와 마찬가지로, 광을 투과하는 투광성을 가지는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹쳐 있는 부분이 발광 소자(7022)에 상당한다. 도 21c에 도시한 화소의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 도시하는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽에 사출한다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 설명했지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또 본 실시형태에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 구동용 TFT와 발광 소자의 사이에 전류 제어용 TFT가 접속되어 있는 구성이라도 좋다.
또 본 실시형태에서 개시하는 반도체 장치는, 도 21에 도시한 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하는 각종의 변형이 가능하다.
다음에, 실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 적용한 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대해서, 도 24를 참조하여 설명한다. 도 24a는 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 씰재에 의해 밀봉한, 패널의 상면도이며, 도 24b는, 도 24a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 형성되어 있다. 또 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 씰재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출시키지 않도록 기밀성이 높고, 탈가스의 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재료로 패키징(봉입)하는 것이 바람직하다.
또 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 24b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는, 실시형태 1 내지 실시형태 5에 개시하는 In-Ga-Zn-O계 비단결정막을 산화물 반도체층으로서 포함하는 신뢰성의 높은 박막 트랜지스터를 적용할 수 있다. 본 실시형태에 있어서, 박막 트랜지스터(4509, 4510)는 n채널형 박막 트랜지스터이다.
또 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 개시한 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성은 적절하게 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광 소자(4511)가 가지는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)가 가지는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은 FPC(4518a)가 가지는 단자와, 이방성 도전막(4519)을 개재하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 제 2 기판(4506)은 투광성이어야만 한다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 가지는 재료를 사용한다.
또, 충전재(4507)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 본 실시형태는 충전재로서 질소를 사용했다.
또, 필요하면, 발광 소자의 사출면에 편광판, 또는 원편광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적당히 형성해도 좋다. 또한, 편광판 또는 원편광판에 반사 방지막을 형성해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하고, 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 행할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동 회로로 실장되어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 24의 구성에 한정되지 않는다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 10)
실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 적용한 반도체 장치는, 전자페이퍼로서 적용할 수 있다. 전자페이퍼는, 정보를 표시하는 것이면 모든 분야의 전자기기에 사용하는 것이 가능하다. 예를 들면, 전자페이퍼를 사용하여, 전자서적(전자북), 포스터, 전차 등의 탈것의 차내광고, 크레디트카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자기기의 일 예를 도 25, 도 26에 도시한다.
도 25a는, 전자페이퍼로 만들어진 포스터(2631)를 도시하고 있다. 광고매체가 종이 인쇄물일 경우에는, 광고 교환은 사람 손으로 행하여지지만, 전자페이퍼를 사용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고 안정된 화상을 얻을 수 있다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 25b는, 전차 등의 탈것의 차내광고(2632)를 도시하고 있다. 광고매체가 종이 인쇄물인 경우에는, 광고 교환은 사람 손으로 행하여지지만, 전자페이퍼를 사용하면 일손을 많이 들이지 않고 단시간에 광고 표시를 바꿀 수 있다. 또 표시도 흐트러지지 않고 안정된 화상을 얻을 수 있다. 또, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또, 도 26은, 전자서적(2700)의 일 예를 도시하고 있다. 예를 들면, 전자서적(2700)은, 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 하고 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 연속된 화면을 표시하는 구성으로 하여도 좋고, 다른 화면을 표시하는 구성으로 하여도 좋다. 다른 화면을 표시하는 구성으로 하는 것으로, 예를 들면 우측의 표시부(도 26에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 26에서는 표시부(2707))에 화상을 표시할 수 있다.
또, 도 26에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비하고 있다. 조작키(2723)에 의해, 페이지를 이동할 수 있다. 또, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또, 전자서적(2700)은, 전자사전으로서의 기능을 가진 구성으로 하여도 좋다.
또, 전자서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 전자서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
(실시형태 11)
실시형태 1 내지 실시형태 5에 개시하는 박막 트랜지스터를 사용한 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털카메라, 디지털비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보단말, 음향재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 27a는, 텔레비전 장치(9600)의 일 예를 도시하고 있다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 도시하고 있다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별도의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비하는 조작키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에, 상기 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또 모뎀을 개재하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보통신을 행하는 것도 가능하다.
도 27b는, 디지털 포토 프레임(9700)의 일 예를 도시하고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털카메라 등으로 촬영한 화상 데이터를 표시시키는 것으로, 통상의 사진 프레임과 동일하게 기능시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은, 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 받아들이고, 받아들인 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해, 원하는 화상 데이터를 받아들이고, 표시시키는 구성으로 할 수도 있다.
도 28a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 28a에 도시하는 휴대형 유기기는, 그 외에, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상기한 것에 한정되지 않고, 적어도 본 발명의 일 형태에 영향을 미치는 반도체 장치를 구비한 구성이면 좋고, 기타 부속 설비가 적당히 형성된 구성으로 할 수 있다. 도 28a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선통신을 행하여 정보를 공유하는 기능을 가진다. 또, 도 28a에 도시하는 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 여러가지 기능을 가질 수 있다.
도 28b는, 대형 유기기인 슬롯머신(9900)의 일례를 도시한다. 슬롯머신(9900)은, 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯머신(9900)은 그 이외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯머신(9900)의 구성은, 상술한 내용에 한정되지 않고, 적어도 본 명세서의 일 형태에 관계되는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 29a는 휴대전화기(1000)의 일례를 도시한다. 휴대전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 29a에 도시하는 휴대전화기(1000)는 표시부(1002)를 손가락 등으로 터치함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 입력하는 등의 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은 화상의 표시를 주로 하는 표시 모드이고, 제 2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 거는 경우, 또는 문자 메시지를 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대전화기(1000)의 방향(세로 또는 가로)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한 화면 모드의 전환은, 표시부(1002)를 만지는 것 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의하여 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터라면 표시 모드로 전환되고, 텍스트 데이터라면 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드에서 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉시켜, 장문(掌紋), 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외(近赤外)광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수 있다.
도 29b도 휴대전화기의 일례이다. 도 29b의 휴대전화기는 케이스(9411)에 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신할 때 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 갖고, 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표의 2방향으로 탈착할 수 있다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축끼리를 장착할 수도 있고, 표시 장치(9410)와 통신 장치(9400)의 장축끼리를 장착할 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어 표시 장치(9410)를 단독으로 사용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의하여 화상 또는 입력 정보를 수수(授受)할 수 있고, 각각 충전 가능한 배터리를 갖는다.
또, 본 실시형태에 개시하는 구성은, 다른 실시형태에 개시한 구성을 적당히 조합하여 사용할 수 있는 것으로 한다.
실시예 1
본 실시예에서는, 산화물 반도체막의 도전율의, 성막시에 있어서의 산소 가스 유량의 비율 의존성을 조사한 결과에 대해서 설명한다.
본 실시예에서는, 스퍼터법을 사용하여 In-Ga-Zn-O계 비단결정막을 성막하고, 형성된 In-Ga-Zn-O계 비단결정막의 도전율을 측정했다. 성막시의 산소 가스 유량의 비율이 O체적%부터 100체적%까지의 조건으로 샘플을 제작하고, 각 산소 가스 유량의 비율의 In-Ga-Zn-O계 비단결정막의 도전율을 측정했다. 또 도전율의 측정에는 Agilent사가 제조한 반도체 파라미터 애널라이저 HP4155C를 사용했다.
In-Ga-Zn-O계 비단결정막의 스퍼터 성막에 있어서는, 타깃으로서 In2O3:Ga2O3:ZnO=1:1:1(In:Ga:Zn=1:1:0.5)의 비율로 혼합한 직경 8인치의 원반형의 산화물 반도체 타깃을 사용했다. 다른 성막 조건은, 기판과 타깃 사이의 거리를 170mm, 성막 가스 압력 0.4Pa, 직류(DC)전원 0.5kW, 성막 온도를 실온으로 했다.
성막 가스로서는, 아르곤 가스와 산소 가스를 사용했다. 아르곤 가스와 산소 가스에 대한 산소 가스의 유량비율이 0체적%부터 100체적%까지의 조건으로 성막하고, In-Ga-Zn-O계 비단결정막의 도전율의 측정을 실시했다. 또, In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열을 행하기 위해서, In-Ga-Zn-O계 비단결정막의 성막 후, 질소 분위기 하에서 350℃, 1시간의 열처리를 실시했다.
각 산소 가스 유량의 비율에 대하여 In-Ga-Zn-O계 비단결정막의 도전율은 도 12와 같아졌다. 도 12에 있어서, 가로축은 아르곤 가스 유량과 산소 가스 유량에 대한 산소 가스 유량의 비율(체적%)이며, 세로축은 In-Ga-Zn-O계 비단결정막의 도전율(S/cm)이다. 또한, 도 12에 대응하는 아르곤 가스의 유량(sccm), 산소 가스의 유량(sccm), 산소 가스의 유량비율(체적%) 및 In-Ga-Zn-O계 비단결정막의 도전율(S/cm)을 표 1에 도시한다.
[표 1]
Figure pat00001
도 12 및 표 1의 결과로, 산소 가스 유량의 비율이 0체적% 내지 11.1체적%의 사이는, 도전율이 급준하게 저하되고, 산소 가스 유량의 비율이 11.1체적% 내지 40체적%의 사이에서는, 도전율은 1.0×10-5 내지 1.0×10-4S/cm 정도가 되고, 산소 가스 유량의 비율이 4O체적% 이상으로 되면, 도전율은 완만하게 저하되는 경향을 볼 수 있다. 단, 산소 가스 유량의 비율이 60체적% 내지 70체적%의 사이에서는, 도전율의 저하가 약간 급준하게 되어 있다. 여기에서, 도전율의 최대치는, 산소 가스 유량의 비율이 O체적%, 즉 성막 가스가 아르곤 가스뿐인 조건으로 6.44S/cm이며, 도전율의 최소값은, 산소 가스 유량의 비율이 100체적%, 즉 성막 가스가 산소 가스뿐인 조건으로 4.19×10-11S/cm이다.
도 12의 그래프로 도전율의 경사가 급준해지는 산소 가스 유량의 비율이 10체적% 부근의 영역을 경계로 하여, 도전율이 높은 반도체층과, 그것보다 도전율이 낮은 산화물 반도체층의 산소 가스 유량의 조건을 나눔으로써, 도전율이 차이를 크게 할 수 있다. 따라서, 도전율이 높은 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 10체적% 미만으로 하고, 도전율이 1.0×10-3S/cm보다 커지도록 하는 것이 좋다. 또한, 반도체층보다 도전율의 낮은 산화물 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 10체적% 이상으로 하고, 도전율이 1.0×10-3S/cm 이하가 되도록 하는 것이 좋다. 예를 들면, 실시형태 1 내지 실시형태 5에 있어서, 도전율이 1.0×10-3S/cm보다 큰 In-Ga-Zn-O계 비단결정막을 반도체층(106) 및 버퍼층(301a, 301b)에 사용하고, 도전율이 1.0×10-3S/cm 이하의 In-Ga-Zn-O계 비단결정막을 산화물 반도체층(103)에 사용할 수 있다.
또, 도 12의 그래프에서 도전율의 경사가 약간 급준하게 되어 있는 산소 가스 유량의 비율이 70체적% 부근의 영역을 경계로 하여도 좋다. 이 경우, 도전율이 높은 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 70체적% 미만으로 하고, 도전율이 1.0×10-8S/cm보다 커지도록 하는 것이 좋다. 또한, 반도체층보다 도전율이 낮은 산화물 반도체층에 사용하는 In-Ga-Zn-O계 비단결정막을 성막할 때는, 산소 가스 유량의 비율을 70체적% 이상으로 하고, 도전율이 1.0×10-8S/cm 이하가 되도록 하는 것이 좋다. 예를 들면, 실시형태 1 내지 실시형태 5에 있어서, 도전율이 1.0×10-8S/cm보다 큰 In-Ga-Zn-O계 비단결정막을 반도체층(106) 및 버퍼층(301a, 3O1b)에 사용하고, 도전율이 1.0×10-8S/cm 이하의 In-Ga-Zn-O계 비단결정막을 산화물 반도체층(103)에 사용할 수 있다.
100 : 기판 101 : 게이트 전극층
102 : 게이트 절연층 103 : 산화물 반도체층
105a : 소스 전극층 또는 드레인 전극층 105b : 드레인 전극층
106 : 반도체층 107 : 보호 절연층
108 : 용량 배선 110 : 화소 전극층
112 : 제 1 도전막 112a : 제 1 도전막
113 : 제 2 도전막 113a : 제 2 도전막
114 : 제 3 도전막 114a : 제 3 도전막
120 : 접속 전극 121 : 단자
122 : 단자 125 : 콘택트 홀
126 : 콘택트 홀 127 : 콘택트 홀
128 : 투명 도전막 129 : 투명 도전막
150 : 단자 151 : 단자
152 : 게이트 절연층 153 : 접속 전극
154 : 보호 절연막 155 : 투명 도전막
156 : 전극 170 : 박막 트랜지스터
301a : 버퍼층 302 : 산화물 반도체막
302a : 산화물 반도체막 401 : 도전층
402 : 도전층 581 : 박막 트랜지스터
585 : 절연층 587 : 전극층
588 : 전극층 589 : 구형입자
590a : 흑색 영역 590b : 백색 영역
594 : 캐비티 595 : 충전재

Claims (13)

  1. 반도체 장치에 있어서:
    제 1 도전율을 갖고, 절연 표면 상에 인듐을 포함하는 제 1 비단결정 산화물 반도체층과;
    상기 제 1 도전율보다 높은 제 2 도전율을 갖고, 상기 제 1 비단결정 산화물 반도체층 위에 인듐을 포함하는 제 2 비단결정 산화물 반도체층과;
    상기 제 1 비단결정 산화물 반도체층 및 상기 제 2 비단결정 산화물 반도체층과 중첩되는 게이트 전극과;
    상기 제 2 비단결정 산화물 반도체층 상의 절연막을 포함하는, 반도체 장치.
  2. 반도체 장치에 있어서:
    제 1 도전율을 갖고, 절연 표면 상에 인듐을 포함하는 제 1 비단결정 산화물 반도체층과;
    상기 제 1 도전율보다 높은 제 2 도전율을 갖고, 상기 제 1 비단결정 산화물 반도체층 위에 인듐을 포함하는 제 2 비단결정 산화물 반도체층과;
    상기 제 1 비단결정 산화물 반도체층 및 상기 제 2 비단결정 산화물 반도체층과 중첩되는 게이트 전극과;
    상기 제 2 비단결정 산화물 반도체층 상의 절연막을 포함하고,
    상기 제 1 비단결정 산화물 반도체층에서 나트륨 농도는 5×1019/cm3 이하인, 반도체 장치.
  3. 제 2 항에 있어서,
    소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 제 1 비단결정 산화물 반도체층과 접하는, 반도체 장치.
  4. 반도체 장치에 있어서:
    제 1 도전율을 갖고, 절연 표면 상에 인듐을 포함하는 제 1 비단결정 산화물 반도체층과;
    상기 제 1 도전율보다 높은 제 2 도전율을 갖고, 상기 제 1 비단결정 산화물 반도체층 위에 인듐을 포함하는 제 2 비단결정 산화물 반도체층과;
    상기 제 1 비단결정 산화물 반도체층 및 상기 제 2 비단결정 산화물 반도체층과 중첩되는 게이트 전극과;
    상기 제 2 비단결정 산화물 반도체층 상의 절연막과;
    n형 도전성을 갖는 제 1 버퍼 영역을 통해 상기 제 1 비단결정 산화물 반도체층과 전기적으로 접하는 소스 전극과;
    n형 도전성을 갖는 제 2 버퍼 영역을 통해 상기 제 1 비단결정 산화물 반도체층과 전기적으로 접하는 드레인 전극을 포함하고,
    상기 제 1 버퍼 영역 및 상기 제 2 버퍼 영역의 각각은 인듐을 포함하는 산화물 반도체 재료의 결정립들을 포함하는, 반도체 장치.
  5. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 절연막은 실리콘 및 산소를 포함하는, 반도체 장치.
  6. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층 및 상기 제 2 비단결정 산화물 반도체층의 각각은 갈륨 및 아연을 더 포함하는, 반도체 장치.
  7. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 비단결정 산화물 반도체층의 두께는 10nm 내지 300nm인, 반도체 장치.
  8. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 전극에 인접한 실리콘 및 산소를 포함하는 게이트 절연막을 더 포함하는, 반도체 장치.
  9. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 제 1 비단결정 산화물 반도체층 아래에 위치되는, 반도체 장치.
  10. 제 4 항에 있어서,
    상기 결정립들의 상기 산화물 반도체 재료는 갈륨 및 아연을 더 포함하는, 반도체 장치.
  11. 제 4 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극 중 한쪽과 전기적으로 접하는 화소 전극을 더 포함하는, 반도체 장치.
  12. 제 4 항에 있어서,
    상기 제 1 버퍼 영역 및 상기 제 2 버퍼 영역의 캐리어 농도는 1×1018/cm3 이상인, 반도체 장치.
  13. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 전자 페이퍼, 전자 서적, 텔레비전 세트, 디지털 포토 프레임, 휴대형 게임기, 슬롯 머신, 및 휴대 전화로 이루어진 그룹으로부터 선택되는 하나인, 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043660B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI356963B (en) * 2007-12-18 2012-01-21 Prime View Int Co Ltd Electrophoretic display device
TWI478356B (zh) 2008-10-31 2015-03-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI616707B (zh) 2008-11-28 2018-03-01 半導體能源研究所股份有限公司 液晶顯示裝置
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
US8383470B2 (en) 2008-12-25 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor (TFT) having a protective layer and manufacturing method thereof
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5504008B2 (ja) 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
KR20130004238A (ko) * 2009-11-27 2013-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101436120B1 (ko) * 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101805378B1 (ko) * 2010-01-24 2017-12-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
JP5744366B2 (ja) 2010-04-12 2015-07-08 株式会社半導体エネルギー研究所 液晶表示装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US9473714B2 (en) 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
KR20130030295A (ko) 2010-07-02 2013-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101671952B1 (ko) * 2010-07-23 2016-11-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20120024241A (ko) * 2010-09-06 2012-03-14 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
IT1402406B1 (it) * 2010-10-22 2013-09-04 St Microelectronics Srl Metodo di fabbricazione di un dispositivo sensore di una sostanza gassosa di interesse.
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103339715B (zh) 2010-12-03 2016-01-13 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
KR102424181B1 (ko) 2010-12-17 2022-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
JP5189674B2 (ja) * 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
KR20120092386A (ko) * 2011-02-11 2012-08-21 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
US9023684B2 (en) * 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9190526B2 (en) 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
KR20120138074A (ko) * 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
WO2013042562A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6226518B2 (ja) 2011-10-24 2017-11-08 株式会社半導体エネルギー研究所 半導体装置
US8829528B2 (en) 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR102071545B1 (ko) * 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140001634A (ko) * 2012-06-28 2014-01-07 삼성디스플레이 주식회사 어레이 기판, 이를 포함하는 표시 패널 및 이의 제조 방법
US8900938B2 (en) * 2012-07-02 2014-12-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method of array substrate, array substrate and LCD device
JP5946130B2 (ja) * 2012-07-03 2016-07-05 国立大学法人東京工業大学 アモルファス酸化物半導体を活性層とした薄膜トランジスタ構造とその製造方法
CN102832254B (zh) * 2012-09-10 2016-04-06 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示面板
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
CN102891183B (zh) * 2012-10-25 2015-09-30 深圳市华星光电技术有限公司 薄膜晶体管及主动矩阵式平面显示装置
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
KR102039102B1 (ko) * 2012-12-24 2019-11-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN110137181A (zh) 2012-12-28 2019-08-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
CN103151389B (zh) * 2013-03-11 2016-02-24 华映视讯（吴江）有限公司 薄膜晶体管及其制造方法
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP2015035506A (ja) * 2013-08-09 2015-02-19 株式会社東芝 半導体装置
KR102180511B1 (ko) 2014-02-10 2020-11-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN104157611B (zh) * 2014-08-21 2017-04-05 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN115241045A (zh) * 2016-03-22 2022-10-25 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102550604B1 (ko) * 2016-08-03 2023-07-05 삼성디스플레이 주식회사 반도체장치 및 그 제조방법
KR102000829B1 (ko) * 2017-09-07 2019-07-16 한양대학교 산학협력단 고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법
KR20210007074A (ko) * 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
KR20080094483A (ko) * 2007-04-20 2008-10-23 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008126884A1 (en) * 2007-04-05 2008-10-23 Fujifilm Corporation Organic electroluminescent display device

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS6437057A (en) * 1987-07-15 1989-02-07 Ibm Thin film field effect transistor
KR0133536B1 (en) * 1989-03-24 1998-04-22 Lg Electronics Inc Amorphous silicon thin film transistor with dual gates and
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR0133536Y1 (ko) 1996-04-13 1999-03-30 홍평우 케익 받침구조
JP4170454B2 (ja) * 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
KR100317641B1 (ko) * 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) * 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004103719A (ja) * 2002-09-06 2004-04-02 Canon Inc 有機半導体素子
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
EP1766962A4 (en) * 2004-06-22 2009-03-25 Sarnoff Corp METHOD AND APPARATUS FOR MEASURING AND / OR CORRECTING AUDIOVISUAL SYNCHRONIZATION
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1820218A4 (en) * 2004-12-06 2010-03-24 Semiconductor Energy Lab ORGANIC FIELD EFFECT TRANSISTOR AND SEMICONDUCTOR EQUIPMENT THEREWITH
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
KR100786498B1 (ko) * 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) * 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5376750B2 (ja) * 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015472B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5196813B2 (ja) 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8013331B2 (en) 2006-06-19 2011-09-06 Panasonic Corporation Thin film transistor, method of manufacturing the same, and electronic device using the same
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8762530B2 (en) * 2006-09-11 2014-06-24 Fujitsu Limited Peer-to-peer network with paid uploaders
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008076823A (ja) * 2006-09-22 2008-04-03 Toppan Printing Co Ltd 表示装置
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4785721B2 (ja) 2006-12-05 2011-10-05 キヤノン株式会社 エッチング方法、パターン形成方法、薄膜トランジスタの製造方法及びエッチング液
KR101363555B1 (ko) 2006-12-14 2014-02-19 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276211A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI478356B (zh) 2008-10-31 2015-03-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165529A (ja) * 2004-11-10 2006-06-22 Canon Inc 非晶質酸化物、及び電界効果型トランジスタ
JP2007165861A (ja) * 2005-11-15 2007-06-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
WO2008126884A1 (en) * 2007-04-05 2008-10-23 Fujifilm Corporation Organic electroluminescent display device
KR20080094483A (ko) * 2007-04-20 2008-10-23 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043660B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
US10580641B2 (en) 2016-05-20 2020-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same

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