KR20140030049A - 반도체 장치 - Google Patents
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Abstract
본 발명은 개구율을 저감시키지 않고, 전하 용량을 크게 한 용량 소자를 갖는 반도체 장치를 제공하는 것을 과제로 한다.
투광성을 갖는 반도체막을 포함하는 트랜지스터와, 한쌍의 전극의 사이에 유전체막이 형성된 용량 소자와, 트랜지스터와 전기적으로 접속된 화소 전극을 가지고, 용량 소자에 있어서, 트랜지스터의 투광성을 갖는 반도체막과 동일 표면 위에 형성되는 도전성을 갖는 막이 한쪽의 전극으로서 기능하고, 화소 전극이 다른 한쪽의 전극으로서 기능하고, 투광성을 갖는 반도체막 및 화소 전극의 사이에 형성된 질화 절연막 및 제 2 산화 절연막이 유전체로서 기능한다.
투광성을 갖는 반도체막을 포함하는 트랜지스터와, 한쌍의 전극의 사이에 유전체막이 형성된 용량 소자와, 트랜지스터와 전기적으로 접속된 화소 전극을 가지고, 용량 소자에 있어서, 트랜지스터의 투광성을 갖는 반도체막과 동일 표면 위에 형성되는 도전성을 갖는 막이 한쪽의 전극으로서 기능하고, 화소 전극이 다른 한쪽의 전극으로서 기능하고, 투광성을 갖는 반도체막 및 화소 전극의 사이에 형성된 질화 절연막 및 제 2 산화 절연막이 유전체로서 기능한다.
Description
본 명세서 등에 개시하는 발명은 반도체 장치에 관한 것이다.
최근, 액정 디스플레이(LCD) 등의 플랫 패널 디스플레이가 널리 보급되고 있다. 플랫 패널 디스플레이 등의 표시 장치에 있어서, 행 방향 및 열 방향으로 배치된 화소 내에는 스위칭 소자인 트랜지스터와, 이 트랜지스터와 전기적으로 접속된 액정 소자와, 이 액정 소자와 병렬로 접속된 용량 소자가 형성되어 있다.
이 트랜지스터의 반도체막을 구성하는 반도체 재료로서는 어모퍼스(비정질) 실리콘 또는 폴리(다결정) 실리콘 등의 실리콘 반도체가 범용되고 있다.
또, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 기재함)은 트랜지스터의 반도체막에 적용할 수 있는 반도체 재료이다. 예를 들면, 산화 아연 또는 In－Ga－Zn계 산화물 반도체를 이용하여, 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2를 참조).
용량 소자는 한쌍의 전극 사이에 유전체막이 형성되어 있고, 한쌍의 전극 중, 적어도 한쪽의 전극은 트랜지스터를 구성하는 게이트 전극, 소스 전극 또는 드레인 전극 등 차광성을 갖는 도전막으로 형성되어 있는 것이 많다.
또, 용량 소자의 용량값을 크게 할수록, 전계를 가한 상황에서, 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화면을 표시시키는 표시 장치에 있어서, 이 기간을 길게 할 수 있다는 것은 화상 데이터를 다시 쓰는 횟수를 저감시킬 수 있어, 소비 전력의 저감을 기대할 수 있다.
용량 소자의 전하 용량을 크게 하기 위해서는 용량 소자의 점유 면적을 크게, 구체적으로는 한쌍의 전극이 중첩하고 있는 면적을 크게 하는 수단이 있다. 그러나, 상기 표시 장치에 있어서, 한쌍의 전극이 중첩되어 있는 면적을 크게 하기 위해 차광성을 갖는 도전막의 면적을 크게 하면, 화소의 개구율이 저감되고, 화상의 표시 품질이 저하된다.
따라서, 상기 과제를 감안하여, 본 발명의 일 양태는 개구율이 높고, 전하 용량을 증대시킬 수 있는 용량 소자를 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 트랜지스터와 투광성을 갖는 용량 소자가 제공된 반도체 장치이다. 구체적으로는 이 용량 소자에 있어서, 투광성을 갖는 반도체막이 한쪽의 전극으로서 기능하고, 화소 전극 등의 투광성을 갖는 도전막이 이 용량 소자의 다른 한쪽의 전극으로서 기능하고, 투광성을 갖는 절연막이 유전체막으로서 기능하고, 이 투광성을 갖는 절연막이 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막인 반도체 장치이다.
또, 본 발명의 일 양태는 투광성을 갖는 반도체막을 포함하는 트랜지스터와, 한쌍의 전극 사이에 유전체막이 형성된 용량 소자와, 트랜지스터와 전기적으로 접속된 화소 전극을 가지고, 용량 소자에 있어서, 트랜지스터의 투광성을 갖는 반도체막과 동일 표면 위에 형성되는 투광성을 갖는 반도체막이 한쪽의 전극으로서 기능하고, 화소 전극이 다른 한쪽의 전극으로서 기능하고, 투광성을 갖는 반도체막 위에 형성된 투광성을 갖는 절연막이 유전체막으로서 기능하고, 이 투광성을 갖는 절연막이 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막인 것을 특징으로 하는 반도체 장치이다.
제 1 산화 절연막은 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용한 화학 기상 성장법에 의해 형성된 산화 절연막이다. 질화 절연막은 화학 기상 성장법 또는 물리 기상 성장법에 의해 형성된 질화 절연막이다. 제 2 산화 절연막은 유기 실란 가스를 이용한 화학 기상 성장법에 의해 형성된 산화 절연막이다.
질화 절연막 위에, 유기 실란 가스를 이용한 화학 기상 성장법에 의해 산화 절연막을 형성함으로써, 트랜지스터 및 용량 소자가 형성되는 소자부의 표면의 평탄성을 높일 수 있다. 또, 트랜지스터 및 유기 실란 가스를 이용한 화학 기상 성장법에 의해 형성된 산화 절연막의 사이에, 질화 절연막을 형성함으로써, 이 산화 절연막에 포함되는 탄소 등의 불순물이 트랜지스터로 이동하는 것을 막는 것이 가능하고, 트랜지스터의 편차를 저감시킬 수 있다.
또, 투광성을 갖는 반도체막은 산화물 반도체를 이용하여 형성할 수 있다. 산화물 반도체는 에너지 갭이 3.0 eV 이상으로 크고, 가시광에 대한 투과율이 크기 때문이다.
투광성을 갖는 용량 소자는 트랜지스터의 제작 공정을 이용함으로써 제작할 수 있다. 용량 소자의 한쪽의 전극은 트랜지스터의 투광성을 갖는 반도체막을 형성하는 공정을 이용할 수 있고, 용량 소자의 유전체막은 트랜지스터의 투광성을 갖는 반도체막 위에 형성되는 절연막을 형성하는 공정을 이용할 수 있고, 용량 소자의 다른 한쪽의 전극은 트랜지스터와 전기적으로 접속되는 화소 전극을 형성하는 공정을 이용할 수 있다. 이 때문에, 트랜지스터에 포함되는 투광성을 갖는 반도체막과 용량 소자의 한쪽의 전극은 같은 금속 원소로 구성된다.
용량 소자의 한쪽의 전극으로서, 트랜지스터의 투광성을 갖는 반도체막을 형성하는 공정으로 형성한 반도체막을 이용하는 경우, 이 반도체막의 도전율을 증대시켜도 좋다. 예를 들면, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬 및 희가스 원소로부터 선택된 일종 이상을 반도체막에 첨가하는 것이 바람직하다. 또한, 상기 원소를 이 반도체막에 첨가하는 방법으로서는 이온 주입법 또는 이온 도핑법 등이 있고, 이 반도체막을 상기 원소를 포함하는 플라즈마에 노출하는 것에 의해서도 상기 원소를 첨가할 수 있다. 이 경우, 용량 소자의 한쪽의 전극은 n형의 반도체막이며, 그 도전율은 10 S/cm 이상 1000 S/cm 이하, 바람직하게는 100 S/cm 이상 1000 S/cm 이하로 한다.
상기 구성으로 함으로써, 용량 소자는 투광성을 가지기 때문에, 화소 내의 트랜지스터가 형성되는 개소 이외의 영역에 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또, 용량 소자에 있어서, 유전체막은 트랜지스터의 투광성을 갖는 반도체막 위에 형성된 절연막을 이용하기 때문에, 이 절연막과 같은 적층 구조로 할 수 있다. 예를 들면, 트랜지스터의 투광성을 갖는 반도체막 위에 형성된 절연막을 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막으로 하는 경우, 용량 소자의 유전체막을 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막으로 할 수 있다.
또, 용량 소자에 있어서, 트랜지스터의 투광성을 갖는 반도체막 위에 형성된 절연막을 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막으로 하는 경우, 이 산화 절연막을 형성한 후에 용량 소자가 형성되는 영역만 이 제 1 산화 절연막을 제거함으로써, 용량 소자의 유전체막을 질화 절연막 및 제 2 산화 절연막으로 할 수 있다. 바꿔 말하면, 이 질화 절연막이 용량 소자의 한쌍의 전극으로서 기능하는 반도체막에 접한다. 반도체막은 산화물 반도체로 형성되어 있기 때문에, 질화 절연막과 반도체막이 접함으로써, 이 질화 절연막과 이 반도체막의 계면에 결함 준위(계면 준위)가 형성된다. 또는/및 질화 절연막을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 이 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 또한 이 질화 절연막에 포함되는 질소 또는/및 수소가 이 반도체막으로 이동한다. 결함 준위 또는 산소 결손에 질화 절연막에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 이 결과, 이 반도체막은 도전율이 증대되고, n형이 되어, 도전성을 갖는 막이 된다. 즉, 도체로서의 특성을 갖는 금속 산화물막을 형성할 수 있다. 또, 유전체막의 두께를 얇게 하는 것이 가능하기 때문에, 용량 소자의 전하 용량을 증대시킬 수 있다.
상기로부터, 용량 소자에 있어서, 질화 절연막이 상기 반도체막에 접하는 구조로 함으로써, 이온 주입법 또는 이온 도핑법 등, 도전율을 증대시키는 원소를 상기 반도체막에 첨가하는 공정을 생략할 수 있고, 반도체 장치의 수율을 향상시켜, 제작 비용을 저감시킬 수 있다.
또한, 트랜지스터의 투광성을 갖는 반도체막을 산화물 반도체를 이용하여 형성하고, 제 1 산화 절연막, 질화 절연막, 및 제 2 산화 절연막이 순차로 적층된 절연막을 이 투광성을 갖는 반도체막 위에 형성되는 절연막으로 하는 경우, 이 산화 절연막은 질소 및 수소를 투과시키기 어려운 것, 즉 질소에 대한 배리어성을 가지고 있는 것이 바람직하다.
이와 같이 함으로써, 트랜지스터의 투광성을 갖는 반도체막에 질소 및 수소의 한쪽 또는 쌍방이 확산되는 것을 억제할 수 있어, 트랜지스터의 전기 특성 변동을 억제할 수 있다.
상기에 있어서, 본 발명의 일 양태인 반도체 장치는 트랜지스터의 게이트 전극을 포함하는 주사선과, 주사선과 동일 표면 위에 주사선과 평행 방향으로 연장되어 용량선이 제공되어 있다. 용량 소자의 한쪽의 전극(반도체막)은 트랜지스터의 소스 전극 또는 드레인 전극을 형성할 때에 형성할 수 있는 도전막에 의해 용량선과 전기적으로 접속되어 있다. 또는 용량 소자에 포함되는 반도체막을 이용하여 용량선이 형성된다.
또, 용량선은 주사선과 평행 방향으로 연장되고, 주사선과 동일 표면 위에 형성하는 것에 한정하지 않고, 트랜지스터의 소스 전극 또는 드레인 전극을 포함하는 신호선과 평행 방향으로 연장되고, 신호선과 동일 표면 위에 형성하여 용량 소자의 한쪽의 전극(반도체막)과 전기적으로 접속시켜도 좋다.
또, 용량선은 인접하는 화소에 포함되는 용량 소자 각각 접속해도 좋다. 이 경우, 인접하는 화소의 사이에 용량선이 형성되어도 좋다.
또, 용량 소자의 한쪽의 전극으로서 트랜지스터의 투광성을 갖는 반도체막과 동시에 형성한 반도체막을 이용하는 경우, 이 반도체막과 용량선에 접하는 도전막은 이 반도체막의 단부(端部)에 접하여 형성되어도 좋고, 예를 들면, 이 반도체막의 외주를 따라 접하여 형성될 수 있다. 이와 같이 함으로써, 이 반도체막의 도전성을 증대시킬 수 있다.
또한, 본 발명의 일 양태인 반도체 장치를 제작하는 제작 방법에 대해서도 본 발명의 일 양태에 포함된다.
본 발명의 일 양태에 의해, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 양태인 반도체 장치를 설명하는 도면, 및 화소를 설명하는 회로도이다.
도 2는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 3은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 4는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 5는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 6은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 7은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 8은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 9는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 10은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 11은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 12는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 13은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 14는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 15는 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 16은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 17은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 18은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 19는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 20은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 21은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도 및 상면도이다.
도 22는 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 23은 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 24는 시료 구조를 설명하는 도면이다.
도 25는 시트 저항을 설명하는 도면이다.
도 26은 SIMS의 측정 결과를 설명하는 도면이다.
도 27은 ESR의 측정 결과를 설명하는 도면이다.
도 28은 ESR의 측정 결과를 설명하는 도면이다.
도 29는 시트 저항을 설명하는 도면이다.
도 30은 시트 저항을 설명하는 도면이다.
도 31은 InGaZnO4의 벌크 모델을 설명하는 도면이다.
도 32는 VoH의 형성 에너지 및 열역학적 천이 레벨을 설명하는 도면이다.
도 2는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 3은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 4는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 5는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 6은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 7은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 8은 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 9는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 10은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 11은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 12는 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 13은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 14는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 15는 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 16은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 17은 본 발명의 일 양태인 반도체 장치의 제작 방법을 설명하는 단면도이다.
도 18은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 19는 본 발명의 일 양태인 반도체 장치를 설명하는 상면도이다.
도 20은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도이다.
도 21은 본 발명의 일 양태인 반도체 장치를 설명하는 단면도 및 상면도이다.
도 22는 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 23은 본 발명의 일 양태인 반도체 장치를 이용한 전자기기를 설명하는 도면이다.
도 24는 시료 구조를 설명하는 도면이다.
도 25는 시트 저항을 설명하는 도면이다.
도 26은 SIMS의 측정 결과를 설명하는 도면이다.
도 27은 ESR의 측정 결과를 설명하는 도면이다.
도 28은 ESR의 측정 결과를 설명하는 도면이다.
도 29는 시트 저항을 설명하는 도면이다.
도 30은 시트 저항을 설명하는 도면이다.
도 31은 InGaZnO4의 벌크 모델을 설명하는 도면이다.
도 32는 VoH의 형성 에너지 및 열역학적 천이 레벨을 설명하는 도면이다.
이하에서는 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있을 것이다. 또, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다. 또, 같은 기능을 갖는 부분을 가리키는 경우에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
본 명세서 등에 있어서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
또, 전압이란 2점간에서의 전위차를 말하고, 전위란 어느 일점에서의 정전장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로, 어느 일점에서의 전위와 기준이 되는 전위(예를 들면 접지 전위)와의 전위차를 간단히 전위 혹은 전압이라고 부르고, 전위와 전압이 동의어로서 이용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라고 바꾸어 읽어도 좋고, 전압을 전위라고 바꾸어 읽어도 좋은 것으로 한다.
본 명세서에 있어서, 포토리소그래피 처리를 행한 후에 에칭 처리를 행하는 경우는 포토리소그래피 처리로 형성한 마스크는 제거하는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태인 반도체 장치에 대하여, 도면을 이용하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치를 예로 하여 본 발명의 일 양태인 반도체 장치를 설명한다.
＜반도체 장치의 구성＞
도 1(A)에 반도체 장치의 일례를 나타낸다. 도 1(A)에 나타내는 반도체 장치는 화소부(100)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과 각각이 평행 또는 대략 평행하게 배치되고, 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 가진다. 또한 화소부(100)는 매트릭스 형상으로 배치된 복수의 화소(101)를 가진다. 또, 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 가진다. 또한, 용량선(115)은 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 좋다.
각 주사선(107)은 화소부(100)에 있어서 m행 n열로 배치된 화소(101) 중, 어느 행에 배치된 n개의 화소(101)와 전기적으로 접속된다. 또, 각 신호선(109)은 m행 n열로 배치된 화소(101) 중, 어느 열에 배치된 m개의 화소(101)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또, 각 용량선(115)은 m행 n열로 배치된 화소(101) 중, 어느 행에 배치된 n개의 화소(101)와 전기적으로 접속된다. 또한, 용량선(115)이 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우는 m행 n열로 배치된 화소(101) 중, 어느 열에 배치된 m개의 화소(101)에 전기적으로 접속된다.
도 1(B)은 도 1(A)에 나타내는 반도체 장치가 갖는 화소(101)의 회로도의 일례이다. 도 1(B)에 나타내는 화소(101)는 주사선(107) 및 신호선(109)과 전기적으로 접속된 트랜지스터(103)와, 한쪽의 전극이 트랜지스터(103)의 드레인 전극과 전기적으로 접속되고, 다른 한쪽의 전극이 일정한 전위를 공급하는 용량선(115)과 전기적으로 접속된 용량 소자(105)와, 화소 전극이 트랜지스터(103)의 드레인 전극 및 용량 소자(105)의 한쪽의 전극에 전기적으로 접속되고, 화소 전극과 대향하여 설치되는 전극(대향 전극)이 대향 전위를 공급하는 배선에 전기적으로 접속된 액정 소자(108)를 가진다.
액정 소자(108)는 트랜지스터(103) 및 화소 전극이 형성되는 기판과, 대향 전극이 형성되는 기판으로 협지되는 액정의 광학적 변조 작용에 의하여, 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(종 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 화소 전극이 형성되는 기판에 있어서 대향 전극(공통 전극이라고도 함)이 형성되는 경우, 액정에 가해지는 전계는 횡 방향의 전계가 된다.
다음에, 액정 표시 장치의 화소(101)의 구체적인 예에 대하여 설명한다. 화소(101)의 상면도를 도 2에 나타낸다. 또한, 도 2에서는 대향 전극 및 액정 소자를 생략한다.
도 2에 있어서, 주사선(107)은 신호선(109)에 대략 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호선(109)은 주사선(107)에 대략 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 용량선(115)은 주사선(107)과 평행 방향으로 연장되어 제공되어 있다. 또한, 주사선(107) 및 용량선(115)은 주사선 구동 회로(104)(도 1(A)을 참조)와 전기적으로 접속되어 있고, 신호선(109)은 신호선 구동 회로(106)(도 1(A)을 참조)에 전기적으로 접속되어 있다.
트랜지스터(103)는 주사선(107) 및 신호선(109)이 교차하는 영역에 설치되어 있다. 트랜지스터(103)는 적어도 채널 형성 영역을 갖는 반도체막(111), 게이트 전극, 게이트 절연막(도 2에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 또한, 주사선(107)에서, 반도체막(111)과 중첩하는 영역은 트랜지스터(103)의 게이트 전극으로서 기능한다. 신호선(109)에서, 반도체막(111)과 중첩하는 영역은 트랜지스터(103)의 소스 전극으로서 기능한다. 도전막(113)에서, 반도체막(111)과 중첩하는 영역은 트랜지스터(103)의 드레인 전극으로서 기능한다. 이 때문에, 게이트 전극, 소스 전극, 및 드레인 전극을 각각, 주사선(107), 신호선(109), 및 도전막(113)으로 나타내는 경우가 있다. 또, 도 2에 있어서, 주사선(107)은 상면 형상에 있어서 단부가 반도체막의 단부보다 외측에 위치한다. 이 때문에, 주사선(107)은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 이 결과, 트랜지스터에 포함되는 반도체막(111)에 광이 조사되지 않고, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또, 산화물 반도체는 적절한 조건에서 처리함으로써 트랜지스터의 오프 전류를 매우 저감할 수 있기 때문에, 본 발명의 일 양태에서는 반도체막(111)은 산화물 반도체를 이용한다. 이것에 의하여, 반도체 장치의 소비 전력을 저감시킬 수 있다.
또, 도전막(113)은 개구(117)를 통하여 투광성을 갖는 도전막으로 형성되는 화소 전극(121)과 전기적으로 접속되어 있다. 또한, 도 2에 있어서, 화소 전극(121)은 해칭을 생략하여 도시하고 있다.
용량 소자(105)는 화소(101) 내의 용량선(115) 및 신호선(109)으로 둘러싸이는 영역에 제공되어 있다. 용량 소자(105)는 개구(123)에 형성된 도전막(125)을 통하여 용량선(115)과 전기적으로 접속되어 있다. 용량 소자(105)는 산화물 반도체로 형성되는 반도체막(119), 화소 전극(121), 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 2에 도시하지 않음)으로 구성되어 있다. 반도체막(119), 화소 전극(121), 및 유전체막은 각각 투광성을 가지기 때문에, 용량 소자(105)는 투광성을 가진다.
이와 같이 반도체막(119)은 투광성을 가지기 때문에, 화소(101) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들면, 해상도가 높은 반도체 장치, 예를 들면 액정 표시 장치에서는 화소의 면적이 작아지고, 용량 소자의 면적도 작아진다. 따라서, 해상도가 높은 반도체 장치에서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시형태에 나타내는 용량 소자(105)는 투광성을 가지기 때문에, 이 용량 소자를 화소에 형성함으로써, 각 화소에서 충분한 전하 용량을 얻으면서, 개구율을 높일 수 있다. 대표적으로는 화소 밀도가 200 ppi 이상, 더는 300 ppi 이상인 고해상도의 반도체 장치에 적합하게 이용할 수 있다. 또, 본 발명의 일 양태는 고해상도의 표시 장치에서도 개구율을 높일 수 있기 때문에, 백 라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감시킬 수 있다.
여기서, 산화물 반도체를 이용한 트랜지스터의 특징에 대하여 기재한다. 산화물 반도체를 이용한 트랜지스터는 n채널형 트랜지스터이다. 또, 산화물 반도체에 포함되는 산소 결손에 기인하여 캐리어가 생성되는 일이 있어, 트랜지스터의 전기 특성 및 신뢰성을 저하시킬 우려가 있다. 예를 들면, 트랜지스터의 문턱 전압이 마이너스 방향으로 변동되고, 게이트 전압이 0 V인 경우에 드레인 전류가 흐르게 되는 일이 있다. 이와 같이, 게이트 전압이 0 V인 경우에 드레인 전류가 흐르게 되는 트랜지스터를 노멀리 온(normally-on) 특성이라고 한다. 또한, 게이트 전압이 0 V인 경우에 드레인 전류가 흐르지 않았다고 간주할 수 있는 트랜지스터를 노멀리 오프(normally-off) 특성이라고 한다.
따라서, 반도체막(111)에 산화물 반도체를 이용할 때, 반도체막(111)에 포함되는 결함, 대표적으로는 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다. 예를 들면, 자장의 방향을 막면에 대하여 평행하게 인가한 전자 스핀 공명법에 의한 g값 = 1.93일 때의 스핀 밀도(반도체막(111)에 포함되는 결함 밀도에 상당함)는 측정기의 검출 하한 이하까지 저감되어 있는 것이 바람직하다. 반도체막(111)에 포함되는 결함, 대표적으로는 산소 결손을 가능한 한 저감함으로써, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있어, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
트랜지스터의 문턱 전압의 마이너스 방향으로의 변동은 산소 결손뿐만 아니라, 산화물 반도체에 포함되는 수소(물 등의 수소 화합물을 포함함)에 의해서도 발생되는 경우가 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에 결손(산소 결손이라고도 할 수 있음)을 형성한다. 또, 수소의 일부가 산소와 반응함으로써, 캐리어인 전자를 생성하게 된다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
따라서, 반도체막(111)에 산화물 반도체를 이용할 때, 반도체막(111)은 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 반도체막(111)에 있어서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하로 한다.
또, 반도체막(111)은 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토류 금속의 농도를 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터(103)의 오프 전류를 증대시키는 경우가 있다.
또, 반도체막(111)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하여, 캐리어 밀도가 증가하고, n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 이 반도체막(111)에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들면, 질소 농도는 5×1018 atoms/cm3 이하로 하는 것이 바람직하다.
이와 같이, 불순물(수소, 질소, 알칼리 금속 또는 알칼리 토류 금속 등)을 가능한 한 저감시켜, 고순도화시킨 산화물 반도체막을 이용하여 반도체막(111)을 형성함으로써, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있어, 트랜지스터(103)의 오프 전류를 매우 저감할 수 있다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 제작할 수 있다. 또, 신뢰성을 향상시킨 반도체 장치를 제작할 수 있다.
또한, 고순도화된 산화물 반도체막을 이용한 트랜지스터의 오프 전류가 낮다는 것은 여러 실험에 의해 증명할 수 있다. 예를 들면, 채널 폭(W)이 1×106μm이고 채널 길이(L)가 10μm의 소자여도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 분석기(parameter analyzer)의 측정 한계 이하, 즉 1×10－13 A 이하라는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류는 100 zA/μm 이하인 것을 알 수 있다. 또, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 이 트랜지스터로 제어하는 회로를 이용하여, 오프 전류의 측정을 행하였다. 이 측정에서는 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 이용하여 용량 소자의 단위 시간당의 전하량의 추이로부터 이 트랜지스터의 오프 전류를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3 V인 경우에, 수십 yA/μm라는 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 이용한 트랜지스터는 오프 전류가 현저하게 작다.
다음에, 도 2의 일점 쇄선 A1－A2 간, 일점 쇄선 B1－B2 간, 일점 쇄선 C1－C2간의 단면도를 도 3에 나타낸다. 또, 주사선 구동 회로(104)의 상면도를 생략함과 동시에, 주사선 구동 회로(104)의 단면도를 D1－D2에 나타낸다. 또한, 여기에서는 주사선 구동 회로(104)에 설치되는 트랜지스터의 단면도를 나타내지만, 이 트랜지스터는 신호선 구동 회로(106)에 형성할 수 있다.
먼저, 화소(101)의 A1－A2 간, 일점 쇄선 B1－B2 간, 및 일점 쇄선 C1－C2간의 구조에 대하여 설명한다. 기판(102) 위에, 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 제공되고, 주사선(107)과 동일 표면 위에 용량선(115)이 제공되어 있다. 주사선(107) 및 용량선(115) 위에 게이트 절연막(127)이 형성되어 있다. 게이트 절연막(127)의 주사선(107)과 중첩하는 영역 위에 반도체막(111)이 형성되어 있고, 게이트 절연막(127) 위에 반도체막(119)이 형성되어 있다. 반도체막(111) 위, 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과, 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 형성되어 있다. 게이트 절연막(127)에는 용량선(115)에 이르는 개구(123)가 형성되어 있고, 개구(123), 게이트 절연막(127) 위, 및 반도체막(119) 위에 도전막(125)이 형성되어 있다. 게이트 절연막(127) 위, 신호선(109) 위, 반도체막(111) 위, 도전막(113) 위, 도전막(125) 위, 반도체막(119) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이 형성되어 있다. 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)에는 도전막(113)에 이르는 개구(117)(도 2 참조)가 형성되어 있고, 개구(117)(도 2 참조) 및 절연막(137) 위에 화소 전극(121)이 형성되어 있다.
본 실시형태에 나타내는 용량 소자(105)는 한쌍의 전극 중 한쪽의 전극이 반도체막(111)과 같은 공정으로 형성된 반도체막(119)이고, 한쌍의 전극 중 다른 한쪽의 전극이 화소 전극(121)이고, 한쌍의 전극 사이에 형성된 유전체막이 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이다.
다음에, 주사선 구동 회로(104)에 설치되는 트랜지스터의 구조에 대하여 설명한다. 기판(102) 위에, 트랜지스터(623)의 게이트 전극(627)이 제공되어 있다. 게이트 전극(627) 위에 게이트 절연막(127)이 형성되어 있다. 게이트 절연막(127)의 게이트 전극(627)과 중첩하는 영역 위에 반도체막(631)이 형성되어 있다. 반도체막(631) 위, 및 게이트 절연막(127) 위에 트랜지스터(623)의 소스 전극(629) 및 드레인 전극(633)이 제공되어 있다. 게이트 절연막(127) 위, 소스 전극(629) 위, 반도체막(631) 위, 드레인 전극(633) 위에, 트랜지스터(623)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이 형성되어 있다. 절연막(137) 위에는 도전막(641)이 형성되어 있다.
또한, 기판(102)과, 주사선(107), 용량선(115) 및 게이트 전극(627), 및 게이트 절연막(127)과의 사이에는 하지 절연막이 제공되어 있어도 좋다.
트랜지스터(623)에 있어서, 반도체막(631)을 통하여, 게이트 전극(627)과 중첩되는 도전막(641)을 형성함으로써, 다른 드레인 전압에 있어서, 온 전류의 상승 게이트 전압의 편차를 저감시킬 수 있다. 또, 도전막(641)과 대향하는 반도체막(631)의 면에 있어서, 소스 전극(629) 및 드레인 전극(633) 사이에 흐르는 전류를 제어하는 것이 가능하고, 다른 트랜지스터에서의 전기 특성의 편차를 저감시킬 수 있다. 또, 도전막(641)을 형성함으로써, 주위의 전계의 변화가 반도체막(631)에 주는 영향을 경감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또, 도전막(641)의 전위를 구동 회로의 최저 전위(Vss, 예를 들면 소스 전극(629)의 전위를 기준으로 하는 경우, 소스 전극(629)의 전위)와 같은 전위 또는 그것과 동등 전위로 함으로써, 트랜지스터의 문턱 전압의 변동을 저감하는 것이 가능하고, 트랜지스터의 신뢰성을 높일 수 있다.
절연막(129) 및 절연막(131)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga－Zn계 금속 산화물 등의 산화 절연 재료를 이용한 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막(129)의 두께는 5 nm 이상 150 nm 이하, 바람직하게는 5 nm 이상 50 nm 이하, 바람직하게는 10 nm 이상 30 nm 이하로 할 수 있다. 절연막(131)의 두께는 30 nm 이상 500 nm 이하, 바람직하게는 150 nm 이상 400 nm 이하로 할 수 있다.
또, 절연막(132)은 예를 들면 질화 산화 실리콘, 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화 절연 재료를 이용한 단층 구조 또는 적층 구조로 형성할 수 있다.
절연막(132)으로서 수소 함유량이 적은 질화 절연막을 제공해도 좋다. 이 질화 절연막으로서는 예를 들면, TDS 분석에 의해 측정되는 수소 분자의 방출량이 5.0×1021 atoms/cm3 미만이며, 바람직하게는 3.0×1021 atoms/cm3 미만이고, 더욱 바람직하게는 1.0×1021 atoms/cm3 미만인 질화 절연막이다.
절연막(132)은 외부로부터 수소나 물 등의 불순물의 침입을 억제하는 기능을 발휘할 수 있는 두께로 한다. 예를 들면, 50 nm 이상 200 nm 이하, 바람직하게는 50 nm 이상 150 nm 이하, 더욱 바람직하게는 50 nm 이상 100 nm 이하로 할 수 있다.
또, 절연막(137)으로서는 유기 실란 가스를 이용한 CVD법(화학 기상 성장법)에 의해 형성한 산화 절연막, 대표적으로는 산화 실리콘막을 이용할 수 있다.
절연막(137)으로서 유기 실란 가스를 이용한 CVD법에 의해 형성한 산화 실리콘막을 형성한다. 이 산화 실리콘막은 300 nm 이상 600 nm 이하로 형성할 수 있다. 유기 실란 가스로서는 규산 에틸(TEOS：화학식 Si(OC2H5)4), 테트라메틸실란(TMS：화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 이용할 수 있다.
절연막(137)을 유기 실란 가스를 이용한 CVD법에 의해 형성한 산화 실리콘막으로 형성함으로써, 기판(102) 위에 형성되는 소자부 표면의 평탄성을 높이는 것이 가능하다. 이 결과, 유기 수지로 형성되는 평탄화막을 형성하지 않아도, 액정의 배향 흐트러짐을 저감하고, 광누락을 저감할 수 있는 것과 동시에, 콘트라스트를 높일 수 있다. 여기서, 소자부란 기판(102) 위에 형성되는 트랜지스터, 트랜지스터 위에 형성되는 보호 절연막(절연막(129), 절연막(131), 절연막(132), 및 절연막(137)), 용량 소자, 보호 절연막 위에 형성되는 도전막을 포함한다. 또한, 절연막(129)은 형성하지 않는 구조여도 좋다.
또, 트랜지스터(103) 및 트랜지스터(623)와, 절연막(137)과의 사이에 질화 절연막인 절연막(132)을 형성함으로써, 이 산화 실리콘막에 포함되는 탄소 등의 불순물이 절연막(132)에 의해 블로킹되어, 트랜지스터(103) 및 트랜지스터(623)의 반도체막(111) 및 반도체막(631)으로의 불순물의 이동이 저감되기 때문에, 트랜지스터의 전기 특성의 편차를 저감하는 것이 가능하다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 쌍방은 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막인 것이 바람직하다. 이와 같이 함으로써, 이 반도체막(111), 반도체막(631)으로부터의 산소의 이탈을 방지함과 동시에, 산소 과잉 영역에 포함되는 이 산소를 반도체막(111), 반도체막(631)으로 이동시킬 수 있다. 반도체막(111), 반도체막(631)으로 이동한 산소는 반도체막(111), 반도체막(631)을 형성하는 산화물 반도체에 포함되는 산소 결손을 저감하는 것이 가능하게 된다. 예를 들면, 승온 이탈 가스 분석(이하, TDS 분석으로 함)에 의해 측정되는 산소 분자의 방출량이 1.0×1018 분자/cm3 이상인 산화 절연막을 이용함으로써, 이 반도체막(111), 반도체막(631)에 포함되는 산소 결손을 저감시킬 수 있다. 또한, 절연막(129) 및 절연막(131)의 한쪽 또는 쌍방에 있어서, 화학양론적 조성보다 과잉으로 산소를 포함하는 영역(산소 과잉 영역)이 부분적으로 존재하고 있는 산화 절연막이어도 좋고, 적어도 반도체막(111), 반도체막(631)과 중첩하는 영역에 산소 과잉 영역이 존재함으로써, 이 반도체막(111), 반도체막(631)으로부터의 산소의 이탈을 방지함과 동시에, 산소 과잉 영역에 포함되는 이 산소를 반도체막(111), 반도체막(631)으로 이동시켜, 산소 결손을 저감하는 것이 가능하게 된다.
절연막(131)이 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막인 경우, 절연막(129)은 산소를 투과하는 산화 절연막으로 하는 것이 바람직하다. 또한, 절연막(129)에 있어서, 외부로부터 절연막(129)으로 들어온 산소는 모두 절연막(129)을 통과하여 이동하지 않고, 절연막(129)에 머무르는 산소도 있다. 또, 미리 절연막(129)에 포함되어, 절연막(129)으로부터 외부로 이동하는 산소도 있다. 따라서, 절연막(129)은 산소의 확산 계수가 큰 산화 절연막인 것이 바람직하다.
또, 절연막(129)은 산화물 반도체를 이용하여 형성되는 반도체막(111) 및 반도체막(631)과 접하는 것으로부터, 산소를 투과시킬 뿐만 아니라, 반도체막(111) 및 반도체막(631)과의 계면 준위가 낮아지는 산화 절연막인 것이 바람직하다. 예를 들면, 절연막(129)은 절연막(131)보다 막 중의 결함 밀도가 낮은 산화 절연막인 것이 바람직하다. 구체적으로는 전자 스핀 공명 측정에 의한 g값 = 2.001(E'-center)의 스핀 밀도가 3.0×1017 spins/cm3 이하, 바람직하게는 5.0×1016 spins/cm3 이하의 산화 절연막이다. 또한, 전자 스핀 공명 측정에 의한 g값 = 2.001의 스핀 밀도는 절연막(129)에 포함되는 댕글링 본드의 존재량에 대응한다.
또, 절연막(129) 및 절연막(131)의 한쪽 또는 쌍방이 질소에 대한 배리어성을 갖는 절연막인 것이 바람직하다. 예를 들면, 치밀한 산화 절연막으로 함으로써 질소에 대한 배리어성을 가질 수 있고, 구체적으로는 25℃에서 0.5 중량%의 불산을 이용한 경우의 에칭 속도가 10 nm/분 이하인 산화 절연막으로 하는 것이 바람직하다.
또한, 절연막(129) 및 절연막(131)의 한쪽 또는 쌍방을, 산화 질화 실리콘 또는 질화 산화 실리콘 등 질소를 포함하는 산화 절연막으로 하는 경우, SIMS에 의해 얻어지는 질소 농도는 SIMS 검출 하한 이상 3×1020 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이상 1×1020 atoms/cm3 이하로 하는 것이 바람직하다. 이와 같이 함으로써, 트랜지스터(103)에 포함되는 반도체막(111) 및 반도체막(631)으로의 질소의 이동량을 줄일 수 있다. 또, 이와 같이 함으로써, 질소를 포함하는 산화 절연막 자체의 결함량을 줄일 수 있다.
또, 화소에서의 신호선(109) 및 화소 전극(121)의 사이에, 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)을 형성함으로써, 신호선(109) 및 화소 전극(121)의 간격이 넓어지기 때문에, 기생 용량을 저감하는 것이 가능하고, 신호선(109)에 인가되는 신호 전압의 지연에 따른 표시 불균일(display unevenness)이나 소비 전력의 증가를 저감시킬 수 있다. 또, 주사선 구동 회로의 트랜지스터(623)에서 반도체막(631)과 도전막(641)의 간격이 넓어지기 때문에, 도전막(641)이 반도체막(631)에 영향을 주는 전계를 완화하면서, 트랜지스터(623)의 전기 특성의 편차를 저감시킬 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
이하에, 상기 구조의 구성 요소에 대하여 상세하게 기재한다.
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 반도체 장치의 제작 공정에서 행하는 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 플라스틱 기판 등이 있고, 유리 기판으로서는 바륨 붕규산 유리(barium borosilicate glass), 알루미노 붕규산 유리(aluminoborosilicate glass) 혹은 알루미노 규산 유리(aluminosilicate glass) 등의 무알칼리 유리 기판을 이용하면 좋다. 또, 스테인리스 스틸 합금 등의 투광성을 가지지 않은 기판을 이용할 수도 있다. 그 경우는 기판 표면에 절연막을 형성하는 것이 바람직하다. 또한, 기판(102)으로서 석영 기판, 사파이어 기판, 단결정 반도체 기판, 다결정 반도체 기판, 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 이용할 수도 있다.
주사선(107), 용량선(115), 및 게이트 전극(627)은 대전류를 흘리기 때문에, 금속막으로 형성하는 것이 바람직하고, 대표적으로는 몰리브덴(Mo), 티탄(Ti), 텅스텐(W) 탄탈(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용한 단층 구조 또는 적층 구조로 형성한다.
주사선(107), 용량선(115), 및 게이트 전극(627)의 일례로서는 실리콘을 포함하는 알루미늄을 이용한 단층 구조, 알루미늄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 티탄을 적층하는 2층 구조, 질화 티탄 위에 텅스텐을 적층하는 2층 구조, 질화 탄탈 위에 텅스텐을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금 위에 구리를 적층하는 2층 구조, 질화 티탄 위에 구리를 적층하고, 또한 그 위에 텅스텐을 형성하는 3층 구조 등이 있다.
또, 주사선(107), 용량선(115), 및 게이트 전극(627)의 재료로서 화소 전극(121)에 적용할 수 있는 투광성을 갖는 도전성 재료를 이용할 수 있다.
또한, 주사선(107), 용량선(115), 및 게이트 전극(627)의 재료로서 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In－Ga－Zn계 산화물이나, 질소를 포함하는 In－Sn계 산화물이나, 질소를 포함하는 In－Ga계 산화물이나, 질소를 포함하는 In－Zn계 산화물이나, 질소를 포함하는 Sn계 산화물이나, 질소를 포함하는 In계 산화물이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 이들 재료는 5 eV(전자 볼트) 이상의 일 함수를 가진다. 트랜지스터(103)의 반도체막(111)을 산화물 반도체를 이용하여 형성하는 경우, 주사선(107)(트랜지스터(103)의 게이트 전극)으로서 질소를 포함하는 금속 산화물을 이용함으로써, 트랜지스터(103)의 문턱 전압을 플러스 방향으로 변동시킬 수 있어, 소위 노멀리 오프 특성을 갖는 트랜지스터를 실현할 수 있다. 예를 들면, 질소를 포함하는 In－Ga－Zn계 산화물을 이용하는 경우, 적어도 반도체막(111)보다 높은 질소 농도, 구체적으로는 질소 농도가 7 원자% 이상인 In－Ga－Zn계 산화물을 이용할 수 있다.
주사선(107), 용량선(115), 및 게이트 전극(627)에 있어서, 저저항 재료인 알루미늄이나 구리를 이용하는 것이 바람직하다. 알루미늄이나 구리를 이용함으로써, 신호 지연을 저감하고, 표시 품질을 높일 수 있다. 또한, 알루미늄은 내열성이 낮고, 힐록, 위스커, 혹은 마이그레이션(migration)에 의한 불량이 발생하기 쉽다. 알루미늄의 마이그레이션을 막기 위해, 알루미늄에, 몰리브덴, 티탄, 텅스텐 등의 알루미늄보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다. 또, 구리를 이용하는 경우에도, 마이그레이션에 의한 불량이나 구리 원소의 확산을 막기 위해, 구리에 몰리브덴, 티탄, 텅스텐 등의 구리보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다.
게이트 절연막(127)은 예를 들면 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga－Zn계 금속 산화물 등의 절연 재료를 이용한 단층 구조 또는 적층 구조로 형성한다. 또한, 반도체막(111)과의 계면 특성을 향상시키기 위해, 게이트 절연막(127)에서 적어도 반도체막(111)과 접하는 영역은 산화 절연막으로 형성하는 것이 바람직하다.
또, 게이트 절연막(127)에, 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막을 형성함으로써, 반도체막(111)으로부터 산소가 외부로 확산되는 것과 외부로부터 이 반도체막(111)으로 수소, 물 등이 침입하는 것을 막을 수 있다. 산소, 수소, 물 등에 대한 배리어성을 갖는 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막, 질화 실리콘막 등이 있다.
또, 게이트 절연막(127)으로서, 하프늄 실리케이트(HfSiOx), 질소를 갖는 하프늄 실리케이트(HfSixOyNz), 질소를 갖는 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high－k 재료를 이용함으로써 트랜지스터(103)의 게이트 리크를 저감시킬 수 있다.
또, 게이트 절연막(127)은 이하의 적층 구조로 하는 것이 바람직하다. 제 1 질화 실리콘막으로서 결함량이 적은 질화 실리콘막을 형성하고, 제 1 질화 실리콘막 위에 제 2 질화 실리콘막으로서 수소 이탈량 및 암모니아 이탈량이 적은 질화 실리콘막을 형성하고, 제 2 질화 실리콘막 위에 상기 게이트 절연막(127)으로 나열한 산화 절연막의 어느 것인가를 형성하는 것이 바람직하다.
제 2 질화 실리콘막으로서는 승온 이탈 가스 분석법에 있어서, 수소 분자의 이탈량이 5×1021 분자/cm3 미만, 바람직하게는 3×1021 분자/cm3 이하, 더욱 바람직하게는 1×1021 분자/cm3 이하이며, 암모니아 분자의 이탈량이 1×1022 분자/cm3 미만, 바람직하게는 5×1021 분자/cm3 이하, 더욱 바람직하게는 1×1021 분자/cm3 이하인 질화 절연막을 이용하는 것이 바람직하다. 상기 제 1 질화 실리콘막 및 제 2 질화 실리콘막을 게이트 절연막(127)의 일부로서 이용함으로써, 게이트 절연막(127)으로서 결함량이 적고, 또한 수소 및 암모니아의 이탈량이 적은 게이트 절연막을 형성할 수 있다. 이 결과, 게이트 절연막(127)에 포함되는 수소 및 질소의 반도체막(111)으로의 이동량을 저감하는 것이 가능하다.
산화물 반도체를 이용한 트랜지스터에 있어서, 산화물 반도체를 이용하여 형성되는 반도체막(111) 및 게이트 절연막의 계면 또는 게이트 절연막에 포획 준위(계면 준위라고도 함)가 존재하면, 트랜지스터의 문턱 전압의 변동, 대표적으로는 문턱 전압의 마이너스 방향으로의 변동, 및 트랜지스터가 온 상태가 될 때 드레인 전류가 1 자릿수 변화하는데 필요한 게이트 전압을 나타내는 서브 문턱 계수(S값)의 증대의 원인이 된다. 이 결과, 트랜지스터마다 전기 특성이 흩어진다고 하는 문제가 있다. 이 때문에, 게이트 절연막으로서 결함량이 적은 질화 실리콘막을 이용함으로써, 또, 반도체막(111)과 접하는 영역에 산화 절연막을 형성함으로써, 문턱 전압의 마이너스 시프트를 저감함과 동시에, S값의 증대를 억제할 수 있다.
게이트 절연막(127)의 두께는 5 nm 이상 400 nm 이하, 더욱 바람직하게는 10 nm 이상 300 nm 이하, 더욱 바람직하게는 50 nm 이상 250 nm 이하로 하면 좋다.
반도체막(111), 반도체막(119), 및 반도체막(631)은 산화물 반도체를 이용하여 형성된다. 이 산화물 반도체는 비정질 구조, 단결정 구조, 또는 다결정 구조로 할 수 있다. 또, 반도체막(111), 반도체막(119), 및 반도체막(631)은 같은 금속 원소로 구성된다. 또, 반도체막(111), 반도체막(119), 및 반도체막(631)의 두께는 1 nm 이상 100 nm 이하, 바람직하게는 1 nm 이상 50 nm 이하, 더욱 바람직하게는 1 nm 이상 30 nm 이하, 더욱 바람직하게는 3 nm 이상 20 nm 이하로 하는 것이다.
반도체막(111), 반도체막(119), 및 반도체막(631)에 적용할 수 있는 산화물 반도체로서 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터(103)의 오프 전류를 저감시킬 수 있다.
반도체막(111), 반도체막(119), 및 반도체막(631)에 적용할 수 있는 산화물 반도체는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 금속 산화물인 것이 바람직하다. 또는 In과 Zn의 쌍방을 포함하는 금속 산화물인 것이 바람직하다. 또, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위해, 그것들과 함께, 스태빌라이저(stabilizer)의 하나 또는 복수를 갖는 것이 바람직하다.
스태빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또, 다른 스태빌라이저로서는 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테늄(Lu) 등이 있다.
반도체막(111), 반도체막(119), 및 반도체막(631)에 적용할 수 있는 산화물 반도체로서는, 예를 들면, 산화 인듐, 산화 주석, 산화 아연, 2종류의 금속을 포함하는 산화물인 In－Zn계 산화물, Sn－Zn계 산화물, Al－Zn계 산화물, Zn－Mg계 산화물, Sn－Mg계 산화물, In－Mg계 산화물, In－Ga계 산화물, 3종류의 금속을 포함하는 산화물인 In－Ga－Zn계 산화물(IGZO라고도 표기함), In－Al－Zn계 산화물, In－Sn－Zn계 산화물, Sn－Ga－Zn계 산화물, Al－Ga－Zn계 산화물, Sn－Al－Zn계 산화물, In－Hf－Zn계 산화물, In－Zr－Zn계 산화물, In－Ti－Zn계 산화물, In－Sc－Zn계 산화물, In－Y－Zn계 산화물, In－La－Zn계 산화물, In－Ce－Zn계 산화물, In－Pr－Zn계 산화물, In－Nd－Zn계 산화물, In－Sm－Zn계 산화물, In－Eu－Zn계 산화물, In－Gd－Zn계 산화물, In－Tb－Zn계 산화물, In－Dy－Zn계 산화물, In－Ho－Zn계 산화물, In－Er－Zn계 산화물, In－Tm－Zn계 산화물, In－Yb－Zn계 산화물, In－Lu－Zn계 산화물, 4종류의 금속을 포함하는 산화물인 In－Sn－Ga－Zn계 산화물, In－Hf－Ga－Zn계 산화물, In－Al－Ga－Zn계 산화물, In－Sn－Al－Zn계 산화물, In－Sn－Hf－Zn계 산화물, In－Hf－Al－Zn계 산화물을 이용할 수 있다.
여기서, In－Ga－Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 문제삼지 않는다. 또, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
또, 산화물 반도체로서 InMO3(ZnO)m(m＞0)으로 표기되는 재료를 이용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소, 혹은 상기의 스태빌라이저로서의 원소를 나타낸다.
예를 들면, In：Ga：Zn = 1：1：1( = 1/3：1/3：1/3), In：Ga：Zn = 2：2：1( = 2/5：2/5：1/5), 혹은 In：Ga：Zn = 3：1：2( = 1/2：1/6：1/3)의 원자수비의 In－Ga－Zn계 금속 산화물을 이용할 수 있다. 혹은 In：Sn：Zn = 1：1：1( = 1/3：1/3：1/3), In：Sn：Zn = 2：1：3( = 1/3：1/6：1/2) 혹은 In：Sn：Zn = 2：1：5( = 1/4：1/8：5/8)의 원자수비의 In－Sn－Zn계 금속 산화물을 이용하면 좋다. 또한, 금속 산화물에 포함되는 금속 원소의 원자수비는 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
그러나, 이것들에 한정되지 않고, 필요로 하는 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 원자수비의 것을 이용하면 좋다. 또, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다. 예를 들면, In－Sn－Zn계 금속 산화물에서는 비교적 용이하게 높은 전계 효과 이동도를 얻을 수 있다. 그러나, In－Ga－Zn계 금속 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써, 전계 효과 이동도를 높일 수 있다.
트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 및 용량 소자(105)의 반도체막(119)과 용량선(115)을 전기적으로 접속하는 도전막(125), 및 소스 전극(629) 및 드레인 전극(633)은 주사선(107), 용량선(115), 및 게이트 전극(627)에 적용할 수 있는 재료를 이용한 단층 구조 또는 적층 구조로 형성한다.
화소 전극(121) 및 도전막(641)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료로 형성된다.
여기서, 본 실시형태에 나타내는 화소(101)에 포함되는 각 구성 요소의 접속에 대하여, 도 1(C)에 나타내는 회로도 및 도 3에 나타내는 단면도를 이용하여 설명한다.
도 1(C)은 도 1(A)에 나타내는 반도체 장치가 갖는 화소(101)의 상세한 회로도의 일례이다. 도 1(C) 및 도 3에 나타내는 바와 같이, 트랜지스터(103)는 게이트 전극을 포함하는 주사선(107)과, 소스 전극을 포함하는 신호선(109)과, 드레인 전극을 포함하는 도전막(113)을 가진다.
용량 소자(105)에 있어서, 도전막(125)을 통하여 용량선(115)과 전기적으로 접속하는 반도체막(119)이 한쪽의 전극으로서 기능한다. 또, 드레인 전극을 포함하는 도전막(113)에 전기적으로 접속하는 화소 전극(121)이 다른 한쪽의 전극으로서 기능한다. 또, 반도체막(119) 및 화소 전극(121)의 사이에 형성되는 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이 유전체막으로서 기능한다.
액정 소자(108)는 화소 전극(121), 대향 전극(154), 및 화소 전극(121) 및 대향 전극(154)의 사이에 형성되는 액정층으로 구성된다.
용량 소자(105)에 있어서, 반도체막(119)은 반도체막(111)과 동일한 구성이어도, 용량 소자(105)의 전극으로서 기능한다. 왜냐하면, 화소 전극(121)을 게이트 전극으로 기능시키고, 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)을 게이트 절연막으로 기능시키고, 용량선(115)을 소스 전극 또는 드레인 전극으로 기능시키는 것이 가능하고, 이 결과, 용량 소자(105)를 트랜지스터와 마찬가지로 동작시켜, 반도체막(119)을 도통 상태로 할 수 있기 때문이다. 즉, 용량 소자(105)를 MOS(Metal Oxide Semiconductor) 커패시터로 하는 것이 가능하다. MOS 커패시터는 문턱 전압(Vth)보다 높은 전압이 MOS 커패시터를 구성하는 전극의 한쪽(용량 소자(105)에서는 화소 전극(121))에 가해지면 충전된다. 또, 용량선(115)에 인가하는 전위를 제어함으로써 반도체막(119)을 도통 상태로 하고, 반도체막(119)을 용량 소자의 한쪽의 전극으로서 기능시킬 수 있다. 이 경우, 용량선(115)에 인가하는 전위를 이하와 같이 한다. 화소 전극(121)의 전위는 액정 소자(108)(도 1(C)을 참조)를 동작시키기 위해, 비디오 신호의 중심 전위를 기준으로 플러스 방향 및 마이너스 방향으로 변동한다. 용량 소자(105)(MOS 커패시터)를 항상 도통 상태로 해 두기 위해서는 용량선(115)의 전위를 항상 화소 전극(121)에 인가하는 전위보다 용량 소자(105)(MOS 커패시터)의 문턱 전압분 이상 낮게 해 둘 필요가 있다. 즉, 반도체막(119)과 반도체막(111)은 동일한 구성이기 때문에, 용량선(115)의 전위를 트랜지스터(103)의 문턱 전압분 이상 낮게 해 두면 좋다. 이와 같이 함으로써, 반도체막(119)을 항상 도통 상태로 하는 것이 가능하고, 용량 소자(105)(MOS 커패시터)를 도통 상태로 할 수 있다.
또, 반도체막(111) 및 반도체막(631) 위에 형성되는 절연막(129)을, 산소를 투과시킴과 동시에, 반도체막(111) 및 반도체막(631)과의 계면 준위가 낮아지게 되는 산화 절연막으로 하고, 절연막(131)을, 산소 과잉 영역을 포함하는 산화 절연막 또는 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막으로 함으로써, 산화물 반도체를 이용하여 형성되는 반도체막(111) 및 반도체막(631)에 산소를 공급하는 것이 용이하게 되어, 이 반도체막(111) 및 반도체막(631)으로부터의 산소의 이탈을 방지함과 동시에, 절연막(131)에 포함되는 이 산소를 반도체막(111) 및 반도체막(631)으로 이동시켜, 반도체막(111), 반도체막(631)을 형성하는 산화물 반도체에 포함되는 산소 결손을 저감하는 것이 가능하게 된다. 이 결과, 트랜지스터(103)가 노멀리 온 특성이 되는 것을 억제할 수 있음과 동시에, 용량 소자(105)(MOS 커패시터)가 항상 도통 상태가 되도록, 용량선(115)에 인가하는 전위를 제어하는 것이 가능하기 때문에, 반도체 장치의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또, 절연막(131) 위에 형성되는 절연막(132)으로서 질화 절연막을 이용함으로써, 외부로부터 수소나 물 등의 불순물이 반도체막(111) 및 반도체막(119)에 침입하는 것을 억제할 수 있다. 또, 절연막(132)으로서 수소 함유량이 적은 질화 절연막을 형성함으로써, 트랜지스터 및 용량 소자(105)(MOS 커패시터)의 전기 특성 변동을 억제할 수 있다.
또, 화소(101) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
＜반도체 장치의 제작 방법＞
다음에, 상기의 반도체 장치에 나타내는 기판(102) 위에 제공된 소자부의 제작 방법에 대하여, 도 4 및 도 5를 이용하여 설명한다.
우선, 기판(102)에 주사선(107), 용량선(115), 및 게이트 전극(627)을 형성하고, 주사선(107), 용량선(115), 및 게이트 전극(627)을 덮도록 후에 게이트 절연막(127)으로 가공되는 절연막(126)을 형성하고, 절연막(126)의 주사선(107)과 중첩하는 영역에 반도체막(111)을 형성하고, 후에 화소 전극(121)이 형성되는 영역과 중첩하도록 반도체막(119)을 형성한다. 또, 게이트 전극(627)과 중첩하는 영역에 반도체막(631)을 형성한다(도 4(A)를 참조).
주사선(107), 용량선(115), 및 게이트 전극(627)은 상기 열거한 재료를 이용하여 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 가공함으로써 형성할 수 있다. 이 도전막은 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다. 또한, 이 도전막의 두께는 특별히 한정되지 않고, 형성하는 시간이나 원하는 저항률 등을 고려하여 결정할 수 있다. 이 마스크는 예를 들면 포토리소그래피 공정에 의해 형성한 레지스트 마스크로 할 수 있다. 또, 이 도전막의 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 쌍방에 의해 행할 수 있다.
절연막(126)은 게이트 절연막(127)에 적용할 수 있는 재료를 이용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법을 이용하여 형성할 수 있다.
또, 게이트 절연막(127)에 산화 갈륨을 적용하는 경우는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 절연막(126)을 형성할 수 있다.
반도체막(111), 반도체막(119), 및 반도체막(631)은 상기 열거한 산화물 반도체를 이용하여 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 마스크를 형성하고, 이 마스크를 이용하여 가공함으로써 형성할 수 있다. 이 때문에, 반도체막(111), 반도체막(119), 및 반도체막(631)은 같은 금속 원소로 구성된다. 이 산화물 반도체막은 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법(laser ablation method) 등을 이용하여 형성할 수 있다. 인쇄법을 이용함으로써, 소자 분리된 반도체막(111) 및 반도체막(119)을 절연막(126) 위에 직접 형성할 수 있다. 스퍼터링법으로 이 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치 또는 DC 전원 장치 등을 적절히 이용할 수 있다. 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또, 타겟은 형성하는 산화물 반도체막의 조성에 맞추어, 적절히 선택하면 좋다. 또한, 이 마스크는 예를 들면 포토리소그래피 공정에 의해 형성한 레지스트 마스크로 할 수 있다. 또, 이 산화물 반도체막의 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 쌍방에 의해 행할 수 있다. 원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등)을 적절히 설정한다.
반도체막(111), 반도체막(119), 및 반도체막(631)을 형성한 후에 가열 처리를 하고, 산화물 반도체로 형성되는 반도체막(111), 반도체막(119), 및 반도체막(631)의 탈수소화 또는 탈수화를 하는 것이 바람직하다. 이 가열 처리의 온도는 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다. 또한, 이 가열 처리는 반도체막(111) 및 반도체막(119)으로 가공하기 전의 산화물 반도체막에 행하여도 좋다.
이 가열 처리에 있어서, 가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치여도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다.
이 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한, 상기 질소, 산소, 초건조 공기, 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다. 불활성 가스 분위기에서 가열한 후, 산소 분위기에서 가열해도 좋다. 또한, 처리 시간은 3분∼24시간으로 한다.
또한, 기판(102)과, 주사선(107) 및 용량선(115) 및 게이트 절연막(127)과의 사이에는 하지 절연막을 형성하는 경우, 이 하지 절연막은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화 질화 알루미늄 등으로 형성할 수 있다. 또한, 하지 절연막으로서 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등으로 형성함으로써, 기판(102)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등이 반도체막(111), 반도체막(119), 및 반도체막(631)으로 확산하는 것을 억제할 수 있다. 하지 절연막은 스퍼터링법 또는 CVD법을 이용하여 형성할 수 있다.
다음에, 절연막(126)에 용량선(115)에 이르는 개구(123)를 형성하여 게이트 절연막(127)을 형성한 후, 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 반도체막(119)과 용량선(115)을 전기적으로 접속하는 도전막(125)을 형성한다. 또, 소스 전극(629) 및 드레인 전극(633)을 형성한다(도 4(B)를 참조).
개구(123)는 절연막(126)의 용량선(115)과 중첩하는 영역의 일부가 노출되도록 마스크를 형성하고, 이 마스크를 이용하여 가공함으로써 형성할 수 있다. 또한, 이 마스크 및 이 가공은 주사선(107), 용량선(115), 및 게이트 전극(627)과 마찬가지로 하여 행할 수 있다.
신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(633)은 신호선(109), 도전막(113), 도전막(125), 및 게이트 전극(627)에 적용할 수 있는 재료를 이용하여 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 가공함으로써 형성할 수 있다. 이 마스크 및 이가공은 주사선(107), 용량선(115), 및 게이트 전극(627)과 마찬가지로 하여 행할 수 있다.
다음에, 반도체막(111), 반도체막(119) 및 반도체막(631), 신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(633), 및 게이트 절연막(127) 위에 절연막(128)을 형성하고, 절연막(128) 위에 절연막(130)을 형성하고, 절연막(130) 위에 절연막(133)을 형성한다. 또, 절연막(133) 위에 절연막(136)을 형성한다(도 5(A)를 참조). 또한, 절연막(128), 절연막(130) 및 절연막(133)은 연속하여 형성하는 것이 바람직하다. 이와 같이 함으로써, 절연막(128), 절연막(130) 및 절연막(133)의 각각의 계면에 불순물이 혼입하는 것을 억제할 수 있다.
절연막(128)은 절연막(129)에 적용할 수 있는 재료를 이용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의해 형성할 수 있다. 절연막(130)은 절연막(131)에 적용할 수 있는 재료를 이용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의해 형성할 수 있다. 절연막(133)은 절연막(132)에 적용할 수 있는 재료를 이용하여, CVD법 또는 스퍼터링법 등의 각종 성막 방법에 의해 형성할 수 있다. 절연막(136)은 절연막(137)에 적용할 수 있는 재료를 이용하여, CVD법에 의해 형성할 수 있다.
절연막(129)에 반도체막(111)과의 계면 준위가 낮아지는 산화 절연막을 적용하는 경우, 절연막(128)은 아래의 형성 조건을 이용하여 형성할 수 있다. 또한, 여기에서는 이 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 이 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 180℃ 이상 400℃ 이하, 더욱 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스의 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 도입하여 처리실 내에서의 압력을 20 Pa 이상 250 Pa 이하, 더욱 바람직하게는 40 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 조건이다.
실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화 실란 등이 있다. 산화성 기체로서는 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 절연막(128)(절연막(129))에 포함되는 수소 함유량을 저감하는 것이 가능함과 동시에, 절연막(128)(절연막(129))에 포함되는 댕글링 본드를 저감시킬 수 있다. 절연막(130)(절연막(131))으로부터 이동하는 산소는 절연막(128)(절연막(129))에 포함되는 댕글링 본드에 의해 포획되는 경우가 있기 때문에, 절연막(128)(절연막(129))에 포함되는 댕글링 본드가 저감되어 있으면, 절연막(130)(절연막(131))에 포함되는 산소를 효율적으로 반도체막(111) 및 반도체막(119)으로 이동시켜, 반도체막(111) 및 반도체막(119)을 형성하는 산화물 반도체에 포함되는 산소 결손을 저감하는 것이 가능하다. 이 결과, 이 반도체막(111) 및 반도체막(119)에 혼입하는 수소량을 저감시킬 수 있음과 동시에, 반도체막(111) 및 반도체막(119)에 포함되는 산소 결손을 저감시키는 것이 가능하다.
절연막(131)을 상기의 산소 과잉 영역을 포함하는 산화 절연막 또는 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막으로 하는 경우, 절연막(130)은 아래의 형성 조건을 이용하여 형성할 수 있다. 또한, 여기에서는 이 산화 절연막으로서 산화 실리콘막 또는 산화 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 이 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 260℃ 이하, 더욱 바람직하게는 180℃ 이상 230℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하, 더욱 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17 W/cm2 이상 0.5 W/cm2 이하, 더욱 바람직하게는 0.25 W/cm2 이상 0.35 W/cm2 이하의 고주파 전력을 공급하는 것이다.
절연막(130)의 원료 가스는 절연막(128)에 적용할 수 있는 원료 가스로 할 수 있다.
절연막(130)의 형성 조건으로서 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아져, 산소 라디칼이 증가하고, 원료 가스의 산화가 진행되기 때문에, 절연막(130) 중에서의 산소 함유량이 화학양론적 조성보다 많아진다. 또, 기판 온도가 상기 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하다. 따라서, 후의 공정의 가열 처리에 의해 막 중의 산소의 일부를 이탈시킬 수 있다. 이 결과, 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하고, 가열에 의해 산소의 일부가 이탈하는 산화 절연막을 형성할 수 있다. 또, 반도체막(111) 위에 절연막(128)이 형성되어 있다. 이 때문에, 절연막(130)의 형성 공정에 있어서, 절연막(128)이 반도체막(111)의 보호막이 된다. 이 결과, 파워 밀도가 높은 고주파 전력을 이용하여 절연막(130)을 형성해도, 반도체막(111) 및 반도체막(631)에 대한 손상을 억제할 수 있다.
또, 절연막(130)은 막두께를 두껍게 함으로써 가열에 의해 이탈하는 산소의 양을 많게 할 수 있으므로, 절연막(130)은 절연막(128)보다 두껍게 형성하는 것이 바람직하다. 절연막(128)을 형성함으로써 절연막(130)을 두껍게 형성하는 경우에도 피복성을 양호하게 할 수 있다.
절연막(132)은 스퍼터링법, CVD법 등을 이용하여 형성할 수 있다. 절연막(132)을 수소 함유량이 적은 질화 절연막으로 형성하는 경우, 절연막(133)은 아래의 형성 조건을 이용하여 형성할 수 있다. 또한, 여기에서는 이 질화 절연막으로서 질화 실리콘막을 형성하는 경우에 대하여 기재한다. 이 형성 조건은 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 80℃ 이상 400℃ 이하, 더욱 바람직하게는 200℃ 이상 370℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내의 압력을 100 Pa 이상 250 Pa 이하로 하고, 바람직하게는 100 Pa 이상 200 Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 것이다.
절연막(132)의 원료 가스로서는 실리콘을 포함하는 퇴적성 기체, 질소, 및 암모니아를 이용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는 실란, 디실란, 트리실란, 불화 실란 등이 있다. 또, 질소의 유량은 암모니아의 유량에 대하여 5배 이상 50배 이하, 바람직하게는 10배 이상 50배 이하로 하는 것이 바람직하다. 또한, 원료 가스로서 암모니아를 이용함으로써, 실리콘을 포함하는 퇴적성 기체 및 질소의 분해를 촉진할 수 있다. 이것은 암모니아가 플라즈마 에너지나 열에너지에 의해 해리하고, 해리함으로써 생기는 에너지가 실리콘을 포함하는 퇴적성 기체 분자의 결합 및 질소 분자의 결합의 분해에 기여하기 때문이다. 이와 같이 함으로써, 수소 함유량이 적고, 외부로부터 수소나 물 등의 불순물의 침입을 억제할 수 있는 질화 실리콘막을 형성할 수 있다.
절연막(136)은 유기 실란 가스 및 산소를 이용하여 기판 온도를 200℃ 이상 550℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 한 CVD법에 의해 형성한다.
적어도 절연막(130)을 형성한 후에 가열 처리를 행하고, 절연막(128) 또는 절연막(130)에 포함되는 과잉 산소를 반도체막(111) 및 반도체막(631)으로 이동시켜, 반도체막(111) 및 반도체막(631)을 형성하는 산화물 반도체에 포함되는 산소 결손을 저감하는 것이 바람직하다. 또한, 이 가열 처리는 반도체막(111) 및 반도체막(119)의 탈수소화 또는 탈수화를 행하는 가열 처리의 상세한 사항을 참조하여 적절히 행할 수 있다.
다음에, 절연막(128), 절연막(130), 절연막(133), 및 절연막(136)의 도전막(113)과 중첩하는 영역에, 도전막(113)에 이르는 개구(117)(도 2를 참조)를 형성함과 동시에, 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)을 형성한다. 개구(117)(도 2를 참조)는 개구(123)와 마찬가지로 형성할 수 있다.
마지막으로, 화소 전극(121) 및 도전막(641)을 형성함으로써, 기판(102)에 형성되는 소자부를 제작할 수 있다(도 5(B)를 참조). 화소 전극(121)은 상기 열거한 재료를 이용하여 개구(117)를 통하여 도전막(113)에 접하는 도전막을 형성하고, 이 도전막 위에 마스크를 형성하고, 이 마스크를 이용하여 가공함으로써 형성할 수 있다. 또한, 이 마스크 및 이 가공은 주사선(107) 및 용량선(115)과 마찬가지로 행할 수 있다.
＜변형예 1＞
본 발명의 일 양태인 반도체 장치에 있어서, 용량 소자를 구성하는 한쪽의 전극인 반도체막(119)과 용량선(115)과의 접속을 적절히 변경할 수 있다. 예를 들면, 더욱 개구율을 높이기 위해, 도전막(125)을 통하지 않고, 용량선에 직접 반도체막이 접하는 구조로 할 수 있다. 차광막이 되는 도전막(125)이 형성되지 않기 때문에, 화소의 개구율을 더욱 높일 수 있다.
＜변형예 2＞
본 발명의 일 양태인 반도체 장치에 있어서, 용량 소자(105)를 구성하는 한쪽의 전극인 반도체막(119)과 용량선(115)을 전기적으로 접속하는 도전막(125)의 상면 형상을 적절히 변경할 수 있다. 예를 들면, 이 반도체막(119)과 도전막(125)의 접촉 저항을 저감시키기 위해, 이 도전막(125)을 이 반도체막(119)의 외주를 따라 접하여 형성할 수 있다. 또한, 도전막은 트랜지스터(103)의 소스 전극을 포함하는 신호선(109) 및 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)과 같은 형성 공정으로 형성되므로 차광성을 갖는 경우가 있기 때문에, 루프 형상으로 형성하는 것이 바람직하다.
＜변형예 3＞
또, 본 발명의 일 양태인 반도체 장치에 있어서, 용량 소자에 포함되는 반도체막 및 용량선의 구성을 적절히 변경할 수 있다. 본 구조의 구체적인 예에 대하여, 도 6을 이용하여 설명한다. 도 6은 화소(172)의 상면도이며, 화소(172)와 같이, 신호선(109)과 평행한 변과 비교하여 주사선(107)과 평행한 변이 긴 형상으로 하고, 또한 용량선(176)이 신호선(109)과 평행 방향으로 연장되어 제공되어 있어도 좋다. 또한, 신호선(109) 및 용량선(176)은 신호선 구동 회로(106)(도 1(A)을 참조)에 전기적으로 접속되어 있다.
용량 소자(174)는 신호선(109)과 평행 방향으로 연장되어 제공된 용량선(176)과 접속되어 있다. 용량 소자(174)는 반도체막(111)과 같은 공정으로 형성된 산화물 반도체로 구성되는 반도체막(178)과, 화소 전극(121)과, 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 6에 도시하지 않음)으로 구성되어 있다. 반도체막(111), 화소 전극(121), 및 유전체막은 각각 투광성을 가지기 때문에, 용량 소자(174)는 투광성을 가진다.
또한, 용량 소자(174)에 있어서, 한쌍의 전극의 사이에 형성된 유전체막은 도 3에 나타내는 용량 소자(105)와 마찬가지로, 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이다.
용량선(176)은 신호선(109) 및 도전막(113)과 같은 공정으로 형성할 수 있다. 용량선(176)을 반도체막(178)에 접하여 형성함으로써, 반도체막(178) 및 용량선(176)의 접촉 면적을 증대시키는 것이 가능하다. 또, 화소(172)에 있어서, 주사선(107)과 평행한 변과 비교하여 신호선(109)과 평행한 변이 짧은 형상이기 때문에, 화소 전극(121) 및 용량선(176)이 중첩되는 면적을 축소하는 것이 가능하고, 개구율을 높일 수 있다.
＜변형예 4＞
본 발명의 일 양태인 반도체 장치에 있어서, 용량 소자를 구성하는 한쪽의 전극, 및 용량선을 반도체막으로 할 수 있다. 구체적인 예를 도 7을 이용하여 설명한다. 또한, 여기에서는 도 2에 설명한 반도체막(119) 및 용량선(115)과 다른 반도체막(198)에 대해서만 설명한다. 도 7은 화소(196)의 상면도이며, 화소(196)에 있어서, 용량 소자(197)의 한쪽의 전극 및 용량선을 겸하는 반도체막(198)이 형성되어 있다. 반도체막(198)에 있어서, 신호선(109)과 평행 방향으로 연장한 영역을 가지고, 이 영역은 용량선으로서 기능한다. 반도체막(198)에 있어서, 화소 전극(121)과 중첩하는 영역은 용량 소자(197)의 한쪽의 전극으로서 기능한다. 또한, 반도체막(198)은 화소(196)에 설치되는 트랜지스터(103)의 반도체막(111)과 동시에 형성할 수 있다.
또, 반도체막(198)을 1행분 전부의 화소(196)에서 이간하지 않고 연속된 반도체막으로서 형성하는 경우, 반도체막(198)은 주사선(107)과 중첩되기 때문에, 주사선(107)의 전위 변화의 영향에 의해, 용량선 및 용량 소자(197)의 한쪽의 전극으로서 기능하지 않는 경우가 있다. 따라서, 도 7에 나타내는 바와 같이, 각 화소(196)에 있어서 반도체막(198)을 이간하여 형성하고, 이간하여 형성된 반도체막(198)을 신호선(109) 및 도전막(113)과 동시에 형성할 수 있는 도전막(199)을 이용하여 전기적으로 접속시키는 것이 바람직하다. 이 때, 반도체막(198)에 있어서 도전막(199)과 접속하고 있지 않은 영역이 화소 전극(121)과 중첩됨으로써, 이 영역에서의 반도체막(198)의 저항을 저감시킬 수 있기 때문에, 반도체막(198)이 용량선 및 용량 소자(197)의 한쪽의 전극으로서 기능한다.
또한, 도시하지 않았지만, 반도체막(198)이 주사선(107)과 중첩하는 영역에서 주사선(107)의 전위 변화의 영향을 받지 않는 경우, 반도체막(198)은 화소(196) 각각에 있어서 주사선(107)과 중첩하도록 1개의 반도체막으로서 형성할 수 있다. 즉, 반도체막(198)을 1행분 모든 화소(196)에서 이간하지 않고 연속된 반도체막으로서 형성할 수 있다.
도 7에서는 반도체막(198)의 용량선으로 기능하는 영역이 신호선(109)과 평행 방향으로 연장된 구성이지만, 용량선으로 기능하는 영역은 주사선(107)과 평행 방향으로 연장시키는 구성이어도 좋다. 또한, 반도체막(198)의 용량선으로서 기능하는 영역을 주사선(107)과 평행 방향으로 연장시키는 구성으로 하는 경우, 트랜지스터(103) 및 용량 소자(197)에서, 반도체막(111) 및 반도체막(198)과, 신호선(109) 및 도전막(113)과의 사이에 절연막을 형성하여 전기적으로 분리시킬 필요가 있다.
상기로부터, 화소(196)와 같이, 화소에 형성되는 용량 소자의 한쪽의 전극 및 용량선으로서 산화물 반도체막을 형성함으로써, 산화물 반도체막은 투광성을 가지기 때문에, 화소의 개구율을 높일 수 있다.
＜변형예 5＞
또, 본 발명의 일 양태인 반도체 장치에서, 용량선의 구성을 적절히 변경할 수 있다. 본 구조에 대하여, 도 8을 이용하여 설명한다. 또한, 여기에서는 도 2에 설명한 용량선(115)과 비교하여, 인접하는 2개의 화소의 사이에서, 용량선이 위치하는 점이 다르다.
도 8은 신호선(409)의 연장 방향에서 인접하는 화소의 사이에 용량선이 제공되어 있는 구성을 나타낸다. 또한, 도 8 대신에, 주사선(437)의 연장 방향에서 인접하는 화소 사이에 용량선이 제공되어 있는 구성을 적절히 적용할 수 있다.
도 8은 신호선(409)의 연장 방향에 인접하는 화소(401_1) 및 화소(401_2)의 상면도이다.
주사선(407_1) 및 주사선(407_2)은 서로 평행이며, 또한 신호선(409)에 대략 직교하는 방향으로 연장되어 제공되어 있다. 주사선(407_1) 및 주사선(407_2)의 사이에, 주사선(407_1) 및 주사선(407_2)과 서로 평행하게 용량선(415)이 제공되어 있다. 또한, 용량선(415)은 화소(401_1)에 제공되는 용량 소자(405_1), 및 화소(401_2)에 제공되는 용량 소자(405_2)와 전기적으로 접속한다. 화소(401_1) 및 화소(401_2)의 상면 형상, 및 구성 요소의 배치 위치는 용량선(415)에 대하여 대칭이다.
화소(401_1)에는 트랜지스터(403_1) 및 이 트랜지스터(403_1)와 전기적으로 접속하는 화소 전극(421_1), 및 용량 소자(405_1)가 제공된다.
트랜지스터(403_1)는 주사선(407_1) 및 신호선(409)이 교차하는 영역에 설치되어 있다. 트랜지스터(403_1)는 적어도 채널 형성 영역을 갖는 반도체막(411_1), 게이트 전극, 게이트 절연막(도 8에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 또한, 주사선(407_1)에 있어서, 반도체막(411_1)과 중첩하는 영역은 트랜지스터(403_1)의 게이트 전극으로서 기능한다. 신호선(409)에 있어서, 반도체막(411_1)과 중첩하는 영역은 트랜지스터(403_1)의 소스 전극으로서 기능한다. 도전막(413_1)에 있어서, 반도체막(411_1)과 중첩하는 영역은 트랜지스터(403_1)의 드레인 전극으로서 기능한다. 도전막(413_1) 및 화소 전극(421_1)이 개구(417_1)에서 접속한다.
용량 소자(405_1)는 개구(423)에 형성된 도전막(425)을 통하여 용량선(415)과 전기적으로 접속되어 있다. 용량 소자(405_1)는 산화물 반도체로 형성되는 반도체막(419_1)과, 화소 전극(421_1)과, 유전체막으로서 트랜지스터(403_1) 위에 형성되는 절연막(도 8에 도시하지 않음)으로 구성되어 있다. 반도체막(419_1), 화소 전극(421_1), 및 유전체막은 각각 투광성을 가지기 때문에 용량 소자(405_1)는 투광성을 가진다.
화소(401_2)에는 트랜지스터(403_2), 이 트랜지스터(403_2)와 전기적으로 접속하는 화소 전극(421_2), 및 용량 소자(405_2)가 제공된다.
트랜지스터(403_2)는 주사선(407_2) 및 신호선(409)이 교차하는 영역에 설치되어 있다. 트랜지스터(403_2)는 적어도 채널 형성 영역을 갖는 반도체막(411_2), 게이트 전극, 게이트 절연막(도 8에 도시하지 않음), 소스 전극, 및 드레인 전극을 포함한다. 또한, 주사선(407_2)에 있어서, 반도체막(411_2)과 중첩하는 영역은 트랜지스터(403_2)의 게이트 전극으로서 기능한다. 신호선(409)에 있어서, 반도체막(411_2)과 중첩하는 영역은 트랜지스터(403_2)의 소스 전극으로서 기능한다. 도전막(413_2)에 있어서, 반도체막(411_2)과 중첩하는 영역은 트랜지스터(403_2)의 드레인 전극으로서 기능한다. 도전막(413_2) 및 화소 전극(421_2)이 개구(417_2)에서 접속한다.
용량 소자(405_2)는 용량 소자(405_1)와 마찬가지로, 개구(423)에 형성된 도전막(425)을 통하여 용량선(415)과 전기적으로 접속되어 있다. 용량 소자(405_2)는 산화물 반도체로 형성되는 반도체막(419_2)과, 화소 전극(421_2)과, 유전체막으로서 트랜지스터(403_2) 위에 형성되는 절연막(도 8에 도시하지 않음)으로 구성되어 있다. 반도체막(419_2), 화소 전극(421_2), 및 유전체막은 각각 투광성을 가지기 때문에, 용량 소자(405_2)는 투광성을 가진다.
또한, 트랜지스터(403_1) 및 트랜지스터(403_2), 및 용량 소자(405_1) 및 용량 소자(405_2)의 단면 구조는 각각 도 3에 나타내는 트랜지스터(103) 및 용량 소자(105)와 마찬가지이기 때문에, 여기에서는 생략한다.
상면 형상에 있어서, 인접하는 2개 화소의 사이에 용량선을 형성하고, 각각의 화소에 포함되는 용량 소자 및 이 용량선을 접속함으로써, 용량선의 수를 삭감하는 것이 가능하다. 이 결과, 각 화소에 용량선을 형성하는 구조와 비교하여, 화소의 개구율을 더욱 높이는 것이 가능하다.
＜변형예 6＞
본 발명의 일 양태인 반도체 장치에 있어서, 화소 내에 설치되는 트랜지스터의 형상은 도 2 및 도 3에 나타낸 트랜지스터의 형상에 한정되지 않고, 적절히 변경할 수 있다. 예를 들면, 트랜지스터에서, 신호선(109)에 포함되는 소스 전극을 U자형(C자형, コ자형, 또는 말굽형)으로 하고, 드레인 전극을 포함하는 도전막을 둘러싸는 형상의 트랜지스터여도 좋다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 작아도, 충분한 채널 폭을 확보하는 것이 가능하게 되고, 트랜지스터의 도통(導通) 시에 흐르는 드레인 전류(온 전류라고도 함)의 양을 늘리는 것이 가능하게 된다.
＜변형예 7＞
또, 상기에 나타내는 화소(101), 화소(172), 화소(196)에 있어서, 반도체막이 게이트 절연막과 소스 전극을 포함하는 신호선(109) 및 드레인 전극을 포함하는 도전막(113)과의 사이에 위치하는 트랜지스터를 이용했지만, 그 대신에, 반도체막이 소스 전극을 포함하는 신호선 및 드레인 전극을 포함하는 도전막과, 절연막(129)의 사이에 위치하는 트랜지스터를 이용할 수 있다.
＜변형예 8＞
또, 상기에 나타내는 화소(101), 화소(172), 화소(196)에 있어서, 트랜지스터로서 채널 에치형의 트랜지스터를 나타냈지만, 그 대신에, 채널 보호형의 트랜지스터를 이용할 수 있다. 채널 보호막을 형성함으로써, 반도체막(111)의 표면은 신호선 및 도전막의 형성 공정에서 이용하는 에천트나 에칭 가스에 노출시키지 않고, 반도체막(111) 및 채널 보호막 사이의 불순물을 저감시킬 수 있다. 이 결과, 트랜지스터의 소스 전극 및 드레인 전극의 사이에 흐르는 리크 전류를 저감하는 것이 가능하다.
＜변형예 9＞
또, 상기에 나타내는 화소(101), 화소(172), 화소(196), 화소(401_1), 화소(401_2)에 있어서, 트랜지스터로서 하나의 게이트 전극을 갖는 트랜지스터를 나타냈지만, 그 대신에, 반도체막(111)을 통하여 대향하는 2개의 게이트 전극을 갖는 트랜지스터를 이용할 수 있다.
트랜지스터는 본 실시형태에 설명한 트랜지스터(103)의 절연막(137) 위에 도전막을 가진다. 도전막은 적어도 반도체막(111)의 채널 형성 영역과 중첩된다. 도전막을 반도체막(111)의 채널 형성 영역과 중첩되는 위치에 형성함으로써, 도전막의 전위는 신호선(109)에 입력되는 비디오 신호의 최저 전위로 하는 것이 바람직하다. 이 결과, 도전막과 대향하는 반도체막(111)의 면에 있어서, 소스 전극 및 드레인 전극 사이에 흐르는 전류를 제어하는 것이 가능하고, 트랜지스터의 전기 특성의 편차를 저감시킬 수 있다. 또, 도전막을 형성함으로써, 주위의 전계의 변화가 반도체막(111)에 주는 영향을 경감하고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
도전막은 주사선(107), 신호선(109), 화소 전극(121) 등과 같은 재료 및 방법에 의해 형성할 수 있다.
이상으로부터, 용량 소자의 한쪽 전극으로서 트랜지스터에 포함되는 반도체막과 같은 형성 공정으로 형성되는 반도체막을 이용함으로써, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제작할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또, 트랜지스터에 포함되는 산화물 반도체를 이용하여 형성되는 반도체막은 산소 결손이 저감되어, 수소 등의 불순물이 저감되기 때문에, 본 발명의 일 양태인 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치로서, 상기 실시형태와 다른 구조의 반도체 장치에 대하여, 도면을 이용하여 설명한다. 본 실시형태에서는 액정 표시 장치를 예로 하여 본 발명의 일 양태인 반도체 장치를 설명한다. 또, 본 실시형태에 설명하는 반도체 장치는 상기 실시형태와 비교하여, 용량 소자의 구조가 다르다. 또한, 본 실시형태에 설명하는 반도체 장치에 있어서, 상기 실시형태에 설명한 반도체 장치와 같은 구성은 상기 실시형태를 참조할 수 있다.
＜반도체 장치의 구성＞
본 실시형태에 설명하는 화소(101)의 상면도를 도 9에 나타낸다. 도 9에 나타낸 화소(201)는 일점 쇄선 내의 영역에서, 절연막(229)(도시하지 않음) 및 절연막(231)(도시하지 않음)이 형성되어 있지 않다. 또, 반도체막(119) 위에, 절연막(229)(도시하지 않음) 및 절연막(231)(도시하지 않음)의 단부가 위치한다. 따라서, 도 9에 나타낸 화소(201)의 용량 소자(205)는 한쪽의 전극인 반도체막(119)과, 다른 한쪽의 전극인 화소 전극(221)과, 유전체막인 절연막(232) 및 절연막(237)(도시하지 않음)으로 구성되어 있다.
다음에, 도 9의 일점 쇄선 A1－A2 간, 일점 쇄선 B1－B2 간, 일점 쇄선 C1－C2 간, 및 주사선 구동 회로(104)(도 1(A)을 참조)에 설치되는 트랜지스터의 단면도를 도 10에 나타낸다. 여기에서는 주사선 구동 회로(104)의 상면도를 생략함과 동시에, 주사선 구동 회로(104)의 단면도를 D1－D2에 나타낸다. 또한, 여기에서는 주사선 구동 회로(104)에 설치되는 트랜지스터의 단면도를 나타내지만, 이 트랜지스터는 신호선 구동 회로(106)에 형성할 수 있다.
본 실시형태의 화소(201)의 단면 구조는 아래와 같다. 기판(102) 위에, 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)과, 주사선(107)과 동일 표면 위에 용량선(115)이 제공되어 있다. 주사선(107) 및 용량선(115) 위에 게이트 절연막(127)이 형성되어 있다. 게이트 절연막(127)의 주사선(107)과 중첩하는 영역 위에 반도체막(111)이 형성되어 있고, 게이트 절연막(127) 위에 반도체막(219)이 형성되어 있다. 반도체막(111) 위, 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과, 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 형성되어 있다. 게이트 절연막(127)에는 용량선(115)에 이르는 개구(123)가 형성되어 있고, 개구(123), 게이트 절연막(127) 위, 및 반도체막(219) 위에 도전막(125)이 형성되어 있다. 게이트 절연막(127) 위, 신호선(109) 위, 반도체막(111) 위, 도전막(113) 위, 도전막(125) 위, 반도체막(219) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(229), 절연막(231), 절연막(232), 및 절연막(237)이 형성되어 있다. 또, 적어도 용량 소자(205)가 되는 영역에서, 반도체막(219) 위에 절연막(232)이 형성되어 있다. 절연막(229), 절연막(231), 절연막(232), 및 절연막(237)에는 도전막(113)에 이르는 개구(117)(도 9 참조)가 형성되어 있고, 개구(117)(도 9 참조) 및 절연막(232) 위에 화소 전극(221)이 형성되어 있다. 또한, 기판(102)과, 주사선(107) 및 용량선(115) 및 게이트 절연막(127)과의 사이에는 하지 절연막이 형성되어 있어도 좋다.
절연막(229)은 실시형태 1에 설명한 절연막(129)과 같은 절연막이다. 절연막(231)은 실시형태 1에 설명한 절연막(131)과 같은 절연막이다. 절연막(232)은 실시형태 1에 설명한 절연막(132)과 같은 절연막이다. 절연막(237)은 실시형태 1에 설명한 절연막(137)과 같은 절연막이다. 화소 전극(221)은 실시형태 1에 설명한 화소 전극(121)과 같은 화소 전극이다.
본 실시형태에서의 용량 소자(205)와 같이, 한쪽의 전극인 반도체막(219)과 다른 한쪽의 전극인 화소 전극(221)과의 사이에 형성되는 유전체막을 절연막(232) 및 절연막(237)으로 함으로써, 유전체막의 두께를 실시형태 1의 용량 소자(105)의 유전체막에 비해 얇게 할 수 있다. 따라서, 본 실시형태의 용량 소자(205)는 실시형태 1의 용량 소자(105)보다 전하 용량을 증대시킬 수 있다.
또, 절연막(232) 및 절연막(237)은 용량 소자(205)의 유전체막으로서 기능한다. 절연막(232)은 질화 절연막으로 형성되지만, 질화 절연막은 산화 실리콘 등의 산화 절연막에 비하여, 비유전률이 높고, 내부 응력이 큰 경향을 가진다. 그 때문에, 용량 소자(205)의 유전체막으로서 절연막(237)을 이용하지 않고 절연막(232)만을 이용하는 경우, 절연막(232)의 막두께가 얇으면 용량 소자(205)의 용량값이 너무 커지게 되어, 화상 신호의 화소에 대한 기입 속도를 저소비 전력으로 높이는 것이 어려워진다. 반대로, 절연막(232)의 막두께가 크면 내부 응력이 너무 커지게 되어, 트랜지스터의 문턱 전압이 변동하는 등, 전기 특성의 악화를 부른다. 또, 절연막(232)의 내부 응력이 너무 커지면, 절연막(232)이 기판(102)으로부터 박리되기 쉬워져, 수율이 저하된다. 그러나, 절연막(232)보다 비유전률이 낮은 산화 실리콘 등의 산화 절연물을 이용한 절연막(237)을 절연막(232)과 함께, 화소의 용량 소자의 유전체막으로서 이용함으로써, 절연막(232)의 막두께를 크게 하지 않고, 유전체막의 유전율을 원하는 값으로 조정할 수 있다.
또, 절연막(232)은 실시형태 1의 절연막(132)과 마찬가지로 질화 절연막으로 함으로써, 반도체막(219)은 도전율이 높고, n형이 된다. 또, 반도체막(219)은 도체로서의 특성을 갖는 금속 산화물로 구성되는 투광성을 갖는 도전막이 된다. 또, 반도체막(219)은 도전율이 반도체막(111)과 비교해 높다.
또, 반도체막(219)은 반도체막(111)보다 도전율이 높은 영역을 가진다. 본 구성에 있어서, 적어도 반도체막(219)의 절연막(232)과 접하는 영역은 n형이며, 반도체막(111)의 절연막(229)과 접하는 영역보다 도전율이 높다.
또한, 반도체막(219)은 반도체막(111)보다 수소 농도가 높은 것이 바람직하다. 반도체막(219)에 있어서, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도는 8×1019 atoms/cm3 이상, 바람직하게는 1×1020 atoms/cm3 이상, 보다 바람직하게는 5×1020 atoms/cm3 이상이다. 반도체막(111)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 수소 농도는 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 바람직하게는 1×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이하이다.
또, 반도체막(219)은 반도체막(111)보다 저항률이 낮다. 반도체막(219)의 저항률이 반도체막(111)의 저항률의 1×10－8배 이상 1×10－1배 이하인 것이 바람직하고, 대표적으로는 1×10－3 Ωcm 이상 1×104 Ωcm 미만, 더욱 바람직하게는 저항률이 1×10－3 Ωcm 이상 1×10－1 Ωcm 미만이면 좋다.
본 실시형태의 반도체 장치에 있어서, 용량 소자(205)를 동작시키는 방법은 실시형태 1에 기재한 용량 소자(105)를 동작시키는 방법과 마찬가지로 하고, 용량 소자(205)를 동작시키는 기간에 있어서, 반도체막(219)의 전위(바꿔 말하면, 용량선(115)의 전위)를 항상 화소 전극(121)의 전위보다 용량 소자(205)(MOS 커패시터)의 문턱 전압(Vth)분 이상 낮게 한다. 단, 용량 소자(205)에 있어서, 한쪽의 전극으로서 기능하는 반도체막(219)은 n형이며, 도전율이 높기 때문에, 문턱 전압이 마이너스 방향으로 시프트한다. 반도체막(219)의 전위(바꿔 말하면, 용량선(115)의 전위)는 용량 소자(205)의 문턱 전압의 마이너스 방향으로의 시프트량에 따라, 화소 전극(121)이 취할 수 있는 가장 낮은 전위로부터 높게 해나갈 수 있다. 따라서, 용량 소자(205)의 문턱 전압이 큰 음의 값을 나타내는 경우, 용량선(115)의 전위는 화소 전극(121)의 전위보다 높게 할 수 있다.
본 실시형태와 같이, 용량 소자(205)의 한쪽의 전극인 반도체막(219)을 n형으로 하고, 도전율을 증대시킴으로써, 문턱 전압을 마이너스 방향으로 시프트시키는 것이 가능하기 때문에, 실시형태 1의 용량 소자(105)와 비교하여, 용량 소자(205)를 동작시키기 위해 필요한 전위의 선택폭을 넓힐 수 있다. 따라서, 본 실시형태는 용량 소자(205)를 동작시키는 기간에 있어서 항상 안정적으로 용량 소자(205)를 동작시킬 수 있기 때문에 바람직하다.
또, 용량 소자(205)에 포함되는 반도체막(219)이 n형이며, 도전율이 높기 때문에, 용량 소자(205)의 평면 면적을 축소해도 충분한 전하 용량을 얻을 수 있다. 반도체막(219)을 구성하는 산화물 반도체는 가시광의 투과율이 80∼90%때문에, 반도체막(219)의 면적을 축소하고, 화소에서 반도체막(219)이 형성되지 않는 영역을 형성함으로써, 백 라이트 등의 광원으로부터 조사되는 광의 투과율을 높일 수 있다.
＜반도체 장치의 제작 방법＞
다음에, 본 실시형태에 나타내는 기판(102) 위에 형성된 소자부의 제작 방법에 대하여, 도 11 및 도 12를 이용하여 설명한다.
우선, 기판(102) 위에 주사선(107), 용량선(115), 및 게이트 전극(627)을 형성하고, 기판(102), 주사선(107), 용량선(115), 및 게이트 전극(627) 위에 게이트 절연막(127)으로 가공되는 절연막을 형성하고, 이 절연막 위에 반도체막(111), 반도체막(119), 및 반도체막(631)을 형성하고, 용량선(115)에 이르는 개구(123)를 이 절연막에 형성하여 게이트 절연막(127)을 형성한 후, 신호선(109), 도전막(113), 도전막(125), 소스 전극(629) 및 드레인 전극(633)을 형성한다. 다음에, 게이트 절연막(127), 반도체막(111), 반도체막(119) 및 반도체막(631), 및 신호선(109), 도전막(113), 도전막(125), 소스 전극(629) 및 드레인 전극(633) 위에 절연막(128)을 형성하고, 절연막(128) 위에 절연막(130)을 형성한다(도 11(A)을 참조). 또한, 여기까지의 공정은 실시형태 1을 참조하여 행할 수 있다.
다음에, 적어도 반도체막(119)과 중첩하는 절연막(130)의 영역 위에 마스크를 형성하고, 이 마스크를 이용하여 가공하여 절연막(228) 및 절연막(230)을 형성함과 동시에 반도체막(119)을 노출시킨다(도 11(B)을 참조). 이 마스크는 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용할 수 있고, 이 가공은 드라이 에칭 및 웨트 에칭의 한쪽 또는 쌍방에 의해 행할 수 있다.
다음에, 반도체막(119)을 노출시킨 영역 위 및 절연막(230) 위에 절연막(233)을 형성하고, 절연막(233) 위에 절연막(236)을 형성한다(도 12(A)를 참조). 절연막(233)은 실시형태 1에 설명한 절연막(133)과 같은 절연막이다. 절연막(236)은 실시형태 1에 설명한 절연막(136)과 같은 절연막이다. 또, 절연막(233) 및 절연막(236)을 형성한 후 등 절연막(233)이 반도체막(119)에 접한 상태로 가열 처리를 행하여도 좋다. 또한, 여기까지의 공정에 대해서도 실시형태 1을 참조하여 행할 수 있다.
질화 절연막으로 형성되는 절연막(233)을 플라즈마 CVD법 또는 스퍼터링법으로 성막하면, 반도체막(119)이 플라즈마에 노출되어 반도체막(119)에 산소 결손이 생성된다. 또, 반도체막(119)과 질화 절연막으로 형성되는 절연막(233)이 접함으로써, 절연막(233)으로부터 질소 또는/및 수소가 반도체막(119)으로 이동한다. 산소 결손에 절연막(233)에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 또는 절연막(232)을 질화 절연막으로 하고, 절연막(232)이 반도체막(119)에 접한 상태로 가열 처리를 행함으로써, 이 질화 절연막에 포함되는 질소 또는/및 수소를 반도체막(119)으로 이동시킬 수 있다. 산소 결손에 절연막(233)에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 이 결과, 반도체막(119)의 도전율이 증대되어, n형의 반도체막(219)이 된다. 또, 반도체막(219)은 도체로서의 특성을 갖는 금속 산화물로 구성되는 투광성을 갖는 도전막이 된다. 반도체막(219)은 도전율이 반도체막(111)과 비교해 높다.
다음에, 절연막(228), 절연막(230), 절연막(233), 및 절연막(236)에 도전막(113)에 이르는 개구(117)(도 9를 참조)를 형성하고, 절연막(229), 절연막(231), 절연막(232), 및 절연막(237)을 형성하고, 개구(117)를 통하여 도전막(113)에 접하는 화소 전극(221)을 형성한다(도 12(B)를 참조). 또한, 여기까지의 공정에 대해서도 실시형태 1을 참조하여 행할 수 있다.
이상의 공정에 의하여, 본 실시형태에서의 반도체 장치를 제작할 수 있다.
＜변형예＞
본 발명의 일 양태인 반도체 장치에 있어서, 용량 소자의 구조를 적절히 변경할 수 있다. 본 구조의 구체적인 예에 대하여, 도 13을 이용하여 설명한다. 또한, 여기에서는 도 9 및 도 10에 설명한 용량 소자(105)와 다른 용량 소자(245)에 대해서만 설명한다.
반도체막(219)을 n형으로 하고, 도전율을 증대시키기 위해, 게이트 절연막(227)을 질화 절연막인 절연막(225)과 산화 절연막인 절연막(226)과의 적층 구조로 하고, 적어도 반도체막(219)이 형성되는 영역에서 질화 절연막인 절연막(225)만을 형성한다. 이러한 구조로 함으로써 절연막(225)인 질화 절연막이 반도체막(219)의 하면과 접하게 되어, 반도체막(219)을 n형으로 하고, 도전율을 증대시킬 수 있다. 이 경우, 용량 소자(245)의 유전체막은 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이다. 또한, 절연막(225) 및 절연막(226)은 게이트 절연막(127)에 적용할 수 있는 절연막을 적절히 이용할 수 있고, 절연막(225)은 절연막(132)과 같은 절연막으로 해도 좋다. 또, 본 구성으로 하기 위해서는 실시형태 1을 참조하여, 적절히 절연막(226)을 가공하면 좋다. 도 13에 나타내는 구조로 함으로써, 절연막(129) 및 절연막(131)의 에칭을 행하지 않으므로, 반도체막(219)의 막두께의 감소를 막는 것이 가능하기 때문에, 도 9 및 도 10에 나타내는 반도체 장치와 비교하여 수율이 향상된다.
또한, 도 13에 나타내는 구성에 있어서, 반도체막(219)의 상면이 절연막(132)과 접하는 구성이어도 좋다. 즉, 도 13에 나타내는 절연막(129) 및 절연막(131)에서, 반도체막(219)과 접하는 영역이 제거되어도 좋다. 이 경우, 용량 소자(245)의 유전체막은 절연막(132) 및 절연막(137)이다. 반도체막(219)의 상면 및 하면을 질화 절연막에 접하는 구성으로 함으로써, 한 면만 질화 절연막과 접하는 경우보다 효율적으로 충분히 반도체막(219)을 n형으로 하고, 도전율을 증대시킬 수 있다.
이상으로부터, 용량 소자의 한쪽의 전극으로서 트랜지스터에 포함되는 반도체막과 같은 형성 공정으로 형성되는 반도체막을 이용함으로써, 개구율을 높이면서 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제작할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또, 트랜지스터에 포함되는 산화물 반도체를 이용하여 형성되는 반도체막은 산소 결손이 저감되어, 수소 등의 불순물이 저감되어 있으므로, 본 발명의 일 양태인 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성 및 그 변형예와 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치이며, 상기 실시형태와 다른 구조의 반도체 장치에 대하여, 도면을 이용하여 설명한다. 본 실시형태에서는 액정 표시 장치를 예로 하여 본 발명의 일 양태인 반도체 장치를 설명한다. 또, 본 실시형태에 설명하는 반도체 장치는 상기 실시형태와 비교하여, 용량 소자에 포함되는 반도체막이 다르다. 또한, 본 실시형태에 설명하는 반도체 장치에 있어서, 상기 실시형태에 설명한 반도체 장치와 같은 구성은 상기 실시형태를 참조할 수 있다.
＜반도체 장치의 구성＞
본 실시형태에 설명하는 액정 표시 장치의 화소부에 형성되는 화소(301)의 구체적인 구성예에 대하여 설명한다. 화소(301)의 상면도를 도 14에 나타낸다. 도 14에 나타내는 화소(301)는 용량 소자(305)를 가지고, 용량 소자(305)는 화소(301) 내의 용량선(115) 및 신호선(109)으로 둘러싸이는 영역에 형성되어 있다. 용량 소자(305)는 개구(123)에 형성된 도전막(125)을 통하여 용량선(115)과 전기적으로 접속되어 있다. 용량 소자(305)는 산화물 반도체를 이용하여 형성되고, 또한 반도체막(111)보다 도전율이 높은 반도체막(319)과, 화소 전극(121)과, 유전체막으로서 트랜지스터(103) 위에 형성되는 절연막(도 14에 도시하지 않음)으로 구성되어 있다. 반도체막(319), 화소 전극(121), 및 유전체막은 각각 투광성을 가지기 때문에, 용량 소자(305)는 투광성을 가진다.
반도체막(319)의 도전율을 10 S/cm 이상 1000 S/cm 이하, 바람직하게는 100 S/cm 이상 1000 S/cm 이하로 한다.
이와 같이 반도체막(319)은 투광성을 가진다. 즉, 화소(101) 내에 용량 소자(305)를 크게(대면적으로) 형성할 수 있다. 따라서 개구율을 높이면서, 대표적으로는 55% 이상, 바람직하게는 60% 이상으로 하는 것이 가능함과 동시에, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다. 또, 용량 소자(305)에 포함되는 반도체막(319)이 n형이며, 도전율이 높기 때문에, 반도체막(319)은 도전성을 갖는 막이라고 할 수도 있다. 용량 소자(305)에 포함되는 반도체막(319)은 도전율이 높기 때문에, 용량 소자(305)의 평면 면적을 축소해도 충분한 전하 용량을 얻을 수 있다. 반도체막(319)을 구성하는 산화물 반도체는 광의 투과율이 80∼90%이기 때문에, 반도체막(319)의 면적을 축소하고, 화소에 있어서 반도체막(319)이 형성되지 않는 영역을 형성함으로써, 백 라이트 등의 광원으로부터 조사되는 광의 투과율을 높일 수 있다.
다음에, 도 14의 일점 쇄선 A1－A2 간, 일점 쇄선 B1－B2 간, 일점 쇄선 C1－C2 간, 및 주사선 구동 회로(104)(도 1(A)을 참조)에 설치되는 트랜지스터의 단면도를 도 15에 나타낸다. 여기에서는 주사선 구동 회로(104)의 상면도를 생략함과 동시에, 주사선 구동 회로(104)의 단면도를 D1－D2에 나타낸다. 또한, 여기에서는 주사선 구동 회로(104)에 설치되는 트랜지스터의 단면도를 나타내지만, 이 트랜지스터는 신호선 구동 회로(106)에 형성할 수 있다.
화소(301)의 단면 구조는 이하와 같다. 기판(102) 위에, 트랜지스터(103)의 게이트 전극을 포함하는 주사선(107)이 형성되어 있다. 주사선(107) 위에 게이트 절연막(127)이 형성되어 있다. 게이트 절연막(127)의 주사선(107)과 중첩하는 영역 위에 반도체막(111)이 형성되어 있고, 게이트 절연막(127) 위에 반도체막(319)이 형성되어 있다. 반도체막(111) 위, 및 게이트 절연막(127) 위에 트랜지스터(103)의 소스 전극을 포함하는 신호선(109)과, 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113)이 형성되어 있다. 또, 게이트 절연막(127) 및 반도체막(319) 위에 용량선(115)이 제공되어 있다. 게이트 절연막(127) 위, 신호선(109) 위, 반도체막(111) 위, 도전막(113) 위, 반도체막(319) 및 용량선(115) 위에 트랜지스터(103)의 보호 절연막으로서 기능하는 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이 형성되어 있다. 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)에는 도전막(113)에 이르는 개구(117)가 형성되어 있고, 개구(117) 및 절연막(137) 위에 화소 전극(121)이 제공되어 있다.
본 구성에서의 용량 소자(305)는 한쌍의 전극 중 한쪽의 전극이 n형이며, 반도체막(111)보다 도전율이 높은 반도체막(319)이며, 한쌍의 전극 중 다른 한쪽의 전극이 화소 전극(121)이며, 한쌍의 전극의 사이에 형성된 유전체막이 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)이다.
반도체막(319)은 반도체막(111)에 적용할 수 있는 산화물 반도체를 이용할 수 있다. 반도체막(111)을 형성함과 동시에 반도체막(319)을 형성할 수 있으므로, 반도체막(319)은 반도체막(111)을 구성하는 산화물 반도체의 금속 원소를 포함한다. 그리고, 반도체막(319)은 반도체막(111)보다 도전율이 높은 것이 바람직하기 때문에, 도전율을 증대시키는 원소(도펀트)가 포함되어 있는 것이 바람직하다. 구체적으로는 반도체막(319)에는 도펀트로서 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬 및 희가스 원소로부터 선택된 일종 이상이 포함되어 있다. 반도체막(319)에 포함되는 도펀트 농도는 1×1019 atoms/cm3 이상 1×1022 atoms/cm3 이하인 것이 바람직하다. 이와 같이 함으로써, 반도체막(319)의 도전율을 10 S/cm 이상 1000 S/cm 이하, 바람직하게는 100 S/cm 이상 1000 S/cm 이하로 할 수 있어, 반도체막(319)을 용량 소자(305)의 한쪽의 전극으로서 충분히 기능시킬 수 있다. 또한, 반도체막(319)은 반도체막(111)보다 도전율이 높은 영역을 가진다. 본 구성에 있어서, 적어도, 반도체막(319)의 절연막(132)과 접하는 영역은 반도체막(111)의 절연막(129)과 접하는 영역보다 도전율이 높다. 또, 반도체막(319)은 상기 원소(도펀트)를 포함하기 때문에 n형이며, 도전율이 높기 때문에 도전성을 갖는 막이라고 할 수도 있다.
＜반도체 장치의 제작 방법＞
다음에, 본 실시형태에 나타내는 기판(102) 위에 형성된 소자부의 제작 방법에 대하여, 도 16 및 도 17을 이용하여 설명한다.
우선, 기판(102) 위에 주사선(107), 용량선(115), 및 게이트 전극(627)을 형성하고, 기판(102), 주사선(107), 용량선(115), 및 게이트 전극(627) 위에 게이트 절연막(127)으로 가공되는 절연막(126)을 형성하고, 이 절연막(126) 위에 반도체막(111) 및 반도체막(119)을 형성한다. 또, 게이트 전극(627)과 중첩되는 영역에 반도체막(631)을 형성한다(도 16(A)을 참조). 또한, 여기까지의 공정은 실시형태 1을 참조하여 행할 수 있다.
다음에, 반도체막(119)에 도펀트를 첨가하여 반도체막(319)을 형성한 후, 절연막(126)에 용량선(115)에 이르는 개구(123)를 형성하여 게이트 절연막(127)을 형성한 후, 트랜지스터(103)의 소스 전극을 포함하는 신호선(109), 트랜지스터(103)의 드레인 전극을 포함하는 도전막(113), 반도체막(319)과 용량선(115)을 전기적으로 접속하는 도전막(125)을 형성한다. 또, 소스 전극(629) 및 드레인 전극(633)을 형성한다(도 16(B)을 참조).
반도체막(119)에 도펀트를 첨가하는 방법은 반도체막(119) 이외의 영역에 마스크를 형성하고, 이 마스크를 이용하여, 붕소, 질소, 불소, 알루미늄, 인, 비소, 인듐, 주석, 안티몬 및 희가스 원소로부터 선택된 일종 이상의 도펀트를 이온 주입법 또는 이온 도핑법 등으로 첨가한다. 또, 이온 주입법 또는 이온 도핑법 대신에 이 도펀트가 포함하는 플라즈마에 반도체막(119)을 노출함으로써, 이 도펀트를 첨가해도 좋다. 또한, 도펀트를 첨가한 후, 가열 처리를 행하여도 좋다. 이 가열 처리는 반도체막(111) 및 반도체막(119)의 탈수소화 또는 탈수화를 행하는 가열 처리의 상세한 사항을 참조하여 적절히 행할 수 있다.
또한, 도펀트를 첨가하는 공정은 신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(633)을 형성한 후에 행하여도 좋다. 그 경우, 반도체막(319)의 신호선(109), 도전막(113) 및 도전막(125)에 접하는 영역에는 도펀트는 첨가되지 않는다.
다음에, 반도체막(111), 반도체막(319) 및 반도체막(631), 신호선(109), 도전막(113), 도전막(125), 소스 전극(629), 및 드레인 전극(633), 및 게이트 절연막(127) 위에 절연막(128)을 형성하고, 절연막(128) 위에 절연막(130)을 형성하고, 절연막(130) 위에 절연막(133)을 형성한다. 또, 절연막(133) 위에 절연막(136)을 형성한다(도 17(A)을 참조). 또한, 이 공정은 실시형태 1을 참조하여 행할 수 있다.
다음에, 절연막(128), 절연막(130), 절연막(133), 및 절연막(136)의 도전막(113)과 중첩하는 영역에, 도전막(113)에 이르는 개구(117)(도 14를 참조)를 형성함과 동시에, 절연막(129), 절연막(131), 절연막(132), 및 절연막(137)을 형성한다. 다음에, 개구(117)를 통하여 도전막(113)에 접하는 화소 전극(121)을 형성한다(도 17(B)을 참조). 또한, 이 공정에 대해서도 실시형태 1을 참조하여 행할 수 있다.
이상의 공정에 의하여, 본 실시형태의 반도체 장치를 제작할 수 있다.
이상으로부터, 용량 소자의 한쪽의 전극으로서 트랜지스터에 포함되는 반도체막과 같은 형성 공정으로 형성되는 반도체막을 이용함으로써, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제작할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또, 트랜지스터에 포함되는 산화물 반도체를 이용하여 형성되는 반도체막은 산소 결손이 저감되고, 수소 등의 불순물이 저감되어 있으므로, 본 발명의 일 양태인 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성 및 그 변형예와 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에 설명한 반도체 장치에 포함되어 있는 트랜지스터 및 용량 소자에서, 반도체막을 형성하는 산화물 반도체에 적용할 수 있는 일 양태에 대하여 설명한다.
상기 산화물 반도체는 비정질 산화물 반도체, 단결정 산화물 반도체, 및 다결정 산화물 반도체 외에, 결정 부분을 갖는 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor：CAAC－OS)로 구성되어 있는 것이 바람직하다. CAAC－OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC－OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만 또는 3 nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC－OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC－OS막에 대하여 상세한 설명을 한다.
CAAC－OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정립계(그레인바운더리(grain boundary)라고도 함)를 확인할 수 없다. 그 때문에, CAAC－OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC－OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC－OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC－OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC－OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC－OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC－OS막에 대하여, X선 회절(XRD：X－Ray Diffraction) 장치를 이용하여 구조 해석하면, 예를 들면 InGaZnO4의 결정을 갖는 CAAC－OS막의 out-of-plane법에 의한 해석에서는 31° 근방의 회절각(2θ)에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC－OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, CAAC－OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 56° 근방의 회절각(2θ)에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반하여, CAAC－OS막의 경우는 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC－OS막에서는 다른 결정부간에서 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC－OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC－OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC－OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC－OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또, CAAC－OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC－OS막의 결정부가 CAAC－OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또, CAAC－OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC－OS막의 out-of-plane법에 의한 해석에서는 31° 근방의 회절각(2θ)에서 나타나는 피크 외에, 36° 근방의 회절각(2θ)에도 피크가 나타나는 경우가 있다. 36° 근방의 회절각(2θ)에서 나타나는 피크는 CAAC－OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. CAAC－OS막은 31° 근방의 회절각(2θ)에서 나타나는 피크를 나타내고, 36° 근방의 회절각(2θ)에서 피크를 나타내지 않는 것이 바람직하다.
CAAC－OS의 형성 방법으로서는 예를 들어 다음의 3가지를 들 수 있다.
제 1 방법은 성막 온도를 100℃ 이상 450℃ 이하로 하여 산화물 반도체막을 성막함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 2 방법은 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
제 3 방법은 1번째층의 산화물 반도체막을 얇은 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행하고, 2번째층의 산화물 반도체막의 성막을 더 행함으로써, 산화물 반도체막에 포함되는 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.
산화물 반도체막에 CAAC－OS를 적용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 산화물 반도체막에 CAAC－OS를 적용한 트랜지스터는 양호한 신뢰성을 가진다.
또, CAAC－OS는 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막하는 것이 바람직하다. 이 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a－b면으로부터 벽개(劈開)하여, a－b면에 평행한 면을 갖는 평판 형상 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 이 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 결정 상태를 유지한 채 피성막면에 도달함으로써, CAAC－OS를 성막할 수 있다.
또, CAAC－OS를 성막하기 위해, 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감함으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소 및 질소 등)를 저감하면 좋다. 또, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또, 성막 시의 피성막면의 가열 온도(예를 들면 기판 가열 온도)를 높임으로써, 피성막면에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는 피성막면의 온도를 100℃ 이상 740℃ 이하, 바람직하게는 150℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 피성막면의 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 피성막면에 도달한 경우, 이 피성막면에 마이그레이션이 일어나, 스퍼터링 입자의 평평한 면이 피성막면에 부착된다.
또, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 손상을 경감시키는 것이 바람직하다. 성막 가스 중의 산소 비율은 30 체적% 이상, 바람직하게는 100 체적%로 한다.
스퍼터링용 타겟의 일례로서, In－Ga－Zn－O 화합물 타겟에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol수로 혼합하고, 가압 처리한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 함으로써 다결정인 In－Ga－Zn－O 화합물 타겟으로 한다. 또한, 이 가압 처리는 냉각(또는 방랭)하면서 행하여도 좋고, 가열하면서 행하여도 좋다. 또한, X, Y 및 Z는 임의의 정수이다. 여기서, 소정의 mol수비는 예를 들면, InOX 분말, GaOY 분말 및 ZnOZ 분말이 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3 또는 3：1：2이다. 또한, 분말의 종류, 및 그 혼합하는 mol수비는 제작하는 스퍼터링용 타겟에 따라 적절히 변경하면 좋다.
또, 산화물 반도체막은 복수의 산화물 반도체막이 적층된 구조여도 좋다. 예를 들면, 산화물 반도체막을 제 1 산화물 반도체막과 제 2 산화물 반도체막의 적층으로서 제 1 산화물 반도체막과 제 2 산화물 반도체막에, 다른 원자수비의 금속 산화물을 이용해도 좋다. 예를 들면, 제 1 산화물 반도체막에 2종류의 금속을 포함하는 산화물, 3종류의 금속을 포함하는 산화물, 4종류의 금속을 포함하는 산화물 중 하나를 이용하여, 제 2 산화물 반도체막에 제 1 산화물 반도체막과 다른 2종류의 금속을 포함하는 산화물, 3종류의 금속을 포함하는 산화물, 4종류의 금속을 포함하는 산화물을 이용해도 좋다.
산화물 반도체막을 2층 구조로 하고, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소를 동일하게 하고, 양자의 원자수비를 다르게 해도 좋다. 예를 들면, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn = 3：1：2로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn = 1：1：1로 해도 좋다. 또, 제 1 산화물 반도체막의 원자수비를 In：Ga：Zn = 2：1：3으로 하고, 제 2 산화물 반도체막의 원자수비를 In：Ga：Zn = 1：3：2로 해도 좋다. 또한, 각 산화물 반도체막의 원자수비는 오차로서 상기의 원자수비의 ±20%의 변동을 포함한다.
이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막 중, 게이트 전극에 가까운 쪽(채널측)의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga로 하면 좋다. 또 게이트 전극으로부터 먼 쪽(백 채널측)의 산화물 반도체막의 In과 Ga의 원자수비를 In＜Ga로 하면 좋다. 이러한 적층 구조에 의하여, 전계 효과 이동도가 높은 트랜지스터를 제작할 수 있다. 한편, 게이트 전극에 가까운 쪽(채널측)의 산화물 반도체막의 In과 Ga의 원자수비를 In＜Ga로 하고, 백 채널측의 산화물 반도체막의 In과 Ga의 원자수비를 In≥Ga로 함으로써, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
원자수비가 In：Ga：Zn = 1：3：2인 제 1 산화물 반도체막은 원자수비가 In：Ga：Zn = 1：3：2인 산화물 타겟을 이용한 스퍼터링법에 의해 형성할 수 있다. 기판 온도를 실온으로 하고, 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 이용하여 형성할 수 있다. 원자수비가 In：Ga：Zn = 3：1：2인 제 2 산화물 반도체막은 원자수비가 In：Ga：Zn = 3：1：2인 산화물 타겟을 이용하고, 제 1 산화물 반도체막과 같은 방법을 이용하여 형성할 수 있다.
또, 산화물 반도체막을 3층 구조로 하고, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막의 구성 원소를 동일하게 하고, 각각의 원자수비를 다르게 해도 좋다. 산화물 반도체막을 3층 구조로 하는 구성에 대하여, 도 18을 이용하여 설명한다.
도 18에 나타내는 트랜지스터는 제 1 산화물 반도체막(199a), 제 2 산화물 반도체막(199b), 및 제 3 산화물 반도체막(199c)이 게이트 절연막(127)측으로부터 순차로 적층되어 있다. 제 1 산화물 반도체막(199a) 및 제 3 산화물 반도체막(199c)을 구성하는 재료는 InM1xZnyOz(x≥1, y＞1, z＞0, M1 = Ga, Hf 등)로 표기할 수 있는 재료를 이용한다. 단, 제 1 산화물 반도체막(199a) 및 제 3 산화물 반도체막(199c)을 구성하는 재료에 Ga를 포함시킨 경우, 포함시킨 Ga의 비율이 많은 경우는, 구체적으로는 InM1XZnYOZ로 표기할 수 있는 재료에서 X = 10을 넘으면 성막 시에 가루가 발생할 우려가 있어 부적합하다.
또, 제 2 산화물 반도체막(199b)을 구성하는 재료는 InM2xZnyOz(x≥1, y≥x, z＞0, M2 = Ga, Sn 등)로 표기할 수 있는 재료를 이용한다.
제 1 산화물 반도체막(199a)의 전도대 및 제 3 산화물 반도체막(199c)의 전도대에 비해 제 2 산화물 반도체막(199b)의 전도대가 진공 준위로부터 가장 깊어지는 우물형 구조를 구성하도록, 제 1, 제 2, 및 제 3 산화물 반도체막의 재료를 적절히 선택한다.
또한, 산화물 반도체막에 있어서 제 14 족 원소의 하나인 실리콘이나 탄소는 도너의 공급원이 된다. 이 때문에, 실리콘이나 탄소가 산화물 반도체막에 포함되면, 산화물 반도체막은 n형화하게 된다. 따라서, 각 산화물 반도체막에 포함되는 실리콘 및 탄소 각각의 농도는 3×1018/cm3 이하, 바람직하게는 3×1017/cm3 이하로 한다. 특히, 제 2 산화물 반도체막(199b)에 제 14 족 원소가 많이 혼입하지 않도록, 제 1 산화물 반도체막(199a) 및 제 3 산화물 반도체막(199c)으로, 캐리어 패스가 되는 제 2 산화물 반도체막(199b)을 사이에 끼우거나, 또는 둘러싸는 구성으로 하는 것이 바람직하다. 즉, 제 1 산화물 반도체막(199a) 및 제 3 산화물 반도체막(199c)은 실리콘, 탄소 등의 제 14 족 원소가 제 2 산화물 반도체막(199b)에 혼입하는 것을 막는 배리어막이라고도 불린다.
예를 들면, 제 1 산화물 반도체막(199a)의 원자수비를 In：Ga：Zn = 1：3：2로 하고, 제 2 산화물 반도체막(199b)의 원자수비를 In：Ga：Zn = 3：1：2로 하고, 제 3 산화물 반도체막(199c)의 원자수비를 In：Ga：Zn = 1：1：1로 해도 좋다. 또한, 제 3 산화물 반도체막(199c)은 원자수비가 In：Ga：Zn = 1：1：1인 산화물 타겟을 이용한 스퍼터링법에 의해 형성할 수 있다.
또는 제 1 산화물 반도체막(199a)을 원자수비가 In：Ga：Zn = 1：3：2인 산화물 반도체막으로 하고, 제 2 산화물 반도체막(199b)을 원자수비가 In：Ga：Zn = 1：1：1 또는 In：Ga：Zn = 1：3：2인 산화물 반도체막으로 하고, 제 3 산화물 반도체막(199c)을 원자수비가 In：Ga：Zn = 1：3：2인 산화물 반도체막으로 한, 3층 구조로 해도 좋다.
제 1 산화물 반도체막(199a) 내지 제 3 산화물 반도체막(199c)의 구성 원소는 동일하기 때문에, 제 2 산화물 반도체막(199b)은 제 1 산화물 반도체막(199a)과의 계면에서의 결함 준위(트랩 준위)가 적다. 상세하게는 이 결함 준위(트랩 준위)는 게이트 절연막(127)과 제 1 산화물 반도체막(199a)과의 계면에서의 결함 준위보다 적다. 이 때문에, 상기와 같이 산화물 반도체막이 적층되어 있는 것에 의해, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또, 제 1 산화물 반도체막(199a)의 전도대 및 제 3 산화물 반도체막(199c)의 전도대에 비해 제 2 산화물 반도체막(199b)의 전도대가 진공 준위로부터 가장 깊어지는 우물형 구조를 구성하도록, 제 1, 제 2, 및 제 3 산화물 반도체막의 재료를 적절히 선택함으로써, 트랜지스터의 전계 효과 이동도를 높이는 것이 가능함과 동시에, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또, 제 1 산화물 반도체막(199a) 내지 제 3 산화물 반도체막(199c)에 결정성이 다른 산화물 반도체를 적용해도 좋다. 즉, 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체, 및 CAAC－OS를 적절히 조합한 구성으로 해도 좋다. 또, 제 1 산화물 반도체막(199a) 내지 제 3 산화물 반도체막(199c)의 어느 하나에 비정질 산화물 반도체를 적용하면, 산화물 반도체막의 내부 응력이나 외부로부터의 응력을 완화하고, 트랜지스터의 특성 편차가 저감되고, 또 트랜지스터의 경시 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또, 적어도 채널 형성 영역이 될 수 있는 제 2 산화물 반도체막(199b)은 CAAC－OS인 것이 바람직하다. 또, 백 채널측의 산화물 반도체막, 본 실시형태에서는 제 3 산화물 반도체막(199c)은 어모퍼스 또는 CAAC－OS인 것이 바람직하다. 이러한 구조로 함으로써, 트랜지스터의 경시 변화나 신뢰성 시험에 의한 문턱 전압의 변동량을 저감시킬 수 있다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
상기 실시형태에 일례를 나타낸 트랜지스터 및 용량 소자를 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다. 본 실시형태에서는 상기 실시형태에 일례를 나타낸 트랜지스터를 이용한 표시 장치의 예에 대하여, 도 19 내지 도 21을 이용하여 설명한다. 또한, 도 20은 도 19(B) 중에서 M－N의 일점 쇄선으로 나타낸 부위의 단면 구성을 나타내는 단면도이다. 또한, 도 20에서 화소부의 구조는 일부만 기재하고 있다.
도 19(A)에 있어서, 제 1 기판(901) 위에 형성된 화소부(902)를 둘러싸도록 하여 실재(905)가 제공되고, 제 2 기판(906)에 의해 밀봉되어 있다. 도 19(A)에서는 제 1 기판(901) 위의 실재(905)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903), 및 주사선 구동 회로(904)가 실장되어 있다. 또, 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여되는 각종 신호 및 전위는 FPC(Flexible printed circuit)(918a), FPC(918b)로부터 공급되고 있다.
도 19(B) 및 도 19(C)에 있어서, 제 1 기판(901) 위에 형성된 화소부(902)와 주사선 구동 회로(904)를 둘러싸도록 하여, 실재(905)가 제공되어 있다. 또 화소부(902)와 주사선 구동 회로(904)의 위에 제 2 기판(906)이 설치되어 있다. 따라서 화소부(902)와 주사선 구동 회로(904)는 제 1 기판(901)과 실재(905)와 제 2 기판(906)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 19(B) 및 도 19(C)에서는 제 1 기판(901) 위의 실재(905)에 의해 둘러싸여 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 19(B) 및 도 19(C)에서는 신호선 구동 회로(903), 주사선 구동 회로(904), 또는 화소부(902)에 부여되는 각종 신호 및 전위는 FPC(918)로부터 공급되고 있다.
또, 도 19(B) 및 도 19(C)에서는 신호선 구동 회로(903)를 별도 형성하고, 제 1 기판(901)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
또한, 별도 형성한 구동 회로의 접속 방법은 특별히 한정되는 것은 아니고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 19(A)는 COG 방법에 의해 신호선 구동 회로(903), 주사선 구동 회로(904)를 실장하는 예이며, 도 19(B)는 COG 방법에 의해 신호선 구동 회로(903)를 실장하는 예이며, 도 19(C)는 TAB 방법에 의해 신호선 구동 회로(903)를 실장하는 예이다.
또, 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서에서 표시 장치란, 화상 표시 디바이스 또는 표시 디바이스를 가리킨다. 또, 표시 장치 대신에 광원(조명 장치 포함함)으로서 기능시킬 수 있다. 또, 커넥터, 예를 들면 FPC 혹은 TCP가 장착된 모듈, TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또, 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는 트랜지스터를 복수 가지고 있고, 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다. 도 20에, 표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예를 나타낸다.
도 20에 나타내는 액정 표시 장치는 종전계 방식의 액정 표시 장치이다. 액정 표시 장치는 접속 단자 전극(915) 및 단자 전극(916)을 가지고 있고, 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)가 갖는 단자와 이방성 도전제(919)를 통하여, 전기적으로 접속되어 있다.
접속 단자 전극(915)은 제 1 전극(930)과 같은 도전막으로부터 형성되고, 단자 전극(916)은 트랜지스터(910), 트랜지스터(911)의 소스 전극 및 드레인 전극과 같은 도전막으로 형성되어 있다.
또, 제 1 기판(901) 위에 제공된 화소부(902)와 주사선 구동 회로(904)는 트랜지스터를 복수 가지고 있고, 도 20에서는 화소부(902)에 포함되는 트랜지스터(910)와 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하고 있다. 트랜지스터(910) 및 트랜지스터(911) 위에는 실시형태 1에 나타내는 절연막(129), 절연막(131), 및 절연막(132)에 상당하는 절연막(924)이 형성되어 있다. 또, 절연막(924) 위에는 실시형태 1에 나타내는 절연막(137)에 상당하는 절연막(934)이 형성되어 있다. 또한, 절연막(923)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는 트랜지스터(910)로서 상기 실시형태 1 내지 실시형태 3에 나타낸 화소에 설치되는 트랜지스터를 적용할 수 있다. 또, 트랜지스터(911)로서 상기 실시형태 1 내지 실시형태 3에 나타낸 주사선 구동 회로에 설치되는 트랜지스터를 적용할 수 있다. 또, 산화물 반도체막(927), 절연막(924), 절연막(934), 및 제 1 전극(930)을 이용하여, 용량 소자(936)를 구성한다. 또한, 산화물 반도체막(927)은 전극(928)을 통하여, 용량 배선(929)과 전기적으로 접속한다. 전극(928)은 트랜지스터(910), 트랜지스터(911)의 소스 전극 및 드레인 전극과 같은 재료 및 같은 공정으로 형성된다. 용량 배선(929)은 트랜지스터(910), 트랜지스터(911)의 게이트 전극과 같은 재료 및 같은 공정으로 형성된다. 또한, 여기에서는 용량 소자(936)로서 실시형태 1에 나타낸 용량 소자를 도시했지만, 적절히 다른 실시형태에 나타낸 용량 소자를 이용할 수 있다.
화소부(902)에 설치된 트랜지스터(910)는 표시 소자와 전기적으로 접속하여, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있다면 특별히 한정되지 않고, 여러가지 표시 소자를 이용할 수 있다.
표시 소자인 액정 소자(913)는 제 1 전극(930), 제 2 전극(931), 및 액정층(908)을 포함한다. 또한, 액정층(908)을 협지하도록 배향막으로서 기능하는 절연막(932), 절연막(933)이 제공되어 있다. 또, 제 2 전극(931)은 제 2 기판(906)측에 제공되고, 제 1 전극(930)과 제 2 전극(931)은 액정층(908)을 통하여 중첩되는 구성으로 되어 있다.
표시 소자에 전압을 인가하는 제 1 전극 및 제 2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는 취출하는 광의 방향, 전극이 설치되는 장소, 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극(930) 및 제 2 전극(931)은 실시형태 1에 나타내는 화소 전극(121)과 같은 재료를 적절히 이용할 수 있다.
또, 스페이서(935)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상(柱狀)의 스페이서이며, 제 1 전극(930)과 제 2 전극(931)과의 간격(셀 갭)을 제어하기 위해 설치되어 있다. 또한, 구상(球狀)의 스페이서를 이용하여도 좋다.
표시 소자로서 액정 소자를 이용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용할 수 있다. 이러한 액정 재료는 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
또, 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 또한, 배향막은 유기 수지로 구성되어 있고, 유기 수지는 수소 또는 물 등을 포함하기 때문에, 본 발명의 일 양태인 반도체 장치의 트랜지스터의 전기 특성을 저하시킬 우려가 있다. 따라서, 액정층으로서 블루상을 이용함으로써, 유기 수지를 이용하지 않고 본 발명의 일 양태인 반도체 장치를 제작할 수 있어 신뢰성이 높은 반도체 장치를 얻을 수 있다.
제 1 기판(901) 및 제 2 기판(906)은 실재(925)에 의해 고정되어 있다. 실재(925)는 열경화 수지, 광경화 수지 등의 유기 수지를 이용할 수 있다. 또, 실재(925)는 절연막(924)과 접하고 있다. 또한, 실재(925)는 도 19에 나타내는 실재(905)에 상당한다.
실재(925)는 절연막(924) 위에 제공되어 있다. 또, 절연막(934)은 실재(925)의 내측에 형성되어 있다. 절연막(924)의 최상층은 질화 절연막이며, 외부로부터 수소나 물 등의 불순물의 침입을 억제하는 것이 가능하다. 한편, 절연막(934)은 투습성이 높다. 이 때문에, 절연막(934)을 실재(925)의 내측에 형성하여 절연막(924) 위에 실재(925)를 형성함으로써, 외부로부터 수소나 물 등의 불순물의 침입을 억제하고, 트랜지스터(910) 및 트랜지스터(911)의 전기 특성의 변동을 억제할 수 있다.
또, 액정 표시 장치에 있어서, 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 형성한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 좋다. 또, 광원으로서 백 라이트, 사이드 라이트 등을 이용해도 좋다.
또, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 이용하여 구성하는 것이 바람직하다.
도 21에, 도 20에 나타내는 액정 표시 장치에서 기판(906)에 설치된 제 2 전극(931)과 전기적으로 접속하기 위한 공통 접속부(패드부)를 기판(901) 위에 형성하는 예를 나타낸다.
공통 접속부는 기판(901)과 기판(906)을 접착하기 위한 실재와 중첩되는 위치에 배치되고, 실재에 포함되는 도전성 입자를 통하여 제 2 전극(931)과 전기적으로 접속된다. 또는 실재와 겹치지 않는 개소(단, 화소부를 제외함)에 공통 접속부를 형성하여, 공통 접속부와 중첩되도록 도전성 입자를 포함하는 페이스트를 실재와는 별도로 형성하여 제 2 전극(931)과 전기적으로 접속해도 좋다.
도 21(A)은 공통 접속부의 단면도이며, 도 21(B)에 나타내는 상면도의 I－J에 상당한다.
공통 전위선(975)은 게이트 절연막(922) 위에 제공되고, 도 21에 나타내는 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973)과 같은 재료 및 같은 공정으로 제작된다.
또, 공통 전위선(975)은 절연막(924) 및 절연막(934)으로 덮이고, 절연막(924) 및 절연막(934)은 공통 전위선(975)과 중첩되는 위치에 복수의 개구를 가지고 있다. 이 개구는 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973)의 한쪽과, 제 1 전극(930)을 접속하는 컨택트홀과 같은 공정으로 제작된다.
또, 공통 전위선(975) 및 공통 전극(977)이 개구에서 접속한다. 공통 전극(977)은 절연막(934) 위에 제공되고, 접속 단자 전극(915)이나 화소부의 제 1 전극(930)과 같은 재료 및 같은 공정으로 제작된다.
이와 같이, 화소부(902)의 스위칭 소자의 제작 공정과 공통시켜 공통 접속부를 제작할 수 있다.
공통 전극(977)은 실재에 포함되는 도전성 입자와 접촉하는 전극이며, 기판(906)의 제 2 전극(931)과 전기적으로 접속을 한다.
또, 도 21(C)에 나타내는 바와 같이, 공통 전위선(985)을 트랜지스터(910)의 게이트 전극과 같은 재료, 같은 공정으로 제작해도 좋다.
도 21(C)에 나타내는 공통 접속부에 있어서, 공통 전위선(985)은 게이트 절연막(922), 절연막(924) 및 절연막(934)의 하층에 설치되고, 게이트 절연막(922), 절연막(924) 및 절연막(934)은 공통 전위선(985)과 중첩되는 위치에 복수의 개구를 가진다. 이 개구는 트랜지스터(910)의 소스 전극(971) 또는 드레인 전극(973)의 한쪽과 제 1 전극(930)을 접속하는 컨택트홀과 같은 공정으로 절연막(924) 및 절연막(934)을 에칭한 후, 게이트 절연막(922)을 선택적으로 더 에칭함으로써 형성된다.
또, 공통 전위선(985) 및 공통 전극(987)이 개구에서 접속한다. 공통 전극(987)은 절연막(924) 위에 제공되고, 접속 단자 전극(915)이나, 화소부의 제 1 전극(930)과 같은 재료 및 같은 공정으로 제작된다.
이상으로부터, 상기 실시형태에 나타낸 트랜지스터 및 용량 소자를 적용함으로써, 개구율을 높이면서, 전하 용량을 증대시킨 용량 소자를 갖는 반도체 장치를 제공할 수 있다. 이 결과, 표시 품질이 뛰어난 반도체 장치를 얻을 수 있다.
또, 트랜지스터에 포함되는 산화물 반도체를 이용하여 형성되는 반도체막은 산소 결손이 저감되고, 수소 등의 불순물이 저감되어 있으므로, 본 발명의 일 양태인 반도체 장치는 양호한 전기 특성을 갖는 반도체 장치가 된다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 발명의 일 양태인 반도체 장치는 다양한 전자기기(오락기도 포함함)에 적용할 수 있다. 전자기기로서는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기, 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 오락기(파칭코기, 슬롯 머신 등), 게임 하우징을 들 수 있다. 이러한 전자기기의 일례를 도 22에 나타낸다.
도 22(A)는 표시부를 갖는 테이블(9000)을 나타낸다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있고, 표시부(9003)에 의해 영상을 표시하는 것이 가능하다. 또한, 4개의 다리부(9002)에 의해 하우징(9001)을 지지한 구성을 나타내고 있다. 또, 전력 공급을 위한 전원 코드(9005)를 하우징(9001)에 가지고 있다.
상기 실시형태의 어느 쪽인가에 나타내는 반도체 장치는 표시부(9003)에 이용하는 것이 가능하다. 그러므로, 표시부(9003)의 표시 품질을 높게 할 수 있다.
표시부(9003)는 터치 입력 기능을 가지고 있고, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면 조작이나 정보를 입력할 수 있어, 또 다른 가전제품과의 통신을 가능하게 하거나, 또는 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전제품을 컨트롤하는 제어장치로 해도 좋다. 예를 들면, 이미지 센서 기능을 갖는 반도체 장치를 이용하면, 표시부(9003)에 터치 입력 기능을 갖게 할 수 있다.
또, 하우징(9001)에 설치된 경첩에 의해, 표시부(9003)의 화면을 마루에 대하여 수직으로 세울 수도 있어, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 큰 화면의 텔레비전 장치를 설치하면 자유로운 공간이 좁아지게 되지만, 테이블에 표시부가 내장되어 있으면, 방의 공간을 유효하게 이용할 수 있다.
도 22(B)는 텔레비전 장치(9100)를 나타낸다. 텔레비전 장치(9100)는 하우징(9101)에 표시부(9103)가 내장되어 있고, 표시부(9103)에 의해 영상을 표시하는 것이 가능하다. 또한, 여기에서는 스탠드(9105)에 의해 하우징(9101)을 지지한 구성을 나타내고 있다.
텔레비전 장치(9100)의 조작은 하우징(9101)이 구비하는 조작 스위치나, 별체의 리모컨 조작기(9110)에 의해 행할 수 있다. 리모컨 조작기(9110)가 구비하는 조작 키(9109)에 의하여, 채널이나 음량의 조작을 행할 수 있어, 표시부(9103)에 표시되는 영상을 조작할 수 있다. 또, 리모컨 조작기(9110)에 이 리모컨 조작기(9110)로부터 출력하는 정보를 표시하는 표시부(9107)를 형성하는 구성으로 해도 좋다.
도 22(B)에 나타내는 텔레비전 장치(9100)는 수신기나 모뎀 등을 구비하고 있다. 텔레비전 장치(9100)는 수신기에 의해 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 간, 혹은 수신자들 간 등)의 정보 통신을 행하는 것도 가능하다.
상기 실시형태의 어느 것인가에 나타내는 반도체 장치는 표시부(9103), 표시부(9107)에 이용하는 것이 가능하다. 그러므로, 텔레비전 장치의 표시 품질을 향상시킬 수 있다.
도 22(C)는 컴퓨터(9200)이며, 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다.
상기 실시형태의 어느 것인가에 나타내는 반도체 장치는 표시부(9203)에 이용하는 것이 가능하다. 그러므로, 컴퓨터(9200)의 표시 품질을 향상시킬 수 있다.
도 23(A) 및 도 23(B)은 반으로 접을 수 있는 태블릿형 단말이다. 도 23(A)은 펼친 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 가진다.
상기 실시형태의 어느 것인가에 나타내는 반도체 장치는 표시부(9631a), 표시부(9631b)에 이용하는 것이 가능하다. 그러므로, 태블릿 단말의 표시 품질을 향상시킬 수 있다.
표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 표시부(9631a)에서는 일례로서 절반의 영역이 표시 기능만을 갖는 구성, 다른 절반의 영역이 터치 패널의 기능을 갖는 구성을 나타내고 있지만, 이 구성에 한정되는 것은 아니다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 해도 좋다. 예를 들면, 표시부(9631a)의 전면(全面)을 키보드 버튼 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 이용할 수 있다.
또, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로, 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또, 표시 모드 전환 스위치(9034)는 종 표시 또는 횡 표시 등의 표시의 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿형 단말에 내장되어 있는 광 센서로 검출되는 사용 시의 외광의 광량에 따라 표시의 휘도를 최적의 것으로 할 수 있다. 태블릿형 단말은 광 센서뿐만 아니라, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서 등의 다른 검출 장치를 내장시켜도 좋다.
또, 도 23(A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 나타내고 있지만 특별히 한정되지 않고, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고, 표시의 품질도 상이하여도 좋다. 예를 들면 한쪽이 다른 한쪽보다 고정밀 표시를 행할 수 있는 표시 패널이어도 좋다.
도 23(B)은 닫은 상태이며, 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634)를 가진다. 또한, 도 23(B)에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성에 대하여 나타내고 있다.
또한, 태블릿형 단말은 반으로 접을 수 있기 때문에, 미사용시에 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 뛰어나 장기 사용의 관점에서도 신뢰성이 뛰어난 태블릿형 단말을 제공할 수 있다.
또, 이 밖에도 도 23(A) 및 도 23(B)에 나타낸 태블릿형 단말은 여러가지 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작 또는 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한 면 또는 양면에 형성할 수 있어, 배터리(9635)의 충전을 효율적으로 행하는 구성으로 할 수 있다. 또한 배터리(9635)로서는 리튬 이온 배터리를 이용하면, 소형화를 도모할 수 있다는 등의 이점이 있다.
또, 도 23(B)에 나타내는 충방전 제어 회로(9634)의 구성, 및 동작에 대하여 도 23(C)에 블럭도를 도시하여 설명한다. 도 23(C)에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)에 대하여 나타내고, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 23(B)에 나타내는 충방전 제어 회로(9634)에 대응하는 개소가 된다.
우선, 외광에 의해 태양 전지(9633)에 의해 발전이 되는 경우의 동작의 예에 대하여 설명한다. 태양 전지로 발전한 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압이 이루어진다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 이용될 때에는 스위치(SW1)를 온으로 하고, 컨버터(9637)로 표시부(9631)에 필요한 전압으로 승압 또는 강압을 하게 된다. 또, 표시부(9631)에서의 표시를 행하지 않을 때는 스위치(SW1)를 오프로 하고, 스위치(SW2)를 온으로 하여 배터리(9635)의 충전을 행하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 나타냈지만, 특별히 한정되지 않고, 압전 소자(피에조 소자)나 열전 변환 소자(페르티에 소자) 등의 다른 발전 수단에 의한 배터리(9635)의 충전을 행하는 구성이어도 좋다. 예를 들면, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 또 다른 충전 수단을 조합하여 행하는 구성으로 해도 좋다.
또한, 본 실시형태에 나타내는 구성 등은 다른 실시형태에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는 산화물 반도체막, 및 다층막의 저항에 대하여, 도 24 및 도 25를 이용하여 설명한다.
먼저, 시료의 구조에 대하여 도 24를 이용하여 설명한다.
도 24(A)는 시료 1 내지 시료 4의 상면도이며, 일점 파선 A1－A2의 단면도를 도 24(B), 도 24(C), 도 24(D)에 나타낸다. 또한, 시료 1 내지 시료 4는 상면도가 동일하고, 단면의 적층 구조가 다르기 때문에, 단면도가 다르다. 시료 1의 단면도를 도 24(B)에, 시료 2의 단면도를 도 24(C)에, 시료 3 및 시료 4의 단면도를 도 24(D)에 각각 나타낸다.
시료 1은 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 산화물 반도체막(1905)이 형성된다. 또, 산화물 반도체막(1905)의 양단을 전극으로서 기능하는 도전막(1907), 도전막(1909)이 덮고, 산화물 반도체막(1905) 및 도전막(1907), 도전막(1909)을 절연막(1910), 절연막(1911)이 덮는다. 또한, 절연막(1910), 절연막(1911)에는 개구부(1913), 개구부(1915)가 형성되어 있고, 각각 이 개구부에서, 도전막(1907), 도전막(1909)이 노출되어 있다.
시료 2는 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 산화물 반도체막(1905)이 형성된다. 또, 산화물 반도체막(1905)의 양단을 전극으로서 기능하는 도전막(1907), 도전막(1909)이 덮고, 산화물 반도체막(1905) 및 도전막(1907), 도전막(1909)을 절연막(1911)이 덮는다. 또한, 절연막(1911)에는 개구부(1917), 개구부(1919)가 형성되어 있고, 각각 이 개구부에서 도전막(1907), 도전막(1909)이 노출되어 있다.
시료 3 및 시료 4는 유리 기판(1901) 위에 절연막(1903)이 형성되고, 절연막(1903) 위에 절연막(1904)이 형성되고, 절연막(1904) 위에 다층막(1906)이 형성된다. 또, 다층막(1906)의 양단을 전극으로서 기능하는 도전막(1907), 도전막(1909)이 덮고, 다층막(1906) 및 도전막(1907), 도전막(1909)을 절연막(1911)이 덮는다. 또한, 절연막(1911)에는 개구부(1917), 개구부(1919)가 형성되어 있고, 각각 이 개구부에서, 도전막(1907), 도전막(1909)이 노출되어 있다.
이와 같이, 시료 1 내지 시료 4는 산화물 반도체막(1905), 또는 다층막(1906) 위에 접하는 절연막의 구조가 다르다. 시료 1은 산화물 반도체막(1905)과 절연막(1910)이 접하고 있고, 시료 2는 산화물 반도체막(1905)과 절연막(1911)이 접하고 있고, 시료 3 및 시료 4는 다층막(1906)과 절연막(1911)이 접하고 있다.
다음에, 각 시료의 제작 방법에 대하여 설명한다.
먼저, 시료 1의 제작 방법에 대하여 설명한다.
유리 기판(1901) 위에, 절연막(1903)으로서 플라즈마 CVD법에 의해 두께 400 nm의 질화 실리콘막을 성막했다.
다음에, 절연막(1903) 위에, 절연막(1904)으로서 플라즈마 CVD법에 의해 두께 50 nm의 산화 질화 실리콘막을 성막했다.
다음에, 절연막(1904) 위에, 산화물 반도체막(1905)으로서 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여, 스퍼터링법에 의해 두께 35 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하고, 산화물 반도체막(1905)을 형성했다.
다음에, 절연막(1903) 및 산화물 반도체막(1905) 위에, 스퍼터링법에 의해 두께 50 nm의 텅스텐막, 두께 400 nm의 알루미늄막, 및 두께 100 nm의 티탄막을 순차로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하고, 도전막(1907) 및 도전막(1909)을 형성했다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450 nm의 산화 질화 실리콘막을 성막한 후, 350℃의 질소 및 산소의 혼합 분위기에서 1시간의 가열 처리를 행하였다.
다음에, 절연막(1910) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 형성한 후, 에칭 처리를 행하고, 절연막(1910), 및 절연막(1911)에 개구부(1913), 개구부(1915)를 형성했다.
이상의 공정에 의해 시료 1을 제작했다.
다음에, 시료 2의 제작 방법에 대하여 설명한다.
시료 1의 절연막(1903), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450 nm의 산화 질화 실리콘막을 성막한 후, 350℃의 질소 및 산소의 혼합 분위기에서 1시간의 가열 처리를 행하였다. 그 후, 절연막(1910)의 제거를 행하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 형성한 후, 에칭 처리를 행하고, 절연막(1911)에 개구부(1917), 개구부(1919)를 형성했다.
이상의 공정에 의해 시료 2를 제작했다.
다음에, 시료 3의 제작 방법에 대하여 설명한다.
시료 3은 시료 2의 산화물 반도체막(1905) 대신에, 다층막(1906)을 이용했다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하고, 다층막(1906)을 형성했다.
이상의 공정에 의해 시료 3을 제작했다.
다음에, 시료 4의 제작 방법에 대하여 설명한다.
시료 4는 시료 2의 산화물 반도체막(1905) 대신에, 다층막(1906)을 이용했다. 또, 시료 4는 시료 3과 비교하여, 다층막(1906)을 구성하는 IGZO막의 막두께가 다르다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 20 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 15 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하여, 다층막(1906)을 형성했다.
이상의 공정에 의해 시료 4를 제작했다.
다음에, 시료 1 내지 시료 4에 형성된 산화물 반도체막(1905), 및 다층막(1906)의 시트 저항을 측정했다. 시료 1에서는 개구부(1913) 및 개구부(1915)에 프로브를 접촉시켜, 산화물 반도체막(1905)의 시트 저항을 측정했다. 또, 시료 2 내지 시료 4에서는 개구부(1917) 및 개구부(1919)에 프로브를 접촉시켜, 산화물 반도체막(1905), 및 다층막(1906)의 시트 저항을 측정했다. 또한, 시료 1 내지 시료 4의 산화물 반도체막(1905), 및 다층막(1906)에서, 도전막(1907) 및 도전막(1909)이 대향하는 폭을 1 mm, 도전막(1907)과 도전막(1909) 사이의 거리를 10μm로 했다. 또, 시료 1 내지 시료 4에서, 도전막(1907)을 접지 전위로 하고, 도전막(1909)에 1 V를 인가했다.
시료 1 내지 시료 4의 시트 저항을 도 25에 나타낸다.
시료 1의 시트 저항은 약 1×1011 Ω／s.q.였다. 또, 시료 2의 시트 저항은 2620 Ω／s.q.였다. 또, 시료의 3의 시트 저항은 4410 Ω／s.q.였다. 또, 시료 4의 시트 저항은 2930 Ω／s.q.였다.
이와 같이, 산화물 반도체막(1905), 및 다층막(1906)에 접하는 절연막의 차이에 따라, 산화물 반도체막(1905), 및 다층막(1906)의 시트 저항은 다른 값을 나타낸다.
또한, 상술한 시료 1 내지 시료 4의 시트 저항을 저항률로 환산한 경우, 시료 1은 3.9×105 Ωcm, 시료 2는 9.3×10－3 Ωcm, 시료 3은 1.3×10－2 Ωcm, 시료 4는 1.3×10－2 Ωcm였다.
시료 1은 산화물 반도체막(1905) 위에 접하여 절연막(1910)으로서 이용하는 산화 질화 실리콘막이 형성되어 있고, 절연막(1911)으로서 이용하는 질화 실리콘막과 떨어져 형성되어 있다. 한편, 시료 2 내지 시료 4는 산화물 반도체막(1905), 및 다층막(1906) 위에 접하여 절연막(1911)으로서 이용하는 질화 실리콘막이 형성되어 있다. 이와 같이, 산화물 반도체막(1905), 및 다층막(1906)은 절연막(1911)으로서 이용하는 질화 실리콘막에 접하여 형성하면, 산화물 반도체막(1905), 및 다층막(1906)에 결함, 대표적으로는 산소 결손이 형성됨과 동시에, 이 질화 실리콘막에 포함되는 수소가 산화물 반도체막(1905), 및 다층막(1906)으로 이동 또는 확산된다. 이 결과, 산화물 반도체막(1905), 및 다층막(1906)의 도전성이 향상된다.
예를 들면, 트랜지스터의 채널 형성 영역에 산화물 반도체막을 이용하는 경우, 시료 1에 나타내는 바와 같이 산화물 반도체막에 접하여 산화 질화 실리콘막을 형성하는 구성이 바람직하다. 또, 용량 소자의 전극에 이용하는 투광성을 갖는 도전막으로서는, 시료 2 내지 시료 4에 나타내는 바와 같이 산화물 반도체막 또는 다층막에 접하여 질화 실리콘막을 형성하는 구성이 바람직하다. 이러한 구성을 이용하는 것에 의하여, 트랜지스터의 채널 형성 영역에 이용하는 산화물 반도체막 또는 다층막과, 용량 소자의 전극에 이용하는 산화물 반도체막 또는 다층막을 동일 공정으로 제작해도 산화물 반도체막, 및 다층막의 저항률을 바꿀 수 있다.
다음에, 시료 2 및 시료 3에 있어서, 고온 고습 환경에서 보존한 시료의 시트 저항값에 대하여 측정했다. 여기서 이용한 각 시료의 조건에 대하여, 이하에 설명한다. 또한, 여기에서는 일부의 조건에서, 시료 2 및 시료 3과 다른 조건을 이용하고 있다. 따라서, 시료 2 및 시료 3과 구조가 같고, 제작 조건이 다른 시료를 각각 시료 2a 및 시료 3a로 한다.
먼저, 시료 2a의 제작 방법에 대하여 설명한다.
유리 기판(1901) 위에, 절연막(1903) 및 절연막(1904)을 성막했다.
절연막(1904) 위에, 산화물 반도체막(1905)으로서 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 35 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 한 후, 350℃ 또는 450℃로 가열 처리를 행하고, 산화물 반도체막(1905)을 형성했다.
절연막(1903) 및 산화물 반도체막(1905) 위에, 스퍼터링법에 의해 두께 50 nm의 티탄막, 및 두께 400 nm의 구리막을 순차로 적층한 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행하고, 도전막(1907) 및 도전막(1909)을 형성했다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1910)으로서 플라즈마 CVD법에 의해 두께 450 nm의 산화 질화 실리콘막을 성막한 후, 350℃의 질소 및 산소의 혼합 분위기에서 1시간의 가열 처리를 행하였다.
다음에, 절연막(1904), 산화물 반도체막(1905), 도전막(1907), 및 도전막(1909) 위에, 절연막(1911)으로서 플라즈마 CVD법에 의해 두께 50 nm의 질화 실리콘막을 성막했다. 또한, 질화 실리콘막의 성막 온도를 220℃ 또는 350℃로 했다.
다음에, 절연막(1911) 위에, 포토리소그래피 공정에 의해 형성한 마스크를 형성한 후, 에칭 처리를 행하고, 절연막(1910), 및 절연막(1911)에 개구부(1913), 개구부(1915)를 형성했다.
이상의 공정에 의해 시료 2a를 제작했다.
다음에, 시료 3a의 제작 방법에 대하여 설명한다.
시료 3a는 시료 2a의 산화물 반도체막(1905) 대신에, 다층막(1906)을 이용했다. 다층막(1906)으로서는 절연막(1904) 위에, 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막하고, 계속하여 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 스퍼터링법에 의해 두께 10 nm의 IGZO막을 성막했다. 그 후, 포토리소그래피 공정에 의해 형성한 마스크를 이용하여 에칭 처리를 행한 후, 350℃ 또는 450℃에서 가열 처리를 행하여, 다층막(1906)을 형성했다.
이상의 공정에 의해 시료 3a를 제작했다.
다음에, 시료 2a 및 시료 3a에 형성된 산화물 반도체막(1905), 및 다층막(1906)의 시트 저항을 측정했다. 시료 2a 및 시료 3a에서는 개구부(1917) 및 개구부(1919)에 프로브를 접촉시켜, 산화물 반도체막(1905), 및 다층막(1906)의 시트 저항을 측정했다. 또한, 시료 2a 및 시료 3a의 산화물 반도체막(1905), 및 다층막(1906)에 있어서, 도전막(1907) 및 도전막(1909)이 대향하는 폭을 1.5 mm, 도전막(1907)과 도전막(1909) 사이의 거리를 10μm로 했다. 또, 시료 2a 및 시료 3a에 있어서, 도전막(1907)을 접지 전위로 하고, 도전막(1909)에 1 V를 인가했다. 또, 온도 60℃, 습도 95%의 분위기에서, 시료 2a 및 시료 3a를 60시간 및 130시간 보관한 후, 각 시료의 시트 저항값을 측정했다.
시료 2a 및 시료 3a의 시트 저항값을 도 29에 나타낸다. 또한, 도 29에서, 실선은 각 시료에 있어서 절연막(1910)으로서 형성한 질화 실리콘막의 성막 온도가 220℃이며, 파선은 350℃인 것을 나타낸다. 또, 검은색 마커는 각 시료에서, 산화물 반도체막(1905) 또는 다층막(1906)을 형성한 후, 350℃에서 가열 처리를 행한 것을 나타내고, 흰색 마커는 산화물 반도체막(1905) 또는 다층막(1906)을 형성한 후, 450℃에서 가열 처리를 행한 것을 나타낸다. 원 마커는 각 시료가 산화물 반도체막(1905)을 가지는, 즉, 시료 2a인 것을 나타낸다. 삼각 마커는 각 시료가 다층막(1906)을 가지는, 즉 시료 3a인 것을 나타낸다. 또한, 도 29에서, 다층막(1906)을 형성한 후, 350℃에서 가열한 시료 3a의 측정 결과, 즉 검은색 삼각 마커는 플롯하고 있지 않다.
도 29로부터, 시료 2a 및 시료 3a는 시트 저항값이 낮고, 용량 소자의 전극으로서 바람직한 시트 저항값, 0.2Ω／s.q. 이하를 만족시키는 것을 알 수 있다. 또, 시료 2a 및 시료 3a는 시트 저항값의 시간 변동량이 적은 것을 알 수 있다. 이상으로부터, 질화 실리콘막에 접하는 산화물 반도체막 또는 다층막은 고온 고습 환경에서 시트 저항값의 변동량이 적기 때문에, 용량 소자의 전극에 이용하는 투광성을 갖는 도전막으로서 이용할 수 있다.
다음에, 시료 2a 및 시료 3a에 있어서, 기판 온도를 25℃, 60℃, 및 150℃로 하여 각각의 시트 저항값을 측정한 결과를 도 30에 나타낸다. 또한, 여기에서는 시료 2a 및 시료 3a로서 절연막(1910)으로서 형성한 질화 실리콘막의 성막 온도가 220℃이며, 산화물 반도체막(1905) 또는 다층막(1906)을 형성한 후, 350℃에서 가열 처리를 행한 시료를 이용했다. 검은색 원 마커는 시료 2a의 측정 결과를 나타내고, 검은색 삼각 마커는 시료 3a의 측정 결과를 나타낸다.
도 30으로부터, 기판 온도를 높게 해도, 산화물 반도체막(1905) 및 다층막(1906)의 시트 저항값은 변동하지 않는 것을 알 수 있다. 즉, 질화 실리콘막에 접하는 산화물 반도체막 또는 다층막은 축퇴 반도체라고도 할 수 있다. 질화 실리콘막에 접하는 산화물 반도체막 또는 다층막은 기판 온도가 변화해도 시트 저항값의 변동량이 적기 때문에, 용량 소자의 전극에 이용하는 투광성을 갖는 도전막으로서 이용할 수 있다.
본 실시예에 나타내는 구성은 다른 실시형태, 또는 실시예에 나타내는 구성과 적절히 조합하여 이용할 수 있다.
[실시예 2]
본 실시예는 산화물 반도체막과 산화물 반도체막 위에 형성된 절연막과의 불순물 분석에 대하여, 도 26을 이용하여 설명한다.
본 실시예에 있어서는 불순물 분석용의 샘플로서 2 종류의 샘플(이하, 시료 5, 및 시료 6)을 제작했다.
먼저, 시료 5의 제작 방법을 이하에 나타낸다.
시료 5는 유리 기판 위에 IGZO막을 성막하고, 그 후 질화 실리콘막을 성막했다. 그 후, 질소 분위기하에서 450℃, 1시간의 열처리를 행하고, 계속하여 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%) 하에서 450℃×1시간의 열처리를 행하였다.
또한, IGZO막의 성막 조건으로서는, 스퍼터링법에 의해 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 Ar/O2 = 100/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건에서 100 nm 두께의 IGZO막을 성막했다.
또, 질화 실리콘막의 성막 조건으로서는, 플라즈마 CVD법에 의해 SiH4/N2/NH3 = 50/5000/100 sccm, 압력 = 100 Pa, 성막 전력 = 1000 W, 기판 온도 = 220℃의 조건에서 100 nm 두께의 질화 실리콘막을 성막했다.
다음에, 시료 6의 제작 방법을 이하에 나타낸다.
유리 기판 위에 IGZO막을 성막하고, 그 후 산화 질화 실리콘막 및 질화 실리콘막을 적층하여 성막했다. 그 후, 질소 분위기하에서 450℃, 1시간의 열처리를 행하고, 계속하여 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%) 하에서 450℃×1시간의 열처리를 행하였다.
또한, IGZO막의 성막 조건, 및 질화 실리콘막의 성막 조건으로서는 시료 5와 같은 조건을 이용했다. 또, 산화 질화 실리콘막의 성막 조건으로서는 플라즈마 CVD법으로, SiH4/N2O = 30/4000 sccm, 압력 = 40 Pa, 성막 전력 = 150 W, 기판 온도 = 220℃의 조건에서 50 nm의 두께의 산화 질화 실리콘막을 성막하고, 그 후, 플라즈마 CVD법에 의해 SiH4/N2O = 160/4000 sccm, 압력 = 200 Pa, 성막 전력 = 1500 W, 기판 온도 = 220℃의 조건에서 400 nm 두께의 산화 질화 실리콘막을 성막했다.
시료 5 및 시료 6의 불순물 분석 결과를 도 26에 나타낸다.
또한, 불순물 분석으로서는 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)을 이용하여 도 26에 나타내는 화살표의 방향으로부터 분석을 행하였다. 즉, 유리 기판측으로부터의 측정이다.
또, 도 26(A)은 시료 5의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다. 도 26(B)은 시료 6의 측정에 의해 얻어진 수소(H)의 농도 프로파일이다.
도 26(A)으로부터 IGZO막 중의 수소(H) 농도는 1.0×1020 atoms/cm3인 것을 알 수 있다. 또, 질화 실리콘막 중의 수소(H) 농도는 1.0×1023 atoms/cm3인 것을 알 수 있다. 또, 도 26(B)으로부터 IGZO막 중의 수소(H) 농도는 5.0×1019 atoms/cm3인 것을 알 수 있다. 또, 산화 질화 실리콘막 중의 수소(H) 농도는 3.0×1021 atoms/cm3인 것을 알 수 있다.
또한, SIMS 분석은 그 측정 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 중에서의 수소(H)의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막의 존재하는 범위에서, 극단적인 변동이 없고, 거의 일정한 강도를 얻을 수 있는 영역에서의 평균값을 채용한다.
이와 같이, IGZO막에 접하는 절연막의 구성을 바꿈으로써, IGZO막 중의 수소(H) 농도에 차이가 확인되었다.
예를 들면, 트랜지스터의 채널 형성 영역에 상술한 IGZO막을 이용하는 경우, 시료 6에 나타내는 바와 같이 IGZO막에 접하여 산화 질화 실리콘막을 형성하는 구성이 바람직하다. 또, 용량 소자의 전극에 이용하는 투광성을 갖는 도전막으로서는 시료 5에 나타내는 바와 같이 IGZO막에 접하여 질화 실리콘막을 형성하는 구성이 바람직하다. 이러한 구성을 이용하는 것에 의하여, 트랜지스터의 채널 형성 영역에 이용하는 IGZO막과 용량 소자의 전극에 이용하는 IGZO막을 동일 공정으로 제작해도 IGZO막 중의 수소 농도를 바꿀 수 있다.
[실시예 3]
본 실시예에서는 산화물 반도체막 및 다층막의 결함량에 대하여, 도 27 및 도 28을 이용하여 설명한다.
먼저, 시료의 구조에 대하여 설명한다.
시료 7은 석영 기판 위에 형성된 두께 35 nm의 산화물 반도체막과 산화물 반도체막 위에 형성된 두께 100 nm의 질화 절연막을 가진다.
시료 8 및 시료 9는 석영 기판 위에 형성된 두께 30 nm의 다층막과 다층막 위에 형성된 두께 100 nm의 질화 절연막을 가진다. 또한, 시료 8의 다층막은 두께 10 nm의 제 1 IGZO막, 두께 10 nm의 제 2 IGZO막, 및 두께 10 nm의 제 3 IGZO가 순차로 적층되어 있다. 또, 시료 9는 두께 20 nm의 제 1 IGZO막, 두께 15 nm의 제 2 IGZO막, 및 두께 10 nm의 제 3 IGZO막이 순차로 적층되어 있다. 시료 8 및 시료 9는 시료 7과 비교하여, 산화물 반도체막 대신에 다층막을 갖는 점이 다르다.
시료 10은 석영 기판 위에 형성된 두께 100 nm의 산화물 반도체막과, 산화물 반도체막 위에 형성된 두께 250 nm의 산화 절연막과, 산화 절연막 위에 형성된 두께 100 nm의 질화 절연막을 가진다. 시료 10은 시료 7 내지 시료 9와 비교해 산화물 반도체막이 질화 절연막과 접하지 않고, 산화 절연막과 접하고 있는 점이 다르다.
다음에, 각 시료의 제작 방법에 대하여 설명한다.
먼저, 시료 7의 제작 방법에 대하여 설명한다.
석영 기판 위에, 산화물 반도체막으로서 두께 35 nm의 IGZO막을 성막했다. IGZO막의 성막 조건으로서는 스퍼터링법에 의해, 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 Ar/O2 = 100 sccm/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건을 이용했다.
다음에, 제 1 가열 처리로서 450℃의 질소 분위기에서 1시간의 가열 처리를 행한 후, 450℃의 질소와 산소의 혼합 가스 분위기(질소 = 80%, 산소 = 20%)에서 1시간의 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에, 질화 절연막으로서 두께 100 nm의 질화 실리콘막을 성막했다. 질화 실리콘막의 성막 조건으로서는 플라즈마 CVD법으로, SiH4/N2/NH3 = 50/5000/100 sccm, 압력 = 100 Pa, 성막 전력 = 1000 W, 기판 온도 = 350℃의 조건을 이용했다.
다음에, 제 2 가열 처리로서 250℃의 질소 분위기에서 1시간의 가열 처리를 행하였다.
이상의 공정에 의해 시료 7을 제작했다.
다음에, 시료 8의 제작 방법에 대하여 설명한다.
시료 8은 시료 7의 산화물 반도체막 대신에, 다층막을 형성했다. 다층막으로서는 석영 기판 위에, 스퍼터링법으로 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 Ar/O2 = 180/20 sccm(O2 = 10%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 25℃의 조건으로 두께 10 nm의 제 1 IGZO막을 성막했다. 다음에, 스퍼터링법으로 금속 산화물 타겟(In：Ga：Zn = 1：1：1)을 이용하여 Ar/O2 = 100/100 sccm(O2 = 50%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 170℃의 조건에서 두께 10 nm의 제 2 IGZO막을 성막했다. 다음에, 스퍼터링법으로 금속 산화물 타겟(In：Ga：Zn = 1：3：2)을 이용하여 Ar/O2 = 180/20 sccm(O2 = 10%), 압력 = 0.6 Pa, 성막 전력 = 5000 W, 기판 온도 = 25℃의 조건에서 두께 10 nm의 제 3 IGZO막을 성막했다.
그 외의 공정은 시료 7과 같다. 이상의 공정에 의해 시료 8을 형성했다.
다음에, 시료 9의 제작 방법에 대하여 설명한다.
시료 9는 시료 7의 산화물 반도체막 대신에, 다층막을 형성했다. 다층막으로서는 석영 기판 위에, 시료 8에 나타내는 제 1 IGZO막과 같은 조건을 이용하여, 두께 20 nm의 제 1 IGZO막을 성막했다. 다음에, 스퍼터링법으로 시료 8에 나타내는 제 2 IGZO막과 같은 조건을 이용하여, 두께 15 nm의 제 2 IGZO막을 성막했다. 다음에, 시료 8에 나타내는 제 3 IGZO막과 같은 조건을 이용하여, 두께 10 nm의 제 2 IGZO막을 성막했다.
그 외의 공정은 시료 7과 같다. 이상의 공정에 의해 시료 9를 형성했다.
다음에, 시료 10의 제작 방법에 대하여 설명한다.
시료 10은 시료 7과 같은 조건을 이용하여 석영 기판 위에 두께 100 nm의 산화물 반도체막을 형성했다.
다음에, 시료 7과 같은 조건을 이용하여, 제 1 가열 처리를 행하였다.
다음에, 산화물 반도체막 위에, 산화 절연막으로서 두께 50 nm의 제 1 산화 질화 실리콘막 및 두께 200 nm의 제 2 산화 질화 실리콘막을 형성했다. 여기에서는 플라즈마 CVD법에 의해 SiH4/N2O = 30/4000 sccm, 압력 = 40 Pa, 성막 전력 = 150 W, 기판 온도 = 220℃의 조건에서 50 nm의 두께의 제 1 산화 질화 실리콘막을 성막하고, 그 후, 플라즈마 CVD법에 의해 SiH4/N2O = 160/4000 sccm, 압력 = 200 Pa, 성막 전력 = 1500 W, 기판 온도 = 220℃의 조건에서 200 nm의 두께의 제 2 산화 질화 실리콘막을 성막했다. 또한, 제 2 산화 질화 실리콘막은 화학양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 막이다.
다음에, 시료 7과 같은 조건을 이용하여, 산화 절연막 위에 두께 100 nm의 질화 실리콘막을 형성했다.
다음에, 시료 7과 같은 조건을 이용하여, 제 2 가열 처리를 행하였다.
이상의 공정에 의해 시료 10을 형성했다.
다음에, 시료 7 내지 시료 10에 대하여 ESR 측정을 행하였다. ESR 측정은 소정의 온도로 마이크로파의 흡수가 일어나는 자장의 값(H0)으로부터, 식 g = hν／βH0를 이용하여 g값이라는 파라미터가 얻어진다. 또한, ν는 마이크로파의 주파수이다. h는 플랑크 상수이며, β는 보어 자자이며, 양쪽 모두 정수이다.
여기에서는 아래의 조건으로 ESR 측정을 행하였다. 측정 온도를 실온(25℃)으로 하고, 8.92 GHz의 고주파 전력(마이크로파 파워)을 20 mW로 하고, 자장의 방향은 제작한 시료의 막표면과 평행하게 했다.
시료 7 내지 시료 9에 포함되는 산화물 반도체막 및 다층막을 ESR 측정하여 얻어진 일차 미분 곡선을 도 27에 나타낸다. 도 27(A)은 시료 7의 측정 결과이며, 도 27(B)은 시료 8의 측정 결과이며, 도 27(C)은 시료 9의 측정 결과이다.
시료 10에 포함되는 산화물 반도체막을 ESR 측정하여 얻어진 일차 미분 곡선을 도 28에 나타낸다.
도 27(A) 내지 도 27(C)에서, 시료 7은 g값이 1.93일 때, 산화물 반도체막 중의 결함에 기인하는 대칭성을 갖는 신호가 검출되었다. 시료 8 및 시료 9는 g값이 1.95일 때, 다층막 중의 결함에 기인하는 대칭성을 갖는 신호가 검출되었다. 시료 7에서의 g값이 1.93일 때의 스핀 밀도는 2.5×1019 spins/cm3이며, 시료 8에서의 g값이 1.93 및 1.95일 때의 스핀 밀도의 총합은 1.6×1019 spins/cm3이며, 시료 9에서의 g값이 1.93 및 1.95일 때의 스핀 밀도의 총합은 2.3×1019 spins/cm3였다. 즉, 산화물 반도체막 및 다층막에는 결함이 포함되는 것을 알 수 있다. 또한, 산화물 반도체막 및 다층막의 결함의 일례로서는 산소 결손이 있다.
도 28에서, 시료 10은 시료 7의 산화물 반도체막, 시료 8 및 시료 9의 다층막과 비교하여, 산화물 반도체막의 두께가 두꺼움에도 불구하고, 결함에 기인하는 대칭성을 갖는 신호가 검출되지 않고, 즉, 검출 하한 이하(여기에서는 검출 하한을 3.7×1016 spins/cm3로 함)였다. 이것으로부터, 산화물 반도체막에 포함되는 결함량을 검출할 수 없다는 것을 알 수 있다.
산화물 반도체막 또는 다층막에 질화 절연막, 여기에서는 플라즈마 CVD로 형성된 질화 실리콘막이 접하면, 산화물 반도체막 또는 다층막에 결함, 대표적으로는 산소 결손이 형성되는 것을 알 수 있다. 한편, 산화물 반도체막에 산화 절연막, 여기에서는 산화 질화 실리콘막을 형성하면 산화 질화 실리콘막에 포함되는 과잉 산소, 즉 화학양론적 조성을 만족시키는 산소보다 많은 산소가 산화물 반도체막으로 확산되고, 산화물 반도체막 중의 결함이 증가하지 않는다.
이상으로부터, 시료 7 내지 시료 9에 나타내는 바와 같이, 질화 절연막에 접하는 산화물 반도체막 또는 다층막은 결함, 대표적으로는 산소 결손량이 많고, 도전성이 높기 때문에, 용량 소자의 전극으로서 이용할 수 있다. 한편, 시료 10에 나타내는 바와 같이, 산화 절연막에 접하는 산화물 반도체막 또는 다층막은 산소 결손량이 적고, 도전성이 낮기 때문에, 트랜지스터의 채널 형성 영역으로서 이용할 수 있다.
여기서, 질화물 절연막과 접하는 산화물 반도체막 및 다층막의 저항률이 저감하는 원인에 대하여, 이하에 설명한다.
＜H의 존재 형태간의 에너지와 안정성＞
먼저, 산화물 반도체막에 존재하는 H의 형태의 에너지차와 안정성에 대하여 계산한 결과를 설명한다. 여기에서는 산화물 반도체막으로서 InGaZnO4를 이용했다.
계산에 이용한 구조는 InGaZnO4의 육방정의 단위 격자를 a축 및 b축 방향으로 2배씩으로 한 84 원자 벌크 모델을 기본으로 했다.
벌크 모델에 있어서, 3개의 In 원자 및 1개의 Zn 원자와 결합한 O 원자 1개를 H 원자로 치환한 모델을 준비했다(도 31(A) 참조). 또, 도 31(A)에서, InO층에서 ab면을 c축으로부터 본 도면을 도 31(B)에 나타낸다. 3개의 In 원자 및 1개의 Zn 원자와 결합한 O 원자 1개를 없앤 영역을 산소 결손 Vo라고 나타내고, 도 31(A) 및 도 31(B)에서 파선으로 나타낸다. 또, 산소 결손 Vo 중에 위치하는 H 원자를 VoH라고 표기한다.
또, 벌크 모델에 있어서, 3개의 In 원자 및 1개의 Zn 원자와 결합한 O원자 1개를 없애, 산소 결손(Vo)을 형성한다. 이 Vo 근방에서, ab면에 대하여 1개의 Ga 원자 및 2개의 Zn 원자와 결합한 O 원자에 H 원자가 결합한 모델을 준비했다(도 31(C) 참조). 또, 도 31(C)에서, InO층에서의 ab면을 c축으로부터 본 도면을 도 31(D)에 나타낸다. 도 31(C) 및 도 31(D)에서, 산소 결손 Vo를 파선으로 나타낸다. 또, 산소 결손 Vo를 가지고, 산소 결손 Vo 근방에서, ab면에 대하여 1개의 Ga 원자 및 2개의 Zn 원자와 결합한 O 원자에 결합한 H 원자를 갖는 모델을 Vo＋H라고 표기한다.
상기 2개의 모델에 대하여, 격자 정수를 고정한 최적화 계산을 하여, 총에너지(total energy)를 산출했다. 또한, 총에너지의 값이 작을수록 그 구조는 보다 안정적이라고 할 수 있다.
계산에는 제 1 원리 계산 소프트웨어 VASP(The Vienna Ab initio simulation package)를 이용했다. 계산 조건을 표 1에 나타낸다.
| 소프트웨어 | VASP |
| 유사 포텐셜 | PAW |
| 범함수 | GGA/PBE |
| 컷오프 에너지 | 500 eV |
| k점 | 4×4×1 |
전자 상태 유사 포텐셜(pseudopotential)에는 Projector Augmented Wave(PAW)법에 의해 생성된 포텐셜을, 범함수에는 GGA/PBE(Generalized－Gradient－Approximation/Perdew-Burke-Ernzerhof)를 이용했다.
또, 계산에 의해 산출된 2개의 모델의 총에너지를 표 2에 나타낸다.
| 모델 | 총에너지 |
| VoH | -456.084 eV |
| Vo＋H | -455.304 eV |
표 2로부터, VoH가 Vo＋H보다 총에너지가 0.78 eV 작다. 따라서, VoH가 Vo＋H보다 안정적이라고 할 수 있다. 따라서, 산소 결손(Vo)에 H 원자가 가까워지면, H 원자는 O 원자와 결합하는 것보다 산소 결손(Vo) 중에 트랩되기 쉽다고 생각된다.
＜VoH의 열역학적 상태＞
다음에, 산소 결손(Vo) 중에 H 원자가 트랩된 VoH의 형성 에너지와 하전(荷電) 상태에 대하여 계산한 결과를 설명한다. VoH는 하전 상태에 따라 형성 에너지가 달라, 페르미 에너지에도 의존한다. 따라서, VoH는 페르미 에너지에 따라 안정적인 하전 상태가 다르다. 여기에서는 VoH가 전자를 1개 방출한 상태를 (VoH)＋라고 나타내고, 전자를 1개 포획한 상태를 (VoH)－라고 나타내고, 전자의 이동이 없는 상태를 (VoH)0이라고 나타낸다. (VoH)＋, (VoH)－, (VoH)0 각각의 형성 에너지를 계산했다.
계산에는 제 1 원리 계산 소프트웨어 VASP를 이용했다. 계산 조건을 표 3에 나타낸다.
| 소프트웨어 | VASP |
| 유사 포텐셜 | PAW |
| 범함수 | HSE06 |
| 컷오프 에너지 | 800 eV |
| k점 샘플링수 | 2×2×1 (opt.) |
| 4×4×1 (single) | |
| 스핀 분극 | ○ |
| 차폐 파라미터 | 0.2 |
| 교환항 혼합비 | 0.25 |
| 원자수 | 84 |
전자 상태 유사 포텐셜 계산에는 Projector Augmented Wave(PAW)법에 의해 생성된 포텐셜을, 범함수에는 Heyd－Scuseria－Ernzerhof(HSE) DFT 하이브리드 범함수(HSE06)를 이용했다.
또한, 산소 결손의 형성 에너지의 산출에서는 산소 결손 농도의 희박 극한을 가정하고, 전자 및 정공의 전도대, 가전자대로의 과잉의 확대를 보정하여 에너지를 산출했다. 또, 완전 결정의 가전자대 상단을 에너지 원점으로 하고, 결함 구조에 유래하는 가전자대의 편차는 평균 정전 포텐셜을 이용하여 보정했다.
도 32(A)에, (VoH)＋, (VoH)－, (VoH)0 각각의 형성 에너지를 나타낸다. 횡축은 페르미 레벨이며, 종축은 형성 에너지이다. 실선은 (VoH)＋의 형성 에너지를 나타내고, 일점 쇄선은 (VoH)0의 형성 에너지를 나타내고, 파선은 (VoH)－의 형성 에너지를 나타낸다. 또, VoH의 전하가 (VoH)＋로부터 (VoH)0을 거쳐 (VoH)－로 바뀌는 천이 레벨을 ε(＋／－)라고 나타낸다.
도 32(B)에, VoH의 열역학적 천이 레벨을 나타낸다. 계산 결과로부터, InGaZnO4의 에너지 갭은 2.739 eV였다. 또, 가전자대의 에너지를 0 eV로 하면, 천이 레벨(ε(＋／－))은 2.62 eV이며, 전도대의 바로 아래에 존재한다. 이것으로부터, 산소 결손(Vo) 중에 H 원자가 트랩됨으로써, InGaZnO4가 n형이 되는 것을 알 수 있다.
산화물 반도체막이 플라즈마에 노출되면, 산화물 반도체막은 손상을 입고, 산화물 반도체막에 결함, 대표적으로는 산소 결손이 생성된다. 또, 산화물 반도체막에 질화 절연막이 접하면, 질화 절연막에 포함되는 수소가 산화물 반도체막으로 이동한다. 이 결과, 산화물 반도체막에 포함되는 산소 결손에 수소가 트랩됨으로써, 산화물 반도체막 중에 VoH가 형성되고, 산화물 반도체막이 n형이 되어, 저항률이 저하된다. 이상으로부터, 질화 절연막에 접하는 산화물 반도체막을 용량 소자의 전극으로서 이용할 수 있다.
100：화소부
101：화소
102：기판
103：트랜지스터
104：주사선 구동 회로
105：용량 소자
106：신호선 구동 회로
107：주사선
108：액정 소자
109：신호선
111：반도체막
113：도전막
115：용량선
117：개구
119：반도체막
121：화소 전극
123：개구
125：도전막
126：절연막
127：게이트 절연막
128：절연막
129：절연막
130：절연막
131：절연막
132：절연막
133：절연막
136：절연막
137：절연막
154：대향 전극
172：화소
174：용량 소자
176：용량선
178：반도체막
196：화소
197：용량 소자
198：반도체막
199：도전막
199a：산화물 반도체막
199b：산화물 반도체막
199c：산화물 반도체막
201：화소
205：용량 소자
219：반도체막
221：화소 전극
225：절연막
226：절연막
227：게이트 절연막
228：절연막
229：절연막
230：절연막
231：절연막
232：절연막
233：절연막
236：절연막
237：절연막
245：용량 소자
301：화소
305：용량 소자
315：용량선
319：반도체막
401_1：화소
401_2：화소
403_1：트랜지스터
403_2：트랜지스터
405_1：용량 소자
405_2：용량 소자
407_1：주사선
407_2：주사선
409：신호선
411_1：반도체막
411_2：반도체막
413_1：도전막
413_2：도전막
415：용량선
417_1：개구
417_2：개구
419_1：반도체막
419_2：반도체막
421_1：화소 전극
421_2：화소 전극
423：개구
425：도전막
437：주사선
623：트랜지스터
627：게이트 전극
629：소스 전극
631：반도체막
633：드레인 전극
641：도전막
901：기판
902：화소부
903：신호선 구동 회로
904：주사선 구동 회로
905：실재
906：기판
908：액정층
910：트랜지스터
911：트랜지스터
913：액정 소자
915：접속 단자 전극
916：단자 전극
918：FPC
918b：FPC
919：이방성 도전제
922：게이트 절연막
923：절연막
924：절연막
925：실재
926：용량 소자
927：산화물 반도체막
928：전극
929：용량 배선
930：전극
931：전극
932：절연막
933：절연막
934：절연막
935：스페이서
936：용량 소자
971：소스 전극
973：드레인 전극
975：공통 전위선
977：공통 전극
985：공통 전위선
987：공통 전극
1901：유리 기판
1903：절연막
1904：절연막
1905：산화물 반도체막
1906：다층막
1907：도전막
1909：도전막
1910：절연막
1911：절연막
1913：개구부
1915：개구부
1917：개구부
1919：개구부
2219：반도체막
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모컨 조작기
9200：컴퓨터
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양 전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
101：화소
102：기판
103：트랜지스터
104：주사선 구동 회로
105：용량 소자
106：신호선 구동 회로
107：주사선
108：액정 소자
109：신호선
111：반도체막
113：도전막
115：용량선
117：개구
119：반도체막
121：화소 전극
123：개구
125：도전막
126：절연막
127：게이트 절연막
128：절연막
129：절연막
130：절연막
131：절연막
132：절연막
133：절연막
136：절연막
137：절연막
154：대향 전극
172：화소
174：용량 소자
176：용량선
178：반도체막
196：화소
197：용량 소자
198：반도체막
199：도전막
199a：산화물 반도체막
199b：산화물 반도체막
199c：산화물 반도체막
201：화소
205：용량 소자
219：반도체막
221：화소 전극
225：절연막
226：절연막
227：게이트 절연막
228：절연막
229：절연막
230：절연막
231：절연막
232：절연막
233：절연막
236：절연막
237：절연막
245：용량 소자
301：화소
305：용량 소자
315：용량선
319：반도체막
401_1：화소
401_2：화소
403_1：트랜지스터
403_2：트랜지스터
405_1：용량 소자
405_2：용량 소자
407_1：주사선
407_2：주사선
409：신호선
411_1：반도체막
411_2：반도체막
413_1：도전막
413_2：도전막
415：용량선
417_1：개구
417_2：개구
419_1：반도체막
419_2：반도체막
421_1：화소 전극
421_2：화소 전극
423：개구
425：도전막
437：주사선
623：트랜지스터
627：게이트 전극
629：소스 전극
631：반도체막
633：드레인 전극
641：도전막
901：기판
902：화소부
903：신호선 구동 회로
904：주사선 구동 회로
905：실재
906：기판
908：액정층
910：트랜지스터
911：트랜지스터
913：액정 소자
915：접속 단자 전극
916：단자 전극
918：FPC
918b：FPC
919：이방성 도전제
922：게이트 절연막
923：절연막
924：절연막
925：실재
926：용량 소자
927：산화물 반도체막
928：전극
929：용량 배선
930：전극
931：전극
932：절연막
933：절연막
934：절연막
935：스페이서
936：용량 소자
971：소스 전극
973：드레인 전극
975：공통 전위선
977：공통 전극
985：공통 전위선
987：공통 전극
1901：유리 기판
1903：절연막
1904：절연막
1905：산화물 반도체막
1906：다층막
1907：도전막
1909：도전막
1910：절연막
1911：절연막
1913：개구부
1915：개구부
1917：개구부
1919：개구부
2219：반도체막
9000：테이블
9001：하우징
9002：다리부
9003：표시부
9004：표시 버튼
9005：전원 코드
9033：잠금쇠
9034：스위치
9035：전원 스위치
9036：스위치
9038：조작 스위치
9100：텔레비전 장치
9101：하우징
9103：표시부
9105：스탠드
9107：표시부
9109：조작 키
9110：리모컨 조작기
9200：컴퓨터
9201：본체
9202：하우징
9203：표시부
9204：키보드
9205：외부 접속 포트
9206：포인팅 디바이스
9630：하우징
9631：표시부
9631a：표시부
9631b：표시부
9632a：영역
9632b：영역
9633：태양 전지
9634：충방전 제어 회로
9635：배터리
9636：DCDC 컨버터
9637：컨버터
9638：조작 키
9639：버튼
Claims (29)
- 반도체 장치로서,
기판;
상기 기판 위의 제 1 절연막;
상기 제 1 절연막 위의 제 2 절연막;
상기 제 2 절연막 위의 제 3 절연막;
상기 제 3 절연막 위의 투광성을 갖는 화소 전극;
게이트 전극;
상기 게이트 전극 위의 상기 제 1 절연막; 및
상기 제 1 절연막 위에 있고, 상기 게이트 전극과 중첩하며, 상기 화소 전극에 전기적으로 접속되는 반도체막을 포함하는 트랜지스터;
상기 제 1 절연막 위에 제 1 용량 소자 전극으로서 전기를 전도할 수 있는 투광성을 갖는 막;
상기 제 1 용량 소자 전극 위에 용량 소자 유전체막으로서의 상기 제 2 절연막의 일부 및 상기 제 3 절연막의 일부; 및
상기 용량 소자 유전체막 위의 제 2 용량 소자 전극으로서의 상기 화소 전극을 포함하는 용량 소자를 포함하고,
상기 제 2 절연막과 상기 제 3 절연막은 상기 반도체막을 덮는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 절연막은 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용한 화학 기상 성장법에 의해 형성된 제 1 산화 절연막을 포함하고,
상기 제 3 절연막은 유기 실란 가스를 이용한 화학 기상 성장법에 의해 형성된 제 2 산화 절연막인, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 절연막은 상기 제 1 용량 소자 전극과 상기 제 2 용량 소자 전극 사이에 포함된 영역에서 부분적으로 에칭되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 절연막은 상기 제 1 용량 소자 전극과 상기 제 2 용량 소자 전극 사이에 포함된 영역에서 부분적으로 에칭되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 용량 소자 전극과 상기 반도체막은 동일한 막으로부터 형성되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 용량 소자 전극과 상기 반도체막은 산화물 반도체막으로부터 형성되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 용량 소자 전극과 상기 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 상기 반도체막보다 도전율이 높은, 반도체 장치. - 제 1 항에 있어서,
용량선을 더 포함하고,
전기를 전도할 수 있는 상기 투광성을 갖는 막은 반도체 재료를 함유하고,
상기 반도체 장치는, 상기 용량선에 인가된 전위가 상기 용량 소자의 문턱 전압에 의해 상기 화소 전극에 공급될 전위보다 일정하게 낮게 되거나, 상기 반도체 장치가 사용될 때에는 높게 되도록 구성되는, 반도체 장치. - 제 1 항에 따른 반도체 장치를 포함하는 표시 장치.
- 제 1 항에 따른 반도체 장치를 포함하는 전자기기.
- 반도체 장치로서,
기판;
상기 기판 위의 제 1 절연막;
상기 제 1 절연막 위의 제 2 절연막;
상기 제 2 절연막 위의 제 3 절연막;
상기 제 3 절연막 위의 투광성을 갖는 화소 전극;
게이트 전극;
상기 게이트 전극 위의 상기 제 1 절연막; 및
상기 제 1 절연막 위에 있고, 상기 게이트 전극과 중첩하며, 상기 화소 전극에 전기적으로 접속되는 금속 산화물 반도체막을 포함하는 트랜지스터;
상기 제 1 절연막 위에 제 1 용량 소자 전극으로서 전기를 전도할 수 있는 투광성을 갖는 막;
상기 제 1 용량 소자 전극 위에 용량 소자 유전체막으로서의 상기 제 2 절연막의 일부 및 상기 제 3 절연막의 일부; 및
상기 용량 소자 유전체막 위의 제 2 용량 소자 전극으로서의 상기 화소 전극을 포함하는 용량 소자를 포함하고,
상기 금속 산화물 반도체막과 상기 제 1 용량 소자 전극은 동일한 막으로부터 형성되고,
상기 제 1 절연막과 상기 제 2 절연막은 각각 상기 금속 산화물 반도체막과 직접 접촉하는 제 1 산화 절연막과 제 2 산화 절연막을 각각 포함하고,
상기 제 2 절연막과 상기 제 3 절연막은 상기 금속 산화물 반도체막을 덮는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 산화 절연막은 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용한 화학 기상 성장법에 의해 형성되고,
상기 제 3 절연막은 유기 실란 가스를 이용한 화학 기상 성장법에 의해 형성된 제 3 산화 절연막인, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 절연막은 상기 제 1 산화 절연막 아래에 질화 절연막을 포함하고,
상기 제 1 용량 소자 전극은 상기 질화 절연막과 접촉하는, 반도체 장치. - 제 11 항에 있어서,
상기 제 2 절연막은 상기 제 2 산화 절연막 위에 질화 절연막을 더 포함하는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 1×1019atoms/㎤ 보다 크고 1×1022atoms/㎤ 이하인 농도를 갖는 도펀트를 더 함유하는, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 상기 금속 산화물 반도체막보다 질소 농도가 높은, 반도체 장치. - 제 11 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 상기 금속 산화물 반도체막보다 수소 농도가 높은, 반도체 장치. - 제 11 항에 있어서,
용량선을 더 포함하고,
전기를 전도할 수 있는 상기 투광성을 갖는 막은 반도체 재료를 함유하고,
상기 반도체 장치는, 상기 용량선에 인가된 전위가 상기 용량 소자의 문턱 전압에 의해 상기 화소 전극에 공급될 전위보다 일정하게 낮게 되거나, 상기 반도체 장치가 사용될 때에는 높게 되도록 구성되는, 반도체 장치. - 제 11 항에 따른 반도체 장치를 포함하는 표시 장치.
- 제 11 항에 따른 반도체 장치를 포함하는 전자기기.
- 반도체 장치로서,
기판;
상기 기판 위의 제 1 절연막;
상기 제 1 절연막 위의 제 2 절연막;
상기 제 2 절연막 위의 제 3 절연막;
상기 제 3 절연막 위의 투광성을 갖는 화소 전극;
게이트 전극;
상기 게이트 전극 위의 상기 제 1 절연막; 및
상기 제 1 절연막 위에 있고, 상기 게이트 전극과 중첩하며, 상기 화소 전극에 전기적으로 접속되는 금속 산화물 반도체막을 포함하는 트랜지스터;
상기 제 1 절연막 위에 제 1 용량 소자 전극으로서 전기를 전도할 수 있는 투광성을 갖는 막;
상기 제 1 용량 소자 전극 위에 용량 소자 유전체막으로서의 상기 제 2 절연막의 일부 및 상기 제 3 절연막의 일부; 및
상기 용량 소자 유전체막 위의 제 2 용량 소자 전극으로서의 상기 화소 전극을 포함하는 용량 소자를 포함하고,
상기 금속 산화물 반도체막과 상기 제 1 용량 소자 전극은 동일한 막으로부터 형성되고,
상기 제 1 절연막과 상기 제 2 절연막은 각각 상기 금속 산화물 반도체막과 직접 접촉하는 제 1 산화 절연막과 제 2 산화 절연막을 각각 포함하고,
상기 제 2 절연막은 상기 제 2 절연막 위에 있고, 상기 금속 산화물 반도체막과 중첩하는 질화 절연막을 더 포함하고,
상기 제 1 용량 소자 전극은 상기 질화 절연막과 직접 접촉하고,
상기 제 2 절연막과 상기 제 3 절연막은 상기 금속 산화물 반도체막을 덮는, 반도체 장치. - 제 21 항에 있어서,
상기 제 1 산화 절연막은 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 이용한 화학 기상 성장법에 의해 형성되고,
상기 제 3 절연막은 유기 실란 가스를 이용한 화학 기상 성장법에 의해 형성된 제 3 산화 절연막인, 반도체 장치. - 제 21 항에 있어서,
상기 제 1 절연막은 상기 제 1 산화 절연막 아래에 질화 절연막을 포함하고,
상기 제 1 용량 소자 전극은 상기 질화 절연막과 접촉하는, 반도체 장치. - 제 21 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 1×1019atoms/㎤ 보다 크고 1×1022atoms/㎤ 이하인 농도를 갖는 도펀트를 더 함유하는, 반도체 장치. - 제 21 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 상기 금속 산화물 반도체막보다 질소 농도가 높은, 반도체 장치. - 제 21 항에 있어서,
상기 제 1 용량 소자 전극과 상기 금속 산화물 반도체막은 산화물 반도체막으로부터 형성되고,
상기 제 1 용량 소자 전극은 상기 금속 산화물 반도체막보다 수소 농도가 높은, 반도체 장치. - 제 21 항에 있어서,
용량선을 더 포함하고,
전기를 전도할 수 있는 상기 투광성을 갖는 막은 반도체 재료를 함유하고,
상기 반도체 장치는, 상기 용량선에 인가된 전위가 상기 용량 소자의 문턱 전압에 의해 상기 화소 전극에 공급될 전위보다 일정하게 낮게 되거나, 상기 반도체 장치가 사용될 때에는 높게 되도록 구성되는, 반도체 장치. - 제 21 항에 따른 반도체 장치를 포함하는 표시 장치.
- 제 21 항에 따른 반도체 장치를 포함하는 전자기기.
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