JP6245898B2 - 半導体装置 - Google Patents

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Description

本明細書などで開示する発明は半導体装置に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してきている。フラットパネルディスプレイなどの表示装置において、行方向及び列方向に配設された画素内には、スイッチング素子であるトランジスタと、当該トランジスタと電気的に接続された液晶素子と、当該液晶素子と並列に接続された容量素子とが設けられている。
当該トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）シリコン又はポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す。）は、トランジスタの半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１及び特許文献２を参照。）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
容量素子は一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくとも一方の電極は、トランジスタを構成するゲート電極、ソース電極又はドレイン電極など遮光性を有する導電膜で形成されていること多い。
また、容量素子の容量値を大きくするほど、電界を加えた状況において、液晶素子の液晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示させる表示装置において、当該期間を長くできることは、画像データを書き換える回数を低減することができ、消費電力の低減が望める。
容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら、上記表示装置において、一対の電極が重畳している面積を大きくするために遮光性を有する導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
そこで、上記課題に鑑みて、本発明の一態様は、開口率が高く、且つ電荷容量を増大させることが可能な容量素子を有する半導体装置を提供することを課題の一とする。
本発明の一態様は、トランジスタと、透光性を有する容量素子とが設けられた半導体装置である。具体的には、当該容量素子において、透光性を有する半導体膜が一方の電極として機能し、画素電極などの透光性を有する導電膜が当該容量素子の他方の電極として機能し、透光性を有する絶縁膜が誘電体膜として機能し、該透光性を有する絶縁膜が、第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜である半導体装置である。
また、本発明の一態様は、透光性を有する半導体膜を含むトランジスタと、一対の電極の間に誘電体膜が設けられた容量素子と、トランジスタと電気的に接続された画素電極とを有し、容量素子において、トランジスタの透光性を有する半導体膜と同一表面上に形成される透光性を有する半導体膜が一方の電極として機能し、画素電極が他方の電極として機能し、透光性を有する半導体膜上に設けられた透光性を有する絶縁膜が誘電体膜として機能し、該透光性を有する絶縁膜が、第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜であることを特徴とする半導体装置である。
第１の酸化絶縁膜は、シリコンを含む堆積性気体及び酸化性気体を用いた化学気相成長法により形成された酸化絶縁膜である。窒化絶縁膜は、化学気相成長法または物理気相成長法により形成された窒化絶縁膜である。第２の酸化絶縁膜は、有機シランガスを用いた化学気相成長法により形成された酸化絶縁膜である。
窒化絶縁膜上に、有機シランガスを用いた化学気相成長法により酸化絶縁膜を形成することで、トランジスタ及び容量素子が設けられる素子部の表面の平坦性を高めることができる。また、トランジスタ及び有機シランガスを用いた化学気相成長法により形成された酸化絶縁膜の間に、窒化絶縁膜を設けることで、該酸化絶縁膜に含まれる炭素等の不純物がトランジスタに移動することを防ぐことが可能であり、トランジスタのばらつきを低減することができる。
また、透光性を有する半導体膜は、酸化物半導体を用いて形成することができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、可視光に対する透過率が大きいためである。
透光性を有する容量素子は、トランジスタの作製工程を利用することで作製できる。容量素子の一方の電極は、トランジスタの透光性を有する半導体膜を形成する工程を利用でき、容量素子の誘電体膜は、トランジスタの透光性を有する半導体膜上に設けられる絶縁膜を形成する工程を利用でき、容量素子の他方の電極は、トランジスタと電気的に接続される画素電極を形成する工程を利用することができる。このため、トランジスタに含まれる透光性を有する半導体膜と、容量素子の一方の電極とは、同じ金属元素で構成される。
容量素子の一方の電極として、トランジスタの透光性を有する半導体膜を形成する工程で形成した半導体膜を用いる場合、当該半導体膜の導電率を増大させてもよい。例えば、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上を半導体膜に添加することが好ましい。なお、上記元素を当該半導体膜に添加する方法としては、イオン注入法又はイオンドーピング法などがあり、当該半導体膜を上記元素含むプラズマに曝すことでも上記元素を添加することができる。この場合、容量素子の一方の電極はｎ型の半導体膜であり、その導電率は、１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。
上記構成とすることで、容量素子は透光性を有するため、画素内のトランジスタが形成される箇所以外の領域に大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、容量素子において、誘電体膜はトランジスタの透光性を有する半導体膜上に設けられた絶縁膜を用いることから、当該絶縁膜と同じ積層構造とすることができる。例えば、トランジスタの透光性を有する半導体膜上に設けられた絶縁膜を、第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜とする場合、容量素子の誘電体膜を第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜とすることができる。
また、容量素子において、トランジスタの透光性を有する半導体膜上に設けられた絶縁膜を第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜とする場合、当該酸化絶縁膜を形成した後に容量素子が形成される領域のみ当該第１の酸化絶縁膜を除去することで、容量素子の誘電体膜を、窒化絶縁膜及び第２の酸化絶縁膜とすることができる。別言すると、当該窒化絶縁膜が容量素子の一対の電極として機能する半導体膜に接する。半導体膜は酸化物半導体で形成されているため、窒化絶縁膜と半導体膜が接することで、該窒化絶縁膜と当該半導体膜の界面に欠陥準位（界面準位）が形成される。または／及び、窒化絶縁膜をプラズマＣＶＤ法またはスパッタリング法で成膜すると、当該半導体膜がプラズマに曝され、酸素欠損が生成される。更には、当該窒化絶縁膜に含まれる窒素又は／及び水素が当該半導体膜に移動する。欠陥準位または酸素欠損に窒化絶縁膜に含まれる水素が入ることで、キャリアである電子が生成される。この結果、当該半導体膜は、導電率が増大し、ｎ型となり、導電性を有する膜となる。即ち、導体としての特性を有する金属酸化物膜を形成することができる。また、誘電体膜の厚さを薄くすることが可能であるため、容量素子の電荷容量を増大させることができる。
上記より、容量素子において、窒化絶縁膜が上記半導体膜に接する構造とすることで、イオン注入法又はイオンドーピング法など、導電率を増大させる元素を上記半導体膜に添加する工程を省略することができ、半導体装置の歩留まりを向上させ、作製コストを低減することができる。
なお、トランジスタの透光性を有する半導体膜を酸化物半導体を用いて形成し、第１の酸化絶縁膜、窒化絶縁膜、及び第２の酸化絶縁膜が順に積層された絶縁膜を当該透光性を有する半導体膜上に設けられる絶縁膜とする場合、当該酸化絶縁膜は窒素及び水素を透過させにくい、すなわち窒素に対するバリア性を有していることが好ましい。
このようにすることで、トランジスタの透光性を有する半導体膜に窒素及び水素の一方又は双方が拡散することを抑制でき、トランジスタの電気特性変動を抑制することができる。
上記において、本発明の一態様である半導体装置は、トランジスタのゲート電極を含む走査線と、走査線と平行方向に延伸し、走査線と同一表面上に設けられた容量線とが設けられている。容量素子の一方の電極（半導体膜）は、トランジスタのソース電極又はドレイン電極を形成する際に形成することができる導電膜によって容量線と電気的に接続されている。または、容量素子に含まれる半導体膜を用いて容量線が形成される。
また、容量線は、走査線と平行方向に延伸し、走査線と同一表面上に設けることに限らず、トランジスタのソース電極又はドレイン電極を含む信号線と平行方向に延伸し、信号線と同一表面上に設け、容量素子の一方の電極（半導体膜）と電気的に接続させてもよい。
また、容量線は、隣接する画素に含まれる容量素子それぞれと接続してもよい。この場合、隣接する画素の間に容量線が設けられてもよい。
また、容量素子の一方の電極として、トランジスタの透光性を有する半導体膜と同時に形成した半導体膜を用いる場合、当該半導体膜と容量線とに接する導電膜は、当該半導体膜の端部に接して設けられてもよく、例えば、当該半導体膜の外周に沿って接して設けられることができる。このようにすることで、当該半導体膜の導電性を増大させることができる。
なお、本発明の一態様である半導体装置を作製する作製方法についても本発明の一態様に含まれる。
本発明の一態様より、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を提供することができる。
本発明の一態様である半導体装置を説明する図、及び画素を説明する回路図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置の作製方法を説明する断面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する上面図。 本発明の一態様である半導体装置を説明する断面図。 本発明の一態様である半導体装置を説明する断面図及び上面図。 本発明の一態様である半導体装置を用いた電子機器を説明する図。 本発明の一態様である半導体装置を用いた電子機器を説明する図。 試料構造を説明する図である。 シート抵抗を説明する図である。 ＳＩＭＳの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 シート抵抗を説明する図である。 シート抵抗を説明する図である。 ＩｎＧａＺｎＯ４のバルクモデルを説明する図。 ＶｏＨの形成エネルギー及び熱力学的遷移レベルを説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ処理を行った後にエッチング処理を行う場合は、フォトリソグラフィ処理で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について、図面を用いて説明する。なお、本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。
＜半導体装置の構成＞
図１（Ａ）に、半導体装置の一例を示す。図１（Ａ）に示す半導体装置は、画素部１００と、走査線駆動回路１０４と、信号線駆動回路１０６と、各々が平行又は略平行に配設され、且つ走査線駆動回路１０４によって電位が制御されるｍ本の走査線１０７と、各々が平行又は略平行に配設され、且つ信号線駆動回路１０６によって電位が制御されるｎ本の信号線１０９と、を有する。さらに、画素部１００はマトリクス状に配設された複数の画素１０１を有する。また、走査線１０７に沿って、各々が平行又は略平行に配設された容量線１１５を有する。なお、容量線１１５は、信号線１０９に沿って、各々が平行又は略平行に配設されていてもよい。
各走査線１０７は、画素部１００においてｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。また、各信号線１０９は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。ｍ、ｎは、ともに１以上の整数である。また、各容量線１１５は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの行に配設されたｎ個の画素１０１と電気的に接続される。なお、容量線１１５が、信号線１０９に沿って、各々が平行又は略平行に配設されている場合は、ｍ行ｎ列に配設された画素１０１のうち、いずれかの列に配設されたｍ個の画素１０１に電気的と接続される。
図１（Ｂ）は、図１（Ａ）に示す半導体装置が有する画素１０１の回路図の一例である。図１（Ｂ）に示す画素１０１は、走査線１０７及び信号線１０９と電気的に接続されたトランジスタ１０３と、一方の電極がトランジスタ１０３のドレイン電極と電気的に接続され、他方の電極が一定の電位を供給する容量線１１５と電気的に接続された容量素子１０５と、画素電極がトランジスタ１０３のドレイン電極及び容量素子１０５の一方の電極に電気的に接続され、画素電極と対向して設けられる電極（対向電極）が対向電位を供給する配線に電気的に接続された液晶素子１０８と、を有する。
液晶素子１０８は、トランジスタ１０３及び画素電極が形成される基板と、対向電極が形成される基板とで挟持される液晶の光学的変調作用によって、光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（縦方向の電界又は斜め方向の電界を含む。）によって制御される。なお、画素電極が形成される基板において対向電極（共通電極ともいう。）が形成される場合、液晶にかかる電界は横方向の電界となる。
次いで、液晶表示装置の画素１０１の具体的な例について説明する。画素１０１の上面図を図２に示す。なお、図２においては、対向電極及び液晶素子を省略する。
図２において、走査線１０７は、信号線１０９に略直交する方向（図中左右方向）に延伸して設けられている。信号線１０９は、走査線１０７に略直交する方向（図中上下方向）に延伸して設けられている。容量線１１５は、走査線１０７と平行方向に延伸して設けられている。なお、走査線１０７及び容量線１１５は、走査線駆動回路１０４（図１（Ａ）を参照。）と電気的に接続されており、信号線１０９は、信号線駆動回路１０６（図１（Ａ）を参照。）に電気的に接続されている。
トランジスタ１０３は、走査線１０７及び信号線１０９が交差する領域に設けられている。トランジスタ１０３は、少なくとも、チャネル形成領域を有する半導体膜１１１と、ゲート電極と、ゲート絶縁膜（図２に図示せず。）と、ソース電極と、及びドレイン電極とを含む。なお、走査線１０７において、半導体膜１１１と重畳する領域はトランジスタ１０３のゲート電極として機能する。信号線１０９において、半導体膜１１１と重畳する領域はトランジスタ１０３のソース電極として機能する。導電膜１１３において、半導体膜１１１と重畳する領域はトランジスタ１０３のドレイン電極として機能する。このため、ゲート電極、ソース電極、及びドレイン電極をそれぞれ、走査線１０７、信号線１０９、及び導電膜１１３と示す場合がある。また、図２において、走査線１０７は、上面形状において端部が半導体膜の端部より外側に位置する。このため、走査線１０７はバックライトなどの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる半導体膜１１１に光が照射されず、トランジスタの電気特性の変動を抑制することができる。
また、酸化物半導体は適切な条件にて処理することでトランジスタのオフ電流を極めて低減することができるため、本発明の一態様では半導体膜１１１は酸化物半導体を用いる。これにより、半導体装置の消費電力を低減することができる。
また、導電膜１１３は、開口１１７を通じて透光性を有する導電膜で形成される画素電極１２１と電気的に接続されている。なお、図２において、画素電極１２１はハッチングを省略して図示している。
容量素子１０５は、画素１０１内の容量線１１５及び信号線１０９で囲まれる領域に設けられている。容量素子１０５は、開口１２３に設けられた導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子１０５は、酸化物半導体で形成される半導体膜１１９と、画素電極１２１と、誘電体膜として、トランジスタ１０３上に形成される絶縁膜（図２に図示せず。）とで構成されている。半導体膜１１９、画素電極１２１、及び誘電体膜はそれぞれ透光性を有するため、容量素子１０５は透光性を有する。
このように半導体膜１１９は透光性を有するため、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた半導体装置を得ることができる。例えば、解像度の高い半導体装置、例えば液晶表示装置においては、画素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い半導体装置において、容量素子に蓄積される電荷容量が小さくなる。しかしながら、本実施の形態に示す容量素子１０５は透光性を有するため、当該容量素子を画素に設けることで、各画素において十分な電荷容量を得つつ、開口率を高めることができる。代表的には、画素密度が２００ｐｐｉ以上、さらには３００ｐｐｉ以上である高解像度の半導体装置に好適に用いることができる。また、本発明の一態様は、高解像度の表示装置においても、開口率を高めることができるため、バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減することができる。
ここで、酸化物半導体を用いたトランジスタの特徴について記載する。酸化物半導体を用いたトランジスタはｎチャネル型トランジスタである。また、酸化物半導体に含まれる酸素欠損に起因してキャリアが生成されることがあり、トランジスタの電気特性及び信頼性を低下させる恐れがある。例えば、トランジスタのしきい値電圧をマイナス方向に変動し、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうことがある。このように、ゲート電圧が０Ｖの場合にドレイン電流が流れてしまうトランジスタをノーマリーオン特性という。なお、ゲート電圧が０Ｖの場合にドレイン電流が流れていないとみなすことができるトランジスタをノーマリーオフ特性という。
そこで、半導体膜１１１に酸化物半導体を用いる際、半導体膜１１１に含まれる欠陥、代表的には酸素欠損はできる限り低減されていることが好ましい。例えば、磁場の向きを膜面に対して平行に印加した電子スピン共鳴法によるｇ値＝１．９３のスピン密度（半導体膜１１１に含まれる欠陥密度に相当する。）は、測定器の検出下限以下まで低減されていることが好ましい。半導体膜１１１に含まれる欠陥、代表的には酸素欠損をできる限り低減することで、トランジスタ１０３がノーマリーオン特性となることを抑制することができ、半導体装置の電気特性及び信頼性を向上させることができる。
トランジスタのしきい値電圧のマイナス方向への変動は酸素欠損だけではなく、酸化物半導体に含まれる水素（水などの水素化合物を含む。）によっても引き起こされることがある。酸化物半導体に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（又は酸素が脱離した部分）に欠損（酸素欠損ともいえる。）を形成する。また、水素の一部が酸素と反応することで、キャリアである電子を生成してしまう。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
そこで、半導体膜１１１に酸化物半導体を用いる際、半導体膜１１１は水素ができる限り低減されていることが好ましい。具体的には、半導体膜１１１において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
また、半導体膜１１１は、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタ１０３のオフ電流を増大させることがある。
また、半導体膜１１１に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該半導体膜１１１において、窒素はできる限り低減されていることが好ましい、例えば、窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
このように、不純物（水素、窒素、アルカリ金属又はアルカリ土類金属など）をできる限り低減させ、高純度化させた酸化物半導体膜を用いて半導体膜１１１を形成することで、トランジスタ１０３がノーマリーオン特性となることを抑制でき、トランジスタ１０３のオフ電流を極めて低減することができる。従って、良好な電気特性に有する半導体装置を作製できる。また、信頼性を向上させた半導体装置を作製することができる。
なお、高純度化された酸化物半導体膜を用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で除した数値に相当するオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜を用いたトランジスタは、オフ電流が著しく小さい。
次いで、図２の一点鎖線Ａ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、一点鎖線Ｃ１−Ｃ２間、の断面図を図３に示す。また、走査線駆動回路１０４の上面図を省略すると共に、走査線駆動回路１０４の断面図をＤ１−Ｄ２に示す。なお、ここでは、走査線駆動回路１０４に設けられるトランジスタの断面図を示すが、当該トランジスタは信号線駆動回路１０６に設けることができる。
はじめに、画素１０１のＡ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、及び一点鎖線Ｃ１−Ｃ２間の構造について説明する。基板１０２上に、トランジスタ１０３のゲート電極を含む走査線１０７と、走査線１０７と同一表面上に設けられている容量線１１５とが設けられている。走査線１０７及び容量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に半導体膜１１１が設けられており、ゲート絶縁膜１２７上に半導体膜１１９が設けられている。半導体膜１１１上、及びゲート絶縁膜１２７上にトランジスタ１０３のソース電極を含む信号線１０９と、トランジスタ１０３のドレイン電極を含む導電膜１１３とが設けられている。ゲート絶縁膜１２７には容量線１１５に達する開口１２３が設けられており、開口１２３、ゲート絶縁膜１２７上、及び半導体膜１１９上に導電膜１２５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、半導体膜１１１上、導電膜１１３上、導電膜１２５上、半導体膜１１９上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７が設けられている。絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７には導電膜１１３に達する開口１１７（図２参照。）が設けられており、開口１１７（図２参照。）及び絶縁膜１３７上に画素電極１２１が設けられている。
本実施の形態に示す容量素子１０５は、一対の電極のうち一方の電極が半導体膜１１１と同じ工程で形成された半導体膜１１９であり、一対の電極のうち他方の電極が画素電極１２１であり、一対の電極の間に設けられた誘電体膜が絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７である。
次に、走査線駆動回路１０４に設けられるトランジスタの構造について説明する。基板１０２上に、トランジスタ６２３のゲート電極６２７が設けられている。ゲート電極６２７上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７のゲート電極６２７と重畳する領域上に半導体膜６３１が設けられている。半導体膜６３１上、及びゲート絶縁膜１２７上にトランジスタ６２３のソース電極６２９及びドレイン電極６３３が設けられている。ゲート絶縁膜１２７上、ソース電極６２９上、半導体膜６３１上、ドレイン電極６３３上に、トランジスタ６２３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７が設けられている。絶縁膜１３７上には、導電膜６４１が設けられている。
なお、基板１０２と、走査線１０７、容量線１１５及びゲート電極６２７、並びにゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
トランジスタ６２３において、半導体膜６３１を介して、ゲート電極６２７と重なる導電膜６４１を設けることで、異なるドレイン電圧において、オン電流の立ち上がりゲート電圧のばらつきを低減することができる。また、導電膜６４１と対向する半導体膜６３１の面において、ソース電極６２９及びドレイン電極６３３の間に流れる電流を制御することが可能であり、異なるトランジスタにおける電気特性のばらつきを低減することができる。また、導電膜６４１を設けることで、周囲の電界の変化が半導体膜６３１へ与える影響を軽減し、トランジスタの信頼性を向上させることができる。さらには、導電膜６４１の電位を、駆動回路の最低電位（Ｖｓｓ、例えばソース電極６２９の電位を基準とする場合、ソース電極６２９の電位）と同電位またはそれと同等電位とすることで、トランジスタのしきい値電圧の変動を低減することが可能であり、トランジスタの信頼性を高めることができる。
絶縁膜１２９及び絶縁膜１３１は、例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などの酸化絶縁材料を用いた、単層構造又は積層構造で設けることができる。
絶縁膜１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁膜１３１の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
また、絶縁膜１３２は、例えば窒化酸化シリコン、窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化絶縁材料を用いた、単層構造又は積層構造で設けることができる。
絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けてもよい。当該窒化絶縁膜としては、例えば、ＴＤＳ分析によって測定される水素分子の放出量が、５．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、好ましくは３．０×１０２１ａｔｏｍｓ／ｃｍ３未満であり、さらに好ましくは１．０×１０２１ａｔｏｍｓ／ｃｍ３未満である窒化絶縁膜である。
絶縁膜１３２は、外部から水素や水などの不純物の侵入を抑制する機能を発揮できる厚さとする。例えば、５０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１５０ｎｍ以下、さらに好ましくは５０ｎｍ以上１００ｎｍ以下とすることができる。
また、絶縁膜１３７としては、有機シランガスを用いたＣＶＤ法（化学気相成長法）により形成した酸化絶縁膜、代表的には酸化シリコン膜を用いることができる。
絶縁膜１３７として、有機シランガスを用いたＣＶＤ法により形成した酸化シリコン膜を設ける。当該酸化シリコン膜は３００ｎｍ以上６００ｎｍ以下で設けることができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物を用いることができる。
絶縁膜１３７を有機シランガスを用いたＣＶＤ法により形成した酸化シリコン膜で形成することで、基板１０２上に形成される素子部表面の平坦性を高めることが可能である。この結果、有機樹脂で形成される平坦化膜を設けなくとも、液晶の配向乱れを低減し、光漏れの低減が可能であると共に、コントラストを高めることができる。ここで、素子部とは、基板１０２上に形成されるトランジスタ、トランジスタ上に設けられる保護絶縁膜（絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７）、容量素子、保護絶縁膜上に形成される導電膜を含む。なお、絶縁膜１２９は設けない構造であってもよい。
また、トランジスタ１０３及びトランジスタ６２３と、絶縁膜１３７との間に窒化絶縁膜である絶縁膜１３２を設けることで、該酸化シリコン膜に含まれる炭素等の不純物が絶縁膜１３２でブロッキングされ、トランジスタ１０３及びトランジスタ６２３の半導体膜１１１及び半導体膜６３１への不純物の移動が低減されるため、トランジスタの電気特性のばらつきを低減することが可能である。
さらに、絶縁膜１２９及び絶縁膜１３１の一方又は双方は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜であることが好ましい。このようにすることで、当該半導体膜１１１、６３１からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を半導体膜１１１、６３１に移動させることができる。半導体膜１１１、６３１に移動した酸素は、半導体膜１１１、６３１を形成する酸化物半導体に含まれる酸素欠損を低減することが可能となる。例えば、昇温脱離ガス分析（以下、ＴＤＳ分析とする。）によって測定される酸素分子の放出量が、１．０×１０１８分子／ｃｍ３以上ある酸化絶縁膜を用いることで、当該半導体膜１１１、６３１に含まれる酸素欠損を低減することができる。なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方において、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）が部分的に存在している酸化絶縁膜であってもよく、少なくとも半導体膜１１１、６３１と重畳する領域に酸素過剰領域が存在することで、当該半導体膜１１１、６３１からの酸素の脱離を防止するとともに、酸素過剰領域に含まれる当該酸素を半導体膜１１１、６３１に移動させ、酸素欠損を低減することが可能となる。
絶縁膜１３１が化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である場合、絶縁膜１２９は、酸素を透過する酸化絶縁膜とすることが好ましい。なお、絶縁膜１２９において、外部から絶縁膜１２９に入った酸素は、全て絶縁膜１２９を通過して移動せず、絶縁膜１２９にとどまる酸素もある。また、あらかじめ絶縁膜１２９に含まれており、絶縁膜１２９から外部に移動する酸素もある。そこで、絶縁膜１２９は酸素の拡散係数が大きい酸化絶縁膜であることが好ましい。
また、絶縁膜１２９は、酸化物半導体を用いて形成される半導体膜１１１及び半導体膜６３１と接することから、酸素を透過させるだけではなく、半導体膜１１１及び半導体膜６３１との界面準位が少なくなる酸化絶縁膜であることが好ましい。例えば、絶縁膜１２９は絶縁膜１３１よりも膜中の欠陥密度が低い酸化絶縁膜であることが好ましい。具体的には、電子スピン共鳴測定によるｇ値＝２．００１（Ｅ´−ｃｅｎｔｅｒ）のスピン密度が３．０×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５．０×１０１６ｓｐｉｎｓ／ｃｍ３以下の酸化絶縁膜である。なお、電子スピン共鳴測定によるｇ値＝２．００１のスピン密度は、絶縁膜１２９に含まれるダングリングボンドの存在量に対応する。
また、絶縁膜１２９及び絶縁膜１３１の一方又は双方が窒素に対するバリア性を有する絶縁膜であることが好ましい。例えば、緻密な酸化絶縁膜とすることで窒素に対するバリア性を有することができ、具体的には、２５℃において０．５重量％のフッ酸を用いた場合のエッチング速度が１０ｎｍ／分以下である酸化絶縁膜とすることが好ましい。
なお、絶縁膜１２９及び絶縁膜１３１の一方又は双方を、酸化窒化シリコン又は窒化酸化シリコンなど、窒素を含む酸化絶縁膜とする場合、ＳＩＭＳより得られる窒素濃度は、ＳＩＭＳ検出下限以上３×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。このようにすることで、トランジスタ１０３に含まれる半導体膜１１１及び半導体膜６３１への窒素の移動量を少なくすることができる。また、このようにすることで、窒素を含む酸化絶縁膜自体の欠陥量を少なくすることができる。
また、画素における信号線１０９及び画素電極１２１の間に、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７を設けることで、信号線１０９及び画素電極１２１の間隔が広くなるため、寄生容量を低減することが可能であり、信号線１０９に印加される信号電圧の遅れに伴う、表示ムラや消費電力の増加を低減することができる。また、走査線駆動回路におけるトランジスタ６２３において、半導体膜６３１と導電膜６４１の間隔が広くなるため、導電膜６４１が半導体膜６３１に影響する電界を緩和しつつ、トランジスタ６２３の電気特性のばらつきを低減することができる。この結果、表示品位の優れた半導体装置を得ることができる。
以下に、上記構造の構成要素について詳細を記載する。
基板１０２の材質などに大きな制限はないが、少なくとも、半導体装置の作製工程において行う熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、プラスチック基板などがあり、ガラス基板としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また、ステンレス合金などの透光性を有していない基板を用いることもできる。その場合は、基板表面に絶縁膜を設けることが好ましい。なお、基板１０２として石英基板、サファイア基板、単結晶半導体基板、多結晶半導体基板、化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることもできる。
走査線１０７、容量線１１５、及びゲート電極６２７は大電流を流すため、金属膜で形成することが好ましく、代表的には、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料又はこれらを主成分とする合金材料を用いた、単層構造又は積層構造で設ける。
走査線１０７、容量線１１５、及びゲート電極６２７の一例としては、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、銅−マグネシウム−アルミニウム合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造などがある。
また、走査線１０７、容量線１１５、及びゲート電極６２７の材料として、画素電極１２１に適用可能な透光性を有する導電性材料を用いることができる。
さらに、走査線１０７、容量線１１５、及びゲート電極６２７の材料として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含むＳｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの材料は５ｅＶ（電子ボルト）以上の仕事関数を有する。トランジスタ１０３の半導体膜１１１を酸化物半導体を用いて形成する場合、走査線１０７（トランジスタ１０３のゲート電極）として窒素を含む金属酸化物を用いることで、トランジスタ１０３のしきい値電圧をプラス方向に変動させることができ、所謂ノーマリーオフ特性を有するトランジスタを実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物を用いる場合、少なくとも半導体膜１１１より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。
走査線１０７、容量線１１５、及びゲート電極６２７において、低抵抗材料であるアルミニウムや銅を用いることが好ましい。アルミニウムや銅を用いることで、信号遅延を低減し、表示品位を高めることができる。なお、アルミニウムは耐熱性が低く、ヒロック、ウィスカー、あるいはマイグレーションによる不良が発生しやすい。アルミニウムのマイグレーションを防ぐため、アルミニウムに、モリブデン、チタン、タングステンなどの、アルミニウムよりも融点の高い金属材料を積層することが好ましい。また、銅を用いる場合も、マイグレーションによる不良や銅元素の拡散を防ぐため、銅に、モリブデン、チタン、タングステンなどの、銅よりも融点の高い金属材料を積層することが好ましい。
ゲート絶縁膜１２７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などの絶縁材料を用いた、単層構造又は積層構造で設ける。なお、半導体膜１１１との界面特性を向上させるため、ゲート絶縁膜１２７において少なくとも半導体膜１１１と接する領域は酸化絶縁膜で形成することが好ましい。
また、ゲート絶縁膜１２７に、酸素、水素、水などに対するバリア性を有する絶縁膜を設けることで、半導体膜１１１からの酸素の外部への拡散と、外部から当該半導体膜１１１への水素、水等の侵入を防ぐことができる。酸素、水素、水等などに対するバリア性を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜、窒化シリコン膜などがある。
また、ゲート絶縁膜１２７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素を有するハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素を有するハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタ１０３のゲートリークを低減できる。
また、ゲート絶縁膜１２７は、以下の積層構造とすることが好ましい。第１の窒化シリコン膜として、欠陥量が少ない窒化シリコン膜を設け、第１の窒化シリコン膜上に第２の窒化シリコン膜として、水素脱離量及びアンモニア脱離量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に、上記ゲート絶縁膜１２７で羅列した酸化絶縁膜のいずれかを設けることが好ましい。
第２の窒化シリコン膜としては、昇温脱離ガス分析法において、水素分子の脱離量が５×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下である窒化絶縁膜を用いることが好ましい。上記第１の窒化シリコン膜及び第２の窒化シリコン膜をゲート絶縁膜１２７の一部として用いることで、ゲート絶縁膜１２７として、欠陥量が少なく、且つ水素及びアンモニアの脱離量の少ないゲート絶縁膜を形成することができる。この結果、ゲート絶縁膜１２７に含まれる水素及び窒素の、半導体膜１１１への移動量を低減することが可能である。
酸化物半導体を用いたトランジスタにおいて、酸化物半導体を用いて形成される半導体膜１１１及びゲート絶縁膜の界面又はゲート絶縁膜に捕獲準位（界面準位ともいう。）が存在すると、トランジスタのしきい値電圧の変動、代表的にはしきい値電圧のマイナス方向への変動、及びトランジスタがオン状態となるときにドレイン電流が一桁変化するのに必要なゲート電圧を示すサブスレッショルド係数（Ｓ値）の増大の原因となる。この結果、トランジスタごとに電気特性がばらつくという問題がある。このため、ゲート絶縁膜として、欠陥量の少ない窒化シリコン膜を用いることで、また、半導体膜１１１と接する領域に酸化絶縁膜を設けることで、しきい値電圧のマイナスシフトを低減すると共に、Ｓ値の増大を抑制することができる。
ゲート絶縁膜１２７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１は酸化物半導体を用いて形成される。当該酸化物半導体は、非晶質構造、単結晶構造、又は多結晶構造とすることができる。また、半導体膜１１１、半導体膜１１９、及び半導体膜６３１は、同じ金属元素で構成される。また、半導体膜１１１、半導体膜１１９、及び半導体膜６３１の厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることである。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１に適用可能な酸化物半導体として、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０３のオフ電流を低減することができる。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１に適用可能な酸化物半導体は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含む金属酸化物であることが好ましい。又は、ＩｎとＺｎの双方を含む金属酸化物であることが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一又は複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）などがある。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１に適用できる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二種類の金属を含む酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三種類の金属を含む酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四種類の金属を含む酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物を用いるとよい。なお、金属酸化物に含まれる金属元素の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより、電界効果移動度を上げることができる。
トランジスタ１０３のソース電極を含む信号線１０９、トランジスタ１０３のドレイン電極を含む導電膜１１３、及び容量素子１０５の半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５、並びにソース電極６２９及びドレイン電極６３３は、走査線１０７、容量線１１５、及びゲート電極６２７に適用できる材料を用いた、単層構造又は積層構造で設ける。
画素電極１２１及び導電膜６４１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料で形成される。
ここで、本実施の形態に示す画素１０１に含まれる各構成要素の接続について、図１（Ｃ）に示す回路図及び図３に示す断面図を用いて説明する。
図１（Ｃ）は、図１（Ａ）に示す半導体装置が有する画素１０１の詳細な回路図の一例である。図１（Ｃ）及び図３に示すように、トランジスタ１０３は、ゲート電極を含む走査線１０７と、ソース電極を含む信号線１０９と、ドレイン電極を含む導電膜１１３とを有する。
容量素子１０５において、導電膜１２５を介して容量線１１５と電気的に接続する半導体膜１１９が一方の電極として機能する。また、ドレイン電極を含む導電膜１１３に電気的に接続する画素電極１２１が他方の電極として機能する。また、半導体膜１１９及び画素電極１２１の間に設けられる、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７が誘電体膜として機能する。
液晶素子１０８は、画素電極１２１、対向電極１５４、並びに画素電極１２１及び対向電極１５４の間に設けられる液晶層で構成される。
容量素子１０５において、半導体膜１１９は、半導体膜１１１と同一の構成であっても、容量素子１０５の電極として機能する。なぜなら、画素電極１２１をゲート電極と機能させ、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７をゲート絶縁膜と機能させ、容量線１１５をソース電極又はドレイン電極と機能させることが可能であり、この結果、容量素子１０５をトランジスタと同様に動作させ、半導体膜１１９を導通状態にすることができるからである。即ち、容量素子１０５をＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタとすることが可能である。ＭＯＳキャパシタは、しきい値電圧（Ｖｔｈ）よりも高い電圧がＭＯＳキャパシタを構成する電極の一方（容量素子１０５においては画素電極１２１）に加わると、充電される。また、容量線１１５に印加する電位を制御することで半導体膜１１９を導通状態とさせ、半導体膜１１９を容量素子の一方の電極として機能させることができる。この場合、容量線１１５に印加する電位を以下のようにする。画素電極１２１の電位は、液晶素子１０８（図１（Ｃ）を参照。）を動作させるために、ビデオ信号の中心電位を基準として、プラス方向及びマイナス方向に変動する。容量素子１０５（ＭＯＳキャパシタ）を常に導通状態にさせておくためには、容量線１１５の電位を、常に、画素電極１２１に印加する電位よりも容量素子１０５（ＭＯＳキャパシタ）のしきい値電圧分以上低くしておく必要がある。つまり、半導体膜１１９と半導体膜１１１は同一の構成であるため、容量線１１５の電位をトランジスタ１０３のしきい値電圧分以上低くしておけばよい。このようにすることで、半導体膜１１９を常に導通状態とすることが可能であり、容量素子１０５（ＭＯＳキャパシタ）を導通状態とすることができる。
また、半導体膜１１１及び半導体膜６３１上に設けられる絶縁膜１２９を、酸素を透過させると共に、半導体膜１１１及び半導体膜６３１との界面準位が少なくなる酸化絶縁膜とし、絶縁膜１３１を、酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とすることで、酸化物半導体を用いて形成される半導体膜１１１及び半導体膜６３１へ酸素を供給することが容易になり、当該半導体膜１１１及び半導体膜６３１からの酸素の脱離を防止すると共に、絶縁膜１３１に含まれる当該酸素を半導体膜１１１及び半導体膜６３１に移動させ、半導体膜１１１、６３１を形成する酸化物半導体に含まれる酸素欠損を低減することが可能となる。この結果、トランジスタ１０３がノーマリーオン特性となることを抑制することができると共に、容量素子１０５（ＭＯＳキャパシタ）が、常に導通状態とせしめるように、容量線１１５に印加する電位を制御することが可能であるため、半導体装置の電気特性及び信頼性を向上させることができる。
また、絶縁膜１３１上に設けられる絶縁膜１３２として、窒化絶縁膜を用いることで、外部から水素や水などの不純物が、半導体膜１１１及び半導体膜１１９に侵入することを抑制できる。さらには、絶縁膜１３２として、水素含有量が少ない窒化絶縁膜を設けることで、トランジスタ及び容量素子１０５（ＭＯＳキャパシタ）の電気特性変動を抑制することができる。
また、画素１０１内に容量素子１０５を大きく（大面積に）形成することができる。従って、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができる。
＜半導体装置の作製方法＞
次に、上記の半導体装置に示す基板１０２上に設けられた素子部の作製方法について、図４及び図５を用いて説明する。
まず、基板１０２に、走査線１０７、容量線１１５、及びゲート電極６２７を形成し、走査線１０７、容量線１１５、及びゲート電極６２７を覆うように後にゲート絶縁膜１２７に加工される絶縁膜１２６を形成し、絶縁膜１２６の走査線１０７と重畳する領域に半導体膜１１１を形成し、後に画素電極１２１が形成される領域と重畳するように半導体膜１１９を形成する。また、ゲート電極６２７と重畳する領域に半導体膜６３１を形成する（図４（Ａ）を参照。）。
走査線１０７、容量線１１５、及びゲート電極６２７は、上記列挙した材料を用いて導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該導電膜は、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、当該導電膜の厚さは特に限定されず、形成する時間や所望の抵抗率などを考慮して決めることができる。当該マスクは、例えばフォトリソグラフィ工程によって形成したレジストマスクとすることができる。また、当該導電膜の加工はドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。
絶縁膜１２６は、ゲート絶縁膜１２７に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法を用いて形成することができる。
また、ゲート絶縁膜１２７に酸化ガリウムを適用する場合は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて絶縁膜１２６を形成することができる。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１は、上記列挙した酸化物半導体を用いて酸化物半導体膜を形成し、当該酸化物半導体膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。このため、半導体膜１１１、半導体膜１１９、及び半導体膜６３１は同じ金属元素で構成される。当該酸化物半導体膜は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することができる。印刷法を用いることで、素子分離された半導体膜１１１及び半導体膜１１９を絶縁膜１２６上に直接形成することができる。スパッタリング法で当該酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置又はＤＣ電源装置などを適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。なお、当該マスクは、例えばフォトリソグラフィ工程によって形成したレジストマスクとすることができる。また、当該酸化物半導体膜の加工はドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度など）を適宜設定する。
半導体膜１１１、半導体膜１１９、及び半導体膜６３１を形成した後に加熱処理をし、酸化物半導体で形成される半導体膜１１１、半導体膜１１９、及び半導体膜６３１の脱水素化又は脱水化をすることが好ましい。当該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。なお、当該加熱処理は半導体膜１１１及び半導体膜１１９に加工する前の酸化物半導体膜に行ってもよい。
当該加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、又は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
当該加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、又は希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、又は希ガスに水素、水などが含まれないことが好ましい。不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、処理時間は３分〜２４時間とする。
なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜を設ける場合、当該下地絶縁膜は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムなどで形成することができる。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウムなどで形成することで、基板１０２から不純物、代表的にはアルカリ金属、水、水素などが、半導体膜１１１、半導体膜１１９、及び半導体膜６３１に拡散することを抑制できる。下地絶縁膜は、スパッタリング法又はＣＶＤ法を用いて形成することができる。
次に、絶縁膜１２６に容量線１１５に達する開口１２３を形成してゲート絶縁膜１２７を形成した後、トランジスタ１０３のソース電極を含む信号線１０９、トランジスタ１０３のドレイン電極を含む導電膜１１３、半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５を形成する。また、ソース電極６２９及びドレイン電極６３３を形成する（図４（Ｂ）を参照。）。
開口１２３は、絶縁膜１２６の容量線１１５と重畳する領域の一部が露出されるようにマスクを形成し、当該マスクを用いて加工することで形成できる。なお、当該マスク及び当該加工は、走査線１０７、容量線１１５、及びゲート電極６２７と同じようにして行うことができる。
信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、及びドレイン電極６３３は、信号線１０９、導電膜１１３、導電膜１２５、及びゲート電極６２７に適用できる材料を用いて導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。当該マスク及び当該加工は、走査線１０７、容量線１１５、及びゲート電極６２７と同じようにして行うことができる。
次に、半導体膜１１１、半導体膜１１９及び半導体膜６３１、信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、及びドレイン電極６３３、並びにゲート絶縁膜１２７上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成し、絶縁膜１３０上に絶縁膜１３３を形成する。また、絶縁膜１３３上に絶縁膜１３６を形成する（図５（Ａ）を参照。）。なお、絶縁膜１２８、絶縁膜１３０及び絶縁膜１３３は連続して形成することが好ましい。このようにすることで、絶縁膜１２８、絶縁膜１３０及び絶縁膜１３３のそれぞれの界面に不純物が混入することを抑制できる。
絶縁膜１２８は、絶縁膜１２９に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法により形成することができる。絶縁膜１３０は、絶縁膜１３１に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法により形成できる。絶縁膜１３３は、絶縁膜１３２に適用可能な材料を用いて、ＣＶＤ法又はスパッタリング法などの各種成膜方法により形成できる。絶縁膜１３６は、絶縁膜１３７に適用可能な材料を用いて、ＣＶＤ法により形成できる。
絶縁膜１２９に半導体膜１１１との界面準位が少なくなる酸化絶縁膜を適用する場合、絶縁膜１２８は以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスのシリコンを含む堆積性気体及び酸化性気体を導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に高周波電力を供給する条件である。
シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シランなどがある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素などがある。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜１２８（絶縁膜１２９）に含まれる水素含有量を低減することが可能であると共に、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドを低減することができる。絶縁膜１３０（絶縁膜１３１）から移動する酸素は、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドによって捕獲される場合があるため、絶縁膜１２８（絶縁膜１２９）に含まれるダングリングボンドが低減されていると、絶縁膜１３０（絶縁膜１３１）に含まれる酸素を効率よく半導体膜１１１及び半導体膜１１９へ移動させ、半導体膜１１１及び半導体膜１１９を形成する酸化物半導体に含まれる酸素欠損を低減することが可能である。この結果、当該半導体膜１１１及び半導体膜１１９に混入する水素量を低減できると共に、半導体膜１１１及び半導体膜１１９に含まれる酸素欠損を低減させることが可能である。
絶縁膜１３１を上記の酸素過剰領域を含む酸化絶縁膜又は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜とする場合、絶縁膜１３０は以下の形成条件を用いて形成できる。なお、ここでは当該酸化絶縁膜として、酸化シリコン膜又は酸化窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する、ことである。
絶縁膜１３０の原料ガスは、絶縁膜１２８に適用できる原料ガスとすることができる。
絶縁膜１３０の形成条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜１３０中における酸素含有量が化学量論的組成よりも多くなる。また、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力が弱い。したがって、後の工程の加熱処理によって膜中の酸素の一部を脱離させることができる。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、半導体膜１１１上に絶縁膜１２８が設けられている。このため、絶縁膜１３０の形成工程において、絶縁膜１２８が半導体膜１１１の保護膜となる。この結果、パワー密度の高い高周波電力を用いて絶縁膜１３０を形成しても、半導体膜１１１及び半導体膜６３１へのダメージを抑制できる。
また、絶縁膜１３０は膜厚を厚くすることで加熱によって脱離する酸素の量を多くすることができることから、絶縁膜１３０は絶縁膜１２８より厚く設けることが好ましい。絶縁膜１２８を設けることで絶縁膜１３０を厚く設ける場合でも被覆性を良好にすることができる。
絶縁膜１３２はスパッタリング法、ＣＶＤ法等を用いて形成することができる。絶縁膜１３２を水素含有量が少ない窒化絶縁膜で設ける場合、絶縁膜１３３は以下の形成条件を用いて形成できる。なお、ここでは当該窒化絶縁膜として、窒化シリコン膜を形成する場合について記載する。当該形成条件は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下とし、好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられた電極に高周波電力を供給する、ことである。
絶縁膜１３２の原料ガスとしては、シリコンを含む堆積性気体、窒素、及びアンモニアを用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シランなどがある。また、窒素の流量は、アンモニアの流量に対して５倍以上５０倍以下、好ましくは１０倍以上５０倍以下とすることが好ましい。なお、原料ガスとしてアンモニアを用いることで、シリコンを含む堆積性気体及び窒素の分解を促すことができる。これは、アンモニアがプラズマエネルギーや熱エネルギーによって解離し、解離することで生じるエネルギーが、シリコンを含む堆積性気体分子の結合及び窒素分子の結合の分解に寄与するためである。このようにすることで、水素含有量が少なく、外部から水素や水などの不純物の侵入を抑制することが可能な窒化シリコン膜を形成することができる。
絶縁膜１３６は、有機シランガス及び酸素を用い、基板温度を２００℃以上５５０℃以下、好ましくは３００℃以上４５０℃以下としたＣＶＤ法により形成する。
少なくとも絶縁膜１３０を形成した後に加熱処理を行い、絶縁膜１２８又は絶縁膜１３０に含まれる過剰酸素を半導体膜１１１及び半導体膜６３１に移動させ、半導体膜１１１及び半導体膜６３１を形成する酸化物半導体に含まれる酸素欠損を低減することが好ましい。なお、当該加熱処理は、半導体膜１１１及び半導体膜１１９の脱水素化又は脱水化を行う加熱処理の詳細を参照して適宜行うことができる。
次に、絶縁膜１２８、絶縁膜１３０、絶縁膜１３３、及び絶縁膜１３６の導電膜１１３と重畳する領域に、導電膜１１３に達する開口１１７（図２を参照。）を形成すると共に、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７を形成する。開口１１７（図２を参照。）は、開口１２３と同様にして形成することができる。
最後に、画素電極１２１及び導電膜６４１を形成することで、基板１０２に設けられる素子部を作製することができる（図５（Ｂ）を参照。）。画素電極１２１は、上記列挙した材料を用い、開口１１７を通じて導電膜１１３に接する導電膜を形成し、当該導電膜上にマスクを形成し、当該マスクを用いて加工することにより形成できる。なお、当該マスク及び当該加工は、走査線１０７及び容量線１１５と同じようにして行うことができる。
＜変形例１＞
本発明の一態様である半導体装置において、容量素子を構成する一方の電極である半導体膜１１９と容量線１１５との接続を適宜変更することができる。例えば、さらに開口率を高めるために、導電膜１２５を介せず、容量線に直接半導体膜が接する構造とすることができる。遮光膜となる導電膜１２５が形成されないため、画素の開口率をさらに高めることができる。
＜変形例２＞
本発明の一態様である半導体装置において、容量素子１０５を構成する一方の電極である半導体膜１１９と容量線１１５とを電気的に接続する導電膜１２５の上面形状を、適宜変更することができる。例えば、当該半導体膜１１９と導電膜１２５の接触抵抗を低減させるために、当該導電膜１２５を当該半導体膜１１９の外周に沿って接して設けることができる。なお、導電膜は、トランジスタ１０３のソース電極を含む信号線１０９及びトランジスタ１０３のドレイン電極を含む導電膜１１３と同じ形成工程で形成されることから遮光性を有する場合があるため、ループ状に形成することが好ましい。
＜変形例３＞
また、本発明の一態様である半導体装置において、容量素子に含まれる半導体膜及び容量線の構成を適宜変更することができる。本構造の具体例について、図６を用いて説明する。図６は、画素１７２の上面図であり、画素１７２のように、信号線１０９と平行な辺と比較して走査線１０７と平行な辺の方が長い形状とし、且つ容量線１７６が、信号線１０９と平行方向に延伸して設けられていてもよい。なお、信号線１０９及び容量線１７６は、信号線駆動回路１０６（図１（Ａ）を参照。）に電気的に接続されている。
容量素子１７４は、信号線１０９と平行方向に延伸して設けられた容量線１７６と接続されている。容量素子１７４は、半導体膜１１１と同じ工程で形成された、酸化物半導体で構成される半導体膜１７８と、画素電極１２１と、誘電体膜として、トランジスタ１０３上に形成される絶縁膜（図６に図示せず。）とで構成されている。半導体膜１１１、画素電極１２１、及び誘電体膜はそれぞれ透光性を有するため、容量素子１７４は透光性を有する。
なお、容量素子１７４において、一対の電極の間に設けられた誘電体膜は、図３に示す容量素子１０５と同様に、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７である。
容量線１７６は、信号線１０９及び導電膜１１３と同じ工程で形成することができる。容量線１７６を半導体膜１７８に接して設けることで、半導体膜１７８及び容量線１７６の接触面積を増大させることが可能である。また、画素１７２において、走査線１０７と平行な辺と比較して信号線１０９と平行な辺の方が短い形状であるため、画素電極１２１及び容量線１７６が重なる面積を縮小することが可能であり、開口率を高めることができる。
＜変形例４＞
本発明の一態様である半導体装置において、容量素子を構成する一方の電極、及び容量線を半導体膜とすることができる。具体例を図７を用いて説明する。なお、ここでは、図２で説明した半導体膜１１９及び容量線１１５と異なる、半導体膜１９８についてのみ説明する。図７は、画素１９６の上面図であり、画素１９６において、容量素子１９７の一方の電極及び容量線を兼ねる半導体膜１９８が設けられている。半導体膜１９８において、信号線１０９と平行方向に延伸した領域を有し、当該領域は容量線として機能する。半導体膜１９８において、画素電極１２１と重畳する領域は容量素子１９７の一方の電極として機能する。なお、半導体膜１９８は画素１９６に設けられるトランジスタ１０３の半導体膜１１１と同時に形成することができる。
また、半導体膜１９８を、１行分全ての画素１９６において離間せず一続きの半導体膜として設ける場合、半導体膜１９８は走査線１０７と重畳するため、走査線１０７の電位変化の影響により、容量線及び容量素子１９７の一方の電極として機能しない場合がある。従って、図７に示すように、各画素１９６において半導体膜１９８を離間して設け、離間して設けられた半導体膜１９８を信号線１０９及び導電膜１１３と同時に形成できる導電膜１９９を用いて電気的に接続させることが好ましい。このとき、半導体膜１９８において導電膜１９９と接続していない領域が、画素電極１２１と重なることで、当該領域における半導体膜１９８の抵抗を低減できるため、半導体膜１９８が容量線及び容量素子１９７の一方の電極として機能する。
なお、図示しないが、半導体膜１９８が、走査線１０７と重畳する領域で走査線１０７の電位変化の影響を受けない場合、半導体膜１９８は、画素１９６それぞれにおいて走査線１０７と重畳するように１つの半導体膜として設けることができる。つまり、半導体膜１９８を、１行分全ての画素１９６において離間せず一続きの半導体膜として設けることができる。
図７では、半導体膜１９８の容量線と機能する領域が信号線１０９と平行方向に延伸した構成であるが、容量線と機能する領域は、走査線１０７と平行方向に延伸させる構成であってもよい。なお、半導体膜１９８の容量線として機能する領域を走査線１０７と平行方向に延伸させる構成とする場合、トランジスタ１０３及び容量素子１９７において、半導体膜１１１と及び半導体膜１９８と、信号線１０９及び導電膜１１３との間に絶縁膜を設けて電気的に分離させることが必要である。
上記より、画素１９６のように、画素に設けられる容量素子の一方の電極及び容量線として、酸化物半導体膜を設けることで、酸化物半導体膜は透光性を有するため、画素の開口率を高めることができる。
＜変形例５＞
また、本発明の一態様である半導体装置において、容量線の構成を適宜変更することができる。本構造について、図８を用いて説明する。なお、ここでは、図２で説明した容量線１１５と比較して、隣接する２つの画素の間において、容量線が位置する点が異なる。
図８は、信号線４０９の伸張方向において隣接する画素の間に容量線が設けられている構成を示す。なお、図８の代わりに、走査線４３７の伸張方向において隣接する画素の間に容量線が設けられている構成を適宜適用することができる。
図８は、信号線４０９の伸張方向に隣接する画素４０１＿１及び画素４０１＿２の上面図である。
走査線４０７＿１及び走査線４０７＿２は、互いに平行であって、且つ信号線４０９に略直交する方向に延伸して設けられている。走査線４０７＿１及び走査線４０７＿２の間に、走査線４０７＿１及び走査線４０７＿２と互いに平行に容量線４１５が設けられている。なお、容量線４１５は、画素４０１＿１に設けられる容量素子４０５＿１、及び画素４０１＿２に設けられる容量素子４０５＿２と電気的に接続する。画素４０１＿１及び画素４０１＿２の上面形状、及び構成要素の配置位置は、容量線４１５に対して対称である。
画素４０１＿１には、トランジスタ４０３＿１及び該トランジスタ４０３＿１と電気的に接続する画素電極４２１＿１、及び容量素子４０５＿１が設けられる。
トランジスタ４０３＿１は、走査線４０７＿１及び信号線４０９が交差する領域に設けられている。トランジスタ４０３＿１は、少なくとも、チャネル形成領域を有する半導体膜４１１＿１と、ゲート電極と、ゲート絶縁膜（図８に図示せず。）と、ソース電極と、及びドレイン電極とを含む。なお、走査線４０７＿１において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のゲート電極として機能する。信号線４０９において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のソース電極として機能する。導電膜４１３＿１において、半導体膜４１１＿１と重畳する領域はトランジスタ４０３＿１のドレイン電極として機能する。導電膜４１３＿１及び画素電極４２１＿１が開口４１７＿１において接続する。
容量素子４０５＿１は、開口４２３に設けられた導電膜４２５を通じて容量線４１５と電気的に接続されている。容量素子４０５＿１は、酸化物半導体で形成される半導体膜４１９＿１と、画素電極４２１＿１と、誘電体膜として、トランジスタ４０３＿１上に形成される絶縁膜（図８に図示せず。）とで構成されている。半導体膜４１９＿１、画素電極４２１＿１、及び誘電体膜はそれぞれ透光性を有するため、容量素子４０５＿１は透光性を有する。
画素４０１＿２には、トランジスタ４０３＿２、該トランジスタ４０３＿２と電気的に接続する画素電極４２１＿２、及び容量素子４０５＿２が設けられる。
トランジスタ４０３＿２は、走査線４０７＿２及び信号線４０９が交差する領域に設けられている。トランジスタ４０３＿２は、少なくとも、チャネル形成領域を有する半導体膜４１１＿２と、ゲート電極と、ゲート絶縁膜（図８に図示せず。）と、ソース電極と、及びドレイン電極とを含む。なお、走査線４０７＿２において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のゲート電極として機能する。信号線４０９において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のソース電極として機能する。導電膜４１３＿２において、半導体膜４１１＿２と重畳する領域はトランジスタ４０３＿２のドレイン電極として機能する。導電膜４１３＿２及び画素電極４２１＿２が開口４１７＿２において接続する。
容量素子４０５＿２は、容量素子４０５＿１と同様に、開口４２３に設けられた導電膜４２５を通じて容量線４１５と電気的に接続されている。容量素子４０５＿２は、酸化物半導体で形成される半導体膜４１９＿２と、画素電極４２１＿２と、誘電体膜として、トランジスタ４０３＿２上に形成される絶縁膜（図８に図示せず。）とで構成されている。半導体膜４１９＿２、画素電極４２１＿２、及び誘電体膜はそれぞれ透光性を有するため、容量素子４０５＿２は透光性を有する。
なお、トランジスタ４０３＿１及びトランジスタ４０３＿２、並びに容量素子４０５＿１及び容量素子４０５＿２の断面構造はそれぞれ、図３に示すトランジスタ１０３及び容量素子１０５同様であるため、ここでは省略する。
上面形状において、隣接する２つ画素の間に容量線を設け、それぞれの画素に含まれる容量素子及び該容量線を接続することで、容量線の数を削減することが可能である。この結果、各画素に容量線を設ける構造と比較して、画素の開口率をさらに高めることが可能である。
＜変形例６＞
本発明の一態様である半導体装置において、画素内に設けられるトランジスタの形状は図２及び図３に示したトランジスタの形状に限定されず、適宜変更することができる。例えば、トランジスタにおいて、信号線１０９に含まれるソース電極がＵ字型（Ｃ字型、コの字型、又は馬蹄型）とし、ドレイン電極を含む導電膜を囲む形状のトランジスタであってもよい。このような形状とすることで、トランジスタの面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れるドレイン電流（オン電流ともいう。）の量を増やすことが可能となる。
＜変形例７＞
また、上記に示す画素１０１、１７２、１９６において、半導体膜が、ゲート絶縁膜とソース電極を含む信号線１０９及びドレイン電極を含む導電膜１１３との間に位置するトランジスタを用いたが、その代わりに、半導体膜が、ソース電極を含む信号線及びドレイン電極を含む導電膜と、絶縁膜１２９の間に位置するトランジスタを用いることができる。
＜変形例８＞
また、上記に示す画素１０１、１７２、１９６において、トランジスタとして、チャネルエッチ型のトランジスタを示したが、その代わりに、チャネル保護型のトランジスタを用いることができる。チャネル保護膜を設けることで、半導体膜１１１の表面は、信号線及び導電膜の形成工程で用いるエッチャントやエッチングガスに曝されず、半導体膜１１１及びチャネル保護膜の間の不純物を低減できる。この結果、トランジスタのソース電極及びドレイン電極の間に流れるリーク電流を低減することが可能である。
＜変形例９＞
また、上記に示す画素１０１、１７２、１９６、４０１＿１、４０１＿２において、トランジスタとして、１つのゲート電極を有するトランジスタを示したが、その代わりに、半導体膜１１１を介して対向する２つのゲート電極を有するトランジスタを用いることができる。
トランジスタは、本実施の形態で説明したトランジスタ１０３の絶縁膜１３７上に、導電膜を有する。導電膜は、少なくとも半導体膜１１１のチャネル形成領域と重なる。導電膜を半導体膜１１１のチャネル形成領域と重なる位置に設けることによって、導電膜の電位は、信号線１０９に入力されるビデオ信号の最低電位とすることが好ましい。この結果、導電膜と対向する半導体膜１１１の面において、ソース電極及びドレイン電極の間に流れる電流を制御することが可能であり、トランジスタの電気特性のばらつきを低減することができる。また、導電膜を設けることで、周囲の電界の変化が半導体膜１１１へ与える影響を軽減し、トランジスタの信頼性を向上させることができる。
導電膜は、走査線１０７、信号線１０９、画素電極１２１などと同様の材料及び方法により形成することができる。
以上より、容量素子の一方の電極として、トランジスタに含まれる半導体膜と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタに含まれる、酸化物半導体を用いて形成される半導体膜は、酸素欠損が低減され、水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置であり、上記実施の形態と異なる構造の半導体装置について、図面を用いて説明する。本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。また、本実施の形態で説明する半導体装置は、上記実施の形態と比較して、容量素子の構造が異なる。なお、本実施の形態で説明する半導体装置において、上記実施の形態で説明した半導体装置と同様の構成は、上記実施の形態を参照することができる。
＜半導体装置の構成＞
本実施の形態で説明する画素１０１の上面図を図９に示す。図９に示した画素２０１は、一点鎖線内の領域において、絶縁膜２２９（図示せず。）及び絶縁膜２３１（図示せず。）が設けられていない。また、半導体膜１１９上に、絶縁膜２２９（図示せず。）及び絶縁膜２３１（図示せず。）の端部が位置する。従って、図９に示した画素２０１の容量素子２０５は、一方の電極である半導体膜１１９と、他方の電極である画素電極２２１と、誘電体膜である絶縁膜２３２及び絶縁膜２３７（図示せず。）とで構成されている。
次いで、図９の一点鎖線Ａ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、一点鎖線Ｃ１−Ｃ２間、及び走査線駆動回路１０４（図１（Ａ）を参照。）に設けられるトランジスタの断面図を図１０に示す。ここでは、走査線駆動回路１０４の上面図を省略すると共に、走査線駆動回路１０４の断面図をＤ１−Ｄ２に示す。なお、ここでは、走査線駆動回路１０４に設けられるトランジスタの断面図を示すが、当該トランジスタは信号線駆動回路１０６に設けることができる。
本実施の形態における画素２０１の断面構造は以下の通りである。基板１０２上に、トランジスタ１０３のゲート電極を含む走査線１０７と、走査線１０７と同一表面上に設けられている容量線１１５とが設けられている。走査線１０７及び容量線１１５上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に半導体膜１１１が設けられており、ゲート絶縁膜１２７上に半導体膜２１９が設けられている。半導体膜１１１上、及びゲート絶縁膜１２７上にトランジスタ１０３のソース電極を含む信号線１０９と、トランジスタ１０３のドレイン電極を含む導電膜１１３とが設けられている。ゲート絶縁膜１２７には容量線１１５に達する開口１２３が設けられており、開口１２３、ゲート絶縁膜１２７上、及び半導体膜２１９上に導電膜１２５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、半導体膜１１１上、導電膜１１３上、導電膜１２５上、半導体膜２１９上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜２２９、絶縁膜２３１、絶縁膜２３２、及び絶縁膜２３７が設けられている。また、少なくとも容量素子２０５となる領域において、半導体膜２１９上に絶縁膜２３２が設けられている。絶縁膜２２９、絶縁膜２３１、絶縁膜２３２、及び絶縁膜２３７には導電膜１１３に達する開口１１７（図９参照。）が設けられており、開口１１７（図９参照。）及び絶縁膜２３２上に画素電極２２１が設けられている。なお、基板１０２と、走査線１０７及び容量線１１５並びにゲート絶縁膜１２７との間には下地絶縁膜が設けられていてもよい。
絶縁膜２２９は、実施の形態１で説明した絶縁膜１２９と同様の絶縁膜である。絶縁膜２３１は、実施の形態１で説明した絶縁膜１３１と同様の絶縁膜である。絶縁膜２３２は、実施の形態１で説明した絶縁膜１３２と同様の絶縁膜である。絶縁膜２３７は、実施の形態１で説明した絶縁膜１３７と同様の絶縁膜である。画素電極２２１は、実施の形態１で説明した画素電極１２１と同様の画素電極である。
本実施の形態における容量素子２０５のように、一方の電極である半導体膜２１９と他方の電極である画素電極２２１との間に設けられる誘電体膜を絶縁膜２３２及び絶縁膜２３７とすることで、誘電体膜の厚さを、実施の形態１における容量素子１０５の誘電体膜に比べて薄くすることができる。従って、本実施の形態における容量素子２０５は、実施の形態１における容量素子１０５よりも電荷容量を増大させることができる。
また、絶縁膜２３２及び絶縁膜２３７は、容量素子２０５の誘電体膜として機能する。絶縁膜２３２は、窒化絶縁膜で形成されるが、窒化絶縁膜は、酸化シリコンなどの酸化絶縁膜に比べて、比誘電率が高く、内部応力が大きい傾向を有する。そのため、容量素子２０５の誘電体膜として絶縁膜２３７を用いずに絶縁膜２３２だけを用いる場合、絶縁膜２３２の膜厚が小さいと容量素子２０５の容量値が大きくなりすぎてしまい、画像信号の画素への書き込みの速度を低消費電力にて高めることが難しくなる。逆に、絶縁膜２３２の膜厚が大きいと、内部応力が大きくなりすぎてしまい、トランジスタの閾値電圧が変動するなど、電気特性の悪化を招く。また、絶縁膜２３２の内部応力が大きくなりすぎると、絶縁膜２３２が基板１０２から剥離しやすくなり、歩留りが低下する。しかし、絶縁膜２３２よりも比誘電率の低い酸化シリコンなどの酸化絶縁物を用いた絶縁膜２３７を、絶縁膜２３２と共に、画素の容量素子の誘電体膜として用いることで、絶縁膜２３２の膜厚を大きくすることなく、誘電体膜の誘電率を所望の値に調整することができる。
また、絶縁膜２３２は、実施の形態１の絶縁膜１３２と同様に窒化絶縁膜であることで、半導体膜２１９は導電率が高く、ｎ型となる。また、半導体膜２１９は、導体としての特性を有する金属酸化物で構成される透光性を有する導電膜となる。また、半導体膜２１９は導電率が半導体膜１１１と比較して高い。
また、半導体膜２１９は半導体膜１１１よりも導電率が高い領域を有する。本構成において、少なくとも半導体膜２１９の絶縁膜２３２と接する領域はｎ型であり、半導体膜１１１の絶縁膜２２９と接する領域よりも導電率が高い。
なお、半導体膜２１９は、半導体膜１１１より水素濃度が高いことが好ましい。半導体膜２１９において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。半導体膜１１１において、二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
また、半導体膜２１９は、半導体膜１１１より抵抗率が低い。半導体膜２１９の抵抗率が、半導体膜１１１の抵抗率の１×１０−８倍以上１×１０−１倍以下であることが好ましく、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であるとよい。
本実施の形態における半導体装置において、容量素子２０５を動作させる方法は、実施の形態１で記載した容量素子１０５を動作させる方法と同じように、容量素子２０５を動作させる期間において、半導体膜２１９の電位（換言すると、容量線１１５の電位）を、常に、画素電極１２１の電位よりも容量素子２０５（ＭＯＳキャパシタ）のしきい値電圧（Ｖｔｈ）分以上低くする。ただし、容量素子２０５において、一方の電極として機能する半導体膜２１９は、ｎ型であり、導電率が高いために、しきい値電圧がマイナス方向にシフトする。半導体膜２１９の電位（換言すると、容量線１１５の電位）は、容量素子２０５のしきい値電圧のマイナス方向へのシフト量に応じて、画素電極１２１がとりうる最も低い電位から高くしていくことができる。従って、容量素子２０５のしきい値電圧が大きな負の値を示す場合、容量線１１５の電位は画素電極１２１の電位よりも高くすることができる。
本実施の形態のように、容量素子２０５の一方の電極である半導体膜２１９をｎ型とし、導電率を増大させることで、しきい値電圧をマイナス方向にシフトさせることが可能であるため、実施の形態１の容量素子１０５と比較して、容量素子２０５を動作させるために必要な電位の選択幅を広げることができる。従って、本実施の形態は、容量素子２０５を動作させる期間において常に安定して容量素子２０５を動作させることができるため好ましい。
また、容量素子２０５に含まれる半導体膜２１９がｎ型であり、導電率が高いため、容量素子２０５の平面面積を縮小しても十分な電荷容量を得ることができる。半導体膜２１９を構成する酸化物半導体は、可視光の透過率が８０〜９０％であるため、半導体膜２１９の面積を縮小し、画素において半導体膜２１９が形成されない領域を設けることで、バックライトなどの光源から照射される光の透過率を高めることができる。
＜半導体装置の作製方法＞
次いで、本実施の形態に示す基板１０２上に設けられた素子部の作製方法について、図１１及び図１２を用いて説明する。
まず、基板１０２上に、走査線１０７、容量線１１５、及びゲート電極６２７を形成し、基板１０２、走査線１０７、容量線１１５、及びゲート電極６２７上にゲート絶縁膜１２７に加工される絶縁膜を形成し、当該絶縁膜上に、半導体膜１１１、半導体膜１１９、及び半導体膜６３１を形成し、容量線１１５に達する開口１２３を当該絶縁膜に形成してゲート絶縁膜１２７を形成した後、信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９及びドレイン電極６３３を形成する。次に、ゲート絶縁膜１２７、半導体膜１１１、半導体膜１１９及び半導体膜６３１、並びに信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９及びドレイン電極６３３上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成する（図１１（Ａ）を参照。）。なお、ここまでの工程は、実施の形態１を参照して行うことができる。
次に、少なくとも半導体膜１１９と重畳する絶縁膜１３０の領域上にマスクを形成し、当該マスクを用いて加工して絶縁膜２２８及び絶縁膜２３０を形成すると共に半導体膜１１９を露出させる（図１１（Ｂ）を参照。）。当該マスクは、フォトリソグラフィ工程により形成したレジストマスクを用いることができ、当該加工は、ドライエッチング及びウェットエッチングの一方又は双方によって行うことができる。
次に、半導体膜１１９を露出させた領域上及び絶縁膜２３０上に絶縁膜２３３を形成し、絶縁膜２３３上に絶縁膜２３６を形成する（図１２（Ａ）を参照。）。絶縁膜２３３は、実施の形態１で説明した絶縁膜１３３と同様の絶縁膜である。絶縁膜２３６は、実施の形態１で説明した絶縁膜１３６と同様の絶縁膜である。また、絶縁膜２３３及び絶縁膜２３６を形成した後など、絶縁膜２３３が半導体膜１１９に接した状態で加熱処理を行ってもよい。なお、ここまでの工程についても実施の形態１を参照して行うことができる。
窒化絶縁膜で形成される絶縁膜２３３をプラズマＣＶＤ法またはスパッタリング法で成膜すると、半導体膜１１９がプラズマに曝され、半導体膜１１９に酸素欠損が生成される。また、半導体膜１１９と窒化絶縁膜で形成される絶縁膜２３３が接することで、絶縁膜２３３から、窒素または／及び水素が半導体膜１１９に移動する。酸素欠損に絶縁膜２３３に含まれる水素が入ることで、キャリアである電子が生成される。または、絶縁膜２３２を窒化絶縁膜とし、絶縁膜２３２が半導体膜１１９に接した状態で加熱処理を行うことで、当該窒化絶縁膜に含まれる窒素又は／及び水素を半導体膜１１９に移動させることができる。酸素欠損に絶縁膜２３３に含まれる水素が入ることで、キャリアである電子が生成される。これらの結果、半導体膜１１９の導電率が増大し、ｎ型の半導体膜２１９となる。また、半導体膜２１９は、導体としての特性を有する金属酸化物で構成される透光性を有する導電膜となる。半導体膜２１９は導電率が半導体膜１１１と比較して高い。
次に、絶縁膜２２８、絶縁膜２３０、絶縁膜２３３、及び絶縁膜２３６に、導電膜１１３に達する開口１１７（図９を参照。）を形成して、絶縁膜２２９、絶縁膜２３１、絶縁膜２３２、及び絶縁膜２３７を形成し、開口１１７を通じて導電膜１１３に接する画素電極２２１を形成する（図１２（Ｂ）を参照。）。なお、ここまでの工程についても実施の形態１を参照して行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
＜変形例＞
本発明の一態様である半導体装置において、容量素子の構造を適宜変更することができる。本構造の具体例について、図１３を用いて説明する。なお、ここでは、図９及び図１０で説明した容量素子１０５と異なる容量素子２４５についてのみ説明する。
半導体膜２１９をｎ型とし、導電率を増大させるために、ゲート絶縁膜２２７を、窒化絶縁膜である絶縁膜２２５と、酸化絶縁膜である絶縁膜２２６との積層構造とし、少なくとも半導体膜２１９が設けられる領域において窒化絶縁膜である絶縁膜２２５のみを設ける。このような構造とすることで絶縁膜２２５である窒化絶縁膜が半導体膜２１９の下面と接することになり、半導体膜２１９をｎ型とし、導電率を増大させることができる。この場合、容量素子２４５の誘電体膜は、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７である。なお、絶縁膜２２５及び絶縁膜２２６は、ゲート絶縁膜１２７に適用できる絶縁膜を適宜用いることができ、絶縁膜２２５は絶縁膜１３２と同様の絶縁膜としてもよい。また、本構成とするためには、実施の形態１を参照して適宜、絶縁膜２２６を加工すればよい。図１３に示す構造とすることで、絶縁膜１２９及び絶縁膜１３１のエッチングを行わないため、半導体膜２１９の膜厚の減少を防ぐことが可能であるため、図９及び図１０に示す半導体装置と比較して、歩留まりが向上する。
なお、図１３に示す構成において、半導体膜２１９の上面が絶縁膜１３２と接する構成であってもよい。つまり、図１３に示す絶縁膜１２９及び絶縁膜１３１において、半導体膜２１９と接する領域が除去されてもよい。この場合、容量素子２４５の誘電体膜は絶縁膜１３２及び絶縁膜１３７である。半導体膜２１９の上面及び下面を窒化絶縁膜と接する構成とすることで、片面のみ窒化絶縁膜と接する場合よりも効率よく十分に半導体膜２１９をｎ型とし、導電率を増大させることができる。
以上より、容量素子の一方の電極として、トランジスタに含まれる半導体膜と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、代表的には５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタに含まれる、酸化物半導体を用いて形成される半導体膜は、酸素欠損が低減され、水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成及びその変形例と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置であり、上記実施の形態と異なる構造の半導体装置について、図面を用いて説明する。本実施の形態では、液晶表示装置を例にして本発明の一態様である半導体装置を説明する。また、本実施の形態で説明する半導体装置は、上記実施の形態と比較して、容量素子に含まれる半導体膜が異なる。なお、本実施の形態で説明する半導体装置において、上記実施の形態で説明した半導体装置と同様の構成は、上記実施の形態を参照することができる。
＜半導体装置の構成＞
本実施の形態で説明する液晶表示装置の画素部に設けられる画素３０１の具体的な構成例について説明する。画素３０１の上面図を図１４に示す。図１４に示す画素３０１は、容量素子３０５を有し、容量素子３０５は、画素３０１内の容量線１１５及び信号線１０９で囲まれる領域に設けられている。容量素子３０５は、開口１２３に設けられた導電膜１２５を通じて容量線１１５と電気的に接続されている。容量素子３０５は、酸化物半導体を用いて形成され、且つ半導体膜１１１よりも導電率が高い半導体膜３１９と、画素電極１２１と、誘電体膜として、トランジスタ１０３上に形成される絶縁膜（図１４に図示せず。）とで構成されている。半導体膜３１９、画素電極１２１、及び誘電体膜はそれぞれ透光性を有するため、容量素子３０５は透光性を有する。
半導体膜３１９の導電率を、１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。
このように半導体膜３１９は透光性を有する。つまり、画素１０１内に容量素子３０５を大きく（大面積に）形成することができる。従って開口率を高めつつ、代表的には５５％以上、好ましくは６０％以上とすることが可能であると共に、電荷容量を増大させた半導体装置を得ることができる。この結果、表示品位の優れた半導体装置を得ることができる。また、容量素子３０５に含まれる半導体膜３１９がｎ型であり、導電率が高いため、半導体膜３１９は導電性を有する膜ということもできる。容量素子３０５に含まれる半導体膜３１９は導電率が高いため、容量素子３０５の平面面積を縮小しても十分な電荷容量を得ることができる。半導体膜３１９を構成する酸化物半導体は、光の透過率が８０〜９０％であるため、半導体膜３１９の面積を縮小し、画素において半導体膜３１９が形成されない領域を設けることで、バックライトなどの光源から照射される光の透過率を高めることができる。
次いで、図１４の一点鎖線Ａ１−Ａ２間、一点鎖線Ｂ１−Ｂ２間、一点鎖線Ｃ１−Ｃ２間、及び走査線駆動回路１０４（図１（Ａ）を参照。）に設けられるトランジスタの断面図を図１５に示す。ここでは、走査線駆動回路１０４の上面図を省略すると共に、走査線駆動回路１０４の断面図をＤ１−Ｄ２に示す。なお、ここでは、走査線駆動回路１０４に設けられるトランジスタの断面図を示すが、当該トランジスタは信号線駆動回路１０６に設けることができる。
画素３０１の断面構造は以下の通りである。基板１０２上に、トランジスタ１０３のゲート電極を含む走査線１０７が設けられている。走査線１０７上にゲート絶縁膜１２７が設けられている。ゲート絶縁膜１２７の走査線１０７と重畳する領域上に半導体膜１１１が設けられており、ゲート絶縁膜１２７上に半導体膜３１９が設けられている。半導体膜１１１上、及びゲート絶縁膜１２７上にトランジスタ１０３のソース電極を含む信号線１０９と、トランジスタ１０３のドレイン電極を含む導電膜１１３とが設けられている。また、ゲート絶縁膜１２７及び半導体膜３１９上に容量線１１５が設けられている。ゲート絶縁膜１２７上、信号線１０９上、半導体膜１１１上、導電膜１１３上、半導体膜３１９及び容量線１１５上にトランジスタ１０３の保護絶縁膜として機能する絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７が設けられている。絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７には導電膜１１３に達する開口１１７が設けられており、開口１１７及び絶縁膜１３７上に画素電極１２１が設けられている。
本構成での容量素子３０５は、一対の電極のうち一方の電極が、ｎ型であり、半導体膜１１１よりも導電率が高い半導体膜３１９であり、一対の電極のうち他方の電極が画素電極１２１であり、一対の電極の間に設けられた誘電体膜が絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７である。
半導体膜３１９は、半導体膜１１１に適用可能な酸化物半導体を用いることができる。半導体膜１１１を形成すると共に半導体膜３１９を形成することができることから、半導体膜３１９は半導体膜１１１を構成する酸化物半導体の金属元素を含む。そして、半導体膜３１９は、半導体膜１１１よりも導電率が高いことが好ましいことから、導電率を増大させる元素（ドーパント）が含まれていることが好ましい。具体的には半導体膜３１９にはドーパントとして、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上が含まれている。半導体膜３１９に含まれるドーパント濃度は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。このようにすることで、半導体膜３１９の導電率を１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１００Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることができ、半導体膜３１９を容量素子３０５の一方の電極として十分に機能させることができる。なお、半導体膜３１９は半導体膜１１１よりも導電率が高い領域を有する。本構成において、少なくとも、半導体膜３１９の絶縁膜１３２と接する領域は、半導体膜１１１の絶縁膜１２９と接する領域よりも導電率が高い。また、半導体膜３１９は、上記元素（ドーパント）を含むためｎ型であり、導電率が高いため、導電性を有する膜ということもできる。
＜半導体装置の作製方法＞
次いで、本実施の形態に示す基板１０２上に設けられた素子部の作製方法について、図１６及び図１７を用いて説明する。
まず、基板１０２上に走査線１０７、容量線１１５、及びゲート電極６２７を形成し、基板１０２、走査線１０７、容量線１１５、及びゲート電極６２７上にゲート絶縁膜１２７に加工される絶縁膜１２６を形成し、当該絶縁膜１２６上に半導体膜１１１及び半導体膜１１９を形成する。また、ゲート電極６２７と重畳する領域に半導体膜６３１を形成する（図１６（Ａ）を参照。）。なお、ここまでの工程は、実施の形態１を参照して行うことができる。
次に、半導体膜１１９にドーパントを添加して半導体膜３１９を形成し後、絶縁膜１２６に容量線１１５に達する開口１２３を形成してゲート絶縁膜１２７を形成した後、トランジスタ１０３のソース電極を含む信号線１０９、トランジスタ１０３のドレイン電極を含む導電膜１１３、半導体膜３１９と容量線１１５とを電気的に接続する導電膜１２５を形成する。また、ソース電極６２９及びドレイン電極６３３を形成する（図１６（Ｂ）を参照。）。
半導体膜１１９にドーパントを添加する方法は、半導体膜１１９以外の領域にマスクを設けて、当該マスクを用いて、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上のドーパントをイオン注入法又はイオンドーピング法などで添加する。また、イオン注入法又はイオンドーピング法の代わりに当該ドーパントの含むプラズマに半導体膜１１９を曝すことで、当該ドーパントを添加してもよい。なお、ドーパントを添加した後、加熱処理をおこなってもよい。当該加熱処理は、半導体膜１１１及び半導体膜１１９の脱水素化又は脱水化を行う加熱処理の詳細を参照して適宜行うことができる。
なお、ドーパントを添加する工程は、信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、及びドレイン電極６３３を形成した後に行ってもよい。その場合、半導体膜３１９の信号線１０９、導電膜１１３及び導電膜１２５に接する領域にはドーパントは添加されない。
次に、半導体膜１１１、半導体膜３１９及び半導体膜６３１、信号線１０９、導電膜１１３、導電膜１２５、ソース電極６２９、及びドレイン電極６３３、並びにゲート絶縁膜１２７上に絶縁膜１２８を形成し、絶縁膜１２８上に絶縁膜１３０を形成し、絶縁膜１３０上に絶縁膜１３３を形成する。また、絶縁膜１３３上に絶縁膜１３６を形成する（図１７（Ａ）を参照。）。なお、当該工程は、実施の形態１を参照して行うことができる。
次に、絶縁膜１２８、絶縁膜１３０、絶縁膜１３３、及び絶縁膜１３６の導電膜１１３と重畳する領域に、導電膜１１３に達する開口１１７（図１４を参照。）を形成すると共に、絶縁膜１２９、絶縁膜１３１、絶縁膜１３２、及び絶縁膜１３７を形成する。次に、開口１１７を通じて導電膜１１３に接する画素電極１２１を形成する（図１７（Ｂ）を参照。）。なお、当該工程についても実施の形態１を参照して行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
以上より、容量素子の一方の電極として、トランジスタに含まれる半導体膜と同じ形成工程で形成される半導体膜を用いることで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を作製することができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタに含まれる、酸化物半導体を用いて形成される半導体膜は、酸素欠損が低減され、水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成及びその変形例と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ及び容量素子において、半導体膜を形成する酸化物半導体に適用可能な一態様について説明する。
上記酸化物半導体は、非晶質酸化物半導体、単結晶酸化物半導体、及び多結晶酸化物半導体の他に、結晶部分を有する酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）で構成されていることが好ましい。 ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳの形成方法としては、三つ挙げられる。
第１の方法は、成膜温度を１００℃以上４５０℃以下として酸化物半導体膜を成膜することで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第２の方法は、酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
第３の方法は、一層目の酸化物半導体膜を薄い厚さで成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。
酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、酸化物半導体膜にＣＡＡＣ−ＯＳを適用したトランジスタは、良好な信頼性を有する。
また、ＣＡＡＣ−ＯＳは、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜することが好ましい。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状又はペレット状のスパッタリング粒子が、結晶状態を維持したまま被成膜面に到達することで、ＣＡＡＣ−ＯＳを成膜することができる。
また、ＣＡＡＣ−ＯＳを成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の被成膜面の加熱温度（例えば基板加熱温度）を高めることで、被成膜面に到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、被成膜面の温度を１００℃以上７４０℃以下、好ましくは１５０℃以上５００℃以下として成膜する。成膜時の被成膜面の温度を高めることで、平板状又はペレット状のスパッタリング粒子が被成膜面に到達した場合、当該被成膜面上でマイグレーションが起こり、スパッタリング粒子の平らな面が被成膜面に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、当該加圧処理は、冷却（又は放冷）しながら行ってもよいし、加熱しながら行ってもよい。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる原子数比の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物のうち一つを用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二種類の金属を含む酸化物、三種類の金属を含む酸化物、四種類の金属を含む酸化物を用いてもよい。
酸化物半導体膜を２層構造とし、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の原子数比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとするとよい。これらの積層構造により、電界効果移動度の高いトランジスタを作製することができる。一方、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＜Ｇａとし、バックチャネル側の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≧Ｇａとすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物ターゲットを用いたスパッタリング法によって形成できる。基板温度を室温とし、スパッタリングガスにアルゴン、又はアルゴンと酸素の混合ガスを用いて形成することができる。原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である第２の酸化物半導体膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２である酸化物ターゲットを用い、第１の酸化物半導体膜と同様の方法を用いて形成できる。
また、酸化物半導体膜を３層構造とし、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの原子数比を異ならせてもよい。酸化物半導体膜を３層構造とする構成について、図１８を用いて説明する。
図１８に示すトランジスタは、第１の酸化物半導体膜１９９ａ、第２の酸化物半導体膜１９９ｂ、及び第３の酸化物半導体膜１９９ｃがゲート絶縁膜１２７側から順に積層されている。第１の酸化物半導体膜１９９ａ及び第３の酸化物半導体膜１９９ｃを構成する材料は、ＩｎＭ１ｘＺｎｙＯｚ（ｘ≧１、ｙ＞１、ｚ＞０、Ｍ１＝Ｇａ、Ｈｆ等）で表記できる材料を用いる。ただし、第１の酸化物半導体膜１９９ａ及び第３の酸化物半導体膜１９９ｃを構成する材料にＧａを含ませる場合、含ませるＧａの割合が多い、具体的にはＩｎＭ１ＸＺｎＹＯＺで表記できる材料でＸ＝１０を超えると成膜時に粉が発生する恐れがあり、不適である。
また、第２の酸化物半導体膜１９９ｂを構成する材料は、ＩｎＭ２ｘＺｎｙＯｚ（ｘ≧１、ｙ≧ｘ、ｚ＞０、Ｍ２＝Ｇａ、Ｓｎ等）で表記できる材料を用いる。
第１の酸化物半導体膜１９９ａの伝導帯及び第３の酸化物半導体膜１９９ｃの伝導帯に比べて第２の酸化物半導体膜１９９ｂの伝導帯が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体膜の材料を適宜選択する。
なお、酸化物半導体膜において第１４族元素の一つであるシリコンや炭素はドナーの供給源となる。このため、シリコンや炭素が酸化物半導体膜に含まれると、酸化物半導体膜はｎ型化してしまう。このため、各酸化物半導体膜に含まれるシリコン及び炭素それぞれの濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に、第２の酸化物半導体膜１９９ｂに第１４族元素が多く混入しないように、第１の酸化物半導体膜１９９ａ及び第３の酸化物半導体膜１９９ｃで、キャリアパスとなる第２の酸化物半導体膜１９９ｂを挟む、または囲む構成とすることが好ましい。即ち、第１の酸化物半導体膜１９９ａ及び第３の酸化物半導体膜１９９ｃは、シリコン、炭素等の第１４族元素が第２の酸化物半導体膜１９９ｂに混入することを防ぐバリア膜とも呼べる。
例えば、第１の酸化物半導体膜１９９ａの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜１９９ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜１９９ｃの原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。なお、第３の酸化物半導体膜１９９ｃは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である酸化物ターゲットを用いたスパッタリング法によって形成できる。
または、第１の酸化物半導体膜１９９ａを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とし、第２の酸化物半導体膜１９９ｂを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１又はＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とし、第３の酸化物半導体膜１９９ｃを、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である酸化物半導体膜とした、３層構造としてもよい。
第１の酸化物半導体膜１９９ａ乃至第３の酸化物半導体膜１９９ｃの構成元素は同一であるため、第２の酸化物半導体膜１９９ｂは、第１の酸化物半導体膜１９９ａとの界面における欠陥準位（トラップ準位）が少ない。詳細には、当該欠陥準位（トラップ準位）は、ゲート絶縁膜１２７と第１の酸化物半導体膜１９９ａとの界面における欠陥準位よりも少ない。このため、上記のように酸化物半導体膜が積層されていることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜１９９ａの伝導帯及び第３の酸化物半導体膜１９９ｃの伝導帯に比べて第２の酸化物半導体膜１９９ｂの伝導帯が真空準位から最も深くなるような井戸型構造を構成するように、第１、第２、及び第３の酸化物半導体膜の材料を適宜選択することで、トランジスタの電界効果移動度を高めることが可能であると共に、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、第１の酸化物半導体膜１９９ａ乃至第３の酸化物半導体膜１９９ｃに、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、及びＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜１９９ａ乃至第３の酸化物半導体膜１９９ｃのいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、またトランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
また、少なくともチャネル形成領域となりうる第２の酸化物半導体膜１９９ｂはＣＡＡＣ−ＯＳであることが好ましい。また、バックチャネル側の酸化物半導体膜、本実施の形態では、第３の酸化物半導体膜１９９ｃは、アモルファス又はＣＡＡＣ−ＯＳであることが好ましい。このような構造とすることで、トランジスタの経時変化や信頼性試験によるしきい値電圧の変動量を低減することができる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
上記実施の形態で一例を示したトランジスタ及び容量素子を用いて表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。本実施の形態では、上記実施の形態で一例を示したトランジスタを用いた表示装置の例について、図１９乃至図２１を用いて説明する。なお、図２０は、図１９（Ｂ）中でＭ−Ｎの一点鎖線で示した部位の断面構成を示す断面図である。なお、図２０において、画素部の構造は一部のみ記載している。
図１９（Ａ）において、第１の基板９０１上に設けられた画素部９０２を囲むようにして、シール材９０５が設けられ、第２の基板９０６によって封止されている。図１９（Ａ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路９０３、及び走査線駆動回路９０４が実装されている。また、信号線駆動回路９０３、走査線駆動回路９０４、又は画素部９０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）９１８ａ、ＦＰＣ９１８ｂから供給されている。
図１９（Ｂ）及び図１９（Ｃ）において、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４とを囲むようにして、シール材９０５が設けられている。また画素部９０２と、走査線駆動回路９０４の上に第２の基板９０６が設けられている。よって画素部９０２と、走査線駆動回路９０４とは、第１の基板９０１とシール材９０５と第２の基板９０６とによって、表示素子と共に封止されている。図１９（Ｂ）及び図１９（Ｃ）においては、第１の基板９０１上のシール材９０５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体又は多結晶半導体で形成された信号線駆動回路９０３が実装されている。図１９（Ｂ）及び図１９（Ｃ）においては、信号線駆動回路９０３、走査線駆動回路９０４、又は画素部９０２に与えられる各種信号及び電位は、ＦＰＣ９１８から供給されている。
また、図１９（Ｂ）及び図１９（Ｃ）においては、信号線駆動回路９０３を別途形成し、第１の基板９０１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１９（Ａ）は、ＣＯＧ方法により信号線駆動回路９０３、走査線駆動回路９０４を実装する例であり、図１９（Ｂ）は、ＣＯＧ方法により信号線駆動回路９０３を実装する例であり、図１９（Ｃ）は、ＴＡＢ方法により信号線駆動回路９０３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書における表示装置とは、画像表示デバイスまたは表示デバイスを指す。また、表示装置の代わりに光源（照明装置含む。）として機能させることができる。また、コネクター、例えばＦＰＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、上記実施の形態で示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）を用いることができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。図２０に、表示素子として液晶素子を用いた液晶表示装置の例を示す。
図２０に示す液晶表示装置は、縦電界方式の液晶表示装置である。液晶表示装置は、接続端子電極９１５及び端子電極９１６を有しており、接続端子電極９１５及び端子電極９１６はＦＰＣ９１８が有する端子と異方性導電剤９１９を介して、電気的に接続されている。
接続端子電極９１５は、第１の電極９３０と同じ導電膜から形成され、端子電極９１６は、トランジスタ９１０、９１１のソース電極及びドレイン電極と同じ導電膜で形成されている。
また、第１の基板９０１上に設けられた画素部９０２と、走査線駆動回路９０４は、トランジスタを複数有しており、図２０では、画素部９０２に含まれるトランジスタ９１０と、走査線駆動回路９０４に含まれるトランジスタ９１１とを例示している。トランジスタ９１０及びトランジスタ９１１上には実施の形態１に示す絶縁膜１２９、絶縁膜１３１、及び絶縁膜１３２に相当する絶縁膜９２４が設けられている。また、絶縁膜９２４上には実施の形態１に示す絶縁膜１３７に相当する絶縁膜９３４が設けられている。なお、絶縁膜９２３は下地膜として機能する絶縁膜である。
本実施の形態では、トランジスタ９１０として、上記実施の形態１乃至実施の形態３で示した画素に設けられるトランジスタを適用することができる。また、トランジスタ９１１として、上記実施の形態１乃至実施の形態３で示した走査線駆動回路に設けられるトランジスタを適用することができる。また、酸化物半導体膜９２７、絶縁膜９２４、絶縁膜９３４、及び第１の電極９３０を用いて、容量素子９３６を構成する。なお、酸化物半導体膜９２７は、電極９２８を介して、容量配線９２９と電気的に接続する。電極９２８は、トランジスタ９１０、トランジスタ９１１のソース電極及びドレイン電極と同じ材料及び同じ工程で形成される。容量配線９２９は、トランジスタ９１０、トランジスタ９１１のゲート電極と同じ材料及び同じ工程で形成される。なお、ここでは、容量素子９３６として実施の形態１に示した容量素子を図示したが、適宜他の実施の形態に示した容量素子を用いることができる。
画素部９０２に設けられたトランジスタ９１０は表示素子と電気的に接続し、表示パネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子を用いることができる。
表示素子である液晶素子９１３は、第１の電極９３０、第２の電極９３１、及び液晶層９０８を含む。なお、液晶層９０８を挟持するように配向膜として機能する絶縁膜９３２、絶縁膜９３３が設けられている。また、第２の電極９３１は第２の基板９０６側に設けられ、第１の電極９３０と第２の電極９３１とは液晶層９０８を介して重なる構成となっている。
表示素子に電圧を印加する第１の電極及び第２の電極（画素電極、共通電極、対向電極などともいう。）においては、取り出す光の方向、電極が設けられる場所、及び電極のパターン構造によって透光性、反射性を選択すればよい。
第１の電極９３０及び第２の電極９３１は、実施の形態１に示す画素電極１２１と同様の材料を適宜用いることができる。
また、スペーサ９３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極９３０と第２の電極９３１との間隔（セルギャップ）を制御するために設けられている。なお、球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するためにカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。なお、配向膜は有機樹脂で構成されており、有機樹脂は水素又は水などを含むことから、本発明の一態様である半導体装置のトランジスタの電気特性を低下させるおそれがある。そこで、液晶層として、ブルー相を用いることで、有機樹脂を用いずに本発明の一態様である半導体装置を作製することができ、信頼性の高い半導体装置を得ることができる。
第１の基板９０１及び第２の基板９０６はシール材９２５によって固定されている。シール材９２５は、熱硬化樹脂、光硬化樹脂などの有機樹脂を用いることができる。また、シール材９２５は、絶縁膜９２４と接している。なお、シール材９２５は図１９に示すシール材９０５に相当する。
シール材９２５は、絶縁膜９２４上に設けられている。また、絶縁膜９３４は、シール材９２５の内側に設けられている。絶縁膜９２４の最上層は窒化絶縁膜であり、外部から水素や水などの不純物の侵入を抑制することが可能である。一方、絶縁膜９３４は、透湿性が高い。このため、絶縁膜９３４をシール材９２５の内側に設け、絶縁膜９２４上にシール材９２５を設けることで、外部から水素や水などの不純物の侵入を抑制し、トランジスタ９１０及びトランジスタ９１１の電気特性の変動を抑制することができる。
また、液晶表示装置において、ブラックマトリクス（遮光膜）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
図２１に、図２０に示す液晶表示装置において、基板９０６に設けられた第２の電極９３１と電気的に接続するための共通接続部（パッド部）を、基板９０１上に形成する例を示す。
共通接続部は、基板９０１と基板９０６とを接着するためのシール材と重なる位置に配置され、シール材に含まれる導電性粒子を介して第２の電極９３１と電気的に接続される。又は、シール材と重ならない箇所（但し、画素部を除く）に共通接続部を設け、共通接続部に重なるように導電性粒子を含むペーストをシール材とは別途設けて第２の電極９３１と電気的に接続してもよい。
図２１（Ａ）は、共通接続部の断面図であり、図２１（Ｂ）に示す上面図のＩ−Ｊに相当する。
共通電位線９７５は、ゲート絶縁膜９２２上に設けられ、図２１に示すトランジスタ９１０のソース電極９７１又はドレイン電極９７３と同じ材料及び同じ工程で作製される。
また、共通電位線９７５は、絶縁膜９２４及び絶縁膜９３４で覆われ、絶縁膜９２４及び絶縁膜９３４は、共通電位線９７５と重なる位置に複数の開口を有している。この開口は、トランジスタ９１０のソース電極９７１又はドレイン電極９７３の一方と、第１の電極９３０とを接続するコンタクトホールと同じ工程で作製される。
また、共通電位線９７５及び共通電極９７７が開口において接続する。共通電極９７７は、絶縁膜９３４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と同じ材料及び同じ工程で作製される。
このように、画素部９０２のスイッチング素子の作製工程と共通させて共通接続部を作製することができる。
共通電極９７７は、シール材に含まれる導電性粒子と接触する電極であり、基板９０６の第２の電極９３１と電気的に接続が行われる。
また、図２１（Ｃ）に示すように、共通電位線９８５を、トランジスタ９１０のゲート電極と同じ材料、同じ工程で作製してもよい。
図２１（Ｃ）に示す共通接続部において、共通電位線９８５は、ゲート絶縁膜９２２、絶縁膜９２４及び絶縁膜９３４の下層に設けられ、ゲート絶縁膜９２２、絶縁膜９２４及び絶縁膜９３４は、共通電位線９８５と重なる位置に複数の開口を有する。該開口は、トランジスタ９１０のソース電極９７１又はドレイン電極９７３の一方と第１の電極９３０とを接続するコンタクトホールと同じ工程で絶縁膜９２４及び絶縁膜９３４をエッチングした後、さらにゲート絶縁膜９２２を選択的にエッチングすることで形成される。
また、共通電位線９８５及び共通電極９８７が開口において接続する。共通電極９８７は、絶縁膜９２４上に設けられ、接続端子電極９１５や、画素部の第１の電極９３０と同じ材料及び同じ工程で作製される。
以上より、上記実施の形態で示したトランジスタ及び容量素子を適用することで、開口率を高めつつ、電荷容量を増大させた容量素子を有する半導体装置を提供することができる。この結果、表示品位の優れた半導体装置を得ることができる。
また、トランジスタに含まれる、酸化物半導体を用いて形成される半導体膜は、酸素欠損が低減され、水素などの不純物が低減されていることから、本発明の一態様である半導体装置は、良好な電気特性を有する半導体装置となる。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様である半導体装置は、さまざまな電子機器（遊技機も含む。）に適用することができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の一例を図２２に示す。
図２２（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能である。それゆえ、表示部９００３の表示品位を高くすることができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図２２（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図２２（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いることが可能である。それゆえ、テレビジョン装置の表示品位を向上させることができる。
図２２（Ｃ）はコンピュータ９２００であり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６などを含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能である。それゆえ、コンピュータ９２００の表示品位を向上させることができる。
図２３（Ａ）及び図２３（Ｂ）は２つ折り可能なタブレット型端末である。図２３（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能である。それゆえ、タブレット端末の表示品位を向上させることができる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図２３（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図２３（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４を有する。なお、図２３（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図２３（Ａ）及び図２３（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図２３（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図２３（Ｃ）にブロック図を示し説明する。図２３（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図２３（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず、外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお、太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
なお、本実施の形態に示す構成などは、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
本実施例では、酸化物半導体膜、及び多層膜の抵抗について、図２４及び図２５を用いて説明する。
はじめに、試料の構造について図２４を用いて説明する。
図２４（Ａ）は、試料１乃至試料４の上面図であり、一点破線Ａ１−Ａ２の断面図を図２４（Ｂ）、（Ｃ）、（Ｄ）に示す。なお、試料１至試料４は、上面図が同一であり、断面の積層構造が異なるため、断面図が異なる。試料１の断面図を図２４（Ｂ）に、試料２の断面図を図２４（Ｃ）に、試料３及び試料４の断面図を図２４（Ｄ）に、それぞれ示す。
試料１は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。また、酸化物半導体膜１９０５の両端を、電極として機能する導電膜１９０７、１９０９が覆い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１０、１９１１が覆う。なお、絶縁膜１９１０、１９１１には、開口部１９１３、１９１５が設けられており、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
試料２は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に酸化物半導体膜１９０５が形成される。また、酸化物半導体膜１９０５の両端を、電極として機能する導電膜１９０７、１９０９が覆い、酸化物半導体膜１９０５及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。なお、絶縁膜１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
試料３及び試料４は、ガラス基板１９０１上に絶縁膜１９０３が形成され、絶縁膜１９０３上に絶縁膜１９０４が形成され、絶縁膜１９０４上に多層膜１９０６が形成される。また、多層膜１９０６の両端を、電極として機能する導電膜１９０７、１９０９が覆い、多層膜１９０６及び導電膜１９０７、１９０９を絶縁膜１９１１が覆う。なお、絶縁膜１９１１には、開口部１９１７、１９１９が設けられており、それぞれ当該開口部において、導電膜１９０７、１９０９が露出している。
このように、試料１乃至試料４は、酸化物半導体膜１９０５、または多層膜１９０６上に接する絶縁膜の構造が異なる。試料１は、酸化物半導体膜１９０５と絶縁膜１９１０が接しており、試料２は、酸化物半導体膜１９０５と絶縁膜１９１１が接しており、試料３及び試料４は、多層膜１９０６と絶縁膜１９１１が接している。
次に、各試料の作製方法について説明する。
はじめに、試料１の作製方法について説明する。
ガラス基板１９０１上に、絶縁膜１９０３として、プラズマＣＶＤ法により厚さ４００ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９０３上に、絶縁膜１９０４として、プラズマＣＶＤ法により厚さ５０ｎｍの酸化窒化シリコン膜を成膜した。
次に、絶縁膜１９０４上に、酸化物半導体膜１９０５として、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、酸化物半導体膜１９０５を形成した。
次に、絶縁膜１９０３及び酸化物半導体膜１９０５上に、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、導電膜１９０７及び導電膜１９０９を形成した。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。
次に、絶縁膜１９１０上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１０、及び絶縁膜１９１１に開口部１９１３、１９１５を形成した。
以上の工程により試料１を作製した。
次に、試料２の作製方法について説明する。
試料１の絶縁膜１９０３、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。その後、絶縁膜１９１０の除去を行った。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１１に開口部１９１７、１９１９を形成した。
以上の工程により試料２を作製した。
次に、試料３の作製方法について、説明する。
試料３は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、多層膜１９０６を形成した。
以上の工程により試料３を作製した。
次に、試料４の作製方法について、説明する。
試料４は、試料２の酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。また、試料４は試料３と比較して、多層膜１９０６を構成するＩＧＺＯ膜の膜厚が異なる。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ２０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１５ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、多層膜１９０６を形成した。
以上の工程により試料４を作製した。
次に、試料１乃至試料４に設けられた酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。試料１においては、開口部１９１３及び開口部１９１５にプローブを接触させ、酸化物半導体膜１９０５のシート抵抗を測定した。また、試料２乃至試料４においては、開口部１９１７及び開口部１９１９にプローブを接触させ、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。なお、試料１乃至試料４の酸化物半導体膜１９０５、及び多層膜１９０６において、導電膜１９０７及び導電膜１９０９が対向する幅を１ｍｍ、導電膜１９０７と導電膜１９０９との間の距離を１０μｍとした。また、試料１乃至試料４において、導電膜１９０７を接地電位とし、導電膜１９０９に１Ｖを印加した。
試料１乃至試料４のシート抵抗を図２５に示す。
試料１のシート抵抗は、約１×１０１１Ω／ｓ．ｑ．であった。また、試料２のシート抵抗は、２６２０Ω／ｓ．ｑ．であった。また、試料の３のシート抵抗は、４４１０Ω／ｓ．ｑ．であった。また、試料４のシート抵抗は、２９３０Ω／ｓ．ｑ．であった。
このように、酸化物半導体膜１９０５、及び多層膜１９０６に接する絶縁膜の違いにより、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗は、異なる値を示す。
なお、上述した試料１乃至試料４のシート抵抗を抵抗率に換算した場合、試料１は、３．９×１０５Ωｃｍ、試料２は、９．３×１０−３Ωｃｍ、試料３は、１．３×１０−２Ωｃｍ、試料４は、１．３×１０−２Ωｃｍであった。
試料１は、酸化物半導体膜１９０５上に接して絶縁膜１９１０として用いる酸化窒化シリコン膜が形成されており、絶縁膜１９１１として用いる窒化シリコン膜と離れて形成されている。一方、試料２乃至試料４は、酸化物半導体膜１９０５、及び多層膜１９０６上に接して絶縁膜１９１１として用いる窒化シリコン膜が形成されている。このように、酸化物半導体膜１９０５、及び多層膜１９０６は、絶縁膜１９１１として用いる窒化シリコン膜に接して設けると、酸化物半導体膜１９０５、及び多層膜１９０６に欠陥、代表的には酸素欠損が形成されると共に、該窒化シリコン膜に含まれる水素が、酸化物半導体膜１９０５、及び多層膜１９０６へ移動または拡散する。これらの結果、酸化物半導体膜１９０５、及び多層膜１９０６の導電性が向上する。
例えば、トランジスタのチャネル形成領域に酸化物半導体膜を用いる場合、試料１に示すように酸化物半導体膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容量素子の電極に用いる透光性を有する導電膜としては、試料２乃至試料４に示すように酸化物半導体膜または多層膜に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いる酸化物半導体膜または多層膜と、容量素子の電極に用いる酸化物半導体膜または多層膜と、を同一工程で作製しても酸化物半導体膜、及び多層膜の抵抗率を変えることができる。
次に、試料２及び試料３において、高温高湿環境で保存した試料のシート抵抗値について測定した。ここで用いた各試料の条件について、以下に説明する。なお、ここでは、一部の条件において、試料２及び試料３と異なる条件を用いている。このため、試料２及び試料３と構造が同じであり、作製条件が異なる試料をそれぞれ試料２ａ及び試料３ａとする。
はじめに、試料２ａの作製方法について説明する。
ガラス基板１９０１上に、絶縁膜１９０３及び絶縁膜１９０４を成膜した。
絶縁膜１９０４上に、酸化物半導体膜１９０５として、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ３５ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行った後、３５０℃または４５０℃で加熱処理を行い、酸化物半導体膜１９０５を形成した。
絶縁膜１９０３及び酸化物半導体膜１９０５上に、スパッタリング法により厚さ５０ｎｍのチタン膜、及び厚さ４００ｎｍの銅膜を順に積層した後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行い、導電膜１９０７及び導電膜１９０９を形成した。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１０として、プラズマＣＶＤ法により厚さ４５０ｎｍの酸化窒化シリコン膜を成膜した後、３５０℃の窒素及び酸素の混合雰囲気で１時間の加熱処理を行った。
次に、絶縁膜１９０４、酸化物半導体膜１９０５、導電膜１９０７、及び導電膜１９０９上に、絶縁膜１９１１として、プラズマＣＶＤ法により厚さ５０ｎｍの窒化シリコン膜を成膜した。なお、窒化シリコン膜の成膜温度を２２０℃または３５０℃とした。
次に、絶縁膜１９１１上に、フォトリソグラフィ工程により形成したマスクを設けた後、エッチング処理を行い、絶縁膜１９１０、及び絶縁膜１９１１に開口部１９１３、１９１５を形成した。
以上の工程により試料２ａを作製した。
次に、試料３ａの作製方法について、説明する。
試料３ａは、試料２ａの酸化物半導体膜１９０５の代わりに、多層膜１９０６を用いた。多層膜１９０６としては、絶縁膜１９０４上に、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜し、続けて金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、スパッタリング法により厚さ１０ｎｍのＩＧＺＯ膜を成膜した。その後、フォトリソグラフィ工程により形成したマスクを用いてエッチング処理を行った後、３５０℃または４５０℃で加熱処理を行い、多層膜１９０６を形成した。
以上の工程により試料３ａを作製した。
次に、試料２ａ及び試料３ａに設けられた酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。試料２ａ及び試料３ａにおいては、開口部１９１７及び開口部１９１９にプローブを接触させ、酸化物半導体膜１９０５、及び多層膜１９０６のシート抵抗を測定した。なお、試料２ａ及び試料３ａの酸化物半導体膜１９０５、及び多層膜１９０６において、導電膜１９０７及び導電膜１９０９が対向する幅を１．５ｍｍ、導電膜１９０７と導電膜１９０９との間の距離を１０μｍとした。また、試料２ａ及び試料３ａにおいて、導電膜１９０７を接地電位とし、導電膜１９０９に１Ｖを印加した。また、温度６０℃、湿度９５％の雰囲気において、試料２ａ及び試料３ａを、６０時間及び１３０時間保管した後、各試料のシート抵抗値を測定した。
試料２ａ及び試料３ａのシート抵抗値を図２９に示す。なお、図２９において、実線は、各試料において絶縁膜１９１０として形成した窒化シリコン膜の成膜温度が２２０℃であり、破線は３５０℃であることを示す。また、黒塗りマーカは、各試料において、酸化物半導体膜１９０５または多層膜１９０６を形成した後、３５０℃で加熱処理を行ったことを示し、白塗りマーカは、酸化物半導体膜１９０５または多層膜１９０６を形成した後、４５０℃で加熱処理を行ったことを示す。丸角マーカは、各試料が酸化物半導体膜１９０５を有する、即ち、試料２ａであることを示す。三角マーカは、各試料が多層膜１９０６を有する、即ち試料３ａであることを示す。なお、図２９において、多層膜１９０６を形成した後、３５０℃で加熱した試料３ａの測定結果、すなわち黒塗り三角マーカはプロットしていない。
図２９より、試料２ａ及び試料３ａは、シート抵抗値が低く、容量素子の電極として好ましいシート抵抗値、０．２Ω／ｓ．ｑ．以下を満たしていることが分かる。また、試料２ａ及び試料３ａは、シート抵抗値の時間変動量が少ないことがわかる。以上のことから、窒化シリコン膜に接する酸化物半導体膜または多層膜は、高温高湿環境において、シート抵抗値の変動量が少ないため、容量素子の電極に用いる透光性を有する導電膜として用いることができる。
次に、試料２ａ及び試料３ａにおいて、基板温度を２５℃、６０℃、及び１５０℃として、それぞれのシート抵抗値を測定した結果を図３０に示す。なお、ここでは、試料２ａ及び試料３ａとして、絶縁膜１９１０として形成した窒化シリコン膜の成膜温度が２２０℃であり、酸化物半導体膜１９０５または多層膜１９０６を形成した後、３５０℃で加熱処理を行った試料を用いた。黒塗り丸マーカは試料２ａの測定結果を示し、黒塗り三角マーカは、試料３ａの測定結果を示す。
図３０より、基板温度を高くしても、酸化物半導体膜１９０５及び多層膜１９０６のシート抵抗値は変動しないことが分かる。即ち、窒化シリコン膜に接する酸化物半導体膜または多層膜は、縮退半導体ともいえる。窒化シリコン膜に接する酸化物半導体膜または多層膜は、基板温度が変化してもシート抵抗値の変動量が少ないため、容量素子の電極に用いる透光性を有する導電膜として用いることができる。
本実施例に示す構成は、他の実施の形態、または実施例に示す構成と適宜組み合わせて用いることができる。
本実施例は、酸化物半導体膜と、酸化物半導体膜上に形成された絶縁膜との不純物分析について、図２６を用いて説明する。
本実施例においては、不純物分析用のサンプルとして、２種類のサンプル（以下、試料５、及び試料６）を作製した。
まず、はじめに試料５の作製方法を以下に示す。
試料５は、ガラス基板上にＩＧＺＯ膜を成膜し、その後窒化シリコン膜を成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で１００ｎｍの厚さＩＧＺＯ膜を成膜した。
また、窒化シリコン膜の成膜条件としては、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝２２０℃の条件で１００ｎｍの厚さの窒化シリコン膜を成膜した。
次に、試料６の作製方法を以下に示す。
ガラス基板上にＩＧＺＯ膜を成膜し、その後酸化窒化シリコン膜及び窒化シリコン膜を積層して成膜した。その後、窒素雰囲気下で４５０℃、１時間の熱処理を行い、続けて窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）下で４５０℃×１時間の熱処理を行った。
なお、ＩＧＺＯ膜の成膜条件、及び窒化シリコン膜の成膜条件としては、試料５と同様の条件を用いた。また、酸化窒化シリコン膜の成膜条件としては、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの酸化窒化シリコン膜を成膜し、その後、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で４００ｎｍの厚さの酸化窒化シリコン膜を成膜した。
試料５及び試料６の不純物分析結果を図２６に示す。
なお、不純物分析としては、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、図２６に示す矢印の方向から分析を行った。すなわち、ガラス基板側からの測定である。
また、図２６（Ａ）は、試料５の測定により得られた水素（Ｈ）の濃度プロファイルである。図２６（Ｂ）は、試料６の測定により得られた水素（Ｈ）の濃度プロファイルである。
図２６（Ａ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、１．０×１０２０ａｔｏｍｓ／ｃｍ３であることがわかる。また、窒化シリコン膜中の水素（Ｈ）濃度は、１．０×１０２３ａｔｏｍｓ／ｃｍ３であることがわかる。また、図２６（Ｂ）よりＩＧＺＯ膜中の水素（Ｈ）濃度は、５．０×１０１９ａｔｏｍｓ／ｃｍ３であることがわかる。また、酸化窒化シリコン膜中の水素（Ｈ）濃度は、３．０×１０２１ａｔｏｍｓ／ｃｍ３であることがわかる。
なお、ＳＩＭＳ分析は、その測定原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素（Ｈ）の厚さ方向の分布を、ＳＩＭＳで分析する場合、対象となる膜の存在する範囲において、極端な変動が無く、ほぼ一定の強度が得られる領域における平均値を採用する。
このように、ＩＧＺＯ膜に接する絶縁膜の構成を変えることにより、ＩＧＺＯ膜中の水素（Ｈ）濃度に差が確認された。
例えば、トランジスタのチャネル形成領域に上述したＩＧＺＯ膜を用いる場合、試料６に示すようにＩＧＺＯ膜に接して酸化窒化シリコン膜を設ける構成が好ましい。また、容量素子の電極に用いる透光性を有する導電膜としては、試料５に示すようにＩＧＺＯ膜に接して窒化シリコン膜を設ける構成が好ましい。このような構成を用いることによって、トランジスタのチャネル形成領域に用いるＩＧＺＯ膜と、容量素子の電極に用いるＩＧＺＯ膜と、を同一工程で作製してもＩＧＺＯ膜中の水素濃度を変えることができる。
本実施例では、酸化物半導体膜及び多層膜の欠陥量について、図２７及び図２８を用いて説明する。
はじめに、試料の構造について説明する。
試料７は、石英基板上に形成された厚さ３５ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。
試料８及び試料９は、石英基板上に形成された厚さ３０ｎｍの多層膜と、多層膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。なお、試料８の多層膜は、厚さ１０ｎｍの第１のＩＧＺＯ膜、厚さ１０ｎｍの第２のＩＧＺＯ膜、及び厚さ１０ｎｍの第３のＩＧＺＯが順に積層されている。また、試料９は、厚さ２０ｎｍの第１のＩＧＺＯ膜、厚さ１５ｎｍの第２のＩＧＺＯ膜、及び厚さ１０ｎｍの第３のＩＧＺＯ膜が順に積層されている。試料８及び試料９は、試料７と比較して、酸化物半導体膜の代わりに多層膜を有する点が異なる。
試料１０は、石英基板上に形成された厚さ１００ｎｍの酸化物半導体膜と、酸化物半導体膜上に形成された厚さ２５０ｎｍの酸化絶縁膜と、酸化絶縁膜上に形成された厚さ１００ｎｍの窒化絶縁膜とを有する。試料１０は、試料７乃至試料９と比較して酸化物半導体膜が窒化絶縁膜と接しておらず、酸化絶縁膜と接している点が異なる。
次に、各試料の作製方法について説明する。
はじめに、試料７の作製方法について説明する。
石英基板上に、酸化物半導体膜として厚さ３５ｎｍのＩＧＺＯ膜を成膜した。ＩＧＺＯ膜の成膜条件としては、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００ｓｃｃｍ／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件を用いた。
次に、第１の加熱処理として、４５０℃の窒素雰囲気で１時間の加熱処理を行った後、４５０℃の窒素と酸素の混合ガス雰囲気（窒素＝８０％、酸素＝２０％）で１時間の加熱処理を行った。
次に、酸化物半導体膜上に、窒化絶縁膜として厚さ１００ｎｍの窒化シリコン膜を成膜した。窒化シリコン膜の成膜条件としては、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２／ＮＨ３＝５０／５０００／１００ｓｃｃｍ、圧力＝１００Ｐａ、成膜電力＝１０００Ｗ、基板温度＝３５０℃の条件を用いた。
次に、第２の加熱処理として、２５０℃の窒素雰囲気で１時間の加熱処理を行った。
以上の工程により試料７を作製した。
次に、試料８の作製方法について説明する。
試料８は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、石英基板上に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第１のＩＧＺＯ膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、Ａｒ／Ｏ２＝１００／１００ｓｃｃｍ（Ｏ２＝５０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝１７０℃の条件で厚さ１０ｎｍの第２のＩＧＺＯ膜を成膜した。次に、スパッタリング法にて、金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用い、Ａｒ／Ｏ２＝１８０／２０ｓｃｃｍ（Ｏ２＝１０％）、圧力＝０．６Ｐａ、成膜電力＝５０００Ｗ、基板温度＝２５℃の条件で厚さ１０ｎｍの第３のＩＧＺＯ膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料８を形成した。
次に、試料９の作製方法について説明する。
試料９は、試料７の酸化物半導体膜の代わりに、多層膜を形成した。多層膜としては、石英基板上に、試料８に示す第１のＩＧＺＯ膜と同じ条件を用いて、厚さ２０ｎｍの第１のＩＧＺＯ膜を成膜した。次に、スパッタリング法にて、試料８に示す第２のＩＧＺＯ膜と同じ条件を用いて、厚さ１５ｎｍの第２のＩＧＺＯ膜を成膜した。次に、試料８に示す第３のＩＧＺＯ膜と同じ条件を用いて、厚さ１０ｎｍの第２のＩＧＺＯ膜を成膜した。
その他の工程は、試料７と同様である。以上の工程により試料９を形成した。
次に、試料１０の作製方法について説明する。
試料１０は、試料７と同じ条件を用いて石英基板上に厚さ１００ｎｍの酸化物半導体膜を形成した。
次に、試料７と同様の条件を用いて、第１の加熱処理を行った。
次に、酸化物半導体膜上に、酸化絶縁膜として、厚さ５０ｎｍの第１の酸化窒化シリコン膜及び厚さ２００ｎｍの第２の酸化窒化シリコン膜を形成した。ここでは、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝３０／４０００ｓｃｃｍ、圧力＝４０Ｐａ、成膜電力＝１５０Ｗ、基板温度＝２２０℃の条件で５０ｎｍの厚さの第１の酸化窒化シリコン膜を成膜し、その後、プラズマＣＶＤ法にて、ＳｉＨ４／Ｎ２Ｏ＝１６０／４０００ｓｃｃｍ、圧力＝２００Ｐａ、成膜電力＝１５００Ｗ、基板温度＝２２０℃の条件で２００ｎｍの厚さの第２の酸化窒化シリコン膜を成膜した。なお、第２の酸化窒化シリコン膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む膜である。
次に、試料７と同じ条件を用いて、酸化絶縁膜上に厚さ１００ｎｍの窒化シリコン膜を形成した。
次に、試料７と同様の条件を用いて、第２の加熱処理を行った。
以上の工程により試料１０を形成した。
次に、試料７乃至試料１０についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０、を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、８．９２ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。
試料７乃至試料９に含まれる酸化物半導体膜及び多層膜をＥＳＲ測定して得られた一次微分曲線を図２７に示す。図２７（Ａ）は、試料７の測定結果であり、図２７（Ｂ）は、試料８の測定結果であり、図２７（Ｃ）は、試料９の測定結果である。
試料１０に含まれる酸化物半導体膜をＥＳＲ測定して得られた一次微分曲線を図２８に示す。
図２７（Ａ）乃至図２７（Ｃ）において、試料７は、ｇ値が１．９３において、酸化物半導体膜中の欠陥に起因する対称性を有する信号が検出されている。試料８及び試料９は、ｇ値が１．９５において、多層膜中の欠陥に起因する対称性を有する信号が検出されている。試料７におけるｇ値が１．９３のスピン密度は、２．５×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料８におけるｇ値が１．９３及び１．９５のスピン密度の総和は、１．６×１０１９ｓｐｉｎｓ／ｃｍ３であり、試料９におけるｇ値が１．９３及び１．９５のスピン密度の総和は、２．３×１０１９ｓｐｉｎｓ／ｃｍ３であった。即ち、酸化物半導体膜及び多層膜には、欠陥が含まれることが分かる。なお、酸化物半導体膜及び多層膜の欠陥の一例としては酸素欠損がある。
図２８において、試料１０は、試料７の酸化物半導体膜、試料８及び試料９の多層膜と比較して、酸化物半導体膜の厚さが厚いにも関わらず、欠陥に起因する対称性を有する信号が検出されず、即ち、検出下限以下（ここでは、検出下限を３．７×１０１６ｓｐｉｎｓ／ｃｍ３とする。）であった。このことから、酸化物半導体膜に含まれる欠陥量が検出できないことが分かる。
酸化物半導体膜または多層膜に窒化絶縁膜、ここではプラズマＣＶＤで形成された窒化シリコン膜が接すると、酸化物半導体膜または多層膜に欠陥、代表的には酸素欠損が形成されることが分かる。一方、酸化物半導体膜に酸化絶縁膜、ここでは、酸化窒化シリコン膜を設けると、酸化窒化シリコン膜に含まれる過剰酸素、即ち化学量論的組成を満たす酸素よりも多くの酸素が酸化物半導体膜に拡散し、酸化物半導体膜中の欠陥が増加しない。
以上のことから、試料７乃至試料９に示すように、窒化絶縁膜に接する酸化物半導体膜または多層膜は欠陥、代表的には酸素欠損量が多く、導電性が高いため、容量素子の電極として用いることができる。一方、試料１０に示すように、酸化絶縁膜に接する酸化物半導体膜または多層膜は、酸素欠損量が少なく、導電性が低いため、トランジスタのチャネル形成領域として用いることができる。
ここで、窒化物絶縁膜と接する酸化物半導体膜及び多層膜の抵抗率が低減する原因について、以下に説明する。
＜Ｈの存在形態間のエネルギーと安定性＞
はじめに、酸化物半導体膜に存在するＨの形態のエネルギー差と安定性について、計算した結果を説明する。ここでは、酸化物半導体膜としてＩｎＧａＺｎＯ４を用いた。
計算に用いた構造は、ＩｎＧａＺｎＯ４の六方晶の単位格子をａ軸及びｂ軸方向に２倍ずつにした８４原子バルクモデルを基本とした。
バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個をＨ原子に置換したモデルを用意した（図３１（Ａ）参照）。また、図３１（Ａ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図３１（Ｂ）に示す。３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除いた領域を、酸素欠損Ｖｏと示し、図３１（Ａ）及び図３１（Ｂ）において破線で示す。また、酸素欠損Ｖｏ中に位置するＨ原子をＶｏＨと表記する。
また、バルクモデルにおいて、３個のＩｎ原子及び１個のＺｎ原子と結合したＯ原子１個を取り除き、酸素欠損（Ｖｏ）を形成する。該Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子及び２個のＺｎ原子と結合したＯ原子にＨ原子が結合したモデルを用意した（図３１（Ｃ）参照）。また、図３１（Ｃ）において、ＩｎＯ層におけるａｂ面をｃ軸から見た図を図３１（Ｄ）に示す。図３１（Ｃ）及び図３１（Ｄ）において、酸素欠損Ｖｏを破線で示す。また、酸素欠損Ｖｏを有し、且つ酸素欠損Ｖｏ近傍で、ａｂ面に対して１個のＧａ原子及び２個のＺｎ原子と結合したＯ原子に結合したＨ原子を有するモデルをＶｏ＋Ｈと表記する。
上記２つのモデルに対して、格子定数を固定しての最適化計算を行い、全エネルギーを算出した。なお、全エネルギーの値が小さいほどその構造はより安定といえる。
計算には、第一原理計算ソフトウェアＶＡＳＰ（Ｔｈｅ Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ ｓｉｍｕｌａｔｉｏｎ ｐａｃｋａｇｅ）を用いた。計算条件を表１に示す。

電子状態擬ポテンシャルにはＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ（ＰＡＷ）法により生成されたポテンシャルを、汎関数にはＧＧＡ／ＰＢＥ（Ｇｅｎｅｒａｌｉｚｅｄ−Ｇｒａｄｉｅｎｔ−Ａｐｐｒｏｘｉｍａｔｉｏｎ／Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈｏｆ）を用いた。
また、計算により算出された２つのモデルの全エネルギーを表２に示す。
表２より、ＶｏＨの方がＶｏ＋Ｈよりも全エネルギーが０．７８ｅＶ小さい。よって、ＶｏＨの方がＶｏ＋Ｈよりも安定であるといえる。したがって、酸素欠損（Ｖｏ）にＨ原子が近づくと、Ｈ原子はＯ原子と結合するよりも、酸素欠損（Ｖｏ）中に取り込まれやすいと考えられる。
＜ＶｏＨの熱力学的状態＞
次に、酸素欠損（Ｖｏ）中にＨ原子が取り込まれたＶｏＨの形成エネルギーと荷電状態について、計算した結果を説明する。ＶｏＨは荷電状態によって形成エネルギーが異なり、フェルミエネルギーにも依存する。よって、ＶｏＨはフェルミエネルギーに依存して安定な荷電状態が異なる。ここでは、ＶｏＨが電子を１つ放出した状態を（ＶｏＨ）＋と示し、電子を１つ捕獲した状態を（ＶｏＨ）−と示し、電子の移動のない状態を、（ＶｏＨ）０と示す。（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを計算した。
計算には、第一原理計算ソフトウェアＶＡＳＰを用いた。計算条件を表３に示す。

電子状態擬ポテンシャル計算にはＰｒｏｊｅｃｔｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ（ＰＡＷ）法により生成されたポテンシャルを、汎関数にはＨｅｙｄ−Ｓｃｕｓｅｒｉａ−Ｅｒｎｚｅｒｈｏｆ（ＨＳＥ） ＤＦＴハイブリッド汎関数（ＨＳＥ０６）を用いた。
なお、酸素欠損の形成エネルギーの算出では酸素欠損濃度の希薄極限を仮定し、電子および正孔の伝導帯、価電子帯への過剰な広がりを補正してエネルギーを算出した。また、完全結晶の価電子帯上端をエネルギー原点とし、欠陥構造に由来する価電子帯のズレは、平均静電ポテンシャルを用いて補正した。
図３２（Ａ）に、（ＶｏＨ）＋、（ＶｏＨ）−、（ＶｏＨ）０それぞれの形成エネルギーを示す。横軸はフェルミレベルであり、縦軸は形成エネルギーである。実線は（ＶｏＨ）＋の形成エネルギーを示し、一点鎖線は（ＶｏＨ）０の形成エネルギーを示し、破線は（ＶｏＨ）−の形成エネルギーを示す。また、ＶｏＨの電荷が、（ＶｏＨ）＋から（ＶｏＨ）０を経て（ＶｏＨ）−に変わる遷移レベルをε（＋／−）と示す。
図３２（Ｂ）に、ＶｏＨの熱力学的遷移レベルを示す。計算結果から、ＩｎＧａＺｎＯ４のエネルギーギャップは２．７３９ｅＶであった。また、価電子帯のエネルギーを０ｅＶとすると、遷移レベル（ε（＋／−））は２．６２ｅＶであり、伝導帯の直下に存在する。このことから、酸素欠損（Ｖｏ）中にＨ原子が取り込まれることにより、ＩｎＧａＺｎＯ４がｎ型になることが分かる。
酸化物半導体膜がプラズマに曝されると、酸化物半導体膜はダメージを受け、酸化物半導体膜に、欠陥、代表的には酸素欠損が生成される。また、酸化物半導体膜に窒化絶縁膜が接すると、窒化絶縁膜に含まれる水素が酸化物半導体膜に移動する。これらの結果、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、酸化物半導体膜中にＶｏＨが形成され、酸化物半導体膜がｎ型となり、抵抗率が低下する。以上のことから、窒化絶縁膜に接する酸化物半導体膜を容量素子の電極として用いることができる。

Claims (3)

  1. 透光性を有する半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有するトランジスタと、
    一対の電極の間に誘電体膜を有する容量素子と、
    前記ソース電極及び前記ドレイン電極の一方と電気的に接続された画素電極と、
    容量線と、を有し、
    前記トランジスタは、前記半導体膜上に第１の酸化絶縁膜と、前記第１の酸化絶縁膜上の第１の窒化絶縁膜と、前記第１の窒化絶縁膜上の第２の酸化絶縁膜と、を有し、
    前記ゲート絶縁膜は、前記ゲート電極と接する第２の窒化絶縁膜と、前記半導体膜に接する第３の酸化絶縁膜と、を有し、
    前記容量素子の前記一対の電極の一方は、前記半導体膜と同一層上に設けられ、且つ、同一材料を有し、
    前記一対の電極の前記一方は、前記容量線と電気的に接続され、
    前記一対の電極の前記一方は、前記第２の窒化絶縁膜と接し、
    前記画素電極は、前記容量素子の前記一対の電極の他方として機能する領域を有し、
    前記第１の酸化絶縁膜と、前記第１の窒化絶縁膜と、前記第２の酸化絶縁膜とは、前記誘電体膜として機能する領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記トランジスタの前記半導体膜は、金属酸化物であることを特徴とする半導体装置。
  3. 請求項２において、
    前記金属酸化物は、酸化物半導体であることを特徴とする半導体装置。
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CN (1) CN103681655B (ja)
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824B4 (de) 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9535277B2 (en) 2012-09-05 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Conductive oxide film, display device, and method for forming conductive oxide film
KR102331652B1 (ko) 2012-09-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8981372B2 (en) 2012-09-13 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US8927985B2 (en) 2012-09-20 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2014103900A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104904018B (zh) 2012-12-28 2019-04-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI607510B (zh) * 2012-12-28 2017-12-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9269315B2 (en) 2013-03-08 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
US9817520B2 (en) * 2013-05-20 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Imaging panel and imaging device
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
KR102244553B1 (ko) 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
KR102124025B1 (ko) * 2013-12-23 2020-06-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
TWI657488B (zh) * 2014-03-20 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置、具有該半導體裝置的顯示裝置、具有該顯示裝置的顯示模組以及具有該半導體裝置、該顯示裝置和該顯示模組的電子裝置
US9766517B2 (en) 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
WO2016147074A1 (en) * 2015-03-17 2016-09-22 Semiconductor Energy Laboratory Co., Ltd. Touch panel
US9964799B2 (en) * 2015-03-17 2018-05-08 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
DE102016107643A1 (de) * 2016-04-25 2017-10-26 Endress+Hauser Process Solutions Ag Gerätezugriffssoftware mit umschaltbarem Darstellungsmodus
JP6759001B2 (ja) * 2016-08-26 2020-09-23 日本碍子株式会社 ガスセンサおよびガスセンサによるガス濃度測定方法
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
JP2019145682A (ja) * 2018-02-21 2019-08-29 株式会社アルバック 誘電体素子の製造方法、および、誘電体素子
WO2020072292A1 (en) 2018-10-01 2020-04-09 E Ink Corporation Electro-optic fiber and methods of making the same
US11635640B2 (en) 2018-10-01 2023-04-25 E Ink Corporation Switching fibers for textiles
WO2021062075A1 (en) * 2019-09-27 2021-04-01 E Ink Corporation Light-transmissive conductor with directional conductivity
TWI755079B (zh) * 2019-09-30 2022-02-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2682997B2 (ja) 1987-11-14 1997-11-26 株式会社日立製作所 補助容量付液晶表示装置及び補助容量付液晶表示装置の製造方法
FR2679057B1 (fr) 1991-07-11 1995-10-20 Morin Francois Structure d'ecran a cristal liquide, a matrice active et a haute definition.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07104312A (ja) 1993-09-30 1995-04-21 Sanyo Electric Co Ltd 液晶表示装置の製造方法
TW347477B (en) 1994-09-30 1998-12-11 Sanyo Electric Co Liquid crystal display with storage capacitors for holding electric charges
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
US6090656A (en) * 1998-05-08 2000-07-18 Lsi Logic Linear capacitor and process for making same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP2001051300A (ja) 1999-08-10 2001-02-23 Toshiba Corp 液晶表示装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
WO2001033292A1 (fr) 1999-10-29 2001-05-10 Hitachi, Ltd. Dispositif d'affichage a cristaux liquides
JP4801242B2 (ja) 2000-07-31 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TWI247182B (en) 2000-09-29 2006-01-11 Toshiba Corp Flat panel display device and method for manufacturing the same
JP2002359252A (ja) 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100456137B1 (ko) * 2001-07-07 2004-11-08 엘지.필립스 엘시디 주식회사 액정표시장치의 어레이 기판 및 그의 제조방법
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100852806B1 (ko) 2002-08-01 2008-08-18 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 제조 방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100930916B1 (ko) 2003-03-20 2009-12-10 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 그 제조방법
JP4417072B2 (ja) * 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
TWI226712B (en) 2003-12-05 2005-01-11 Au Optronics Corp Pixel structure and fabricating method thereof
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
KR100689316B1 (ko) 2004-10-29 2007-03-08 엘지.필립스 엘시디 주식회사 유기전계발광다이오드소자 및 그 제조방법
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
JP5148912B2 (ja) 2006-04-06 2013-02-20 株式会社半導体エネルギー研究所 液晶表示装置及び半導体装置、並びに電子機器
EP1843194A1 (en) 2006-04-06 2007-10-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, semiconductor device, and electronic appliance
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4215068B2 (ja) * 2006-04-26 2009-01-28 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2008009425A (ja) 2006-06-02 2008-01-17 Semiconductor Energy Lab Co Ltd 液晶表示装置及び電子機器
US7847904B2 (en) 2006-06-02 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic appliance
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI357530B (en) 2007-09-11 2012-02-01 Au Optronics Corp Pixel structure and liquid crystal display panel
KR101375831B1 (ko) * 2007-12-03 2014-04-02 삼성전자주식회사 산화물 반도체 박막 트랜지스터를 이용한 디스플레이 장치
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5540517B2 (ja) 2008-02-22 2014-07-02 凸版印刷株式会社 画像表示装置
JP5182993B2 (ja) 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8039842B2 (en) 2008-05-22 2011-10-18 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device including thin film transistor
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI577027B (zh) * 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP4844617B2 (ja) * 2008-11-05 2011-12-28 ソニー株式会社 薄膜トランジスタ基板および表示装置
WO2010071034A1 (en) * 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
EP2202802B1 (en) 2008-12-24 2012-09-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US8330156B2 (en) 2008-12-26 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with a plurality of oxide clusters over the gate insulating layer
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010243594A (ja) * 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
JP2010243741A (ja) 2009-04-06 2010-10-28 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、及びその製造方法、並びに液晶表示装置
JP5663214B2 (ja) 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2458577B1 (en) 2009-07-24 2017-03-01 Sharp Kabushiki Kaisha Method for manufacturing thin film transistor substrate
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102526493B1 (ko) 2009-07-31 2023-04-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI582951B (zh) 2009-08-07 2017-05-11 半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置之電話、錶、和顯示裝置
JP5458102B2 (ja) 2009-09-04 2014-04-02 株式会社東芝 薄膜トランジスタの製造方法
WO2011043195A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2011091110A (ja) * 2009-10-20 2011-05-06 Canon Inc 酸化物半導体素子を用いた回路及びその製造方法、並びに表示装置
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
CN102652330B (zh) * 2009-12-09 2014-09-17 夏普株式会社 半导体装置及其制造方法
KR101695725B1 (ko) * 2009-12-29 2017-01-24 엘지디스플레이 주식회사 액정표시장치용 어레이 기판의 제조방법
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101229712B1 (ko) 2010-05-24 2013-02-04 샤프 가부시키가이샤 박막 트랜지스터 기판 및 그 제조방법
KR20110133251A (ko) * 2010-06-04 2011-12-12 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2012018970A (ja) 2010-07-06 2012-01-26 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置
JP2012038891A (ja) * 2010-08-06 2012-02-23 Canon Inc ボトムゲート型薄膜トランジスタ
JP5806043B2 (ja) * 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US9230994B2 (en) 2010-09-15 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US20150108467A1 (en) * 2010-12-20 2015-04-23 Sharp Kabushiki Kaisha Semiconductor device and display device
KR101758783B1 (ko) * 2010-12-27 2017-07-18 삼성디스플레이 주식회사 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법
KR101881895B1 (ko) * 2011-11-30 2018-07-26 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
US20140014948A1 (en) 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR20150040873A (ko) 2012-08-03 2015-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014199899A (ja) 2012-08-10 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
US8937307B2 (en) 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824B4 (de) 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR102331652B1 (ko) 2012-09-13 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

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