KR20140027338A - 낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치 - Google Patents

낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치 Download PDF

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Abstract

반도체 장치는 제1 도전형을 갖는 드리프트 층, 제1 도전형과 반대인 제2 도전형을 갖는 드리프트 층 내의 웰 영역, 및 웰 영역 내의 소스 영역을 포함한다. 소스 영역은 제1 도전형을 가지며, 웰 영역 내에 채널 영역을 정의한다. 소스 영역은 채널 영역에 인접하는 측방 소스 영역 및 채널 영역에 대향하는 측방 소스 영역으로부터 떨어져 연장하는 복수의 소스 콘택 영역을 포함한다. 제2 도전형을 갖는 보디 콘택 영역이 복수의 소스 콘택 영역 중 적어도 2개 사이에 위치하고, 웰 영역과 접촉한다.

Description

낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치{FIELD EFFECT TRANSISTOR DEVICES WITH LOW SOURCE RESISTANCE}
미국 정부 권리의 진술
본 발명은 국방 연구소에 의해 제공된 계약 번호 DAAD19-01-C-0067에 따른 정부 지원으로 이루어졌다. 정부는 본 발명에서 소정 권리를 갖는다.
발명의 분야
본 발명은 전자 장치 및 제조 방법에 관한 것이다. 구체적으로, 본 발명은 대전력 절연 게이트 트랜지스터 및 제조 방법에 관한 것이다.
실리콘 탄화물(SiC)로 제조된 전력 장치들은 실리콘 상의 전력 장치들에 비해 SiC의 높은 임계 장(critical field) 및 넓은 대역 갭으로 인해 고속, 대전력 및/또는 고온 응용들에 대해 큰 장점들을 나타낼 것으로 기대된다. 약 5 kV를 넘는 전압들과 같은 높은 전압들을 차단할 수 있는 장치들의 경우, 주입된 소수 캐리어들로부터 발생하는 도전율 변화를 통해 드리프트 층 저항을 줄이기 위해 바이폴라 동작을 갖는 것이 바람직할 수 있다. 그러나, 실리콘 탄화물의 바이폴라 장치들에 대한 하나의 기술적인 문제는 아마도 실리콘 탄화물의 단결정들 내의 기초 평면 전위(Basal Plane Dislocation; BPD)의 존재로 인한 경시적인 순방향 전압 강하이다. 따라서, SiC 쇼트키 다이오드 및 MOSFET와 같은 유니폴라 장치들이 예를 들어 최대 10 kV 이상의 대전력 응용들에 통상적으로 사용된다.
10 kV 차단 능력을 갖는 SiC DMOSFET 장치들은 약 100 mΩ x cm2의 특정 온-저항을 갖도록 제조되어 왔다. DMOSFET 장치들은 그들의 다수 캐리어 특성으로 인해 예를 들어 100 ns 미만의 매우 빠른 스위칭 속도를 나타낼 수 있다. 그러나, 장치들의 필요한 차단 전압이 예를 들어 15 kV 이상으로 증가함에 따라, MOSFET 장치의 온 저항은 드리프트 층 두께의 대응하는 증가로 인해 상당히 증가할 수 있다. 이러한 문제는 벌크 이동성 감소로 인해 고온에서 악화될 수 있으며, 결과적으로 과다한 전력이 낭비될 수 있다.
SiC 결정 재료 성장의 프로세스와 관련하여, BPD 관련 문제들을 줄이기 위해 여러 가지 접근법이 개발되었다. 예를 들어, B. Hull, M. Das, J. Sumakeris, J. Richmond, and S. Krishinaswami, "Drift-Free 10-kV, 20-A 4H-SiC PiN Diodes", Journal of Electrical Materials, Vol. 34, No. 4, 2005를 참조한다. 이러한 개발들은 사이리스터, GTO 등과 같은 SiC 바이폴라 장치들의 개발 및/또는 잠재적 응용들을 향상시킬 수 있다. 사이리스터들 및/또는 GTO들이 낮은 순방향 전압 강하를 제공할 수 있지만, 이들은 게이트 구동 및 보호를 위해 부피가 큰 정류 회로들을 필요로 할 수 있다. 따라서, SiC 바이폴라 장치는 게이트 턴오프 능력을 갖는 것이 바람직할 수 있다. 4H-SiC 절연 게이트 바이폴라 트랜지스터들(IGBT들)은 이들의 우수한 온 상태 특성, 적당한 스위칭 속도 및/또는 우수한 안전 동작 구간(SOA)으로 인해 전력 스위칭 응용들에 더 적합해지고 있다.
발명의 요약
일부 실시예들에 따른 반도체 장치는 제1 도전형을 갖는 드리프트 층, 제1 도전형과 반대인 제2 도전형을 갖는 드리프트 층 내의 웰 영역, 및 웰 영역 내의 소스 영역을 포함한다. 소스 영역은 제1 도전형을 가지며, 웰 영역 내에 채널 영역을 정의한다. 소스 영역은 채널 영역에 인접하는 측방 소스 영역 및 채널 영역에 대향하는 측방 소스 영역으로부터 떨어져 연장하는 복수의 소스 콘택 영역을 포함한다. 제2 도전형을 갖는 보디 콘택 영역이 복수의 소스 콘택 영역 중 적어도 2개 사이에 위치하고, 웰 영역과 접촉하며, 소스 오믹 콘택(source ohmic contact)이 소스 콘택 영역들 및 보디 콘택 영역과 접촉한다.
보디 콘택 영역은 소스 콘택 영역들 사이에 삽입된 복수의 보디 콘택 영역을 포함할 수 있다. 복수의 보디 콘택 영역은 측방 소스 영역에 의해 채널 영역으로부터 이격될 수 있다.
소스 오믹 콘택은 소스 콘택 구간(source contact area)에서 소스 영역(source area)과 접촉할 수 있으며, 소스 오믹 콘택은 보디 콘택 영역 구간에서 보디 콘택 영역과 접촉할 수 있다.
일부 실시예들에서, 웰 영역의 최소 치수(w1)에 대한 콘택 영역 구간의 최소 치수(p1)의 비율은 0.2보다 클 수 있다. 추가적인 실시예들에서, 웰 영역의 최소 치수(w1)에 대한 콘택 영역 구간의 최소 치수(p1)의 비율은 0.3보다 클 수 있다.
드리프트 영역은 실리콘 탄화물과 같은 넓은 대역 갭의 반도체 재료를 포함할 수 있다.
소스 영역은 면 저항을 가지며, 소스 오믹 콘택은 소스 영역의 콘택 저항의 75%보다 큰 면 저항을 갖고, 일부 실시예들에서는 소스 영역의 콘택 저항보다 크다.
장치는 1000 볼트를 초과하는 역 차단 전압 및 제곱 센티미터당 200 암페어보다 큰 전류 밀도를 가질 수 있다.
본 발명의 추가적인 이해를 제공하도록 포함되고 본원에 통합되거나 그 일부를 구성하는 첨부 도면들은 본 발명의 소정 실시예(들)를 도시한다. 도면들에서:
도 1은 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 장치의 회로도이다.
도 2는 MOSFET 장치에 대한 가설적인 온 상태 전류-전압 특성들을 나타내는 그래프이다.
도 3은 게이트 전압에 대한 소스 저항의 영향을 나타내는 그래프이다.
도 4는 전통적인 전력 MOSFET 장치의 셀의 부분 단면도이다.
도 5 및 6은 전통적인 전력 MOSFET 장치들의 레이아웃들을 나타내는 평면도들이다.
도 7 및 8은 일부 실시예들에 따른 전력 MOSFET 장치들의 레이아웃들을 나타내는 평면도들이다.
도 9 및 10은 일부 실시예들에 따른 전력 MOSFET 장치의 셀의 부분 단면도들이다.
도 11은 일부 실시예들에 따른 MOSFET 장치에 대한 온 상태 전류-전압 특성들을 나타내는 그래프이다.
도 12는 일부 실시예들에 따른 전력 MOSFET 장치의 셀의 단면도이다.
도 13은 일부 실시예들에 따른 절연 게이트 바이폴라 트랜지스터 장치의 셀의 단면도이다.
도 14는 일부 실시예들에 따른 p형 절연 게이트 바이폴라 트랜지스터 장치의 셀의 단면도이다.
도 15는 도 14의 P-IGBT 장치의 전류-전압 특성들을 나타내는 그래프이다.
도 16a는 도 14의 P-IGBT의 전압 차단 특성들을 나타내는 그래프이다.
도 16b는 도 14의 P-IGBT의 펄스 온 상태 전류-전압 특성들을 나타내는 그래프이다.
도 16c는 실온에서부터 섭씨 300도까지의 범위의 온도들에 대한 도 14의 P-IGBT들의 추가적인 온 상태 전류-전압 특성들을 나타내는 그래프이다.
도 16d는 도 14의 P-IGBT들의 온 상태 전류-전압 특성들을 온도의 함수로서 나타내는 그래프이다.
이하, 본 발명의 실시예들을 도시하는 첨부 도면들을 참조하여 본 발명의 실시예들이 더 충분히 설명될 것이다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들로 한정되는 것으로 해석되지 않아야 한다. 오히려, 이들 실시예는 본 개시가 철저하고 완전하도록 제공되며, 이 분야의 기술자들에게 본 발명의 범위를 충분히 전달할 것이다. 전반적으로 동일한 번호들은 동일한 요소들을 나타낸다.
용어 제1, 제2 등이 본 명세서에서 다양한 요소들을 설명하는 데 사용될 수 있지만, 이들 요소는 이들 용어에 의해 한정되지 않아야 한다는 것을 이해할 것이다. 이들 용어는 하나의 요소를 다른 요소와 구별하는 데에만 사용된다. 예컨대, 본 발명의 범위로부터 벗어나지 않고서, 제1 요소가 제2 요소로서 지칭될 수 있고, 유사하게 제2 요소가 제1 요소로서 지칭될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 관련된 목록화된 아이템들 중 하나 이상의 아이템들의 임의의 그리고 모든 조합들을 포함한다.
본 명세서에서 사용되는 용어는 특정 실시예들을 설명하는 목적을 위한 것일 뿐, 본 발명을 한정하는 것을 의도하지 않는다. 본 명세서에서 사용될 때, 단수 형태들("a", "an", "the")은 상황이 명확히 달리 지시하는 않는 한은 복수 형태들도 포함하는 것을 의도한다. 본 명세서에서 사용될 때 용어 "포함(comprises, comprising, includes 및/또는 including)"은 언급되는 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것을 더 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적, 과학적 용어들을 포함하는) 모든 용어들은 본 발명이 속하는 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 분야와 관련된 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명확히 그렇게 정의되지 않는 한은 이상적인 또는 과도하게 형식적인 의미로 해석되지 않을 것이라는 것을 더 이해할 것이다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "상에" 위치하거나 다른 요소 "상으로" 연장하는 것으로 지시될 때, 이것은 다른 요소 상에 직접 위치하거나 다른 요소 위로 직접 연장할 수 있거나, 개재 요소들도 존재할 수 있다는 것을 이해할 것이다. 이와 달리, 요소가 다른 요소 "상에 직접" 위치하거나 다른 요소 "상으로 직접" 연장하는 것으로 지시될 때는 개재 요소들은 존재하지 않는다. 요소가 다른 요소에 "접속" 또는 "결합"되는 것으로 지시될 때, 이것은 다른 요소에 직접 접속 또는 결합될 수 있거나, 개재 요소들이 존재할 수 있다는 것을 이해할 것이다. 이와 달리, 요소가 다른 요소에 "직접 접속" 또는 "직접 결합"되는 것으로 지시될 때는 개재 요소들이 존재하지 않는다.
본 명세서에서 "아래", "위", "상부", "하부", "수평", "측방" 또는 "수직"과 같은 관계 용어들은 도면들에 도시된 바와 같은 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하는 데 사용될 수 있다. 이들 용어는 도면들에 도시된 배향에 더하여 장치의 다른 배향들도 포함하는 것을 의도한다는 것을 이해할 것이다.
본 명세서에서 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간구조들)의 개략도들인 단면도들을 참조하여 설명된다. 도면들 내의 층들 및 영역들의 두께는 명료화를 위해 과장될 수 있다. 게다가, 예를 들어 제조 기술들 및/또는 허용 한계들의 결과로서의 도면들의 형상들로부터의 변형들이 예상될 것이다. 따라서, 본 발명의 실시예들은 본 명세서에서 예시되는 영역들의 특정 형상들로 한정되는 것으로 해석되지 않아야 하며, 예를 들어 제조로부터 발생하는 형상들의 변경들을 포함해야 한다. 예를 들어, 직사각형으로 예시된 주입 영역은 통상적으로 둥근 또는 굽은 특징들 및/또는 주입 영역으로부터 비주입 영역으로의 불연속 변화가 아닌 그의 에지들에서의 주입 농도의 기울기를 가질 것이다. 또한, 주입에 의해 형성되는 매립 영역은 매립 영역과 주입이 발생하는 표면 사이의 영역 내의 소정의 주입을 유발할 수 있다. 따라서, 도면들에 도시된 영역들은 사실상 개략적이며, 그들의 형상들은 장치의 영역의 실제 형상을 나타내는 것을 의도하지 않으며, 본 발명의 범위를 한정하는 것을 의도하지 않는다.
본 발명의 일부 실시예들은 층 및/또는 영역 내의 다수 캐리어 농도를 나타내는 n형 또는 p형과 같은 도전형을 갖는 것으로 특성화되는 반도체 층들 및/또는 영역들을 참조하여 설명된다. 따라서, n형 재료는 음 전하 전자들의 다수 평형 농도를 갖는 반면, p형 재료는 양 전하 정공들의 다수 평형 농도를 갖는다. 소정 재료는 다른 층 또는 영역에 비해 상대적으로 더 큰("+") 또는 더 작은("-") 다수 캐리어 농도를 지시하기 위해 (n+, n-, p+, p-, n++, n--, p++, p-- 등과 같이) "+" 또는 "-"를 이용하여 지시될 수 있다. 그러나, 그러한 표시법은 층 또는 영역 내의 다수 또는 소수 캐리어들의 특정 농도의 존재를 의미하지 않는다.
본 발명의 일부 실시예들은 대전력 및/또는 고온 응용들에 적합한 실리콘 탄화물(SiC) 절연 게이트 장치들을 제공한다.
도 1은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 장치(10)의 회로도이다. 도면에 도시된 바와 같이, MOSFET 장치는 일반적으로 3개의 단자, 즉 드레인 단자(D), 소스 단자(S) 및 게이트 단자(G)를 포함한다. 장치의 게이트-소스 전압은 VGS로 표시되며, 장치의 드레인-소스 전압은 VDS로 표시된다. 장치는 장치의 물리적 특성들에 기초하는 내부 소스 저항(RS) 및 내부 드레인 저항(RD)을 갖는다. 내부 소스 저항(RS) 양단의 전압은 VRs로 표시된다.
MOSFET 장치에서, 드레인으로부터 소스로 장치의 채널을 통과하는 전류는 게이트에 전압을 인가함으로써 조절된다. 게이트는 실리콘 이산화물과 같은 게이트 절연체에 의해 채널로부터 절연된다. 게이트 단자 상의 전압이 증가함에 따라 장치를 통과하는 전류가 증가할 수 있다.
도 2는 주어진 게이트-소스 전압(VGS)에 대한 MOSFET 장치의 가설(곡선 102) 및 실제(104) 온 상태 전류-전압 특성들을 나타내는 그래프이다. 도 2에 도시된 바와 같이, 주어진 게이트 전압에 대해, 장치를 통과하는 전류(ID)는 드레인과 소스 간의 전압(VDS)이 증가함에 따라 포화점까지 증가한다. 실제 장치들에서, 트랜지스터의 실제 포화 전류는 통상적으로 이상적인 포화 전류보다 낮다. 이에 대한 이유 중 일부는 장치의 소스 저항과 관련된다.
구체적으로, 장치를 통과하는 드레인 전류(ID)가 증가할 때, 소스 저항(RS)을 통해 강하되는 전압의 양은 정비례하여 증가한다. 도 3은 게이트 전압에 대한 소스 저항의 영향을 나타내는 그래프이다. 도 3에서, 게이트 단자와 소스 단자 간의 전압은 VGS로 표시된다. 게이트 및 소스 단자들을 통해 장치에 인가되는 게이트 전압(VGS)의 일부가 장치의 내부 소스 저항(RS)을 통해 강하된다. 게이트 전압의 그 부분은 도 3에서 VRs로 표시된다. 게이트-소스 전압의 나머지는 도 3에서 VGS,int로 표시되는 게이트 절연체 양단의 전압으로서 나타난다. 따라서, VGS는 VRs와 VGS,int의 합과 동일하다.
도 3에 도시된 바와 같이, 게이트-소스 전압은 드레인 전류가 증가할 때 일정하게 유지될 수 있다. 그러나, 장치의 내부 소스 저항을 통해 강하되는 게이트 전압(VGS)의 부분(VRs)은 드레인 전류(ID)가 증가함에 따라 증가하는 반면, 게이트 절연체 양단의 전압으로서 나타나는 게이트 전압의 부분(VGS,int)은 드레인 전류(ID)가 증가함에 따라 감소한다.
따라서, 드레인 전류가 증가할 때, 채널을 유지하는 데 사용되고 있는 게이트 전압의 부분은 감소하며, 이는 장치로 하여금 더 낮은 레벨의 드레인-소스 전압에서 포화되게 할 수 있다. 따라서, 높은 소스 저항이 MOSFET 또는 다른 절연 게이트 제어 장치의 동작에 악영향을 미칠 수 있다.
일부 실시예들에 따른 MOSFET 구조의 단위 셀(10)이 도 4에 도시되어 있다. 도 1의 장치(10)는 n형의 8도 축외(off-axis) 4H-SiC 기판(12) 상의 n- 드리프트 에피텍셜 층(14)을 포함한다. n- 드리프트 층(14)은 약 100 ㎛ 내지 약 120 ㎛의 두께를 가질 수 있으며, 약 10 kV의 차단 능력을 위해 n형 도펀트로 약 2 x 1014 cm-3 내지 약 6 x 1014 cm-3의 도핑 농도로 도핑될 수 있다. 다른 도핑 농도들/전압 차단 범위들도 가능하다. 1200V MOSFET 장치의 경우, 기판은 4도 축외 4H-SiC일 수 있으며, 드리프트 층은 약 10 ㎛의 두께를 가질 수 있고, n형 도펀트로 약 6 x 1015 cm-3의 도핑 농도로 도핑될 수 있다.
구조는 예를 들어 알루미늄 및 질소의 선택적 주입에 의해 각각 형성될 수 있는 p+ 웰 영역(18) 및 n+ 소스 영역(20)을 더 포함한다. p+ 웰 영역(18)의 접합 깊이는 약 0.5 ㎛이지만, 다른 깊이들도 가능하다. 구조(10)는 드리프트 층(14)의 표면으로부터 p+ 웰 영역(18) 내로 연장하는 p+ 콘택 영역(22)을 더 포함한다. 장치 둘레에 접합 종단(도시되지 않음)이 제공될 수 있다.
주입된 도펀트들 모두는 구조를 섭씨 약 1600도의 온도에서 실리콘 과압으로 어닐링함으로써 활성화되고/되거나, 흑연막과 같은 캡슐화 층에 의해 커버될 수 있다. 고온 어닐은 이러한 조건들 없이는 실리콘 탄화물 에피텍시의 표면을 손상시킬 수 있다. 실리콘 과압은 실란의 존재에 의해 또는 소정 양의 실리콘 과압을 제공하는 실리콘 탄화물 코팅된 물체들의 근접에 의해 제공될 수 있다. 대안으로서 또는 실리콘 과압과 결합하여, 장치의 표면 상에 흑연 코딩이 형성될 수 있다. 주입된 이온들을 활성화하기 위해 장치를 어닐링하기 전에, 어닐 동안 구조의 표면을 보호하기 위해 구조의 상면/전면에 흑연 코팅이 적용될 수 있다. 흑연 코팅은 전통적인 레지스트 코팅 방법에 의해 적용될 수 있으며, 약 1 ㎛의 두께를 가질 수 있다. 흑연 코팅을 가열하여 드리프트 층(14) 상에 결정 코팅을 형성할 수 있다. 주입된 이온들은 예를 들어 섭씨 약 1600도 이상의 온도에서 불활성 기체 내에서 수행될 수 있는 열 어닐에 의해 활성화될 수 있다. 구체적으로, 열 어닐은 섭씨 약 1600도의 온도에서 아르곤 내에서 5분 동안 수행될 수 있다. 흑연 코팅은 고온 어닐 동안 드리프트 층(14)의 표면을 보호하는 것을 도울 수 있다.
이어서, 흑연 코팅은 예를 들어 애싱(ashing) 및 열 산화에 의해 제거될 수 있다.
주입 어닐링 후, 약 1 ㎛의 두께를 갖는 실리콘 이산화물의 필드 산화물(도시되지 않음)이 퇴적되고 패터닝되어, 장치의 활성 영역을 노출시킬 수 있다.
게이트 산화물 층(36)이 게이트 산화 프로세스에 의해 400-600 Å의 최종 게이트 산화물 두께로 형성될 수 있다.
구체적으로, 게이트 산화물은 예를 들어 본 명세서에 개시 내용 전체가 참고로 포함되는 미국 특허 제5,972,801호에 설명된 바와 같이 드라이(dry) O2에서의 벌크 산화물의 성장에 이어지는 웨트(wet) O2에서의 벌크 산화물의 어닐을 포함하는 드라이-웨트 산화 프로세스에 의해 성장될 수 있다. 본 명세서에서 사용될 때, 웨트 O2에서의 산화물의 어닐은 O2 및 기화된 H2O 양자를 포함하는 분위기에서의 산화물의 어닐을 지칭한다. 드라이 산화물 성장과 웨트 산화물 성장 사이에 어닐이 수행될 수 있다. 드라이 O2 산화물 성장은 예를 들어 석영 튜브 내에서 적어도 약 2.5 시간 동안 드라이 O2 내에서 최대 섭씨 약 1200도의 온도로 수행될 수 있다. 드라이 산화물 성장은 벌크 산화물 층을 원하는 두께로 성장시키도록 수행된다. 드라이 산화물 성장의 온도는 산화물 성장 레이트에 영향을 미칠 수 있다. 예를 들어, 더 높은 프로세스 온도는 더 높은 산화물 성장 레이트를 생성할 수 있다. 최대 성장 온도는 사용되는 시스템에 의존할 수 있다.
일부 실시예들에서, 드라이 O2 산화물 성장은 섭씨 약 1175도의 온도에서 드라이 O2 내에서 약 3.5 시간 동안 수행될 수 있다. 결과적인 산화물 층은 불활성 분위기에서 최대 섭씨 약 1200도의 온도에서 어닐링될 수 있다. 구체적으로, 결과적인 산화물 층은 섭씨 약 1175도의 온도에서 아르콘 내에서 약 1시간 동안 어닐링될 수 있다. 웨트 O2 산화물 어닐은 섭씨 약 950도 이하의 온도에서 적어도 약 1시간 동안 수행될 수 있다. 웨트 O2 어닐의 온도는 추가적인 계면 상태들을 발생시킬 수 있는 SiC/SiO2 계면에서의 추가적인 열 산화물 성장을 방지하도록 제한될 수 있다. 특히, 웨트 O2 어닐은 웨트 O2 내에서 섭씨 약 950도의 온도로 약 3시간 동안 수행될 수 있다. 결과적인 산화물 층은 약 500 Å의 두께를 가질 수 있다.
일부 실시예들에서, 드라이 O2 산화물 성장은 드라이 O2 내에서 약 4 시간 동안 섭씨 약 1175도의 온도로 수행될 수 있다. 결과적인 산화물 층은 불활성 분위기에서 최대 섭씨 약 1175도의 온도에서 어닐링될 수 있다. 구체적으로, 결과적인 산화물 층은 아르곤 내에서 약 30분 내지 2시간의 범위에 걸치는 지속 기간 동안 섭씨 약 1175도의 온도에서 어닐링될 수 있다. 이어서, 산화물 층은 NO 분위기에서 섭씨 1175도 내지 1300도의 범위에 걸치는 온도에서 30분 내지 3시간에 걸치는 지속기간 동안의 어닐을 겪는다. 결과적인 게이트 산화물 층은 약 500 Å의 두께를 가질 수 있다.
게이트 산화물(34)의 형성 후, 폴리실리콘 게이트(32)가 퇴적되고, 예를 들어 붕소로 도핑된 후에, 게이트 저항을 줄이기 위해 금속화 프로세스가 이어질 수 있다. Al/Ni 콘택들이 p형 오믹 소스 콘택 금속(28)으로서 그리고 Ni가 n형 드레인 콘택 금속(26)으로서 퇴적될 수 있다. 모든 콘택들은 고속 열 어닐러(RTA)에서 소결될 수 있으며, 패드 금속들을 위해 두꺼운 Ti/Au 층들이 사용될 수 있다.
도 4를 참조하면, MOSFET 장치의 소스 저항은 2개의 주요 성분, 즉 소스 오믹 콘택(34)과 소스 영역(20) 사이의 콘택 저항(RC) 및 소스 오믹 콘택(34)과 채널 사이의 소스 영역(20) 내의 면 저항(Rsheet)을 갖는다. 따라서, RS = RC + Rsheet이다. 전통적인 실리콘 기반 MOSFET 장치에서, 면 저항(Rsheet)은 소스 저항의 결정에 있어서의 주요 팩터인데, 그 이유는 실리콘 및 다른 좁은 대역 갭의 반도체들에 대하여 매우 낮은 비저항의 오믹 콘택들을 형성하는 것이 가능하기 때문이다. 그러나, 실리콘 탄화물 및 갈륨 질화물, 다이아몬드 및 ZnO와 같은 화합물 반도체 재료들을 포함하는 넓은 대역 갭의 반도체들(즉, 약 2.0 V보다 큰 대역 갭을 갖는 반도체들)에서는, 콘택 저항(RC)이 소스 저항에 대한 주요 기여자일 수 있다. 특히, 그러한 재료들과 관련된 높은 에너지 장벽으로 인해 실리콘 탄화물 및 다른 넓은 대역 갭의 재료들에 대해 매우 낮은 비저항의 오믹 콘택들을 형성하기가 어렵다.
도 5 및 6은 전통적인 전력 MOSFET 장치들의 레이아웃들을 나타내는 평면도들이다. 전통적인 전력 MOSFET 장치에서, 레이아웃은 콘택 저항이 면 저항보다 덜 중요하다는 가정하에 면 저항을 줄이거나 최소화하도록 설계된다. 따라서, 도 5를 참조하면, 통상적으로 전통적인 전력 MOSFET 장치는 드리프트 층(14) 내에 형성된 p웰(18), p웰(18) 내의 n+ 소스 영역(20) 및 n+ 소스 영역(20) 내의 p+ 콘택 영역(22)을 포함한다. 도 6을 참조하면, n+ 소스 영역(20) 및 p+ 콘택 영역(22) 상에 소스 콘택(34)이 형성된다. 게이트(32)가 p웰(18) 위에 형성되고, n+ 소스 영역(20)의 주변 및 드리프트 층(14)의 인접 부분들과 오버랩된다. 드레인으로부터 소스로의 전류 흐름이 도 5의 화살표들(42)에 의해 지시된다.
전술한 바와 같이, 넓은 대역 갭의 반도체 재료 시스템에서, 소스 저항은 소스 층의 면 저항에 의해서보다 소스 오믹 콘택의 콘택 저항에 의해 더 많은 영향을 받을 수 있다. 따라서, 넓은 대역 갭의 전력 반도체 장치의 소스 저항을 줄이기 위해서는, 소스 오믹 콘택의 콘택 저항을 줄이는 것이 바람직할 수 있다. 일반적으로, 임의의 방향에서의 콘택의 최소 치수인 콘택의 최소 치수를 증가시킴으로써 콘택 저항이 감소할 수 있다. 그러나, 전자 장치의 소스 오믹 콘택의 최소 치수를 단순히 증가시키는 것은 장치의 셀간 간격, 즉 피치를 바람직하지 않게 증가시킬 수 있다. MOSFET 장치의 피치는 장치의 p웰 영역의 폭에 비례할 수 있다. 장치의 피치의 증가는 단일 기판 상에 형성될 수 있는 장치들의 밀도를 줄이며, 이는 산출되는 장치들을 줄이고 제조 비용을 증가시킨다.
일부 실시예들에 따르면, 장치의 피치 및/또는 장치의 p웰 영역의 폭을 증가시키지 않고서 소스 오믹 콘택의 최소 치수를 증가시키는 절연 게이트 장치 레이아웃이 제공된다. 일부 실시예들에 따른 장치 레이아웃은 장치의 면 저항을 증가시킬 수 있다. 그러한 결과는 좁은 대역 갭의 반도체 재료에 기초하는 장치에서는 매우 바람직하지 않을 수 있다. 그러나, 넓은 대역 갭의 장치의 소스 저항의 결정에 있어서는 면 저항이 주요 팩터가 아니므로, 넓은 대역 갭 장치들에 대해서는 그러한 절충이 수용 가능할 수 있다. 일부 실시예들에 따른 장치들에서는, 소스 콘택 저항에 대한 소스 면 저항의 비율이 0.75보다 클 수 있다(즉, Rsheet/RC>0.75). 일부 실시예들에서, 장치는 소스 면 저항보다 작은 소스 콘택 저항을 가질 수 있다. 즉, 일부 실시예들에서 소스 콘택 저항에 대한 소스 면 저항의 비율은 1보다 클 수 있고(즉, Rsheet/RC>1), 추가적인 실시예들에서 소스 콘택 저항에 대한 소스 면 저항의 비율은 5보다 클 수 있다.
도 7 및 8은 일부 실시예들에 따른 MOSFET 장치 셀들(100)의 레이아웃들을 나타내는 평면도들이고, 도 9 및 10은 일부 실시예들에 따른 MOSFET 장치의 셀의 부분 단면도들이다. 특히, 도 9는 도 8의 A-A' 라인을 따라 취한 단면도이고, 도 10은 도 8의 B-B' 라인을 따라 취한 단면도이다.
도 7-10에 도시된 장치(100)는 n형 8도 축외 4H-SiC 기판(112) 상에 n- 드리프트 에피텍셜 층(114)을 포함한다. n- 드리프트 층(114)은 약 100 ㎛ 내지 약 120 ㎛의 두께를 가질 수 있으며, 약 10 kV의 차단 능력을 위해 n형 도펀트로 약 2 x 1014 cm-3 내지 약 6 x 1014 cm-3의 도핑 농도로 도핑될 수 있다. 1200V MOSFET 장치의 경우, 기판은 4도 축외 4H-SiC일 수 있으며, 드리프트 층은 약 10 ㎛의 두께를 가질 수 있고, n형 도펀트로 약 6 x 1015 cm-3의 도핑 농도로 도핑될 수 있다.
구조는 예를 들어 알루미늄 및 질소의 선택적 주입에 의해 각각 형성될 수 있는 p+ 웰 영역(118) 및 n+ 소스 영역(120)을 더 포함한다. p+ 웰 영역(118)의 접합 깊이는 약 0.5 ㎛일 수 있다. 구조(100)는 드리프트 층(114)의 표면으로부터 p+ 웰 영역(118) 내로 연장하는 복수의 p+ 콘택 영역(122)을 더 포함한다. 장치 둘레에 접합 종단(도시되지 않음)이 제공될 수 있다.
도 7을 참조하면, n+ 소스 영역(120)은 p웰(118) 내의 대향 채널 영역들(125)에 평행한 한 쌍의 측방 소스 영역들(120A)을 포함한다. 복수의 소스 콘택 영역(120B)이 측방 소스 영역들(120A) 사이에 연장하고, 복수의 p+ 콘택 영역(122)이 소스 콘택 영역들(120B) 사이에 제공된다.
도 8을 참조하면, 게이트 콘택들(132)이 채널 영역들(125) 위에 형성되고, 측방 소스 영역들(120A)과 오버랩된다. 소스 오믹 콘택(134)이 소스 콘택 영역들(120B) 및 p+ 콘택 영역들(122)에 걸쳐 형성된다. 소스 오믹 콘택(134)은 소스 콘택 영역(136)에서 소스 콘택 영역들(120B)과 오버랩된다. 소스 오믹 콘택(134)은 보디 콘택 영역(138)에서 p+ 콘택 영역들(122)과 오버랩된다.
소스 오믹 콘택(134)에 의해 접촉되는 소스 콘택 영역들(120B)의 부분은 유사한 피치/p웰 크기에 대해 도 5 및 6에 도시된 레이아웃과 같은 전통적인 레이아웃에 대해 얻어질 수 있는 최소 치수보다 큰 최소 치수를 가질 수 있다. 따라서, 장치 피치/p웰 크기를 실질적으로 증가시키지 않고서 소스 콘택 저항을 줄일 수 있다. 특징의 "최소 치수"는 특징의 임의의 단면에서의 특징의 최소 폭을 지칭한다. 예를 들어, 보디 콘택 영역(138)의 최소 치수(p1), n형 콘택 영역(136)의 최소 치수(n1) 및 p웰 영역(118)의 최소 치수(w1)가 도 8에 도시되어 있다.
도 7 및 8에 도시된 레이아웃을 갖는 장치에서, 소스 콘택으로의 전류 흐름은 도 7의 화살표들(142)에 의해 지시되는 바와 같이 소스 콘택 영역들(120B)을 통해 흐른다. 소스 콘택 영역들(120B)은 도 5 및 6에 도시된 바와 같은 전통적인 레이아웃을 갖는 장치의 소스 영역에 비해 증가된 면 저항을 가질 수 있다. 그러나, 면 저항의 증가는 콘택 저항의 감소에 의해 보상되는 것보다 클 수 있으며, 따라서 장치의 소스 저항의 전반적인 감소를 제공할 수 있다.
도 11은 일부 실시예들에 따른 7 mm x 8 mm 1200 V 실리콘 탄화물 MOSFET 장치에 대한 온 상태 전류-전압 특성들의 그래프이다. 도 11에 도시된 장치 특성들에서는, 3.8 V의 순방향 전압 드레인-소스 전압(VDS)에서 377 A의 드레인 전류(ID)가 측정되었다. 활성 구간에 대해 정규화된 전류 밀도는 750 A/cm2 이상이었다.
MOSFET 장치의 온 저항은 장치의 드레인 저항, 채널 저항 및 소스 저항에 의해 영향을 받는다. 따라서, 장치의 소스 저항의 감소는 장치의 온 저항도 줄인다.
일부 실시예들에 따른 레이아웃을 갖는 넓은 대역 갭의 MOSFET 장치는 장치의 더 낮은 온 저항, 및 증가된 전류 레벨들이 게이트에 대해 더 적은 역바이어싱 효과를 갖는다는 사실로 인해 포화 전류의 실질적 증가가 가능할 수 있다. 즉, 더 낮은 소스 저항으로 인해, 드레인 전류가 증가할 때 소스 저항 양단에 더 적은 전압이 발생할 것이다. 따라서, 게이트-소스 전압이 장치의 채널에 더 많이 인가된다.
도 12는 일부 실시예들에 따른 레이아웃을 갖는 장치의 이상적인 단면도이다. 특히, 도 12는 일부 실시예들에 따른 레이아웃을 갖는 장치의 일부 치수들을 나타낸다. 예를 들어, 도 12에 도시된 바와 같이, 주입된 셀 구간(즉, p웰(118))의 최소 치수는 도 12에 폭(w1)으로 표시된다. 그러나, p웰(118)의 최소 치수는 도 12에 도시된 장치의 평면과 다른 치수에서 발생할 수도 있다는 것을 알 것이다. 예를 들어, p웰(118)의 최소 치수는 도 12에 도시된 장치의 평면에 수직인 치수에서 발생할 수도 있다.
n형 콘택 구간의 최소 치수는 도 12에서 폭(n1)으로 표시되는 반면, p형 콘택 구간의 최소 치수는 도 12에서 폭(p1)으로 표시된다. n형 콘택 구간은 소스 오믹 콘택(132)과 n+ 소스 영역(120) 사이의 오버랩 구간으로서 정의될 수 있고, p형 콘택 구간은 소스 오믹 콘택(132)과 p+ 콘택 영역들(122) 사이의 오버랩 구간으로서 정의될 수 있다.
일부 실시예들에 따른 절연 게이트 바이폴라 트랜지스터(IGBT) 장치(200)가 도 13에 도시되어 있다. 도면에 도시된 바와 같이, IGBT 장치는 p형 에피텍셜 층(212) 상에 n- 드리프트 층(214)을 포함한다. p형 에피텍셜 층(212)은 고농도 도핑된 p형 8도 축외 4H-SiC 기판 또는 층(210) 상에 형성된다. n- 드리프트 층(214)은 약 100 ㎛ 내지 약 120 ㎛의 두께를 가질 수 있으며, 약 10 kV의 차단 능력을 위해 p형 도펀트로 약 2 x 1014 cm-3 내지 약 6 x 1014 cm-3의 도핑 농도로 도핑될 수 있다.
IGBT 구조(200)는 예를 들어 알루미늄 및 질소의 선택적 주입에 의해 각각 형성될 수 있는 p+ 웰 영역(218) 및 n+ 소스/이미터 영역(220)을 더 포함한다. p+ 웰 영역(218)의 접합 깊이는 약 0.5 ㎛일 수 있다. 구조(200)는 드리프트 층(214)의 표면으로부터 p+ 웰 영역(218) 내로 연장하는 복수의 p+ 콘택 영역(222)을 더 포함한다. 일부 실시예들에서는 도전형들이 뒤바뀔 수 있다.
게이트 콘택(232)이 게이트 절연체(236) 상에 위치하고, 소스/이미터 콘택(234)이 소스 콘택 영역들(220) 및 보디 콘택 영역들(222) 위에 위치한다. 콜렉터 콘택(226)이 기판(210)과 접촉한다.
일부 실시예들에 따르면, 트랜지스터 장치는 0.2보다 큰 w1에 대한 n1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.3보다 큰 w1에 대한 n1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.2 내지 1의 범위 내의 w1에 대한 n1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.3 내지 1의 범위 내의 w1에 대한 n1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 0.5보다 큰 w1에 대한 n1의 비율을 가질 수 있다. 예를 들어, 일부 실시예들에 따른 레이아웃을 갖는 장치의 n형 콘택 구간의 최소 치수(n1)는 6 ㎛의 주입된 셀 구간의 최소 치수를 갖는 장치에 대해 약 2 ㎛일 수 있다.
일부 실시예들에 따르면, 트랜지스터 장치는 0.2보다 큰 w1에 대한 p1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.3보다 큰 w1에 대한 p1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.5보다 큰 w1에 대한 p1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.2 내지 0.5의 범위 내의 w1에 대한 p1의 비율을 가질 수 있다. 추가 실시예들에서, 트랜지스터 장치는 약 0.2 내지 1의 범위 내의 w1에 대한 p1의 비율을 가질 수 있다.
일부 실시예들은 증가된 전류 밀도를 갖는 트랜지스터 장치들을 제공한다. 전류 밀도는 총 전류를 칩의 면적으로 나눈 값으로 정의된다. 예를 들어, 일부 실시예들에 따른 넓은 대역 갭의 트랜지스터 장치는 전류 밀도가 200A/cm2를 초과하고 차단 전압이 1000 V 이상일 수 있다. 다른 실시예들에 따른 넓은 대역 갭의 트랜지스터 장치는 200A/cm2를 초과하는 전류 밀도에서 전류가 100 A 이상이고 순방향 전압 강하가 5 V 미만이고 차단 전압이 1000 V 이상일 수 있다. 또 다른 실시예들에 따른 넓은 대역 갭의 트랜지스터 장치는 300A/cm2를 초과하는 전류 밀도에서 전류가 100 A 이상이고 순방향 전압 강하가 5 V 미만이고 차단 전압이 1000 V 이상일 수 있다.
일부 실시예들에 따른 반도체 장치는 1000 볼트를 초과하는 역차단 전압 및 100 A보다 큰 전류에서의 제곱 센티미터당 200 암페어보다 큰 전류 밀도를 갖는다.
추가 실시예들에 따른 반도체 장치는 1000 볼트 이상의 역차단 전압 및 5 볼트 이하의 순방향 전압에서의 100 A보다 큰 순방향 전류 능력을 갖는다.
일부 실시예들에 따른 금속-산화물 반도체 전계 효과 트랜지스터 장치는 1200 볼트 이상의 역차단 전압 및 100 A보다 큰 순방향 전류 능력을 갖는다.
일부 실시예들에 따른 금속-산화물 반도체 전계 효과 트랜지스터 장치는 1000 볼트 이상의 역차단 전압 및 8 mΩ-cm2 미만의 차분 온 저항을 갖는다.
1000 V 미만의 차단 전압을 갖는 반도체 장치가 5 V 이하의 순방향 전압 강하에서 제곱 센티미터당 200 암페어보다 큰 전류 밀도에서 순방향 전류를 전달하도록 구성된다.
일부 실시예들은 넓은 대역 갭의 트랜지스터 장치들로 하여금 20 ㎛ 미만의 셀 피치를 갖는 장치에서 4 볼트 미만인 드레인-소스 전압에서 100 암페어 이상의 드레인 전류를 달성하는 것을 가능하게 할 수 있다. 일부 실시예들은 넓은 대역 갭의 트랜지스터 장치들로 하여금 10 ㎛ 미만의 셀 피치를 갖는 장치에서 4 볼트 미만인 드레인-소스 전압에서 100 암페어 이상의 드레인 전류를 달성하는 것을 가능하게 할 수 있다. 일부 실시예들은 넓은 대역 갭의 트랜지스터 장치들로 하여금 10 ㎛ 미만의 셀 피치를 갖는 장치에서 5 볼트 미만인 드레인-소스 전압에서 80 암페어 이상의 드레인 전류를 달성하는 것을 가능하게 할 수 있다.
10 kV 이상의 전압 차단 능력을 갖는 일부 실시예들에 따른 IGBT 장치는 100 A/cm2의 전류 밀도에서 5.2 V 이하의 순방향 전압 강하와 더불어 14 mΩ-cm2 미만의 차분 특정 온 저항을 가질 수 있다.
일부 실시예들에 따른 p형 절연 게이트 바이폴라 트랜지스터(p-IGBT) 장치(300)가 도 14에 도시되어 있다. 도면에 도시된 바와 같이, IGBT 장치는 n형 8도 축외 4H-SiC 기판(310) 상에 형성된 p형 필드 스톱 버퍼층(311) 상에 p- 드리프트 에피텍셜 층(314)을 포함한다. p- 드리프트 층(314)은 약 100 ㎛ 내지 약 200 ㎛의 두께를 가질 수 있으며, p형 도펀트로 약 2 x 1014 cm-3 내지 약 6 x 1014 cm-3의 도핑 농도로 도핑될 수 있다.
p-IGBT 구조(300)는 예를 들어 질소 및 알루미늄의 선택적 주입에 의해 각각 형성될 수 있는 n+ 웰 영역(318) 및 p+ 소스/이미터 영역(320)을 더 포함한다. n+ 웰 영역(318)의 접합 깊이는 약 0.5 ㎛일 수 있다. 구조(300)는 드리프트 층(314)의 표면으로부터 n+ 웰 영역(318) 내로 연장하는 복수의 n+ 보디 콘택 영역(322)을 더 포함한다.
게이트 전극(332)이 게이트 절연체(336) 상에 위치하고, 소스/이미터 콘택(334)이 소스 콘택 영역들(320) 및 보디 콘택 영역들(322) 상에 위치한다. 콜렉터 콘택(326)이 기판(310)과 접촉한다.
도 14에 도시된 바와 같은 4H-SiC p-IGBT는 2 x 1014 cm-3의 농도로 도핑된 140 ㎛ 두께의 p형 에피층을 드리프트 층(314)으로서 그리고 1 x 1017 cm-3 내지 5 x 1017 cm-3의 범위에 걸치는 도핑 농도를 갖는 2 ㎛ 두께의 p형 필드 스톱 버퍼층(311)을 이용하여 제조되었다. 멀티-존 JTE(15 존) 에지 종단 구조(도시되지 않음)가 질소 이온 주입에 의해 형성되었다. JTE 종단들은 예를 들어 본 명세서에 참고로 포함되는 미국 특허 제6,002,159호에 설명되어 있다. MOS 채널들이 주입된 n웰들(318) 상에 형성되었다. 50 nm 두께의 열 성장된 산화물 층이 게이트 절연체(336)로 사용되었다.
도 15는 도 14에 도시된 p-IGBT 장치의 ID-VGS 특성들을 나타내며, VDS는 -50 mV로 고정된다. ID-VGS 특성들은 동일 웨이퍼 상에 제조된 200 ㎛/200 ㎛의 W/L을 갖는 테스트 MOSFET으로부터 측정되었다. -10 V의 임계 전압 및 10 cm2/Vs의 피크 MOS 채널 이동도가 ID-VGS 특성들로부터 추출되었다.
도 16a는 실온에서 0.16 cm2의 활성 면적을 갖는 6.7 mm x 6.7 mm 4H-SiC P-IGBT의 차단 특성들(VGE = 0 V)을 나타낸다. 검사 장비의 한계로 인해 측정 전압은 -15 kV로 제한되었다. 장치는 0.6 μA의 누설 전류를 나타냈으며, 이는 -15 kV의 VCE에서 1.2 μA/cm2의 누설 전류 밀도에 대응한다. 이것은 SiC 전력 스위치들에서 지금까지 보고된 가장 높은 차단 전압이다. 도 16b는 Tektronix 371 곡선 추적기를 이용하여 측정된 p-IGBT의 펄스 온 상태 I-V 특성들을 나타낸다. 장치는 -145 A의 온 상태 전류를 나타냈으며, 이는 -22.5 V의 VCE 및 -20 V의 VGE에서 906 A/cm2의 전류 밀도를 나타낸다. 이 측정 동안 기생 사이리스터 래치업의 증거가 전혀 관측되지 않았다. 도 16c는 실온 내지 섭씨 300도의 범위에 걸치는 온도들에 대한 4H-SiC P-IGBT의 IC-VGE 특성들을 나타낸다. 이 측정에서 VCE는 -10 V로 고정되었다. I-V 특성들은 상승된 온도에서 0을 향해 이동하였다. 그러나, 장치는 온도 범위 전반에서 정상 오프 특성들을 유지하였다. 도 16d는 온 상태 I-V 특성들을 온도의 함수로서 나타낸다. 이 측정에서 VGE는 -20 V로 고정되었다. 온도 증가에 따른 순방향 전압 강하의 단조 감소가 관측되었다. 이것은 상승된 온도에서의 캐리어 수명의 증가에 의해 유발되는 소수 캐리어(전자) 확산 길이의 증가에 기인하는 것으로 생각된다.
따라서, 일부 실시예들에 따른 p-IGBT는 약 10 kV보다 큰, 일부 예들에서는 약 13 kV보다 큰 역차단 전압을 갖고, 5 암페어보다 큰 순방향 전류 능력을 가질 수 있다.
본 발명의 일부 실시예들이 n형 드리프트 층들을 갖는 실리콘 탄화물 IGBT 및 MOSFET 장치들과 관련하여 설명되었지만, 본 발명은 이에 한정되지 않으며, p형 기판들 및/또는 드리프트 층들을 갖는 장치들에서 구현될 수 있다는 것을 알 것이다. 더구나, 본 발명은 절연 게이트 바이폴라 트랜지스터(IGBT), MOS 제어 사이리스터(MCT), 절연 게이트 정류 사이리스터(IGCT), 접합 전계 효과 트랜지스터(JFET), 전자 고이동성 트랜지스터(HEMT) 등을 포함하지만 이에 한정되지 않는 많은 상이한 타입의 장치들에서 이용될 수 있다.
도면 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었으며, 특정 용어들이 사용되지만, 이들은 일반적인 설명의 의미로 사용될 뿐, 한정을 목적으로 하지 않고, 본 발명의 범위는 아래의 청구항들에서 정의된다.

Claims (45)

  1. 반도체 장치로서,
    제1 도전형을 갖는 드리프트 층;
    상기 제1 도전형과 반대인 제2 도전형을 갖는 상기 드리프트 층 내의 웰 영역;
    상기 웰 영역 내의 소스 영역 - 상기 소스 영역은 상기 제1 도전형을 갖고, 상기 웰 영역 내에 채널 영역을 정의하며, 상기 소스 영역은 상기 채널 영역에 인접하는 측방 소스 영역 및 상기 채널 영역에 대향하는 상기 측방 소스 영역으로부터 떨어져 연장하는 복수의 소스 콘택 영역들을 포함함 -;
    상기 복수의 소스 콘택 영역들 중 적어도 2개 사이에서 상기 웰 영역과 접촉하는 상기 제2 도전형을 갖는 보디 콘택 영역; 및
    상기 소스 콘택 영역들 중 적어도 하나의 소스 콘택 영역 및 상기 보디 콘택 영역과 오버랩되고 상기 측방 소스 영역과는 오버랩되지 않는 소스 오믹 콘택(source ohmic contact)
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보디 콘택 영역은 상기 소스 콘택 영역들 사이에 삽입(interspersed)된 복수의 보디 콘택 영역을 포함하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 보디 콘택 영역은 상기 측방 소스 영역에 의해 상기 채널 영역으로부터 이격되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 오믹 콘택은 소스 콘택 구간(source contact area)에서 상기 적어도 하나의 소스 영역과 오버랩되고, 상기 소스 오믹 콘택은 보디 콘택 영역 구간에서 상기 보디 콘택 영역과 오버랩되며,
    상기 웰 영역의 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 최소 치수(n1)의 비율은 0.2보다 큰, 반도체 장치.
  5. 제4항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 상기 최소 치수(n1)의 비율은 0.3과 1 사이인, 반도체 장치.
  6. 제4항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 상기 최소 치수(n1)의 비율은 0.5보다 큰, 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 오믹 콘택은 소스 콘택 구간에서 상기 소스 영역과 오버랩되고, 상기 소스 오믹 콘택은 보디 콘택 영역 구간에서 상기 보디 콘택 영역과 오버랩되며,
    상기 웰 영역의 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 최소 치수(p1)의 비율은 0.2보다 큰, 반도체 장치.
  8. 제7항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 상기 최소 치수(p1)의 비율은 약 0.3보다 큰, 반도체 장치.
  9. 제7항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 상기 최소 치수(p1)의 비율은 약 0.5보다 큰, 반도체 장치.
  10. 제1항에 있어서,
    상기 드리프트 영역은 넓은 대역 갭의 반도체 재료를 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 드리프트 영역은 실리콘 탄화물을 포함하는, 반도체 장치.
  12. 제10항에 있어서,
    상기 드리프트 영역은 2H, 4H 및/또는 6H 폴리타입을 갖는 실리콘 탄화물을 포함하는, 반도체 장치.
  13. 제10항에 있어서,
    상기 드리프트 영역은 3C 및/또는 15R 폴리타입을 갖는 실리콘 탄화물을 포함하는, 반도체 장치.
  14. 제1항에 있어서,
    상기 소스 영역은 면 저항을 갖고, 상기 소스 오믹 콘택은 콘택 저항을 가지며, 상기 면 저항에 대한 상기 콘택 저항의 비율은 1보다 큰, 반도체 장치.
  15. 제1항에 있어서,
    상기 장치는,
    1000 V를 초과하는 역 차단 전압 및 제곱 센티미터당 700 A보다 큰 전류 밀도를 갖는, 반도체 장치.
  16. 제1항에 있어서,
    상기 반도체 장치는 전계 효과 트랜지스터를 포함하는, 반도체 장치.
  17. 제1항에 있어서,
    상기 반도체 장치는 절연 게이트 바이폴라 트랜지스터를 포함하는, 반도체 장치.
  18. 제1항에 있어서,
    상기 반도체 장치의 소스 콘택 구간의 최소 치수는 상기 소스 오믹 콘택과 상기 적어도 하나의 소스 콘택 영역 간의 오버랩의 구간에 의해 정의되는, 반도체 장치.
  19. 반도체 장치로서,
    제1 도전형을 갖는 드리프트 층;
    상기 제1 도전형과 반대인 제2 도전형을 갖는 웰 영역;
    상기 웰 영역 내의 소스 영역 - 상기 소스 영역은 상기 제1 도전형을 가짐 -;
    상기 웰 영역과 접촉하는 상기 제2 도전형을 갖는 보디 콘택 영역; 및
    소스 콘택 구간에서 상기 소스 영역과 오버랩되고 보디 콘택 영역 구간에서 상기 보디 콘택 영역과 오버랩되는 소스 오믹 콘택
    을 포함하고,
    상기 웰 영역의 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 최소 치수(n1)의 비율은 0.2보다 큰, 반도체 장치.
  20. 제19항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 상기 최소 치수(n1)의 비율은 약 0.3보다 큰, 반도체 장치.
  21. 제19항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 소스 콘택 영역 구간의 상기 최소 치수(n1)의 비율은 0.5보다 큰, 반도체 장치.
  22. 반도체 장치로서,
    제1 도전형을 갖는 드리프트 층;
    상기 제1 도전형과 반대인 제2 도전형을 갖는 웰 영역;
    상기 웰 영역 내의 소스 영역 - 상기 소스 영역은 상기 제1 도전형을 가짐 -;
    상기 웰 영역과 접촉하는 상기 제2 도전형을 갖는 보디 콘택 영역; 및
    소스 콘택 구간에서 상기 소스 영역과 오버랩되고 보디 콘택 영역 구간에서 상기 보디 콘택 영역과 오버랩되는 소스 오믹 콘택
    을 포함하고,
    상기 웰 영역의 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 최소 치수(p1)의 비율은 0.2보다 큰, 반도체 장치.
  23. 제22항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 상기 최소 치수(p1)의 비율은 약 0.3보다 큰, 반도체 장치.
  24. 제22항에 있어서,
    상기 웰 영역의 상기 최소 치수(w1)에 대한 상기 보디 콘택 영역 구간의 상기 최소 치수(p1)의 비율은 약 0.5보다 큰, 반도체 장치.
  25. 1000 V를 초과하는 역차단 전압을 갖고, 100 A보다 큰 전류에서 제곱 센티미터당 200 A보다 큰 전류 밀도를 갖는 반도체 장치.
  26. 1000 V 이상의 역차단 전압을 갖고, 5 V 이하의 순방향 전압에서 100 A보다 큰 순방향 전류 능력을 갖는 반도체 장치.
  27. 1200 V 이상의 역차단 전압을 갖고, 100 A보다 큰 순방향 전류 능력을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  28. 1000 V 이상의 역차단 전압을 갖고, 8 mΩ-cm2 미만의 차분 온 저항을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  29. 면 저항을 갖는 소스 영역 및 상기 소스 영역 상의 콘택 저항을 갖는 소스 오믹 콘택을 포함하고, 상기 콘택 저항에 대한 상기 면 저항의 비율이 1보다 큰, 반도체 장치.
  30. 1000 V 미만의 차단 전압을 갖고, 5 V 이하의 순방향 전압 강하에서 제곱 센티미터당 200 A보다 큰 전류 밀도에서 순방향 전류를 전달하도록 구성된 반도체 장치.
  31. 5.2 V 이하의 순방향 전압 강하 및 제곱 센티미터당 100 A의 전류 밀도에서 14 mΩ-cm2 미만의 고유 온 저항을 갖는 절연 게이트 바이폴라 트랜지스터 장치.
  32. 제19항에 있어서,
    상기 장치는 10 kV 이상의 전압 차단 능력을 갖는, 절연 게이트 바이폴라 트랜지스터 장치.
  33. 4 V 미만의 드레인-소스 전압 및 20 마이크로미터 미만의 셀 피치를 갖고, 100 A보다 큰 순방향 전류 능력을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  34. 제33항에 있어서,
    상기 셀 피치는 10 마이크로미터 미만인, 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  35. 5 V 미만의 드레인-소스 전압 및 10 마이크로미터 미만의 셀 피치를 갖고, 80 A보다 큰 순방향 전류 능력을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  36. 1000 V를 초과하는 역차단 전압을 갖고, 100 A보다 큰 전류에서 제곱 센티미터당 200 A보다 큰 전류 밀도를 갖는 반도체 장치.
  37. 제36항에 있어서,
    상기 장치는 1000 V 이상의 역차단 전압을 갖고, 5 V 이하의 순방향 전압에서 100 A보다 큰, 순방향 전류 능력을 갖는 반도체 장치.
  38. 제36항에 있어서,
    상기 장치는 1200 V 이상의 역차단 전압을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치를 포함하는, 반도체 장치.
  39. 1000 V 이상의 역차단 전압을 갖고, 8 mΩ-cm2 미만의 차분 온 저항을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  40. 1000 V 미만의 차단 전압을 갖고, 5 V 이하의 순방향 전압 강하에서 제곱 센티미터당 200 A보다 큰 전류 밀도에서 순방향 전류를 전달하도록 구성된 반도체 장치.
  41. 제곱 센티미터당 100 A의 전류 밀도에서 5.2 V 이하의 순방향 전압 강하를 갖는 절연 게이트 바이폴라 트랜지스터 장치.
  42. 4 V 미만의 드레인-소스 전압 및 20 마이크로미터 미만의 셀 피치를 갖고, 100 A보다 큰 순방향 전류 능력을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  43. 제42항에 있어서,
    상기 셀 피치는 10 마이크로미터 미만인, 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  44. 5 V 미만의 드레인-소스 전압 및 10 마이크로미터 미만의 셀 피치를 갖고, 80 A보다 큰 순방향 전류 능력을 갖는 금속-산화물 반도체 전계 효과 트랜지스터 장치.
  45. 13 kV 이상의 차단 전압 및 5 A 이상의 순방향 전류 능력을 갖는 절연 게이트 바이폴라 트랜지스터 장치.
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