KR20120106761A - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 생산성이 높은 새로운 반도체 재료를 이용한 대전력용의 반도체 장치를 제공한다. 또는, 새로운 반도체 재료를 이용한 새로운 구조의 반도체 장치를 제공한다.
산화물 반도체 안에서 전자 공여체(도너)가 될 수 있는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체이고, 실리콘 반도체보다도 밴드 갭이 큰 산화물 반도체로 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1μm 이상, 바람직하게는 3μm 보다 크고, 보다 바람직하게는 10μm 이상이고, 산화물 반도체에 접하는 전극의 한쪽의 단부가 산화물 반도체의 단부보다 내측에 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명의 기술 분야는 산화물 반도체를 이용한 트랜지스터 및 이 트랜지스터를 가지는 반도체 장치에 관한 것이다.
절연 표면을 가지는 기판 상에 형성된 반도체 박막을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목되고 있다. 박막 트랜지스터는 액정 텔레비전으로 대표되는 표시 장치에 이용된다. 박막 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 공지되어 있지만, 그 외의 재료로서 산화물 반도체가 주목되고 있다.
산화물 반도체의 재료로서는, 산화 아연 또는 산화 아연을 성분으로 하는 것이 알려져 있다. 그리고, 전자 캐리어 밀도가 1018 cm-3 미만인 비정질 산화물(산화물 반도체)이 되는 것으로 형성된 박막 트랜지스터가 개시되어 있다(특허문헌 1 내지 특허문헌 3).
일본국 특개 2006-165527호 공보 일본국 특개 2006-165528호 공보 일본국 특개 2006-165529호 공보
그런데, 대전력 용도의 반도체 장치에 이용하는 트랜지스터는 고내압, 고변환 효율, 고속 스위칭 등의 특성이 필요하게 된다. 현재, 이들 반도체 장치의 반도체 재료로서는 실리콘이 채용되고 있지만, 상기 관점으로부터 더욱 특성의 향상이 가능한 새로운 반도체 재료가 요구된다.
상기 여러 특성을 향상시키는 가능성이 있는 반도체 재료로서는, 예를 들어, 탄화 실리콘을 들 수 있다. 탄화 실리콘은, Si-C 결합의 원자 간 거리가 약 0.18 nm로 짧고, 결합 에너지가 높고, 실리콘과 비교해 약 3배로 큰 밴드 갭을 가지기 때문에, 반도체 장치의 내압 향상, 전력 손실의 저감 등에 유리한 것이 알려져 있다.
그런데, 탄화 실리콘은 그 성질 상 용해시키는 것이 곤란하기 때문에, 실리콘 웨이퍼를 제조할 때에 이용되는 초크랄스키법(CZ법：Czochralski method) 등의 생산성이 높은 방법을 이용하여 제조할 수 없다는 문제가 있다. 또한, 탄화 실리콘에는 마이크로 파이프라고 불리는 결함의 문제가 존재한다. 이러한 문제로 인하여, 탄화 실리콘을 이용한 반도체 장치의 실용화는 늦어지고 있다.
상기에 감안하여, 개시하는 발명의 일양태에서는 생산성이 높은 새로운 반도체 재료를 이용한 대전력용의 반도체 장치를 제공하는 것을 하나의 목적으로 한다. 또는, 새로운 반도체 재료를 이용한 새로운 구조의 반도체 장치를 제공하는 것을 하나의 목적으로 한다.
본 발명의 일형태는, 산화물 반도체 중에서 전자 공여체(도너)가 될 수 있는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체이고, 실리콘 반도체보다도 밴드 갭이 큰 산화물 반도체에서 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1μm 이상, 바람직하게는 3μm 보다 크고, 보다 바람직하게는 10μm 이상이고, 산화물 반도체에 접하는 전극의 한쪽의 단부가 산화물 반도체의 단부보다 내측에 있는 것을 특징으로 한다.
또한, 본 발명의 일형태는, 산화물 반도체 안에서 전자 공여체(도너)가 될 수 있는 불순물을 제거함으로써, 진성 또는 실질적으로 진성인 반도체이고, 실리콘 반도체보다도 밴드 갭이 큰 산화물 반도체로 채널 형성 영역이 형성되는 종형 트랜지스터이고, 산화물 반도체의 두께가 1μm 이상, 바람직하게는 3μm보다 크고, 보다 바람직하게는 10μm 이상이고, 산화물 반도체에 접하는 전극의 한쪽의 단부가 산화물 반도체의 단부보다 내측에 있고, 산화물 반도체에 있어서 게이트 절연막으로 접하는 영역에 결정 영역이 형성된다.
즉, 본 발명의 일형태는 산화물 반도체에 포함되는 수소를 저감하고, 바람직하게는 수소 농도를 1×1016 cm-3 이하로 하고, 산화물 반도체에 포함되는 수소 또는 OH기를 제거하고, 캐리어 밀도를 1×1014 cm-3 미만, 바람직하게는 1×1012 cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011 cm-3 미만으로 한 산화물 반도체막에서 채널 형성 영역이 형성되는 종형 트랜지스터이다.
산화물 반도체의 밴드 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상으로 하여 도너 수소 등의 불순물을 극력 저감하고, 캐리어 밀도를 1×1014 cm-3 미만, 바람직하게는 1×1012 cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011 cm-3 미만이 되도록 한다.
이와 같이 고순도화된 산화물 반도체를 트랜지스터의 채널 형성 영역에 이용함으로써, 게이트 절연막과 접하는 산화물 반도체의 표면뿐만 아니라, 산화물 반도체의 내부(산화물 반도체막 전체)에 있어서도 채널을 형성할 수 있다. 또한, 오프 상태에 있어서는, 공핍층이 산화물 반도체의 내부의 보다 깊은 영역까지 넓어지기 때문에, 오프 상태에 흐르는 오프 전류를 저감할 수 있다. 더욱이, 내압이 높아짐과 동시에, 핫 캐리어 열화가 생기기 어렵게 되고, 고전압이 인가되는 대전력용의 반도체 장치를 제작할 수 있다.
또한, 본 발명의 일형태에 있어서, 트랜지스터의 게이트 전극은 환상(環狀)이며, 게이트 절연막을 통하여 소스 전극, 산화물 반도체막 및 드레인 전극을 둘러싸고 있다. 이 때문에, 채널 폭은 크다.
또한, 본 발명의 일형태의 트랜지스터는 절연 게이트 전계 효과 트랜지스터(Insulated-Gate Field-Effect Transistor(IGFET)), 파워 MOSFET를 포함한다.
본 발명의 일형태에 의하면 수소 농도가 저감되어 고순도화된 산화물 반도체를 이용함으로써, 트랜지스터의 동작을 양호하게 할 수 있다. 특히, 내압을 높여, 쇼트 채널 효과를 제어하고, 온 오프비를 높일 수 있다. 이 때문에, 이 트랜지스터를 이용함으로써, 대전력용의 반도체 장치를 제작할 수 있다.
도 1은 트랜지스터를 설명한 상면도 및 단면도.
도 2는 트랜지스터를 설명한 단면도.
도 3은 InGaZnO4의 결정 구조를 나타낸 도면.
도 4는 트랜지스터를 설명한 단면도.
도 5는 산화물 반도체를 이용한 종형의 트랜지스터의 종단면도.
도 6은 도 5에 나타낸 A-A´ 단면에 있어서의 에너지 밴드도(모식도).
도 7은 진공 준위와 금속의 일함수(ΦM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸 도면.
도 8은 도 5에 있어서의 B-B´의 단면에 있어서의 에너지 밴드도.
도 9(A)는 게이트(G1)에 정(正)의 전위(+VG)가 인가된 상태를 나타내고, 도 9(B)는 게이트(G1)에 부(負)의 전위(-VG)가 인가된 상태를 나타낸 도면.
도 10은 최대 공핍층 폭 및 디바이 길이의 계산 결과를 설명한 도면.
도 11은 트랜지스터의 제작 방법을 설명한 단면도.
도 12는 트랜지스터의 제작 방법을 설명한 단면도.
도 13은 트랜지스터의 제작 방법을 설명한 단면도.
도 14는 트랜지스터의 제작 방법을 설명한 단면도.
도 15는 디바이스 시뮬레이터에 의하여 계산한 결과를 설명한 도면.
도 16은 디바이스 시뮬레이터에 의하여 계산한 결과를 설명한 도면.
도 17은 디바이스 시뮬레이터에 의하여 계산한 결과를 설명한 도면.
도 18은 태양광 발전 시스템의 일례를 설명한 도면.
도 19는 CV 측정을 설명한 도면.
도 20은 CV 측정의 결과를 설명한 도면.
도 21은 산화물 반도체막의 단면 TEM 사진.
도 22는 산화물 반도체막의 단면 TEM 사진.
도 23은 산화물 반도체막의 단면 TEM 사진 및 전자선 회절 패턴.
본 발명의 실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 사항을 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용으로 한정하여 해석되지 않는다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하지 않는다. 그 때문에, 예를 들어, 「제 1」을 「제 2」 또는 「제 3」 등과 적절히 치환하여 설명할 수 있다.
또한, 전압이란 2점 사이에 있어서의 전위차를 말하고, 전위란 어느 한점에 있어서의 정전장의 중에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 단, 일반적으로 어느 한점에 있어서의 전위와 기준이 되는 전위(예를 들어 접지 전위)와의 전위차를, 단순히 전위 또는 전압이라고 하고, 전위와 전압이 동의어로서 이용될 때가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 읽어도 좋고, 전압을 전위와 바꿔 읽어도 좋다.
(실시형태 1)
본 실시형태에서는 트랜지스터의 구조에 대하여, 도 1을 이용하여 설명한다.
도 1(A)는 트랜지스터(145)의 상면도이고, 도 1(B)는 도 1(A)의 일점 쇄선 A-B의 단면도에 상당한다.
도 1(B)에 나타낸 바와 같이, 기판(101) 상에 형성된 절연막(103) 상에, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)이 적층된다. 또한, 제 2 전극(109)의 단부는 산화물 반도체막(107) 단부의 내측에 위치한다. 또한, 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109)을 덮도록, 게이트 절연막(111)이 형성된다. 게이트 절연막(111) 상에는 적어도 산화물 반도체막 및 제 2 전극의 측면과 대향하도록, 제 3 전극(113)이 형성된다. 게이트 절연막(111) 및 제 3 전극(113) 상에는 층간 절연막으로서 기능하는 절연막(117)이 형성된다. 절연막(117) 상에는 개구부가 형성되고, 개구부에 있어서 제 1 전극(105)과 접속하는 배선(131)(도 1(A) 참조), 제 2 전극(109)과 접속하는 배선(129), 제 3 전극(113)과 접속하는 배선(125)이 형성된다. 또한, 본 명세서에 있어서는, 막의 상면이란, 기판(101)과 평행한 한쌍의 면에 있어서, 기판(101)과 반대 측에 형성되는 면을 말한다.
제 1 전극(105)은 트랜지스터(145)의 소스 전극 및 드레인 전극의 한쪽으로서 기능한다. 제 2 전극(109)은 트랜지스터(145)의 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능한다. 제 3 전극(113)은 트랜지스터(145)의 게이트 전극으로서 기능한다.
본 실시형태에서는 게이트 전극으로서 기능하는 제 3 전극(113)이 환상인 것을 특징으로 한다. 게이트 전극으로서 기능하는 제 3 전극(113)을 환상으로 함으로써, 트랜지스터의 채널 폭을 크게 할 수 있다. 본 실시형태의 트랜지스터에 있어서, 채널 길이(L)는 단면 구조에 있어서, 산화물 반도체막이 게이트 절연막과 접하는 영역에 있어서의, 제 1 전극(105)과 제 2 전극(109) 사이의 거리이다. 또한, 채널 폭(W)은 제 1 전극 또는 제 2 전극에 접하는 산화물 반도체막의 단부의 길이이다. 또한, 여기에서는, 제 1 전극 또는 제 2 전극에 있어서, 면적이 넓은 쪽과 산화물 반도체막이 접하는 산화물 반도체막의 단부의 길이를 W라고 한다. 본 실시형태에서는 트랜지스터의 산화물 반도체막의 상면 형상은 W1과 W2을 변으로 하는 직사각형이기 때문에, 채널 폭(W)은 2W1 및 2W2의 합이다. 또한, 트랜지스터의 산화물 반도체막의 상면 형상이 원형인 경우는 산화물 반도체막의 반경(r)으로 한 경우, 채널 폭(W)은 2πr이다.
또한, 산화물 반도체막(107)의 두께가 1μm 이상, 바람직하게는 3μm 보다 크고, 보다 바람직하게는 10μm 이상이다.
또한, 본 실시형태의 트랜지스터는, 산화물 반도체막이 진성이고, 진성 캐리어 밀도가 매우 낮기 때문에, 최대 공핍층 폭이 매우 넓게 되고, 공핍층이 산화물 반도체막의 내부로 퍼지는 트랜지스터가 된다.
또한, 트랜지스터는 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 가지는 소자이고, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 형성하고, 드레인 영역과 채널 형성 영역과 소스 영역을 통하여 전류를 흐르게 할 수 있다. 여기에서, 소스와 드레인이란, 트랜지스터의 구조나 동작 조건 등에 의하여 변하기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 그래서, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않는 경우가 있다. 그 경우, 일례로서는 각각을 제 1 단자, 제 2 단자라고 표기하는 경우가 있다. 또는, 각각을 제 1 전극, 제 2 전극이라고 표기하는 경우가 있다. 또는, 제 1 영역, 제 2 영역이라고 표기하는 경우가 있다.
기판(101)은 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지는 것이 필요하게 된다. 기판(101)으로서는 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 이용할 수 있다.
또한, 유리 기판으로서는 후의 가열 처리의 온도가 높은 경우에는 변형점이 730℃ 이상인 것을 이용하면 좋다. 또한, 유리 기판에는 예를 들어, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 일반적으로 산화 붕소(B2O3)와 비교하여 산화 바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리를 얻을 수 있다. 그 때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기 유리 기판을 대신하여, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체가 되는 기판을 이용하여도 좋다. 그 외에도, 결정화 유리 기판 등을 이용할 수 있다.
절연막(103)은 산화 실리콘막, 산화 질화 실리콘막 등 산화물 절연막 또는 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 또는 질화 산화 알루미늄 등의 질화물 절연막으로 형성한다. 또한, 절연막(103)은 적층 구조이어도 좋고, 예를 들어, 기판(101) 측으로부터 상기한 질화물 절연막 중 어느 하나 이상과, 상기한 산화물 절연막 중 어느 하나 이상과의 적층 구조로 할 수 있다.
제 1 전극(105) 및 제 2 전극(109)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 금속 원소 또는 상기한 금속 원소를 성분으로 하는 합금, 상기한 금속 원소를 조합한 합금 등으로 형성한다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수에서 선택된 금속 원소를 이용할 수 있다. 또한, 제 1 전극(105)은 단층 구조 또는 이층 이상의 적층 구조로 할 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티탄막을 적층하는 이층 구조, 텅스텐막 상에 티탄막을 적층하는 이층 구조, 티탄막과, 그 티탄막 상에 겹쳐서 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 삼층 구조 등을 들 수 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오듐, 스칸듐에서 선택된 원소를 단수 또는 복수 조합시킨 막, 합금막, 또는 질화막을 이용하여도 좋다.
또한, 제 1 전극(105) 및 제 2 전극(109)으로서, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
산화물 반도체막(107)으로서는 사원계 금속 산화물인 In-Sn-Ga-Zn-O막이나, 삼원계 금속 산화물인 In-Ga-Zn-O막, In-Sn-Zn-O막, In-Al-Zn-O막, Sn-Ga-Zn-O막, Al-Ga-Zn-O막, Sn-Al-Zn-O막이나, 이원계 금속 산화물인 In-Zn-O막, Sn-Zn-O막, Al-Zn-O막, Zn-Mg-O막, Sn-Mg-O막, In-Mg-O막이나, In-O막, Sn-O막, Zn-O막 등의 산화물 반도체막을 이용할 수 있다. 또한, 상기 산화물 반도체막 중에 SiO2를 포함하여도 좋다.
또한, 산화물 반도체막(107)은 InMO3(ZnO)m(m>0)으로 표기되는 박막을 이용할 수 있다. 여기에서, M은 Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등이 있다. InMO3(ZnO)m(m>0)으로 표기되는 구조의 산화물 반도체막 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를, 상기한 In-Ga-Zn-O 산화물 반도체라 하고, 그 박막을 In-Ga-Zn-O막이라고도 하기로 한다.
본 실시형태에서 이용하는 산화물 반도체막(107)은 산화물 반도체막에 포함되는 수소를 저감하고, 바람직하게는 산화물 반도체막에 포함되는 수소가 제거된다. 즉, 산화물 반도체막의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화된다. 이 때의 산화물 반도체막(107)의 수소 농도는 1×1016cm-3 이하가 바람직하다. 또한, 산화물 반도체막(107)의 캐리어 밀도가 1×1014cm-3 미만, 바람직하게는 1×1012cm-3 미만, 더욱 바람직하게는 측정 한계 이하인 1×1011cm-3 미만이다. 즉, 산화물 반도체막의 캐리어 밀도는 한없이 제로에 가깝다. 또한, 밴드 갭은 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 또한, 산화물 반도체막 중의 수소 농도 측정은 이차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)으로 행할 수 있다. 캐리어 밀도는 홀 효과 측정에 의하여 측정할 수 있다.
산화물 반도체막(107)의 두께는 1μm 이상, 바람직하게는 3μm 보다 크게, 보다 바람직하게는 10μm 이상으로 한다. 산화물 반도체막(107)의 두께를 두껍게 함으로써, 쇼트 채널 효과(스레숄드 전압의 변동, 온 오프비의 저감)를 저감하는 시킬 수 있고, 대전력용의 반도체 장치를 제작할 수 있다.
게이트 절연막(111)은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 또는 산화 알루미늄막을 단층으로 또는 적층하여 형성할 수 있다. 게이트 절연막(111)은 산화물 반도체막(107)과 접하는 부분이 산소를 포함하는 것이 바람직하고, 특히 바람직하게는 산화 실리콘막에 의하여 형성한다. 산화 실리콘막을 이용함으로써, 산화물 반도체막(107)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다.
또한, 게이트 절연막(111)으로서, 하프늄 실리케이트(HfSiOx(x>0)), N이 첨가된 하프늄 실리케이트(HfSiOxNy(x>0，y>0)), 하프늄 알루미네이트(HfAlOx(x>0)), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, high-k 재료와, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막 또는 산화 알루미늄막 중 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연막(111)의 두께는, 50 nm 이상 500 nm 이하로 하면 좋다. 게이트 절연막(111)의 두께를 두껍게 함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 전극으로서 기능하는 제 3 전극(113)는 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 금속 원소 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합시킨 합금막 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨 중 어느 하나 또는 복수로 선택된 금속 원소를 이용하여도 좋다. 또한, 제 3 전극(113)은 단층 구조이어도 좋고, 이층 이상인 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 상에 티탄막을 적층하는 이층 구조, 티탄막과, 그 티탄막 상에 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 삼층 구조 등이 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오듐, 스칸듐에서 선택된 원소의 막, 또는 복수 조합시킨 합금막, 또는 질화막을 이용하여도 좋다.
또한, 게이트 전극으로서 기능하는 제 3 전극(113)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
다음에, 산화물 반도체막(107)을 가지는 트랜지스터의 동작에 대하여 에너지 밴드도를 이용하여 설명한다.
도 5는 산화물 반도체를 이용한 종형의 트랜지스터의 종단면도를 나타낸다. 드레인 전극(D) 상에 산화물 반도체층(OS)이 형성되고, 산화물 반도체층(OS) 상에 소스 전극(S)이 형성되고, 드레인 전극, 산화물 반도체층 및 소스 전극 상에 게이트 절연막(GI)이 형성되고, 그 위에 게이트 전극(GE1)이 형성된다.
도 6은 도 5에 나타낸 A-A´ 단면에 있어서의 에너지 밴드도(모식도)를 나타낸다. 도 6(A)은 소스와 드레인 사이의 전압을 등전위(VD = 0V)로 한 경우를 나타내고, 도 6(B)는 도 5에 있어서, 게이트 전압에 정의 전압(VG>0)을 가하고, 소스에 대해 드레인에 정의 전위(VD>0)를 가한 경우를 나타낸다.
도 8은 도 5에 있어서의 B-B´의 단면에 있어서의 에너지 밴드도(모식도)를 나타내고, 게이트 전압이 0V인 경우의 상태를 나타낸다. 도 9(A)는 게이트(G1)에 정의 전위(+VG)가 인가된 상태이고, 소스 및 드레인 사이에 캐리어(전자)가 흐르는 온 상태를 나타낸다. 또한, 도 9(B)는 게이트(G1)에 부의 전위(-VG)가 인가된 상태이고, 오프 상태인 경우를 나타낸다.
도 7은 진공 준위와 금속의 일함수(ΦM), 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
실온에서 금속의 자유 전자 축퇴 상태에 있고, 페르미 준위는 전도대 내에 위치한다. 한편, 종래의 산화물 반도체는 일반적으로 n형이고, 그 경우의 페르미 준위(EF)는 밴드 갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 떨어져, 전도대 가까이에 위치한다. 또한, 산화물 반도체에 있어서 수소의 일부는 도너가 되고 n형화하는 하나의 요인인 것이 알려져 있다.
이것에 대하여 본 발명에 관한 산화물 반도체는 n형 불순물인 수소를 산화물 반도체로부터 제거하고, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 진성(i형)으로 하거나, 또는 진성형으로 한 것이다. 즉, 불순물을 첨가하여 i형화하는 것이 아니라, 수소나 물 등의 불순물을 극력 제거함으로써, 고순도화된 i형(진성 반도체)또는 그것에 가까운 것을 특징으로 한다. 그렇게 함으로써, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 같은 레벨로까지 할 수 있다.
산화물 반도체의 밴드 갭(Eg)이 3.15 eV인 경우, 전자 친화력(χ)은 4.3 eV라고 알려져 있다. 소스 전극 및 드레인 전극을 구성하는 티탄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 거의 같다. 이 경우, 금속-산화물 반도체 계면에 있어서, 전자에 대해 쇼트키형의 장벽은 형성되지 않는다.
즉, 금속의 일함수(ΦM)와 산화물 반도체의 전자 친화력(χ)이 거의 같은 경우, 둘 다 접촉하면 도 6(A)에 나타낸 바와 같이 에너지 밴드도(모식도)가 나타나게 된다.
도 6(B)에 있어서 검은 동그라미(●)는 전자를 나타내고, 드레인에 정의 전위가 인가되면, 전자는 배리어(h)를 넘어 산화물 반도체에 주입되고, 드레인을 향하여 흐른다. 이 경우, 배리어(h)의 높이는 게이트 전압과 드레인 전압에 의존하여 변화하지만, 정의 드레인 전압이 인가된 경우에는 전압 인가가 없는 도 6(A)의 배리어(h)의 높이 즉 밴드 갭(Eg)의 1/2보다도 배리어(h)의 높이는 작은 값이 된다.
산화물 반도체층의 두께는 1μm 이상, 바람직하게는 3μm보다 크고, 보다 바람직하게는 10μm 이상이고, 또한 진성 캐리어 밀도가 적다. 이 때문에, 게이트(G1)에 정의 전위(+VG)가 인가된 상태에서는, 도 9(A)에 나타낸 바와 같이, 산화물 반도체층의 표면에 있어서의 밴드의 곡선이 적고, 전도대의 하단이 페르미 준위에 가까워지고, 산화물 반도체층 전체에 있어서 에너지적으로 안정된다. 이 때문에, 게이트 절연막의 근방뿐만 아니라, 산화물 반도체 전체에 있어서도 전자가 흐르기 쉽게 되고, 산화물 반도체 전체에 채널이 형성되고, 보다 많은 전류를 흐르게 할 수 있다. 한편, 게이트(G1)에 부의 전위(-VG)가 인가된 상태에서는, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 전류는 한없이 낮고, 채널의 단위 면적 당의 전류가 100 aA/μm 이하, 바람직하게는 10 aA/μm 이하, 보다 바람직하게는 1 aA/μm 이하로 제로에 가까운 값이 된다.
여기에서, 산화물 반도체의 진성 캐리어 밀도에 대하여 설명한다.
반도체에 포함되는 진성 캐리어 밀도(ni)는 페르미?디랙 통계에 의한 페르미?디랙 분포를 볼츠만 분포의 식으로 근사함으로써 구해진다(수학식 1 참조).
[수학식 1]
Figure pct00001
근사식에 의하여 구해진 진성 캐리어 밀도(ni)는 전도대에의 실효 상태 밀도(Nc), 가전자대에서의 실효 상태 밀도(Nv) 및 밴드 갭(EG)의 관계식이고, 수학식 1부터 실리콘의 진성 캐리어 밀도(ni)는 1.4×1010 cm-3, 산화물 반도체(여기에서는, In-Ga-Zn-O막)의 진성 캐리어 밀도(ni)는 1.2×10-7 cm-3이 된다. 실리콘과 비교하여 산화물 반도체의 진성 캐리어 밀도가 극단적으로 낮은 것을 알 수 있다.
다음에, 게이트(G1)에 부의 전위(-VG)를 인가한 경우의 공핍층 폭 및 디바이 길이에 대하여, 이하에 설명한다.
도너 밀도(Nd)의 반도체와, 절연물과, 금속으로 구성되는 MOS 트랜지스터에 전압을 인가할 때에, 반도체 중에 형성되는 최대 공핍층 폭(TD MAX)은 수학식 2로 구해진다.
[수학식 2]
Figure pct00002
최대 공핍층 폭은 도너 밀도 및 페르미 포텐셜의 함수로 나타나고, 페르미 포텐셜(ΦF)은 수학식 3으로 구해진다.
[수학식 3]
Figure pct00003
또한, MOS 트랜지스터의 디바이 길이(LD)는 수학식 4로 구해진다.
[수학식 4]
Figure pct00004
또한, εｓ는 산화물 반도체의 비유전률, ε0는 진공의 유전률, Nd는 도너 밀도, q는 소전하(elementary electric charge), k는 볼츠만 정수, T는 온도를 나타낸다.
실리콘의 ni(진성 캐리어 밀도)를 1.4×1010cm-3, εS를 11.9로 하고, 산화물 반도체의 ni를 1.2×10-7cm-3, εS를 10으로 하고, 실리콘을 이용한 MOS 트랜지스터, 산화물 반도체를 이용한 트랜지스터, 각각의 최대 공핍층 폭, 디바이 길이를 계산한 결과를 도 10에 나타낸다. 여기에서의 트랜지스터는, 채널이 기판 표면에 대하여 평행으로 형성되는 횡형 MOS 트랜지스터의 구조를 이용하여 계산하였다. 또한, 여기에서의 최대 공핍층 폭은 기판에 대하여 수직 방향으로 넓어지는 공핍층의 폭에 상당한다. 또한, 횡형 트랜지스터의 공핍층의 넓어짐은 종형 MOS 트랜지스터에 있어서도 마찬가지의 경향이 보여진다.
또한, 실리콘의 경우, 도너 밀도는 불순물(P)의 밀도에 상당한다. 산화물 반도체의 경우, 도너로서는 산소 결함이나 수소가 기여한다.
도 10(A)는 도너 밀도가 1×1012 cm-3에서 1×1018 cm-3까지의 범위에 있어서의 산화물 반도체(OS로 나타냄) 및 실리콘(Si로 나타냄)의 최대 공핍층 폭 및 디바이 길이를 나타낸다. 두꺼운 실선(161)은 산화물 반도체의 최대 공핍층 폭을 나타내고 두꺼운 일점 쇄선(163)은 실리콘의 최대 공핍층 폭을 나타낸다. 또한, 얇은 실선(165)은 산화물 반도체의 디바이 길이를 나타내고, 얇은 일점 쇄선(167)은 실리콘의 디바이 길이를 나타낸다.
도 10(B)은 도너 밀도가 1×10-5 cm-3에서 1×101 cm-3까지의 범위에 있어서의 산화물 반도체의 최대 공핍층 폭 및 디바이 길이를 나타낸다. 또한, 이 밀도 범위는 실리콘의 진성 캐리어 밀도(ni=1.4×1010 cm-3)를 밑돌기 때문에, 산화물 반도체만의 계산 결과를 나타낸다. 두꺼운 실선은 산화물 반도체의 최대 공핍층 폭을 나타내고, 얇은 실선은 산화물 반도체의 디바이 길이를 나타낸다.
도 10에 의하여, 도너 밀도가 낮을수록, 최대 공핍층이 넓어지고, 디바이 길이가 증대하는 것을 알 수 있다. 또한, 최대 공핍층 폭(TD MAX)은 진성 캐리어 밀도(ni)에 의존하고, ni가 적은 산화물 반도체가 실리콘보다도 공핍층이 넓어지는 것을 알 수 있다. 또한, 산화물 반도체가 n형에서 i형으로 되면 될수록, 즉 도너 밀도(Nd)가 저감할수록, 도 10(B)에 나타낸 바와 같이, 최대 공핍층 폭이 수십μm에서 수천μm, 디바이 길이가 수 μm에서 수백 μm로 대폭으로 증대하고, 공핍층이 산화물 반도체 전체로 퍼지는 것을 알 수 있다.
이상으로 인하여, 산화물 반도체는 밴드 갭이 넓고, 진성 캐리어 밀도가 넓기 때문에, 최대 공핍층 및 디바이 길이가 증대하고, 오프 상태에 있어서는 산화물 반도체 전체에 공핍층이 퍼지기 때문에, 오프 전류를 저감할 수 있고, 한없이 제로에 가깝게 된다.
또한, 이와 같이 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써 진성(i형)으로 하거나 또는 실질적으로 진성형으로 함으로써, 게이트 절연막과의 계면 특성이 현저하게 나타나진다. 그 때문에 게이트 절연막은 산화물 반도체과 양호한 계면을 형성하는 것이 바람직하다. 예를 들어, VHF대~마이크로파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 치밀한 절연막 또는 스퍼터링법으로 제작되는 절연막을 이용하는 것이 바람직하다. 또한, 게이트 절연막과 게이트 전극의 계면을 양호하게 하기 위하여, 게이트 절연막의 표면에 VHF대?마이크로파대의 전원 주파수에서 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 치밀한 절연막을 형성하여도 좋다.
이와 같이, 산화물 반도체의 주성분 이외의 불순물이 극력 포함되지 않도록 고순도화함으로써, 온 전류가 높고, 오프 전류가 낮고, 온 오프비가 높은 양호한 동작 특성을 가지는 트랜지스터가 된다.
여기에서, 산화물 반도체를 이용한 트랜지스터의 드레인 내압(drain withstand voltage)에 대하여 설명한다.
반도체 중의 전계가 있는 스레숄드값에 달하면, 충돌 이온화가 생기고, 공핍층 내에서 고전계에 의하여 가속된 캐리어가 결정 격자에 충돌하고, 전자와 정공의 대를 생성한다. 또한 전계가 높아지면, 충돌 이온화에 의하여 발생한 전자와 정공의 쌍들이 전계에 의하여 더욱 가속되고, 충돌 이온화를 반복하고, 전류가 지수 함수적으로 증가하는 애벌란시 항복이 생긴다. 충돌 이온화는 캐리어(전자, 정공)가 반도체의 밴드 갭 이상의 운동 에너지를 가짐으로써 발생한다. 충돌 이온화가 생기기 쉬운 정도를 나타낸 충돌 이온화 계수와 밴드 갭 사이에는 상관이 있고, 밴드 갭이 클수록 충돌 이온화 계수가 작게 되는 경향이 알려져 있다.
산화물 반도체의 밴드 갭은 3.15 eV이고, 실리콘의 밴드 갭의 1.12 eV와 비교하여 크기 때문에, 애벌란시 항복이 생기기 어렵다고 기대된다. 이 때문에, 산화물 반도체를 이용한 트랜지스터는 드레인 내압이 높아지고, 고전계가 인가되어도 온 전류의 지수 함수적 급상승이 생기기 어렵다고 기대된다.
다음에, 산화물 반도체를 이용한 트랜지스터의 핫 캐리어 열화에 대하여 설명한다.
핫 캐리어 열화란, 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 산화막 중에 주입되어 고정 전하가 되거나, 게이트 절연막 계면에 트랩 준위를 형성함으로써, 스레숄드값 전압의 변동이나 게이트 리크 등의 트랜지스터 특성의 열화가 생기는 것이고, 핫 캐리어 열화의 요인으로서는, 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시 핫 캐리어 주입(DAHC 주입)이 있다.
실리콘은 밴드 갭이 좁기 때문에, 애벌란시 항복에 의하여 눈사태(avalanche)처럼 전자가 발생하기 쉽고, 게이트 절연막으로의 장벽을 넘을 수 있을 정도로 고속으로 가속되는 전자 수가 증가한다. 그렇지만, 본 실시형태에 나타낸 산화물 반도체는 밴드 갭이 넓기 때문에, 애벌란시 항복이 생기기 어렵고, 실리콘과 비교해 핫 캐리어 열화의 내성이 높다. 또한, 고내압 재료 중 하나인 실리콘 카바이드의 밴드 캡과 산화물 반도체의 밴드 갭은 동등하기 때문에, SiC와 같은 높은 내압이 기대된다.
이상에 의하여, 산화물 반도체를 이용한 트랜지스터는 드레인 내압이 높고, 구체적으로는 100 V 이상, 바람직하게는 500 V, 바람직하게는 1 kV 이상의 드레인 내압을 가지는 것이 가능하다.
여기에서, 트랜지스터의 대표예인 실리콘 카바이드 트랜지스터와 산화물 반도체 트랜지스터의 비교에 대하여 이하에 나타낸다. 여기에서는, 실리콘 카바이드로서, 4H-SiC를 이용한다.
산화물 반도체와 4H-SiC는 몇 가지의 공통점을 가진다. 진성 캐리어 밀도는 그 일례이다. 상온에 있어서의 페르미?디랙 분포를 이용하면, 산화물 반도체의 진성 캐리어 밀도는 10-7 cm- 3정도로 추측되지만, 이것은 4H-SiC에 있어서의 6.7×10-11 cm-3와 마찬가지로 매우 낮은 값이다.
또한, 산화물 반도체의 에너지 밴드 갭은 3.0?3.5 eV이고, 4H-SiC의 에너지 밴드 갭은 3.26 eV이므로, 와이드 갭 반도체라는 점에서도, 산화물 반도체와 실리콘 카바이드는 공통된다.
하지만, 산화물 반도체 및 실리콘 카바이드에 있어서, 제작 온도가 크게 상이하다. 실리콘 카바이드는 예를 들어 1500℃?2000℃의 활성화 열처리를 필요로 한다. 한편, 산화물 반도체는 300?500℃(유리 전이 온도 이하, 최대에서도 700℃ 정도)의 열처리로 제작할 수 있고, 대면적 기판 상에 트랜지스터를 제작할 수 있다. 또한, 스루풋을 높일 수 있다.
SiC-MOSFET의 제작 공정에 있어서는, 도너 또는 억셉터가 될 수 있는 불순물(인, 붕소 등)의 도핑 공정 및 활성화를 위하여 고온 열처리 공정을 포함한다. 그런데, 산화물 반도체는 그 전자 친화력이 비교적 크다. 그 때문에, 적절한 일함수를 가지는 금속을 전극으로 하여 선택함으로써, 트랜지스터 제작 공정에 있어서 불순물을 첨가하지 않아도 전극과의 오믹 접촉을 형성할 수 있고, 콘택트부에 n+ 영역을 형성하기 쉬운 점에서 공정의 간략화를 도모할 수 있다.
또한, 산화물 반도체에 있어서, 밴드 갭 내의 DOS(Density Of State) 등의 물성 연구는 많이 되고 있지만, 이 연구들은 DOS 그 자체를 충분히 줄인다는 사상을 포함하지 않는다. 본 실시형태에서는 에너지 갭 중의 DOS의 원인이 될 수 있는 물이나 수소를 산화물 반도체 중으로부터 제거함으로써, 고순도화한 산화물 반도체를 제작한다. 이것은, DOS 그 자체를 충분히 줄인다는 사상에 기초한 것이다. 그리고, 이것에 의하여 매우 우수한 공업 제품의 제조를 가능하게 하는 것이다.
또한, 산소 결핍에 의하여 발생하는 금속의 미결합수에 대하여 산소를 공급하고, 산소 결함에 의하여 DOS를 감소시킴으로써, 더욱 고순도화된(i형의) 산화물 반도체로 할 수 있다. 예를 들어, 채널 형성 영역에 밀접하여 산소 과잉의 산화막을 형성하고, 이 산화막으로부터 산소를 공급하고, 산소 결함에 의한 DOS를 감소시키는 것이 가능하다.
산화물 반도체의 결함은 과잉한 수소에 의하여 전도대의 하 0.1?0.2 eV의 얕은 준위나, 산소 부족에 의한 깊은 준위 등에 기인하는 것으로 되어 있다. 이들의 결함을 없애기 위하여, 수소를 철저히 제거하고, 산소를 충분히 공급한다는 기술 사상은 올바른 것이다.
또한, 산화물 반도체는 일반적으로 n형이라고 하지만, 본 실시형태에서는, 불순물, 특히 물이나 수소를 제거함으로써 i형화를 실현한다. 이 점, 실리콘 등과 같이 불순물을 첨가하여 i형화되는 것이 아니라, 종래에 없는 기술 사상을 포함한다고 할 수 있다.
또한, 산화물 반도체를 i형화함으로써, 트랜지스터의 온도 특성이 양호하고, 대표적으로는, -25℃에서 150℃까지의 온도 범위에서, 트랜지스터의 전류 전압 특성에 있어서, 온 전류, 오프 전류, 전계 효과 이동도, S값 및 스레숄드 전압의 변동이 거의 없고, 온도에 의한 전류 전압 특성의 변동이 거의 없다.
또한, 본 실시형태에서 나타낸 산화물 반도체를 이용한 트랜지스터는 실리콘 카바이드를 이용한 트랜지스터와 비교하여 채널 이동도가 약간 낮지만, 드레인 전압을 높게 하고, 채널 폭(W)을 크게 함으로써, 트랜지스터의 전류값을 높이고, 디바이스 특성을 향상시킬 수 있다.
본 실시형태의 기술 사상은 산화물 반도체 중에, 불순물을 더 더하지 않고, 반대로 의도치 않게 존재하는 물, 수소란 불순물을 의도적으로 제거함으로써, 산화물 반도체 자체를 고순도화할 수 있다. 즉, 도너 준위를 구성하는 물 또는 수소를 제거하고, 산소 결함을 더욱 저감하고, 산화물 반도체를 구성하는 주성분 재료의 산소를 충분히 공급함으로써, 산화물 반도체를 고순도화할 수 있다.
산화물 반도체를 성막함으로써 1020 cm-3의 레벨의 수소가 SIMS(이차 이온 질량 분석)으로 측정된다. 이 도너 준위의 원인이 되는 물 또는 수소를 의도적으로 제거하고, 또한 물 또는 수소의 제거에 수반하여 동시에 감소하게 되는 산소(산화물 반도체의 성분 중 하나)를 산화물 반도체에 더함으로써, 산화물 반도체를 고순도화하고, 전기적으로 i형(진성)반도체로 한다.
또한, 본 실시형태에 있어서는 산화물 반도체 중의 물, 수소의 양은 적으면 적을 수록 바람직하고, 캐리어도 적으면 적을수록 좋다. 즉, 캐리어 밀도는 1×1014 cm-3 미만, 바람직하게는 1×1012 cm-3 미만, 더욱 바람직하게는 측정 한계 이하의 1×1011 cm-3 미만이 요구된다. 또한 본 실시형태의 기술 사상적으로는 제로에 가깝거나 또는 제로가 이상적이다. 산화물 반도체의 캐리어를 저감하고, 바람직하게는 없게 함으로써, 트랜지스터에 있어서 산화물 반도체는 소스로부터 공급된 캐리어(전자)를 통과시키는 통로(path)로서 기능시킨다. 그 결과, 산화물 반도체는 고순도화한 i형(진성)반도체이고, 캐리어가 없거나 또는 매우 적게하게 함으로써, 트랜지스터의 오프 상태에서는 오프 전류를 매우 낮게 할 수 있다는 것이 본 실시형태의 기술 사상이다.
또한, 산화물 반도체는 통로(path)로서 기능하고, 산화물 반도체 자체가 캐리어를 가지지 않거나 또는 매우 적도록 고순도화한 i형(진성)으로 하면, 캐리어는 전극의 소스, 드레인에 의하여 공급된다. 공급의 정도는 산화물 반도체의 전자 친화력(χ) 및 페르미 레벨, 이상적으로는 진성 페르미 레벨과 일치한 페르미 레벨과 소스, 드레인의 전극의 일함수보다도, 배리어 하이트(장벽 높이)가 주로 기여한다.
그런데, 채널이 기판과 개략 평행으로 형성되는 횡형 트랜지스터에 있어서는 채널 외에 소스 및 드레인을 형성할 필요가 없고, 기판에 있어서의 트랜지스터의 점유 면적이 커지게 되고, 미세화에 방해가 된다. 하지만, 종형 트랜지스터에 있어서는, 소스, 채널 및 드레인을 적층하기 때문에, 기판 표면에 있어서의 점유 면적을 저감할 수 있다. 이 결과, 트랜지스터의 미세화가 가능하다.
이와 같이, 산화물 반도체막의 주성분 이외의 불순물, 대표적으로는 수소, 물, 수산기 또는 수소화물 등이 극력 포함되지 않도록 고순도화함으로써, 트랜지스터의 동작을 양호한 것으로 할 수 있다. 특히, 내압을 높이고, 쇼트 채널 효과를 제어하고, 온 오프비를 높일 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 비교하여, 신뢰성이 높고, 전계 효과 이동도가 높은 트랜지스터의 구조에 대하여, 도 2 및 도 3을 이용하여 설명한다.
본 실시형태에서는 도 2(A)에 나타낸 바와 같이 제 1 전극(105) 및 제 2 전극(109) 사이에 형성되는 산화물 반도체막(151a)에 있어서, 게이트 절연막(111)과 접하는 표층부에 결정 영역(157)을 가지는 것을 특징으로 한다. 산화물 반도체막(151a) 및 게이트 절연막(111)의 계면 근방의 확대 도면을 도 2(B)에 나타낸다.
산화물 반도체막(151a)는 비정질을 주로 구성하는 비정질 영역(155)과, 산화물 반도체막(151a)의 표층부에 형성되는 결정 영역(157)을 가진다. 또한, 표층부란, 표면으로부터의 거리(깊이)가 산화물 반도체막의 두께의 10% 이하인 영역이다.
여기에서, 비정질 영역(155)은 비정질 산화물 반도체막을 주로 구성한다. 또한, 「주로」란, 예를 들어, 50% 이상을 차지하는 상태를 말하고, 이 경우에는 비정질 산화물 반도체막이 비정질 영역(155)의 체적%(또는 중량%)에서 50% 이상을 차지하는 상태를 말하기로 한다. 즉, 비정질 산화물 반도체막 이외에도, 산화물 반도체막의 결정 등을 포함하는 것이 있지만, 그 함유율은 체적%(또는 중량%)에서 50% 미만인 것이 바람직하지만 이들 범위에 한정될 필요는 없다.
산화물 반도체막의 재료로서는 In-Ga-Zn-O 산화물 반도체막을 이용하는 경우에는 상기 비정질 영역(155)의 조성은 Zn의 함유량(원자%)이 In 또는 Ga의 함유량(원자%) 이상이 되도록 하는 것이 적합하다. 이와 같은 조성으로 함으로써, 소정의 조성 결정 영역(157)을 형성하는 것이 용이하기 때문이다.
표층부의 결정 영역(157)의 결정은 산화물 반도체막(151a)의 표면에 대하여 약 수직인 방향에 c축(c-axis)이 배향한 결정이고 이 결정이 인접한다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는 결정 영역(157)의 결정은 InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대하여 약 수직인 방향으로 배향한 것이다. 또한, 「표층부(표면 근방)」이란, 예를 들어, 표면으로부터의 거리(깊이)가 20 nm 이하의 영역을 말한다.
상기 InGaZnO4의 결정은 In, Ga, Zn 중 어느 것을 함유하고, a축(a-axis) 및 b축(b-axis)에 평행한 레이어의 적층 구조로서 파악할 수 있다(도 3참조). 즉, InGaZnO4의 결정은 In을 함유하는 제 1 레이어와, In을 함유하는 제 2 레이어와, In을 함유하는 제 3 레이어가 c축 방향으로 적층된 구조를 구비한다.
InGaZnO4 결정의 전기 전도는 주로 In에 의하여 제어되기 때문에, In을 함유하는 제 1 레이어 내지 제 3 레이어의 a축 및 b축에 평행한 방향에 관한 전기 특성은 양호하다. 이것은, In을 함유하는 제 1 레이어 내지 제 3 레이어 중 어느 하나 이상에서는, 하나의 In의 5s 궤도가 인접하는 In의 5s 궤도와 겹침으로써, 캐리어 패스(path)가 형성되기 때문이다.
이러한 결정이 배향함으로써, 산화물 반도체막(151a)의 전기적 특성에도 영향이 나타난다. 구체적으로는, 예를 들어, 산화물 반도체막(151a)의 표면과 평행한 방향의 전기 특성이 향상한다. 이것은 InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대하여 약 수직인 방향으로 배향하고, InGaZnO4 결정에 있어서, a축 및 b축에 평행한 방향으로 전류가 흐르기 때문이다.
또한, 결정 영역(157)의 결정 구조는 상기에 한정되지 않고, 다른 결정 구조의 결정을 포함하여도 좋다. 예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 이용하는 경우에는 InGaZnO4의 결정에 더하여, In2Ga2ZnO7, InGaZn5O8 등의 결정 등을 포함하여도 좋다. 물론, 결정 영역(157)전체에 걸쳐서 InGaZnO4의 결정이 존재하는 경우에는 보다 효과적이고, 적합하다.
이상에 설명한 바와 같이, 산화물 반도체막(151a)에서는 표층부에 결정 영역(157)을 가짐으로써, 양호한 전기 특성을 실현할 수 있다. 특히, 결정 영역(157)이 InGaZnO4 결정의 c축이 산화물 반도체막(151a)의 표면에 대하여 약 수직인 방향으로 배향한 것을 포함하여 구성되는 경우에는 InGaZnO4 결정의 전기 특성에 의하여, 산화물 반도체막(151a) 표층부에 있어서의 캐리어 이동도가 상승한다. 이 때문에, 이 산화물 반도체막(151a)을 가지는 트랜지스터의 전계 효과 이동도가 상승하고, 양호한 전기 특성을 실현할 수 있다.
또한, 결정 영역(157)은 비정질 영역(155)과 비교하여 안정적이기 때문에, 이것을 산화물 반도체막(151a)의 표층부에 가짐으로써, 비정질 영역(155)에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 들어가는 것을 저감시킬 수 있다. 이 때문에, 산화물 반도체막(151a)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의하여 산화물 반도체막 중의 수소의 농도를 저감하여, 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 낮고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하고, 온 오프비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1과 비교하여, 신뢰성이 높고, 전계 효과 이동도가 높은 트랜지스터의 구조에 대하여, 도 4를 이용하여 설명한다.
본 실시형태에서는 도 4(A)에 나타낸 바와 같이 제 1 전극(105) 및 제 2 전극(109) 사이에 형성되는 산화물 반도체막에 있어서, 게이트 절연막(111) 및 제 2 전극(109)에 접하는 표층부에 결정 영역(157)을 가지는 것을 특징으로 한다. 산화물 반도체막(151b, 151c) 근방의 확대 도면을 도 4(B) 및 도 4(C)에 나타낸다.
도 4(B)는 산화물 반도체막(151b)에 있어서 게이트 절연막(111) 및 제 2 전극(109)에 접하는 표층부에 결정 영역(157)을 가지는 것을 특징으로 한다.
또한, 도 4(C)는 산화물 반도체막(151c)에 있어서 게이트 절연막(111)과 접하는 영역과, 제 2 전극(109)으로부터 소정의 거리가 떨어진 영역에 결정 영역(157)을 가지는 것을 특징으로 한다. 또한, 산화물 반도체막(151c)에 있어서, 제 2 전극(109)과 접하는 영역에는 비정질 영역(159)이 형성된다.
본 실시형태에 있어서의 결정 영역(157)은 실시형태 2에 나타낸 결정 영역(157)과 마찬가지로, 산화물 반도체막(151b, 151c)의 표면에 대해 약 수직인 방향으로 c축(c-axis)이 배향한 결정 영역이다. 이 때문에, 산화물 반도체막(151b, 151c)의 표면과 평행한 방향의 전기 특성이 향상한다. 이상에 의하여, 이 산화물 반도체막(151b, 151c)을 가지는 트랜지스터의 전계 효과 이동도가 상승하고, 양호한 전기 특성을 실현할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 내열성이 높은 트랜지스터에 대하여, 도 1을 이용하여 설명한다.
도 1에 나타낸 기판(101)에 있어서, 방열성이 높은 기판을 이용함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다. 방열성이 높은 기판으로서는, 반도체 기판, 금속 기판, 플라스틱 등이 있고, 반도체 기판의 대표예로서는 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판 등이 있다. 금속 기판의 대표예로서는, 알루미늄 기판, 구리 기판, 스텐인레스 스틸 기판 등이 있다. 플라스틱 기판의 대표예로서는, 카본 섬유, 금속 섬유, 금속 편 등을 가지는 플라스틱이 있다. 또한, 반도체 기판, 금속 기판 및 플라스틱 기판은 이것으로 한정되지 않고 방열성이 높은 것이라면, 적절히 이용할 수 있다.
또한, 도 1에 나타낸 절연막(103)으로서 열전도율이 높은 절연막을 형성함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다. 열전도율이 높은 절연막으로서는 질화 알루미늄막, 질화 산화 알루미늄막, 질화 실리콘막 등이 있다.
또한, 도 1에 나타낸 제 1 전극(105)과 절연막(103) 사이에 반도체막을 형성하여도 좋다. 반도체막의 대표예로서는 실리콘막, 게르마늄막, 실리콘 카바이드막, DLC(Diamond Like Carbon)막 등이 있다.
또한, 이상의 구성 중 어느 하나 이상을 이용함으로써, 내열성이 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 제 1 전극(105) 및 제 2 전극(109)에 있어서, 일함수가 상이한 재료를 이용하여 형성하는 것을 특징으로 하는 트랜지스터에 대하여 설명한다.
본 실시형태에서는 제 1 전극(105) 및 제 2 전극(109) 중 한쪽이 산화물 반도체의 전자 친화력 이하의 일함수의 도전 재료로 형성되고, 제 1 전극(105) 및 제 2 전극(109)의 다른 한쪽이, 산화물 반도체의 전자 친화력보다 큰 일함수의 도전 재료로 형성된다.
예를 들어, 산화물 반도체의 전자 친화력(χ)이 4.3 eV인 경우, 산화물 반도체의 전자 친화력보다 큰 일함수의 도전성 재료의 예로서 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 철(Fe), 산화 인듐 주석(ITO) 등을 이용할 수 있다. 또한, 일함수가 산화물 반도체의 전자 친화력 이하인 도전성 재료의 예로서, 티탄(Ti), 이트륨(Y), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 지르코늄(Zr) 등을 이용할 수 있다.
먼저, 드레인으로서 기능하는 전극을 산화물 반도체의 전자 친화력보다 일함수가 큰 도전성 재료로 형성하고, 소스로서 기능하는 전극을 산화물 반도체의 전자 친화력 이하인 일함수의 도전성 재료로 형성하는 경우에 대하여, 설명한다.
드레인으로서 기능하는 전극을 형성하는 도전성 재료의 일함수를 Φmd로 하고, 소스로서 기능하는 전극을 형성하는 도전성 재료의 일함수를 Φms로 하고, 일함수(Φms), 전자 친화력(χ) 및 일함수(Φmd)의 관계가 수학식 5로 나타낸 관계가 되도록 한다.
[수학식 5]
Figure pct00005
이와 같이, 소스로서 기능하는 전극의 일함수가 산화물 반도체의 전자 친화력 이하이기 때문에, 트랜지스터가 온 상태에 있어서의 장벽(예를 들어 도 6(B)의 h)을 저감할 수 있고, 낮은 게이트 전압에서 온 상태가 되고, 대전류를 흐르게 할 수 있다.
한편, 일함수(Φmd), 전자 친화력(χ) 및 일함수(Φms)의 관계가 수학식 6으로 나타내는 관계가 되도록 한다.
[수학식 6]
Figure pct00006
이와 같이, 소스로서 기능하는 전극의 일함수가 산화물 반도체의 전자 친화력보다 크기 때문에, 트랜지스터의 장벽이 높아진다. 이 때문에, 오프 상태에 있어서의 전류를 저감할 수 있다.
또한, 소스로서 기능하는 전극을 제 1 전극(105) 및 제 2 전극(109)의 한쪽으로 하고, 드레인으로서 기능하는 전극을 제 1 전극(105) 및 제 2 전극(109)의 다른 한쪽으로 할 수 있다.
이상에 의하여, 제 1 전극(105) 및 제 2 전극(109) 중 한쪽이 산화물 반도체의 전자 친화력 이하의 일함수의 도전 재료로 형성되고, 제 1 전극(105) 및 제 2 전극(109) 중 다른 한쪽이 산화물 반도체의 전자 친화력보다 큰 일함수의 도전 재료로 형성됨으로써, 트랜지스터의 온 특성 또는 오프 특성을 향상시킬 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 도 1 또는 도 2에 나타낸 트랜지스터의 제조 공정에 대하여, 도 11을 이용하여 설명한다.
도 11(A)에 나타낸 바와 같이, 기판(101) 상에 절연막(103)을 형성하고, 절연막(103) 상에 제 1 전극(105)을 형성한다. 제 1 전극(105)은 트랜지스터의 소스 전극 및 드레인 전극의 한쪽으로서 기능한다.
절연막(103)은 스퍼터링법, CVD법, 도포법 등으로 형성할 수 있다.
또한, 스퍼터링법으로 절연막(103)을 형성하는 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막(103)을 형성하는 것이 바람직하다. 이것은 절연막(103)에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않도록 하기 위해서이다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프로서는 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실에서는 불순물, 특히 수소, 물, 수산기 또는 수소화물 등이 배기되기 때문에, 이 처리실에서 절연막(103)을 형성하면, 절연막(103)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 절연막(103)을 형성하는 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도(ppm) 정도, 농도(ppb) 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
스퍼터링법으로는 스퍼터링용 전원으로 고주파 전원을 이용하는 RF 스퍼터링법, 직류 전원을 이용하는 DC 스퍼터링법, 또한 펄스적으로 바이어스를 주는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 재료의 상이한 타겟을 복수 설치할 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 체임버에서 상이한 재료의 막을 적층 형성할 수도, 동일 체임버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 체임버 내부에 자석 기구를 구비한 마그네트론 스퍼터링법을 이용하는 스퍼터링 장치나, 글로 방전을 사용하지 않고 마이크로파를 이용하여 발생시키는 플라즈마를 이용하는 ECR 스퍼터링법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링법으로서, 성막 중에 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜 그것들의 화합물 박막을 형성하는 리액티브 스퍼터링법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터링법을 이용할 수도 있다.
본 명세서의 스퍼터링에 있어서는, 상기 한 스퍼터링 장치 및 스퍼터링 방법을 적절히 이용할 수 있다.
본 실시형태에서는 기판(101)을 처리실로 반송하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하여, 기판(101)에 절연막(103)으로서 산화 실리콘막을 형성한다. 또한, 절연막(103)을 형성할 때는, 기판(101)은 가열시켜도 좋다.
예를 들어, 석영(바람직하게는 합성 석영)을 이용하고, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S 사이 거리)를 60 mm, 압력 0.4 Pa, 고주파 전원 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm：아르곤 유량 25 sccm=1：1) 분위기 하에서 RF 스퍼터링법에 의하여 산화 실리콘막을 형성한다. 막 두께는 100 nm으로 하면 좋다. 또한, 석영(바람직하게는 합성석영)을 대신하여 실리콘 타겟을 이용할 수 있다. 또한, 스퍼터링 가스로서 산소, 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 절연막(103)을 적층 구조로 형성하는 경우, 예를 들어, 산화 실리콘막과 기판 사이에 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스 및 실리콘 타겟을 이용하여 질화 실리콘막을 형성한다. 이 경우에 있어서도, 산화 실리콘막과 마찬가지로, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 질화 실리콘막을 형성하는 것이 바람직하다. 또한, 이 공정에 있어서, 기판(101)은 가열되어도 좋다.
절연막(103)으로서 질화 실리콘막 및 산화 실리콘막을 적층하는 경우, 질화 실리콘막과 산화 실리콘막을 같은 처리실에 있어서, 공통의 실리콘 타겟을 이용하여 형성할 수 있다. 먼저 질소를 포함하는 스퍼터링 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화 실리콘막을 형성하고, 다음에 산소를 포함하는 스퍼터링 가스로 바꾸어 같은 실리콘 타겟을 이용하여 산화 실리콘막을 형성한다. 질화 실리콘막 및 산화 실리콘막을 대기에 노출시키지 않고 연속하여 형성할 수 있기 때문에, 질화 실리콘막 표면에 수소, 물, 수산기 또는 수소화물 등의 불순물이 흡착하는 것을 방지할 수 있다.
제 1 전극(105)은 기판(101) 상에 도전막을 스퍼터링법, CVD법, 또는 진공 증착법으로 형성하고, 이 도전막 상에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하여 형성할 수 있다. 또는, 포토리소그래피 공정을 이용하지 않고, 인쇄법, 잉크젯법으로 제 1 전극(105)을 형성함으로써, 공정수를 삭감할 수 있다. 또한, 제 1 전극(105)의 단부를 테이퍼 형상으로 하면, 후에 형성되는 게이트 절연막의 피복성이 향상하기 때문에 바람직하다. 제 1 전극(105)의 단부와 절연막(103)이 이루는 각의 각도를 30° 이상 60° 이하, 바람직하게는 40° 이상 50° 이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시킬 수 있다.
본 실시형태에서는 제 1 전극(105)이 되는 도전막으로서, 스퍼터링법에 의한 막 두께 50 nm의 티탄막을 형성하고, 두께 100 nm의 알루미늄막을 형성하고, 두께 50 nm의 티탄막을 형성한다. 다음에, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하여 제 1 전극(105)을 형성한다.
다음에, 도 11(B)에 나타낸 바와 같이, 제 1 전극(105) 상에 산화물 반도체막(107) 및 제 2 전극이 되는 도전막(108)을 형성한다. 산화물 반도체막(107)은 트랜지스터의 채널 형성 영역으로서 기능한다.
여기에서, 산화물 반도체막(107) 및 제 2 전극이 되는 도전막(108)의 제작 방법에 대하여 설명한다.
기판(101) 및 제 1 전극(105) 상에 스퍼터링법, 도포법, 인쇄법 등에 의하여 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 상에 도전막을 형성한다. 본 실시형태에서는 스퍼터링법에 의하여 산화물 반도체막을 형성한다.
산화물 반도체막(107)에 수소가 되도록 포함되지 않도록 하기 위한 전처리로서, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)이 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다. 또한 이 예비 가열은 후에 형성하는 게이트 절연막(111)의 형성 전의 기판(101)에 행하여도 좋고, 후에 형성하는 제 3 전극(113) 형성 전의 기판(101)에 행하여도 좋다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착한 파티클을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 고주파 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기를 대신하여 질소, 헬륨 등을 이용하여도 좋다.
본 실시형태에서는 In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의하여 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2중량% 이상 10중량% 이하 포함하는 타겟을 이용하여 형성하여도 좋다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도(ppm) 정도, 농도(ppb) 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화 아연을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또한, 금속 산화물의 타겟 외의 예로서는, In, Ga 및 Zn을 포함하는 금속 산화물 타겟(조성비로서, In2O3：Ga2O3：ZnO=1：1：1[mol수비]을 이용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 금속 산화물 타겟으로서, In：Ga：Zn=1：1：2［atom비］, 또는 In：Ga：Zn=1：1：4[atom비]의 조성비를 가지는 타겟을 이용할 수도 있다. 금속 산화물 타겟의 충진율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충진율이 높은 금속 산화물 타겟을 이용하여 형성한 산화물 반도체막은 치밀한 막이 된다.
산화물 반도체막은 감압 상태로 보유된 처리실 내에 기판을 보유하고, 처리실 내에 잔류하는 물을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하여 기판(101) 상에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은 예를 들어, 수소, 물, 수산기 또는 수소화물 등(보다 바람직하게는 탄소 원자를 포함하는 화합물도 포함)이 배기되기 때문에, 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성하여도 좋다.
본 실시형태에서는, 산화물 반도체막의 성막 조건의 일례로서, 기판 온도는 실온, 기판과 타겟 사이의 거리를 110 mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소 및 아르곤(산소 유량 15 sccm：아르곤 유량 30 sccm)분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 분상 물질(파티클, 먼지라고도 함)이 경감되고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막의 두께는 1μm 이상, 바람직하게는 3μm 보다 크고, 보다 바람직하게는 10μm 이상로 한다. 또한, 적용하는 산화물 반도체막 재료에 의한 적절한 두께는 상이하고, 재료에 따라서 적절히 두께를 선택하면 좋다.
제 2 전극이 되는 도전막(108)은 제 1 전극(105)의 재료 및 방법을 적절히 이용할 수 있다. 여기에서는, 제 2 전극이 되는 도전막(108)으로서, 두께 50 nm의 티탄막, 두께 100 nm의 알루미늄막 및 두께 50 nm의 티탄막을 순서대로 적층한다.
다음에, 포토리소그래피 공정에 의하여 도전막 상에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 제 2 전극이 되는 도전막(108) 및 산화물 반도체막(107)이 되는 산화물 반도체막을 에칭하고, 섬 형상의 제 2 전극이 되는 도전막(108) 및 섬 형상의 산화물 반도체막(107)을 형성한다. 또한, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크 대신에, 잉크젯법을 이용하여 레지스트 마스크를 제작함으로써, 공정수를 삭감할 수 있다. 이 에칭에 의하여, 제 2 전극이 되는 도전막(108) 및 산화물 반도체막(107)의 단부와, 제 1 전극(105)의 표면이 이루는 각의 각도를 30° 이상 60° 이하, 바람직하게는 40° 이상 50° 이하로 함으로써, 후에 형성되는 게이트 절연막의 피복성을 향상시키는 것이 될 수 있기 때문에 바람직하다.
또한, 여기에서의 도전막 및 산화물 반도체막의 에칭은 건식 에칭이어도 습식 에칭이어도 좋고, 둘 다를 이용하여도 좋다. 소망의 형상의 산화물 반도체막(107) 및 제 2 전극이 되는 도전막(108)을 형성하기 위하여, 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
또한, 제 2 전극이 되는 도전막(108) 및 산화물 반도체막과, 제 1 전극(105)과의 에칭 레이트가 상이한 경우는 제 1 전극(105)의 에칭 레이트가 낮고, 제 2 전극이 되는 도전막(108) 및 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다. 또는, 산화물 반도체막의 에칭 레이트가 낮고, 도전막(108)의 에칭 레이트가 높은 조건을 선택하여, 도전막(108)을 에칭한 후, 제 1 전극(105)의 에칭 레이트가 낮고, 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다.
산화물 반도체막을 습식 에칭하는 에칭액으로서는, 인산과 초산과 질산을 섞은 용액, 암모니아과수(과산화 수소：암모니아수：물=5：2：2) 등을 이용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO., INC. 제작)을 이용하여도 좋다.
또한, 습식 에칭후의 에칭액은 에칭된 재료와 함께 세정에 의하여 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하고, 포함되는 재료를 재이용하여도 좋다. 이 에칭 후의 폐액으로부터 산화물 반도체막으로 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 원가를 저함할 수 있다.
또한, 산화물 반도체막을 건식 에칭할 때에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화 탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들어 사불화 탄소(CF4), 육불화 유황(SF6), 삼불화 질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 등을 이용할 수 있다.
건식 에칭법으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마)에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절히 조절한다.
본 실시형태에서는, 에천트로서 암모니아과수를 이용하여, 제 2 전극이 되는 도전막(108)을 에칭한 후, 인산과 초산과 질산을 섞은 용액으로 산화물 반도체막을 에칭하여 산화물 반도체막(107)을 형성한다.
다음에, 산화물 반도체막(107) 및 제 2 전극이 되는 도전막(108)을 형성한 레지스트 마스크(파선(110a)로 나타냄)를 후퇴시켜, 레지스트 마스크(110b)를 형성한다(도 11(B) 참조). 여기에서는, 레지스트 마스크를 애싱하여, 레지스트 마스크(110b)를 형성한다. 다음에, 레지스트 마스크(110b)를 이용하여 도전막(108)을 에칭하고, 제 2 전극(109)을 형성한다(도 11(C) 참조). 제 2 전극(109)은 트랜지스터의 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능한다.
도전막(108)의 에칭 방법으로서는 제 1 전극(105) 및 산화물 반도체막(107)의 에칭 레이트가 낮고, 도전막(108)의 에칭 레이트가 높은 조건을 선택한다.
다음에, 본 실시형태에서는 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대해 질소, 희가스 등의 불활성 가스 분위기 하에서 450℃, 1시간의 가열 처리를 행한 후, 대기에 노출시키지 않음으로써, 산화물 반도체막으로의 수소, 물, 수산기 또는 수소화물 등의 재침입을 막을 수 있고, 수소 농도가 저감되어 고순도화되고, i형화 또는 실질적으로 i형화된 산화물 반도체막을 얻을 수 있다. 즉, 이 제 1 가열 처리에 의한 산화물 반도체막(107)의 탈수화 및 탈수소화 중 적어도 어느 한쪽을 행할 수 있다.
또한, 제 1 가열 처리에 있어서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리의 조건 또는 산화물 반도체막의 재료에 의해서는, 산화물 반도체막이 결정화하지 않고, 도 1(B)에 나타낸 산화물 반도체막(107)이 된다. 이와 같은 조건 중 하나는 가열 온도가 400℃ 이상 550℃ 미만, 바람직하게는 400℃ 이상 500℃ 미만이다. 또한, 이와 같은 조건 중 하나는 스퍼터링법에 의하여 형성되는 In-Ga-Zn-O계의 산화물 반도체의 경우는 타겟의 In의 함유량(원자%) 및 Ga의 함유량(원자%)에 대하여, Zn의 함유량(원자%)이 1 미만(대표적으로는 In：Ga：Zn=1：1：0.5)의 경우, 산화물 반도체막은 결정화하지 않고, 도 1(B)에 나타낸 산화물 반도체막(107)이 된다.
또한, 제 1 가열 조건 또는 산화물 반도체막의 재료에 따라서는 산화물 반도체막은 결정화하고, 결정을 가지는 산화물 반도체막이 되는 경우도 있다. 예를 들어, 결정화율이 90% 이상 또는 80% 이상의 결정을 가지는 산화물 반도체막이 되는 경우도 있다.
또한, 제 1 가열 조건 또는 산화물 반도체막의 재료에 따라서는 비정질의 산화물 반도체막의 표층부에 결정 영역이 형성되는 산화물 반도체막이 되는 경우도 있다. 이와 같은 조건 중 하나는 가열 온도가 500℃ 이상 750℃ 이하, 바람직하게는 550℃ 이상 기판의 변형점 미만이다. 또한, 이와 같은 조건 중 하나는 스퍼터링법에 의하여 형성되는 In-Ga-Zn-O계의 산화물 반도체의 경우는 타겟의 In의 함유량(원자%) 및 Ga의 함유량(원자%)에 대해 Zn의 함유량(원자%)이 1 이상(대표적으로는 In：Ga：Zn=1：1：1)인 경우, 도 2(B)에 나타낸 바와 같이, 산화물 반도체막의 표층부에 결정 영역(157)을 가지는 산화물 반도체막(151a)이 된다.
또한, 산화물 반도체막의 제 1 가열 처리는 섬 형상의 산화물 반도체막을 형성하기 전의 산화물 반도체막에 행하여도 좋다. 그 경우에는 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 공정을 행한다.
또한, 산화물 반도체막에 대한 탈수화, 탈수소화의 효과를 가져오는 가열 처리는 산화물 반도체막을 형성한 후, 산화물 반도체막 상에 제 2 전극이 되는 도전막을 적층한 후, 제 1 전극, 산화물 반도체막 및 제 2 전극 상에 게이트 절연막을 형성한 후, 또는 게이트 전극을 형성한 후 중 어느 때에 행하여도 좋다.
다음에, 도 12(A)에 나타낸 바와 같이, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 상에 게이트 절연막(111)을 형성하고, 게이트 절연막(111) 상에 게이트 전극으로서 기능하는 제 3 전극(113)을 형성한다.
불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체막(수소 농도가 저감되어 고순도화된 산화물 반도체막)은 계면 준위, 계면 전하에 대해 매우 민감하기 때문에, 게이트 절연막(111)과의 계면은 중요하다. 그 때문에 고순도화된 산화물 반도체막에 접하는 게이트 절연막(111)은 고품질화가 요구된다.
예를 들어, μ파(2.45GHz)를 이용한 고밀도 플라즈마 CVD에 의하여, 치밀하고 절연 내압이 높은 고품질인 절연막을 형성할 수 있으므로 바람직하다. 수소 농도가 저감되어 고순도화된 산화물 반도체막과 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 게이트 절연막으로서 양질인 절연막을 형성할 수 있다면, 스퍼터링법이나 플라즈마 CVD법 등 외의 성막 방법을 적용할 수 있다. 또한, 게이트 절연막의 형성 후의 가열 처리에 의하여 게이트 절연막의 막질, 산화물 반도체막과의 계면 특성이 개질되는 절연막이어도 좋다. 어느 것이든, 게이트 절연막으로서의 막질이 양호한 것은 물론, 산화물 반도체막과의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 좋다.
또한, 85℃, 2×106 V/cm, 12시간의 게이트 바이어스?열스트레스 시험(BT 시험)에 있어서는 불순물이 산화물 반도체막에 첨가되어 있으면, 불순물과 산화물 반도체막의 주성분과의 결합이 강전계(B：바이어스)와 고온(T：온도)에 의해 절단되고, 생성된 미결합수가 스레숄드 전압(Vth)의 드리프트를 유발하게 된다.
이것에 대하여, 산화물 반도체막의 불순물, 특히 수소나 물 등을 극력 제거하고, 상기와 같이 게이트 절연막과의 계면 특성을 양호하게 함으로써, BT 시험에 대해서도 안정된 트랜지스터를 얻을 수 있게 한다.
스퍼터링법에서 게이트 절연막(111)을 형성함으로써 게이트 절연막(111) 중의 수소 농도를 저감할 수 있다. 스퍼터링법에 의한 산화 실리콘막을 형성하는 경우에는 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 산화물 반도체막에 접하여 형성되는 절연막에 할로겐 원소(예를 들어, 불소 또는 염소)를 포함시키거나 또는 산화물 반도체막을 노출시킨 상태로 할로겐 원소를 포함하는 가스 분위기 안에서의 플라즈마 처리에 의하여 산화물 반도체막에 할로겐 원소를 포함시키고, 산화물 반도체막 또는 이 산화물 반도체막레 접하여 형성되는 절연막과의 계면에 존재할 수 있는 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 배제하여도 좋다. 절연막에 할로겐 원소를 포함시키는 경우에는 이 절연막 중에 있어서의 할로겐 원소 농도는 5×1018cm-3?1×1020cm-3 정도로 하면 좋다.
또한, 상기한 바와 같이 산화물 반도체막 중 또는 산화물 반도체막과 이것에 접하는 절연막과의 계면에 할로겐 원소를 포함시키고, 산화물 반도체막과 접하여 형성되는 절연막이 산화물 절연막인 경우에는 산화물 반도체막과 접하지 않는 측의 산화물 절연막을 질소물 절연막으로 덮는 것이 바람직하다. 즉, 산화물 반도체막에 접하는 산화물 절연막의 상에 접하여 질화 실리콘막 등을 형성하면 좋다. 이와 같은 구조로 함으로써, 수소, 물, 수산기 또는 수소화물 등의 불순물이 산화물 절연막에 침입하는 것을 저감할 수 있다.
게이트 절연막(111)은 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109) 측으로부터 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연막으로서 막 두께 5 nm 이상 300 nm 이하의 산화 실리콘막(SiOx(x>0))을 형성하고, 제 1 게이트 절연막 상에 제 2 게이트 절연막으로서 스퍼터링법에 의하여 막 두께 50 nm 이상 200 nm 이하의 질화 실리콘막(SiNy(y>0))을 적층하고, 막 두께 100 nm의 게이트 절연막으로 하여도 좋다. 본 실시형태에서는 압력 0.4Pa, 고주파 전원 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm：아르곤 유량 25 sccm=1：1)분위기 하에서 RF 스퍼터링법에 의하여 막 두께100 nm의 산화 실리콘막을 형성한다.
다음에, 불활성 가스 분위기 하 또는 산소 가스 분위기 하에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행한다. 이 가열 처리에 의하여, 제 1 가열 처리에서 발생한 산소 결함에 산소를 공급함으로써, 도너가 되는 산소 결함을 저감하고, 화학양론비를 만족시키는 구성으로 할 수 있고, 산화물 반도체막(107)을 i형화 또는 실질적으로 i형화로 할 수 있다. 또한, 이 제 2 가열 처리는 제 3 전극(113), 절연막(117) 또는 배선(125, 129) 중 어느 것을 형성한 후에 행하여도 좋다. 이 가열 처리에 의하여, 산화물 반도체막 중에 포함되는 수소 또는 물을 게이트 절연막으로 확산시킬 수 있다.
제 3 전극(113)은 게이트 절연막(111) 상에 제 3 전극(113)이 되는 도전막을 스퍼터링법, CVD법 또는 진공 증착법으로 형성하고 이 도전막 상에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 도전막을 에칭하여 형성할 수 있다.
본 실시형태에서는 두께 150 nm의 티탄막을 스퍼터링법에 의하여 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하여 제 3 전극(113)을 형성한다.
이상의 공정으로 수소 농도가 저감된 고순도화된 산화물 반도체막(107)을 가지는 트랜지스터(145)를 형성할 수 있다.
다음에, 도 12(B)에 나타낸 바와 같이, 게이트 절연막(111) 및 제 3 전극(113) 상에 절연막(117)을 형성한 후, 콘택트 홀(119, 123)을 형성한다.
절연막(117)은 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 또는 산화질화 알루미늄막 등의 산화물 절연막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막 또는 질화 산화 알루미늄막 등의 질화물 절연막을 이용한다. 또는, 산화물 절연막 및 질화물 절연막의 적층으로 할 수도 있다.
절연막(117)은 스퍼터링법, CVD법 등으로 형성한다. 또한, 스퍼터링법으로 절연막(117)을 형성하는 경우, 기판(101)을 100℃?400℃의 온도로 가열하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스를 도입하고 실리콘 타겟을 이용하여 절연막을 형성하여도 좋다. 이 경우에 있어서도, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연막을 형성하는 것이 바람직하다.
또한, 절연막(117)의 형성 후, 또한, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행하여도 좋다. 이 가열 처리에 의하여, 노멀리 오프가 되는 트랜지스터를 얻을 수 있다. 따라서 표시 장치나 반도체 장치의 신뢰성을 향상시킬 수 있다.
콘택트 홀(119, 123)은 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 게이트 절연막(111) 및 절연막(117)의 일부를 제거하고, 제 1 전극(105), 제 2 전극(109) 및 제 3 전극(113)에 달하는 콘택트 홀(119, 123)을 형성한다.
다음에, 게이트 절연막(111) 및 콘택트 홀(119, 123) 상에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 이용하여 에칭하고, 배선(125, 129)을 형성한다(도 12(C) 참조). 또한, 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 원가를 삭감할 수 있다.
배선(125, 129)은 제 1 전극(105)과 마찬가지로 형성할 수 있다.
또한, 제 3 전극(113) 및 배선(125, 129) 사이에 평탄화를 위한 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막의 대표예로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료의 외에, 저유전률 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등이 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성하여도 좋다.
또한 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 이용하여도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
평탄화 절연막의 형성법은, 특별히 한정되지 않고, 그 재료에 따라서, 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다.
상기와 같이 산화물 반도체막 중의 수소의 농도를 저감하여 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적어지고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감되어 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하고, 온 오프비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 2에 나타낸 트랜지스터의 제작 방법에 대하여, 도 11 및 도 13을 이용하여 설명한다.
실시형태 6과 마찬가지로, 도 11(A)에 나타낸 바와 같이, 기판(101) 상에 절연막(103) 및 제 1 전극(105)을 형성한다. 다음에, 도 11(B)의 공정을 거치고 및 도 11(C)에 나타낸 바와 같이, 제 1 전극(105)　상에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다.
다음에, 제 1 가열 처리를 행한다. 본 실시형태에서의 제 1 가열 처리는 상기 실시형태에서의 제 1 가열 처리와는 상이한 것으로, 이 가열 처리에 의하여, 도 13에 나타낸 바와 같이, 표층부에 결정 영역(157)이 형성되는 산화물 반도체막(151a)을 형성할 수 있다.
본 실시형태에서는 저항 발열체 등의 발열체로부터의 열전도 및 열복사 중 적어도 한쪽에 의하여 피처리물을 가열하는 장치를 이용하여 제 1 가열 처리를 행한다. 여기에서, 가열 처리의 온도는 500℃ 이상 750℃ 이하, 바람직하게는 550℃ 이상 기판의 변형점 미만에서 하는 것이 적합하다. 또한, 가열 처리 온도의 상한에 관하여, 발명의 본질적인 부분으로부터의 요구는 없지만, 가열 처리 온도의 상한은 기판(101)의 내열성 범위 내로 할 필요가 있다. 또한, 가열 처리의 시간은 1분 이상 10분 이하로 하는 것이 적합하다. 상기와 같이 RTA 처리를 적용함으로써, 단시간에 가열 처리를 행할 수 있기 때문에, 기판(101)에 대한 열의 역효과를 작게 할 수 있다. 즉, 가열 처리를 장시간 행하는 경우와 비교하여, 가열 처리 온도의 상한을 높일 수 있다. 또한, 산화물 반도체막의 표면 근방에, 소정의 구조의 결정 영역을 선택적으로 형성할 수 있다.
본 실시형태에서 이용할 수 있는 가열 장치로서는 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등이 있다. LRTA 장치는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는 아르곤 등의 희가스 또는 질소와 같이, 가열 처리에 의한 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제 1 가열 처리로서 650℃?700℃의 고온으로 가열한 질소 또는 희가스 등의 불활성 가스 분위기로 기판을 이동하고, 수분 간 가열한 후, 고온으로 가열한 불활성 가스 중으로부터 기판을 꺼내 GRTA를 행하여도 좋다. GRTA를 이용하면 단시간에서의 고온가열 처리가 가능하게 된다.
또한, 제 1 가열 처리에서는 질소 또는 헬륨, 네온, 아르곤 등의 희가스에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 상기 가열 처리는 산화물 반도체막을 형성한 후라면 어느 타이밍에서 행하여도 좋지만, 탈수화 또는 탈수소화를 촉진시키기 위해서는 산화물 반도체막(107)의 표면에 다른 구성 요소를 형성하기 전에 행하는 것이 적합하다. 또한, 상기 가열 처리는 1회로 한정하지 않고, 복수회 행하여도 좋다.
이 후, 실시형태 6과 마찬가지로, 게이트 절연막과, 게이트 전극로서 기능하는 제 3 전극을 형성하여 트랜지스터를 제작한다.
산화물 반도체막(151a)의 표면에 결정 영역(157)을 가짐으로써, 소스 및 드레인 사이의 저항이 저감하는 동시에, 산화물 반도체막(151a) 표면에서의 캐리어 이동도가 향상한다. 이 때문에, 이 산화물 반도체막(151a)을 가지는 트랜지스터의 전계 효과 이동도가 높고, 양호한 전기 특성을 실현할 수 있다.
또한, 결정 영역(157)은 비정질 영역(155)과 비교하여 안정적이기 때문에, 이것을 산화물 반도체막(151)의 표면 근방에 가짐으로써, 비정질 영역(155)에 불순물(예를 들어 수소, 물, 수산기 또는 수소화물 등)이 취입되는 것을 저감할 수 있다. 이 때문에, 산화물 반도체막(151a)의 신뢰성을 향상시킬 수 있다.
이상의 공정에 의하여 산화물 반도체막 중의 수소의 농도를 저감하고, 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에서, 캐리어 밀도가 극단으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하고, 온 오프비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 도 4에 나타낸 트랜지스터의 제작 방법에 대하여, 도 4 및 도 14를 이용하여 설명한다.
실시형태 6과 마찬가지로, 도 14(A)에 나타낸 바와 같이, 기판(101) 상에 절연막(103)을 성막하고, 섬 형상의 제 1 전극(105)을 형성하고, 섬 형상의 제 1 전극(105) 상에 섬 형상의 산화물 반도체막(107)을 형성한다.
다음에, 제 1 가열 처리를 행하고, 표층부에 결정 영역(157)을 가지는 산화물 반도체막(151d)을 형성한다.
여기에서의 제 1 가열 처리는 실시형태 6에 나타낸 제 1 가열 처리에서, 산화물 반도체막의 표층부에 결정 영역을 형성하는 조건 또는 실시형태 7에 나타낸 제 1 가열 처리를 적절히 이용하면 좋다.
다음에, 절연막(103), 제 1 전극(105), 산화물 반도체막(151d) 상에 도전막을 형성한 후, 포토리소그래피 공정에 의하여 형성된 레지스트 마스크를 이용하여 도전막을 에칭하고, 도 14(C)에 나타낸 바와 같이, 제 2 전극(109)을 형성한다.
다음에, 실시형태 6과 마찬가지로 게이트 절연막과, 게이트 전극로서 기능하는 제 3 전극을 형성한다. 또한, 실시형태 6에 나타낸 제 2 가열 처리에 있어서, 제 2 전극(109)과 산화물 반도체막(151d)의 산소가 반응하지 않으면, 도 4(B)에 나타낸 바와 같이, 게이트 절연막(111) 및 제 2 전극(109)와 접하는 표층부에 있어서 결정 영역(157)을 가지는 산화물 반도체막(151b)이 형성된다.
한편, 또한, 실시형태 6에 나타낸 제 2 가열 처리에 있어서, 제 2 전극(109)과 산화물 반도체막(151d)의 산소가 반응하면, 산화물 반도체막의 표층부의 결정 영역으로부터 산소가 이탈하고, 이 영역이 비정질 구조가 된다. 이 결과, 도 4(C)에 나타낸 바와 같이, 게이트 절연막(111)과 접하는 표층부와, 제 2 전극(109)으로부터 소정의 거리 떨어진 영역에 결정 영역(157)을 가지고, 제 2 전극(109)과 접하는 표층부에 있어서 비정질 영역(159)을 가지는 산화물 반도체막(151c)이 형성된다.
이상의 공정에 의하여, 전계 효과 이동도가 높고, 양호한 전기 특성을 가지는 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 도 1에 나타낸 트랜지스터의 제조 공정에 대하여, 도 11을 이용하여 설명한다.
실시형태 6과 마찬가지로 도 11(A)에 나타낸 바와 같이, 기판(101) 상에 절연막(103)을 형성하고, 절연막(103) 상에 제 1 전극(105)을 형성한다.
다음에, 도 11(B)의 공정을 거쳐서, 도 11(C)에 나타낸 바와 같이, 제 1 전극(105) 상에 산화물 반도체막(107) 및 제 2 전극(109)을 형성한다.
또한, 산화물 반도체막을 스퍼터링법에 의하여 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(105)의 표면에 부착하고 있는 파티클을 제거함으로써, 제 1 전극(105) 및 산화물 반도체막의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다. 또한, 아르곤 분위기를 대신하여 질소 분위기, 헬륨 분위기 등을 이용하여도 좋다.
기판(101) 및 제 1 전극(105) 상에 스퍼터링법에 의하여 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 상에 도전막을 형성한다.
본 실시형태에서는 산화물 반도체막을 In-Ga-Zn-O계 금속 산화물 타겟을 이용한 스퍼터링법에 의하여 형성한다. 본 실시형태에서는 감압 상태로 보유된 처리실 내에 기판을 보유하고, 기판을 실온 이상 400℃ 미만의 온도로 가열한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하고, 금속 산화물을 타겟으로 하여 기판(101) 및 제 1 전극(105) 상에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은 예를 들어, 수소, 물, 수산기 또는 수소화물(보다 바람직하게는 탄소 원자를 포함하는 화합물도 포함) 등이 배기되기 때문에, 이 처리실에서 형성한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 크라이오 펌프에 의하여 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 스퍼터링을 행함으로써, 기판 온도가 실온에서 400℃ 미만에서도, 도너가 되는 수소 원자, 물 등의 불순물을 저감할 수 있고, 화학양론비를 만족시키는 구성인 i형 또는 실질적으로 i형의 산화물 반도체막을 형성할 수 있다.
본 실시형태에서는 기판과 타겟 사이와의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%)분위기 하에서의 성막 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시의 발생하는 분상 물질(파티클, 먼지라고도 함)이 경감되고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막은 바람직하게는 30 nm 이상 3000 nm 이하로 한다. 또한, 적용하는 산화물 반도체막 재료에 따라 적절한 두께는 상이하므로, 재료에 따라 적절히 두께를 선택하면 좋다.
다음에, 도 12(A)에 나타낸 바와 같이, 실시형태 6과 마찬가지로, 제 1 전극(105), 산화물 반도체막(107), 제 2 전극(109) 상에 게이트 절연막(111)을 형성한다. 또한, 본 실시형태에서는 산화물 반도체막 중에 포함되는 수소 농도가 저감되기 때문에, 게이트 절연막(111)을 형성하기 전에, 실시형태 6에 나타낸 제 1 가열 처리는 행하지 않아도 좋다. 게이트 절연막(111)은 산화물 반도체막(107)과의 계면 특성이 양호한 것으로 하는 것이 바람직하고, μ파(2.45 GHz)를 이용한 고밀도 플라즈마 CVD에서 치밀한 게이트 절연막(111)을 형성함으로써, 치밀하고 절연 내압이 높은 고품질인 절연막을 형성할 수 있으므로 바람직하다. 또한, 게이트 절연막으로서 양질인 절연막을 형성할 수 있는 것이라면, 스퍼터링법이나 플라즈마 CVD법 등 외의 형성 방법을 적용할 수 있다. 또한, 스퍼터링법이나 플라즈마 CVD법으로 형성한 절연막의 표면에, μ파(2.45GHz)를 이용한 고밀도 플라즈마를 조사함으로써, 치밀하고 절연 내압이 더욱 높은 고품질인 게이트 절연막(111)을 형성할 수 있으므로 바람직하다.
또한, 게이트 절연막(111)을 형성하기 전에 역스퍼터링을 행하고, 적어도 산화물 반도체막(107)의 표면에 부착하고 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 게이트 절연막(111)을 형성하기 전에 N2O, N2 , 또는 Ar 등의 가스를 이용한 플라즈마 처리에 의하여 노출하고 있는 산화물 반도체막의 표면에 부착한 수소, 물, 수산기 또는 수소화물 등을 제거하여도 좋다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다. 플라즈마 처리를 행한 경우, 대기에 노출되지 않고, 산화물 반도체막의 일부에 접하는 게이트 절연막(111)을 형성하는 것이 바람직하다.
또한, 게이트 절연막(111)에, 수소, 물, 수산기 또는 수소화물 등이 되도록 포함되지 않게 하기 위하여, 전처리로서, 스퍼터링 장치의 예비 가열실에서 제 1 전극(105)으로부터 제 2 전극(109)까지 형성된 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또는, 게이트 절연막(111)을 형성한 후, 기판(101)을 스퍼터링 장치의 예비 가열실에서 예비 가열하여, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열 온도로서는 100℃ 이상 400℃ 이하 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다.
게이트 절연막(111)은 제 1 전극(105), 산화물 반도체막(107) 및 제 2 전극(109) 측으로부터 산화 실리콘막과 질화 실리콘막을 적층한 구조로 할 수도 있다. 예를 들어, 제 1 게이트 절연막으로서 스퍼터링법에 의한 막 두께 5 nm 이상 300 nm 이하의 산화 실리콘막(SiOx(x>0))을 형성하고, 제 1 게이트 절연막 상에 제 2 게이트 절연막으로서 막 두께 50 nm 이상 200 nm 이하의 질화 실리콘막(SiNy(y>0))을 적층하여 게이트 절연막으로 한다.
다음에, 도 12(A)에 나타낸 바와 같이, 실시형태 6과 마찬가지로, 게이트 절연막(111) 상에 게이트 전극으로서 기능하는 제 3 전극(113)을 형성한다.
이상의 공정에서 수소 농도가 저감된 산화물 반도체막(107)을 가지는 트랜지스터(145)를 형성할 수 있다.
상기와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소 농도를 저감할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다.
다음에, 도 12(B)에 나타낸 바와 같이, 실시형태 6과 마찬가지로, 게이트 절연막(111) 및 제 3 전극(113) 상에 절연막(117)을 형성한 후, 콘택트 홀(119, 123)을 형성한다. 또한, 절연막(117) 형성 후, 또한, 실시형태 6과 마찬가지로, 대기 중에서, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서의 가열 처리를 행하여도 좋다. 이 가열 처리에 의하여, 노멀리 오프가 되는 트랜지스터를 얻을 수 있다. 따라서 표시 장치나 반도체 장치의 신뢰성이 향상된다.
다음에, 도 12(C)에 나타낸 바와 같이, 실시형태 6과 마찬가지로, 배선(125, 129)을 형성한다.
또한, 제 3 전극(113) 및 배선(125, 129) 사이에 평탄화를 위한 평탄화 절연막을 형성하여도 좋다.
상기와 같이 산화물 반도체막을 형성할 때에, 반응 분위기 중에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거함으로써, 이 산화물 반도체막 중의 수소의 농도를 저감하여 고순도화할 수 있다. 그것에 의하여 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단으로 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있기 때문에, 양산성을 높일 수 있다. 또한, 이 수소 농도가 저감된 고순도화된 산화물 반도체막을 이용함으로써, 내압이 높고, 쇼트 채널 효과에 강하고, 온 오프비가 높은 트랜지스터를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
실시형태 1 내지 실시형태 9에 나타낸 트랜지스터를 가지는 회로를 이용한 형태에 대하여 설명한다.
실시형태 1 내지 실시형태 9에 나타낸 트랜지스터는 온 오프비가 높고, 내압이 높고, 열화가 적기 때문에, 에어컨, 냉장고, 전기 밥솥, 태양광 발전 시스템 등의 인버터 기술을 응용한 가전 제품, 랩톱(laptop) 컴퓨터를 시작해 배터리 구동형 휴대 정보 단말기기, 스토로보스코프 등의 전력 증폭 장치, 전기 자동차, DC/DC(직류/직류) 컨버터 회로, 모터 제어 회로, 오디오 증폭기, 로직 회로, 스위치 회로, 고주파 리니어(linear) 증폭기 등에 이용할 수 있다.
여기에서, 실시형태 1 내지 실시형태 9에 나타낸 트랜지스터를 이용하여 구성되는 인버터를 구비한 태양광 발전 시스템의 일례에 대하여, 도 18을 참조하여 설명한다. 또한, 여기에서는, 주택 등에 설치되는 태양광 발전 시스템의 구성의 일례에 대하여 나타낸다.
도 18에 나타낸 주택용 태양광 발전 시스템은 태양광 발전의 상황에 따라서, 전력 공급 방식을 변경하는 시스템이다. 예를 들어, 맑은 날 등 태양광 발전이 행해지는 상황에 있어서는, 태양광 발전에 의하여 발생한 전력을 가정내에서 소비하고, 또한, 잉여 전력은 전력 회사로부터의 배전선(414)으로 공급한다. 한편, 태양광 발전에 의한 전력이 부족한 야간이나 우천 시에는 배전선(414)으로부터 전기의 공급을 받아서 그것을 가정내에서 소비한다.
도 18에 나타낸 주택용 태양광 발전 시스템은 태양광을 전력(직류 전력)로 변환하는 태양 전지 패널(400)이나, 그 전력을 직류로부터 교류로 변환하는 인버터(404) 등을 포함한다. 인버터(404)로부터 출력되는 교류 전력은 각종의 전기 기구(410)를 동작시키는 전력으로서 사용된다.
여분의 전력은 배전선(414)을 통하여 가정 외로 공급된다. 즉, 이 시스템을 이용하여 전력의 매각이 가능하다. 직류 개폐기(402)는 태양 전지 패널(400)과 인버터(404)의 접속 또는 차단을 선택하기 위해 설치된다. 또한, 교류 개폐기(408)는 배전선(414)과 접속되는 트랜스(412)와, 분전반(406)의 접속 또는 차단을 선택하기 위하여 형성된다.
상기 인버터에 개시하는 발명의 반도체 장치를 적용함으로써, 신뢰성이 높고, 저가인 태양광 발전 시스템을 실현할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시예 1)
본 실시예에서는 온 오프비가 높은 트랜지스터의 산화물 반도체막의 두께 및 채널 폭에 대하여 이차원 디바이스 시뮬레이터를 이용하여 계산한 결과를 도 1, 도 15 내지 도 17을 이용하여 설명한다. 또한, 여기에서는, 디바이스 시뮬레이터로서 Silvaco사의 ATLAS를 이용하였다.
먼저, 계산을 행한 트랜지스터의 구조에 대하여, 도 1(A)를 이용하여 설명한다. 제 1 전극(105) 및 제 2 전극(109)은 산화물 반도체막(107)과 오믹 접촉이 가능한 재료(대표적으로는 티탄)를 상정하고, 일함수를 4.3 eV로 하였다. 산화물 반도체막(107)을 In-Ga-Zn-O막으로 하고, 전자 친화력을 4.3 eV로 하였다. 게이트 절연막(111)을 두께 100 nm의 SiO2로 하였다. 또한, 산화물 반도체막(107)의 두께를 L1으로 하고, 도 1(A)의 W2을 1μm로 고정하고, W1 및 L1을 변화시켜 계산을 행하였다.
디바이스 시뮬레이터에 의하여, 온 오프비를 계산하고, 온 오프비가 1×107의 동작을 나타낸 L1 및 W1의 관계를 직선(201)으로 나타내고, 온 오프비가 1×107 이상의 동작을 나타낸 L1 및 W1사이의 관계 영역을 해칭(203)으로 나타낸다(도 15 참조).
도 15의 해칭(203)으로 나타낸 영역을 만족시키는 L1 및 W1의 관계를 만족시킴으로써, 트랜지스터의 온 오프비를 높일 수 있다.
다음에, 도 16(A) 및 도 17(A)에 L1을 3μm, W1을 2μm, 제 2 전극(109)의 폭 1μm로 했을 때의 산화물 반도체에 있어서의 캐리어 밀도 분포를 나타내고, 도 16(B) 및 도 17(B)에 L1를 1μm, W1을 2μm, 제 2 전극(109)의 폭 1μm로 할 때의 산화물 반도체에 있어서의 캐리어 밀도 분포를 나타낸다. 또한, 도 16은 VGS(게이트 소스 전압)를 -2V로 한 오프 상태의 캐리어 밀도 분포를 나타내고, 도 17은 VGS(게이트 소스 전압)를 +2V로 한 온 상태의 캐리어 밀도 분포를 나타낸다. 또한, 제 3 전극(113)이 제 2 전극(109) 위를 게이트 절연막(111)을 통하여 덮고 있지만, 이것은 시뮬레이션의 도형을 간략화하기 위함이고, 시뮬레이션 결과에 영향은 없다.
도 16(A)에 나타낸 트랜지스터는 캐리어 밀도가 낮은 영역(캐리어 밀도 1×102?1×104 cm-3)이 산화물 반도체막(107)의 중앙까지 넓어져 있고, 캐리어 밀도가 높은 영역이 제 1 전극(105) 및 제 2 전극(109) 측 각각으로 분리되어 있기 때문에, 도 16(B)과 비교하여 오프 상태에서 오프 전류를 저감할 수 있다. 도 17(A) 및 도 17(B)는 각각, 산화물 반도체막(107)의 표면뿐만 아니라 중앙에 있어서도 전자 밀도가 높고, 게이트 절연막과 접하는 산화물 반도체막의 표면뿐만 아니라, 산화물 반도체막의 내부로 까지 채널 형성 영역이 형성되는 것을 알 수 있다. 또한, 제 1 전극(105) 측에서보다는 제 2 전극(109) 측에서 캐리어 밀도가 높은 영역이 넓어진다. 이상으로부터, 본 실시예에 나타낸 트랜지스터는 온 전류를 높일 수 있는 것을 알 수 있다.
(실시예 2)
본 실시예에서는 산화물 반도체막의 캐리어 밀도에 대하여, 도 19 및 도 20을 이용하여 설명한다.
먼저, 용량 전압(CV) 측정에 이용한 시료의 구조에 대하여, 도 19를 이용하여 설명한다.
유리 기판(501) 상에 두께 300 nm의 티탄막(503)을 스퍼터링법에 의하여 형성하고, 그 위에 두께 100 nm의 질화 티탄막(505)을 스퍼터링법에 의하여 형성하였다.
질화 티탄막(505) 상에 산화물 반도체막(507)으로서, 두께 2000 nm의 In-Ga-Zn-O막을 스퍼터링법에 의하여 형성하였다. 이 때의 퇴적 조건은 스퍼터링 가스로서 유량 30 sccm의 Ar, 유량 15 sccm의 산소를 이용하고, 타겟 및 기판 간격을 60 mm으로 하고, 직류(DC) 전원 0.5kW, 성막 온도를 실온으로 하였다.
다음에, CVD법에 의하여 두께 300 nm의 산화 질화 실리콘막(509)을 형성하고, 그 위에 두께 300 nm의 은막(511)을 형성하였다.
다음에, 이 시료를 CV 측정한 결과를 도 20(A)에 나타내고, 도 20(A)에 나타낸 측정 결과로부터 전압에 대하는 C-2의 곡선을 도 20(B)에 나타낸다. 여기에서, 시료의 약반전 상태에서의 C-2의 곡선의 기울기를 수학식 7에 대입함으로써, 캐리어 밀도를 구할 수 있다. 또한, 도 20(B)에 있어서 C-2의 곡선을 실선으로 나타내고, 약반전 상태에서의 C-2의 기울기를 파선으로 나타낸다. 기울기는 1.96×1018C-2V- 1였다.
[수학식 7]
Figure pct00007
또한, e는 소전하, εs는 산화물 반도체의 비유전률, ε0는 진공의 유전률, n은 캐리어 밀도이다.
수학식 7으로부터, 본 실시예의 산화물 반도체의 캐리어 밀도는 6×1010cm-3이다. 이것으로부터, 본 실시예에 나타낸 산화물 반도체의 캐리어 밀도가 매우 낮은 것을 알 수 있다.
(실시예 3)
본 실시예에서는 가열 처리에 의한 탈수화 또는 탈수소화한 산화물 반도체막에 대하여, TEM 분석법을 이용하여 분석한 결과에 대하여 도 21 내지 도 23을 이용하여 설명한다.
먼저 시료의 제작 방법에 대하여 설명한다.
기판(601) 상에 스퍼터링법에 의하여 산화물 반도체막을 성막하였다.
여기에서는, 기판(601)으로서, EagleXG기판(Coming Incorporated 제작)을 이용하였다. 산화물 반도체막은 In2O3：Ga2O3：ZnO=1：1：1의 금속 산화물 타겟을 사용하여 In-Ga-Zn-O막(603)을 퇴적하였다. 이 시료를 비교예인 시료(B)로 한다.
다음에, 다른 시료에 대해, 전기로 장치를 이용하여 질소 가스 분위기 안에서 650℃, 60분간의 가열 처리를 행하였다. 가열 처리를 행한 산화물 반도체막을 산화물 반도체막(605)으로 한다. 이 시료를 시료(A)로 한다.
각각의 시료의 결정 상태를 조사하기 위하여, 고분해능 투과 전자 현미경(Hitachi, Ltd. 제작(((H9000-NAR)))：TEM)을 이용하여, 가속 전압을 300kV로 하고, 각 시료의 결정 상태의 단면이 관찰되었다. 도 21에 시료(A)의 단면 사진을 나타내고, 도 22에 시료(B)의 단면 사진을 나타낸다. 또한, 도 21(A)와 도 22(A)는 저배 사진(200만배)이고, 도 21(B)와 도 22(B)는 고배 사진(400만배)이다.
전기로에서 650℃에서 60분간, 가열 처리를 행한 시료(A)의 단면의 표층부에서 연속한 격자상이 관찰되었고, 도 21에 도시되어 있다. 특히 도 21(B)의 고배사진에서는, 흰 프레임으로 둘러싼 영역에 명료한 격자상이 관찰되고, 이는 결정축들이 균일하게 배향된 결정의 존재를 나타내고 있다. 이것으로부터, 650℃에서 60분간, 전기로에서의 가열 처리를 통해, In-Ga-Zn-O막의 표층부는 결정화하고, 결정 영역을 가지는 것이 명백해졌다. 또한, 표층부를 제외한 그 외의 영역에 있어서는, 연속하고 명료한 격자상은 관찰되지 않고, 비정질 영역의 곳곳에 미결정 입자가 떠있는 모습이 확인되었다. 미결정의 입자 사이즈는 2 nm 이상 4 nm 이하의 소위 나노 크리스탈이었다.
한편, 도 22(시료(B))의 단면 사진으로부터는 막 두께 방향의 어느 영역에 있어서도 명료한 격자상은 관찰되지 않고, 시료(B)는 비정질 산화물 반도체막인 것이 확인되었다.
다음에, 650℃에서 60분간, 전기로에서의 가열 처리를 행한 시료(A)의 산화물 반도체막 표층부의 확대 사진을 도 23(A)에 나타내고, 결정 영역의 전자선 회절 패턴을 도 23(B)?도 23(F)에 나타낸다. 표층부의 확대 사진(도 23(A))에는 격자상이 정렬된 방향이 나타난 1?5의 화살표를 나타내고, 막의 표면에 대해 수직 방향으로 결정이 성장하는 것을 알 수 있다. 도 23(B), 도 23(C), 도 23(D), 도 23(E), 도 23(F)에 나타낸 전자선 회절 패턴은 각각 화살표 번호의 1, 2, 3, 4, 5의 위치에서 관측된 것으로, C축 방향의 배향이 확인된다. 또한, 이 전자선 회절 패턴과 기존의 격자 정수를 비교한 결과, 결정 구조는 InGaZnO4인 것이 판명되었다.
이상의 분석 결과에 의하여, 650℃으로 60분간, 전기로에서의 가열 처리를 행한 시료의 산화물 반도체막의 표층부에 결정 영역이 존재하는 것이 확인되었다.
본 출원은 2009년 11월 20일 일본국 특허청에 출원되고, 그 전문이 본 명세서에 참조로 통합된, 일련 번호 2009-265028호인 일본 특허 출원에 기초한다.

Claims (27)

  1. 반도체 장치로서,
    기판 상에 형성되는 제 1 전극,
    상기 제 1 전극에 접하고 상기 제 1 전극 상에 형성되는, 3μm 보다 두꺼운 막 두께의 산화물 반도체막,
    상기 산화물 반도체막에 접하고 상기 산화물 반도체막 상에 형성되는 제 2 전극,
    상기 제 2 전극 상에 형성되고, 상기 산화물 반도체막의 상면 단부와 측면에 접하는 게이트 절연막, 및
    상기 게이트 절연막 상에 형성되고, 상기 제 2 게이트 전극과 겹쳐지는 개구부를 가지는 제 3 전극을 가지는 반도체 장치로서,
    상기 제 3 전극은 상기 산화물 반도체막의 측면 및 상기 산화물 반도체막의 상면 단부와 대향하고, 상기 게이트 절연막은 상기 제 2 전극과 상기 산화물 반도체막 사이에 형성되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막과 접하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막 및 상기 제 2 전극과 접하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하며,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1014cm-3 미만인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1012cm-3 미만인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물 반도체막은 감소된 수소 농도를 가지는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 산화물 반도체막 전체에서 채널이 형성되는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 3 전극의 형상은 환상(ring shape)인, 반도체 장치.
  10. 반도체 장치로서,
    기판 상에 형성되는 제 1 전극,
    상기 제 1 전극에 접하고 상기 제 1 전극 상에 형성되는, 3μm 보다 두꺼운 막 두께의 산화물 반도체막,
    상기 산화물 반도체막에 접하고 상기 산화물 반도체막 상에 형성되는 제 2 전극,
    상기 제 2 전극 상에 형성되고, 상기 산화물 반도체막의 상면 단부와 측면에 접하는 게이트 절연막, 및
    상기 게이트 절연막 상에 형성되고, 상기 제 2 게이트 전극과 겹쳐지는 개구부를 가지는 제 3 전극을 가지는 반도체 장치로서,
    상기 제 3 전극은 상기 산화물 반도체막의 측면 및 상기 산화물 반도체막의 상면 단부와 대향하고, 상기 게이트 절연막은 상기 제 2 전극과 상기 산화물 반도체막 사이에 형성되며,
    상기 제 3 전극 상에 층간 절연막이 형성되는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막과 접하는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막 및 상기 제 2 전극과 접하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하며,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  14. 제 10 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1014cm-3 미만인, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1012cm-3 미만인, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 산화물 반도체막은 감소된 수소 농도를 가지는, 반도체 장치.
  17. 제 10 항에 있어서,
    상기 산화물 반도체막 전체에서 채널이 형성되는, 반도체 장치.
  18. 제 10 항에 있어서,
    상기 제 3 전극의 형상은 환상인, 반도체 장치.
  19. 반도체 장치로서,
    기판 상에 형성되는 제 1 전극,
    상기 제 1 전극에 접하고 상기 제 1 전극 상에 형성되는, 3μm 보다 두꺼운 막 두께의 산화물 반도체막,
    상기 산화물 반도체막에 접하고 상기 산화물 반도체막 상에 형성되는 제 2 전극,
    상기 제 2 전극 상에서 제 1 개구부를 가지고, 상기 산화물 반도체막의 상면 단부와 측면에 접하는 게이트 절연막,
    상기 게이트 절연막 상에 형성되고, 상기 제 2 전극과 겹쳐지는 제 2 개구부를 가지며, 상기 산화물 반도체막의 측면 및 상기 산화물 반도체막의 상면 단부와 대향하는 제 3 전극으로서, 상기 게이트 절연막이 상기 제 3 전극과 상기 산화물 반도체막 사이에 제공되는, 제 3 전극,
    상기 제 3 전극 상에 형성되고 제 3 개구부를 가지는 층간 절연막, 및
    상기 층간 절연막 상에 형성되고, 상기 제 1 개구부, 제 2 개구부, 및 제 3 개구부를 통해 상기 제 2 전극과 전기적으로 접속되는 배선을 포함하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막과 접하는, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 산화물 반도체막은 결정 영역을 가지고,
    상기 결정 영역은 상기 게이트 절연막 및 상기 제 2 전극과 접하는, 반도체 장치.
  22. 제 19 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하며,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  23. 제 19 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1014cm-3 미만인, 반도체 장치.
  24. 제 19 항에 있어서,
    상기 산화물 반도체막은 캐리어 밀도가 1×1012cm-3 미만인, 반도체 장치.
  25. 제 19 항에 있어서,
    상기 산화물 반도체막은 감소된 수소 농도를 가지는, 반도체 장치.
  26. 제 19 항에 있어서,
    상기 산화물 반도체막 전체에서 채널이 형성되는, 반도체 장치.
  27. 제 19 항에 있어서,
    상기 제 3 전극의 형상은 환상인, 반도체 장치.
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