KR20120024435A - 반도체 장치 - Google Patents

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KR20120024435A
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KR1020110082101A
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마코토 야나기사와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판 위에 형성되는 제 1 전극과, 제 1 전극에 접하여 형성되는 제 1 및 제 2 산화물 반도체막과, 제 1 및 제 2 산화물 반도체막에 접하는 제 2 전극과, 적어도 제 1 전극 및 제 1 및 제 2 산화물 반도체막을 덮는 게이트 절연막과 게이트 절연막에 접하고, 적어도 제 1 및 제 2 산화물 반도체막 사이에 형성되는 제 3 전극을 가지는 반도체 장치로서, 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 산화물 반도체막의 막두께는 산화물 반도체막의 제 1 전극과 접하는 변의 막두께 횡방향의 길이에 대하여 두껍게 하는 것이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 본 발명의 기술 분야는, 산화물 반도체를 이용한 반도체 장치에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
플랫 패널 디스플레이로 대표되는 액정 표시 장치나 발광 표시 장치에 있어서, 그 대부분에 이용되고 있는 트랜지스터는, 유리 기판 위에서, 아몰퍼스(amorphous) 실리콘이나 다결정 실리콘 등의 실리콘 반도체에 의해 구성되어 있다.
그 실리콘 반도체 대신에, 산화물 반도체를 트랜지스터에 이용하는 기술이 주목받고 있다.
예를 들면, 산화물 반도체로서 일원계 금속 산화물인 산화아연이나, 호모러거스(homologous) 화합물인 In-Ga-Zn-O계 산화물이 있고, 그것들을 이용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이, 특허문헌 1 및 특허문헌 2에 개시되어 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
상기 표시 장치의 화소 스위칭 소자 등에 이용되고, 횡형 트랜지스터의 하나인 보텀 게이트 트랜지스터는 대전력 용도로서 적합하지 않다. 이것은, 보텀 게이트 트랜지스터를 대전력 용도로서 이용하려면, 반도체막을 두껍게 하는 것, 또는 채널폭을 크게 하는 것이 필요하고, 이 보텀 게이트 트랜지스터의 점유 면적이 커지기 때문이다. 그러므로, 대전력 용도의 반도체 장치에 이용하는 트랜지스터는 점유 면적이 작고, 또한, 높은 드레인 전류를 확보할 수 있는 구조가 바람직하다. 또한 높은 드레인 내압을 확보할 수 있는 구조가 바람직하다.
또한, 대전력 용도의 트랜지스터 구조로서 종형 트랜지스터도 검토되고 있지만, 드레인 전류의 온 오프비를 얻을 수 없는 등, 양호한 트랜지스터 특성을 얻는 것이 어렵다.
따라서, 본 발명의 일 양태는, 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제로 한다.
상기 과제를 감안하여, 본 발명의 일 양태는, 제 1 전극과, 제 1 전극에 접하여 형성되는 제 1 및 제 2 산화물 반도체막과, 제 1 및 제 2 산화물 반도체막을 통하여 제 1 전극과 중첩하는 제 2 전극과, 적어도 제 1 전극 및 제 1 및 제 2 산화물 반도체막을 덮는 게이트 절연막과, 게이트 절연막에 접하여, 적어도 제 1 및 제 2 산화물 반도체막의 사이에 형성되는 제 3 전극을 가지는 반도체 장치이다.
상기 반도체 장치에 있어서, 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고, 제 2 전극은 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하고, 제 3 전극은 게이트 전극으로서 기능한다.
또한, 산화물 반도체막은 한쌍뿐만 아니라, 복수의 산화물 반도체막을 채널 형성 영역으로 할 수 있다.
즉, 본 발명의 일 양태는, 제 1 전극과, 제 1 전극에 접하여 형성되는 복수의 산화물 반도체막과, 복수의 산화물 반도체막을 통하여 제 1 전극과 중첩하는 제 2 전극과, 적어도 제 1 전극 및 복수의 산화물 반도체막을 덮는 게이트 절연막과, 게이트 절연막에 접하여, 적어도 복수의 산화물 반도체막 사이에 형성되는 제 3 전극을 가지는 반도체 장치이다.
또한, 상기 반도체 장치에 있어서, 제 3 전극은 폐(閉)루프 형상이어도 좋다. 또한, 상기 반도체 장치에 있어서, 제 3 전극은 게이트 절연막을 통하여 산화물 반도체막의 모든 측벽과 대향하는 구성이어도 좋다.
상기 반도체 장치에 있어서, 양호한 트랜지스터 특성이 얻어지는 산화물 반도체막의 형상(특히, 막두께)은 산화물 반도체막의 도너에 기인하는 캐리어 밀도에 따라 다르다.
산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 산화물 반도체막의 막두께는, 산화물 반도체막의 제 1 전극과 접하는 변의 길이에 대하여 9배 이상으로 하는 것이 바람직하다.
또한, 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 보다 큰 경우, 산화물 반도체막의 막두께는, 산화물 반도체막의 제 1 전극과 접하는 변의 길이에 대하여 11배 이상으로 하는 것이 바람직하다.
본 발명의 일 양태에 의해, 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
도 1은 종형 트랜지스터를 설명한 상면도 및 단면도이다.
도 2는 종형 트랜지스터를 설명한 상면도 및 단면도이다.
도 3은 종형 트랜지스터를 설명한 상면도 및 단면도이다.
도 4는 종형 트랜지스터의 제작 방법을 설명한 도면이다.
도 5는 종형 트랜지스터의 제작 방법을 설명한 도면이다.
도 6은 종형 트랜지스터를 설명한 상면도 및 단면도이다.
도 7은 종형 트랜지스터를 설명한 상면도 및 단면도이다.
도 8은 종형 트랜지스터의 제작 방법을 설명한 도면이다.
도 9는 태양광 발전 시스템의 일례를 설명한 도면이다.
도 10은 계산 모델로서 이용한 트랜지스터를 설명한 단면도이다.
도 11은 디바이스 시뮬레이터에 의한 계산 결과를 설명한 도면이다.
도 12는 디바이스 시뮬레이터에 의한 계산 결과를 설명한 도면이다.
도 13은 디바이스 시뮬레이터에 의한 계산 결과를 설명한 도면이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간이라도 공통으로 이용한다. 또한, 같은 것을 가리킬 때에는 해치 패턴을 같이 하고, 특히 부호를 붙이지 않는 경우가 있다. 또한, 편의상, 절연층은 상면도에는 나타내지 않는 경우가 있다. 또한, 각 도면에서 나타내는 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장하여 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
「소스」나 「드레인」의 기능은, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 이 때문에, 본 명세서에 있어서는, 「소스」나 「드레인」의 용어는 바꾸어 이용할 수 있는 것으로 한다.
온 전류는 트랜지스터가 온 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류(드레인 전류：약기 Id)를 말한다. 예를 들면, n형의 트랜지스터의 경우에는, 소스 전극을 기준으로 한 게이트 전극과의 사이의 전위차에 상당하는 게이트 전압(Vgs 또는 Vg라고 기재함)이 트랜지스터의 스레시홀드 전압보다 높을 때에 흐르는 드레인 전류를 말한다. 그리고, 오프 전류는 트랜지스터가 오프 상태일 때에 흐르는 드레인 전류를 말한다. 예를 들면, n형의 트랜지스터의 경우에는, 게이트 전압이 트랜지스터의 스레시홀드 전압보다 낮을 때 흐르는 드레인 전류를 말한다. 또한, 온 오프비는 온 전류와 오프 전류의 비율이다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 트랜지스터에 대하여 설명한다.
도 1(A)는 트랜지스터(100)의 상면도이며, 도 1(B)는 도 1(A)의 A－B간에 있어서의 단면도이다.
트랜지스터(100)는 기판(101) 위에 제 1 전극(103)과, 채널 형성 영역으로서 기능하는 산화물 반도체막(105a, 105b)과, 산화물 반도체막(105a, 105b)을 통하여 제 1 전극(103)과 중첩하는 제 2 전극(107a, 107b)과, 이것들을 덮도록 형성된 게이트 절연막(109)과, 제 1 및 제 2 산화물 반도체막(105a, 105b) 사이에 형성된 제 3 전극(111)과, 이상을 덮도록 형성된 층간 절연막(113)과, 제 2 전극(107a, 107b)과 접하여 설치된 배선(115)을 가진다. 또한, 도시하지 않았지만, 기판(101)과 제 1 전극(103)과의 사이에 하지 절연막을 가지는 구성이어도 좋다.
각 전극의 기능의 일례로서 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능시키고, 제 2 전극은 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능시키고, 제 3 전극은 게이트 전극으로서 기능시킬 수 있다.
또한, 도 1(A)에 있어서 기판(101), 게이트 절연막(109) 및 층간 절연막(113)은 명료화를 위해 도시하지 않았지만, 소스 전극 및 드레인 전극의 한쪽으로서 기능하는 제 1 전극(103) 위에 채널 형성 영역으로서 기능하는 산화물 반도체막(105a, 105b)과, 소스 전극 및 드레인 전극의 다른 한쪽으로서 기능하는 제 2 전극(107a, 107b) 위에 배선(115)과, 산화물 반도체막(105a, 105b)의 사이에 게이트 전극으로서 기능하는 제 3 전극(111)이 도시되어 있다. 배선(115)은 제 2 전극(107a, 107b)이 동전위가 되도록 하나의 배선이 두 갈래로 갈라져 있다. 또한, 제 3 전극(111)은 리드용의 배선을 가지고 있지만, 리드용의 배선을 별도 제공하여, 제 3 전극과 전기적으로 접속시켜도 좋다. 또한, 도시하지 않았지만, 제 1 전극(103)에서도 리드용의 배선을 가지는 구성이어도 좋다.
트랜지스터(100)는 제 3 전극에 의해 채널 형성 영역이 막두께 방향으로 형성되고, 제 1 전극 및 제 2 전극간을 흐르는 드레인 전류가 막두께 방향인 종형 트랜지스터이다.
종형 트랜지스터는 횡형 트랜지스터에 비해 트랜지스터의 전유 면적이 작기 때문에, 미세화가 용이하다. 트랜지스터(100)는 복수의 전류 경로(채널 형성 영역)를 병렬로 접속한 구조이기 때문에, 미세화를 가능하게 하면서, 단위 면적당의 출력 전류를 횡형 트랜지스터보다 크게 할 수 있다.
그리고, 대전력 용도의 트랜지스터는 높은 드레인 전류를 확보하기 위해 채널폭을 넓게 하는 것이 바람직하다. 트랜지스터(100)의 실질적인 채널폭은 도 1(A)의 A－B간에 수직인 방향에서의 산화물 반도체막(105a, 105b)의 길이를 서로 더한 길이에 상당한다. 또한, 트랜지스터(100)와 동등한 드레인 전류를 확보할 수 있는 트랜지스터로서, 트랜지스터(100)의 실질적인 채널폭과 동등한 채널폭(상기 서로 더한 길이)을 가지는 산화물 반도체막을 하나 형성한 구조의 종형 트랜지스터(편의상, 종형 트랜지스터_A로 함)가 있다.
미세화에 적합한 종형 트랜지스터는, 집적도를 높일 목적으로 미세화가 진행됨에 따라 게이트 전극의 폭(선폭)도 가늘게 가공된다. 즉, 종형 트랜지스터_A와 같이 채널폭이 긴 구조에서는 게이트 전극의 폭(선폭)은 가늘고, 또한 게이트 전극의 길이는 채널폭만큼 길게 가공되게 되고, 이 게이트 전극의 배선 저항은 증대한다. 따라서, 이 배선 저항이 증대함으로써 배선 지연이 발생하고, 이 종형 트랜지스터의 동작 속도가 늦어진다. 그 결과, 트랜지스터의 온 상태와 오프 상태의 전환(스위칭)에 걸리는 시간이 증대하여, 이 스위칭에 의한 전력 손실이 증대한다.
특히, 대전력 용도의 트랜지스터에서는, 스위칭 시간이 클수록 스위칭 시의 전력 손실이 커지는 것이 알려져 있으므로, 스위칭 시간은 짧게 하는 것이 바람직하다.
따라서, 트랜지스터(100)와 같이, 산화물 반도체막을 병렬로 배치함으로써, 채널폭을 실질적으로 넓게(길게) 할 수 있으면서, 게이트 전극의 길이를 종형 트랜지스터_A보다 짧게 할 수 있다. 따라서, 트랜지스터(100)는 동작 속도의 저하가 억제되고, 스위칭 시간을 증대시키지 않아도 되기 때문에, 스위칭 시의 전력 손실을 증대시키는 일 없이 높은 드레인 전류를 얻을 수 있다.
다음에, 트랜지스터(100)와는 제 3 전극(111)이 다른 트랜지스터(200)에 대하여 설명한다.
도 2(A)는 트랜지스터(200)의 상면도이며, 도 2(B)는 도 2(A)의 C－D간에 있어서의 단면도이다.
트랜지스터(200)는 트랜지스터(100)와 같은 종형 트랜지스터이며, 기판(101) 위에 제 1 전극(103)과, 채널 형성 영역으로서 기능하는 산화물 반도체막(105a, 105b)과, 산화물 반도체막(105a, 105b)을 통하여 제 1 전극(103)과 중첩하는 제 2 전극(107a, 107b)과, 이것들을 덮도록 하여 형성된 게이트 절연막(109)과, 게이트 절연막(109)을 통하여 제 1 및 제 2 산화물 반도체막(105a, 105b)의 모든 측벽과 대향하는 제 3 전극(111)과, 제 1 전극(103), 산화물 반도체막(105a, 105b), 제 2 전극(107a, 107b), 게이트 절연막(109), 및 제 3 전극(111)을 덮도록 하여 형성된 층간 절연막(113)을 포함하고, 제 2 전극과 접하여 설치된 배선(115)을 가진다. 트랜지스터(200)는 제 3 전극(111)이 게이트 절연막(109)을 통하여, 채널 형성 영역으로서 기능하는 산화물 반도체막(105a, 105b)의 모든 측벽과 대향하고, 이 점에서 트랜지스터(100)와 다르다.
또한, 도시하지 않았지만, 기판(101)과 제 1 전극(103)과의 사이에 하지 절연막을 가지는 구성이어도 좋다.
또한, 도 2(A)에 있어서 기판(101), 게이트 절연막(109), 및 층간 절연막(113)은 명료화를 위해 도시하지 않았다. 또한, 도 2(A)의 제 3 전극(111)은 산화물 반도체막(105a, 105b)을 둘러싸도록 하여 형성되어 있다. 또한, 도 2(A)의 이 다른 구성은 도 1(A)과 마찬가지이다.
트랜지스터(200)는 트랜지스터(100)와 마찬가지로, 복수의 전류 경로(채널 형성 영역)를 병렬로 접속한 구조이기 때문에, 미세화를 가능하게 하면서, 단위 면적당의 출력 전류를 횡형 트랜지스터보다 크게 할 수 있다.
또한, 트랜지스터(200)는, 제 3 전극(111)이 게이트 절연막(109)을 통하여, 산화물 반도체막(105a, 105b)의 모든 측벽과 대향함으로써, 채널 형성 영역인 산화물 반도체막(105a, 105b)에 효율적으로 전계를 가할 수 있고, 높은 드레인 전류의 확보 등 양호한 트랜지스터 특성을 얻을 수 있기 때문에, 바람직하다.
또한, 트랜지스터(100)와 마찬가지로, 트랜지스터(200)는 복수의 산화물 반도체막을 병렬로 배치함으로써 동작 속도를 늦추는 일 없이, 높은 드레인 전류를 얻을 수 있다.
또한, 본 발명의 일 양태인 트랜지스터는 채널 형성 영역이 되는 산화물 반도체막을 한쌍뿐만 아니라, 복수 가져도 좋다. 따라서, 복수의 산화물 반도체막을 가지는 트랜지스터의 일례에 대하여 설명한다.
도 3(A)는 트랜지스터(500)의 상면도이며, 도 3(B)는 도 3(A)의 I－J간에 있어서의 단면도이다.
도 3(B)에 있어서 트랜지스터(500)는, 기판(101) 위에 제 1 전극(103)과, 채널 형성 영역으로서 기능하는 복수의 산화물 반도체막(105a, 105b, 105c)과, 복수의 산화물 반도체막(105a, 105b, 105c)을 통하여 제 1 전극(103)과 중첩하는 제 2 전극(107a, 107b, 107c)과, 이것들을 덮도록 형성된 게이트 절연막(109)과, 게이트 절연막(109)을 통하여 복수의 산화물 반도체막(105a, 105b, 105c)의 모든 측벽과 대향하는 제 3 전극(111)과, 이상을 덮도록 형성된 층간 절연막(113)을 포함하고, 제 2 전극과 접하여 설치된 배선(115)을 가진다.
또한, 제 3 전극(111)은 채널 형성 영역으로서 기능하는 복수의 산화물 반도체막의 모든 측벽과 게이트 절연막(109)을 통하여 대향하기 때문에, 복수의 산화물 반도체막을 둘러싸도록 형성된다. 즉, 도 3(A)에 나타낸 바와 같이, 트랜지스터(500)는 제 3 전극(111)이 폐루프 형상으로 형성된다. 또한, 제 3 전극(111)은 리드용의 배선을 포함하는 것으로 하였지만, 리드용의 배선을 별도 제공하여 제 3 전극과 전기적으로 접속시켜도 좋다. 또한, 도시하지 않았지만, 제 1 전극(103)에 있어서도 리드용의 배선을 가지는 구성이어도 좋다.
또한, 도 3(A)에는, 기판(101), 게이트 절연막(109)과, 층간 절연막(113) 및 배선(115)은 편의상 도시하지 않았다. 또한, 도 3에는 도시하지 않았지만, 기판(101)과 제 1 전극(103)과의 사이에 하지 절연막을 가지는 구성이어도 좋다.
트랜지스터(500)는 트랜지스터(100)와 마찬가지로, 복수의 전류 경로(채널 형성 영역)를 병렬로 접속한 구조이기 때문에, 미세화를 가능하게 하면서, 단위 면적당의 출력 전류를 횡형 트랜지스터보다 크게 할 수 있다.
또한, 트랜지스터(500)에 있어서, 제 3 전극(111)은 게이트 절연막(109)을 통하여, 복수의 산화물 반도체막의 모든 측벽과 대향함으로써, 이 복수의 산화물 반도체막에 효율적으로 전계를 가할 수 있어, 높은 드레인 전류의 확보 등 양호한 트랜지스터 특성을 얻을 수 있기 때문에, 바람직하다.
또한, 트랜지스터(100)와 마찬가지로, 트랜지스터(500)는 복수의 산화물 반도체막을 병렬로 배치함으로써 동작 속도를 늦추는 일 없이 높은 드레인 전류를 얻을 수 있다.
이하에, 본 실시형태에 나타낸 트랜지스터의 제작 방법에 대하여, 트랜지스터(100)를 예로 설명한다.
기판(101)으로서는, 후의 제작 공정에 견딜 수 있다면 특별히 한정되지 않는다. 예를 들면, 기판(101)으로서 유리 기판, 세라믹 기판, 석영 기판, 혹은 사파이어 기판 등의 절연성 기판, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판, 금속 혹은 스테인리스 스틸 등의 도전체로 이루어지는 도전성 기판, 또는, 반도체 기판 혹은 도전성 기판의 표면을 절연 재료로 피복한 기판 등을 이용할 수 있다. 또한, 상기 반도체 기판, 도전성 기판, 및 반도체 기판 혹은 도전성 기판의 표면을 절연 재료로 피복한 기판은 방열성이 양호하기 때문에, 트랜지스터의 제작 공정에 가열 온도가 높은 가열 처리를 행하는 경우에 적합하다.
또한, 유리 기판으로서는, 트랜지스터의 제작 공정에 가열 온도가 높은 가열 처리를 행하는 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다. 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 유리 기판으로서 이용되고 있다. 산화붕소와 비교하여 산화바륨(BaO)을 많이 포함시킴으로써, 보다 실용적인 내열 유리가 얻어진다. 이 때문에, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
기판(101)과 제 1 전극(103)의 사이에 하지 절연막(도시하지 않음)을 형성하는 경우는, 기판(101)으로부터의 불순물 원소의 확산을 방지하는 것 외에, 트랜지스터의 제작 공정에서의 에칭 공정에 의해 기판이 에칭되는 것을 막는다. 하지 절연막의 두께에 한정은 없지만, 상기 이유로부터, 하지 절연막의 두께는 50 nm 이상으로 하는 것이 바람직하다. 또한, 하지 절연막으로서는, 후술하는 게이트 절연막 또는 층간 절연막과 같은 것을 이용할 수 있다. 그 중에서도, 질화알루미늄, 질화산화알루미늄 및 질화실리콘은 열전도율이 높기 때문에, 하지 절연막에 이용함으로써 방열성을 양호하게 할 수 있다.
소스 전극 및 드레인 전극의 한쪽으로서 기능하는 제 1 전극(103)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 이트륨으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 상술한 금속 원소를 조합한 합금 등으로 형성한다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 토륨 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용할 수 있다. 또한, 제 1 전극(103)은 단층 구조, 또는 2층 이상의 적층 구조로 할 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 중첩하여 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 단수, 또는 복수 조합한 막, 합금막을 이용해도 좋다. 또한, 다결정 실리콘 등의 결정성을 가지는 실리콘막을 이용해도 좋다.
또한, 제 1 전극(103)으로서, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 제 1 전극(103)은 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
제 1 전극의 두께는 특별히 한정되는 것은 아니고, 금속 재료, 합금 재료, 또는 그 외의 화합물로 이루어지는 도전막의 전기 저항이나, 제작 공정에 걸리는 시간을 고려하여, 적절히 결정할 수 있다. 예를 들면, 10 nm?500 nm로 형성하면 좋다.
제 1 전극(103) 위에 형성되고, 채널 형성 영역으로서 기능하는 산화물 반도체막(105a, 105b)은 4원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, In-Al-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물, In-Lu-Zn계 금속 산화물이나, 2원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물, In-Ga계 금속 산화물이나, 인듐, 주석 또는 아연 등을 포함하는 금속 산화물을 이용하여 형성할 수 있다.
또한, 상기 열거한 금속 산화물에 있어서, 예를 들면, In-Ga-Zn계 금속 산화물이란, In과 Ga와 Zn을 주성분으로서 가지는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
그 중에서, In-Ga-Zn계 금속 산화물은, 무전계 시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 전계 효과 이동도도 높기 때문에, 반도체 장치에 이용하는 반도체 재료로서 적합하다. 드레인 내압은 산화물 반도체층의 두께에 의존하기 때문에, 드레인 내압을 높게 하기 위해서는, 산화물 반도체층은 두꺼운 것이 바람직하고, 소망의 드레인 내압에 알맞은 막두께를 선택할 수 있다. 그러므로, 산화물 반도체막(105a, 105b)의 막두께는 30 nm 이상 10μm 이하로 하는 것이 좋다.
또한, 본 발명의 일 양태인 트랜지스터는, 종형 트랜지스터이기 때문에, 미세화를 가능하게 하면서, 산화물 반도체층을 두껍게 할 수 있어, 높은 드레인 내압을 얻을 수 있다.
여기서, 산화물 반도체를 이용한 트랜지스터의 드레인 내압에 대하여 설명한다.
반도체 중의 전계가 어느 스레시홀드값에 이르면, 충돌 이온화가 생겨, 공핍층 내에서 고전계에 의해 가속된 캐리어가 결정 격자에 충돌하고, 전자와 정공의 쌍을 생성한다. 전계가 더 높아지면, 충돌 이온화에 의해 발생한 전자와 정공의 쌍도 전계에 의해 더욱 가속되고, 충돌 이온화를 반복하여, 전류가 지수 함수적으로 증가하는 애벌랜치 항복(avalanche breakdown)이 생긴다. 충돌 이온화는 캐리어(전자, 정공)가 반도체의 밴드 갭 이상의 운동 에너지를 가짐으로써 발생한다. 충돌 이온화가 발생하기 쉬운 것을 나타내는 충돌 이온화 계수와 밴드 갭에는 상관이 있고, 밴드 갭이 클수록 충돌 이온화가 작아지는 경향이 알려져 있다.
산화물 반도체의 밴드 갭은, 약 3.15 eV 정도이며, 실리콘의 밴드 갭의 약 1.12 eV 정도와 비교하면 크기 때문에, 애벌랜치 항복이 일어나기 어렵다. 이 때문에, 산화물 반도체를 이용한 트랜지스터는 드레인 내압이 높아져, 고전계가 인가되어도 온 전류의 지수 함수적 급상승이 생기기 어렵다.
다음에, 산화물 반도체를 이용한 트랜지스터의 핫 캐리어 열화에 대하여 설명한다.
핫 캐리어 열화란, 고속으로 가속된 전자가 채널 중의 드레인 근방에서 게이트 절연막 중에 주입되어 고정 전하가 되는 것이나, 산화물 반도체와의 게이트 절연막 계면에 트랩 준위를 형성함으로써, 스레시홀드 전압의 변동이나 게이트 리크등의 트랜지스터 특성의 열화가 생기는 것으로, 핫 캐리어 열화의 요인으로서는, 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌랜치 핫캐리어 주입(DAHC 주입)이 있다.
실리콘은 밴드 갭이 좁기 때문에, 애벌랜치 항복에 의해 설붕(雪崩)적으로 전자가 발생하기 쉽고, 게이트 절연막으로의 장벽을 넘을 수 있을 정도로 고속으로 가속되는 전자수가 증가한다. 그러나, 본 실시형태에 나타낸 산화물 반도체는 밴드 갭이 넓기 때문에, 애벌랜치 항복이 생기기 어렵고, 실리콘에 비해 핫 캐리어 열화의 내성이 높다. 이상으로부터, 본 명세서에 나타낸 바와 같은 산화물 반도체를 이용한 트랜지스터는 높은 드레인 내압을 가진다고 할 수 있다. 그러므로, 절연 게이트 전계 효과 트랜지스터(Insulated-Gate Field-Effect Transistor(IGFET)), 파워 MOSFET에 적합하다.
또한, 산화물 반도체막(105a, 105b)은 수소 등의 불순물이 충분히 제거되고, 또한 충분한 산소가 공급되는 것에 의해, 고순도화된 산화물 반도체막인 것이 바람직하다. 구체적으로는, 산화물 반도체막(105a, 105b)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체막(105a, 105b) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되고 고순도화되어, 충분한 산소의 공급에 의해, 산소 결손의 일부에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체막(105a, 105b)에서는, 수소 등의 도너에 기인하는 캐리어 밀도가 1×1010/cm3 이상 1×1013/cm3 이하가 된다. 또한, 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은 100 zA(1 zA(젭토 암페어)는 1×10-21 A) 이하, 바람직하게는 10 zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 뛰어난 오프 전류 특성을 얻을 수 있다.
또한, 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 대한 산화물 반도체막(105a, 105b)의 막두께의 비를 크게 함으로써 종형 트랜지스터의 스레시홀드 전압을 정방향으로 변동시킬 수 있다. 이것은, 도 1의 A－B 단면에 있어서, 채널 형성 영역인 산화물 반도체막의 형상이 막두께 횡방향보다 막두께 방향으로 긴 형상으로 함으로써, 이 산화물 반도체막 내에 충분한 공핍층이 형성되기 때문이라고 할 수 있다. 예를 들면, 산화물 반도체막 내에 충분한 공핍층을 형성하려면, 산화물 반도체막(105a, 105b)의 막두께는 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 대하여 9배 이상으로 하는 것이 바람직하다. 또한, 본 명세서 중에서의 산화물 반도체막의 막두께는 제 1 전극(103)과 제 2 전극(107a, 107b)에 있어서, 제 1 전극(103)으로부터의 수직 방향의 거리에 상당한다.
또한, 산화물 반도체막(105a, 105b)의 도너에 기인하는 캐리어 밀도에 따라, 바람직한 산화물 반도체막(105a, 105b)의 형상(특히, 막두께)은 다르다.
산화물 반도체막(105a, 105b)이 수소 등의 도너에 기인하는 캐리어 밀도가 1×1013/cm3보다 크고, 특히 1×1016/cm3 이상의 n형의 산화물 반도체막인 경우, 산화물 반도체막(105a, 105b)의 막두께는 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 대하여 11배 이상으로 하는 것이 바람직하다.
n형의 산화물 반도체막을 포함하는 트랜지스터는, 캐리어가 과잉이며, 노멀리 온(normally-on) 특성이 된다. 노멀리 온 특성을 가지는 트랜지스터는, 예를 들면, 기준 전압 또는 기준 전류를 발생하는 회로에 포함되고, 이 회로를 안정적으로 동작시키기 위한 기동 회로에 적용할 수 있고, 이 기동 회로를 소자수가 적은 간단하고 쉬운 회로 구성으로 할 수 있다. 또한, 본 실시형태에 기재하는 종형 트랜지스터는, 도 1의 A－B 단면에 있어서, 막두께 횡방향 및 막두께 방향의 길이를 변화시킴으로써, 트랜지스터의 스레시홀드 전압을 제어할 수 있다.
또한, 산화물 반도체막(105a, 105b)은, 비정질인 산화물 반도체막이어도, 결정 영역을 가지는 산화물 반도체막이어도 좋다.
산화물 반도체막(105a, 105b) 위에 형성되고, 소스 전극 및 드레인 전극의 한쪽으로서 기능하는 제 2 전극(107a, 107b)은, 제 1 전극(103)의 재료로 설명한 금속 원소 또는 합금으로 형성된 도전막을 적용할 수 있다.
제 1 전극(103), 산화물 반도체막(105a, 105b), 및 제 2 전극(107a, 107b)에 접하여 형성되는 게이트 절연막(109)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄 등을 이용한 산화절연막으로 형성할 수 있다. 게이트 절연막(109)은 산화물 반도체막(105a, 105b)과 접하는 부분이 산소를 포함하는 것이 바람직하고, 특히 바람직하게는, 화학량론비 이상의 산소를 포함하는 산화실리콘막에 의해 형성한다. 이 산화실리콘막을 이용함으로써, 트랜지스터의 제작 공정에 포함되는 가열 처리에 의해, 이 산화실리콘막으로부터 산화물 반도체막(105a, 105b)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다.
또한, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 high-k 재료를 이용함으로써, 게이트 절연막 용량을 유지하면서, 물리적인 게이트 절연막의 막두께를 두껍게 하는 것이 가능하게 되어, 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연막(109)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 또한, 게이트 절연막(109)의 막두께는 50 nm 이상 500 nm 이하로 하면 좋다.
산화물 반도체막(105a, 105b)과 게이트 절연막(109)을 통하여 대향하여 게이트 전극으로서 기능하는 제 3 전극(111)은 제 1 전극(103)에서 설명한 금속 원소 또는 합금 재료로 형성된 도전막을 적용할 수 있다.
층간 절연막(113)은 게이트 절연막(109)에서 설명한 재료의 절연막을 적용할 수 있다.
배선(115)은 제 1 전극(103)에서 설명한 금속 원소 또는 합금 재료로 형성된 도전막을 적용할 수 있다.
다음에 상기 트랜지스터의 제작 방법에 대하여 도 4 및 도 5를 참조하여 설명한다.
기판(101) 위에 하지 절연막(도시하지 않음)을 형성한다. 본 공정을 행함으로써, 유리 기판 중의 불순물이 제작하는 트랜지스터에 혼입하는 것을 막을 수 있다.
하지 절연막은 스퍼터링법, CVD법, 도포법 등으로 형성할 수 있다.
또한, 스퍼터링법으로 하지 절연막을 형성하는 경우, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 하지 절연막을 형성하는 것이 바람직하다. 이것은 하지 절연막에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않게 하기 위해서이다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프로서는 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서브리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실에서는, 수소, 물, 수산기 또는 수소화물 등이 배기되기 때문에, 이 처리실에서 절연막을 형성하면, 하지 절연막에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 하지 절연막을 형성할 때에 이용하는 스퍼터링 가스는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
본 실시형태에서는, 기판(101)을 처리실로 반송하고, 수소, 물, 수산기 또는 수소화물 등이 제거된 산소를 포함하는 스퍼터링 가스를 도입하고, 실리콘 타겟을 이용하여, 기판(101)에 하지 절연막으로서 산화실리콘막을 형성한다. 또한, 하지 절연막을 형성할 때는, 기판(101)은 가열되어 있어도 좋다.
예를 들면, 석영(바람직하게는 합성 석영)을 이용하여, 기판 온도 108℃, 기판과 타겟 사이의 거리(T-S간 거리)를 60 mm, 압력 0.4 Pa, 고주파 전원 1.5 kW, 산소 및 아르곤(산소 유량 25 sccm：아르곤 유량 25 sccm = 1：1) 분위기하에서 RF 스퍼터링법에 의해 산화실리콘막을 형성한다. 막두께는 100 nm로 하면 좋다. 또한, 석영(바람직하게는 합성 석영) 대신에 실리콘 타겟을 이용할 수 있다. 또한, 스퍼터링 가스로서, 산소, 또는 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 하지 절연막을 적층 구조로 형성하는 경우, 예를 들면, 산화실리콘막과 기판 사이에 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 질소를 포함하는 스퍼터링 가스 및 실리콘 타겟을 이용하여 형성한 질화실리콘막을 적용하는 것이 바람직하다.
하지 절연막으로서 질화실리콘막 및 산화실리콘막을 적층하는 경우, 질화실리콘막과 산화실리콘막을 같은 처리실에서, 공통의 실리콘 타겟을 이용하여 형성할 수 있다. 먼저 질소를 포함하는 스퍼터링 가스를 도입하고, 처리실 내에 장착된 실리콘 타겟을 이용하여 질화실리콘막을 형성하고, 다음에 산소를 포함하는 스퍼터링 가스로 전환하고 같은 실리콘 타겟을 이용하여 산화실리콘막을 형성한다. 질화실리콘막 및 산화실리콘막을 대기에 노출시키지 않고 연속하여 형성할 수 있기 때문에, 질화실리콘막 표면에 수소, 물, 수산기 또는 수소화물 등의 불순물이 흡착하는 것을 방지할 수 있다.
다음에, 하지 절연막이 형성된 기판(101) 위에 제 1 전극(103)을 형성한다. 제 1 전극(103)은 기판(101) 위에 도전막을 물리 증착법(PVD법)인 스퍼터링법, 진공 증착법, 또는 화학 증착법(CVD법)으로 형성하고, 이 도전막 위에 제 1 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용해 도전막을 에칭하여 형성할 수 있다. 또한, 제 1 전극(103)은 포토리소그래피 공정을 이용하지 않고, 인쇄법 또는 잉크젯법 등으로 마스크를 형성하고, 이 마스크를 이용하여 도전막을 에칭하여 형성함으로써, 공정수를 삭감할 수 있다. 또한, 제 1 전극(103)의 단부를 테이퍼 형상으로 하면, 후에 형성되는 게이트 절연막의 피복성이 향상되기 때문에 바람직하다. 포토리소그래피 공정을 이용하는 경우는, 레지스트 마스크를 후퇴시키면서 에칭함으로써 테이퍼 형상으로 할 수 있다. 또한, 본 명세서에 있어서, 양해가 없는 경우, 에칭 공정은 레지스트 마스크를 제거하는(박리하는) 공정도 포함되는 것으로 한다.
여기에서는, 제 1 전극(103)이 되는 도전막으로서 스퍼터링법에 의해 두께 50 nm의 티탄막, 두께 100 nm의 알루미늄막, 및 두께 50 nm의 티탄막을 순차로 적층하고, 제 1 포토리소그래피 공정에 의해 형성한 레지스트 마스크를 이용하여 에칭하여 제 1 전극(103)을 형성한다.
여기까지의 공정으로 얻어진 구성을 도 4(A)에 나타낸다.
다음에, 제 1 전극(103) 위에 산화물 반도체막을 형성한다. 또한, 형성한 산화물 반도막 위에 제 2 전극(107a, 107b)이 되는 도전막을 형성한다.
제 1 전극(103) 위에 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 펄스 레이저 증착법, 도포법, 또는 인쇄법 등에 의해 산화물 반도체막을 형성한다. 다음에, 산화물 반도체막 위에 도전막을 형성한다. 여기에서는, 스퍼터링법에 의해 산화물 반도체막을 형성한다.
산화물 반도체막에 수소를 가능한 한 포함되지 않게 하기 위해서, 전처리로서 스퍼터링 장치의 예비 가열실에서 도 4(A)까지의 공정을 거친 기판(101)을 예비 가열하고, 기판(101)에 흡착한 수소, 물, 수산기 또는 수소화물 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은 전에 형성한 제 1 전극(103)의 형성 전의 기판(101)에 행하여도 좋다.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 제 1 전극(103)의 표면에 부착되어 있는 먼지나 산화막을 제거함으로써, 제 1 전극(103)과 산화물 반도체막과의 계면에 있어서의 저항을 저감할 수 있기 때문에 바람직하다. 또한, 역스퍼터링이란, 아르곤 분위기하에서 기판에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행하여도 좋다. 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 행하여도 좋다.
여기에서는, In-Ga-Zn계 금속 산화물 타겟을 이용하여, 스퍼터링법에 의해 산화물 반도체막을 형성한다. 또한, 산화물 반도체막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다. 또한, 스퍼터링법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 형성해도 좋다.
산화물 반도체막을 형성할 때에 이용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 농도 ppm 정도, 농도 ppb 정도까지 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법으로 제작하기 위한 타겟으로서, 산화아연을 주성분으로 하는 금속 산화물의 타겟을 이용할 수 있다. 또한, 금속 산화물의 타겟의 다른 예로서는, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟(조성비로서 In2O3：Ga2O3：ZnO = 1：1：1［mol수비］, In：Ga：Zn = 1：1：0.5［원자수비］)을 이용할 수 있다. 또한, In, Ga, 및 Zn을 포함하는 산화물 반도체 타겟으로서, In：Ga：Zn = 1：1：1［원자수비］, 또는 In：Ga：Zn = 1：1：2［원자수비］의 조성비를 가지는 타겟을 이용할 수도 있다. 산화물 반도체 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 산화물 반도체 타겟을 이용하여 형성한 산화물 반도체막은 치밀한 막이 된다.
산화물 반도체막은, 감압 상태로 보유된 처리실 내에 기판을 보유하고, 처리실 내에 잔류하는 수분을 제거하면서, 수소, 물, 수산기 또는 수소화물 등이 제거된 스퍼터링 가스를 도입하여, 금속 산화물을 타겟으로서 제 1 전극(103) 위에 산화물 반도체막을 형성한다. 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서브리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 배기한 처리실은 예를 들면, 수소, 물, 수산기 또는 수소화물 등(보다 바람직하게는 탄소 원자를 포함하는 화합물도)이 배기되기 때문에, 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 기판을 가열하면서 산화물 반도체막을 형성해도 좋다.
여기에서는, 산화물 반도체막의 형성 조건의 일례로서, 기판 온도를 실온, 기판과 타겟 사이의 거리를 110 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소 및 아르곤(산소 유량 15 sccm：아르곤 유량 30 sccm) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막의 두께는 5μm로 한다. 또한, 본 실시형태에 있어서, 산화물 반도체막의 최선의 두께는 이용하는 금속 산화물 재료에 따라 다르기 때문에, 재료에 따라 적절히 두께를 선택하면 좋다.
또한, 종형 트랜지스터에 이용하는 산화물 반도체막을 캐리어 밀도가 1.0×1016/cm3보다 큰 n형의 산화물 반도체막으로 하는 경우에는, 산화물 반도체막을 형성할 때에 첨가 가스로서 상기한 산소 및 아르곤 외에 수소도 이용하여, 산화물 반도체막을 형성하면 좋다.
제 2 전극(107a, 107b)이 되는 도전막은 제 1 전극(103)과 마찬가지로 형성하면 좋다. 여기에서는 제 2 전극(107a, 107b)이 되는 도전막으로서 스퍼터링법에 의해 두께 50 nm의 티탄막, 두께 100 nm의 알루미늄막, 및 두께 50 nm의 티탄막을 순차로 적층한다.
다음에, 제 2 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 제 2 전극(107a, 107b)이 되는 도전막 및 산화물 반도체막(105a, 105b)이 되는 산화물 반도체막을 에칭하여, 제 2 전극(107a, 107b) 및 산화물 반도체막(105a, 105b)을 형성한다. 또한, 제 2 전극(107a, 107b) 및 산화물 반도체막(105a, 105b)은 포토리소그래피 공정에 의해 형성한 레지스트 마스크 대신에, 인쇄법 또는 잉크젯법 등에 의해 형성된 마스크를 이용하여 형성함으로써, 공정수를 삭감할 수 있다. 포토리소그래피 공정을 이용하는 경우는, 이 에칭에 의해, 레지스트 마스크를 후퇴시키면서 에칭함으로써 테이퍼 형상으로 할 수 있어, 후에 형성되는 층간 절연막의 피복성을 향상시킬 수 있다.
또한, 여기서의 도전막 및 산화물 반도체막의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 소망 형상의 제 2 전극(107a, 107b) 및 산화물 반도체막(105a, 105b)을 형성하기 위해, 제 2 전극(107a, 107b)의 재료 및 산화물 반도체막(105a, 105b)의 재료에 맞추어 에칭 조건(에칭액, 에칭 시간, 온도 등)을 적절히 조절한다.
또한, 후술하는 제 1 가열 처리에 의해 산화물 반도체막(105a, 105b)은 수소 등의 도너에 기인하는 캐리어 밀도가 1×1013/cm3 이하인 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체가 된다. 또한, 산화물 반도체막(105a, 105b)의 막두께는, 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 대하여 9배 이상으로 하는 것이 바람직하다. 그 때문에, 에칭 후의 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이는 형성하는 산화물 반도체막의 막두께의 1/9 이하가 되도록 적절히 조절한다.
또한, 드라이 에칭에 있어서, 제 2 전극(107a, 107b)이 되는 도전막 및 산화물 반도체막과 제 1 전극(103)의 에칭 레이트가 다른 경우는, 제 1 전극(103)의 에칭 레이트가 낮고, 제 2 전극(107a, 107b)이 되는 도전막 및 산화물 반도체막의 에칭 레이트가 높은 에칭 조건을 선택한다. 또는, 산화물 반도체막의 에칭 레이트가 낮고, 제 2 전극(107a, 107b)이 되는 도전막의 에칭 레이트가 높은 에칭 조건을 선택하여, 제 2 전극(107a, 107b)이 되는 도전막을 에칭한 후, 제 1 전극(103)의 에칭 레이트가 낮고, 산화물 반도체막의 에칭 레이트가 높은 조건을 선택한다. 즉, 제 1 전극(103), 이 산화물 반도체막, 및 이 도전막의 각각에 있어서, 에칭 선택비를 가지는 에칭 조건에서 드라이 에칭한다. 여기에서는, 드라이 에칭으로 산화물 반도체막(105a, 105b) 및 제 2 전극(107a, 107b)을 형성한다.
또한, 산화물 반도체막을 드라이 에칭에 이용하는 에칭 가스로서는 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다.
또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
산화물 반도체막을 웨트 에칭하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액, 암모니아과수(31 중량% 과산화수소수：28 중량% 암모니아수：물 = 5：2：2) 등을 이용할 수 있다. 또한, ITO07N(칸토 화학사제)를 이용해도 좋다.
또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함되는 재료를 재이용해도 좋다. 이 에칭 후의 폐액으로부터 산화물 반도체막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 저비용화할 수 있다.
여기까지의 공정에 의해 얻어진 구성을 도 4(B)에 나타낸다.
다음에, 본 실시형태에서는 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는, 400℃ 이상 기판의 변형점 미만, 예를 들면 400℃ 이상 750℃ 이하로 한다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막에 대하여 질소, 희가스 등의 불활성 가스 분위기 하에서 450℃에서 1시간의 가열 처리를 행하였다. 그 후, 대기에 노출되지 않도록 함으로써, 산화물 반도체막으로 수소, 물, 수산기 또는 수소화물 등이 재침입하는 것을 막을 수 있다. 즉, 이 제 1 가열 처리에 의해 산화물 반도체막(105a, 105b)의 탈수화 및 탈수소화의 적어도 한쪽을 행할 수 있다.
또한, 제 1 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체막(105a, 105b)의 제 1 가열 처리는, 제 2 포토리소그래피 공정의 전에 행하여도 좋다. 그 경우에는, 제 1 가열 처리 후에, 가열 장치로부터 기판을 취출하여, 포토리소그래피 공정을 행한다. 또한, 산화물 반도체막(105a, 105b)의 제 1 가열 처리는 제 2 전극(107a, 107b)이 되는 도전막을 적층하기 전에 행하여도 좋다.
다음에, 게이트 절연막(109)을 형성한다. 게이트 절연막(109)의 형성에는, PVD법인 스퍼터링법, 진공 증착법, 또는 CVD법을 이용할 수 있다. 본 발명의 일 양태인 트랜지스터는 종형 트랜지스터이며, 채널 형성 영역이 되는 산화물 반도체막은 막두께 방향으로 길게 되어 있다. 이 때문에, 스퍼터링법 등의 PVD법으로 형성하는 것보다 CVD법으로 형성하는 것이, 게이트 절연막(109)의 피복성은 좋아진다.
여기에서는, CVD법인 플라즈마 CVD법을 이용하여 게이트 절연막(109)으로서 산화실리콘막(SiOx(x＞0))을 막두께 200 nm로 하여 형성한다. 또한, 게이트 절연막은, 단층 구조이어도 적층 구조이어도 좋고, 상기 형성한 산화실리콘막(SiOx(x＞0) 위에 플라즈마 CVD법으로 질화실리콘막(SiNy(y＞0))을 형성해도 좋다.
플라즈마 CVD법이란, 플라즈마 CVD 장치 내의 반응실에, 원료가 되는 퇴적성 가스를 공급하고, 플라즈마 에너지를 원용하여, 막을 형성하는 방법이다.
플라즈마 CVD 장치는, 고주파 전원을 이용하는 용량 결합형 고주파 플라즈마 CVD 장치나, 유도 결합형 고주파 플라즈마 CVD 장치, 마이크로파 발생원인 마그네트론 및 유전체를 가지고, 마이크로파를 이용하여 플라즈마를 발생시키는 마이크로파 플라즈마 CVD 장치(전자 사이클로트론 공명 플라즈마 CVD 장치), 기타, 헬리콘파 플라즈마 CVD 장치 등이 있고, 본 명세서 중의 플라즈마 CVD법에서는 글로우 방전 플라즈마를 막 형성에 이용하는 CVD 장치를 적절히 이용할 수 있다. 또한, 플라즈마 CVD법은 기판을 가열하면서 행할 수 있다.
게이트 절연막(109)에는 수소나 물 등의 불순물은 적은 것이 바람직하고, 예로서 플라즈마 CVD법으로 산화실리콘막을 형성할 때에, 플라즈마 CVD 장치의 반응 실 내에 잔류하고 있거나 또는 반응실의 내벽에 흡착되어 있는 수소나 물 등의 불순물을 제거한 후, 반응실의 내벽을 가열하면서 형성함으로써, 수소나 물 등의 불순물을 저감시킬 수 있다.
스퍼터링법으로 게이트 절연막(109)을 형성하는 경우에는, 타겟으로서 실리콘 타겟 또는 석영 타겟을 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합 가스를 이용하여 행한다.
또한, 산화물 반도체막(105a, 105b) 및 게이트 절연막(109)의 계면에 존재할 수 있는, 수소, 수분, 수산기 또는 수소화물(수소화합물이라고도 함)등의 불순물을 배제하는 방법으로서, 게이트 절연막(109)에 할로겐 원소(예를 들면, 불소 또는 염소)를 포함시키는 방법, 또는 산화물 반도체막(105a, 105b)을 노출시킨 상태에서 할로겐 원소를 포함하는 가스 분위기 중에서의 플라즈마 처리에 의해 산화물 반도체막(105a, 105b)에 할로겐 원소를 포함시키는 방법을 이용해도 좋다. 게이트 절연막에 할로겐 원소를 포함시키는 경우에는, 이 게이트 절연막 중에서 할로겐 원소 농도는, 5×1018cm-3?1×1020cm-3 정도로 하는 것이 바람직하다.
또한, 상기한 바와 같이 산화물 반도체막(105a, 105b) 중 또는 산화물 반도체막(105a, 105b)과 게이트 절연막(109)과의 계면에 할로겐 원소를 포함시키고, 게이트 절연막(109)이 산화물 절연막인 경우는, 산화물 반도체막(105a, 105b)과 접하지 않는 쪽의 산화물 절연막 표면을 질화물 절연막으로 덮는 것이 바람직하다. 즉, 산화물 반도체막(105a, 105b)에 접하는 산화물 절연막의 위에 접하여 질화실리콘막 등을 형성하는 것이 바람직하다. 이러한 구조로 함으로써, 수소, 수분, 수산기 또는 수소화물 등의 불순물이 산화물 절연막에 침입하는 것을 저감할 수 있다.
게이트 절연막(109)을 형성한 후에, 제 2 가열 처리를 행하는 것이 바람직하다. 제 2 가열 처리의 조건은 제 1 가열 처리와 마찬가지로 하면 좋다. 또한, 제 2 가열 처리는, 산화물 반도체막(105a, 105b)을 산화절연막(예를 들면, 게이트 절연막(109))으로 덮은 상태로 행하는 것이 바람직하다. 제 1 가열 처리 및 제 2 가열 처리의 결과, 수소 농도가 저감되고 고순도화되어, i형화 또는 실질적으로 i형화된 산화물 반도체막(105a, 105b)을 얻을 수 있다.
다음에, 게이트 전극으로서 기능하는 제 3 전극(111)을 형성한다. 제 3 전극(111)이 되는 도전막은 제 1 전극(103)과 마찬가지로 하여 형성할 수 있다. 스퍼터링법으로 형성한 도전막의 피복성에 의해, 이 도전막에 있어서, 제 1 전극(103) 및 제 2 전극(107a, 107b)과 중첩하여 형성되는 부분은 게이트 절연막(109)을 통하여 산화물 반도체막(105a, 105b)의 측벽과 대향하는 부분에 비해 두꺼워지지만, 제 1 전극(103) 및 제 2 전극(107a, 107b)과 중첩하여 형성되는 부분은 제 3 포토리소그래피 공정 및 에칭 공정에 의해 모두 제거된다. 이것을 고려하여, 제 3 전극(111)이 형성하는 막두께를 적절히 결정하면 좋다. 여기에서는, 스퍼터링법에 의해 티탄막을 막두께 300 nm로 형성하는 것으로 한다.
제 3 포토리소그래피 공정에 의해, 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 형성한 도전막을 에칭한다. 제 3 전극(111)으로서 도전막을 잔존시켜 두는 부분에 레지스트 마스크를 형성함으로써, 도 1(B)에 나타낸 트랜지스터와 같이 제 3 전극(111)을 산화물 반도체막(105a, 105b) 사이에만 형성하는 형태, 또는, 도 2(B)에 나타낸 트랜지스터와 같이 제 3 전극(111)을 산화물 반도체막(105a, 105b)의 모든 측벽에 게이트 절연막(109)을 통하여 대향하여 형성하는 형태를 나누어 만들 수 있다. 여기에서는, 제 3 전극(111)이 산화물 반도체막(105a, 105b)의 사이에만 형성되도록 레지스트 마스크를 형성하여 에칭을 행한다. 또한, 에칭 공정의 상세한 사항은 제 1 전극(103) 및 제 2 전극(107a, 107b)에서 설명한 방법과 마찬가지이다.
에칭을 행하여, 레지스트 마스크를 제거하면, 제 3 전극(111)이 되는 도전막의 최상부의 표면은 제 2 전극(107a, 107b)과 중첩하고 있는 게이트 절연막(109)의 최상부의 표면보다 돌출되어 있다. 층간 절연막(113) 형성 시의 피복성을 고려하면, 제 3 전극(111)이 되는 도전막의 돌출하는 부분은, 에치백, CMP(Chemical Mechanical polish), 또는 SOG(Spin On Glass) 등의 평탄화 처리에 의해 평탄화하는 것이 바람직하다. 여기에서는, 에치백에 의해, 제 3 전극(111)이 되는 도전막의 최표면과, 제 2 전극(107a, 107b)과 중첩하고 있는 게이트 절연막(109)의 최상부의 표면이 평탄하게 되도록 한다. 이것에 의해, 제 3 전극(111)이 형성된다.
여기까지의 공정으로 얻어진 구성을 도 5(A)에 나타낸다.
다음에, 게이트 절연막(109) 및 제 3 전극(111) 위에 층간 절연막(113)을 형성한다. 층간 절연막(113)은 게이트 절연막(109)과 마찬가지로 하여 형성할 수 있다. 여기에서는, CVD법을 이용하여 산화실리콘막을 100 nm 형성한다.
그 후, 제 4 포토리소그래피 공정에 의해, 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 게이트 절연막(109) 및 층간 절연막(113)의 일부를 에칭하고, 제 2 전극(107a, 107b)의 일부를 노출시킨다. 이 에칭 공정은 상기 에칭 공정에서 설명한 방법과 마찬가지로 행하면 좋고, 예를 들면, 드라이 에칭을 이용하면 좋다.
마지막으로, 배선(115)이 되는 도전막을 형성하고, 제 5 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 에칭함으로써, 배선(115)을 형성할 수 있다. 배선(115)이 되는 도전막은 제 1 전극(103)과 같은 방법으로 형성할 수 있다. 여기에서는, 스퍼터링법에 의해 티탄막을 막두께 300 nm로 형성하는 것으로 한다.
여기까지의 공정에 의해 얻어진 구성을 도 5(B)에 나타낸다.
또한, 도 3에 나타낸 트랜지스터(500)와 같이, 채널 형성 영역이 되는 산화물 반도체막을 복수 형성하는 경우는, 상기 트랜지스터의 제작 공정에 있어서, 제 2 전극(107a, 107b)이 되는 도전막 형성 후에, 복수의 산화물 반도체막을 형성할 수 있도록 포토리소그래피 공정에 의해 소망의 레지스트 마스크를 제작하고, 이 레지스트 마스크를 이용하여 에칭을 행함으로써 복수의 산화물 반도체막을 형성할 수 있다.
다른 제작 공정은, 상기 트랜지스터(100) 및 트랜지스터(200)와 마찬가지로 하여 행하면 좋다. 이상의 공정에 의해, 트랜지스터(500)를 제작할 수 있다(도 3(A), 도 3(B) 참조).
이상으로부터, 본 발명의 일 양태인 트랜지스터를 제작할 수 있다. 또한, 본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명한 트랜지스터와 구성이 다른 트랜지스터에 대하여 설명한다.
도 6(A)는 트랜지스터(300)의 상면도이며, 도 6(B)는 도 6(A)의 E-F간의 단면도이다. 또한, 도 7(A)는 트랜지스터(400)의 상면도이며, 도 7(B)는 도 7(A)의 G-H간의 단면도이다.
도 2(B) 및 도 6(B)로부터, 트랜지스터(300)는 트랜지스터(200)와 비교하여 게이트 전극으로서 기능하는 제 3 전극(111)과 제 3 전극(117)의 형상이 다르다. 도 2(B)에 나타낸 트랜지스터(200)의 제 3 전극(111)은 단면 형상이 직사각형인데 비하여, 도 6(B)에 나타낸 트랜지스터(300)의 제 3 전극(117)은 단면 형상이 삼각형 또는 단면 형상이 곡선의 한 변을 가지는 대락 삼각형이다. 여기에서는, 제 3 전극(117)의 단면 형상이 곡선의 한 변을 가지는 대략 삼각형인 형태에 대하여 나타내고 있다.
또한, 트랜지스터(300)는 산화물 반도체막(105a, 105b) 사이에서, 제 3 전극(117)이 산화물 반도체막(105a, 105b)의 측벽과 게이트 절연막(109)을 통하여 각각 대향하고 있다. 이 때문에, 트랜지스터(300)의 제 3 전극(117)은 산화물 반도체막(105a, 105b)의 모든 측벽을 둘러싸도록 제 3 전극(117)이 형성되는 점에서, 트랜지스터(200)의 제 3 전극(111)과 같지만, 산화물 반도체막(105a, 105b)과의 사이에 위치하는 제 3 전극(117)이 간극을 가지고 있는 점은 트랜지스터(200)의 제 3 전극(111)과 다르다. 또한, 트랜지스터(300)에 있어서, 제 3 전극(117)은 산화물 반도체막(105a, 105b)의 모든 측벽과 게이트 절연막(109)을 통하여 대향하고 있는 제 3 전극(117)에 동전위가 인가되도록, 하나로 접합해 둘 필요가 있다. 또한, 도 6(A)에서 기판(101)과 게이트 절연막(109)과 층간 절연막(113)은 편의상 도시하지 않았다.
트랜지스터(300)는, 실시형태 1에 설명한 트랜지스터(100) 및 트랜지스터(200)와 비교하여 제 3 전극(117)을 가공할 때에 레지스트 마스크를 이용할 필요가 없기 때문에, 포토리소그래피 공정의 횟수를 삭감할 수 있어 제작 비용을 삭감할 수 있다. 또한, 제 3 전극(117)은 반드시 산화물 반도체막(105a, 105b)의 모든 측벽과 게이트 절연막(109)을 통하여 대향하기 때문에, 채널 형성 영역인 산화물 반도체막(105a, 105b)에 효율적으로 전계를 넓힐 수 있어, 양호한 트랜지스터 특성을 얻을 수 있다.
트랜지스터(400)는 도 7(B)에 나타낸 바와 같이 제 3 전극(117)의 형상이 트랜지스터(100), 트랜지스터(200) 및 트랜지스터(500)와 다른 것에 더하여 복수의 산화물 반도체막(105a, 105b, 105c)이 형성되어 있다.
트랜지스터(400)는 복수의 산화물 반도체막을 가지고 있고, 생산성을 향상시키기 위해서도 게이트 전극으로서 기능하는 제 3 전극(117)의 형상을 트랜지스터(300)와 마찬가지로 레지스트 마스크를 이용하여 가공하지 않고, 곡면을 포함하는 형상으로 하는 것이 바람직하다. 그러므로, 트랜지스터(400)의 제 3 전극(117)은 도 7(A)에 나타낸 바와 같이 폐루프 형상으로 형성된다. 또한, 트랜지스터(500)로 설명한 바와 같이, 폐루프 형상으로 형성되는 제 3 전극(117)에 동전위를 가하기 위해서는 제 1 전극, 제 2 전극 및 제 3 전극과는 다른 배선(도시하지 않음)을 형성하여 전기적으로 접속시키면 좋다. 그 외의 구성은, 실시형태 1에 설명한 트랜지스터와 같다. 또한, 도 7(A)에는 기판(101), 게이트 절연막(109)과, 층간 절연막(113) 및 배선(115)은 편의상 도시하지 않았다.
트랜지스터(300) 및 트랜지스터(400)에 있어서, 실시형태 1에 설명한 바와 같이, 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막의 막두께 횡방향의 길이에 대한 산화물 반도체막의 막두께의 비를 크게 함으로써, 스레시홀드 전압을 정방향으로 변동시킬 수 있다. i형화(진성화) 또는 실질적으로 i형화되어 있는 경우, 산화물 반도체막의 막두께는 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막의 막두께 횡방향의 길이에 대하여 9배 이상으로 하는 것이 바람직하다.
또한, 산화물 반도체막(105a, 105b)의 도너에 기인하는 캐리어 밀도에 의해, 바람직한 산화물 반도체막(105a, 105b)의 형상(특히, 막두께)은 다르다. 산화물 반도체막이 n형이면, 산화물 반도체막의 막두께는 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막의 막두께 횡방향의 길이에 대하여 11배 이상으로 하는 것이 바람직하다.
트랜지스터(100)와 마찬가지로, 트랜지스터(300) 및 트랜지스터(400)는 미세화에 적합하고, 산화물 반도체막을 병렬 또는 복수로 배치함으로써, 동작 속도를 늦추는 일 없이 높은 드레인 전류를 확보할 수 있다.
다음에, 상기 트랜지스터(300) 및 트랜지스터(400)의 제작 방법에 대하여 설명한다.
트랜지스터(300)에 있어서, 도 4(A) 및 도 4(B)에 대응하는 기판(101) 위에 제 1 전극(103)을 형성하는 공정으로부터, 제 2 전극(107a, 107b)을 형성하는 공정까지, 모두 실시형태 1에 설명한 공정과 마찬가지로 하여 이용할 수 있다.
제 1 전극(103), 산화물 반도체막(105a, 105b) 및 제 2 전극(107a, 107b) 위에 게이트 절연막(109)을, 실시형태 1에 설명한 방법을 이용하여 형성한다. 그 후, 제 3 전극(117)이 되는 도전막(114)을, 실시형태 1에 설명한 방법을 이용하여 형성한다. 여기까지의 공정으로 얻어진 구성을 도 8(A)에 나타낸다.
도전막(114)을 형성한 후, 포토리소그래피 공정을 행하지 않고, 즉 레지스트 마스크를 형성하지 않고, 에칭을 행한다. 본 공정의 에칭은 이방성 에칭인 드라이 에칭을 이용한다. 에칭의 조건은 재료에 맞추어 에칭 조건(에칭 시간, 온도 등)을 적절히 조절한다. 에칭의 종료는, 게이트 절연막(109)과 도전막(114)의 에칭 선택비를 고려하여, 적어도 도전막(114)의 제 2 전극(107a, 107b)과 중첩하고 있는 부분(도 8(A) 중의 두께(L1))이 모두 에칭되고, 게이트 절연막(109)의 일부가 노출될 때까지는 에칭을 행한다. 이 에칭 공정을 행함으로써, 도 8(B)에 나타낸 바와 같이 곡면을 포함하는 형상의 제 3 전극(117)을 형성할 수 있다. 이것은, 도전막(114)의 제 2 전극(107a, 107b)과 중첩하고 있는 부분(도 8(A) 중의 두께(L1))보다 도전막(114)의 산화물 반도체막(105a, 105b)과 게이트 절연막(109)을 통하여 대향하고 있는 부분(도 8(A) 중의 두께(L2))이 두껍기 때문에, 이방성 에칭을 행하여 두께(L1)만 에칭해도, 두께(L2)의 모든 것은 에칭되지 않는다. 따라서, 제 2 전극(107a, 107b)으로부터 제 1 전극(103)에 가까워짐에 따라 에칭량이 단계적으로 감소하기 때문에, 도 8(B)에 나타낸 바와 같이 제 3 전극(117)은 곡면을 포함하는 형상으로 가공된다.
다음에, 층간 절연막(113) 및 배선(115)의 형성은, 실시형태 1에 설명한 방법을 이용할 수 있다.
이상의 공정에 의해, 트랜지스터(300)를 제작할 수 있다(도 6(B) 참조).
또한, 트랜지스터(400)는 트랜지스터(300)의 제작 공정에 있어서, 제 2 전극이 되는 도전막 형성 후에, 복수의 산화물 반도체막을 형성할 수 있도록 포토리소그래피 공정에 의해 소망의 레지스트 마스크를 제작하고, 이 레지스트 마스크에 의해 에칭을 행함으로써 복수의 산화물 반도체막을 형성할 수 있다.
다른 제작 공정은, 트랜지스터(300)와 마찬가지로 하여 제작할 수 있다. 이상의 공정에 의해, 트랜지스터(400)를 제작할 수 있다(예를 들면, 도 7(B) 참조).
이상으로부터, 본 발명의 일 양태인 트랜지스터를 제작할 수 있다. 또한, 본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
실시형태 1 및 실시형태 2에 나타낸 트랜지스터를 가지는 회로를 이용한 형태에 대하여 설명한다.
실시형태 1 및 실시형태 2에 나타낸 트랜지스터는 드레인 전류 및 드레인 내압이 높기 때문에, 에어콘, 냉장고, 밥솥, 태양광 발전 시스템 등의 인버터 기술을 응용한 가전제품, 노트형 퍼스널 컴퓨터(PC)를 비롯한 배터리 구동형 휴대 정보 단말 기기, 스트로브 등의 전력 증폭 장치, 전기 자동차 등의 DC/DC(직류/직류) 컨버터 회로, 모터 제어 회로, 오디오 증폭기, 논리 회로, 스위치 회로, 고주파 리니어 증폭기 등에 이용할 수 있다.
여기서, 실시형태 1 및 실시형태 2에 나타낸 트랜지스터를 이용하여 구성되는 인버터를 구비한 태양광 발전 시스템의 일례에 대하여, 도 9를 참조하여 설명한다. 또한, 여기에서는, 주택 등에 설치되는 태양광 발전 시스템의 구성의 일례에 대하여 나타낸다.
도 9에 나타낸 주택용의 태양광 발전 시스템은 태양광 발전의 상황에 따라, 전력의 공급 방식을 변경하는 시스템이다. 예를 들면, 맑은 날 등 태양광 발전이 행해지는 상황에 있어서는, 태양광 발전에 의해 생긴 전력을 가정 내에서 소비하고, 또한, 잉여 전력은 전력회사로부터의 배전선(414)에 공급한다. 한편, 태양광 발전에 의한 전력이 부족한 야간이나 우천시에는, 배전선(414)으로부터 전기의 공급을 받아, 그것을 가정 내에서 소비한다.
도 9에 나타낸 주택용 태양광 발전 시스템은 태양광을 전력(직류)으로 변환하는 태양전지 패널(401)이나, 그 전력을 직류로부터 교류로 변환하는 인버터(404) 등을 포함한다. 인버터(404)로부터 출력되는 교류 전력은 각종의 전기 기구(410)를 동작시키는 전력으로서 사용된다.
여분의 전력은, 배전선(414)을 통하여 가정 외로 공급된다. 즉, 이 시스템을 이용하여 전력의 매각이 가능하다. 직류 개폐기(402)는 태양전지 패널(401)과 인버터(404)와의 접속 또는 차단을 선택하기 위해 설치되어 있다. 또한, 교류 개폐기(408)는 배전선(414)과 접속되는 트랜스(412)와, 분전반(406)과의 접속 또는 차단을 선택하기 위해 설치되어 있다.
상기 인버터에, 개시하는 발명의 트랜지스터를 적용함으로써, 신뢰성이 높고, 저렴한 태양광 발전 시스템을 실현할 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시예 1]
본 실시예에서는, 상기 실시형태에 설명한 트랜지스터의 이차원 디바이스 시뮬레이터를 이용한 계산 결과에 대하여 설명한다.
본 실시예에서는, Silvaco사 제품인 디바이스 시뮬레이터 「Atlas」를 이용했다. 또한, 실제의 계산에 이용한 트랜지스터의 구조를 도 10(A)에 나타낸다. 계산에 이용한 트랜지스터의 구조는 도 1(A)에 나타낸 구조를 간이화한 것으로, 도 10(A)에 나타낸 트랜지스터 구조에 있어서, 도 1(A)에 나타낸 트랜지스터 구조와 동일한 개소에 대해서는 같은 해치 패턴으로서 나타냈다.
도 10(A)에 나타낸 트랜지스터 구조에 있어서, 드레인 전극으로서 기능하는 제 1 전극(103)에 있어서의 두께(T_D)는 0.75μm, 제 1 전극(103)과 게이트 전극으로서 기능하는 제 3 전극(111)과의 사이에 형성되는 게이트 절연막(109)의 두께(T_OX)는 0.2μm, 채널 형성 영역인 산화물 반도체막(105a, 105b)의 두께(T_OS)는 5μm, 산화물 반도체막(105a, 105b)의 길이(실시형태 1에서의 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 상당함)(L_OS)는 0.55μm, 제 3 전극(111)의 길이(L_GE)는 2μm로 하여 계산을 행하였다. 이 트랜지스터의 채널 길이는 T_OS이며, 채널폭(W_OS)(도시하지 않음)은 100μm로 했다.
또한, 비교로서 채널 길이가 T_OS(5μm)이며, 채널폭이 200μm로 한 횡형 트랜지스터에 대해서도 계산을 행하였다(도 10(B) 참조).
또한, 계산을 행함에 있어서, 산화물 반도체막은 i형화(진성화) 또는 실질적으로 i형화한 것으로 간주하고, 도너 밀도(Nd)를 1×1013/cm3로 하고, 게이트 절연막의 유전율을 4.0으로 하고, 산화물 반도체막의 유전율을 15.0으로 하고, 산화물 반도체막의 이동도를 7.0 cm2/Vs로 하고, 산화물 반도체막의 일 함수를 4.3 eV로 하고, 산화물 반도체막의 밴드 갭을 3.15 eV로 하고, 300 K에서의 전도대의 실효 상태 밀도를 5.0×1018/cm3로 하고, 300 K에서의 가전자대의 실효 상태 밀도를 5.0×1018/cm3로 하고, 소스 전극 또는 드레인 전극의 한쪽으로서 기능하는 제 1 전극(103)의 일 함수를 4.3 eV로 하고, 드레인 전극 또는 소스 전극의 다른 한쪽으로서 기능하는 제 2 전극(107a, 107b)의 일 함수를 4.3 eV로 하고, 게이트 전극으로 기능하는 제 3 전극(111)의 일 함수를 4.6 eV로 했다.
계산으로부터 얻어진 게이트 전압(Vg)－드레인 전류(Id) 특성을 도 11에 나타냈다. 종형 트랜지스터 및 횡형 트랜지스터를 비교하면, 도 10(A)에 나타낸 종형 트랜지스터는 도 10(B)에 나타낸 횡형 트랜지스터에 비해, 높은 온 오프비를 얻을 수 있다는 것을 확인할 수 있었다. 또한, 도 11에 나타낸 Vg－Id 곡선은 소스 전극 및 드레인 전극간의 전압(드레인 전압：약기 Vd)을 10 V로 했을 때의 Vg－Id 특성이다.
이것은, 종형 트랜지스터로 함으로써, 소스 전극(제 2 전극(107a, 107b))과 산화물 반도체막(105a, 105b)과 물리적으로 접촉하는 면적이 횡형 트랜지스터에 비해 작고, 오프 전류가 저감했기 때문이라고 할 수 있다.
다음에, 산화물 반도체막을 n형으로 한 경우에 대한 계산 결과를 나타낸다. 계산에 이용한 트랜지스터 및 파라미터는 산화물 반도체막(105a, 105b)의 폭(L_OS)을 0.45μm로 하고, 도너 밀도(Nd)를 1.0×1016/cm3로 한 것 이외에는 모두 상기 계산에서 이용한 것과 같다. 비교 대상은, 도 10(B)에 나타낸 횡형 트랜지스터로 했다.
계산으로부터 얻어진 Vg－Id 특성을 도 12에 나타냈다. n형 산화물 반도체막을 이용한 종형 트랜지스터에 있어서도, 횡형 트랜지스터에 비해 높은 온 오프비를 얻을 수 있다는 것을 확인할 수 있었다. 또한, 도 12에 나타낸 Vg－Id 곡선도 드레인 전압을 10 V로 했을 때의 Vg－Id 특성이다.
이상으로부터, 본 발명의 일 양태인 종형 트랜지스터는 산화물 반도체막(105a, 105b)의 길이(L_OS)에 대한 산화물 반도체막(105a, 105b)의 두께(T_OS)를 두껍게 함으로써 온 오프비를 실현할 수 있다는 것을 확인할 수 있었다.
[실시예 2]
본 실시예에서는, 실시예 1과는 다른 계산 결과에 대하여 설명한다. 본 실시예에서는 도 10(A)에 나타낸 트랜지스터에 있어서, 산화물 반도체막(105a, 105b)의 길이(L_OS)에 대한 산화물 반도체막(105a, 105b)의 두께(T_OS)를 변화시켰을 때의 게이트 전압-드레인 전류 특성에 대하여 계산했다. 또한, 본 실시예에 있어서도, Silvaco사 제품인 디바이스 시뮬레이터 「Atlas」를 이용했다.
조건 1은 T_OS/L_OS = 3으로 하고, 조건 2는 T_OS/L_OS = 6으로 하고, 조건 3은 T_OS/L_OS = 9로 하고, 조건 4는 T_OS/L_OS = 12로 한다. 또한, 도 10(A)에 나타낸 트랜지스터 구조에 있어서의 다른 파라미터는 실시예 1과 마찬가지이다.
계산으로부터 얻어진 Vg－Id 특성을 도 13에 나타냈다. 또한, 도 13에 나타낸 Vg－Id 특성도 드레인 전압은 10 V로 했다.
도 13으로부터, T_OS/L_OS의 값이 커짐에 따라, 스레시홀드 전압이 정방향으로 변동해 가는 것을 확인할 수 있었다. 즉, 본 발명의 일 양태인 종형 트랜지스터는 제 1 전극(103)의 상면 일부에 접하는 산화물 반도체막(105a, 105b)의 막두께 횡방향의 길이에 대한 산화물 반도체막(105a, 105b)의 막두께의 비를 크게 함으로써, 스레시홀드 전압을 정방향으로 변동(노멀리 오프(normally off)화)시킬 수 있다고 할 수 있다.
100：트랜지스터 101：기판
103：제 1 전극 105a：산화물 반도체막
105b：산화물 반도체막 105c：산화물 반도체막
107a：제 2 전극 107b：제 2 전극
107c：제 2 전극 109：게이트 절연막
111：제 3 전극 113：층간 절연막
115：배선 117：제 3 전극
200：트랜지스터 300：트랜지스터
400：트랜지스터 401：태양전지 패널
402：직류 개폐기 404：인버터
406：분전반 408：교류 개폐기
410：전기 기구 414：배전선
412：트랜스 500：트랜지스터

Claims (24)

  1. 제 1 전극과,
    상기 제 1 전극에 접하여 형성되는 제 1 및 제 2 산화물 반도체막과,
    상기 제 1 및 제 2 산화물 반도체막을 사이에 두고 상기 제 1 전극과 중첩하는 제 2 전극과,
    적어도 상기 제 1 전극 및 상기 제 1 및 제 2 산화물 반도체막을 덮는 게이트 절연막과,
    상기 게이트 절연막에 접하고, 적어도 상기 제 1 및 제 2 산화물 반도체막의 사이에 형성되는 제 3 전극을 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 전극은 폐(閉)루프 형상인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 3 전극은 상기 게이트 절연막을 사이에 두고 상기 제 1 및 제 2 산화물 반도체막의 모든 측벽과 대향하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽으로서 기능하고,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 상기 제 1 및 제 2 산화물 반도체막의 막두께는, 상기 제 1 및 제 2 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 9배 이상으로 설정되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이상인 경우, 상기 제 1 및 제 2 산화물 반도체막의 막두께는, 상기 제 1 및 제 2 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 11배 이상으로 설정되는, 반도체 장치.
  7. 제 1 전극과,
    상기 제 1 전극에 접하여 형성되는 제 1 및 제 2 산화물 반도체막과,
    상기 제 1 및 제 2 산화물 반도체막을 사이에 두고 상기 제 1 전극과 중첩하는 제 2 전극과,
    적어도 상기 제 1 전극 및 상기 제 1 및 제 2 산화물 반도체막을 덮는 게이트 절연막과,
    상기 게이트 절연막에 접하고, 적어도 상기 제 1 및 제 2 산화물 반도체막의 사이에 형성되는 제 3 전극을 포함하고,
    상기 제 1 및 제 2 산화물 반도체막의 각각의 막두께가 상기 제 1 전극과 접하는 상기 제 1 및 제 2 산화물 반도체막의 각 측벽의 두께보다 두꺼운, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 3 전극은 폐(閉)루프 형상인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 3 전극은 상기 게이트 절연막을 사이에 두고 상기 제 1 및 제 2 산화물 반도체막의 모든 측벽과 대향하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽으로서 기능하고,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제 1 및 제 2 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 상기 제 1 및 제 2 산화물 반도체막의 막두께는, 상기 제 1 및 제 2 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 9배 이상으로 설정되는, 반도체 장치.
  12. 제 7 항에 있어서,
    상기 제 1 및 제 2 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이상인 경우, 상기 제 1 및 제 2 산화물 반도체막의 막두께는, 상기 제 1 및 제 2 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 11배 이상으로 설정되는, 반도체 장치.
  13. 제 1 전극과,
    상기 제 1 전극에 접하여 형성되는 제 1, 제 2 및 제 3 산화물 반도체막과,
    상기 제 1, 제 2 및 제 3 산화물 반도체막을 사이에 두고 상기 제 1 전극과 중첩하는 제 2 전극과,
    적어도 상기 제 1 전극 및 상기 제 1, 제 2 및 제 3 산화물 반도체막을 덮는 게이트 절연막과,
    상기 게이트 절연막에 접하고, 적어도 상기 제 1 및 제 2 산화물 반도체막의 사이와 상기 제 2 산화물 반도체막과 상기 제 3 반도체막 사이에 형성되는 제 3 전극을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 3 전극은 폐(閉)루프 형상인, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 3 전극은 상기 게이트 절연막을 사이에 두고 상기 제 1, 제 2 및 제 3 산화물 반도체막의 모든 측벽과 대향하는, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽으로서 기능하고,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제 1, 제 2 및 제 3 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 막두께는, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 9배 이상으로 설정되는, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 제 1, 제 2 및 제 3 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이상인 경우, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 막두께는, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 11배 이상으로 설정되는, 반도체 장치.
  19. 제 1 전극과,
    상기 제 1 전극에 접하여 형성되는 제 1, 제 2 및 제 3 산화물 반도체막과,
    상기 제 1, 제 2 및 제 3 산화물 반도체막을 사이에 두고 상기 제 1 전극과 중첩하는 제 2 전극과,
    적어도 상기 제 1 전극 및 상기 제 1, 제 2 및 제 3 산화물 반도체막을 덮는 게이트 절연막과,
    상기 게이트 절연막에 접하고, 적어도 상기 제 1 및 제 2 산화물 반도체막의 사이와 상기 제 2 산화물 반도체막과 상기 제 3 반도체막 사이에 형성되는 제 3 전극을 포함하고,
    상기 제 1, 제 2 및 제 3 산화물 반도체막의 각각의 두께는 상기 제 1 전극과 접하는 상기 제 1, 제 2 및 제 3 산화물 반도체막의 각 측벽의 두께보다 두꺼운, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 3 전극은 폐(閉)루프 형상인, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 제 3 전극은 상기 게이트 절연막을 사이에 두고 상기 제 1, 제 2 및 제 3 산화물 반도체막의 모든 측벽과 대향하는, 반도체 장치.
  22. 제 19 항에 있어서,
    상기 제 1 전극은 소스 전극 및 드레인 전극의 한쪽으로서 기능하고,
    상기 제 2 전극은 상기 소스 전극 및 상기 드레인 전극의 다른 한쪽으로서 기능하고,
    상기 제 3 전극은 게이트 전극으로서 기능하는, 반도체 장치.
  23. 제 19 항에 있어서,
    상기 제 1, 제 2 및 제 3 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이하인 경우, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 막두께는, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 9배 이상으로 설정되는, 반도체 장치.
  24. 제 19 항에 있어서,
    상기 제 1, 제 2 및 제 3 산화물 반도체막의 도너 밀도가 1.0×1013/cm3 이상인 경우, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 막두께는, 상기 제 1, 제 2 및 제 3 산화물 반도체막의 상기 제 1 전극과 접하는 변의 길이에 대하여 11배 이상으로 설정되는, 반도체 장치.
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