KR20120085929A - 비평면 게르마늄 양자 우물 장치 - Google Patents

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윌리 라츠마디
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벤자민 추-쿵
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빈 와이 진
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Abstract

비평면 게르마늄 양자 우물 구조를 형성하기 위한 기법이 개시된다. 특히, 양자 우물 구조는 그룹 Ⅳ 또는 Ⅲ-Ⅴ 반도체 재료를 이용하여 구현될 수 있으며, 게르마늄 핀 구조를 포함한다. 하나의 예시적인 경우에, 비평면 양자 우물 장치가 제공되며, 비평면 양자 우물 장치는 기판(예를 들어, SiGe 또는 GaAs 버퍼 온 실리콘), Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층(예를 들어, SiGe 또는 GaAs 또는 AlGaAs), (예를 들어 델타/변조 도핑된) 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 포함한다. 양자 우물 구조 내에 비도핑된 게르마늄 핀 구조가 형성되며, 핀 구조 상부에 상부 배리어 층이 증착된다. 핀 구조를 가로질러 게이트 금속이 증착될 수 있다. 핀 구조의 각각의 단부에 드레인/소스 영역이 형성될 수 있다.

Description

비평면 게르마늄 양자 우물 장치{NON-PLANAR GERMANIUM QUANTUM WELL DEVICES}
에피택셜하게 성장된 반도체 헤테로구조(epitaxially grown semiconductor heterostructure) 내, 전형적으로 Ⅲ-Ⅴ 또는 실리콘-게르마늄/게르마늄(SiGe/Ge) 재료 시스템 내에 형성된 양자 우물 트랜지스터 장치는 델타 도핑으로 인한 감소된 불순물 산란과 함께 낮은 유효 질량으로 인한 트랜지스터 채널 내에서의 예외적으로 높은 캐리어 이동도를 제공한다. 추가적으로, 이들 장치는 예외적으로 높은 구동 전류 성능을 제공한다. 그러나, 양자 우물 트랜지스터가 에피택셜하게 성장된 헤테로구조 내에 형성되므로, 결과적인 구조는 몇 개의 수직 에피택셜 층으로 구성되어, 오직 평면 유형의 양자 우물 장치만이 형성되는 것을 허용한다.
도 1은 본 발명의 일 실시예에 따른 비평면 게르마늄 양자 우물 장치를 생성하는데 사용될 수 있는 예시적인 양자 우물 성장 구조의 단면 측면도를 도시한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 양자 우물 성장 구조로부터의 캡 층의 제거를 도시한다.
도 3은 본 발명의 일 실시예에 따른 도 2의 양자 우물 성장 구조 상의 하드마스크의 증착 및 패터닝을 도시한다.
도 4는 본 발명의 일 실시예에 따른 도 3의 양자 우물 성장 구조 상에 게르마늄 핀 구조를 형성하는 STI(shallow trench isolation) 에칭을 도시한다.
도 5는 본 발명의 일 실시예에 따른 도 4의 양자 우물 성장 구조의 게르마늄 핀 구조 주위의 유전체 재료의 증착 및 평탄화를 도시한다.
도 6은 본 발명의 일 실시예에 따른 도 5의 양자 우물 성장 구조의 STI 유전체 재료를 함몰하는 에칭을 도시한다.
도 7은 본 발명의 일 실시예에 따른 도 6의 양자 우물 성장 구조의 게르마늄 핀 구조 상의 게이트 전극 형성을 도시한다.
도 8은 본 발명의 일 실시예에 따른 구성된 도 7에 도시된 장치의 사시도를 도시한다.
도 9는 본 발명의 일 실시예에 따른 게르마늄 핀 기반 변조 도핑된 양자 우물 구조를 형성하기 위한 방법을 도시한다.
비평면 게르마늄 양자 우물 구조를 형성하기 위한 기법이 개시된다. 특히, 양자 우물 구조는 하이브리드(hybrid) 구조를 효율적으로 제공하기 위해 그룹 Ⅳ 또는 Ⅲ-Ⅴ 반도체 재료를 이용하여 구현될 수 있으며 게르마늄 핀 구조(germanium fin structure)를 포함한다. 예를 들어, 변조/델타(modulation/delta) 도핑된 비평면 장치 내에서 단 채널 효과(short channel effect) 및 게이트 길이(Lg) 확장성(scalability)을 개선하기 위해 기법이 사용될 수 있다. 변조/델타 도핑된 장치의 높은 이동도 이득(mobility benefit)을 유지하면서, 동시에 핀 기반 장치의 정전기 이득(electrostatics benefit)이 달성된다.
일반적인 개관
전술된 바와 같이, 에피택셜하게 성장된 반도체 헤테로구조 내, 전형적으로 Ⅲ-Ⅴ 재료 시스템 내에 형성된 양자 우물 트랜지스터 장치는 변조 델타 도핑(modulation delta doping)으로 인한 감소된 불순물 산란(impurity scattering)과 함께 낮은 유효 질량(effective mass)으로 인한 트랜지스터 채널 내의 예외적으로 높은 캐리어 이동도(carrier mobility)를 제공한다. 이들 통상적인 장치는 예외적으로 높은 구동 전류 성능을 제공한다. 이러한 양자 우물 시스템은 전형적으로 평면 아키텍처를 이용하여 제조된다.
FinFET 구조(예를 들어, 이중 게이트(double-gate), 삼중 게이트(tri-gate) 및 주변 게이트(surround gate) 구조)와 같은 비평면 트랜지스터 아키텍처는 정전기 및 단 채널 효과를 개선시키기 위해 사용될 수 있으며, 그에 따라 Lg 확장성을 가능하게 한다. 그러나, 이러한 비평면 아키텍처는 일반적으로 에피택셜하게 성장된 헤테로구조 내에 형성된 높은 품질 및 높은 이동도의 도핑된 양자 우물 트랜지스터와 양립 가능하지 않은 것으로 여겨진다.
따라서, 본 발명의 일 실시예에 따른, 변조 도핑된 비평면 Ge 양자 우물 트랜지스터 장치가 제공된다. 장치는 Ge, SiGe, Si, 및/또는 갈륨 아르세나이드(GaAs), 알루미늄 아르세나이드(AlAs)와 같은 반도체 헤테로구조로부터 형성될 수 있다. 그룹 Ⅳ 또는 Ⅲ-Ⅴ 재료를 이용하여 제조된 임의의 개수의 에피택셜하게 성장된 헤테로구조가 게르마늄 핀 기반 채널을 이용하여 구성될 수 있다. 장치는 예를 들어 보다 큰 밴드 갭(band gap) 재료 내의 델타 도핑을 포함할 수 있으며, 이는 보다 낮은 밴드 갭 재료를 변조 도핑한다. 보다 낮은 밴드 갭 재료는 보다 큰 밴드 갭 재료 및 델타 도핑 후에 에피택셜하게 성장된다. 헤테로구조는 하나 이상의 좁은 핀 내로 패터닝되고 에칭될 수 있으며, 그들 핀 내에서 델타/변조 도핑된 보다 낮은 밴드 갭 재료는 장치의 활성 본체(active body)를 형성한다.
장치를 제조하기 위한 공정 흐름은 예를 들어 STI(shallow trench isolation), 게이트 스택, 소스/드레인 영역, 및 콘택트 형성을 포함하는 통상적인 실리콘 기반 비평면 장치(silicon based non-planar device)를 제조하는데 사용된 공정 흐름과 유사한 방식으로 구현될 수 있다. 그러나, 장치의 활성 본체 내에 높은 수준의 도핑을 포함하는 통상적인 비평면 장치에 비해, 게르마늄 핀 구조의 활성 본체는 (장치가 변조/델타 도핑되므로) 도펀트(dopant)를 포함하지 않으며, 이는 개선된 쿨롱 산란(Coulomb scattering)으로 인해 캐리어 이동도에 대한 상당한 향상을 제공한다.
비평면 비도핑된 Ge 핀 기반 장치는 일반적으로 반도체 헤테로구조 내에 형성된 통상적인 변조 도핑된 평면 양자 우물 장치에 비해 상당한 Lg 및 문턱 전압(Vt) 확장성을 포함하는 개선된 장치 정전기(device electrostatics)를 나타낸다. 다른 장점은 본 명세서에 비추어 명백할 것이다. 예를 들어, 본 발명의 일 실시예에 따른 구성된 Ⅲ-Ⅴ/Ge 하이브리드 시스템의 하나의 장점은 STI 에칭이 단지 Ge/Ⅲ-Ⅴ 인터페이스에만 취해지는 STI 공정에서 (배리어 층 내의) Ⅲ-Ⅴ 재료와 (핀 구조 내의) Ge 사이에서의 에칭 선택성이 사용될 수 있다는 것이다.
따라서, 요구된 Ge 양자 우물 구조를 고려하면, 본 발명의 일 실시예에 따른 (게이트, 소스 및 드레인 영역, 및 콘택트 등과 함께) 핀 구조가 형성될 수 있다. 그래서, 하나의 예시적인 실시예에 따라, 변조 도핑된 비평면 Ge 양자 우물 트랜지스터 장치의 형성은, Ge 핀 구조의 형성 전에, 하부에 있는 양자 우물 구조(또는 양자 우물 구조의 임의의 부분)의 성장을 일반적으로 포함할 수 있다. 대안적인 실시예는 양자 우물 구조가 미리 사전 형성되고 Ge 핀 구조가 그 내부에 나중에 형성된다고 가정한다.
양자 우물 구조
도 1은 본 발명의 일 실시예에 따른 비평면 게르마늄 양자 우물 장치를 생성하는데 사용될 수 있는 예시적인 Ge 양자 우물 성장 구조의 단면 측면도를 도시한다. 양자 우물 성장 구조는 예를 들어 캡 층(capping layer)을 갖는 통상적인 SiGe/Ge 또는 GaAs/Ge 양자 우물 구조일 수 있다. 그러나, 전술된 바와 같이, 본 발명의 일 실시예에 따른 형성된 변조/델타 도핑된 비평면 Ge 양자 우물 트랜지스터 장치가 본 명세서에 비추어 명백한 바와 같이 다양한 Ⅳ 또는 Ⅲ-Ⅴ 재료, 도핑 층, 및 버퍼 층을 이용하여 구성된 임의의 개수의 양자 우물 성장 구조를 이용하여 구현될 수 있다. 청구된 발명은 임의의 특정한 양자 우물 성장 구성에 제한되도록 의도되지 않는다.
도 1에서 알 수 있는 바와 같이, 양자 우물 성장 구조는 기판을 포함하며, 기판 상에 핵형성 층(nucleation layer) 및 버퍼 층(buffer layer)이 형성된다. 구조는 그룹 Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층을 더 포함하며, 그룹 Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층 상에 도핑 층(doping layer)이 형성되고, 도핑 층 상에 스페이서 층(spacer layer)이 형성되며, 스페이서 층 상에 Ge 양자 우물 층이 형성된다. Ge 양자 우물 층 상에 캡 층이 제공된다. 이들 각각의 예시적인 층은 차례로 논의될 것이다. 다른 실시예는 보다 적은 개수의 층(예를 들어, 보다 적은 개수의 버퍼 층, 및/또는 캡 층 없음(no capping layer)) 또는 보다 많은 개수의 층(예를 들어, 양자 우물 층 아래의 추가 스페이서 및/또는 도핑된 층) 또는 (예를 들어, 상이한 반도체 재료, 제제(formulation), 및/또는 도펀트를 이용하여 형성된) 상이한 층을 포함할 수 있다. 층은 설정된 반도체 공정(예를 들어, 금속 유기물 화학 기상 증착(metal organic chemical vapor deposition), 분자 빔 에피택시(molecular beam epitaxy), 포토리소그래피, 또는 다른 이러한 적절한 공정)을 사용하여 임의의 적절한 층 두께 및 다른 요구된 층 매개변수를 이용하여 구현될 수 있고, 그렇지 않았다면 격자 다양한 재료(otherwise lattice diverse material)의 이웃하는 층 사이에서의 격자 상수 정합(lattice constant match)을 개선하기 위해 (예를 들어, 선형 또는 계단 방식으로) 차등될 수 있다. 일반적으로, 구조의 특정 층 및 차원은 요구된 장치 성능, 제조 능력, 및 사용된 반도체 재료와 같은 요인에 따라 달라질 것이다.
기판은 전형적으로 구현되는 바와 같이 구현될 수 있고, 본 명세서에서는 임의의 개수의 적절한 기판 유형 및 재료(예를 들어, p형, n형, 중성 유형, 실리콘, 게르마늄, 높거나 낮은 비저항(resistivity), 오프컷(off-cut) 또는 비 오프컷(not off-cut), 벌크(bulk), SOI(silicon-on-insulator) 등)가 사용될 수 있다. 하나의 예시적인 실시예에서, 기판은 벌크 Si 기판이다. 또 다른 예시적인 실시예에서, 기판은 벌크 Ge 기판이다. 다른 실시예는 SOI(silicon-on-insulator) 또는 GeOI(germanium on insulator) 또는 SiGeOI(SiGe on insulator)와 같은 반도체-온-절연체(semiconductor on insulator) 구성을 사용할 수 있다.
핵형성 층 및 버퍼 층은 기판 상에 형성되고, 또한 전형적으로 구현되는 바와 같이 구현될 수 있다. 하나의 특정한 예시적인 실시예에서, 핵형성 층 및 버퍼 층은 SiGe(예를 들어, 60% Ge) 또는 GaAs로 형성되고, 대략 0.5 내지 2.0㎛의 전체 두께(예를 들어, 핵형성 층은 대략 25nm 내지 50nm의 두께이고, 버퍼 층은 대략 0.3㎛ 내지 1.9㎛의 두께임)를 갖는다. 알려진 바와 같이, 핵형성 층 및 버퍼 층은 예를 들어 GaAs 재료와 같은 Ⅲ-Ⅴ 재료의 원자 이중층(atomic bi-layer)으로 최하 기판 테라스(lowest substrate terrace)를 채우기 위해 사용될 수 있다. 핵형성 층은 반위상의 도메인이 없는 가상 극성 기판(anti-phase domain-free virtual polar substrate)을 생성하기 위해 사용될 수 있고, 버퍼 층은 양자 우물 구조에 대한 압축 변형(compressive strain) 및/또는 기판과 배리어 층 사이의 격자 부정합의 제어를 제공할 수 있는 디스로케이션 필터링 버퍼(dislocation filtering buffer)를 제공하기 위해 사용될 수 있다. 버퍼 층은 차등식 버퍼(graded buffer)를 또한 포함할 수 있으며, 차등식 버퍼는 통상적으로 구현되는 바와 같이 구현될 수 있다. 알려진 바와 같이, 차등식 버퍼 층을 형성함으로써, 디스로케이션(dislocation)은 기판과 Ⅳ/Ⅲ-Ⅴ 재료 배리어 층 (및/또는 임의의 개재된 층) 사이의 격자 부정합을 효율적으로 제어하기 위해 그 내부에서 상대적으로 대각선인 평면을 따라 미끄러질 수 있다. 명백한 바와 같이, 이러한 차등식 층은 양자 우물 구조 또는 스택의 다른 위치에서 사용될 수 있다. 본 발명의 일 실시예로부터 유익할 수 있는 다른 양자 우물 구조가 핵형성 층 및/또는 버퍼 층 없이 구현될 수 있다는 것을 주목하자. 예를 들어, 충분히 유사한 격자 상수를 갖는 재료를 이용하여 구현되는 기판 및 배리어 층을 갖는 실시예가 차등식 버퍼 없이 구현될 수 있다.
Ⅳ/Ⅲ-Ⅴ 배리어 층은 이러한 예시적인 실시예에서 핵형성 층 및 버퍼 층 상에 형성되고, 또한 통상적으로 구현되는 바와 같이 구현될 수 있다. 하나의 특정한 예시적인 실시예에서, 배리어 층은 Si1 - xGex(x는 60과 같이 40 내지 80의 범위 내에 있음), 또는 GaAs, 또는 Al1 - xGaxAs(x는 70과 같이 50 내지 90의 범위 내에 있음)를 이용하여 구현되고, 4nm 내지 120nm의 범위 내의 (예를 들어, 100nm +/- 20nm인) 두께를 갖는다. 일반적으로, 배리어 층은 상부에 있는 양자 우물 층을 형성하는 재료의 밴드 갭보다 높은 밴드 갭을 갖는 재료로 형성되고, 트랜지스터 채널 내의 캐리어를 충전시키는 전위 배리어(potential barrier)를 제공하기에 충분한 두께를 갖는다. 이해되는 바와 같이, 배리어 층의 실제 구성(makeup) 및 두께는 기판 및 양자 우물 층 재료 및/또는 두께와 같은 요인에 따라 달라질 것이다. 본 명세서에 비추어 이해되는 바와 같이, 많은 이러한 배리어 재료 및 구성이 본 명세서에서 사용될 수 있다.
도핑 층은 이러한 예시적인 양자 우물 성장 구조 내의 배리어 층 상에(또는 내에) 형성되고, 또한 통상적으로 구현되는 바와 같이 구현될 수 있다. 일반적으로, 배리어 층은 양자 우물 층에 캐리어를 제공하기 위해 도핑 층에 의해 도핑될 수 있다. 도핑 층은 예를 들어 델타 도핑(또는 변조 도핑)될 수 있다. SiGe 재료 배리어 층을 이용하는 n형 장치인 경우에, 도핑은 예를 들어 붕소 및/또는 텔루륨 불순물을 이용하여 구현될 수 있고, p형 장치인 경우에, 도핑 층은 예를 들어 베릴륨(Be) 및/또는 탄소를 이용하여 구현될 수 있다. 도핑 층의 두께는 도핑의 유형 및 사용된 재료와 같은 요인에 따라 달라질 것이다. 예를 들어, 하나의 예시적인 실시예에서, 도핑 층은 대략 3Å 내지 15Å 사이의 두께를 갖는 붕소 델타 도핑된 Si40Ge60의 층이다. 또 다른 실시예에서, 도핑 층은 대략 15Å 내지 60Å 사이의 두께를 갖는 Be 변조 도핑된 GaAs의 층이다. 도핑은 예를 들어 Ge 양자 우물 층의 채널 내에서 유용한 시트 캐리어 농도(sheet carrier concentration)에 기반하여 선택될 수 있다. 본 명세서에 비추어 이해되는 바와 같이, 본 발명의 일 실시예는 임의의 유형의 적절한 도핑 층 또는 도핑 층들을 갖는 양자 우물 구조를 이용하여 구현될 수 있다.
스페이서 층은 도핑 층 상에(또는 상부에) 형성되고, 또한 통상적으로 구현되는 바와 같이 구현될 수 있다. 하나의 특정한 예시적인 실시예에서, 스페이서 층은 Si1 - xGex(x는 60과 같이 40 내지 80의 범위 내에 있음), 또는 GaAs, 또는 Al1 -xGaxAs(x는 70과 같이 50 내지 90의 범위 내에 있음)를 이용하여 구현되고, 0.2nm 내지 70nm의 범위 내의 (예를 들어, 5nm인) 두께를 갖는다. 일반적으로, 스페이서 층이 반도체 채널로서 작용하므로 스페이서 층은 양자 우물에 대한 압축 변형을 제공하도록 구성될 수 있다. 본 발명의 일 실시예로부터 유익할 수 있는 다른 양자 우물 구조가 스페이서 층 없이 구현될 수 있다는 것을 주목하자.
양자 우물 층은 또한 통상적으로 구현되는 바와 같이 구현될 수 있다. 일반적으로, 양자 우물 층은 대략 20Å 내지 500Å의 예시적인 두께를 갖는 비도핑된 게르마늄을 이용하여 구현된다. 이해되는 바와 같이, 많은 다른 양자 우물 층 구성이 본 명세서에서 사용될 수 있다. 보다 일반적인 의미에서, 양자 우물 층은 Ⅳ/Ⅲ-Ⅴ 배리어 층의 밴드 갭보다 작은 밴드 갭을 갖고, 비도핑되며, 메모리 셀 또는 논리 회로를 위한 트랜지스터와 같은 주어진 애플리케이션에 대해 적절한 채널 전도도를 제공하기에 충분한 두께를 갖는다. 양자 우물 층은 배리어 층, 상부 배리어 층 또는 양자 모두에 의해 변형될 수 있다.
전술된 바와 같이 일반적으로 양자 우물 층을 통한 기판을 포함하는 장치 스택의 형성 후에, 캡 층이 양자 우물 층 상부에 형성될 수 있다. 하나의 특정한 예시적인 실시예에서, 캡 층은 SiGe 또는 Si를 이용하여 구현되고, 2 내지 10nm의 범위 내의 (예를 들어, 6nm인) 두께를 갖는다. 이해되는 바와 같이, 하부에 있는 게르마늄 양자 우물 층을 보호하기 위해 다른 적절한 캡 층 재료가 사용될 수 있다.
Ge 핀 기반 및 변조 도핑된 양자 우물 장치
도 2 내지 도 8은 본 발명의 일 실시예에 따른 구성된 Ge 핀 기반 양자 우물 구조의 형성을 단면도 및 사시도로 도시한다. 이해되는 바와 같이, 핀 기반 구조는 도 1에 도시된 장치 스택 상에, 또는 비도핑된 Ge 채널을 갖는 임의의 개수의 다른 변조/델타 도핑된 양자 우물 성장 구조 상에 형성될 수 있다. 평탄화(예를 들어, 화학 기계적 연마, 또는 CMP) 및 후속하는 세정 공정과 같은 중간 처리가 비록 명시적으로 논의되지는 않을지라도 이러한 중간 처리가 형성 공정을 통해 포함될 수 있다는 것을 주목하자.
도 2는 본 발명의 일 실시예에 따른 도 1의 양자 우물 성장 구조로부터의 캡 층의 제거를 도시한다. 하나의 이러한 실시예에서, 캡 층은 SiGe(예를 들어, 60% Ge) 또는 Si이다. 어떤 경우든, 캡 층은 예를 들어 하부에 있는 Ge 양자 우물 층을 노출시키기 위해 에칭(습식 및/또는 건식 에칭)에 의해 제거될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 양자 우물 성장 구조 상의 하드마스크의 증착 및 패터닝을 도시한다. STI(shallow trench isolation) 형성을 위한 것인 이러한 패터닝은 (예를 들어, 실리콘 이산화물, 실리콘 질화물, 및/또는 다른 적절한 하드마스트 재료와 같은) 하드마스크 재료의 증착, 하부에 있는 핀 구조(이 경우에는 Ge 채널)를 보호하기 위해 일시적으로 잔류하는 하드마스크의 일부분 상에 레지스트(resist)를 패터닝하는 것, (예를 들어, 건식 에칭 또는 다른 적절한 하드마스크 제거 공정을 사용하여) 하드마스크의 비마스크 부분(unmasked portion)(레지스트가 없는 부분(no resist portion))을 제거하는 에칭, 및 그런 다음 패터닝된 레지스트를 스트립핑(stripping)하는 것을 포함하는 표준 포토리소그래피를 이용하여 수행될 수 있다. 도 3에 도시된 예시적인 실시예에서, 결과로서 생성된 하드마스크는 장치 스택에 대해 중심이고 하나의 위치에 형성되지만, 다른 실시예에서 하드마스크는, 특정 활성 장치에 따라, 스택의 일 측부로 오프셋될 수 있고/있거나 스택 상의 복수의 장소에 위치될 수 있다.
본 발명의 일 실시예에 따른, 도 4는 도 3의 양자 우물 성장 구조 상에 게르마늄 핀 구조를 형성하는 STI(shallow trench isolation) 에칭을 도시하고, 도 5는 본 발명의 일 실시예에 따른 게르마늄 핀 구조 주위의 유전체 재료의 증착 및 평탄화를 도시한다. 이는 또한 하드마스크에 의해 보호되지 않는 스택의 일부를 제거하는 에칭(예를 들어, 습식 또는 건식 에칭), 및 (예를 들어, SiO2, 또는 다른 적절한 유전체 재료와 같은) 유전체 재료의 증착을 포함하는 표준 포토리소그래피를 사용하여 수행될 수 있다. STI 에칭의 깊이는 달라질 수 있지만, 일부 예시적인 실시예에서, Ge 양자 우물 층의 바닥 아래로 0Å 내지 5000Å의 범위 내에 있다. 이러한 예시적인 실시예에서, 에칭 깊이는 재료 배리어 층의 바닥과 거의 같다. 일반적으로, 에칭은 양자 우물 채널이 (예를 들어, 이웃하는 부품 또는 다른 전위 간섭 소스로부터) 전기적으로 절연되는 것을 허용하는 충분한 깊이까지이어야 한다. STI의 형성 및 유전체 재료의 증착 후에, 증착된 유전체 재료는 (예를 들어, CMP를 사용하여) 연마/평탄화될 수 있다. 하드마스크가 게르마늄 채널을 보호하기 위해 남겨질 수 있다는 것을 주목하자.
도 6은 본 발명의 일 실시예에 따른 도 5의 양자 우물 성장 구조의 STI 유전체 재료를 함몰(recess)하는 에칭을 도시한다. 이는 또한 유전체 재료를 제거하는 에칭(예를 들어, 습식 에칭을 사용하지만 건식 에칭도 또한 사용될 수 있음)을 포함하는 표준 포토리소그래피를 사용하여 수행될 수 있다. 함몰 에칭의 깊이는 달라질 수 있지만, 일반적으로 게르마늄 양자 우물 층(채널)의 바닥과 도핑 층의 상부 사이에 존재한다. 알 수 있는 바와 같이, 이러한 예시적인 실시예에서, 함몰 에칭 깊이는 게르마늄 양자 우물 층(채널)의 바닥까지이다. 하드마스크가 Ge 핀 구조(또는 채널)을 보호하기 위해 여전히 제자리에 있다는 것을 주목하자.
도 7은 본 발명의 일 실시예에 따른 도 6의 양자 우물 성장 구조의 게르마늄 핀 구조 상의 게이트 전극 형성을 도시한다. 도 8의 사시도에 도시된, 결과로서 생성된 구조는 실질적으로 FinFET 장치로서 구성된 (따라서 비평면인) Ge 양자 우물 구조이다. 알려진 바와 같이, FinFET는 반도체 재료의 얇은 조각(일반적으로 핀으로 지칭됨) 주위에 세워진 트랜지스터이다. FinFET 장치는 게이트, 게이트 유전체(전형적으로 하이-k 임), 소스 영역, 및 드레인 영역(소스/드레인 영역 중 오직 하나만 일반적으로 도 8에 도시됨)을 포함하는 표준 FET(field effect transistor) 노드를 포함한다. 장치의 전도성 채널은 게이트 유전체 하부에 핀의 외측 상에 존재한다. 특히, 전류는 핀의 상부(기판 표면에 평행한 측부)를 따라 그리고 핀의 양쪽 측벽(기판 표면에 수직인 측부)를 따라 흐른다. 이러한 구성의 전도성 채널이 필연적으로 핀의 세 개의 상이한 외부 평면 영역을 따라 존재하므로, 이러한 FinFET 설계는 때때로 삼중 FinFET로 지칭된다. 소위 이중 게이트 FinFET와 같은 다른 유형의 FinFET 구성이 또한 이용 가능할 수 있는데, 이중 게이트 FinFET에서 전도성 채널은 주로 오직 핀의 두 개의 측벽을 따라서만 (핀의 상부를 따라서는 존재하지 않음) 존재한다.
도 7에서 알 수 있는 바와 같이, 하드마스크는 제거되고(예를 들어, 습식 또는 건식 에칭), 상부 배리어가 Ge 채널 상부에 증착되며, 이는 도핑 층에 비추어 비도핑된다. 이러한 상부 배리어는 예를 들어 증착된 층 Si/SiGe일 수 있다. 상부 배리어 층의 두께는 예를 들어 10Å 내지 100Å(예를 들어, 50Å)일 수 있다. 일반적으로, 상부 배리어 층은 하부에 위치한 양자 우물 채널을 형성하는 Ge 재료보다 높은 밴드 갭을 갖는 임의의 적절한 재료로 형성될 수 있고, 트랜지스터 채널 내의 캐리어를 충전시키는 전위 배리어를 제공하기에 충분한 두께를 갖는다. 상부 배리어 상에 증착된 하이-k 게이트 유전체는 예를 들어 10Å 내지 50Å의 범위 내의 (예를 들어, 20Å인) 두께를 갖는 필름일 수 있고, 예를 들어, 하프늄 산화물, 알루미나, 탄탈룸 오산화물, 지르코늄 산화물, 란타눔 알루미네이트, 가돌리늄 스칸데이트, 하프늄 실리콘 산화물, 란타눔 산화물, 란타눔 알루미늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 납 아연 니오베이트, 또는 예를 들어 실리콘 이산화물의 유전 상수보다 큰 유전 상수를 갖는 다른 재료를 이용하여 구현될 수 있다. 하이-k 게이트 유전체 상부에 증착된 게이트 금속은 예를 들어 니켈, 금, 백금, 알루미늄, 티타늄, 팔라듐, 티타늄 니켈, 또는 다른 적절한 게이트 금속 또는 합금일 수 있다. 소스 영역 및 드레인 영역은 FinFET 구조인 경우에 통상적으로 형성되는 바와 같이 형성될 수 있고, 게이트와 동일한 금속 또는 또 다른 적절한 콘택트 금속을 이용하여 구성될 수 있다. 본 명세서에 비추어 이해되는 바와 같이, 상부 배리어, 하이-k 게이트 유전체, 게이트 금속, 및 소스/드레인 영역은 표준 FinFET 처리를 사용하여 구현될 수 있다.
따라서, 본 명세서에서 제공된 기법은 비도핑된 Ge 채널을 갖는 FinFET 장치를 제공하기 위해 비평면 아키텍처를 이용하여 평면 양자 우물 스택을 제조하는데 정상적으로 사용된 변조 도핑 기법을 이용한다. 장치는 SiGe, GaAs, 또는 AlGaAs와 같은 복수의 적절한 Ⅳ/Ⅲ-Ⅴ 재료를 사용하여 구현될 수 있다. 예시된 바와 같이 결과로서 생성된 집적 회로 장치는 중앙 처리 장치, 메모리 어레이, 온-칩 캐시(on-chip cache), 또는 논리 게이트와 같은 몇 개의 임의의 마이크로일렉트릭 장치 내에 설치될 수 있는 트랜지스터로서 사용될 수 있다. 마찬가지로, 많은 시스템 레벨 애플리케이션(system level application)이 본 명세서에서 설명된 바와 같은 집적 회로를 이용할 수 있다.
방법론
도 9는 본 발명의 일 실시예에 따른 게르마늄 핀 기반 변조/델타 도핑된 양자 우물 구조를 형성하기 위한 방법을 도시한다. 양자 우물 구조는 요구된 대로 구성될 수 있고, 일반적으로 기판, Ⅳ/Ⅲ-Ⅴ 배리어 층, (변조/델타 도핑된) 도핑 층, 및 양자 우물 층을 포함하는 스택을 포함한다.
방법은 하부에 있는 Ge 양자 우물 구조를 노출시키기 위해 양자 우물 구조의 (해당된다면) 캡 층을 제거하는 단계(901)를 포함한다. 캡 층은 예를 들어 습식 또는 건식 에칭을 사용하여 제거될 수 있다. 방법은 STI(shallow trench isolation) 패터닝을 위해 하드마스크를 패터닝하는 단계(903)로 이어진다. 패터닝은 예를 들어 하드마스크 재료의 증착, STI 에칭 중에 장치의 하부에 있는 핀 구조를 보호하기 위해 일시적으로 잔류하는 하드마스크의 일부분 상의 레지스트를 패터닝하는 것, (예를 들어, 건식 에칭 또는 다른 적절한 하드마스크 제거 공정을 사용하여) 하드마스크의 비마스크 부분(레지스트가 없는 부분)을 제거하는 에칭, 및 그런 다음 패터닝된 STI 하드마스크를 제공하기 위해 레지스트를 스트립핑하는 것을 포함할 수 있다.
방법은 Ge 양자 우물 구조 내로 STI를 에칭하는 단계(905)로 이어져서, 그에 따라 핀 구조를 형성한다. 하나의 예시적인 경우에, 전술된 바와 같이, 하나 이상의 건식 및/또는 습식 에칭을 사용하여 트렌치 형성이 수행될 수 있다. 방법은 STI 내로 유전체 재료를 증착하고 그 유전체 재료를 평탄화하는 단계(907)로 이어진다. 방법은 (Ge 양자 우물 층의 바닥까지 하방으로 그리고 도핑 층 전에) STI 재료를 함몰하기 위해 에칭하는 단계(909)로 이어진다. 에칭은 예를 들어 습식 에칭을 이용하여 구현될 수 있다.
방법은 핀 구조 상부에 상부 배리어 및 선택 사양인 하이-k 게이트 유전체를 증착하는 단계(911)로 이어진다. 전술된 바와 같이, 상부 배리어는 하부에 있는 양자 우물 채널을 형성하는 Ge 재료보다 높은 밴드 갭을 갖는 임의의 적절한 재료(예를 들어, Si/SiGe)로 형성될 수 있고, 트랜지스터 채널 내의 캐리어를 충전시키는 전위 배리어를 제공하기에 충분한 두께를 갖는다. 하이-k 게이트 유전체는 예를 들어 금속 게이트를 충분히 절연시키기에 적절한 두께 및 예를 들어 실리콘 이산화물의 유전 상부보다 큰 유전 상수를 갖는 필름일 수 있다. 다른 적절한 게이트 유전체(예를 들어, 높지 않은-k 유전체(non-high-k dielectrics))가 본 명세서에서도 또한 사용될 수 있고, 상부 배리어가 독립적으로 충분한 절연을 제공하는 일부 실시예에서는 게이트 유전체가 필요하지 않을 수 있다. 방법은 상부 배리어 상부에 그리고 장치 채널을 형성하는 절연된 Ge 핀 구조를 가로질러 게이트 금속을 증착하는 단계(913) 및 핀 구조(채널)의 각각의 단부에 드레인 영역 및 소스 영역을 형성하는 단계(915)로 이어진다. 게이트 금속 및 소스/드레인 영역은 표준 처리(증착, 마스킹, 에칭, 평탄화 등)를 사용하여 구현될 수 있다.
따라서, 비도핑된 게르마늄 채널을 이용하여 구성된 비평면 변조/델타 도핑된 양자 우물 구조가 제공된다. 구조는 예를 들어 많은 애플리케이션(예를 들어, 프로세서, 메모리 등) 내에서 사용하기에 적절한 FinFET 장치(예를 들어, 이중 게이트 또는 삼중 게이트 FinFET)로서 사용될 수 있다.
본 명세서에 비추어 많은 실시예 및 구성이 명백할 것이다. 예를 들어, 본 발명의 하나의 예시적인 실시예는 비평면 양자 우물 구조를 형성하기 위한 방법을 제공한다. 방법은 기판, Ⅳ/Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 수용하는 단계를 포함한다. 방법은 게르마늄 핀 구조를 형성하기 위해 양자 우물 구조를 선택적으로 에칭하는 단계, 핀 구조 상부에 상부 배리어 층을 증착하는 단계, 및 핀 구조를 가로질러 게이트 금속을 증착하는 단계를 더 포함한다. 하나의 특정한 경우에, 양자 우물 구조를 선택적으로 에칭하는 단계는, STI(shallow trench isolation) 패터닝을 위해 양자 우물 구조 상에 하드마스크를 패터닝하는 단계, 양자 우물 구조 내로 STI를 에칭하는 단계, STI 내로 유전체 재료를 증착하는 단계, 및 유전체 재료를 평탄화하는 단계를 포함한다. 하나의 이러한 경우에, STI 내의 유전체 재료는 게르마늄 양자 우물 층의 바닥까지 하방으로 함몰된다. 방법은 핀 구조의 각각의 단부에 드레인 영역 및 소스 영역을 형성하는 단계를 포함할 수 있다. 방법은 게르마늄 양자 우물 구조를 노출시키기 위해 양자 우물 구조의 캡 층을 제거하는 단계를 포함할 수 있다. 또 다른 특정한 경우에, 핀 구조 상부에 상부 배리어 층을 증착하는 단계 후에, 그리고 핀 구조를 가로질러 게이트 금속을 증착하는 단계 전에, 방법은 상부 배리어 층 상부에 하이-k 게이트 유전체 층을 증착하는 단계를 더 포함한다. 양자 우물 구조는 예를 들어 에피택셜하게 성장된 헤테로구조일 수 있다. 도핑 층은 예를 들어 델타 도핑을 포함할 수 있고, 델타 도핑은 비도핑된 게르마늄 양자 우물 층을 변조 도핑한다. 또 다른 특정한 경우에, 비도핑된 게르마늄 양자 우물 층은 도핑 층 후에 에피택셜하게 성장될 수 있다.
본 발명의 또 다른 예시적인 실시예는 비평면 양자 우물 장치를 제공한다. 장치는 기판, Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 포함한다. 장치는, 양자 우물 구조 내에 형성된 비도핑된 게르마늄 핀 구조, 핀 구조 상부에 증착된 상부 배리어 층, 및 핀 구조를 가로질러 증착된 게이트 금속을 더 포함한다. 장치는 예를 들어 핀 구조에 가까운 STI(shallow trench isolation) 내에 함몰된 유전체 재료를 포함할 수 있다. 하나의 이러한 경우에, STI 내의 유전체 재료는 게르마늄 양자 우물 층의 바닥까지 하방으로 함몰된다. 장치는 핀 구조의 각각의 단부에 형성된 드레인 영역 및 소스 영역을 포함할 수 있다. 장치는 상부 배리어 층과 게이트 금속 사이에 증착된 하이-k 게이트 유전체를 포함할 수 있다. 하나의 예시적인 경우에, 비평면 양자 우물 구조는 FinFET 장치를 포함한다. 또 다른 예시적인 경우에, Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층은 실리콘 게르마늄 또는 갈륨 아르세나이드 또는 알루미늄 갈륨 아르세나이드를 이용하여 구현되고, 기판은 실리콘 게르마늄 또는 갈륨 아르세나이드 버퍼 온 실리콘(buffer on silicon)을 포함한다. 또 다른 예시적인 경우에, 양자 우물 구조는 에피택셜하게 성장된 헤테로구조이다. 또 다른 예시적인 경우에, 도핑 층은 델타 도핑을 포함하고, 델타 도핑은 비도핑된 게르마늄 양자 우물 층을 변조 도핑한다. 또 다른 예시적인 경우에, 비도핑된 게르마늄 양자 우물 층은 도핑 층 후에 (배리어 층 상에 또는 배리어 층 내에) 에피택셜하게 성장된다.
본 발명의 또 다른 예시적인 실시예는 비평면 양자 우물 장치를 제공한다. 이러한 예에서, 장치는 기판, Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 포함한다. 양자 우물 구조는 에피택셜하게 성장된 헤테로구조이고, 비도핑된 게르마늄 양자 우물 층은 도핑 층 후에 에피택셜하게 성장되며, 도핑 층은 비도핑된 게르마늄 양자 우물 층을 변조 도핑한다. 장치는, 양자 우물 구조 내에 형성된 비도핑된 게르마늄 핀 구조, 핀 구조 상부에 증착된 상부 배리어 층, 및 핀 구조를 가로질러 증착된 게이트 금속을 더 포함한다. 추가적으로, 장치는, 핀 구조의 각각의 단부에 형성된 드레인 영역 및 소스 영역, 및 상부 배리어 층과 게이트 금속 사이에 증착된 하이-k 유전체를 포함한다.
본 발명의 예시적인 실시예의 전술한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 완벽하게 포괄적인 것으로 의도되지 않으며 본 발명을 개시된 정확한 형태로 제한하도록 의도되지 않는다. 본 명세서에 비추어 많은 수정 및 변형이 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해 제한되지 않으며 오히려 본 명세서에 첨부된 특허청구범위에 의해서 제한되는 것으로 의도된다.

Claims (20)

  1. 비평면 양자 우물 구조를 형성하기 위한 방법으로서,
    기판, Ⅳ 또는 Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조를 수용하는 단계와,
    게르마늄 핀 구조를 형성하기 위해 상기 양자 우물 구조를 선택적으로 에칭하는 단계와,
    상기 핀 구조 상부에 상부 배리어 층을 증착하는 단계와,
    상기 핀 구조를 가로질러 게이트 금속을 증착하는 단계를 포함하는
    비평면 양자 우물 구조 형성 방법.
  2. 제 1 항에 있어서,
    상기 양자 우물 구조를 선택적으로 에칭하는 단계는
    STI(shallow trench isolation) 패터닝을 위해 상기 양자 우물 구조 상에 하드마스크를 패터닝하는 단계와,
    상기 양자 우물 구조 내로 STI를 에칭하는 단계와,
    상기 STI 내로 유전체 재료를 증착하는 단계와,
    상기 유전체 재료를 평탄화하는 단계를 포함하는
    비평면 양자 우물 구조 형성 방법.
  3. 제 2 항에 있어서,
    상기 STI 내의 상기 유전체 재료는 상기 게르마늄 양자 우물 층의 바닥까지 하방으로 함몰되는
    비평면 양자 우물 구조 형성 방법.
  4. 제 1 항에 있어서,
    상기 핀 구조의 각각의 단부에 드레인 영역 및 소스 영역을 형성하는 단계를 더 포함하는
    비평면 양자 우물 구조 형성 방법.
  5. 제 1 항에 있어서,
    상기 양자 우물 구조의 캡 층을 제거하여, 상기 게르마늄 양자 우물 구조를 노출시키는 단계를 더 포함하는
    비평면 양자 우물 구조 형성 방법.
  6. 제 1 항에 있어서,
    상기 핀 구조 상부에 상부 배리어 층을 증착하는 단계 후에 그리고 상기 핀 구조를 가로질러 게이트 금속을 증착하는 단계 전에,
    상기 상부 배리어 층 상부에 하이-k 게이트 유전체 층을 증착하는 단계를 더 포함하는
    비평면 양자 우물 구조 형성 방법.
  7. 제 1 항에 있어서,
    상기 양자 우물 구조는 에피택셜하게 성장된 헤테로구조인
    비평면 양자 우물 구조 형성 방법.
  8. 제 1 항에 있어서,
    상기 도핑 층은 델타 도핑을 포함하며, 상기 델타 도핑은 상기 비도핑된 게르마늄 양자 우물 층을 변조 도핑하는
    비평면 양자 우물 구조 형성 방법.
  9. 제 1 항에 있어서,
    상기 비도핑된 게르마늄 양자 우물 층은 상기 도핑 층 후에 에피택셜하게 성장되는
    비평면 양자 우물 구조 형성 방법.
  10. 비평면 양자 우물 장치로서,
    기판, Ⅳ 재료 배리어 층 또는 Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조와,
    상기 양자 우물 구조 내에 형성된 비도핑된 게르마늄 핀 구조와,
    상기 핀 구조 상부에 증착된 상부 배리어 층과,
    상기 핀 구조를 가로질러 증착된 게이트 금속을 포함하는
    비평면 양자 우물 장치.
  11. 제 10 항에 있어서,
    상기 핀 구조에 인접한 STI(shallow trench isolation) 내에 함몰된 유전체 재료를 더 포함하는
    비평면 양자 우물 장치.
  12. 제 11 항에 있어서,
    상기 STI 내의 상기 유전체 재료는 상기 게르마늄 양자 우물 층의 바닥까지 하방으로 함몰되는
    비평면 양자 우물 장치.
  13. 제 10 항에 있어서,
    상기 핀 구조의 각각의 단부에 형성된 드레인 영역 및 소스 영역을 더 포함하는
    비평면 양자 우물 장치.
  14. 제 10 항에 있어서,
    상기 상부 배리어 층과 게이트 금속 사이에 증착된 하이-k 게이트 유전체를 더 포함하는
    비평면 양자 우물 장치.
  15. 제 10 항에 있어서,
    상기 비평면 양자 우물 구조는 FinFET 장치를 포함하는
    비평면 양자 우물 장치.
  16. 제 10 항에 있어서,
    상기 Ⅳ 재료 배리어 층 또는 Ⅲ-Ⅴ 재료 배리어 층은 실리콘 게르마늄 또는 갈륨 아르세나이드 또는 알루미늄 갈륨 아르세나이드를 이용하여 구현되며, 상기 기판은 실리콘 게르마늄 또는 갈륨 아르세나이드 버퍼 온 실리콘을 포함하는
    비평면 양자 우물 장치.
  17. 제 10 항에 있어서,
    상기 양자 우물 구조는 에피택셜하게 성장된 헤테로구조인
    비평면 양자 우물 장치.
  18. 제 10 항에 있어서,
    상기 도핑 층은 델타 도핑을 포함하며, 상기 델타 도핑은 상기 비도핑된 게르마늄 양자 우물 층을 변조 도핑하는
    비평면 양자 우물 장치.
  19. 제 10 항에 있어서,
    상기 비도핑된 게르마늄 양자 우물 층은 상기 도핑 층 후에 에피택셜하게 성장되는
    비평면 양자 우물 장치.
  20. 비평면 양자 우물 장치로서,
    기판, Ⅳ 재료 배리어 층 또는 Ⅲ-Ⅴ 재료 배리어 층, 도핑 층, 및 비도핑된 게르마늄 양자 우물 층을 갖는 양자 우물 구조?상기 양자 우물 구조는 에피택셜하게 성장된 헤테로구조이고, 상기 비도핑된 게르마늄 양자 우물 층은 상기 도핑 층 후에 에피택셜하게 성장되며, 상기 도핑 층은 상기 비도핑된 게르마늄 양자 우물 층을 변조 도핑함?와,
    상기 양자 우물 구조 내에 형성된 비도핑된 게르마늄 핀 구조와,
    상기 핀 구조 상부에 증착된 상부 배리어 층과,
    상기 핀 구조를 가로질러 증착된 게이트 금속과,
    상기 핀 구조의 각각의 단부에 형성된 드레인 영역 및 소스 영역과,
    상기 상부 배리어 층과 게이트 금속 사이에 증착된 하이-k 유전체를 포함하는
    비평면 양자 우물 장치.
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