JP2016028447A - 非平面ゲルマニウム量子井戸デバイス - Google Patents

非平面ゲルマニウム量子井戸デバイス Download PDF

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Abstract

【課題】 非平面（ノンプレーナ）ゲルマニウム量子井戸構造を形成する技術が開示される。【解決手段】 量子井戸構造は、ＩＶ族又はＩＩＩ−Ｖ族の半導体材料を用いて実現されることができ、ゲルマニウムフィン構造を含む。一例において、非平面量子井戸デバイスが提供され、このデバイスは、基板（例えば、シリコン上にＳｉＧｅ又はＧａＡｓのバッファを有する）と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層（例えば、ＳｉＧｅ、ＧａＡｓ又はＡｌＧａＡｓ）と、ドーピング層（例えば、デルタ／変調ドープされる）と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。アンドープのゲルマニウムフィン構造が量子井戸構造内に形成され、該フィン構造上に頂部バリア層が堆積される。ゲートメタルが、フィン構造を横切って堆積される。ドレイン／ソース領域がフィン構造のそれぞれのエンドに形成され得る。【選択図】 図１

Description

本発明の実施形態は、量子井戸デバイスに関する。
典型的にＩＩＩ−Ｖ族又はシリコンゲルマニウム／ゲルマニウム（ＳｉＧｅ／Ｇｅ）材料系のエピタキシャル成長された半導体ヘテロ構造内に形成された量子井戸トランジスタデバイスは、低い有効質量とデルタドーピングによる抑制された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度をもたらす。また、これらのデバイスは非常に高い駆動電流性能を提供する。しかしながら、量子井戸トランジスタはエピタキシャル成長ヘテロ構造内に形成されるので、得られる構造は幾つかの縦方向のエピタキシャル層で構成され、プレーナ（平面）型の量子井戸デバイスが形成されることが可能にされるのみである。
非平面（ノンプレーナ）ゲルマニウム量子井戸構造を形成する技術が開示される。
一態様において、量子井戸構造は、ＩＶ族又はＩＩＩ−Ｖ族の半導体材料を用いて実現されることができ、複合（ハイブリッド）構造を事実上提供するよう、ゲルマニウムフィン構造を含む。この技術は、例えば、変調／デルタドープされた非平面デバイスにおいて短チャネル効果とゲート長（Ｌｇ）のスケーラビリティとを改善するために使用されることができる。変調／デルタドープデバイスの高移動度の利益が保持されるのと同時に、フィンベースデバイスの静電的な利益が達成される。
本発明の一実施形態に係る非平面ゲルマニウム量子井戸デバイスを製造するのに使用され得る量子井戸成長構造の一例を示す断面図である。 本発明の一実施形態に係る図１の量子井戸成長構造からのキャップ層の除去を示す図である。 本発明の一実施形態に係る図２の量子井戸成長構造上でのハードマスクの堆積及びパターニングを示す図である。 本発明の一実施形態に係る図３の量子井戸成長構造上でのシャロートレンチアイソレーション（ＳＴＩ）エッチングによるゲルマニウムフィン構造の形成を示す図である。 本発明の一実施形態に係る図４の量子井戸成長構造のゲルマニウムフィン構造の周りの誘電体材料形成の堆積及び平坦化を示す図である。 本発明の一実施形態に係る図５の量子井戸成長構造のＳＴＩ誘電体材料を窪ませるエッチングを示す図である。 本発明の一実施形態に係る図６の量子井戸成長構造のゲルマニウムフィン構造上でのゲート電極形成を示す図である。 本発明の一実施形態に係る図７に示したデバイスを示す斜視図である。 本発明の一実施形態に係るゲルマニウムフィンベースの変調ドープ量子井戸構造を形成する方法を示す図である。
概説
上述のように、典型的にＩＩＩ−Ｖ族材料系のエピタキシャル成長半導体ヘテロ構造内に形成された量子井戸トランジスタデバイスは、低い有効質量と変調デルタドーピングによる抑制された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度をもたらす。これらの従来デバイスは非常に高い駆動電流性能を提供する。このような量子井戸システムは典型的に、プレーナアーキテクチャを用いて製造される。
静電的効果及び短チャネル効果を改善し、ひいては、Ｌｇのスケーラビリティを実現するために、例えばＦｉｎＦＥＴ構造（例えば、ダブルゲート、トライゲート、及びサラウンドゲート構造）などのノンプレーナトランジスタアーキテクチャを使用することができる。しかしながら、そのようなノンプレーナアーキテクチャは一般に、エピタキシャル成長されたヘテロ構造内に形成される高品質で高移動度のドープされた量子井戸トランジスタとは相容れないものと見なされている。
本発明の一実施形態によれば、変調ドープされた非平面Ｇｅ量子井戸トランジスタデバイスが提供される。このデバイスは、例えばＧｅ、ＳｉＧｅ、Ｓｉ及び／又はガリウム砒素（ＧａＡｓ）、アルミニウム砒素（ＡｌＡｓ）などの半導体ヘテロ構造から形成されることができる。ＩＶ族材料又はＩＩＩ−Ｖ族材料を用いて製造される如何なる数のエピタキシャル成長ヘテロ構造も、ゲルマニウムフィンベースのチャネルを有するように構成され得る。このデバイスは、例えば、大きめのバンドギャップの材料内にデルタドーピングを含むことができ、それが低めのバンドギャップの材料を変調ドープし得る。低めのバンドギャップの材料は、大きめのバンドギャップの材料の成長及びデルタドーピングの後にエピタキシャル成長される。このヘテロ構造は、１つ又は複数の幅狭フィンへとパターニング・エッチングされることができ、それらのフィン内のデルタ／変調ドープされる低めのバンドギャップの材料が、デバイスのアクティブ（活性）ボディを形成する。
このデバイスを製造するためのプロセスフローは、例えば、シャロートレンチアイソレーション（ＳＴＩ）、ゲートスタック、ソース／ドレイン領域及びコンタクト形成を含む従来のシリコンベース非平面デバイスの製造に使用されるのと同様の手法にて実現され得る。しかしながら、デバイスのアクティブボディ内に高濃度のドーピングを含む従来の非平面デバイスとは対照的に、（このデバイスは変調／デルタドープされるので）ゲルマニウムフィン構造のアクティブボディはドーパントを含んでおらず、そのため、改善されたクーロン散乱によってキャリア移動度が有意に高められる。
非平面アンドープＧｅフィンに基づくデバイスは一般に、半導体ヘテロ構造内に形成される従来の変調ドープ型プレーナ量子井戸デバイスに対して、向上されたデバイス静電気学（Ｌｇ及び閾値電圧（Ｖｔ）のかなりのスケーラビリティを含む）を示す。この開示を踏まえて、その他の利点が明らかになるであろう。例えば、本発明の一実施形態に従って構成されるＩＩＩ−Ｖ／Ｇｅ複合システムの１つの利点は、ＩＩＩ−Ｖ族材料（バリア層内）とＧｅ（フィン構造内）との間のエッチング選択性をシャロートレンチアイソレーション（ＳＴＩ）プロセスに使用して、ＳＴＩエッチングがＧｅ／ＩＩＩ−Ｖ界面でのみ行われるようにし得ることである。
故に、所望のＧｅ量子井戸構造を所与として、本発明の一実施形態に従って（ゲート、ソース・ドレイン領域、及びコンタクトなどとともに）フィン構造を形成することができる。従って、一実施形態例によれば、変調ドープ非平面Ｇｅ量子井戸トランジスタデバイスの形成は概して、Ｇｅフィン構造の形成に先立って、その下に位置する量子井戸構造（又はその一部）の成長を含み得る。それに代わる一実施形態は、量子井戸構造が前もって事前形成されることを前提とし、その後、その中にＧｅフィン構造が形成される。
量子井戸構造
図１は、本発明の一実施形態に係る非平面ゲルマニウム量子井戸デバイスを製造するのに使用され得るＧｅ量子井戸成長構造の一例の断面図を示している。量子井戸成長構造は、例えば、従来の、キャップ層を備えたＳｉＧｅ／Ｇｅ又はＧａＡｓ／Ｇｅ量子井戸構造とし得る。しかしながら、上述のように、本発明の一実施形態に従って形成される変調／デルタドープ非平面Ｇｅ量子井戸トランジスタデバイスは、この開示を受けて明らかになるように、様々なＩＶ族若しくはＩＩＩ−Ｖ族材料、ドーピング層及びバッファ層で構成される如何なる数の量子井戸成長構造を用いて実現されてもよい。請求項記載発明は、何らかの特定の量子井戸成長構成に限定されるものではない。
図１にて見て取れるように、量子井戸成長構成は、基板と、その上に形成された核形成・バッファ層とを含んでいる。この構造は更に、ＩＶ族若しくはＩＩＩ−Ｖ族材料のバリア層と、その上に形成されたドーピング層と、その上に形成されたスペーサ層と、その上に形成されたＧｅ量子井戸層とを含んでいる。Ｇｅ量子井戸層の上にキャップ層が設けられている。次に、例示したこれらの層の各々について説明する。他の実施形態は、より少ない層（例えば、より少ないバッファ層、及び／又はキャップ層なし）を含んでいてもよいし、より多くの層（例えば、量子井戸層下の追加のスペーサ層及び／又はドーピング層）を含んでいてもよいし、異なる層（例えば、異なる半導体材料、形成法及び／又はドーパントを用いて形成される）を含んでいてもよい。これらの層は、確立された半導体プロセス（例えば、有機金属化学気相成長、分子線エピタキシ、フォトリソグラフィ、又はその他の好適なプロセス）を用いて、如何なる好適な層厚及びその他所望の層パラメータを有するように実現されてもよく、また、さもなければ格子整合しない材料の隣接層間で格子定数マッチングを改善するように、（例えば、直線的あるいは段階的に）傾斜されてもよい。一般に、構造の具体的な層及び寸法は、例えば所望のデバイス性能、製造能力、及び使用される半導体材料などの要因に依存することになる。
基板は、典型的に行われているように実現され、ここでは、好適な如何なる数、基板タイプ及び材料（例えば、ｐ型、ｎ型、中性型、シリコン、ゲルマニウム、高抵抗率若しくは低抵抗率、オフカット（off-cut）若しくは非オフカット、バルク、シリコン・オン・インシュレータ、等々）も使用され得る。一実施形態例において、基板はバルクＳｉ基板である。他の一実施形態例において、基板はバルクＧｅ基板である。他の実施形態は、例えばシリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、又はＳｉＧｅ・オン・インシュレータ（ＳｉＧｅＯＩ）など、半導体・オン・インシュレータ構成を用いてもよい。
核形成・バッファ層は、基板上に形成され、やはり、典型的に行われているように実現され得る。具体的な一実施形態例において、核形成・バッファ層はＳｉＧｅ（例えば、６０％Ｇｅ）又はＧａＡｓからなり、約０．５μｍから２．０μｍの総厚（例えば、約２５ｎｍから５０ｎｍ厚の核形成層、及び約０．３μｍから１．９μｍ厚のバッファ層）を有する。知られているように、核形成・バッファ層は、最も下の基板テラス（台地）を、例えば、ＧａＡｓ材料などのＩＩＩ−Ｖ族材料の原子バイレイヤで充たすために使用され得る。核形成層は、逆位相領域のない事実上の極性基板を作り出すために使用され、バッファ層は、量子井戸構造への圧縮歪み、及び／又は基板とバリア層との間の格子不整合の制御を提供することが可能な転位フィルタリングバッファを提供するために使用され得る。バッファ層はまた、やはり従来行われているように実現され得る傾斜バッファを含んでいてもよい。知られているように、傾斜バッファ層を形成することにより、その中の比較的対角的な面に沿って転位が滑り、基板とＩＶ／ＩＩＩ−Ｖ族材料のバリア層（及び／又は何らかの介在層）との間の格子不整合を実効的に制御し得る。明らかになるように、このような傾斜層は、量子井戸構造又はスタックのその他の位置にも使用され得る。なお、本発明の一実施形態の恩恵を受け得る他の量子井戸構造は、核形成層及び／又はバッファ層を用いずに実現されてもよい。例えば、十分に似た格子定数を有する材料で実現される基板及びバリア層を有する実施形態は、傾斜バッファ層なしで実現され得る。
ＩＶ／ＩＩＩ−Ｖ族バリア層は、この実施形態例において核形成・バッファ層上に形成され、やはり、従来行われているように実現され得る。具体的な一実施形態例において、バリア層はＳｉ１−ｘＧｅｘ（ただし、ｘは４０から８０の範囲内であり、例えば６０）、ＧａＡｓ、又はＡｌ１−ｘＧａｘＡｓ（ただし、ｘは５０から９０の範囲内であり、例えば７０）で実現され、４ｎｍから１２０ｎｍの範囲内の厚さ（例えば、１００ｎｍ±２０ｎｍ）を有する。一般に、バリア層は、上に位置する量子井戸層を形成する材料のバンドギャップより大きいバンドギャップを有する材料で形成され、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。認識されるように、バリア層の実際の構成及び厚さは、例えば基板及び量子井戸層の材料及び／又は厚さなどの要因に依存することになる。この開示を踏まえて認識されるように、ここでは、数多くのこのようなバリア材料及び構成が使用され得る。
ドーピング層は、この量子井戸成長構造の例において、バリア層の上（又は内部）に形成され、やはり、従来行われているように実現され得る。一般に、バリア層は、ドーピング層によってドープされて、量子井戸層にキャリアを供給することができる。ＳｉＧｅ材料のバリア層を使用するｎ型デバイスの場合、ドーピングは例えばボロン及び／又はテルル不純物を用いて行われることができ、ｐ型デバイスの場合、ドーピング層は例えばベリリウム（Ｂｅ）及び／又は炭素を用いて実現され得る。ドーピング層の厚さは、例えばドーピング型及び使用される材料などの要因に依存することになる。例えば、一実施形態例において、ドーピング層は、約３Åから１５Åの間の厚さを有するボロンデルタドープされたＳｉ４０Ｇｅ６０の層である。他の一実施形態において、ドーピング層は、約１５Åから６０Åの間の厚さを有するＢｅ変調ドープされたＧａＡｓの層である。ドーピングは、例えば、Ｇｅ量子井戸層のチャネルに有用なシートキャリア濃度に基づいて選定されることができる。この開示を踏まえて認識されるように、本発明の一実施形態は、好適な如何なるタイプのドーピング層又はドーピング層群を有する量子井戸構造を用いて実現されてもよい。
スペーサ層は、ドーピング層の上（又は上方）に形成され、やはり、従来行われているように実現され得る。具体的な一実施形態例において、スペーサ層はＳｉ１−ｘＧｅｘ（ただし、ｘは４０から８０の範囲内であり、例えば６０）、ＧａＡｓ、又はＡｌ１−ｘＧａｘＡｓ（ただし、ｘは５０から９０の範囲内であり、例えば７０）で実現され、０．２ｎｍから７０ｎｍの範囲内の厚さ（例えば、５ｎｍ）を有する。一般に、スペーサ層は、半導体チャネルとして作用する量子井戸層に圧縮歪みを提供するように構成され得る。なお、本発明の一実施形態の恩恵を受け得る他の量子井戸構造は、スペーサ層を用いずに実現されてもよい。
量子井戸層もまた、従来行われているように実現され得る。一般に、量子井戸層は、約２０Åから５００Åの厚さを一例として有するアンドープのゲルマニウムで実現される。認識されるように、ここでは、数多くの他の量子井戸層構成も使用され得る。より一般的な意味で、量子井戸層は、ＩＶ／ＩＩＩ−Ｖ族のバリア層のバンドギャップより小さいバンドギャップを有し、アンドープであり、且つ、例えばメモリセル又はロジック回路用のトランジスタなどの所与の用途において十分なチャネル導通を提供するのに十分な厚さを有する。量子井戸層は、上記のバリア層、上部バリア層、又はこれら双方によって歪まされてもよい。
上述のような基板から量子井戸層までを概して含むデバイススタックの形成後、量子井戸層の上にキャップ層が形成され得る。具体的な一実施形態例において、キャップ層はＳｉＧｅ又はＳｉで実現され、２ｎｍから１０ｎｍの範囲内の厚さ（例えば、６ｎｍ）を有する。認識されるように、下に位置するゲルマニウム量子井戸層を保護するのに好適な他のキャップ層材料も使用され得る。
Ｇｅフィンベースの変調ドープされた量子井戸デバイス
図２−８は、本発明の一実施形態に従って構成されるＧｅフィンに基づく量子井戸構造の形成を示す断面図及び斜視図である。認識されるように、フィンに基づく構造は、図１に示したデバイススタックの上、又はアンドープのＧｅチャネルを有する他の何らかの変調／デルタドープ量子井戸成長構造の上に形成されることができる。なお、明示的には説明しないが、この形成プロセス全体を通して、例えば平坦化（例えば、化学機械研磨すなわちＣＭＰ）及びその後の洗浄処理などの中間プロセスが含められ得る。
図２は、本発明の一実施形態に係る、図１の量子井戸成長構造からのキャップ層の除去を示している。このような一実施形態において、キャップ層はＳｉＧｅ（例えば、６０％Ｇｅ）又はＳｉである。何れにしても、キャップ層は、例えば、下に位置するＧｅ量子井戸層を露出させるようにエッチング（ウェットエッチング及び／又はドライエッチング）することによって除去され得る。
図３は、本発明の一実施形態に係る、図２の量子井戸成長構造上でのハードマスクの堆積及びパターニングを示している。このパターニングは、シャロートレンチアイソレーション（ＳＴＩ）形成のためであり、ハードマスク材料（例えば、二酸化シリコン、窒化シリコン、及び／又はその他の好適ハードマスク材料）の堆積と、下に位置するフィン構造（この例ではＧｅチャネル）を保護するために一時的に残存することになるハードマスク部分上にレジストをパターン形成することと、マスクされていない（レジストのない）ハードマスク部分をエッチングにより除去すること（例えば、ドライエッチング、又はその他の好適なハードマスク除去プロセスを用いる）と、その後、パターニングされたレジストを剥離することと、を含む標準的なフォトリソグラフィを用いて行われることができる。図３に示す実施形態例において、得られたハードマスクはデバイススタックの中心にあり且つ１つの位置に形成されているが、他の実施形態において、ハードマスクは、具体的なアクティブデバイスに応じて、スタックの一方側にオフセットされてもよく、且つ／或いはデバイス上の複数箇所に配置されてもよい。
図４は、本発明の一実施形態に係る、図３の量子井戸成長構造上でのシャロートレンチアイソレーション（ＳＴＩ）エッチングによるゲルマニウムフィン構造の形成を示しており、図５は、本発明の一実施形態に係る、ゲルマニウムフィン構造の周りの誘電体材料形成の堆積及び平坦化を示している。これは、ハードマスクによって保護されていないスタック部分をエッチング（ウェットエッチング又はドライエッチング）により除去することを含む標準的なフォトリソグラフィと、誘電体材料（例えば、ＳｉＯ２又はその他の好適誘電体材料）の堆積とを用いて行われることができる。ＳＴＩエッチングの深さは様々であり得るが、一部の実施形態例において、Ｇｅ量子井戸層の底面から下方に、０Åから５０００Åの範囲内である。この実施形態例において、エッチング深さは、バリア層材料の底面近くまでである。一般に、このエッチングは、量子井戸チャネルが（例えば、隣接する構成要素又はその他の潜在的な干渉源から）電気的に分離されることを可能にするのに十分な深さにされるべきである。ＳＴＩの形成及び誘電体材料の堆積の後、堆積された誘電体材料は（例えば、ＣＭＰを用いて）研磨／平坦化され得る。なお、ハードマスクは、ゲルマニウムチャネルを保護するために残され得る。
図６は、本発明の一実施形態に係る、図５の量子井戸成長構造のＳＴＩ誘電体材料を窪ませるエッチングを示している。これは、誘電体材料を除去するためのエッチング（例えばウェットエッチングを用いるが、ドライエッチングも使用され得る）を含む標準的なフォトリソグラフィを用いて行われることができる。このリセスエッチングの深さは様々であり得るが、概して、ゲルマニウム量子井戸層（チャネル）の底面とドーピング層上との間である。図示のように、この実施形態例において、リセスエッチング深さはゲルマニウム量子井戸層（チャネル）の底面までである。なお、ハードマスクは、Ｇｅフィン構造（又はチャネル）を保護するために依然として配置されている。
図７は、本発明の一実施形態に係る、図６の量子井戸成長構造のゲルマニウムフィン構造上でのゲート電極形成を示している。得られる構造は、図８の斜視図に示されており、事実上、ＦｉｎＦＥＴデバイス（故に、ノンプレーナ）として構成されたＧｅ量子井戸構造である。知られているように、ＦｉｎＦＥＴは、半導体材料の薄片（ストリップ）（一般的にフィンと称される）の周りに構築されるトランジスタである。ＦｉｎＦＥＴデバイスは、ゲート、ゲート誘電体（典型的にｈｉｇｈ−ｋ）、ソース領域及びドレイン領域（図８には、ソース／ドレイン領域のうちの一方のみが大まかに示されている）を含む標準的な電界効果トランジスタ（ＦＥＴ）ノードを含んでいる。デバイスの導通チャネルは、ゲート誘電体の下のフィンの外面に位置する。具体的には、電流はフィンの両側の側壁（基板表面に垂直な面）に沿って流れるとともに、フィンの頂面（基板表面に平行な面）に沿って流れる。このような構成の導通チャネルは基本的にフィンの３つの異なる外面の平面領域に沿って存在するので、このようなＦｉｎＦＥＴ設計はトライゲートＦｉｎＦＥＴと呼ばれることがある。例えば、導通チャネルが主としてフィンの２つの側壁に沿ってのみ存在する（フィンの頂面に沿っては存在しない）所謂ダブルゲートＦｉｎＦＥＴなど、他のタイプのＦｉｎＦＥＴ構成も利用可能である。
図７にて見て取れるように、ハードマスクが除去され（例えば、ウェットエッチング又はドライエッチング）、ドーピング層を踏まえてアンドープにされたＧｅチャネル上に頂部バリアが堆積される。この頂部バリアは、例えば、Ｓｉ／ＳｉＧｅ堆積層とし得る。頂部バリア層の厚さは、例えば、１０Åから１００Å（例えば、５０Å）とし得る。一般に、頂部バリア層は、下に位置する量子井戸チャネルを形成するＧｅ材料より高いバンドギャップを有する如何なる好適材料で形成されてもよく、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。頂部バリア上に堆積されるｈｉｇｈ−ｋゲート誘電体は、例えば、１０Åから５０Åの範囲内の厚さ（例えば、２０Å）を有する膜とすることができ、例えば、酸化ハフニウム、アルミナ、五酸化タンタル、酸化ジルコニウム、アルミン酸ランタン、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、ニオブ酸鉛亜鉛、又は、例えば二酸化シリコンの誘電率より高い誘電率を有するその他の材料で実現され得る。ｈｉｇｈ−ｋゲート誘電体上に堆積されるゲートメタルは、例えば、ニッケル、金、白金、アルミニウム、チタン、パラジウム、チタンニッケル、又はその他の好適ゲートメタル若しくは合金とし得る。ソース・ドレイン領域は、ＦｉｎＦＥＴ構造に対して従来行われているように形成されることができ、ゲートと同じ金属又はその他の好適コンタクトメタルで構成され得る。この開示を踏まえて認識されるように、頂部バリア、ｈｉｇｈ−ｋゲート誘電体、ゲートメタル、及びソース／ドレイン領域は、標準的なＦｉｎＦＥＴプロセスを用いて実現され得る。
故に、ここで提供される技術は、アンドープのＧｅチャネルを有するＦｉｎＦＥＴデバイスを提供するノンプレーナアーキテクチャに関して、プレーナ量子井戸スタックを製造する際に通常に用いられる変調ドーピング技術を使用する。このデバイスは、例えばＳｉＧｅ、ＧａＡｓ又はＡｌＧａＡｓなどの多数の好適ＩＶ／ＩＩＩ−Ｖ族材料を用いて実現され得る。図示のような、結果として得られる集積回路デバイスは、例えば中央演算処理ユニット、メモリアレイ、オンチップキャッシュ、又は論理ゲートなどの幾つかのマイクロエレクトロニクスデバイスのうちの何れかに搭載され得るトランジスタとして使用されることが可能である。同様に、数多くのシステムレベル用途が、ここに記載される集積回路を採用し得る。
方法
図９は、本発明の一実施形態に係る、ゲルマニウムフィンベースの変調／デルタドープ量子井戸構造を形成する方法を示している。量子井戸構造は、所望のように構成されることができ、概して、基板、ＩＶ／ＩＩＩ−Ｖ族バリア層、（変調／デルタドープされた）ドーピング層、及び量子井戸層を含んだスタック（積層体）を含む。
この方法は、量子井戸構造のキャップ層（適用可能な場合）を除去して、下に位置するＧｅ量子井戸構造を露出させることを含む（９０１）。キャップ層は、例えば、ウェットエッチング又はドライエッチングを用いて除去され得る。この方法は、シャロートレンチアイソレーション（ＳＴＩ）パターニング用のハードマスクをパターニングすることに続く（９０３）。このパターニングは、例えば、ハードマスク材料の堆積と、ＳＴＩエッチング中に下に位置するデバイスのフィン構造を保護するために一時的に残存することになるハードマスク部分上にレジストをパターン形成することと、マスクされていない（レジストのない）ハードマスク部分をエッチングにより除去すること（例えば、ドライエッチング、又はその他の好適なハードマスク除去プロセスを用いる）と、その後、パターニングされたレジストを剥離することとを含むことができ、それにより、パターニングされたＳＴＩ用ハードマスクが提供される。
この方法は、Ｇｅ量子井戸構造内にＳＴＩをエッチングし、それによりフィン構造を形成することに続く（９０５）。一例に係るケースにおいて、上述のように、このトレンチ形成は、１つ以上のドライエッチング及び／又はウェットエッチングを用いて行われ得る。この方法は、ＳＴＩ内に誘電体材料を堆積し、その誘電体材料を平坦化することに続く（９０７）。この方法は、エッチングによりＳＴＩ材料を（Ｇｅ量子井戸層の底面まで下方に、ドーピング層の手前まで）窪ませることに続く（９０９）。このエッチングは、例えば、ウェットエッチングを用いて実現され得る。
この方法は、フィン構造上に頂部バリア及び必要に応じてｈｉｇｈ−ｋのゲート誘電体を堆積することに続く（９１１）。上述のように、頂部バリアは、下に位置する量子井戸チャネルを形成するＧｅ材料より高いバンドギャップを有する如何なる好適材料（例えば、Ｓｉ／ＳｉＧｅ）で形成されてもよく、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。ｈｉｇｈ−ｋゲート誘電体は、例えば、金属ゲートを十分に絶縁するのに好適な厚さと例えば二酸化シリコンの誘電率より高い誘電率とを有する膜とし得る。ここでは、その他の好適ゲート誘電体（例えば、非ｈｉｇｈ−ｋ誘電体）も使用されることができ、頂部バリアがそれ自身で十分な絶縁を提供する一部の実施形態において、ゲート誘電体は不要にされ得る。この方法は、頂部バリア上に、デバイスチャネルを形成する絶縁されたＧｅフィン構造を横切って、ゲートメタルを堆積すること（９１３）、及びフィン構造（チャネル）のそれぞれの端部にドレイン・ソース領域を形成すること（９１５）に続く。ゲートメタル及びソース／ドレイン領域は、標準的な処理（堆積、マスキング、エッチング、平坦化など）を用いて実現され得る。
斯くして、アンドープのゲルマニウムチャネルを有するように構成された非平面型の変調／デルタドープ量子井戸構造が提供される。この構造は、例えば、数多くの用途（例えば、プロセッサ、メモリなど）での使用に適したＦｉｎＦＥＴデバイス（例えば、ダブルゲートＦｉｎＦＥＴ、又はトライゲートＦｉｎＦＥＴ）として使用されることができる。
この開示を踏まえて数多くの実施形態及び構成が明らかになるであろう。例えば、本発明の一実施形態例は、非平面量子井戸構造を形成する方法を提供する。この方法は、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を受け入れることを含む。この方法は更に、量子井戸構造を選択的にエッチングしてゲルマニウムフィン構造を形成し、フィン構造上に頂部バリアを堆積し、フィン構造を横切ってゲートメタルを堆積することを含む。特定の一例において、量子井戸構造を選択的にエッチングすることは、量子井戸構造上に、シャロートレンチアイソレーション（ＳＴＩ）パターニング用のハードマスクをパターニングし、量子井戸構造内にＳＴＩをエッチングし、ＳＴＩ内に誘電体材料を堆積し、且つ該誘電体材料を平坦化することを含む。一例において、ＳＴＩ内の誘電体材料は、ゲルマニウム量子井戸層の底面まで下方にリセス化される。この方法は、フィン構造のそれぞれのエンドにドレイン領域及びソース領域を形成することを含み得る。この方法は、量子井戸構造のキャップ層を除去してゲルマニウム量子井戸構造を露出させることを含み得る。特定の他の一例において、フィン構造上に頂部バリア層を堆積することの後、且つフィン構造を横切ってゲートメタルを堆積することの前に、この方法は更に、頂部バリア層上にｈｉｇｈ−ｋゲート誘電体層を堆積することを含む。量子井戸構造は、例えば、エピタキシャル成長されたヘテロ構造とし得る。ドーピング層は、例えば、アンドープのゲルマニウム量子井戸層を変調ドープするデルタドーピングを含み得る。特定の他の一例において、アンドープのゲルマニウム量子井戸層は、ドーピング層の後にエピタキシャル成長されることができる。
本発明の他の一実施形態例は、非平面量子井戸デバイスを提供する。このデバイスは、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。このデバイスは更に、量子井戸構造内に形成されたアンドープのゲルマニウムフィン構造と、フィン構造上に堆積された頂部バリア層と、フィン構造を横切って堆積されたゲートメタルとを含む。このデバイスは、例えば、フィン構造に近接するシャロートレンチアイソレーション（ＳＴＩ）内のリセス化された誘電体材料を含み得る。そのような一例において、ＳＴＩ内の誘電体材料は、ゲルマニウム量子井戸層の底面まで下方にリセス化されている。このデバイスは、フィン構造のそれぞれのエンドに形成されたドレイン領域及びソース領域を含み得る。このデバイスは、頂部バリア層とゲートメタルとの間に堆積されたｈｉｇｈ−ｋゲート誘電体を含み得る。一例において、非平面量子井戸構造はＦｉｎＦＥＴデバイスを有する。他の一例において、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層は、シリコンゲルマニウム、ガリウム砒素、又はアルミニウムガリウム砒素で実現され、基板は、シリコン上に、シリコンゲルマニウム又はガリウム砒素のバッファを有する。他の一例において、量子井戸構造はエピタキシャル成長されたヘテロ構造である。他の一例において、ドーピング層は、アンドープのゲルマニウム量子井戸層を変調ドープするデルタドーピングを含む。他の一例において、アンドープのゲルマニウム量子井戸層は、（バリア層の上又は内部の）ドーピング層の後にエピタキシャル成長されている。
本発明の他の一実施形態例は、非平面量子井戸デバイスを提供する。この例において、このデバイスは、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。量子井戸構造はエピタキシャル成長されたヘテロ構造であり、アンドープのゲルマニウム量子井戸層はドーピング層の後にエピタキシャル成長され、ドーピング層は、アンドープのゲルマニウム量子井戸層を変調ドープする。このデバイスは更に、量子井戸構造内に形成されたアンドープのゲルマニウムフィン構造と、フィン構造上に堆積された頂部バリア層と、フィン構造を横切って堆積されたゲートメタルとを含む。さらに、このデバイスは、フィン構造のそれぞれのエンドに形成されたドレイン領域及びソース領域と、頂部バリア層とゲートメタルとの間に堆積されたｈｉｇｈ−ｋゲート誘電体とを含む。
以上の本発明の実施形態例の説明は、例示及び説明の目的で提示されたものである。これは、網羅的であることを意図したものではなく、また、開示した形態そのものに本発明を限定することを意図したものでもない。この開示を踏まえて数多くの変更及び変形を行うことが可能である。発明の範囲は、この詳細な説明によって限定されるものではなく、添付の請求項によって定められるものである。

Claims (20)

  1. 非平面半導体デバイスであって：
    シリコン基板と、
    前記シリコン基板の上に形成されたシリコンゲルマニウムバリア層と、
    前記シリコンゲルマニウムバリア層の上に形成されたゲルマニウム層であり、当該ゲルマニウム層の少なくとも一部が、頂面と横方向の両側の側壁面とを持つゲルマニウムフィン構造を有する、ゲルマニウム層と、
    前記ゲルマニウムフィン構造の少なくとも一部上に形成されたシリコンキャップ層であり、前記ゲルマニウムフィン構造の前記頂面及び前記側壁面を覆うシリコンキャップ層と、
    前記シリコンキャップ層上に形成されたゲート誘電体層であり、当該ゲート誘電体層は、前記ゲルマニウムフィン構造の前記頂面を覆っている前記シリコンキャップ層の部分の上に形成され、且つ前記ゲルマニウムフィン構造の前記側壁面を覆っている前記シリコンキャップ層の部分に隣接して形成されている、ゲート誘電体層と、
    前記ゲート誘電体層上に形成されたゲート電極層と、
    を有するデバイス。
  2. 前記ゲート誘電体層は酸化ハフニウムを有し、前記ゲート電極層はチタンを有する、請求項１に記載のデバイス。
  3. 前記ゲート誘電体層は、二酸化シリコンの誘電率より高い誘電率を持つｈｉｇｈ−ｋゲート誘電体材料を有する、請求項１に記載のデバイス。
  4. 前記ゲルマニウムフィン構造のそれぞれの位置のドレイン領域及びソース領域、を更に有する請求項１に記載のデバイス。
  5. 前記ゲルマニウムフィン構造に近接するシャロートレンチアイソレーション（ＳＴＩ）内の誘電体材料、を更に有する請求項１に記載のデバイス。
  6. 前記ＳＴＩ内の前記誘電体材料は、前記ゲルマニウム層の下の層から前記ゲルマニウム層の底面まで延在している、請求項５に記載のデバイス。
  7. 前記ゲルマニウム層は、前記シリコンゲルマニウムバリア層、若しくは前記シリコンキャップ層、又はこれら双方によって歪まされている、請求項１に記載のデバイス。
  8. 当該デバイスの導電チャネルが、前記ゲート誘電体層の下の前記ゲルマニウムフィン構造の前記頂面及び前記側壁面を有し、前記シリコンゲルマニウムバリア層及び前記シリコンキャップ層の各々が、それらの間の前記ゲルマニウム層のバンドギャップよりも高いバンドギャップを有して、前記導電チャネル内の電荷キャリアに対する電位障壁を提供するように構成されている、請求項１に記載のデバイス。
  9. 前記ゲルマニウム層を変調ドープするデルタドーピングを含んだドーピング層、及び前記ゲルマニウム層に圧縮歪みを与えるように構成されたスペーサ層、のうちの少なくとも１つを更に有する請求項１に記載のデバイス。
  10. 前記シリコンキャップ層は、前記ゲルマニウムフィン構造の前記頂面からシャロートレンチアイソレーション材料まで、前記ゲルマニウムフィン構造の前記側壁面を覆っている、請求項１に記載のデバイス。
  11. 当該デバイスはサラウンドゲートデバイスの一部である、請求項１に記載のデバイス。
  12. 当該デバイスはトライゲートＦｉｎＦＥＴデバイスの一部である、請求項１に記載のデバイス。
  13. 当該デバイスは中央演算処理ユニット又はメモリアレイの一部である、請求項１に記載のデバイス。
  14. 非平面半導体デバイスであって：
    シリコン基板と、
    前記シリコン基板の上に形成されたシリコンゲルマニウムバリア層と、
    前記シリコンゲルマニウムバリア層の上に形成されたゲルマニウム層であり、当該ゲルマニウム層の少なくとも一部が、頂面と横方向の両側の側壁面とを持つゲルマニウムフィン構造を有する、ゲルマニウム層と、
    前記ゲルマニウムフィン構造の少なくとも一部上に形成されたシリコンキャップ層であり、前記ゲルマニウムフィン構造の前記頂面及び前記側壁面を覆うシリコンキャップ層と、
    前記シリコンキャップ層上に形成され且つ酸化ハフニウムを有するゲート誘電体層であり、当該ゲート誘電体層は、前記ゲルマニウムフィン構造の前記頂面を覆っている前記シリコンキャップ層の部分の上に形成され、且つ前記ゲルマニウムフィン構造の前記側壁面を覆っている前記シリコンキャップ層の部分に隣接して形成されている、ゲート誘電体層と、
    前記ゲート誘電体層上に形成されたチタンを有するゲート電極層と、
    前記ゲルマニウムフィン構造のそれぞれの位置のドレイン領域及びソース領域と、
    を有するデバイス。
  15. 当該デバイスは更に、前記ゲルマニウムフィン構造に近接するシャロートレンチアイソレーション（ＳＴＩ）内の誘電体材料を有し、前記ＳＴＩ内の前記誘電体材料は、前記ゲルマニウム層の下の層から前記ゲルマニウム層の底面まで延在している、請求項１４に記載のデバイス。
  16. 当該デバイスの導電チャネルが、前記ゲート誘電体層の下の前記ゲルマニウムフィン構造の前記頂面及び前記側壁面を有し、前記シリコンゲルマニウムバリア層及び前記シリコンキャップ層の各々が、それらの間の前記ゲルマニウム層のバンドギャップよりも高いバンドギャップを有するように構成され、前記シリコンキャップ層は、前記ゲルマニウムフィン構造の前記頂面からシャロートレンチアイソレーション材料まで、前記ゲルマニウムフィン構造の前記側壁面を覆っている、請求項１４に記載のデバイス。
  17. 請求項１４に記載のデバイスを有する集積回路であって、中央演算処理ユニット（ＣＰＵ）、メモリアレイ、オンチップキャッシュ、論理ゲート、又はこれらの組み合わせを含む集積回路。
  18. 非平面半導体デバイスであって：
    シリコン基板と、
    前記シリコン基板の上に形成されたシリコンゲルマニウムバリア層と、
    前記シリコンゲルマニウムバリア層の上に形成されたゲルマニウム層であり、当該ゲルマニウム層の少なくとも一部が、頂面と横方向の両側の側壁面とを持つゲルマニウムフィン構造を有する、ゲルマニウム層と、
    前記ゲルマニウムフィン構造の少なくとも一部上に形成されたシリコンキャップ層であり、前記ゲルマニウムフィン構造の前記頂面及び前記側壁面を覆うシリコンキャップ層と、
    前記シリコンキャップ層上に形成され且つ酸化ハフニウムを有するゲート誘電体層であり、当該ゲート誘電体層は、前記ゲルマニウムフィン構造の前記頂面を覆っている前記シリコンキャップ層の部分の上に形成され、且つ前記ゲルマニウムフィン構造の前記側壁面を覆っている前記シリコンキャップ層の部分に隣接して形成されている、ゲート誘電体層と、
    前記ゲート誘電体層上に形成されたチタンを有するゲート電極層と、
    前記ゲルマニウムフィン構造のそれぞれの位置のドレイン領域及びソース領域と、
    前記ゲルマニウムフィン構造に近接するシャロートレンチアイソレーション（ＳＴＩ）内の誘電体材料と
    を有し、
    前記シリコンゲルマニウムバリア層及び前記シリコンキャップ層の各々が、それらの間の前記ゲルマニウム層のバンドギャップよりも高いバンドギャップを有するように構成されている、
    デバイス。
  19. 前記シリコンキャップ層は、前記ゲルマニウムフィン構造の前記頂面からＳＴＩ内の前記誘電体材料の頂部まで、前記ゲルマニウムフィン構造の前記側壁面を覆っている、請求項１８に記載のデバイス。
  20. 請求項１８に記載のデバイスを有するマイクロエレクトロニクスデバイスであって、中央演算処理ユニット（ＣＰＵ）、メモリアレイ、オンチップキャッシュ、又は論理ゲートであるマイクロエレクトロニクスデバイス。
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