CN110364595B - 发光二极管外延结构及其制备方法 - Google Patents
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Abstract
本发明提供一种发光二极管外延结构及其制备方法，所述制备方法包括，提供一衬底，于所述衬底上形成第一半导体层，于所述第一半导体层上形成发光层，于所述发光层上形成第二半导体层，其中，其中，所述发光层包括多个量子阱单元组，所述多个量子阱单元组是堆栈设置，每一所述量子阱单元组包括至少一层势阱层以及至少一层势垒层，其中所述多个量子阱单元组的势垒层的掺杂组成是相互不同。利用本发明，可有效提升器件的光电性能，实现辐射复合效率。
Description
技术领域
本发明涉及一种半导体技术领域，特别是涉及发光二极管外延结构及其制备方法。
背景技术
发光二极管(Light Emitting Diode-LED)可以直接把电能转化为光能，其发光原理在于：LED芯片由两部分组成一部分是P型半导体，在它里面空穴占主导地位，另一部分是N型半导体，在它里面电子占主导地位。当这两种半导体连接起来的时候，它们之间就形成一个“P-N结”。当电流通过导线作用于这个芯片的时候，电子就会被推向P区，在P区里电子跟空穴复合，然后就会以光子的形式发出能量。
而今，发光二极管(LED)虽然正以其寿命长、耗电少、光效高、易于控制和绿色环保等特点，正逐步应用于道路照明、办公照明、家居照明、工业照明、农业照明等领域，赢得了广泛的市场。但是，市场对于发光二极管的亮度要求也越来越高，传统的发光二极管的亮度显然不能再满足许多场合的需求。目前，改善发光二极管亮度的方法很多，例如通过改善N、P层的生长条件以提升发光二极管的亮度等，但是这些方法对于发光二极管亮度改善的潜力均有限，因此寻求一种新的有效提升发光二极管亮度的方法就显得尤为重要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种发光二极管外延结构及其制备方法，用于解决现有技术中发光二极管亮度不足的技术问题。
为实现上述目的及其他相关目的，本发明提供一种发光二极管外延结构及其制备方法，所述发光二极管外延制备方法方法包括：
提供一衬底；
于所述衬底上形成第一半导体层；
于所述第一半导体层上形成发光层；
于所述发光层上形成第二半导体层；
其中，所述发光层包括多个量子阱单元组，所述多个量子阱单元组是堆栈设置，每一所述量子阱单元组包括至少一层势阱层以及至少一层势垒层，其中所述多个量子阱单元组的势垒层的掺杂组成是相互不同。
可选地，所述多个量子阱单元组的势垒层的掺杂包括铝掺杂。
可选地，同一所述量子阱单元组内所包括的所述势垒层掺杂的铝组分相同。
可选地，不同所述量子阱单元组包括的所述势垒层内掺杂的铝在由所述衬底指向所述第二半导体层的方向上依序增加。
可选地，不同所述量子阱单元组包括的所述势垒层内掺杂的铝在由所述衬底指向所述第二半导体层的方向上依序减少。
可选地，所述势垒层包括AlxGa(1-X)N层，其中，X介于0-0.7之间。
可选地，在所述衬底上形成非掺杂氮化镓层。
可选地，所述发光层的生长温度介于720-920℃之间，生长压力介于100-600Torr之间，V/Ⅲ摩尔比在300-8000之间。
可选地，所述第二半导体层的厚度介于40-110nm之间。
为实现上述目的及其他相关目的，本发明还提供一种发光二极管外延结构，所述发光二极管外延结构包括：
衬底；
第一半导体层，形成于所述衬底上；
发光层，形成于所述第一半导体层上；
第二半导体层，形成于所述发光层上；
其中，所述发光层包括多个量子阱单元组，所述多个量子阱单元组是堆栈设置，每一所述量子阱单元组包括至少一层势阱层以及至少一层势垒层，其中所述多个量子阱单元组的势垒层的掺杂组成是相互不同。
如上所述，本发明的发光二极管外延结构及其制备方法，利用将多个量子阱单元组堆栈形成发光层，并且量子阱单元组包括至少一层的势阱层以及掺杂组成不同的至少一层势垒层，可有效减少电子泄露，改善势垒层的位错密度，调节能带，从而实现辐射复合效率，提升器件的光电性能。
附图说明
图1显示为本发明的发光二极管外延制备方法流程图。
图2显示为本发明的发光二极管缓冲层、插入层以及成核层结构示意图。
图3显示为执行步骤S30的子步骤。
图4A显示为本发明量子阱单元组示意图。
图4B显示为本发明发光层结构示意图。
图5显示为本发明中一种实施例下的发光层结构示意图。
图6显示为本发明中一种实施例下的发光层结构示意图。
图7显示为第二半导体层结构示意图。
图8显示为发光二极管外延制备方法流程图。
图9显示为本发明发光二极管外延结构剖面图。
图10显示为发光二极管外延结构发光层的一种示例。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。同时，本说明书中所引用的如“上”、“下”、“前”、“后”、“左”、“右”、“中间”等用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1至图10，本发明提供一种发光二极管外延结构及其制备方法，所述发光二极管外延结构制备方法至少包括以下步骤：
执行步骤S10，提供一衬底1。在执行步骤S10中，衬底1的材料包括但不限于砷化镓(GaAs)、硅、碳化硅(SiC)、氮化铝(AlN)、蓝宝石、磷化铟(InP)或磷化镓(GaP)，同时衬底1包括平面衬底或图案化衬底。
在本发明的一实施例中，请参阅图2，为得到良好的外延层晶体质量与光电性能，执行步骤S10还包括执行步骤S101：在衬底1上形成一非掺杂氮化镓层5。非掺杂氮化镓(GaN)层5通过例如脉冲激光淀积技术(PLD)形成于在例如氮化铝(ALN)镀膜衬底上。具体地，将衬底1置于反应室中并通入例如三甲基镓(TMGa)做Ga源以便在衬底1上生长非掺杂GaN层5，非掺杂GaN层5的生长温度介于1000-1200℃之间，生长压力介于100-500Torr之间，转速介于600-1200转之间。在本发明的另一实施例中，请参阅图2，为了提供与衬底晶格相同的成核中心以及降低衬底1与外延结构交界面的自由能，以在过渡区上形成高质量的外延层，同时为了缓冲应力，避免应力释放，衬底1上形成有一缓冲层6例如AlGaN缓冲层，缓冲层6上形成有一成核层7例如低温GaN(LT-GaN)层或者低温AlN(LT-AlN)层。同时，为调节成核层7的生长模式，改善外延膜的质量，在缓冲层6与成核层7之间还可形成一插入层8例如氮化铝(AlN)插入层。成核层7能够用于创建反相无领域虚拟极衬底(anti-phase domain-free virtual polar substrate)，并且缓冲层6可用于提供位错滤波缓冲部分，位错滤波缓冲部分能够提供发光层3量子阱结构的压缩应变和/或对衬底与势垒层312之间的晶格失配的控制。需要说明的是，缓冲层6还可包括渐变缓冲部分，通过形成渐变缓冲层6，位错可沿其中的相对对角平面滑动，以使得有效控制衬底1与IV/III-V材料势垒层312(和/或任何中间层)之间的晶格失配。显而易见地，这类渐变层能够用于量子阱单元组31的其它位置。需要注意的是，能够获益于本发明的一个实施例的其它多量子阱单元组31可在没有成核层6和/或缓冲层7的情况下实现。例如，具有采用具有充分相似晶格常数的材料来实现的衬底1和势垒层312的实施例可在没有渐变缓冲部分的情况下实现。
执行步骤S20，于衬底1上形成第一半导体层2。需要说明的是，第一半导体层2的电性相反与第二半导体层4，当第一半导体层2的电性为N型，第二半导体层4的电性则为P型，而当第一半导体层2的电性为P型，第二半导体层4的电性则为N型。在本发明的一实施例中，第一半导体层2为N型半导体层。具体地，N型半导体层的形成方式可以为，于反应室中通入三甲基镓(TMGa)以及甲硅烷(SIH4)分别作为Ga源以及n型掺杂剂，N型半导体层的生长温度介于900-1200℃之间，生长压力介于100-500Torr之间，转速介于500-1200转之间。
执行步骤S30，于第一半导体层2上形成发光层3，发光层3为一种多重量子阱结构。进一步地，发光层3的形成方式可以为，将反应室的温度调节至720-920℃之间，生长压力在100-600Torr之间，V/Ⅲ摩尔比(NH3流量和TMGa流量的比值)介于300-8000之间，以使得发光层3得以形成在第一半导体层2上，通过形成发光层3使得变化的电场得以以光子的形式释放能量。
作为示例，请参阅图3，执行步骤S30还包括执行步骤S301：至少一层势阱层311与至少一层势垒层312交替生长形成量子阱单元组31，以及执行步骤S302：多个量子阱单元组31例如3个、5个、8个量子阱单元组31堆栈形成发光层3。其中，所述多个量子阱单元组31的势垒层312的掺杂组成是相互不同。在一实施例中，势垒层312掺杂有铝，势垒层312例如n型AlXGa(1-X)N层，X介于0-0.7之间例如0.6。需要说明的是，每个量子阱单元组31内势垒层312掺杂的铝组分是相同的，而不同量子阱单元组31内的势垒层312中的Al组分的掺杂包含多种形式的掺杂，多个量子阱单元组31中的势垒层312在衬底1指向第二半导体层4的方向上Al组分的掺杂例如依序渐变增加、依序渐变减少、先渐变增加后渐变减少或者，先渐变减少后渐变增加。通过将发光层3分为多个量子阱单元组31可增加激子产生几率，有利于多层之间的能量传递，并在形成量子阱单元组31的势垒层312内掺杂Al组分，以及采取多种Al组分的掺杂形式，可以有效减少电子泄露，改善势垒层312位错密度，调节能带，从而实现辐射符合效率，有效提高发光二极管器件的光电性能。需要说明的是，势阱层312包含InGaN材料，InGaSb体材料或InGaAsSb体材料。
在本发明的一个实施例中，请参阅图4A-4B。3个量子阱单元组31堆栈形成发光层3，每个量子阱单元组31均由一层势阱层311以及形成于势阱层311之上的势垒层312交替形成。其中，3个量子阱单元组31中的势垒层312的Al掺杂在衬底1指向第二半导体层4的方向上渐变增加。在本发明的另一个实施例中，请参阅图5，发光层3由3个量子阱单元组31堆栈形成，每个量子阱单元组31均由3组由一层势阱层311以及形成于势阱层311上的势一层垒层312组成的循环结构构成，由下至上的每一个势垒层312的Al组分掺杂依序渐变减少。在本发明的另一实施例中，请参阅图6。发光层3由3个量子阱单元组31堆栈形成，由衬底1指向第二半导体层4即从下至上的方向上第一组和第二组量子阱单元组31分别包含2组由一层势阱层311以及形成于势阱层311上的一层势垒层312组成的循环结构，以及4组由一层势阱层311以及形成于势阱层311上的一层势垒层312组成的循环结构，第三组量子阱单元组31包含2组由一层势阱层311以及形成于势阱层311上的一层势垒层312组成的循环结构，第一组量子阱单元组31里势垒层312的Al组分小于第三组量子阱单元组31里势垒层312的Al组分小于第二组量子阱单元组31里势垒层312的Al组分，即势垒层312里Al组分掺杂数量按照由下至上的顺序先渐变增加再渐变减少。
执行步骤S40，于所述发光层3上形成第二半导体层4。在本发明的一实施例中，请参阅图7，第二半导体层4为P型半导体层例如以N2为载气的P型GaN层，此P型半导体层4具有依序形成于发光层3上的低温P型GaP层41，P型电子阻挡层42例如掺杂有Al组分的PAlGaN层、高温P型GaN层43以及接触层44。具体地，其形成方式为在生长温度至620-1200℃之间，生长压力在100-600Torr之间，转速介于500-1200转之间，V/Ⅲ摩尔比介于200-6000之间的反应室环境内于发光层3上形成厚度介于40-110nm之间的第二半导体层4，在本发明的一实施例中，第二半导体层4的厚度为50nm，在本发明的另一实施例中，第二半导体层4的厚度为100nm。
请参阅图8，本发明一种发光二极管外延制备方法还包括执行步骤S50：退火降温。将反应室的温度降至450-800℃之间，采用纯氢气(H2)氛围进行退火处理2-20min，然后降至室温即可获得发光二极管外延结构。
请参阅图9，本发明还提供一种上述发光二极管外延结构，所述外延结构至少包括，衬底1，形成于衬底1上的第一半导体层2，形成于第二半导体层2上的发光层3以及形成于发光层3上的第二半导体层4。其中，所述发光层3包括多个量子阱单元组31，所述多个量子阱单元组31是堆栈设置，每一所述量子阱单元组31包括至少一层势阱层311以及至少一层势垒层312，其中所述多个量子阱单元组31的势垒层312的掺杂组成是相互不同。
在一实施例中，请参阅图10，发光层3包括4组堆栈的量子阱单元组31，由下至上地，前三组量子阱单元组31均包括两组由一层势阱层311与一层势垒层312交替形成的循环结构，第四组量子阱单元组31包括三组由一层势阱层311与一层势垒层312交替形成的循环结构。需要说明的是，在某些实施例中，发光层3包括多个量子阱单元组31，每个量子阱单元组31包括若干组由一层势阱层311与形成于势阱层311之上的势垒层312组成的循环结构，其中，所有量子阱单元组31的包括的循环结构数相加等于9。
需要说明的是，还可以对上述元件结构适当施加公知的功能层。例如可以设置：用于使元件驱动电流在整个发光部平面性地扩散的电流扩散层、相反地用于限制元件驱动电流流通的区域的电流阻止层和电流狭窄层等公知的层结构。另外，在衬底1的上方也可以设置反射层(DBR层)，发光层3的两侧可设置上部覆盖层以及下部覆盖层等公知的层结构。于衬底1上形成的外延结构的制备方法可采用诸如金属有机化合物气外延(MOCVD)，分子束外延(MBE)，氢化物气相外延(HVPE)和气相外延(CVD)中的一种，当然也可采用诸如原子层沉积(ALD)等其他方法来生长，不以此为限。此外，上述实施例中以例如高纯氢气或者氮气作为载气，以例如三甲基镓(TMGa)、三乙基镓(TEGa)、三甲基铝(TMAl)、三甲基铟(TMln)和氨气(NH3)分别作为Ga、Al、ln和N源。上述发光二极管外延制备方法得到的外延结构以及上述的外延结构经过清洗、趁机、光刻和刻蚀等后续加工工艺后可被制成单颗芯片以供使用。
综上所述，本发明提供发光二极管外延结构及其制备方法，可有效减少电子泄露，改善势垒层位错密度，调节能带，从而实现辐射复合效率，提升器件的光电性能。所以本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (2)
1.一种发光二极管外延结构制备方法，其特征在于，包括：
步骤S10：提供一衬底；
步骤S20：于所述衬底上形成第一半导体层；
步骤S30：于所述第一半导体层上形成发光层，发光层为一种多重量子阱结构，其中步骤S30还包括：
步骤S301：至少一层势阱层与至少一层势垒层交替生长形成量子阱单元组；
步骤S302：多个所述量子阱单元组堆栈形成发光层，将反应室的温度调节至720-920℃之间，生长压力在100-600Torr之间，NH3和TMGa流量的比值介于300-8000之间，其中多个所述量子阱单元组包括：
两组由一层所述势阱层及形成所述势阱层上的一层所述势垒层组成的循环结构形成第一组量子阱单元组，四组由一层所述势阱层及形成所述势阱层上的一层所述势垒层组成的循环结构形成第二组量子阱单元组，两组由一层所述势阱层势阱层及形成所述势阱层上的一层所述势垒层组成的循环结构形成第三组量子阱单元组；
步骤S40：于所述发光层上形成第二半导体层，生长温度介于620-1200℃之间，生长压力介于100-600Torr之间，转速介于500-1200转之间，所述第二半导体的厚度介于40-110nm之间；
步骤S50：退火降温，将反应室的温度降至450-800℃之间，采用纯氢气氛围退火处理2-20min；
其中，所述衬底上形成有一缓冲层，所述缓冲层上形成有一成核层，所述缓冲层与所述成核层之间形成一插入层，所述缓冲层、所述成核层以及所述插入层位于衬底和第一半导体层之间，所述缓冲层包括渐变缓冲部分，所述发光层包括多个量子阱单元组，所述多个量子阱单元组是堆栈设置，每一所述量子阱单元组包括至少一层势阱层以及至少一层势垒层，其中所述多个量子阱单元组的势垒层的掺杂组成是相互不同，所述多个量子阱单元组的势垒层的掺杂包括铝掺杂，同一所述量子阱单元组内所包括的所述势垒层掺杂的铝组分相同，不同所述量子阱单元组包括的所述势垒层内掺杂的铝在由所述衬底指向所述第二半导体层的方向上先渐变增加后渐变减少或者先渐变减少后渐变增加，所述第一半导体层的电性与所述第二半导体层相反，所述势垒层包括AlxGa(1-X)N层，其中，X介于0-0.7之间。
2.一种发光二极管外延结构，其特征在于，包括：
衬底；
第一半导体层，形成于所述衬底上；
发光层，形成于所述第一半导体层上；
第二半导体层，形成于所述发光层上；
其中，缓冲层，包括渐变缓冲部分，形成于所述衬底上；
成核层，形成于所述缓冲层上；
插入层，形成于所述缓冲层与所述成核层之间；
所述发光层包括多个量子阱单元组，所述多个量子阱单元组是堆栈设置，每一所述量子阱单元组包括至少一层势阱层以及至少一层势垒层；
多个量子阱单元组，包括第一组量子阱单元组、第二组量子阱单元组及第三组量子阱单元，其中，
第一组量子阱单元组，包括两组由一层势阱层及形成与势阱层上的一层势垒层组成的循环结构；
第二组量子阱单元组，包括四组由一层势阱层及形成与势阱层上的一层势垒层组成的循环结构；
第三组量子阱单元组，包括两组由一层势阱层及形成与势阱层上的一层势垒层组成的循环结构；
同一所述量子阱单元组内所包括的所述势垒层掺杂的铝组分相同，其中所述多个量子阱单元组的势垒层的掺杂组成是相互不同，不同所述量子阱单元组包括的所述势垒层内掺杂的铝在由所述衬底指向所述第二半导体层的方向上先渐变增加后渐变减少或者先渐变减少后渐变增加。
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