JPH07142686A - 相補形半導体デバイスのオーム接触の形成方法 - Google Patents
相補形半導体デバイスのオーム接触の形成方法Info
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- JPH07142686A JPH07142686A JP6164884A JP16488494A JPH07142686A JP H07142686 A JPH07142686 A JP H07142686A JP 6164884 A JP6164884 A JP 6164884A JP 16488494 A JP16488494 A JP 16488494A JP H07142686 A JPH07142686 A JP H07142686A
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Abstract
(57)【要約】
【目的】 III −Ｖ族半導体デバイスのＮ形領域７０と
Ｐ形領域８０に、同一材料のオーム接触１２０，１２
２，１２４を設ける方法を提供する。 【構造】 まず、半導体基板に伸長するＮ形領域７０を
形成する。次に、基板に伸長するＰ形領域８０を形成す
る。Ｐ形領域８０は、Ｐ形不純物８１を大量に添加する
ことができる。次に、Ｎ形領域に接触する第１オーム接
触領域を形成する。第１オーム接触領域は、金属とＮ形
ドーパントを含むオーム接触材料から構成することがで
きる。さらに、Ｐ形領域８０，８１に接触する第２オー
ム接触領域１１９を形成する。第２オーム接触領域は、
第１オーム接触領域と同一のオーム接触材料によって構
成される。使用できる一つのオーム接触材料として、ニ
ッケル・ゲルマニウム・タングステンがある。
Ｐ形領域８０に、同一材料のオーム接触１２０，１２
２，１２４を設ける方法を提供する。 【構造】 まず、半導体基板に伸長するＮ形領域７０を
形成する。次に、基板に伸長するＰ形領域８０を形成す
る。Ｐ形領域８０は、Ｐ形不純物８１を大量に添加する
ことができる。次に、Ｎ形領域に接触する第１オーム接
触領域を形成する。第１オーム接触領域は、金属とＮ形
ドーパントを含むオーム接触材料から構成することがで
きる。さらに、Ｐ形領域８０，８１に接触する第２オー
ム接触領域１１９を形成する。第２オーム接触領域は、
第１オーム接触領域と同一のオーム接触材料によって構
成される。使用できる一つのオーム接触材料として、ニ
ッケル・ゲルマニウム・タングステンがある。
Description
【０００１】
【産業上の利用分野】本発明は、一般にオーム接触に関
し、さらに詳しくは、半導体デバイスに使用するオーム
接触に関する。
し、さらに詳しくは、半導体デバイスに使用するオーム
接触に関する。
【０００２】
【従来の技術】相補形半導体デバイス、特に III−Ｖ族
相補形ヘテロ構造電界効果トランジスタ（ＣＨＦＥＴ）
や相補形ヘテロ構造絶縁ゲート電界効果トランジスタ
（ＣＨＩＧＦＥＴ）は、低電力、低電圧で高速の用途に
極めて有用であることが明らかにされてきた。例えば、
Abrokwahの"Low Power AlGaAs/GaAs Complementary FET
Incorporating InGaAs N-Channel Gates"と題する米国
特許第４，７２９，０００号およびAbrokwahらの"High
Transconductance Complementary (Al, Ga) As/GaAs He
terostructure Insulated Gate Field-Effect Transist
ors"と題する米国特許第４，８１４，８５１号を参照さ
れたい。これらの先行技術は、自己整合イオン注入技術
を用いた相補形ガリウムひ素（ＧａＡｓ）ヘテロ接合デ
バイスを開示している。ＣＨＩＧＦＥＴは、キャリアの
輸送のために、アルミニウム・ガリウムひ素（ＡｌＧａ
Ａｓ）またはアルミニウム・インジウムひ素（ＡｌＩｎ
Ａｓ）のように、バンドギャップの広い絶縁体を使用し
て、移動度の高い二次元電子または正孔ガスをチャネル
に閉じ込める、ＣＭＯＳに類似したデバイスである。二
次元ガスは、バンドギャップの広い材料の絶縁体とバン
ドギャップの狭い材料のチャネルとのヘテロ接合に近接
して形成される。一般的なチャネル材料は、仮晶Ｉｎx
Ｇａ1-x Ａｓである。しかし、先行技術には、デバイス
の活性領域を電気的に接触させるために採用したオーム
接触メタライゼーションに関し、幾つかの欠点がある。
相補形ヘテロ構造電界効果トランジスタ（ＣＨＦＥＴ）
や相補形ヘテロ構造絶縁ゲート電界効果トランジスタ
（ＣＨＩＧＦＥＴ）は、低電力、低電圧で高速の用途に
極めて有用であることが明らかにされてきた。例えば、
Abrokwahの"Low Power AlGaAs/GaAs Complementary FET
Incorporating InGaAs N-Channel Gates"と題する米国
特許第４，７２９，０００号およびAbrokwahらの"High
Transconductance Complementary (Al, Ga) As/GaAs He
terostructure Insulated Gate Field-Effect Transist
ors"と題する米国特許第４，８１４，８５１号を参照さ
れたい。これらの先行技術は、自己整合イオン注入技術
を用いた相補形ガリウムひ素（ＧａＡｓ）ヘテロ接合デ
バイスを開示している。ＣＨＩＧＦＥＴは、キャリアの
輸送のために、アルミニウム・ガリウムひ素（ＡｌＧａ
Ａｓ）またはアルミニウム・インジウムひ素（ＡｌＩｎ
Ａｓ）のように、バンドギャップの広い絶縁体を使用し
て、移動度の高い二次元電子または正孔ガスをチャネル
に閉じ込める、ＣＭＯＳに類似したデバイスである。二
次元ガスは、バンドギャップの広い材料の絶縁体とバン
ドギャップの狭い材料のチャネルとのヘテロ接合に近接
して形成される。一般的なチャネル材料は、仮晶Ｉｎx
Ｇａ1-x Ａｓである。しかし、先行技術には、デバイス
の活性領域を電気的に接触させるために採用したオーム
接触メタライゼーションに関し、幾つかの欠点がある。
【０００３】
【発明が解決しようとする課題】相補形のデバイスと
は、言うまでも無く、これらが同一基板上にＮ形とＰ形
の両方のデバイスを含むことを意味している。先行技術
の一般的なオーム接触メタライゼーションは、Ｎ形デバ
イスとＰ形デバイスでは異なる。Ｎ形の場合、金ゲルマ
ニウム・ニッケル（ＡｕＧｅＮｉ）が使用されてきた。
Ｐ形の場合、金亜鉛ニッケル（ＡｕＺｎＮｉ）又は金亜
鉛金（ＡｕＺｎＡｕ）が使用されてきた。どちらのオー
ム接触も低い抵抗値を実現するために金メタライゼーシ
ョンに依存しており、それが幾つかの欠点を招いてい
る。金（Ａｕ）に基づくオーム接触は、エッチングがで
きない。したがって、これらはリフトオフ法によってデ
バイスに形成しなければならない。当業者にはよく理解
されているように、リフトオフは歩留まりが比較的低
く、パターンの精細度も低いために、デバイスの幾何学
的形状が比較的大きい寸法に制限される。寸法が大きい
ので、与えられたスペースに作りこむことができるデバ
イスの最大個数が減少する。
は、言うまでも無く、これらが同一基板上にＮ形とＰ形
の両方のデバイスを含むことを意味している。先行技術
の一般的なオーム接触メタライゼーションは、Ｎ形デバ
イスとＰ形デバイスでは異なる。Ｎ形の場合、金ゲルマ
ニウム・ニッケル（ＡｕＧｅＮｉ）が使用されてきた。
Ｐ形の場合、金亜鉛ニッケル（ＡｕＺｎＮｉ）又は金亜
鉛金（ＡｕＺｎＡｕ）が使用されてきた。どちらのオー
ム接触も低い抵抗値を実現するために金メタライゼーシ
ョンに依存しており、それが幾つかの欠点を招いてい
る。金（Ａｕ）に基づくオーム接触は、エッチングがで
きない。したがって、これらはリフトオフ法によってデ
バイスに形成しなければならない。当業者にはよく理解
されているように、リフトオフは歩留まりが比較的低
く、パターンの精細度も低いために、デバイスの幾何学
的形状が比較的大きい寸法に制限される。寸法が大きい
ので、与えられたスペースに作りこむことができるデバ
イスの最大個数が減少する。
【０００４】先行技術のＡｕに基づくオーム接触は、多
層集積回路配線に使用される最新のＶＬＳＩのＡｌメタ
ライゼーションとの適合性が無いという欠点もある。こ
の非適合性は、Ａｕに基づくオーム接触が、Ａｌ多層技
術に要求される温度範囲全体を通して安定したオーム接
触を提供できないということに原因がある。特に、一般
的なＡｌに基づく配線プロセスは、約５００℃以上で行
われる。Ａｕに基づくオーム接触は、約４７０℃を越え
ると、安定したオーム接触を提供できない。その結果、
先行技術のＡｕに基づくオーム接触は、相補形デバイス
の商業的な応用を制限してきた。さらに、時間の経過と
共にＡｕはＡｌと反応する傾向があり、パープル・プレ
イグ(Purple plague) として知られる問題を発生し、最
終的にデバイスの故障を引き起こす原因となる。
層集積回路配線に使用される最新のＶＬＳＩのＡｌメタ
ライゼーションとの適合性が無いという欠点もある。こ
の非適合性は、Ａｕに基づくオーム接触が、Ａｌ多層技
術に要求される温度範囲全体を通して安定したオーム接
触を提供できないということに原因がある。特に、一般
的なＡｌに基づく配線プロセスは、約５００℃以上で行
われる。Ａｕに基づくオーム接触は、約４７０℃を越え
ると、安定したオーム接触を提供できない。その結果、
先行技術のＡｕに基づくオーム接触は、相補形デバイス
の商業的な応用を制限してきた。さらに、時間の経過と
共にＡｕはＡｌと反応する傾向があり、パープル・プレ
イグ(Purple plague) として知られる問題を発生し、最
終的にデバイスの故障を引き起こす原因となる。
【０００５】先行技術のオーム接触の別の欠点は、Ａｕ
とＧａＡｓの複合反応のために、接触が構造的に劣るこ
とである。
とＧａＡｓの複合反応のために、接触が構造的に劣るこ
とである。
【０００６】さらに、先行技術のオーム接触に生じる明
らかな欠点として、Ｎ形デバイスとＰ形デバイスに２種
類の材料を使用しているということが上げられる。よく
理解されているように、異なる材料を使用すると、デバ
イスの製造工程の複雑性が高くなり、それはコストの増
加、サイクル・タイムの増加、安全上の危険性の増加、
歩留まりの低下などにつながる。
らかな欠点として、Ｎ形デバイスとＰ形デバイスに２種
類の材料を使用しているということが上げられる。よく
理解されているように、異なる材料を使用すると、デバ
イスの製造工程の複雑性が高くなり、それはコストの増
加、サイクル・タイムの増加、安全上の危険性の増加、
歩留まりの低下などにつながる。
【０００７】したがって、Ｎ形デバイスとＰ形デバイス
の両方に使用でき、しかも最新の多層ＶＬＳＩのＡｌ配
線と適合性があり、なおかつ、上述の先行技術のその他
の欠点を全部回避する、III −Ｖ族相補形デバイスに適
したオーム接触が必要とされる。さらに、そうしたオー
ム接触を使用した、相補形ヘテロ接合電界効果デバイス
を作成することも望ましい。
の両方に使用でき、しかも最新の多層ＶＬＳＩのＡｌ配
線と適合性があり、なおかつ、上述の先行技術のその他
の欠点を全部回避する、III −Ｖ族相補形デバイスに適
したオーム接触が必要とされる。さらに、そうしたオー
ム接触を使用した、相補形ヘテロ接合電界効果デバイス
を作成することも望ましい。
【０００８】
【課題を解決するための手段】簡単に述べると、本発明
の範囲は、III −Ｖ族半導体デバイスのＮ形領域とＰ形
領域に同一材料のオーム接触を提供する方法を包含す
る。具体的には、まず、半導体基板またはエピ層に伸長
するＮ形領域を形成する。さらに、基板またはエピ層に
伸長するＰ形領域を形成する。次に、Ｎ形領域に接触す
る第１オーム接触領域を形成する。この第１オーム接触
領域は特定のオーム接触材料を含む。さらに、Ｐ形領域
に接触する第２オーム接触を形成する。第２オーム接触
領域は、第１オーム接触領域と同一のオーム接触材料に
よって構成される。
の範囲は、III −Ｖ族半導体デバイスのＮ形領域とＰ形
領域に同一材料のオーム接触を提供する方法を包含す
る。具体的には、まず、半導体基板またはエピ層に伸長
するＮ形領域を形成する。さらに、基板またはエピ層に
伸長するＰ形領域を形成する。次に、Ｎ形領域に接触す
る第１オーム接触領域を形成する。この第１オーム接触
領域は特定のオーム接触材料を含む。さらに、Ｐ形領域
に接触する第２オーム接触を形成する。第２オーム接触
領域は、第１オーム接触領域と同一のオーム接触材料に
よって構成される。
【０００９】さらに、本発明では、Ｐ形領域はＰ形不純
物を高濃度にドーピングされうる。また、前記の特定の
オーム接触材料は、金属とＮ形ドーパントによって構成
されうる。
物を高濃度にドーピングされうる。また、前記の特定の
オーム接触材料は、金属とＮ形ドーパントによって構成
されうる。
【００１０】本発明の範囲はさらに、ガリウムひ素相補
形半導体デバイスの製造方法を包含する。まず、イオン
注入法によって、半導体基板またはエピ層にＮ形領域を
形成する。次に、半導体基板にＰ形領域も形成する。Ｐ
形領域は、２５０〜４００Ω／平方の範囲の面積抵抗が
得られるように、ふっ素とベリリウム，Ａｓ／Ｂｅ，Ｎ
／Ｂｅ，またはＰ／Ｂｅなどの核種を共注入（co-impla
nting ）することによって、不純物を大量に添加するこ
とができる。Ｎ形領域およびＰ形領域は、熱処理（アニ
ーリング）によって活性化される。次に、Ｎ形領域およ
びＰ形領域にニッケルを沈積させる。次に、ニッケルの
上にゲルマニウムを沈積させる。さらに、ゲルマニウム
の上にタングステンを沈積させる。
形半導体デバイスの製造方法を包含する。まず、イオン
注入法によって、半導体基板またはエピ層にＮ形領域を
形成する。次に、半導体基板にＰ形領域も形成する。Ｐ
形領域は、２５０〜４００Ω／平方の範囲の面積抵抗が
得られるように、ふっ素とベリリウム，Ａｓ／Ｂｅ，Ｎ
／Ｂｅ，またはＰ／Ｂｅなどの核種を共注入（co-impla
nting ）することによって、不純物を大量に添加するこ
とができる。Ｎ形領域およびＰ形領域は、熱処理（アニ
ーリング）によって活性化される。次に、Ｎ形領域およ
びＰ形領域にニッケルを沈積させる。次に、ニッケルの
上にゲルマニウムを沈積させる。さらに、ゲルマニウム
の上にタングステンを沈積させる。
【００１１】
【実施例】全般的に、オーム接触の好適な実施例を、相
補形ＧａＡｓヘテロ接合電界効果トランジスタに適用す
る場合について説明する。本発明のオーム接触は、先行
技術の欠点を克服し、最新のＶＬＳＩ配線技術と両立し
て製造可能なデバイスおよび工程を確立する。この好適
な実施例は、Ｎ形デバイスとＰ形デバイスの両方のオー
ム接触に、同一のオーム接触材料つまりニッケル・ゲル
マニウム・タングステン（ＮｉＧｅＷまたは任意選択的
にＧｅＮｉＷ）を使用する。
補形ＧａＡｓヘテロ接合電界効果トランジスタに適用す
る場合について説明する。本発明のオーム接触は、先行
技術の欠点を克服し、最新のＶＬＳＩ配線技術と両立し
て製造可能なデバイスおよび工程を確立する。この好適
な実施例は、Ｎ形デバイスとＰ形デバイスの両方のオー
ム接触に、同一のオーム接触材料つまりニッケル・ゲル
マニウム・タングステン（ＮｉＧｅＷまたは任意選択的
にＧｅＮｉＷ）を使用する。
【００１２】ＮｉＧｅＷは、Ｎ形領域の接触に適してい
ることが知られている。これをオーム接触として使用す
ることは、例えば、同時係属出願である米国特許出願番
号第０７／９０２，２４４号および０７／９０２，２４
５号に示されている。しかし、典型的な相補形ＧａＡｓ
ヘテロ接合デバイスは、高いＡｌ濃度を持つＡｌＧａＡ
ｓのような材料から成る絶縁層を有する。先行技術の相
補形デバイスのように、この絶縁層にＰ形不純物を約１
０18／ｃｃのレベルまで添加する場合、ＮｉＧｅＷの使
用は通常、適切でない。Ｇｅが補償Ｎ形不純物となるた
めに、そうしたＰ形デバイスにＮｉＧｅＷ接触を使用す
るのは適切でない。例えば、先行技術が、ＡｕＺｎＮｉ
またはＡｕＺｎＡｕをＰ形領域のオーム接触として使用
するのはこのためであり、Ｚｎは高密度のドーピングを
達成する。
ることが知られている。これをオーム接触として使用す
ることは、例えば、同時係属出願である米国特許出願番
号第０７／９０２，２４４号および０７／９０２，２４
５号に示されている。しかし、典型的な相補形ＧａＡｓ
ヘテロ接合デバイスは、高いＡｌ濃度を持つＡｌＧａＡ
ｓのような材料から成る絶縁層を有する。先行技術の相
補形デバイスのように、この絶縁層にＰ形不純物を約１
０18／ｃｃのレベルまで添加する場合、ＮｉＧｅＷの使
用は通常、適切でない。Ｇｅが補償Ｎ形不純物となるた
めに、そうしたＰ形デバイスにＮｉＧｅＷ接触を使用す
るのは適切でない。例えば、先行技術が、ＡｕＺｎＮｉ
またはＡｕＺｎＡｕをＰ形領域のオーム接触として使用
するのはこのためであり、Ｚｎは高密度のドーピングを
達成する。
【００１３】ところが、本発明は、一般的なＮ形のオー
ム接触材料のＮｉＧｅＷ（またはＧｅＮｉＷ）をＰ形領
域にも使用する。具体的には、好適な実施例では、相補
形配置のＰ形デバイスの低抵抗接触を実現するために、
適切な注入核種の大量共注入を使用して、Ｐ形接触領域
に浅い高密度ドーピングを達成する。この接触はＡｌＧ
ａＡｓ／ＧａＡｓヘテロ接合に適しており、ヘテロ接合
におけるＡｌ含有量は必要なだけ高くすることができ
る。
ム接触材料のＮｉＧｅＷ（またはＧｅＮｉＷ）をＰ形領
域にも使用する。具体的には、好適な実施例では、相補
形配置のＰ形デバイスの低抵抗接触を実現するために、
適切な注入核種の大量共注入を使用して、Ｐ形接触領域
に浅い高密度ドーピングを達成する。この接触はＡｌＧ
ａＡｓ／ＧａＡｓヘテロ接合に適しており、ヘテロ接合
におけるＡｌ含有量は必要なだけ高くすることができ
る。
【００１４】この新規の、進歩性を有するオーム接触
は、同時係属出願の米国特許出願第０７／９０２，２４
４号に開示されているような技術によって、エッチング
することができる。したがって、リフトオフ技術は必要
でない。そのため、より高い歩留まりと、より小型のデ
バイス形状とが達成される。
は、同時係属出願の米国特許出願第０７／９０２，２４
４号に開示されているような技術によって、エッチング
することができる。したがって、リフトオフ技術は必要
でない。そのため、より高い歩留まりと、より小型のデ
バイス形状とが達成される。
【００１５】さらに、本発明にしたがって形成される好
適なデバイスは、最新のＡＩによるＶＬＳＩ配線技術と
の適合性も備えている。また、本発明のオーム接触は、
鏡面のように平滑で、スパイクが無い。さらに、相補形
デバイス全体に同一のオーム接触材料を使用できるため
に、加工工程がかなり簡素化され、先行技術に比べてか
なり有利である。本発明は、例えばディジタルおよびア
ナログIII −Ｖ族半導体、ＦＥＴやＨＢＴを含む相補形
回路、および半導体ＬＥＤやレーザなどの光学デバイス
に適用することができる。したがって、通信、コンピュ
ータ、およびディスプレイなどの分野に、幅広く応用す
ることができる。
適なデバイスは、最新のＡＩによるＶＬＳＩ配線技術と
の適合性も備えている。また、本発明のオーム接触は、
鏡面のように平滑で、スパイクが無い。さらに、相補形
デバイス全体に同一のオーム接触材料を使用できるため
に、加工工程がかなり簡素化され、先行技術に比べてか
なり有利である。本発明は、例えばディジタルおよびア
ナログIII −Ｖ族半導体、ＦＥＴやＨＢＴを含む相補形
回路、および半導体ＬＥＤやレーザなどの光学デバイス
に適用することができる。したがって、通信、コンピュ
ータ、およびディスプレイなどの分野に、幅広く応用す
ることができる。
【００１６】以下に、添付の図面を参照しながら、本発
明を説明する。図１は、本発明に従って作成した好適な
接触を用いたデバイスのエピタキシャル半導体構造物を
示す断面図である。まず、ＧａＡｓ基板１０が用意され
る。ＧａＡｓ基板１０は高抵抗材料であり、液相シール
・チョコラルスキ（ＬＥＣ）法によって成長する種類が
好ましい。ＧａＡｓ基板１０は厚さが約２５ミルで、約
１０9 〜１０10Ω／平方の面積抵抗を持つことが好まし
い。ＧａＡｓのＬＥＣ基板１０の上に、不純物を注入し
ないＧａＡｓバッファ層１２を、技術上周知の方法で、
エピタキシャル成長させる。ＧａＡｓバッファ層１２
は、厚さ約２０００Åとすることが好ましい。ＧａＡｓ
バッファ層１２は、きれいな結晶格子を設け、そこから
デバイスの活性層を形成するために形成する。ＧａＡｓ
バッファ層１２の中に、非常に狭いデルタ・ドーピング
層１４を挿入する。デルタ・ドーピング層１４は、２〜
４×１０11ｃｍ-2のキャリア濃度を持つシリコン（Ｓ
ｉ）によって構成することが望ましい。好適な実施例で
は、デルタ・ドーピング層１４は、ＧａＡｓバッファ層
１２の頂面から約３０Åの深さに位置する。ドーピング
層１４は、Ｎチャネル・デバイスにキャリアの一部を提
供すると共に、Ｎチャネル・デバイスおよびＰチャネル
・デバイスの両方のしきい電圧を調整する機能を持つ。
明を説明する。図１は、本発明に従って作成した好適な
接触を用いたデバイスのエピタキシャル半導体構造物を
示す断面図である。まず、ＧａＡｓ基板１０が用意され
る。ＧａＡｓ基板１０は高抵抗材料であり、液相シール
・チョコラルスキ（ＬＥＣ）法によって成長する種類が
好ましい。ＧａＡｓ基板１０は厚さが約２５ミルで、約
１０9 〜１０10Ω／平方の面積抵抗を持つことが好まし
い。ＧａＡｓのＬＥＣ基板１０の上に、不純物を注入し
ないＧａＡｓバッファ層１２を、技術上周知の方法で、
エピタキシャル成長させる。ＧａＡｓバッファ層１２
は、厚さ約２０００Åとすることが好ましい。ＧａＡｓ
バッファ層１２は、きれいな結晶格子を設け、そこから
デバイスの活性層を形成するために形成する。ＧａＡｓ
バッファ層１２の中に、非常に狭いデルタ・ドーピング
層１４を挿入する。デルタ・ドーピング層１４は、２〜
４×１０11ｃｍ-2のキャリア濃度を持つシリコン（Ｓ
ｉ）によって構成することが望ましい。好適な実施例で
は、デルタ・ドーピング層１４は、ＧａＡｓバッファ層
１２の頂面から約３０Åの深さに位置する。ドーピング
層１４は、Ｎチャネル・デバイスにキャリアの一部を提
供すると共に、Ｎチャネル・デバイスおよびＰチャネル
・デバイスの両方のしきい電圧を調整する機能を持つ。
【００１７】ＧａＡｓバッファ層１２の上に、ＦＥＴチ
ャネル層１６を形成する。チャネル層１６は、２０％の
Ｉｎと８０％のＧａのモル比を持つ、不純物を注入しな
いＩｎＧａＡｓによって構成することが望ましい。好適
な実施例では、チャネル層１６は約１３０Åの厚さであ
る。
ャネル層１６を形成する。チャネル層１６は、２０％の
Ｉｎと８０％のＧａのモル比を持つ、不純物を注入しな
いＩｎＧａＡｓによって構成することが望ましい。好適
な実施例では、チャネル層１６は約１３０Åの厚さであ
る。
【００１８】チャネル層１６の上に、絶縁層１８をエピ
タキシャル成長させる。絶縁層１８は、不純物を注入し
ないＡｌＧａＡｓによって構成することが望ましい。好
適なモル比は、Ａｌが７５％，Ｇａが２５％である。絶
縁層の厚さは約２５０Åである。
タキシャル成長させる。絶縁層１８は、不純物を注入し
ないＡｌＧａＡｓによって構成することが望ましい。好
適なモル比は、Ａｌが７５％，Ｇａが２５％である。絶
縁層の厚さは約２５０Åである。
【００１９】絶縁層の上に、ＧａＡｓキャップ層２０を
約３０Åの厚さまで成長させる。ＧａＡｓキャップ層
は、ＡｌＧａＡｓ絶縁層１８の酸化を防止するためであ
る。このようにして、図１のエピタキシャル半導体構造
は、好適な相補形ヘテロ接合電界効果トランジスタ・デ
バイスを形成するためのヘテロ接合を設ける。このヘテ
ロ接合がＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓによっ
て構成されることは明白である。
約３０Åの厚さまで成長させる。ＧａＡｓキャップ層
は、ＡｌＧａＡｓ絶縁層１８の酸化を防止するためであ
る。このようにして、図１のエピタキシャル半導体構造
は、好適な相補形ヘテロ接合電界効果トランジスタ・デ
バイスを形成するためのヘテロ接合を設ける。このヘテ
ロ接合がＧａＡｓ／ＩｎＧａＡｓ／ＡｌＧａＡｓによっ
て構成されることは明白である。
【００２０】図２ないし図９は、本発明の好適な方法に
従って形成した接触を用いるデバイスを形成する段階を
示す。このデバイスは、相補形ヘテロ接合電界効果トラ
ンジスタである。
従って形成した接触を用いるデバイスを形成する段階を
示す。このデバイスは、相補形ヘテロ接合電界効果トラ
ンジスタである。
【００２１】図２では、基板材料を保護するために、オ
プションのフィールド絶縁体３０を沈積させる。フィー
ルド絶縁体３０には、周知のリトグラフ法および反応性
イオン・エッチング（ＲＩＥ）法によって、ウィンドウ
を設ける。このウィンドウは、活性デバイス領域３２，
３３へのアクセス部となる。
プションのフィールド絶縁体３０を沈積させる。フィー
ルド絶縁体３０には、周知のリトグラフ法および反応性
イオン・エッチング（ＲＩＥ）法によって、ウィンドウ
を設ける。このウィンドウは、活性デバイス領域３２，
３３へのアクセス部となる。
【００２２】図３では、領域３２，３３に、それぞれＮ
形デバイス・ゲート４０およびＰ形デバイス・ゲート４
２を形成する。具体的には、好適な実施例では、約３０
００ないし４０００ÅのＴｉＷＮの層を反応性スパッタ
蒸着する。ＴｉＷＮは、電界効果デバイスのショットキ
接触ゲートとして機能する。ゲート４０，４２はＲＩＥ
法によって形成する。
形デバイス・ゲート４０およびＰ形デバイス・ゲート４
２を形成する。具体的には、好適な実施例では、約３０
００ないし４０００ÅのＴｉＷＮの層を反応性スパッタ
蒸着する。ＴｉＷＮは、電界効果デバイスのショットキ
接触ゲートとして機能する。ゲート４０，４２はＲＩＥ
法によって形成する。
【００２３】図４では、ゲート４０，４２の両側にそれ
ぞれ、１対の側壁スペーサ５０，５２を形成する。側壁
５０，５２はあった方が望ましいが、無くてもかまわな
い。側壁５０，５２は、デバイス全体の性能パラメータ
を向上するために、後の工程段階で、ソース領域とドレ
ーン領域とを整合させる機能を果たす。好適な実施例で
は、側壁５０，５２は、ＳｉＯＮまたはＳｉＮ／ＳｉＯ
2 で、全体の厚さが約４０００Åになるように形成す
る。側壁５０，５２は、通常の加工法によって形成す
る。エッチングには、高圧異方性ＲＩＥ法を使用する。
こうして形成される側壁５０，５２は、ＲＩＥの後、そ
れぞれのゲートに沿って横方向に約３０００Åの大きさ
を持つ。
ぞれ、１対の側壁スペーサ５０，５２を形成する。側壁
５０，５２はあった方が望ましいが、無くてもかまわな
い。側壁５０，５２は、デバイス全体の性能パラメータ
を向上するために、後の工程段階で、ソース領域とドレ
ーン領域とを整合させる機能を果たす。好適な実施例で
は、側壁５０，５２は、ＳｉＯＮまたはＳｉＮ／ＳｉＯ
2 で、全体の厚さが約４０００Åになるように形成す
る。側壁５０，５２は、通常の加工法によって形成す
る。エッチングには、高圧異方性ＲＩＥ法を使用する。
こうして形成される側壁５０，５２は、ＲＩＥの後、そ
れぞれのゲートに沿って横方向に約３０００Åの大きさ
を持つ。
【００２４】図５は、フィールド絶縁体領域３０，活性
デバイス領域３２，３３，ゲート４０，４２，およびス
ペーサ５０，５２を覆うＳｉＮの保護層６０の沈積を示
す。ＳｉＮ層６０は、ウェハ表面を後続の加工段階から
防護する機能を果たす。層６０は、標準ＣＶＤ法によっ
て約５００Åの厚さに沈積することが望ましい。
デバイス領域３２，３３，ゲート４０，４２，およびス
ペーサ５０，５２を覆うＳｉＮの保護層６０の沈積を示
す。ＳｉＮ層６０は、ウェハ表面を後続の加工段階から
防護する機能を果たす。層６０は、標準ＣＶＤ法によっ
て約５００Åの厚さに沈積することが望ましい。
【００２５】図６では、活性デバイス領域３２でＮ形デ
バイス・ゲート４０に隣接してＮソース領域７０および
Ｎドレーン領域７２を形成する。領域７０，７２は、Ｓ
ｉ注入法を用いた周知の加工法によって、約３５０Ω／
平方の面積抵抗が得られるように形成する。注入は、Ｓ
ｉＮ層６０を通して行われる。Ｎソース領域７０および
Ｎドレーン領域７２はそれぞれ、基板内に約２０００Å
伸長することが好ましく、こうして、少なくともチャネ
ル層１６まで伸長し、できればバッファ層１２の中まで
伸長することが好ましい。任意選択的に、ＮチャネルＦ
ＥＴのアクセス直列抵抗を改善するために、側壁を形成
する前に、Ｎ領域に少量のＳｉを注入し、Ｎデバイス・
ゲート４０に直接自己整合した軽量ドープＮ領域を設け
ることもできる。
バイス・ゲート４０に隣接してＮソース領域７０および
Ｎドレーン領域７２を形成する。領域７０，７２は、Ｓ
ｉ注入法を用いた周知の加工法によって、約３５０Ω／
平方の面積抵抗が得られるように形成する。注入は、Ｓ
ｉＮ層６０を通して行われる。Ｎソース領域７０および
Ｎドレーン領域７２はそれぞれ、基板内に約２０００Å
伸長することが好ましく、こうして、少なくともチャネ
ル層１６まで伸長し、できればバッファ層１２の中まで
伸長することが好ましい。任意選択的に、ＮチャネルＦ
ＥＴのアクセス直列抵抗を改善するために、側壁を形成
する前に、Ｎ領域に少量のＳｉを注入し、Ｎデバイス・
ゲート４０に直接自己整合した軽量ドープＮ領域を設け
ることもできる。
【００２６】図７は、Ｐソース領域８０およびＰドレー
ン領域８２の形成を示す。Ｐ領域８０，８２は、ふっ素
（Ｆ）とベリリウム（Ｂｅ）の共注入を用いて、約１０
００〜２０００Ω／平方の面積抵抗が得られるように形
成する。Ｐソース領域８０およびＰドレーン領域８２は
それぞれ、基板内に約２０００Å伸長することが好まし
く、こうして、少なくともチャネル層１６まで伸長し、
できればバッファ層１２の中まで伸長することが望まし
い。
ン領域８２の形成を示す。Ｐ領域８０，８２は、ふっ素
（Ｆ）とベリリウム（Ｂｅ）の共注入を用いて、約１０
００〜２０００Ω／平方の面積抵抗が得られるように形
成する。Ｐソース領域８０およびＰドレーン領域８２は
それぞれ、基板内に約２０００Å伸長することが好まし
く、こうして、少なくともチャネル層１６まで伸長し、
できればバッファ層１２の中まで伸長することが望まし
い。
【００２７】図８では、Ｐソース領域８０およびＰドレ
ーン領域８２にさらに不純物を注入して、これらの領域
を、本発明の好適な実施例で使用するオーム接触と互換
可能にする。具体的には、通常はＮｉＧｅＷは、ＧａＡ
ｓのＮ形ドーパントとなるＧｅを含んでいるために、Ｎ
形オーム接触金属としてしか使用されない。しかし、本
発明は、ＮｉＧｅＷをＰ形オーム接触としても利用す
る。したがって、図８に示す段階で、Ｐ形ソース領域８
０およびＰ形ドレーン領域８２にさらに大量の不純物を
注入して、浅く高濃度のＰ形領域８１，８３をそれぞれ
設ける。その結果得られる面積抵抗は、２５０〜４００
Ω／平方が望ましい。
ーン領域８２にさらに不純物を注入して、これらの領域
を、本発明の好適な実施例で使用するオーム接触と互換
可能にする。具体的には、通常はＮｉＧｅＷは、ＧａＡ
ｓのＮ形ドーパントとなるＧｅを含んでいるために、Ｎ
形オーム接触金属としてしか使用されない。しかし、本
発明は、ＮｉＧｅＷをＰ形オーム接触としても利用す
る。したがって、図８に示す段階で、Ｐ形ソース領域８
０およびＰ形ドレーン領域８２にさらに大量の不純物を
注入して、浅く高濃度のＰ形領域８１，８３をそれぞれ
設ける。その結果得られる面積抵抗は、２５０〜４００
Ω／平方が望ましい。
【００２８】最適化されたＰ形ドーパントのプロファイ
ルは、ＦとＢｅ，ＡｓとＢｅ，ＰとＢｅ，ＮとＢｅ，ま
たはＫｒとＢｅの共注入を用いることによって達成する
ことができる。ＦとＢｅの場合、１０14ｃｍ-2を越える
不純物注入量と５０ｋｅＶのエネルギを用い、後述する
ように７００〜８５０℃の高速アニーリング温度を使用
したときに、５×１０19ｃｃ-1のピーク・ドーピングが
達成される。こうして、Ｎ形オーム接触金属を使用して
も、Ｐ形接触が得られる。
ルは、ＦとＢｅ，ＡｓとＢｅ，ＰとＢｅ，ＮとＢｅ，ま
たはＫｒとＢｅの共注入を用いることによって達成する
ことができる。ＦとＢｅの場合、１０14ｃｍ-2を越える
不純物注入量と５０ｋｅＶのエネルギを用い、後述する
ように７００〜８５０℃の高速アニーリング温度を使用
したときに、５×１０19ｃｃ-1のピーク・ドーピングが
達成される。こうして、Ｎ形オーム接触金属を使用して
も、Ｐ形接触が得られる。
【００２９】図には示さないが、好適な方法の次の段階
は、Ｐ形およびＮ形のソースおよびドレーンを活性化す
るために使用される高速熱処理（アニーリング）であ
る。アニーリング条件は７００〜８５０℃の温度が好適
であり、大型ウェハにおけるすべり線(Slip-line) の形
成を最小限に抑制し、かつＰ形ＨＥＦＴのサブスレショ
ルド電流を減少するように設計する。
は、Ｐ形およびＮ形のソースおよびドレーンを活性化す
るために使用される高速熱処理（アニーリング）であ
る。アニーリング条件は７００〜８５０℃の温度が好適
であり、大型ウェハにおけるすべり線(Slip-line) の形
成を最小限に抑制し、かつＰ形ＨＥＦＴのサブスレショ
ルド電流を減少するように設計する。
【００３０】図９は、エピタキシャル基板におけるＮチ
ャネル・デバイスとＰチャネル・デバイスの間の酸素分
離（ＩＳＯ）領域９０の形成を示す。ＩＳＯ領域９０
は、それぞれのデバイスを電気的に分離する機能を果た
す。図に示すＮデバイスとＰデバイスが、特定のダイ上
に形成された多くの同一デバイスの中の２つであること
は、理解されよう。したがって、領域９０は図の両端に
も示されており、図示されていない隣接デバイスとの分
離を表わしている。ＩＳＯは高速熱処理を使用し、これ
は５５０℃で６秒間実行するのが好ましい。
ャネル・デバイスとＰチャネル・デバイスの間の酸素分
離（ＩＳＯ）領域９０の形成を示す。ＩＳＯ領域９０
は、それぞれのデバイスを電気的に分離する機能を果た
す。図に示すＮデバイスとＰデバイスが、特定のダイ上
に形成された多くの同一デバイスの中の２つであること
は、理解されよう。したがって、領域９０は図の両端に
も示されており、図示されていない隣接デバイスとの分
離を表わしている。ＩＳＯは高速熱処理を使用し、これ
は５５０℃で６秒間実行するのが好ましい。
【００３１】図９はさらに、デバイス全体を覆う追加の
絶縁体キャップ１００をも示している。このキャップ１
００は、この後の処理工程中の保護のために設けるもの
である。絶縁体キャップ１００は、従来の加工方法を用
いて、約３５００Åの厚さに形成する。
絶縁体キャップ１００をも示している。このキャップ１
００は、この後の処理工程中の保護のために設けるもの
である。絶縁体キャップ１００は、従来の加工方法を用
いて、約３５００Åの厚さに形成する。
【００３２】図１０は、本発明の好適な実施例のオーム
接触を示す。図示されていないが、絶縁体層１００およ
び絶縁体層６０は、オーム接触の沈積のためのアクセス
部を設けるために、Ｎソース７０，Ｎドレーン７２，Ｐ
ソース８０，およびＰドレーン８２の上の部分がエッチ
ングによって除去されている。好適な実施例では、Ｎｉ
層１２０，Ｇｅ層１２２，およびＷ層１２４をスパッタ
蒸着する。しかし、別の実施例として、Ｎｉの前に、ま
ずＧｅを沈積することも考えられる。説明を簡単にする
ために、Ｎソース領域７０のオーム接触をオーム領域１
１７と呼ぶことにする。同様に、Ｐソース領域８０のオ
ーム接触をオーム領域１１９と呼ぶことにする。これら
は全てのオーム接触の例示である。
接触を示す。図示されていないが、絶縁体層１００およ
び絶縁体層６０は、オーム接触の沈積のためのアクセス
部を設けるために、Ｎソース７０，Ｎドレーン７２，Ｐ
ソース８０，およびＰドレーン８２の上の部分がエッチ
ングによって除去されている。好適な実施例では、Ｎｉ
層１２０，Ｇｅ層１２２，およびＷ層１２４をスパッタ
蒸着する。しかし、別の実施例として、Ｎｉの前に、ま
ずＧｅを沈積することも考えられる。説明を簡単にする
ために、Ｎソース領域７０のオーム接触をオーム領域１
１７と呼ぶことにする。同様に、Ｐソース領域８０のオ
ーム接触をオーム領域１１９と呼ぶことにする。これら
は全てのオーム接触の例示である。
【００３３】例示としてのオーム領域１１７，１１９
は、次のように形成される。リフトオフ法を用いて接触
領域を形成する実施例では、金属の薄層が必要である。
この実施例では、Ｎｉ層１２０は１００〜３００Åであ
り、Ｇｅ層１２２は１００〜３００Åである。最後に、
Ｗ層１２４を約１０００Åの厚さに沈積する。Ｎｉの前
にＧｅを沈積する代替実施例でも、同様の厚さを使用す
る。
は、次のように形成される。リフトオフ法を用いて接触
領域を形成する実施例では、金属の薄層が必要である。
この実施例では、Ｎｉ層１２０は１００〜３００Åであ
り、Ｇｅ層１２２は１００〜３００Åである。最後に、
Ｗ層１２４を約１０００Åの厚さに沈積する。Ｎｉの前
にＧｅを沈積する代替実施例でも、同様の厚さを使用す
る。
【００３４】エッチング法を用いて、接触領域を形成す
ることも好ましい。ＷおよびＧｅのＲＩＥや、ニッケル
用の緩衝酸化物エッチング液（ＢＯＥ）や塩化水素酸
（ＨＣｌ）のような周知の化学薬品によるエッチング法
によって接触を形成する場合は、妥当なＷの厚さを使用
することができる。受け入れられる技法は、同時係属出
願の米国特許出願番号第０７／９０２，２４４号に開示
されているが、その他の方法を使用することもできる。
ることも好ましい。ＷおよびＧｅのＲＩＥや、ニッケル
用の緩衝酸化物エッチング液（ＢＯＥ）や塩化水素酸
（ＨＣｌ）のような周知の化学薬品によるエッチング法
によって接触を形成する場合は、妥当なＷの厚さを使用
することができる。受け入れられる技法は、同時係属出
願の米国特許出願番号第０７／９０２，２４４号に開示
されているが、その他の方法を使用することもできる。
【００３５】Ｎチャネル領域の場合、オーム接触材料
は、面積抵抗が１０００Ω／平方未満である限り、Ｓｉ
を添加したＮ形ソースおよびドレーン領域に対し、適正
に機能する。イオン注入し、熱処理した半導体を、ＢＯ
ＥおよびＨＣｌによってウェット・エッチングして初期
予備クリーニングを行った後、その上にオーム接触をス
パッタ蒸着する。
は、面積抵抗が１０００Ω／平方未満である限り、Ｓｉ
を添加したＮ形ソースおよびドレーン領域に対し、適正
に機能する。イオン注入し、熱処理した半導体を、ＢＯ
ＥおよびＨＣｌによってウェット・エッチングして初期
予備クリーニングを行った後、その上にオーム接触をス
パッタ蒸着する。
【００３６】５００℃から６００℃の温度範囲で焼結
（シンタ）すると、安定したＮｉＧｅおよびＮｉＡｓ化
合物が、オーム接触金属と半導体材料の界面を形成す
る。ＮｉＡｓ化合物は、より低い温度で形成することが
でき、ＮｉＧｅマトリックス内に散在させることができ
る。これらの化合物は両方とも半導体に低い障壁を形成
し、トンネル伝導が可能になる。
（シンタ）すると、安定したＮｉＧｅおよびＮｉＡｓ化
合物が、オーム接触金属と半導体材料の界面を形成す
る。ＮｉＡｓ化合物は、より低い温度で形成することが
でき、ＮｉＧｅマトリックス内に散在させることができ
る。これらの化合物は両方とも半導体に低い障壁を形成
し、トンネル伝導が可能になる。
【００３７】Ｐ形デバイスにＮｉＧｅＷ（またはＧｅＮ
ｉＷ）オーム接触を使用するためには、図８に関連して
説明したように、浅いイオン注入法によって、Ｐ形III
−Ｖ族ヘテロ接合に高濃度のＰ形不純物注入を行う。こ
れにより、半導体にＮ形Ｇｅドーパントが拡散するにも
かかわらず、ＮｉＧｅＷ金属が高濃度の不純物を注入し
たＰ形領域と接触することが、確保される。
ｉＷ）オーム接触を使用するためには、図８に関連して
説明したように、浅いイオン注入法によって、Ｐ形III
−Ｖ族ヘテロ接合に高濃度のＰ形不純物注入を行う。こ
れにより、半導体にＮ形Ｇｅドーパントが拡散するにも
かかわらず、ＮｉＧｅＷ金属が高濃度の不純物を注入し
たＰ形領域と接触することが、確保される。
【００３８】耐火金属であるＷ層１２４は、任意選択的
に、ＷＮ，ＴｉＷ，またはＴｉＷＮなど、別の安定した
耐火合金とすることもできる。耐火性キャップは、先に
述べたように、ＶＬＳＩ配線に使用されるＡｌメタライ
ゼーションへＡｓが拡散する際に障壁となる。
に、ＷＮ，ＴｉＷ，またはＴｉＷＮなど、別の安定した
耐火合金とすることもできる。耐火性キャップは、先に
述べたように、ＶＬＳＩ配線に使用されるＡｌメタライ
ゼーションへＡｓが拡散する際に障壁となる。
【００３９】図１１は、Ｐ形Ａｌ.75 Ｇａ.25 Ａｓ／Ｉ
ｎ.20 Ｇａ.80 Ａｓ接合におけるＮｉＧｅＷオーム接触
の典型的な接触抵抗を示すグラフである。この抵抗は、
Ｆ／Ｂｅを注入したＰ領域８１，８３の面積抵抗に対し
てプロットされている。Ｐ形ドーピングの表面濃度を変
化することによって、０．２２〜０．８５Ω・ｍｍの範
囲の接触抵抗値を達成することができる。したがって、
本発明によれば、以前にはＮ形接触にしか使用できなか
った、同じＮｉＧｅＷオーム接触を、Ｐ接触をも必要と
する III−Ｖ族相補形デバイスで使用することができる
ので、便利である。
ｎ.20 Ｇａ.80 Ａｓ接合におけるＮｉＧｅＷオーム接触
の典型的な接触抵抗を示すグラフである。この抵抗は、
Ｆ／Ｂｅを注入したＰ領域８１，８３の面積抵抗に対し
てプロットされている。Ｐ形ドーピングの表面濃度を変
化することによって、０．２２〜０．８５Ω・ｍｍの範
囲の接触抵抗値を達成することができる。したがって、
本発明によれば、以前にはＮ形接触にしか使用できなか
った、同じＮｉＧｅＷオーム接触を、Ｐ接触をも必要と
する III−Ｖ族相補形デバイスで使用することができる
ので、便利である。
【００４０】図１２は、本発明によるオーム接触の温度
上の利点を示す。このグラフは、先行技術のＡｕに基づ
くオーム接触の場合、５００℃よりかなり低い温度で急
速に劣化し始めるのに対して、ＮｉＧｅＷオーム接触
は、５００〜６００℃の温度範囲で有用なオーム接触抵
抗を維持することを示す。最新のＡｌのＶＬＳＩ配線プ
ロセスは、５００℃以上の温度で実施される。したがっ
て、先行技術のＡｕオーム接触は使用できないが、本発
明のオーム接触は使用することができる。
上の利点を示す。このグラフは、先行技術のＡｕに基づ
くオーム接触の場合、５００℃よりかなり低い温度で急
速に劣化し始めるのに対して、ＮｉＧｅＷオーム接触
は、５００〜６００℃の温度範囲で有用なオーム接触抵
抗を維持することを示す。最新のＡｌのＶＬＳＩ配線プ
ロセスは、５００℃以上の温度で実施される。したがっ
て、先行技術のＡｕオーム接触は使用できないが、本発
明のオーム接触は使用することができる。
【００４１】以上の説明から、当業者に容易に分かるも
のではない、新規のオーム接触を相補形半導体デバイス
に形成する方法が提供されたことが、理解されるはずで
ある。このオーム接触は、最新のＶＬＳＩのアルミニウ
ム配線技術と共に使用するのに、特に有利である。ま
た、Ｎ形デバイスにもＰ形デバイスにも、同一タイプの
オーム接触を設けるので、加工工程を大幅に簡素化する
ことができる。
のではない、新規のオーム接触を相補形半導体デバイス
に形成する方法が提供されたことが、理解されるはずで
ある。このオーム接触は、最新のＶＬＳＩのアルミニウ
ム配線技術と共に使用するのに、特に有利である。ま
た、Ｎ形デバイスにもＰ形デバイスにも、同一タイプの
オーム接触を設けるので、加工工程を大幅に簡素化する
ことができる。
【図１】 本発明の好適な接触を用いたデバイスのエピ
タキシャル構造の断面図である。
タキシャル構造の断面図である。
【図２】 本発明の好適な接触を用いたデバイスを形成
する段階で、フィールド絶縁体を沈積した直後の状態を
示す断面図である。
する段階で、フィールド絶縁体を沈積した直後の状態を
示す断面図である。
【図３】 本発明の好適な接触を用いたデバイスを形成
する段階で、デバイスのゲートが形成された直後の状態
を示す断面図である。
する段階で、デバイスのゲートが形成された直後の状態
を示す断面図である。
【図４】 本発明の好適な接触を用いたデバイスを形成
する段階で、ゲートの側壁が形成された直後の状態を示
す断面図である。
する段階で、ゲートの側壁が形成された直後の状態を示
す断面図である。
【図５】 本発明の好適な接触を用いたデバイスを形成
する段階で、保護絶縁体層が形成された直後の状態を示
す断面図である。
する段階で、保護絶縁体層が形成された直後の状態を示
す断面図である。
【図６】 本発明の好適な接触を用いたデバイスを形成
する段階で、Ｎソース領域およびＮドレーン領域が形成
された直後の状態を示す断面図である。
する段階で、Ｎソース領域およびＮドレーン領域が形成
された直後の状態を示す断面図である。
【図７】 本発明の好適な接触を用いたデバイスを形成
する段階で、Ｐソース領域およびＰドレーン領域が形成
された直後の状態を示す断面図である。
する段階で、Ｐソース領域およびＰドレーン領域が形成
された直後の状態を示す断面図である。
【図８】 本発明の好適な接触を用いたデバイスを形成
する段階で、Ｐソースおよびドレーン領域がさらにドー
ピングされた直後の状態を示す断面図である。
する段階で、Ｐソースおよびドレーン領域がさらにドー
ピングされた直後の状態を示す断面図である。
【図９】 本発明の好適な接触を用いたデバイスを形成
する段階で、分離領域が形成された直後の状態を示す断
面図である。
する段階で、分離領域が形成された直後の状態を示す断
面図である。
【図１０】 本発明の好適な接触を用いたデバイスを形
成する段階で、オーム接触が形成された直後の状態を示
す断面図である。
成する段階で、オーム接触が形成された直後の状態を示
す断面図である。
【図１１】 オーム接触の抵抗値とＰ領域の面積抵抗値
の関係を示すグラフである。
の関係を示すグラフである。
【図１２】 先行技術のオーム接触と本発明の好適なオ
ーム接触とを比較して、オーム接触の抵抗を温度の関数
として示すグラフである。
ーム接触とを比較して、オーム接触の抵抗を温度の関数
として示すグラフである。
１０ ＧａＡｓ基板 １２ バッファ層 １４ デルタ・ドーピング層 １６ ＦＥＴチャネル層 １８ 絶縁層 ２０ ＧａＡｓキャップ層 ３０ フィールド絶縁体 ３２ 活性領域 ３３ 活性領域 ４０ Ｎ形デバイス・ゲート ４２ Ｐ形デバイス・ゲート ５０ 側壁 ５２ 側壁 ６０ ＳｉＮ層 ７０ Ｎ形ソース領域 ７２ Ｎ形ドレーン領域 ８０ Ｐ形ソース領域 ８２ Ｐ形ドレーン領域 １１７ オーム接触領域 １１９ オーム接触領域 １２０ ニッケル層 １２２ ゲルマニウム層 １２４ タングステン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 (72)発明者 ジェシン・チョー アメリカ合衆国アリゾナ州ギルバート、イ ー・ページ・アヴェニュー507
Claims (3)
- 【請求項１】 相補形半導体デバイスにオーム接触を形
成する方法であって：III −Ｖ族半導体構造に伸長する
Ｎ形領域（７０）を形成する段階；前記III −Ｖ族半導
体構造に伸長するＰ形領域（８０）を形成する段階；前
記Ｐ形領域にＰ形不純物（８１）を大量にドーピングす
る段階；前記Ｎ形領域に接触する第１オーム接触領域
（１１７）であって、金属およびＮ形ドーパントから成
るオーム接触材料で構成される第１オーム接触領域（１
１７）を形成する段階；および前記Ｐ形領域に接触する
第２オーム接触領域（１１９）であって、前記オーム接
触材料で構成される第２オーム接触領域（１１９）を形
成する段階；によって構成されることを特徴とする方
法。 - 【請求項２】 相補形半導体デバイスにオーム接触を形
成する方法であって：単独のドーピング段階によって、
ガリウムひ素のエピタキシャル構造にＮ形領域（７０）
を形成する段階；前記ガリウムひ素のエピタキシャル構
造にＰ形領域（８０）を形成する段階；２５０〜４００
Ω／平方の範囲の面積抵抗を生じるために、ふっ素とベ
リリウムを共注入することによって、Ｐ形領域に大量の
不純物をドーピングする段階；加熱処理（アニーリン
グ）によって前記Ｎ形領域および前記Ｐ形領域を活性化
する段階；前記Ｎ形領域および前記Ｐ形領域の上にニッ
ケル（１２０）を沈積する段階；前記沈積したニッケル
の上にゲルマニウム（１２２）を沈積する段階；および
前記沈積したゲルマニウムの上にタングステン（１２
４）を沈積する段階；によって構成されることを特徴と
する方法。 - 【請求項３】 相補形半導体デバイスにオーム接触を形
成する方法であって：III −Ｖ族半導体構造に伸長する
Ｎ形領域（７０）を形成する段階；前記III −Ｖ族半導
体構造に伸長するＰ形領域（８０）を形成する段階；前
記Ｎ形領域に接触する第１オーム接触領域（１１７）で
あって、オーム接触材料で構成される第１オーム接触領
域（１１７）を形成する段階；および前記Ｐ形領域に接
触する第２オーム接触領域（１１９）であって、前記オ
ーム接触材料で構成される第２オーム接触領域（１１
９）を形成する段階；によって構成されることを特徴と
する方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/083,755 US5480829A (en) | 1993-06-25 | 1993-06-25 | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US08/083,751 US5444016A (en) | 1993-06-25 | 1993-06-25 | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US083751 | 1993-06-25 | ||
| US083755 | 1993-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142686A true JPH07142686A (ja) | 1995-06-02 |
Family
ID=26769685
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6164884A Pending JPH07142686A (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスのオーム接触の形成方法 |
| JP16488794A Expired - Lifetime JP3834074B2 (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスにオーム接触を形成する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16488794A Expired - Lifetime JP3834074B2 (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスにオーム接触を形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPH07142686A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8283653B2 (en) | 2009-12-23 | 2012-10-09 | Intel Corporation | Non-planar germanium quantum well devices |
-
1994
- 1994-06-24 JP JP6164884A patent/JPH07142686A/ja active Pending
- 1994-06-24 JP JP16488794A patent/JP3834074B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142687A (ja) | 1995-06-02 |
| JP3834074B2 (ja) | 2006-10-18 |
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