JPH07142687A - 適合性のある非金オーム接触を有するｉｉｉ−ｖ族相補形ヘテロ構造デバイス - Google Patents
適合性のある非金オーム接触を有するｉｉｉ−ｖ族相補形ヘテロ構造デバイスInfo
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- JPH07142687A JPH07142687A JP6164887A JP16488794A JPH07142687A JP H07142687 A JPH07142687 A JP H07142687A JP 6164887 A JP6164887 A JP 6164887A JP 16488794 A JP16488794 A JP 16488794A JP H07142687 A JPH07142687 A JP H07142687A
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Abstract
(57)【要約】
【目的】 本発明は、Ｎ形およびＰ形デバイスの両方に
オーム接触を設ける同一形の材料を有する相補形半導体
デバイスを提供する。 【構成】 好適な実施例では、ＰソースおよびＰドレイ
ン領域８０，８２はＰ形不純物８１，８３によって高濃
度にドーピングされ、Ｎ形不純物を有するオーム領域を
オーム接触として利用できる。利用可能なオーム材料の
一つにニッケル・ゲルマニウム・タングステンがある。
ニッケル・ゲルマニウム・タングステンは、エッチング
可能で、そのためリフトオフ処理を必要としない。さら
に、本発明により製造可能な好適な相補形半導体デバイ
スは、最新のアルミニウム・ベースのＶＬＳＩ相互接続
プロセスと整合性がある。
オーム接触を設ける同一形の材料を有する相補形半導体
デバイスを提供する。 【構成】 好適な実施例では、ＰソースおよびＰドレイ
ン領域８０，８２はＰ形不純物８１，８３によって高濃
度にドーピングされ、Ｎ形不純物を有するオーム領域を
オーム接触として利用できる。利用可能なオーム材料の
一つにニッケル・ゲルマニウム・タングステンがある。
ニッケル・ゲルマニウム・タングステンは、エッチング
可能で、そのためリフトオフ処理を必要としない。さら
に、本発明により製造可能な好適な相補形半導体デバイ
スは、最新のアルミニウム・ベースのＶＬＳＩ相互接続
プロセスと整合性がある。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スに関し、さらに詳しくは、相補形半導体デバイスに関
する。
スに関し、さらに詳しくは、相補形半導体デバイスに関
する。
【０００２】
【従来の技術】相補形半導体デバイス、特にＩＩＩ−Ｖ
族相補形ヘテロ構造電界効果トランジスタ（ＣＨＦＥ
Ｔ）または相補形ヘテロ構造絶縁ゲート電界効果トラン
ジスタ（ＣＨＩＧＦＥＴ）は、低電力，低電圧，高速用
途で極めて有用であることがわかっている。例えば、米
国特許第４，７２９，０００号"Low Power AlGaAs/GaAs
Complementary FETs Incorporating InGaAs N-channel
Gates," Abrokwah および米国特許第４，８１４，８５
１号"High Transconductance Complementary (Al,Ga) A
s/GaAs Heterostructure Insulated Gate Field-Effect
Transistors," Abrokwah et alを参照されたい。従来
技術では、自己整合イオン注入技術を用いる相補形ガリ
ウム砒素（ＧａＡｓ）ヘテロ構造デバイスが開示されて
いる。ＣＨＩＧＦＥＴは、キャリア移動のため高移動度
の２次元電子または正孔ガスをチャネルに封じるため
に、アルミニウム・ガリウム砒素（ＡｌＧａＡｓ）また
はアルミニウム・インジウム砒素（ＡｌＩｎＡｓ）など
の広バンドギャップ絶縁体を利用するＣＭＯＳのような
デバイスである。２次元ガスは、広バンドギャップ材料
絶縁体と狭バンドギャップ材料チャネルとのヘテロ接合
に近接して形成される。一般的なチャネル材料は、仮晶
Ｉｎx Ｇａ1-x Ａｓである。しかし、従来技術では、デ
バイスの活性領域を電気接続するために用いられるオー
ム接触メタライゼーションについていくつかの欠点があ
る。
族相補形ヘテロ構造電界効果トランジスタ（ＣＨＦＥ
Ｔ）または相補形ヘテロ構造絶縁ゲート電界効果トラン
ジスタ（ＣＨＩＧＦＥＴ）は、低電力，低電圧，高速用
途で極めて有用であることがわかっている。例えば、米
国特許第４，７２９，０００号"Low Power AlGaAs/GaAs
Complementary FETs Incorporating InGaAs N-channel
Gates," Abrokwah および米国特許第４，８１４，８５
１号"High Transconductance Complementary (Al,Ga) A
s/GaAs Heterostructure Insulated Gate Field-Effect
Transistors," Abrokwah et alを参照されたい。従来
技術では、自己整合イオン注入技術を用いる相補形ガリ
ウム砒素（ＧａＡｓ）ヘテロ構造デバイスが開示されて
いる。ＣＨＩＧＦＥＴは、キャリア移動のため高移動度
の２次元電子または正孔ガスをチャネルに封じるため
に、アルミニウム・ガリウム砒素（ＡｌＧａＡｓ）また
はアルミニウム・インジウム砒素（ＡｌＩｎＡｓ）など
の広バンドギャップ絶縁体を利用するＣＭＯＳのような
デバイスである。２次元ガスは、広バンドギャップ材料
絶縁体と狭バンドギャップ材料チャネルとのヘテロ接合
に近接して形成される。一般的なチャネル材料は、仮晶
Ｉｎx Ｇａ1-x Ａｓである。しかし、従来技術では、デ
バイスの活性領域を電気接続するために用いられるオー
ム接触メタライゼーションについていくつかの欠点があ
る。
【０００３】
【発明が解決しようとする課題】デバイスが相補形であ
るということは、同一基板上にＮ形およびＰ形デバイス
を含むことを意味している。従来技術の一般的なオーム
接触メタライゼーションは、Ｎ形デバイスとＰ形デバイ
スとで異なる。Ｎ形の場合、金ゲルマニウム・ニッケル
（ＡｕＧｅＮｉ）が用いられる。Ｐ形の場合、金亜鉛ニ
ッケル（ＡｕＺｎＮｉ）または金亜鉛金（ＡｕＺｎＡ
ｕ）が用いられる。両方のオーム接触は、抵抗を低くす
るためＡｕメタライゼーションを利用し、その結果、い
くつかの欠点が生じる。Ａｕベースのオーム接触はエッ
チングできない。そのため、リフトオフ処理によってデ
バイス上に形成しなければならない。当技術分野で周知
なように、リフトオフ法には比較的低い歩留りと不精細
なパターン形成が伴い、そのためデバイスの形状は比較
的大きな寸法に限定される。寸法が大きいので、与えら
れたスペースに装着できるデバイスの最大数が低下す
る。
るということは、同一基板上にＮ形およびＰ形デバイス
を含むことを意味している。従来技術の一般的なオーム
接触メタライゼーションは、Ｎ形デバイスとＰ形デバイ
スとで異なる。Ｎ形の場合、金ゲルマニウム・ニッケル
（ＡｕＧｅＮｉ）が用いられる。Ｐ形の場合、金亜鉛ニ
ッケル（ＡｕＺｎＮｉ）または金亜鉛金（ＡｕＺｎＡ
ｕ）が用いられる。両方のオーム接触は、抵抗を低くす
るためＡｕメタライゼーションを利用し、その結果、い
くつかの欠点が生じる。Ａｕベースのオーム接触はエッ
チングできない。そのため、リフトオフ処理によってデ
バイス上に形成しなければならない。当技術分野で周知
なように、リフトオフ法には比較的低い歩留りと不精細
なパターン形成が伴い、そのためデバイスの形状は比較
的大きな寸法に限定される。寸法が大きいので、与えら
れたスペースに装着できるデバイスの最大数が低下す
る。
【０００４】また、従来のＡｕベースのオーム接触は、
多層集積回路相互接続で利用される最新のＶＬＳＩアル
ミニウムメタライゼーションと適合性がないという欠点
を有する。この非適合性は、Ａｕベースのオーム接触は
Ａｌ多層技術で必要とされる温度範囲で安定したオーム
接触を提供できないという事実に起因する。具体的に
は、一般的なＡｌベースの相互接続処理は約５００°Ｃ
またはそれ以上で行われるが、Ａｕベースのオーム接触
は約４７０°Ｃ以上では安定したオーム接触を提供でき
ない。そのため、従来のＡｕベースのオーム接触では、
相補形デバイスの商用利用が制限される。さらに、時間
とともにＡｕはＡｌと反応する傾向があり、紫斑(purpl
e plaque) と呼ばれる問題を生じ、これは最終的にデバ
イスの故障の原因となる。
多層集積回路相互接続で利用される最新のＶＬＳＩアル
ミニウムメタライゼーションと適合性がないという欠点
を有する。この非適合性は、Ａｕベースのオーム接触は
Ａｌ多層技術で必要とされる温度範囲で安定したオーム
接触を提供できないという事実に起因する。具体的に
は、一般的なＡｌベースの相互接続処理は約５００°Ｃ
またはそれ以上で行われるが、Ａｕベースのオーム接触
は約４７０°Ｃ以上では安定したオーム接触を提供でき
ない。そのため、従来のＡｕベースのオーム接触では、
相補形デバイスの商用利用が制限される。さらに、時間
とともにＡｕはＡｌと反応する傾向があり、紫斑(purpl
e plaque) と呼ばれる問題を生じ、これは最終的にデバ
イスの故障の原因となる。
【０００５】従来のオーム接触の別の欠点は、ＡｕとＧ
ａＡｓとの複雑な反応によって接点の構造が不適切にな
るということである。
ａＡｓとの複雑な反応によって接点の構造が不適切にな
るということである。
【０００６】さらに、２つの異なる材料がＮ形デバイス
とＰ形デバイスに用いられるという点で従来のオーム接
触では明白な欠点が生じる。周知なように、個別の材料
を用いることはデバイス処理の複雑さを増し、これは高
コスト，サイクル時間の増加，安全性リスクの増加，歩
留りの低下などにつながる。
とＰ形デバイスに用いられるという点で従来のオーム接
触では明白な欠点が生じる。周知なように、個別の材料
を用いることはデバイス処理の複雑さを増し、これは高
コスト，サイクル時間の増加，安全性リスクの増加，歩
留りの低下などにつながる。
【０００７】従って、Ｎ形およびＰ形デバイスの両方で
利用でき、かつ最新のＶＬＳＩ多層アルミニウム相互接
続と適合性があり、しかも従来技術の前述のすべての問
題を回避するＩＩＩ−Ｖ族相補形デバイスに適したオー
ム接触が必要とされる。さらに、このようなオーム接触
を利用する相補形ヘテロ構造電界効果デバイスを設ける
ことが望ましい。
利用でき、かつ最新のＶＬＳＩ多層アルミニウム相互接
続と適合性があり、しかも従来技術の前述のすべての問
題を回避するＩＩＩ−Ｖ族相補形デバイスに適したオー
ム接触が必要とされる。さらに、このようなオーム接触
を利用する相補形ヘテロ構造電界効果デバイスを設ける
ことが望ましい。
【０００８】
【課題を解決するための手段】本発明の範囲は、適合性
のあるオーム接触を用いるＩＩＩ−Ｖ族相補形半導体デ
バイスを含む。具体的には、好適な実施例は、Ｎデバイ
ス・ゲートを含むＮチャネル・デバイスを含む。Ｎチャ
ネル・デバイスは、Ｎデバイス・ゲートの下の第１ヘテ
ロ構造絶縁領域と、この第１ヘテロ構造絶縁領域の下の
第１ヘテロ構造チャネル領域とを含む。さらに、Ｎソー
スおよびＮドレイン領域はＮデバイス・ゲートの側面に
設けられる。Ｎソース領域およびＮドレイン領域は、第
１ヘテロ構造チャネル領域まで延在する。５００〜６０
０°Ｃの温度範囲で実質的に安定したオーム接触を与え
る第１材料からなる第１オーム領域は、Ｎソース領域と
接触し、同様な第２オーム領域はＮドレイン領域と接触
する。
のあるオーム接触を用いるＩＩＩ−Ｖ族相補形半導体デ
バイスを含む。具体的には、好適な実施例は、Ｎデバイ
ス・ゲートを含むＮチャネル・デバイスを含む。Ｎチャ
ネル・デバイスは、Ｎデバイス・ゲートの下の第１ヘテ
ロ構造絶縁領域と、この第１ヘテロ構造絶縁領域の下の
第１ヘテロ構造チャネル領域とを含む。さらに、Ｎソー
スおよびＮドレイン領域はＮデバイス・ゲートの側面に
設けられる。Ｎソース領域およびＮドレイン領域は、第
１ヘテロ構造チャネル領域まで延在する。５００〜６０
０°Ｃの温度範囲で実質的に安定したオーム接触を与え
る第１材料からなる第１オーム領域は、Ｎソース領域と
接触し、同様な第２オーム領域はＮドレイン領域と接触
する。
【０００９】さらに、この好適な実施例は、Ｐデバイス
・ゲートを有するＰチャネル・デバイスを含む。Ｐチャ
ネル・デバイスは、Ｐデバイス・ゲートの下の第２ヘテ
ロ構造絶縁領域と、この第２ヘテロ構造絶縁領域の下の
第２ヘテロ構造チャネル領域とを含む。Ｐソースおよび
Ｐドレイン領域は、Ｐデバイス・ゲートの側面に設けら
れる。ＰドレインおよびＰソース領域は、第２ヘテロ構
造チャネルまで延在する。第１材料からなる第３オーム
領域は、Ｐソース領域と接触し、第１材料からなる第４
オーム領域はＰドレイン領域と接触する。
・ゲートを有するＰチャネル・デバイスを含む。Ｐチャ
ネル・デバイスは、Ｐデバイス・ゲートの下の第２ヘテ
ロ構造絶縁領域と、この第２ヘテロ構造絶縁領域の下の
第２ヘテロ構造チャネル領域とを含む。Ｐソースおよび
Ｐドレイン領域は、Ｐデバイス・ゲートの側面に設けら
れる。ＰドレインおよびＰソース領域は、第２ヘテロ構
造チャネルまで延在する。第１材料からなる第３オーム
領域は、Ｐソース領域と接触し、第１材料からなる第４
オーム領域はＰドレイン領域と接触する。
【００１０】さらに、本発明の範囲は、相補形ヘテロ構
造デバイスを製造する方法を含む。ヘテロ構造チャネル
領域が形成される。ヘテロ構造絶縁領域は、チャネル領
域の上に形成される。Ｎデバイス・ゲートおよびＰデバ
イス・ゲートは、ヘテロ構造絶縁領域の上に形成され
る。ＮソースおよびＮドレイン領域は、Ｎデバイス・ゲ
ートの両側に形成され、チャネル領域まで延在する。Ｐ
ソースおよびＰドレイン領域は、Ｐデバイス・ゲートの
両側に形成され、チャネル領域まで延在する。５００〜
６００°Ｃの温度範囲でオーム接触を提供するのに適し
た材料からなる第１，第２，第３および第４オーム領域
はそれぞれ、Ｎソース領域，Ｎドレイン領域，Ｐソース
領域およびＰドレイン領域と接触するために形成され
る。相補形デバイスは、シリコン集積回路産業で周知な
方法を用いて標準的なＶＬＳＩアルミニウム相互接続メ
タライゼーションで相互接続される。
造デバイスを製造する方法を含む。ヘテロ構造チャネル
領域が形成される。ヘテロ構造絶縁領域は、チャネル領
域の上に形成される。Ｎデバイス・ゲートおよびＰデバ
イス・ゲートは、ヘテロ構造絶縁領域の上に形成され
る。ＮソースおよびＮドレイン領域は、Ｎデバイス・ゲ
ートの両側に形成され、チャネル領域まで延在する。Ｐ
ソースおよびＰドレイン領域は、Ｐデバイス・ゲートの
両側に形成され、チャネル領域まで延在する。５００〜
６００°Ｃの温度範囲でオーム接触を提供するのに適し
た材料からなる第１，第２，第３および第４オーム領域
はそれぞれ、Ｎソース領域，Ｎドレイン領域，Ｐソース
領域およびＰドレイン領域と接触するために形成され
る。相補形デバイスは、シリコン集積回路産業で周知な
方法を用いて標準的なＶＬＳＩアルミニウム相互接続メ
タライゼーションで相互接続される。
【００１１】
【実施例】概して、本発明の好適な実施例は、従来技術
の欠点を克服し、最新のＶＬＳＩ相互接続技術と適合性
のある製造可能なデバイスおよび方法を確立する相補形
ＧａＡｓヘテロ構造電界効果トランジスタである。この
好適な実施例は、Ｎ形デバイスおよびＰ形デバイスの両
方のオーム接触となるニッケル・ゲルマニウム・タング
ステン（ＮｉＧｅＷ）である同一オーム接触材料によっ
て構成される。
の欠点を克服し、最新のＶＬＳＩ相互接続技術と適合性
のある製造可能なデバイスおよび方法を確立する相補形
ＧａＡｓヘテロ構造電界効果トランジスタである。この
好適な実施例は、Ｎ形デバイスおよびＰ形デバイスの両
方のオーム接触となるニッケル・ゲルマニウム・タング
ステン（ＮｉＧｅＷ）である同一オーム接触材料によっ
て構成される。
【００１２】ＮｉＧｅＷは、Ｎ形領域への接触として適
していることがわかっている。ＮｉＧｅＷをオーム接触
として利用することは、例えば、同時係属出願である米
国特許出願第０７／９０２，２４４号および第０７／９
０２，２４５号において示されている。しかし、一般的
な相補形ＧａＡｓヘテロ構造デバイスは、Ａｌ濃度が高
いＡｌＧａＡｓなどの材料からなる絶縁層を有する。こ
の絶縁層が、従来の相互形デバイスの場合のように、約
１０18／ｃｃのレベルまでＰ形ドーピングされると、Ｎ
ｉＧｅＷは一般に不適切になる。このようなＰ形デバイ
スに対するＮｉＧｅＷ接触は、Ｇｅが相殺するＮ形不純
物となるので、不適切である。そのため、例えば、従来
技術では、Ｐ形領域に対するオーム接触としてＡｕＺｎ
ＮｉまたはＡｕＺｎＡｕが用いられ、Ｚｎが高濃度にド
ーピングされている。
していることがわかっている。ＮｉＧｅＷをオーム接触
として利用することは、例えば、同時係属出願である米
国特許出願第０７／９０２，２４４号および第０７／９
０２，２４５号において示されている。しかし、一般的
な相補形ＧａＡｓヘテロ構造デバイスは、Ａｌ濃度が高
いＡｌＧａＡｓなどの材料からなる絶縁層を有する。こ
の絶縁層が、従来の相互形デバイスの場合のように、約
１０18／ｃｃのレベルまでＰ形ドーピングされると、Ｎ
ｉＧｅＷは一般に不適切になる。このようなＰ形デバイ
スに対するＮｉＧｅＷ接触は、Ｇｅが相殺するＮ形不純
物となるので、不適切である。そのため、例えば、従来
技術では、Ｐ形領域に対するオーム接触としてＡｕＺｎ
ＮｉまたはＡｕＺｎＡｕが用いられ、Ｚｎが高濃度にド
ーピングされている。
【００１３】しかし、本発明は、Ｐ形にも一般的なＮ形
ＮｉＧｅＷオーム接触を利用する。具体的には、好適な
実施例は、相補形構造のＰ形デバイスに対して低い接触
抵抗を実現するため、適切な注入材料からなる高濃度の
同時注入(co-implant)を利用して、Ｐ形接触領域におい
て浅い高ドーピング濃度を実現する。接触は、Ａｌ含有
量を必要に応じて高くできるＡｌＧａＡｓ／ＧａＡｓヘ
テロ構造に適する。
ＮｉＧｅＷオーム接触を利用する。具体的には、好適な
実施例は、相補形構造のＰ形デバイスに対して低い接触
抵抗を実現するため、適切な注入材料からなる高濃度の
同時注入(co-implant)を利用して、Ｐ形接触領域におい
て浅い高ドーピング濃度を実現する。接触は、Ａｌ含有
量を必要に応じて高くできるＡｌＧａＡｓ／ＧａＡｓヘ
テロ構造に適する。
【００１４】新規の自明でないこのオーム接触は、同時
係属出願の米国特許出願第０７／０９２，２４４号で開
示されている方法などによってエッチング可能である。
よって、リフトオフ法は必要でない。従って、高歩留り
およびデバイス形状の小型化が可能である。
係属出願の米国特許出願第０７／０９２，２４４号で開
示されている方法などによってエッチング可能である。
よって、リフトオフ法は必要でない。従って、高歩留り
およびデバイス形状の小型化が可能である。
【００１５】さらに、本発明により製造される好適なデ
バイスは、最新のＡｌベースのＶＬＳＩ相互接続方法と
適合性がある。また、本発明のオーム接触は、鏡面のよ
うに滑らかであり、反射的で、隆起がない。さらに、同
一オーム材料を相補形デバイス全体で利用できるので、
従来技術に比べて大きな利点が得られる。従って、プロ
セスは大幅に簡略化される。本発明は、例えば、デジタ
ルおよびアナログＩＩＩ−Ｖ族半導体や、ＦＥＴを含む
相補形回路や、ＨＢＴや、半導体ＬＥＤおよびレーザな
どの光デバイスに適用できる。そのため、通信，演算お
よびディスプレイ用として用途は広い。
バイスは、最新のＡｌベースのＶＬＳＩ相互接続方法と
適合性がある。また、本発明のオーム接触は、鏡面のよ
うに滑らかであり、反射的で、隆起がない。さらに、同
一オーム材料を相補形デバイス全体で利用できるので、
従来技術に比べて大きな利点が得られる。従って、プロ
セスは大幅に簡略化される。本発明は、例えば、デジタ
ルおよびアナログＩＩＩ−Ｖ族半導体や、ＦＥＴを含む
相補形回路や、ＨＢＴや、半導体ＬＥＤおよびレーザな
どの光デバイスに適用できる。そのため、通信，演算お
よびディスプレイ用として用途は広い。
【００１６】図１は、本発明の好適な実施例のエピタキ
シャル半導体構造を示す断面図である。ＧａＡｓ基板１
０が設けられる。ＧａＡｓ基板１０は、高抵抗材料であ
り、好ましくはＬＥＣ(liquid encapsulated Czocrolsk
i)法によって成長される種類の材料である。ＧａＡｓ基
板１０は、好ましくは約２５ミル厚であり、約１０9〜
１０10オーム／平方のシート抵抗を有する。ドーピング
されていないＧａＡｓバッファ層１２は、ＧａＡｓ Ｌ
ＥＣ基板１０上に、当技術分野で周知な方法でエピタキ
シャル成長される。ＧａＡｓバッファ層１２は、好まし
くは約２，０００Å厚である。ＧａＡｓバッファ層１２
は、デバイスの能動層を形成するためのクリーンな結晶
格子を与えるものである。ＧａＡｓバッファ層１２内で
は、極めて狭いデルタ・ドーピング層１４が挿入され
る。デルタ・ドーピング層１４は、好ましくはシリコン
（Ｓｉ）からなり、２〜４×１０11ｃｍ-2のキャリア濃
度を有する。好適な実施例では、デルタ・ドーピング層
１４は、ＧａＡｓバッファ層１２の上面から約３０Å設
けられる。ドーピング層１４は、Ｎチャネル・デバイス
にキャリアの一部を与え、ＮチャネルおよびＰチャネル
・デバイス両方の閾値電圧を調整する働きをする。
シャル半導体構造を示す断面図である。ＧａＡｓ基板１
０が設けられる。ＧａＡｓ基板１０は、高抵抗材料であ
り、好ましくはＬＥＣ(liquid encapsulated Czocrolsk
i)法によって成長される種類の材料である。ＧａＡｓ基
板１０は、好ましくは約２５ミル厚であり、約１０9〜
１０10オーム／平方のシート抵抗を有する。ドーピング
されていないＧａＡｓバッファ層１２は、ＧａＡｓ Ｌ
ＥＣ基板１０上に、当技術分野で周知な方法でエピタキ
シャル成長される。ＧａＡｓバッファ層１２は、好まし
くは約２，０００Å厚である。ＧａＡｓバッファ層１２
は、デバイスの能動層を形成するためのクリーンな結晶
格子を与えるものである。ＧａＡｓバッファ層１２内で
は、極めて狭いデルタ・ドーピング層１４が挿入され
る。デルタ・ドーピング層１４は、好ましくはシリコン
（Ｓｉ）からなり、２〜４×１０11ｃｍ-2のキャリア濃
度を有する。好適な実施例では、デルタ・ドーピング層
１４は、ＧａＡｓバッファ層１２の上面から約３０Å設
けられる。ドーピング層１４は、Ｎチャネル・デバイス
にキャリアの一部を与え、ＮチャネルおよびＰチャネル
・デバイス両方の閾値電圧を調整する働きをする。
【００１７】ＦＥＴチャネル層１６は、ＧａＡｓバッフ
ァ層１２の上に形成される。チャネル層１６は、モル比
が２０％Ｉｎ，８０％ＧａのドーピングされていないＩ
ｎＧａＡｓによって構成されることが好ましい。好適な
実施例では、チャネル層１６は約１３０Å厚である。
ァ層１２の上に形成される。チャネル層１６は、モル比
が２０％Ｉｎ，８０％ＧａのドーピングされていないＩ
ｎＧａＡｓによって構成されることが好ましい。好適な
実施例では、チャネル層１６は約１３０Å厚である。
【００１８】チャネル層１６の上には、絶縁層１８がエ
ピタキシャル成長される。好ましくは、この絶縁層１８
はドーピングされていないＡｌＧａＡｓによって構成さ
れる。好適なモル比は７５％Ａｌ，２５％Ｇａである。
この層は、約２５０Åの厚さを有する。
ピタキシャル成長される。好ましくは、この絶縁層１８
はドーピングされていないＡｌＧａＡｓによって構成さ
れる。好適なモル比は７５％Ａｌ，２５％Ｇａである。
この層は、約２５０Åの厚さを有する。
【００１９】ドーピングされていないＧａＡｓキャップ
層２０は、前記絶縁層の上に約３０Åの厚さに成長され
る。このＧａＡｓキャップ層は、ＡｌＧａＡｓ絶縁層１
８の酸化を防ぐためのものである。
層２０は、前記絶縁層の上に約３０Åの厚さに成長され
る。このＧａＡｓキャップ層は、ＡｌＧａＡｓ絶縁層１
８の酸化を防ぐためのものである。
【００２０】従って、図１のエピタキシャル半導体構造
は、好適な相補形ヘテロ構造電界効果トランジスタ・デ
バイスを形成するためのヘテロ構造を提供する。明白な
ように、このヘテロ構造はＧａＡｓ／ＩｎＧａＡｓ／Ａ
ｌＧａＡｓによって構成される。
は、好適な相補形ヘテロ構造電界効果トランジスタ・デ
バイスを形成するためのヘテロ構造を提供する。明白な
ように、このヘテロ構造はＧａＡｓ／ＩｎＧａＡｓ／Ａ
ｌＧａＡｓによって構成される。
【００２１】図２ないし図９は、好適な相補形ヘテロ構
造電界効果トランジスタを製造する本発明の好適な方法
を示す。
造電界効果トランジスタを製造する本発明の好適な方法
を示す。
【００２２】図２において、任意のフィールド絶縁体３
０は、基板材料を保護するために設けられる。周知のリ
ソグラフ法および反応性イオン・エッチング（ＲＩＥ）
法によって、フィールド絶縁体に窓(window)が開けられ
る。これらの窓は、能動デバイス領域３２，３３へのア
クセスを提供する。
０は、基板材料を保護するために設けられる。周知のリ
ソグラフ法および反応性イオン・エッチング（ＲＩＥ）
法によって、フィールド絶縁体に窓(window)が開けられ
る。これらの窓は、能動デバイス領域３２，３３へのア
クセスを提供する。
【００２３】図３において、Ｎデバイス・ゲート４０お
よびＰデバイス・ゲート４２が領域３２，３３にそれぞ
れ形成される。具体的には、好適な実施例では、約３，
０００〜４，０００ÅのＴｉＷＮ層が反応性ＲＦスパッ
タリングで被着される。このＴｉＷＮは、電界効果デバ
イスのショットキ・コンタクト・ゲートとして機能す
る。ゲート４０，４２は、ＳＦ6 ，ＣＨＦ3 およびＨｅ
の混合物で、ＲＩＥ法によって形成される。
よびＰデバイス・ゲート４２が領域３２，３３にそれぞ
れ形成される。具体的には、好適な実施例では、約３，
０００〜４，０００ÅのＴｉＷＮ層が反応性ＲＦスパッ
タリングで被着される。このＴｉＷＮは、電界効果デバ
イスのショットキ・コンタクト・ゲートとして機能す
る。ゲート４０，４２は、ＳＦ6 ，ＣＨＦ3 およびＨｅ
の混合物で、ＲＩＥ法によって形成される。
【００２４】図４は、ゲート４０，４２の両側に側壁ス
ペーサ５０，５２の対を形成することを示す。側壁５
０，５２を設けることは好適であるが、必要ではない。
側壁５０，５２は、デバイス全体の性能パラメータを向
上させるために、その後の段階でソース領域およびドレ
イン領域を整合させる働きをする。好適な実施例では、
側壁５０，５２はＳｉＯＮまたはＳｉＮ／ＳｉＯ2 から
なり、全厚は約４，０００Åである。側壁５０，５２
は、一般的な処理方法によって形成される。高圧異方性
ＲＩＥプロセスがエッチングに用いられる。その結果得
られる側壁５０，５２は、ＲＩＥによってそれぞれのゲ
ートの両側に約３，０００Åの大きさを有する。
ペーサ５０，５２の対を形成することを示す。側壁５
０，５２を設けることは好適であるが、必要ではない。
側壁５０，５２は、デバイス全体の性能パラメータを向
上させるために、その後の段階でソース領域およびドレ
イン領域を整合させる働きをする。好適な実施例では、
側壁５０，５２はＳｉＯＮまたはＳｉＮ／ＳｉＯ2 から
なり、全厚は約４，０００Åである。側壁５０，５２
は、一般的な処理方法によって形成される。高圧異方性
ＲＩＥプロセスがエッチングに用いられる。その結果得
られる側壁５０，５２は、ＲＩＥによってそれぞれのゲ
ートの両側に約３，０００Åの大きさを有する。
【００２５】図５は、フィールド絶縁体領域３０，活性
デバイス領域３２，３３，ゲート４０，４２ならびにス
ペーサ５０，５２を被覆する保護ＳｉＮ層６０の被着を
示す。ＳｉＮ層６０は、ウェハ表面をその後の処理段階
から保護する働きをする。層６０は、標準的なＣＶＤ法
によって約５００Åの厚さまで被着されることが好まし
い。
デバイス領域３２，３３，ゲート４０，４２ならびにス
ペーサ５０，５２を被覆する保護ＳｉＮ層６０の被着を
示す。ＳｉＮ層６０は、ウェハ表面をその後の処理段階
から保護する働きをする。層６０は、標準的なＣＶＤ法
によって約５００Åの厚さまで被着されることが好まし
い。
【００２６】図６は、Ｎデバイスゲート４０に隣接する
能動デバイス領域３２にＮソース領域７０およびＮドレ
イン領域７２を形成することを示す。領域７０，７２
は、約３５０オーム／平方のシート抵抗を得るためＳｉ
注入を用いた周知の処理方法で形成される。注入は、Ｓ
ｉＮ層６０を介して行われる。Ｎソース領域７０および
Ｎドレイン領域７２それぞれは、好ましくは基板内部ま
で約２，０００Å延在し、少なくともチャネル層１６ま
で、好ましくはバッファ層１２内部まで延在する。ある
いは、ＮチャネルＦＥＴのアクセス直列抵抗を改善する
ため、側壁形成の前に低濃度のＳｉ注入を用いて、低濃
度にドーピングされた領域をＮデバイスゲート４０に直
接自己整合させて設けてもよい。
能動デバイス領域３２にＮソース領域７０およびＮドレ
イン領域７２を形成することを示す。領域７０，７２
は、約３５０オーム／平方のシート抵抗を得るためＳｉ
注入を用いた周知の処理方法で形成される。注入は、Ｓ
ｉＮ層６０を介して行われる。Ｎソース領域７０および
Ｎドレイン領域７２それぞれは、好ましくは基板内部ま
で約２，０００Å延在し、少なくともチャネル層１６ま
で、好ましくはバッファ層１２内部まで延在する。ある
いは、ＮチャネルＦＥＴのアクセス直列抵抗を改善する
ため、側壁形成の前に低濃度のＳｉ注入を用いて、低濃
度にドーピングされた領域をＮデバイスゲート４０に直
接自己整合させて設けてもよい。
【００２７】図７は、Ｐデバイス・ゲート４２に隣接す
る能動領域３３にＰソース領域８０およびＰドレイン領
域８２を形成することを示す。Ｐ領域８０，８２は、約
１，０００〜２，０００オーム／平方のシート抵抗を与
えるため、フッ素（Ｆ）およびベリリウム（Ｂｅ）の同
時注入を利用して形成される。Ｐソース領域８０および
Ｐドレイン領域８２それぞれは、好ましくは基板内部ま
で約２，０００Å延在し、少なくともチャネル層１６ま
で、好ましくはバッファ層１２内部まで延在する。
る能動領域３３にＰソース領域８０およびＰドレイン領
域８２を形成することを示す。Ｐ領域８０，８２は、約
１，０００〜２，０００オーム／平方のシート抵抗を与
えるため、フッ素（Ｆ）およびベリリウム（Ｂｅ）の同
時注入を利用して形成される。Ｐソース領域８０および
Ｐドレイン領域８２それぞれは、好ましくは基板内部ま
で約２，０００Å延在し、少なくともチャネル層１６ま
で、好ましくはバッファ層１２内部まで延在する。
【００２８】図８は、Ｐソース領域８０およびＰドレイ
ン領域８２を本発明の好適な実施例で用いられるオーム
接触用に適合性を持たせるため、これらの領域８０，８
２をさらにドーピングすることを示す。具体的には、Ｇ
ａＡｓのＮ形ドーパントであるＧｅを含むため、ＮｉＧ
ｅＷはＮ形オーム接触金属としてのみ通常用いられる。
しかし、本発明は、ＮｉＧｅＷをＰ形オーム接触として
も利用する。そのため、図８に示す段階では、Ｐ形ソー
ス領域８０およびＰ形ドレイン領域８２は、浅い高濃度
Ｐ形領域８１，８２をそれぞれ与えるため、さらに高濃
度ドーピングが施される。それによって２５０〜４００
オーム／平方のシート抵抗が得られることが好ましい。
ン領域８２を本発明の好適な実施例で用いられるオーム
接触用に適合性を持たせるため、これらの領域８０，８
２をさらにドーピングすることを示す。具体的には、Ｇ
ａＡｓのＮ形ドーパントであるＧｅを含むため、ＮｉＧ
ｅＷはＮ形オーム接触金属としてのみ通常用いられる。
しかし、本発明は、ＮｉＧｅＷをＰ形オーム接触として
も利用する。そのため、図８に示す段階では、Ｐ形ソー
ス領域８０およびＰ形ドレイン領域８２は、浅い高濃度
Ｐ形領域８１，８２をそれぞれ与えるため、さらに高濃
度ドーピングが施される。それによって２５０〜４００
オーム／平方のシート抵抗が得られることが好ましい。
【００２９】最適化されたＰ形ドーパント分布は、Ｆと
Ｂｅ，ＡｓとＢｅ，ＰとＢｅ，ＮとＢｅまたはＫｒとＢ
ｅの同時注入(co-implantation) を利用して達成でき
る。この同時注入は、Ｂｅの活性化を改善し、Ｂｅの拡
散率を低減する。ＦとＢｅの場合、５ ×１０19ｃｃ-1
のピーク・ドーピングは、１０14ｃｍ-2以上の注入濃度
および５０ｋｅＶ以下のエネルギで、以下で述べるよう
に７００°〜８５０°Ｃの高速アニール温度によって達
成される。従って、Ｎ形オーム金属を用いても、Ｐ形接
触は得られる。
Ｂｅ，ＡｓとＢｅ，ＰとＢｅ，ＮとＢｅまたはＫｒとＢ
ｅの同時注入(co-implantation) を利用して達成でき
る。この同時注入は、Ｂｅの活性化を改善し、Ｂｅの拡
散率を低減する。ＦとＢｅの場合、５ ×１０19ｃｃ-1
のピーク・ドーピングは、１０14ｃｍ-2以上の注入濃度
および５０ｋｅＶ以下のエネルギで、以下で述べるよう
に７００°〜８５０°Ｃの高速アニール温度によって達
成される。従って、Ｎ形オーム金属を用いても、Ｐ形接
触は得られる。
【００３０】図示されていないが、好適な方法における
次の段階は、ＰおよびＮソースおよびドレインを活性化
するために用いられる高速熱アニールである。アニール
条件は、好ましくは、温度７００°〜８５０°Ｃであ
り、大型ウェハにおける滑り線(slip-line) の発生を最
小限に抑え、かつＰ形ＨＦＥＴ閾値下電流(sub-thresho
ld current) を低減することを意図する。
次の段階は、ＰおよびＮソースおよびドレインを活性化
するために用いられる高速熱アニールである。アニール
条件は、好ましくは、温度７００°〜８５０°Ｃであ
り、大型ウェハにおける滑り線(slip-line) の発生を最
小限に抑え、かつＰ形ＨＦＥＴ閾値下電流(sub-thresho
ld current) を低減することを意図する。
【００３１】図９は、Ｎチャネル・デバイスとＰチャネ
ル・デバイスとの間で、エピタキシャル基板における酸
素分離（oxygen isolation：ＩＳＯ）領域９０の形成を
示す。ＩＳＯ領域９０は、それぞれのデバイスを絶縁す
る働きをする。図示のＮデバイスおよびＰデバイスは、
特定のダイに形成される多くの同一のデバイスのうちの
２つであることが理解される。従って、領域９０は、図
示されていない近傍のデバイスからの分離を示すため、
図の両端部に示されている。ＩＳＯは、高速熱アニール
法を利用し、これは５５０°Ｃで６秒間行われることが
好ましい。
ル・デバイスとの間で、エピタキシャル基板における酸
素分離（oxygen isolation：ＩＳＯ）領域９０の形成を
示す。ＩＳＯ領域９０は、それぞれのデバイスを絶縁す
る働きをする。図示のＮデバイスおよびＰデバイスは、
特定のダイに形成される多くの同一のデバイスのうちの
２つであることが理解される。従って、領域９０は、図
示されていない近傍のデバイスからの分離を示すため、
図の両端部に示されている。ＩＳＯは、高速熱アニール
法を利用し、これは５５０°Ｃで６秒間行われることが
好ましい。
【００３２】図９は、デバイス全体を被覆する追加絶縁
体キャップ１００を示す。キャップ１００は、その後の
処理段階における保護のために設けられる。絶縁体キャ
ップ１００は、従来の処理法法を利用して約３，５００
Åの厚さまで形成される。
体キャップ１００を示す。キャップ１００は、その後の
処理段階における保護のために設けられる。絶縁体キャ
ップ１００は、従来の処理法法を利用して約３，５００
Åの厚さまで形成される。
【００３３】図１０は、本発明の好適な実施例のオーム
接触を示す。図示されていないが、絶縁体層１００およ
び絶縁体層６０は、オーム接触の被着のためのアクセス
を設けるため、Ｎソース，Ｎドレイン，Ｐソースおよび
Ｐドレイン領域７０，７２，８０，８２の上の領域でエ
ッチング除去されている。Ｎｉ層１２０，Ｇｅ層１２２
およびＷ層１２４は、デバイス全体上にスパッタリング
被着され、コンタクト領域が定められる。説明の便宜
上、Ｎソース領域７０へのオーム接触は、オーム領域１
１７として表される。同様に、Ｐソース領域８０へのオ
ーム接触はオーム領域１１９として表される。これら
は、すべてのオーム接触を例示する。
接触を示す。図示されていないが、絶縁体層１００およ
び絶縁体層６０は、オーム接触の被着のためのアクセス
を設けるため、Ｎソース，Ｎドレイン，Ｐソースおよび
Ｐドレイン領域７０，７２，８０，８２の上の領域でエ
ッチング除去されている。Ｎｉ層１２０，Ｇｅ層１２２
およびＷ層１２４は、デバイス全体上にスパッタリング
被着され、コンタクト領域が定められる。説明の便宜
上、Ｎソース領域７０へのオーム接触は、オーム領域１
１７として表される。同様に、Ｐソース領域８０へのオ
ーム接触はオーム領域１１９として表される。これら
は、すべてのオーム接触を例示する。
【００３４】一例としてのオーム領域１１７，１１９
は、次のように形成される。コンタクト領域を定めるた
めリフトオフ法を利用する実施例では、金属として薄い
層が必要である。この場合、Ｎｉ層１２０は１００〜３
００Åであり、Ｇｅ層１２２は１００〜３００Åであ
る。最後に、Ｗ層１２４は約１，０００Å厚まで被着さ
れる。
は、次のように形成される。コンタクト領域を定めるた
めリフトオフ法を利用する実施例では、金属として薄い
層が必要である。この場合、Ｎｉ層１２０は１００〜３
００Åであり、Ｇｅ層１２２は１００〜３００Åであ
る。最後に、Ｗ層１２４は約１，０００Å厚まで被着さ
れる。
【００３５】コンタクト領域を定めるためエッチングを
利用することも望ましいことに留意されたい。コンタク
トがエッチング法によって定められる場合、例えばＷお
よびＧｅのＲＩＥや、ニッケルについての緩衝酸化物エ
ッチング剤（ＢＯＥ：buffered oxide etchant）または
塩酸（ＨＣｌ）のような周知の溶剤の場合、Ｗは任意の
適切な厚さにすることができる。適切な方法について
は、同時係属出願の米国特許出願第０７／９０２，２４
４号において開示されているが、他の方法も利用でき
る。
利用することも望ましいことに留意されたい。コンタク
トがエッチング法によって定められる場合、例えばＷお
よびＧｅのＲＩＥや、ニッケルについての緩衝酸化物エ
ッチング剤（ＢＯＥ：buffered oxide etchant）または
塩酸（ＨＣｌ）のような周知の溶剤の場合、Ｗは任意の
適切な厚さにすることができる。適切な方法について
は、同時係属出願の米国特許出願第０７／９０２，２４
４号において開示されているが、他の方法も利用でき
る。
【００３６】Ｎチャネル領域の場合、オーム接触材料
は、シート抵抗が１，０００オーム／平方以下である限
り、ＳｉドーピングされたＮ形ソースおよびドレイン領
域で有効である。オーム接触は、ＢＯＥおよびＨＣｌで
湿式エッチングを利用してあらかじめ洗浄した後、注入
されアニールされた半導体上にスパッタリング被着され
る。
は、シート抵抗が１，０００オーム／平方以下である限
り、ＳｉドーピングされたＮ形ソースおよびドレイン領
域で有効である。オーム接触は、ＢＯＥおよびＨＣｌで
湿式エッチングを利用してあらかじめ洗浄した後、注入
されアニールされた半導体上にスパッタリング被着され
る。
【００３７】５００°Ｃ〜６００°Ｃの温度範囲で焼結
すると、安定したＮｉＧｅおよびＮｉＡｓ化合物がオー
ム金属と半導体材料の界面を形成する。ＮｉＡｓ化合物
は低い温度で形成し、ＮｉＧｅマトリクス内に散在させ
ることができる。これら両方の化合物は、半導体に対し
て低い障壁を形成して、トンネル導通を可能にする。Ｐ
形デバイスでＮｉＧｅＷオーム接触を利用するため、図
８で説明したような浅いイオン注入法によって高濃度の
Ｐ形ドーピングがＰ形ＩＩＩ−Ｖ族ヘテロ構造に施され
る。これにより、ＮｉＧｅＷ金属は、Ｎ形Ｇｅドーパン
トが半導体に拡散するにも関わらず、高濃度ドーピング
されたＰ形領域と接触する。
すると、安定したＮｉＧｅおよびＮｉＡｓ化合物がオー
ム金属と半導体材料の界面を形成する。ＮｉＡｓ化合物
は低い温度で形成し、ＮｉＧｅマトリクス内に散在させ
ることができる。これら両方の化合物は、半導体に対し
て低い障壁を形成して、トンネル導通を可能にする。Ｐ
形デバイスでＮｉＧｅＷオーム接触を利用するため、図
８で説明したような浅いイオン注入法によって高濃度の
Ｐ形ドーピングがＰ形ＩＩＩ−Ｖ族ヘテロ構造に施され
る。これにより、ＮｉＧｅＷ金属は、Ｎ形Ｇｅドーパン
トが半導体に拡散するにも関わらず、高濃度ドーピング
されたＰ形領域と接触する。
【００３８】耐火金属であるＷ層１２４は、ＷＮ，Ｔｉ
ＷまたはＴｉＷＮなどの別の安定した耐火金属でもよ
い。耐火キャップは、前述のようにＶＬＳＩ相互接続で
用いられるＡｌメタライゼーションへのＡｓの拡散に対
する障壁となる。
ＷまたはＴｉＷＮなどの別の安定した耐火金属でもよ
い。耐火キャップは、前述のようにＶＬＳＩ相互接続で
用いられるＡｌメタライゼーションへのＡｓの拡散に対
する障壁となる。
【００３９】図１１は、Ｐ形Ａｌ.75 Ｇａ.25 Ａｓ／Ｉ
ｎ.20 Ｇａ.80 Ａｓ構造におけるＮｉＧｅＷオーム接触
の一般的な接触抵抗を示す。抵抗は、同時注入されたＦ
／ＢｅのＰ領域８１，８３のシート抵抗に対して示され
ている。０．２２〜０．８５オーム・ｍｍの接触抵抗値
は、Ｐ形ドーピングの表面濃度を変えることによって達
成できる。従って、本発明により、従来はＮ形接触にの
み用いられていた同じＮｉＧｅＷオーム接触を、Ｐ接触
も必要とする相補形ＩＩＩ−Ｖ族デバイスにおいても有
用に利用できることがわかる。
ｎ.20 Ｇａ.80 Ａｓ構造におけるＮｉＧｅＷオーム接触
の一般的な接触抵抗を示す。抵抗は、同時注入されたＦ
／ＢｅのＰ領域８１，８３のシート抵抗に対して示され
ている。０．２２〜０．８５オーム・ｍｍの接触抵抗値
は、Ｐ形ドーピングの表面濃度を変えることによって達
成できる。従って、本発明により、従来はＮ形接触にの
み用いられていた同じＮｉＧｅＷオーム接触を、Ｐ接触
も必要とする相補形ＩＩＩ−Ｖ族デバイスにおいても有
用に利用できることがわかる。
【００４０】図１２は、本発明によるオーム接触の温度
についての利点を示す。このグラフは、ＮｉＧｅＷオー
ム接触は５００〜６００°Ｃの温度範囲内で有効なオー
ム接触抵抗を維持するが、従来のＡｕベースのオーム接
触は５００°Ｃ以下でも急速に劣化することを示す。最
新のアルミニウムＶＬＳＩ相互接続プロセスは、５００
°Ｃ以上の温度で行われる。従って、従来のＡｕオーム
接触は利用できないが、本発明によるオーム接触は利用
できる。
についての利点を示す。このグラフは、ＮｉＧｅＷオー
ム接触は５００〜６００°Ｃの温度範囲内で有効なオー
ム接触抵抗を維持するが、従来のＡｕベースのオーム接
触は５００°Ｃ以下でも急速に劣化することを示す。最
新のアルミニウムＶＬＳＩ相互接続プロセスは、５００
°Ｃ以上の温度で行われる。従って、従来のＡｕオーム
接触は利用できないが、本発明によるオーム接触は利用
できる。
【００４１】以上、新規の自明でない相補形半導体デバ
イスおよびその製造方法が提供されたことが理解され
る。このデバイスは、最新のＶＬＳＩアルミニウム相互
接続方法で利用する際に特に有利である。さらに、Ｎデ
バイスとＰデバイスの両方で同じ形のオーム接触を提供
することは処理を大幅に簡略化する。
イスおよびその製造方法が提供されたことが理解され
る。このデバイスは、最新のＶＬＳＩアルミニウム相互
接続方法で利用する際に特に有利である。さらに、Ｎデ
バイスとＰデバイスの両方で同じ形のオーム接触を提供
することは処理を大幅に簡略化する。
【図１】本発明の好適な実施例の基板の一部の断面図で
ある。
ある。
【図２】任意のフィールド絶縁体を配置した直後の本発
明の好適な方法を示す断面図である。
明の好適な方法を示す断面図である。
【図３】デバイス・ゲートが形成された直後の本発明の
好適な方法を示す断面図である。
好適な方法を示す断面図である。
【図４】任意のゲート側壁が形成された直後の本発明の
好適な方法を示す断面図である。
好適な方法を示す断面図である。
【図５】フィールド絶縁体層が形成された直後の本発明
の好適な方法を示す断面図である。
の好適な方法を示す断面図である。
【図６】ＮソースおよびＮドレイン領域が形成された直
後の本発明の好適な方法を示す断面図である。
後の本発明の好適な方法を示す断面図である。
【図７】ＰソースおよびＰドレイン領域が形成された直
後の本発明の好適な方法を示す断面図である。
後の本発明の好適な方法を示す断面図である。
【図８】Ｐソースおよびドレイン領域がさらにドーピン
グされた直後の本発明の好適な方法を示す断面図であ
る。
グされた直後の本発明の好適な方法を示す断面図であ
る。
【図９】絶縁領域が形成された直後の本発明の好適な方
法を示す断面図である。
法を示す断面図である。
【図１０】オーム接触が形成された直後の本発明の好適
な方法を示す断面図である。
な方法を示す断面図である。
【図１１】一般的なオーム接触抵抗値とＰ領域シート抵
抗値との関係を示すグラフである。
抗値との関係を示すグラフである。
【図１２】温度の関数としてのオーム接触抵抗を示し、
従来のオーム接触と好適なオーム接触とを比較するグラ
フである。
従来のオーム接触と好適なオーム接触とを比較するグラ
フである。
１０ ＧａＡｓ基板 １２ ＧａＡｓバッファ層 １４ デルタ・ドーピング層 １６ ＦＥＴチャネル層 １８ 絶縁層 ２０ ＧａＡｓキャップ層 ３０ フィールド絶縁体 ３２，３３ 活性デバイス領域 ４０ Ｎデバイス・ゲート ４２ Ｐデバイス・ゲート ５０，５２ 側壁スペーサ ６０ 保護ＳｉＮ層 ７０ Ｎソース領域 ７２ Ｎドレイン領域 ８０ Ｐソース領域 ８１，８３ Ｐ形領域 ８２ Ｐドレイン領域 ９０ 酸素分離（ＩＳＯ）領域 １００ 誘電キャップ １１７，１１９ オーム領域 １２０ Ｎｉ層 １２２ Ｇｅ層 １２４ Ｗ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ (72)発明者 ウィリアム・ジェイ・ウームズ アメリカ合衆国アリゾナ州チャンドラー、 ダブリュ−・サン・タン・ストリート1725
Claims (3)
- 【請求項１】 Ｎデバイス・ゲート（４０）と、前記Ｎ
デバイス・ゲート（４０）の下の第１ヘテロ構造絶縁領
域（１８）と、前記第１ヘテロ構造絶縁領域（１８）の
下の第１ヘテロ構造チャネル領域（１６）と、前記Ｎデ
バイス・ゲートの第１側面に設けられ、前記第１ヘテロ
構造チャネル領域（１６）まで延在するＮソース領域
（７０）と、前記Ｎデバイス・ゲートの第２側面に設け
られ、前記第１ヘテロ構造チャネル領域（１６）まで延
在するＮドレイン領域（７２）と、５００〜６００°Ｃ
の温度範囲で実質的に安定したオーム接触を設ける第１
材料からなり、前記Ｎソース領域（７０）に接触する第
１オーム領域（１１７）と、前記第１材料からなり、前
記Ｎドレイン領域（７２）に接触する第２オーム領域と
によって構成されるＮチャネル・デバイス；およびＰデ
バイス・ゲート（４２）と、前記Ｐデバイス・ゲートの
下の第２ヘテロ構造絶縁領域と、前記第２ヘテロ構造絶
縁領域（１８）の下の第２ヘテロ構造チャネル領域（１
６）と、前記Ｐデバイス・ゲート（４２）の第１側面に
設けられ、前記第２ヘテロ構造チャネル領域（１６）ま
で延在するＰソース領域（８０）と、前記Ｐデバイス・
ゲート（４２）の第２側面に設けられ、前記第２ヘテロ
構造チャネル領域（１６）まで延在するＰドレイン領域
（８２）と、前記第１材料からなり、前記Ｐソース領域
（８０）に接触する第３オーム領域（１１９）と、前記
第１材料からなり、前記Ｐドレイン領域（８２）に接触
する第４オーム領域とによって構成されるＰチャネル・
デバイス；によって構成されることを特徴とする適合性
のある非金オーム接触を有するＩＩＩ−Ｖ族相補形ヘテ
ロ構造デバイス。 - 【請求項２】 適合性のある非金オーム接触を有するＩ
ＩＩ−Ｖ族相補形ヘテロ構造デバイスを製造する方法で
あって：ヘテロ構造チャネル領域（１６）を形成する段
階；前記ヘテロ構造チャネル領域の上にヘテロ構造絶縁
領域（１８）を形成する段階；前記ヘテロ構造絶縁領域
（１８）の上にＮデバイス・ゲート（４０）およびＰデ
バイス・ゲート（４２）を形成する段階；前記ヘテロ構
造チャネル領域（１６）まで延在するＮソース領域（７
０）を前記Ｎデバイス・ゲート（４０）の第１側面に形
成する段階；前記ヘテロ構造チャネル領域（１６）まで
延在するＮドレイン領域（７２）を前記Ｎデバイス・ゲ
ート（４０）の第２側面に形成する段階；前記ヘテロ構
造チャネル領域（１６）まで延在するＰソース領域（８
０）を前記Ｐデバイス・ゲート（４２）の第１側面に形
成する段階；前記ヘテロ構造チャネル領域（１６）まで
延在するＰドレイン領域（８２）を前記Ｐデバイス・ゲ
ート（４２）の第２側面に形成する段階；および前記Ｎ
ソース領域（７０），Ｎドレイン領域（７２），Ｐソー
ス領域（８０）およびＰドレイン領域（８２）にそれぞ
れ接触し、５００〜６００°Ｃの温度範囲でオーム接触
を提供する適切に安定した第１材料からなる第１，第
２，第３および第４オーム領域（１１７，１１９）を形
成する段階；によって構成されることを特徴とする方
法。 - 【請求項３】 適合性のある非金オーム接触を有するＩ
ＩＩ−Ｖ族相補形ヘテロ構造デバイスを製造する方法で
あって：オーム接触（１１７）を含むＮ形デバイスと、
オーム接触（１１９）を含むＰ形デバイスとによって構
成される相補形電界効果デバイスを形成する段階；およ
び前記Ｎ形デバイス用および前記Ｐ形デバイス用のオー
ム接触として同じ材料を設ける段階；によって構成され
ることを特徴とする方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US083751 | 1979-10-22 | ||
| US083755 | 1993-06-25 | ||
| US08/083,755 US5480829A (en) | 1993-06-25 | 1993-06-25 | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
| US08/083,751 US5444016A (en) | 1993-06-25 | 1993-06-25 | Method of making ohmic contacts to a complementary III-V semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142687A true JPH07142687A (ja) | 1995-06-02 |
| JP3834074B2 JP3834074B2 (ja) | 2006-10-18 |
Family
ID=26769685
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6164884A Pending JPH07142686A (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスのオーム接触の形成方法 |
| JP16488794A Expired - Lifetime JP3834074B2 (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスにオーム接触を形成する方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6164884A Pending JPH07142686A (ja) | 1993-06-25 | 1994-06-24 | 相補形半導体デバイスのオーム接触の形成方法 |
Country Status (1)
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|---|---|
| JP (2) | JPH07142686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513250A (ja) * | 2009-12-23 | 2013-04-18 | インテル コーポレイション | 非平面ゲルマニウム量子井戸デバイス |
-
1994
- 1994-06-24 JP JP6164884A patent/JPH07142686A/ja active Pending
- 1994-06-24 JP JP16488794A patent/JP3834074B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013513250A (ja) * | 2009-12-23 | 2013-04-18 | インテル コーポレイション | 非平面ゲルマニウム量子井戸デバイス |
| US9153671B2 (en) | 2009-12-23 | 2015-10-06 | Intel Corporation | Techniques for forming non-planar germanium quantum well devices |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142686A (ja) | 1995-06-02 |
| JP3834074B2 (ja) | 2006-10-18 |
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