KR20110039334A - 복수의 커패시터를 형성하는 방법 - Google Patents
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Abstract
복수의 커패시터를 형성하는 방법은, 두 개의 마스킹 단계를 이용하여, 복수의 개별적인 커패시터 전극을 형성하는 단계를 포함한다. 두 개의 마스킹 단계 중 전자는 복수의 저장 노드 콘택트 상부에 제 1 오프닝으로 구성된 어레이를 형성하는 데 사용된다. 두 개의 마스킹 단계 중 후자는 제 1 오프닝으로 구성된 어레이 상부에 부분적으로 수용되며 이 어레이로부터 부분적으로 벗어난 제 1 오프닝으로 구성된 어레이를 형성하는 데 사용된다. 상기 제 1 및 제 2 오프닝의 겹침 부분은 저장 노드 콘택트 상부에 수용된다. 상기 두 개의 마스킹 단계 이후에, 개별적인 커패시터 전극의 전도성 물질은 상기 제 1 및 제 2 오프닝의 각각의 겹침 부분으로 증착된다. 복수의 커패시터로 개별적인 커패시터 전극을 삽입된다. 이와 다른 태양 및 구현예가 고려될 수 있다.
Description
이 명세서에 개시된 실시예는 복수의 커패시터를 형성하는 방법에 관한 것이다.
커패시터는 집적 회로, 예를 들면 DRAM 회로의 제조시에 일반적으로 사용되는 컴포넌트의 한 유형이다. 커패시터는 비-전도성 유전 영역에 의해 분리된 두 개의 전도성 전극으로 구성된다. 집적 회로 밀도가 증가함에 따라, 전형적인 커패시터 영역을 줄이면서도 충분히 큰 저장 용량을 유지하기 위한 지속적인 도전과제가 존재한다. 집적 회로의 밀도 측면의 증가는 커패시터의 수평 방향 치수에서, 수직 방향 치수와 비교하여, 더 큰 감소를 초래하는 것이 일반적이다. 많은 경우에, 커패시터의 수직 방향 치수가 증가한다.
하나의 커패시터 제조 방식은, 내부에 커패시터 저장 노드 전극(capacitor storage node electrode)이 형성되는 절연 물질을 처음으로 형성하는 것이다. 예를 들어, 개별적인 커패시터를 위한 커패시터 전극 오프닝으로 구성된 어레이가 이러한 절연성 커패시터 전극-형성 물질에 제조된다. 여기서 예시적인 절연성 커패시터 전극-형성 물질은 인 및 보론 중 하나 또는 이들 모두로 도핑된 실리콘 다이옥사이드이다. 커패시터 전극 오프닝은 식각에 의해 형성될 수 있다. 절연 물질 내의 커패시터 전극 오프닝, 특히 깊이가 깊은 오프닝을 식각하는 것이 매우 어려울 수 있다.
나아가 그리고 그러함에도, 오프닝 내에 형성된 개별적인 커패시터 전극이 이미 형성된 후에, 때로는 커패시터 전극-형성 물질의 대부분(전부는 아님)이 완전히 식각되는 것이 바람직할 수 있다. 이는 전극의 외부 측벽 표면이, 형성될 커패시터를 위해, 증가된 영역 및 이에 따라 증가된 커패시턴스를 제공하는 것을 가능하게 한다. 그러나, 깊은 오프닝에 형성된 커패시터 전극은 때때로, 이에 대응하여 폭에 비해 길이가 훨씬 길다. 이는, 외부 측벽 표면을 노출하기 위한 식각 중에, 기판의 운반 중에, 및/또는 커패시터 유전막 또는 외부 커패시터 전극막의 증착 중에, 커패시터 전극이 쓰러지는 결과로 이어질 수 있다.
본 출원인의 미국 특허 제6,667,502호는 이러한 쓰러짐(toppling) 현상을 경감하기 위한 버팀대(brace) 또는 유지 구조물의 제공 방법에 대해 개시한다. 복수의 커패시터의 형성에 관련된 그 외의 태양(이들 중 일부는 버팀대 구조물을 포함함)이 아래의 특허 출원에도 개시된다:
미국 특허 출원 번호 2005/0051822;
미국 특허 출원 번호 2005/0054159;
미국 특허 출원 번호 2005/0158949;
미국 특허 출원 번호 2005/0287780;
미국 특허 출원 번호 2006/0014344;
미국 특허 출원 번호 2006/0051918;
미국 특허 출원 번호 2006/0046420;
미국 특허 출원 번호 2006/0121672;
미국 특허 출원 번호 2006/0211211 ;
미국 특허 출원 번호 2006/0263968;
미국 특허 출원 번호 2006/0261440;
미국 특허 출원 번호 2007/0032014;
미국 특허 출원 번호 2006/0063344;
미국 특허 출원 번호 2006/0063345;
메모리 회로에서의 커패시터 제조는 커패시터 어레이 영역 내의 커패시터로 구성된 어레이를 형성하다. 제어 또는 그 외의 회로 영역이 종종 커패시터 어레이 영역으로부터 이격되며, 기판은 커패시터 어레이 영역과, 제어 또는 그 외의 회로 영역 사이에 삽입 영역을 포함한다. 일부 예에서, 트랜치가 커패시터 어레이 영역 및 나머지 회로 영역 사이의 삽입 영역에 형성된다. 이러한 트랜치는, 격리된 커패시터 전극이 내부에 수용될 커패시터 어레이 영역 내의 오프닝의 제조에 따라 형성될 수 있다.
도 1은 본 발명에 따른 프로세스에서 기판의 일부를 나타내는 개략적인 상면도이다.
도 2는 도 1에 도시된 기판의 일부의 작은 부분을 나타내는 확대 상면도이다.
도 3은 도 2에서 라인 3-3을 따라 자른 단면도이다.
도 4는 도 2에 도시된 것에 후속하여 프로세싱 단계에서 도 2의 기판 일부를 나타내는 상면도이다.
도 5는 도 4의 라인 5-5를 따라 자른 단면도이다.
도 6은 도 4에 도시된 것에 후속하여 프로세싱 단계에서 도 4의 기판 일부를 나타내는 상면도이다.
도 7은 도 6의 라인 7-7을 따라 자른 단면도이다.
도 8은 도 6에 도시된 것에 후속하여 프로세싱 단계에서 도 6의 기판 일부를 나타내는 상면도이다.
도 9는 도 8의 라인 9-9를 따라 자른 단면도이다.
도 10은 도 8의 라인 10-10을 따라 자른 단면도이다.
도 11은 도 8에 도시된 것에 후속하여 프로세싱 단계에서 도 8의 기판 일부를 나타내는 상면도이다.
도 12는 도 11의 라인 12-12를 따라 자른 단면도이다.
도 13은 도 11의 라인 13-13을 따라 자른 단면도이다.
도 14는 도 11의 라인 14-14를 따라 자른 단면도이다.
도 15는 도 11에 도시된 것에 후속하여 프로세싱 단계에서 도 11의 기판 일부를 나타내는 상면도이다.
도 16은 도 15의 라인 16-16을 따라 자른 단면도이다.
도 17은 도 15의 라인 17-17을 따라 자른 단면도이다.
도 18은 도 16에 도시된 것에 후속하여 프로세싱 단계에서 도 16의 기판 일부를 나타내는 도면이다.
도 19는 도 17에 도시된 것에 후속하여 프로세싱 단계에서 도 17의 기판 일부를 나타내는 도면이다.
도 20은 도 18 및 19에 도시된 것에 후속하여 프로세싱 단계에서 도 15의 기판 일부를 나타내는 상면도이다.
도 21은 도 20의 라인 21-21을 따라 자른 단면도이다.
도 22는 도 20의 라인 22-22을 따라 자른 단면도이다.
도 23은 도 20의 라인 23-23을 따라 자른 단면도이다.
도 24는 도 20에 도시된 것에 후속하여 프로세싱 단계에서 도 20의 기판 일부를 나타내는 상면도이다.
도 25는 도 24의 라인 25-25를 따라 자른 단면도이다.
도 26은 도 24의 라인 26-26을 따라 자른 단면도이다.
도 27은 도 24의 라인 27-27을 따라 자른 단면도이다.
도 28은 도 24에 도시된 것에 후속하여 프로세싱 단계에서 도 24의 기판 일부를 나타내는 상면도이다.
도 29는 도 28의 라인 29-29를 따라 자른 단면도이다.
도 30은 도 28의 라인 30-30을 따라 자른 단면도이다.
도 31은 도 28의 라인 31-31을 따라 자른 단면도이다.
도 32는 DRAM 셀의 나타내는 도면이다.
도 33은 본 발명의 일 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부을 나타내는 상면도이다.
도 34는 도 33의 라인 34-34를 따라 자른 단면도이다.
도 35는 도 33에 도시된 것에 후속하여 프로세싱 단계에서 도 33의 기판 일부를 나타내는 상면도이다.
도 36은 도 35의 라인 36-36을 따라 자른 단면도이다.
도 37은 도 35의 라인 37-37을 따라 자른 단면도이다.
도 38은 도 35에 도시된 것에 후속하여 프로세싱 단계에서 도 35의 기판 일부를 나타내는 상면도이다.
도 39는 도 38의 라인 39-39를 따라 자른 단면도이다.
도 40은 도 38에 도시된 것에 후속하여 프로세싱 단계에서 도 38의 기판 일부를 나타내는 상면도이다.
도 41은 도 40의 라인 41-41을 따라 자른 단면도이다.
도 42는 도 40의 라인 42-42를 따라 자른 단면도이다.
도 43은 도 40의 라인 43-43을 따라 자른 단면도이다.
도 44는 본 발명의 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부를 나타내는 상면도이다.
도 45는 도 44의 라인 45-45를 따라 자른 단면도이다.
도 46은 도 44에 도시된 것에 후속하여 프로세싱 단계에서 도 44의 기판 일부를 나타내는 상면도이다.
도 47은 도 46의 라인 47-47을 따라 자른 단면도이다.
도 48은 도 46의 라인 48-48을 따라 자른 단면도이다.
도 49는 도 46의 라인 49-49를 따라 자른 단면도이다.
도 50은 본 발명의 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부를 나타내는 상면도이다.
도 2는 도 1에 도시된 기판의 일부의 작은 부분을 나타내는 확대 상면도이다.
도 3은 도 2에서 라인 3-3을 따라 자른 단면도이다.
도 4는 도 2에 도시된 것에 후속하여 프로세싱 단계에서 도 2의 기판 일부를 나타내는 상면도이다.
도 5는 도 4의 라인 5-5를 따라 자른 단면도이다.
도 6은 도 4에 도시된 것에 후속하여 프로세싱 단계에서 도 4의 기판 일부를 나타내는 상면도이다.
도 7은 도 6의 라인 7-7을 따라 자른 단면도이다.
도 8은 도 6에 도시된 것에 후속하여 프로세싱 단계에서 도 6의 기판 일부를 나타내는 상면도이다.
도 9는 도 8의 라인 9-9를 따라 자른 단면도이다.
도 10은 도 8의 라인 10-10을 따라 자른 단면도이다.
도 11은 도 8에 도시된 것에 후속하여 프로세싱 단계에서 도 8의 기판 일부를 나타내는 상면도이다.
도 12는 도 11의 라인 12-12를 따라 자른 단면도이다.
도 13은 도 11의 라인 13-13을 따라 자른 단면도이다.
도 14는 도 11의 라인 14-14를 따라 자른 단면도이다.
도 15는 도 11에 도시된 것에 후속하여 프로세싱 단계에서 도 11의 기판 일부를 나타내는 상면도이다.
도 16은 도 15의 라인 16-16을 따라 자른 단면도이다.
도 17은 도 15의 라인 17-17을 따라 자른 단면도이다.
도 18은 도 16에 도시된 것에 후속하여 프로세싱 단계에서 도 16의 기판 일부를 나타내는 도면이다.
도 19는 도 17에 도시된 것에 후속하여 프로세싱 단계에서 도 17의 기판 일부를 나타내는 도면이다.
도 20은 도 18 및 19에 도시된 것에 후속하여 프로세싱 단계에서 도 15의 기판 일부를 나타내는 상면도이다.
도 21은 도 20의 라인 21-21을 따라 자른 단면도이다.
도 22는 도 20의 라인 22-22을 따라 자른 단면도이다.
도 23은 도 20의 라인 23-23을 따라 자른 단면도이다.
도 24는 도 20에 도시된 것에 후속하여 프로세싱 단계에서 도 20의 기판 일부를 나타내는 상면도이다.
도 25는 도 24의 라인 25-25를 따라 자른 단면도이다.
도 26은 도 24의 라인 26-26을 따라 자른 단면도이다.
도 27은 도 24의 라인 27-27을 따라 자른 단면도이다.
도 28은 도 24에 도시된 것에 후속하여 프로세싱 단계에서 도 24의 기판 일부를 나타내는 상면도이다.
도 29는 도 28의 라인 29-29를 따라 자른 단면도이다.
도 30은 도 28의 라인 30-30을 따라 자른 단면도이다.
도 31은 도 28의 라인 31-31을 따라 자른 단면도이다.
도 32는 DRAM 셀의 나타내는 도면이다.
도 33은 본 발명의 일 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부을 나타내는 상면도이다.
도 34는 도 33의 라인 34-34를 따라 자른 단면도이다.
도 35는 도 33에 도시된 것에 후속하여 프로세싱 단계에서 도 33의 기판 일부를 나타내는 상면도이다.
도 36은 도 35의 라인 36-36을 따라 자른 단면도이다.
도 37은 도 35의 라인 37-37을 따라 자른 단면도이다.
도 38은 도 35에 도시된 것에 후속하여 프로세싱 단계에서 도 35의 기판 일부를 나타내는 상면도이다.
도 39는 도 38의 라인 39-39를 따라 자른 단면도이다.
도 40은 도 38에 도시된 것에 후속하여 프로세싱 단계에서 도 38의 기판 일부를 나타내는 상면도이다.
도 41은 도 40의 라인 41-41을 따라 자른 단면도이다.
도 42는 도 40의 라인 42-42를 따라 자른 단면도이다.
도 43은 도 40의 라인 43-43을 따라 자른 단면도이다.
도 44는 본 발명의 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부를 나타내는 상면도이다.
도 45는 도 44의 라인 45-45를 따라 자른 단면도이다.
도 46은 도 44에 도시된 것에 후속하여 프로세싱 단계에서 도 44의 기판 일부를 나타내는 상면도이다.
도 47은 도 46의 라인 47-47을 따라 자른 단면도이다.
도 48은 도 46의 라인 48-48을 따라 자른 단면도이다.
도 49는 도 46의 라인 49-49를 따라 자른 단면도이다.
도 50은 본 발명의 실시예에 따라 프로세스 중인 대안 실시예의 기판 일부를 나타내는 상면도이다.
복수의 커패시터를 형성하는 예시적인 방법이 도 1-50을 참조하여 설명된다. 먼저 도 1-3을 참조하면, 기판, 예를 들면 반도체 기판은 전체적으로 참조 번호 10으로 표기된다. 이 명세서의 내용에서, 용어 "반도체 기판" 또는 "반도성 기판"은 반도체 웨이퍼(단독으로 또는 그 상부에 다른 물질을 포함하는 조립물 형태로), 그리고 반도체 물질막(단독으로 또는 다른 물질을 포함하는 조립물 형태로)와 같은 벌크 반도체 물질을 포함하는(이에 한정되는 것은 아님), 반도체 물질을 포함하는 임의의 구성을 의미하는 것으로 정의된다. 용어 "기판"은 임의의 지지 구조물(위에 설명된 반도체 기판을 포함하나, 이에 한정되는 것은 아님)을 가리킨다. 따라서, 단지 예시로서, 기판(10)은 벌크 반도체 물질(도시되지 않음), 예를 들면, 단결정을 포함하며, 및/또는 반도체-온-절연체막을 포함할 수 있다.
기판(10)은 커패시터 어레이 영역(625), 커패시터 어레이 영역(625) 이외의 회로 영역(675), 및 커패시터 어레이 영역(625)과 회로 영역(675) 사이의 삽입 영역(650)을 포함하는 것으로 생각할 수 있다. 도시된 실시예에서, 삽입 영역(650)은 커패시터 영역(625, 도 1)을 완전히 둘러싸고 에워싸며, 회로 영역(675)은 커패시터 어레이 영역(625)에 대해 주변 회로 영역을 포함한다. 물론, 대안 구성이 고려될 수 있으며, 예를 들면, 이로써 삽입 영역(650)이나 회로 영역(675)이 완전히 또는 부분적으로 커패시터 어레이 영역(625)을 에워싼다.
도 3은 절연 물질을 관통하여 형성된 전기 전도성 저장 노드 필러(14)를 가지는 절연 물질(12)을 나타낸다. 물질(12, 14)은 일부 적합한 하부 물질, 예를 들면, 벌크 단결정 및/또는 하부 회로 상부에 제조될 수 있다. 예시적인 절연 물질(12)은 도핑 및 도핑되지 않은 실리콘 다이옥사이드, 예를 들면 TEOS(테트라에틸오소실리케이트, tetraethylorthosilicate) 및 BPSG(보론-인-실리케이트 글라스(borophosphosilicate glass) 및/또는 실리콘 나이트라이드의 분해물로 증착된 실리콘 다이옥사이드를 포함한다. 대안적인 일 예로서, 물질(12)은 예를 들면 트랜지스터 게이트 라인(도시되지 않음) 주위에 형성된, 이방성 식각된 절연 측벽 스페이서를 포함할 수 있다. 예시적인 물질(14)은 전도성 도핑된 폴리실리콘이다. 전도성 물질(14)은 기판(10) 상의 복수의 커패시터 저장 노드 위치/콘택트를 포함 또는 정의하는 것으로 생각할 수 있으며, 이는 도 4의 세 개의 예에서, 숫자 15, 16, 17, 18, 19, 20, 21 및 22로 표기되었다. 저장 노드 콘택트(15, 16, 17, 18, 19, 20, 21 및 22)는 단지 예일 뿐이며, 그럼에도 프로세스 중 이 시점에서 전도성일 수 있고 후속 공정에선 전도성으로 만들어질 수 있다.
제 1 물질(23)은 저장 노드 콘택트(15, 16, 17, 18, 19, 20, 21 및 22) 상부에 포함되며, 저장 노드 콘택트의 어레이 상부에 형성된다. 이러한 물질은 등질이거나 비등질일 수 있으며, 예를 들면 서로 다른 및/또는 교대로 적층된 다중 복합 영역 및/또는 다중막을 포함할 수 있다. 일 실시예에서, 제 1 물질(23)은 물질(24, 25, 26, 27, 28 및 29)를 포함하는 것으로 도시된다. 각각에 대한 예시적인 개별적 두께는 275 옹스트롬, 1,000 옹스트롬, 10,000 옹스트롬, 2,000 옹스트롬, 10,000 옹스트롬 및 3,000 옹스트롬이다. 제 1 물질(23)의 일부 또는 전부가 복수의 커패시터를 수용하는 마감된 회로 구조물의 일부로 유지되거나 유지되지 않을 수 있다. 이러한 물질은 절연성, 전도성 또는 반도성일 수 있다. 절연성인 경우에, 물질(24)에 대한 예시적인 조성물은 실리콘 나이트라이드 및/또는 도핑되지 않은 실리콘 다이옥사이드를 포함한다. 물질(24)은 식각 저지(etch stop) 또는 그 외의 기능을 제공하기 위해 포함될 수 있다. 일 실시예에서, 물질(25, 27, 29)은 동일한 조성물, 예를 들면 도핑되지 않은 실리콘 다이옥사이드로 구성된다. 일 실시예에서, 물질(26, 28)은 동일한 조성물, 예를 들면, 도핑된 실리콘 다이옥사이드(가령, 보로포스포실리케이트 글라스, 보로실리케이트 글라스, 또는 포스포실리케이트 글라스)로 구성된다. 일 실시예에서, 제 1 물질(23)은 적어도 식각 가능하며 서로 다른 제 1 및 제 2 물질을 포함할 수 있다. 일 실시예에서, 물질(26, 28)이 동일한 조성물인 경우에, 이러한 물질은 물질(25, 27, 29)(이들이 동일한 조성물인 경우에)의 조명물로 구성된 제 2 물질과 다르게 식각될 수 있는 제 1 물질로 간주될 수 있다. 나아가, 물론 더 적은 수 또는 더 많은 수의 교대로 적층된 또는 서로 다른 복합물 막이 물질(23)로 제공될 수 있다. 또한, "제 1" 및 "제 2"는 다양한 물질을 차별화하는 것을 용이하게 하기 위해서만 사용되며, 기판 상부에 제공된 순서에 독립적으로 그리고 그 외의 이러한 물질이 그 하부 또는 상부에 제공되는지 여부에 관해 독립적으로, 위와 같은 용어가 교환되어 사용될 수 있다.
도 2 및 도 3을 참조하면, 마스크(30)가 제 1 물질(23) 상부에 형성되었다. 마스크(30)에 대한 예는 8,000 옹스트롬의 투명한 카본(그 상부에 증착된 320 옹스트롬의 반사 방지 코팅(즉, DARC)을 가짐)을 포함한다. 복수의 오프닝(32)로 구성된 어레이가 마스크(30) 내에 형성되었다(즉, 다른 공정의 포토리소그래픽을 이용함).
도 4 및 5를 참조하면, 복수의 제 1 오프닝(34)으로 구성된 어레이가 , 예를 들면 마스크(30, 도시되지 않음) 내의 오프닝(32, 도시되지 않음)을 사용하여, 저장 노드 콘택트 상부에 제 1 물질(23)에 형성되었으며, 이는 후속공정에서 제거된다. 개개의 제 1 오프닝(34)과 저장 노드 콘택트 중 둘 이상의 상부에 형성된다. 일 실시예에서, 개개의 제 1 오프닝은 저장 노드 콘택트 중 네 개 이하의 상부에 형성되며, 도 4 및 5의 실시예는 네 개의 상부에 개별적인 형성된 복수의 제 1 오프닝(34)와, 단 네 개의 저장 노드 콘택트를 도시한다. 일 실시예에서, 제 1 오프닝(34)들 각각은, 예를 들어 도시된 것과 같이, 기판의 하나 이상의 수평방향 단면에서 4변형 모양을 가지며, 일 실시예에서 평행 사변형을 포함하고, 일 실시예에서는 직사각형을 포함한다. 물론, 저장 노드 콘택트에 관한 이외의 다른 모양 및/또는 하위-복수 집합이 고려될 수 있다. 나아가, 제 1 오프닝(34)은 프로세싱의 이 시점에서 위에 놓인 저장 노드 콘택트까지 완전히 확장되거나 확장되지 않을 수 있다. 도 4 및 5에 도시된 예시적인 실시예에서, 도시된 것과 같이, 최종적으로 선택적 식각을 하기 위해 그리고 도시된 것과 같이, 물질(24) 상에서 정지하기 위해, 임의의 적합한 이방성 식각 (화학) 작용을 이용하여 제 1 오프닝(34)이 형성된다. 이 명세서의 내용에서, 선택적 식각은, 하나의 물질이 다른 물질에 대해 적어도 2:1의 식각율 정의한다. 계속적인 검토를 위해, 개개의 제 1 오프닝이 주변(surrounding) 측벽(35)을 가지는 것으로 고려될 수 있다.
도 6 및 7을 참조하면, 마스킹 물질(36)은 제 1 오프닝(34) 내에 증착되었고, 이는 이러한 오프닝 각각의 내부에 위치한 저장 노드 콘택트 상부에 수용된다. 예시적인 마스킹 물질은 폴리실리콘을 포함한다. 이상적으로, 마스킹 물질(26)은 예를 들어, 70% 내지 100%의 스텝 커버리지로, 균일한(conformal) 증착이 가능하다. 도시된 제 1 실시예에서, 마스킹 물질(36)은 제 1 오프닝 측벽(35)을 주변(surrounding) 라인에 증착되었으며, 이러한 오프닝(34)를 채우도록 증착되는 것은 아니다. 제 1 오프닝(34)들 중 가장 넓은 오프닝 치수가 약 1650 x 1900 옹스트롬인 실시예에서, 약 450 옹스트롬 x 700 옹스트롬의 중심 갭 또는 오프닝 치수를 남겨 두기 위해, 마스킹 물질(36)에 대한 예시적인 증착 두께는 약 600 옹스트롬이 된다. 도 6 및 7은 다른 물질(37)(예를 들면 포토레지스트)로 후속 공정에서 채워지는 중심 볼륨(부피)를 나타내며, 여기서 물질(36, 37)은 계속하여 제 1 물질(23)의 적어도 최외곽 표면으로 함께 평탄화된다. 일 실시예에서, 제 1 오프닝(34) 내의 마스킹 물질(36)을 형성하기 위한 라이닝 동작이 수행되어 제 1 오프닝(34) 내에 물질(36)의 수평 방향 두께를 제공한다. 제 1 오프닝은 제 1 물질(23) 내의 개개의 제 1 오프닝(34)의 최외곽 부분에 위치한 오프닝의 최소 수평방향 단면 치수의 40 퍼센트보다 크지 않다(작거나 같다).
도 8-10을 참조하면, 물질(37, 도시되지 않음)이 제거되고, 제 2 물질(38)이 마스킹 물질(36)에 인접한 제 1 오프닝(34) 내로 형성되었다. 예시적인 제 2 물질(38)은 도핑되지 않은 실리콘 다이옥사이드(예를 들면 테트라에틸 오소실리케이트를 사용하여 증착됨)이다. 이러한 증착에 의해 예시적인 솔기 부분(seams 39)이 형성되거나 형성되지 않을 수 있다. 일 실시예에서, 그리고 도시된 것과 같이, 제 2 물질(38)이 제 1 물질(23) 상부에 경사지게 수용되도록 증착된다. 제 2 물질은 예를 들면 약 500 옹스트롬의 두께로 증착된다. 대안적인 예시로써, 이러한 물질은 제 1 마스킹 물질(23)의 임의의 부분 상부에 경사지게 수용되게 제공되지 않을 수도 있다. 나아가, 이러한 경우에 대안 예로서, 도 6 및 7에 도시된 것과 같이 물질(37)의 증착물이 제거되고, 예시적인 제 2 물질(38)의 증착물로 대체될 수 있으며, 이어서 통상적인 에치-백 또는 폴리싱 단계에서, 마스킹 물질(36) 및 제 2 물질(38)을 에치-백하거나 평탄화 폴리싱한다.
나아가, 마스크(40)는 기판(10)의 일부로 형성되었다. 마스크(40)는 위에 설명된 마스크(30)와 동일한 조성물로 구성된다. 복수의 제 2 오프닝(42)로 구성된 어레이가 마스크(40)의 일부로 형성된다. 이러한 오프닝은 제 1 오프닝(34)의 어레이 상부에 부분적으로 수용되고 이들로부터 부분적으로 이동된다. 제 2 오프닝(42)은 각각 서로 다른 인접한 제 1 오프닝들의 하부에 수용된 둘 이상의 저장 노드 콘택트 상부에 형성된다. 일 실시예에서, 제 2 오프닝은 각각 저장 노드 콘택트들 중 네 개 이하의 상부에 형성된다. 도시된 실시예에서, 제 2 오프닝(42)은 각각 서로 다른 인접한 제 1 오프닝(34)에 수용된 네 개의 저장 노드 콘택트 상부에 형성되며, 여기서 제 1 및 제 2 오프닝의 겹쳐진 부분이 저장 노드 콘택트 상부에 수용된다. 도시된 바와 같이, 일 실시예에서, 제 2 오프닝(42)는 개별적으로, 하나 이상의 수평방향 단면에서 4변형 모양을 가지며, 일 실시예에서는, 하나 이상의 수평 방향 단면에서 평행사변형 모양을, 일 실시예에서는 하나 이상의 수평 방향 단면에서 직사각형 모양을 가진다. 일 실시예에서, 제 1 오프닝(34) 및 제 2 오프닝(42)는, 하나 이상의 수평 방향 단면에서, 모두 동일한 크기 및 모양을 가지며, 하나 이상의 수평 방향 단면에서 이러한 크기 및 모양이 4변형(사변형)인가의 여부에 상관이 없다. 4변형인 경우에, 제 1 및 제 2 오프닝은 개별적으로 모두 동일한 크기 및 모양을 가지는지 여부에 상관없이, 하나 이상의 단면에서, 평행사변형 모양을 포함한다. 이 경우에, 도시된 실시예에서 제 1 오프닝(34) 및 제 2 오프닝(42)은 동일한 크기 및 모양을 가지며, 하나 이상의 수평 방향 단면에서 직사각형 모양을 가진다.
도 11-14를 참조하면, 마스킹 물질(36)은 제 1 오프닝(34) 내의 저장 노드 콘택트 상부에 수용된 마스킹 물질(36)을 제거하기 위해, 마스크(40) 내에 제 2 오프닝(42)을 통해 식각된다. 이러한 식각이 제 2 물질(38) 및 제 1 물질(23)에 관해 선택적으로 수행되는 것이 이상적이다. 또한 도 13은 저장 노드 콘택트로 구성된 도시된 어레이를 노출시키는 데 효과적인 마스킹 물질(36)의 식각 단계에 뒤이은 물질(24)의 식각을 나타낸다. 나아가, 도 11-14는 제거된 상태로, 제 2 물질(38) 바깥쪽의 마스크(40)(도시되지 않음)의 물질을 나타낸다.
도 15-17을 참조하면, 전도성 물질(50)은 개개의 저장 노드 콘택트와 전기적으로 연결된 제 1 오프닝(34) 내에 형성되며, 개별적인 커패시터 전극(52)을 포함한다. 단지 일 예로써, 예시적인 물질은 티타늄 나이트라이드이다. 물론 하나 이상의 전도성 물질이 사용될 수 있으며, 마찬가지로 티타늄 나이트라이드 이외의 물질이 사용될 수 있다. 도시된 전도성 물질(50)이 적어도 제 1 물질(23)까지 에치 백되어, 격리된 개별적인 커패시터 전극(52)을 형성한다. 이는 또한 제 1 물질(23)의 일부도 식각할 수 있다. 도 18 및 19는 제 1 마스킹 물질(23)의 일부 그리고 특히 물질(29)의 일부가 후속 공정에서 제거되어, 필요한 경우에 물질(29)에 비해 더 평평한 외부 표면 구성을 제공한다.
개별적인 커패시터 전극(52)은 복수의 커패시터에 최종적으로 삽입된다. 이는 제 1 오프닝(34)로부터 잔여 마스킹 물질(36)의 일부 또는 전부 및/또는 잔여 제 2 물질(38)의 일부 또는 전부를 식각하는 단계를 포함한다. 예를 들어 그리고 도 20-23을 참조하면, 이는 제 1 오프닝으로부터 잔여 마스킹 물질(36) 모두를 식각하고, 제 1 오프닝(34)로부터 잔여 제 2 물질(38) 모두를 식각하는 단계를 나타낸다.
일 실시예에서, 일부 형태의 격자 유지 구조물이 형성되어 개별적인 커패시터 전극 사이에 외부로부터 수용되도록 할 수 있다. 예를 들어(그리고 이는 단지 예시일 뿐임), 도 24-27은 이러한 격자 유지 구조물이 형성되는 하나의 예시적인 방식을 나타내는 것에 불과하다. 구체적으로, 서로 다른, 식각 가능한 제 2 물질(26, 28)(도시되지 않음)이 서로 다른, 식각 가능한 제 1 물질(25, 27, 29)에 대해 선택적으로 식각되고, 이로써 개별적인 커패시터 전극(52) 사이에 외부로부터 수용된 서로 다른, 식각 가능한 제 1 물질(25, 27, 29)로 구성된 격자 유지 구조물(55)을 형성한다.
도 28-31을 참조하면, 커패시터 전극(56) 및 셀 커패시터 전극(58)이 기판(10)의 일부로서 증착된다. 예시적인 커패시터 유전 물질은, 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 다이옥사이드 및 실리콘 나이트라이드의 조성물, 또는 임의 적합한 하이 k 유전체 중 하나 이상, 그리고 현존하거나 개발 가능성이 있는 유전체를 포함한다. 일 예로써, 하이 k 유전체는 Ta2O5 및 바륨 스트론튬 티타네이트를 포함한다. 예시적인 외부 커패시터 전극막은 전도성 도핑 폴리실리콘을 포함한다. 이로써, 개별적인 커패시터(60)가 형성된다. 이는 도시된 커패시터 모두에 대해 공통 셀 커패시터 플레이트를 포함하는 것으로, 예를 들면, DRAM 또는 이외의 회로에 사용될 수 있는 것으로 도시된다. 예를 들어 그리고 일 예로써, 도 32는, 커패시터(60)를 포함하는 예시적인 DRAM 셀을 나타낸다. 이는 절연성 측벽 스페이서, 절연성 캡 및 실리사이드와 같은 캡 하부의 전도성 영역, 실리사이드 하부의 전도성 폴리실리콘 영역, 그리고 폴리실리콘 하부의 게이트 유전체 영역을 가지는 예시적인 트랜지스터 게이트 워드 라인(62)을 포함한다. 소스/드레인 영역(64)은 동작 가능하게 근접 워드 라인(64) 내에 형성된 것으로 도시된다. 이들 중 하나는 커패시터(60)와 전기적으로 연결되며, 이들 중 다른 하나는 비트 라인(66)과 전기적으로 연결된다.
위에-설명한 구현예는, 제 1 오프닝(34) 내로의 마스킹 물질(36)의 증착이 제 1 오프닝(34)의 잔여 볼륨, 예를 들면 도시된 제 1 오프닝 측벽(35)의 주변 라이닝(lining)을, 이러한 마스킹 물질을 이용하여 부분적으로만 채우는 실시예를 나타낸다. 그러나, 본 발명의 구현예는 이러한 제 1 오프닝을 완전히 채우기 위해 마스킹 물질을 형성하는 단계도 포함한다. 예를 들어, 도 33-43은 기판 일부(10a)에 관하여, 이러한 예시적인 대안 구현예를 나타낸다. 첫 번째-설명된 구현예와 동일한 번호가 적합한 경우에 사용되며, 첨자 "a" 또는 다른 번호를 이용하여 구별한다.
도 33, 34, 35, 36 및 37을 참조하면, 이는 첫 번째-설명된 구현예의 위에 묘사된 도 6, 7, 8, 9 및 10과 차례로 각각 대응한다. 여기서, 마스킹 물질(36a)이 제 1 오프닝(34)를 완전히 채우도록 증착되는 것은 예외이다. 따라서, 제 2 물질(38)(도시되지 않음)이 증착될 수 있는 내부 볼륨(부피)이 존재하지 않는다.
도 38 및 39를 참조하면, 마스킹 물질(36a)은 마스크(40) 내의 제 2 오프닝(42)를 통해 식각되어, 제 1 오프닝(34) 내의 개별적인 저장 노드 콘택트 상부에 수용되는 마스킹 물질(36a)을 제거한다. 도 38 및 39는 각각 도 11 및 13에 순차적으로 대응한다.
도 40-43을 참조하면, 이들은 각각, 첫 번째-설명된 구현예에 대한 도 28-31에 순차적으로 대응한다. 따라서, 후속 프로세싱은 개별적인 커패시터 전극(52)을 형성하도록 수행되고, 이어서 최종적으로 도 28-31의 커패시터와 주요 부분이 동일한 커패시터(60)를 형성하도록 마스킹 물질(36a)(도시되지 않음)의 모든 잔여부분이 제거된다.
위의 예시적 실시예는 구현 내용을 나타내며, 여기서 전도성 물질(50)은, 단일하며, 본질적으로 완전한 고체인, 필러를 포함하는 개별적인 커패시터 전극(52)을 형성하도록 증착된다. 그러나, 본 발명의 여러 태양은, 개방형 컨테이너 모양 또는 그 외의 모양을 포함하도록 개별적인 커패시터 전극을 형성하기 위해 증착될 이러한 전도성 물질을 형성하는 단계도 고려한다. 예를 들어, 도 44 및 45는 위에 참조된 기판 일부(10a)와 비교하여, 대안적 예시 기판 일부(10b)를 나타낸다. 기판(10a)의 실시예에서 동일한 번호가 적합한 경우에 사용되었으며, 첨자 "b" 또는 다른 번호를 사용하여 구별된다. 도 44 및 45는 개별적인 저장 노드 콘택트 상부에 마스킹 물질(36b)을 제거하여 생성된 공극(void)을 부분적으로 채우기 위한 전도성 물질(50b)의 증착을 도시한다. 도 46-49은 커패시터(60b)를 형성하도록 수행된 후속 대응 프로세싱을 나타내며, 여기서 개별적인 내부 커패시터 전극(52b)은 개방형 컨테이너 모양을 포함한다.
이 명세서에 설명된 실시예는 두 개의 마스킹 단계를 이용하는 것을 포함하는 복수의 개별적인 커패시터 전극을 형성하는 단계를 포함하는 복수의 커패시터를 형성하는 방법을 포함한다. 두 개의 마스킹 단계 중 전자는 제 1 오프닝(즉, 제 1 오프닝(34))로 구성된 어레이를 복수의 저장 노드 콘택트 상부에 형성하는 데 사용된다. 두 개의 마스킹 단계 중 후자는 제 1 오프닝으로 구성된 어레이의 상부에 부분적으로 수용되며, 이 어레이로부터 부분적으로 이동된 제 2 오프닝(즉, 제 2 오프닝(42)로 구성된 어레이를 형성하는 데 사용된다. 제 1 및 제 2 오프닝의 겹침 부분이 저장 노드 콘택트 상부에 수용된다. 또한, 마스킹 단계는 언급된 전자 및 후자의 마스킹 단계의 전후에, 복수의 개별적인 커패시터 전극의 제조 중에 부가될 수 있다.
언급된 두 개의 마스킹 단계 모두가 수행된 후에, 개별적인 커패시터 전극의 전도성 물질이 제 1 및 제 2 오프닝들 각각의 겹침 부분으로 증착된다. 개별적인 커패시터 전극은 복수의 커패시터에 최종적으로 삽입된다. 일부 실시예에서, 제 1 및 제 2 오프닝의 겹침 부분은, 예를 들면 그리고 단지 예시로써, 위에 설명된 구현예들 각각에 묘사된 것과 같이, 하나 이상의 수평 방향 단면에서 개별적인 저장 노드 콘택트와 동일한 수평 방향 단면 크기 및 모양을 가진다. 그러나, 겹침 부분은 어디에서든 개별적인 저장 노드 콘택트와 다른 수평 방향 단면 크기 및 모양을 가질 수 있다.
일부 실시예에서, 마스킹 물질이 증착되는 제 1 오프닝 각각은 적어도 수평 방향 크기 면에서 3.5F x 5.5F 보다 크지 않으며, 여기서 "F"는 복수의 커패시터의 제조시 형상물을 패터닝하기 위한 리소그래피를 사용하여 획득된, 직교 방향으로 측정된 최소 형상물 사이즈이다. 위에-묘사된 도 1-49의 구현예들 각각은, 예를 들면, 3.5F x 5.5F보다 작거나 같은, 이러한 수평 방향 크기를 가지도록 개별적인 제 1 오프닝을 제조하는 데 사용될 수 있다.
도 50은 대안적인 구현예를 상면을 도식적으로 묘사하며, 여기서 개별적인 제 1 오프닝(34c)와 개별적인 제 2 오프닝(42c)는 각각 수평 방향 크기를 가지고, 이는 3.5F x 5.5F이다. 도 50은 기판 일부(10c)의 상면을 도식적으로 묘사한다. 위에-설명된 구현예에서 동일한 번호는 적합한 경우에 사용되고, 첨자 "c"를 이용하거나 다른 번호를 이용하여 구별한다. 단지 예시로서, 제 1 오프닝(34c) 및 제 2 오프닝(42c)은 각각 모양이 4변형이나 다른 모양일 수 있다. 또한, 단지 일 예로서, 서로 다른 모양의 제 1 오프닝(34c) 및 제 2 오프닝(42c)이 각각 평행사변형이다. 나아가, 일 실시예에서 그리고 도시된 것과 같이, 기판 일부(10c)가 제 1 오프닝(34c)과 제 2 오프닝(42c)의 겹침 부분(70)을 포함하는 것으로 묘사되며, 제 1 오프닝(34c) 및 제 2 오프닝(42c)은 모양이 4변형이나, 일 실시예에서는 4변형 모양이 아니다. 또한, 단지 예시로서, 이는 개별적인 저장 노드 콘택트와 다른 수평 방향 단면 크기 및 모양을 가진다. 여기서, 예를 들면, 이는 위에-묘사된 도 1-49의 실시예에서와 같이 정사각형 또는 직사각형으로 제조되었으며, 예를 들면, 도 50의 실시예에 삽입될 수 있다.
일부 실시예에서, 마스킹 물질이 내부에 증착될 수 있는 개별적인 제 1 오프닝이 적어도 F x F 보다 크지 않은 수평 방향 크기를 가지고, 여기서 "F"는 복수의 커패시터의 제조시 형상물을 패턴화하기 위한 리소그래피를 사용하여 획득된, 직교 방향으로 측정된 최소 형상물 크기이다.
Claims (35)
- 복수의 커패시터를 형성하는 방법에 있어서, 상기 방법은:
두 개의 마스킹 단계를 이용을 포함하는, 복수의 개별적인 커패시터 전극을 형성하는 단계, 여기서 상기 두 개의 마스킹 단계 중 전자는 복수의 저장 노드 콘택트 상부에 제 1 오프닝으로 구성된 어레이를 형성하는 데 사용되고, 두 개의 마스킹 단계 중 후자는 제 1 오프닝으로 구성된 어레이 상부에 부분적으로 수용되며 이 어레이로부터 부분적으로 이동된 제 2 오프닝으로 구성된 어레이를 형성하는 데 사용되고, 상기 제 1 및 제 2 오프닝의 겹침 부분은 저장 노드 콘택트 상부에 수용되며;
상기 두 개의 마스킹 단계 이후에, 개별적인 커패시터 전극의 전도성 물질을 상기 제 1 및 제 2 오프닝의 각각의 겹침 부분으로 증착하는 단계; 그리고
복수의 커패시터로 개별적인 커패시터 전극을 삽입하는 단계
를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 1 항에 있어서,
상기 전도성 물질은 개방형 컨테이너 모양을 가지도록 개별적인 커패시터 전극을 형성하기 위해 증착되는 것을 특징으로 하는 커패시터 형성 방법. - 제 1 항에 있어서,
상기 전도성 물질은 단일 필러를 포함하도록 개별적인 커패시터 전극을 형성하기 위해 증착되는 것을 특징으로 하는 커패시터 형성 방법. - 제 1 항에 있어서,
겹침 부분은, 하나 이상의 수평 방향 단면에서 개별적인 저장 노드 콘택트와 동일한 수평 방향 단면 크기 및 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 제 1 항에 있어서,
겹침 부분은, 어디에서나 개별적인 저장 노드 콘택트와 다른 수평 방향 단면 크기 및 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 복수의 커패시터를 형성하는 방법에 있어서, 상기 방법은:
저장 노드 콘택트로 이루어진 어레이의 상부에 제 1 물질을 형성하는 단계;
상기 저장 노드 콘택트 상부의, 상기 제 1 물질 내에 제 1 오프닝으로 구성된 어레이를 형성하는 단계, 상기 제 1 오프닝은 각각 상기 저장 노드 콘택트 중 둘 이상의 상부에 형성되며;
상기 제 1 오프닝 내에, 상기 저장 노드 콘택트 상부에 수용되는 마스킹 물질을 증착하는 단계;
마스크 내에 제 2 오프닝으로 구성된 어레이를 형성하는 단계, 상기 제 2 오프닝으로 구성된 어레이는 상기 제 1 오프닝으로 구성된 어레이의 상부에 부분적으로 수용되고 이 어레이로부터 부분적으로 이동되며, 상기 제 2 오프닝은 각각 서로 다른 인접한 제 1 오프닝들 하부에 수용된 둘 이상의 저장 노드 콘택트 상부에 형성되고,
상기 제 1 오프닝 내의 저장 노드 콘택트 상부에 수용된 마스킹 물질을 제거하도록 마스크 내의 제 2 오프닝을 통해 마스킹 물질을 식각하는 단계;
식각 후에, 저장 노드 콘택트와 전기적으로 연결된 제 1 오프닝 내에, 그리고 개별적인 커패시터 전극을 포함하도록 전도체 물질을 형성하는 단계; 그리고
복수의 커패시터로 개별적인 커패시터 전극을 삽입하는 단계
를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
마스킹 물질이 내부에 증착된 개별적인 제 1 오프닝은 3.5F x 5.5F 이하의 수평 방향 크기를 가지며, 여기서 "F"는 복수의 커패시터의 제조시 형상물을 패터닝하기 위한 리소그래피를 사용하여 획득된, 직교 방향으로 측정된 최소 형상물 사이즈인 것을 특징으로 하는 커패시터 형성 방법. - 제 7 항에 있어서,
상기 수평 방향 크기는 3.5F x 5.5F인 것을 특징으로 하는 커패시터 형성 방법. - 제 7 항에 있어서,
상기 수평 방향 크기는 3.5F x 5.5F보다 작은 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
상기 마스킹 물질이 내부에 증착된 개별적인 제 1 오프닝의 수평 방향 크기가 5F x 5F보다 작거나 같게 증착되고, 여기서 "F"는 복수의 커패시터의 제조시 형상물을 패터닝하기 위한 리소그래피를 사용하여 획득된, 직교 방향으로 측정된 최소 형상물 사이즈인 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
개별적인 제 1 오프닝은 넷 이하의 저장 노드 콘택트 상부에 증착되는 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 오프닝은 하나 이상의 수평 방향 단면에서 모두 동일한 크기 및 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
상기 제 1 및 제 2 오프닝은 하나 이상의 수평 방향 단면에서 서로 다른 크기 및 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 제 13 항에 있어서,
상기 제 1 및 제 2 오프닝의 서로 다른 모양은 각각 하나 이상의 수평 방향 단면에서 평행사변형인 것을 특징으로 하는 커패시터 형성 방법. - 제 6 항에 있어서,
개별적인 제 1 오프닝이 단 네 개의 저장 노드 콘택트의 상부에 형성되고, 개별적인 제 2 오프닝은 단 네 개의 저장 노드 콘택트의 상부에 형성되는 것을 특징으로 하는 커패시터 형성 방법. - 제 15 항에 있어서,
상기 제 1 및 제 2 오프닝은 각각 하나 이상의 수평 방향 단면에서 평행사변형 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 복수의 커패시터를 형성하는 방법에 있어서, 상기 방법은:
저장 노드 콘택트로 이루어진 어레이의 상부에 제 1 물질을 형성하는 단계;
상기 저장 노드 콘택트 상부의 상기 제 1 물질 내에 제 1 오프닝으로 구성된 어레이를 형성하는 단계, 여기서 상기 제 1 오프닝은 각각 상기 저장 노드 콘택트 중 둘 이상의 상부에 형성되고 주변 측벽을 포함하며;
상기 저장 노드 콘택트 상부에 수용되고 상기 제 1 오프닝을 부분적으로 채우는 마스킹 물질로 제 1 오프닝의 주변 측벽을 라이닝하는 단계;
상기 마스킹 물질에 인접한 제 1 오프닝 내에 제 2 물질을 형성하는 단계;
마스크 내에 제 2 오프닝으로 구성된 어레이를 형성하는 단계, 여기서, 상기 제 2 오프닝으로 구성된 어레이는 상기 제 1 오프닝으로 구성된 어레이 상부에 부분적으로 수용되고 이 어레이로부터 부분적으로 이동되며, 상기 제 2 오프닝은 각각 서로 다른 인접한 제 1 오프닝들 하부에 수용된 둘 이상의 저장 노드 콘택트 상부에 형성되고;
상기 제 1 오프닝 내의 저장 노드 콘택트 상부에 수용된 마스킹 물질을 제거하도록 마스크 내의 제 2 오프닝을 통해 마스킹 물질을 식각하는 단계;
식각 후에, 저장 노드 콘택트와 전기적으로 연결된 제 1 오프닝 내에, 그리고 개별적인 커패시터 전극을 포함하도록 전도체 물질을 형성하는 단계; 그리고
복수의 커패시터로 상기 개별적인 커패시터 전극을 삽입하는 단계
를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 식각은 상기 제 1 물질에 관하여 선택적으로 수행되는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 제 1 물질은 서로 다른 제 1 및 제 2 식각 물질을 포함하고, 상기 방법은,
개별적인 커패시터 전극 사이에 외부로 수용된 제 1 식각 물질로 구성된 격자 유지 구조물을 형성하도록 제 1 식각 물질에 대해 선택적으로 제 2 식각 물질을 식각하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
개별적인 제 1 오프닝은 넷 이하의 저장 노드 콘택트 상부에 형성되는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 마스킹 물질이 내부에 수용된 제 1 오프닝은 저장 노드 콘택트로 확장되지 않는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 라이닝하는 단계는, 개별적인 제 1 오프닝의 최외곽 부분에서 최소 수평 방향 단면 개방 치수의 40% 이하인, 제 1 오프닝 내의 측면 두께를 가지도록 마스킹 물질을 형성하는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 제 2 오프닝은 각각 넷 이하의 저장 노드 콘택트 상부에 형성되는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 제 1 오프닝은 각각 단 네 개의 저장 노드 콘택트의 상부에 형성되고, 상기 제 2 오프닝은 각각 단 네 개의 저장 노드 콘택트의 상부에 형성되는 것을 특징으로 하는 커패시터 형성 방법. - 제 24 항에 있어서,
상기 제 1 및 제 2 오프닝은 각각 하나 이상의 수평 방향 단면에서 평행사변형 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 전도성 물질을 형성한 후에, 상기 제 1 오프닝으로부터 상기 마스킹 물질의 잔여 부분을 모두 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 17 항에 있어서,
상기 전도성 물질을 형성한 후에, 상기 제 1 오프닝으로부터 상기 제 2 물질의 잔여 부분을 모두 식각하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 복수의 커패시터를 형성하는 방법에 있어서, 상기 방법은:
저장 노드 콘택트로 이루어진 어레이의 상부에 제 1 물질을 형성하는 단계;
상기 저장 노드 콘택트 상부의 상기 제 1 물질 내에 제 1 오프닝으로 구성된 어레이를 형성하는 단계, 여기서, 상기 제 1 오프닝은 각각 상기 저장 노드 콘택트 중 둘 이상의 상부에 형성되고;
상기 제 1 오프닝을 완전히 채우도록 마스킹 물질을 형성하는 단계;
마스크 내에 제 2 오프닝으로 구성된 어레이를 형성하는 단계, 여기서, 상기 제 2 오프닝으로 구성된 어레이는 상기 제 1 오프닝으로 구성된 어레이 상부에 부분적으로 수용되고 이로부터 부분적으로 이동되며, 상기 제 2 오프닝은 각각 서로 다른 인접한 제 1 오프닝들 하부에 수용된 둘 이상의 저장 노드 콘택트 상부에 형성되고;
상기 제 1 오프닝 내의 저장 노드 콘택트 상부에 수용된 마스킹 물질을 제거하도록 마스크 내의 제 2 오프닝을 통해 마스킹 물질을 식각하는 단계;
식각 후에, 저장 노드 콘택트와 전기적으로 연결된 제 1 오프닝 내에, 그리고 개별적인 커패시터 전극을 포함하도록 전도체 물질을 형성하는 단계; 그리고
복수의 커패시터로 개별적인 커패시터 전극을 삽입하는 단계
를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 복수의 커패시터를 형성하는 방법에 있어서, 상기 방법은:
저장 노드 콘택트로 이루어진 어레이의 상부에 제 1 물질을 형성하는 단계;
상기 저장 노드 콘택트 상부의 상기 제 1 물질 내에 제 1 오프닝으로 구성된 어레이를 형성하는 단계, 여기서, 상기 제 1 오프닝은 각각 상기 저장 노드 콘택트 중 네 개의 상부에 형성되고;
상기 제 1 오프닝 내에, 상기 저장 노드 콘택트 상부에 수용되는 마스킹 물질을 증착하는 단계;
마스크 내에 제 2 오프닝으로 구성된 어레이를 형성하는 단계, 여기서 상기 제 2 오프닝으로 구성된 어레이는 상기 제 1 오프닝으로 구성된 어레이 상부에 부분적으로 수용되고 이 어레이로부터 부분적으로 이동되며, 상기 제 1 및 제 2 오프닝의 겹침 부분은 상기 저장 노드 콘택트의 상부에 수용되고, 상기 제 2 오프닝은 각각 서로 다른 인접한 제 1 오프닝들 하부에 수용된 네 개의 저장 노드 콘택트 상부에 형성되며, 상기 제 1 및 제 2 오프닝은 각각 하나 이상의 단면에서 사변형 모양을 가지고;
상기 제 1 오프닝 내의 저장 노드 콘택트 상부에 수용된 마스킹 물질을 제거하도록 마스크 내의 제 2 오프닝을 통해 마스킹 물질을 식각하는 단계;
식각 후에, 저장 노드 콘택트와 전기적으로 연결된 제 1 오프닝 내에, 그리고 개별적인 커패시터 전극을 포함하도록 전도체 물질을 형성하는 단계; 그리고
복수의 커패시터로 개별적인 커패시터 전극을 삽입하는 단계
를 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 29 항에 있어서,
하나 이상의 단면에서의 상기 제 1 오프닝의 사변형 모양 및 하나 이상의 단면에서의 제 2 오프닝의 사변형 모양은 평행사변형을 포함하는 것을 특징으로 하는 커패시터 형성 방법. - 제 29 항에 있어서,
하나 이상의 단면에서의 상기 제 1 오프닝의 사변형 모양 및 하나 이상의 단면에서의 제 2 오프닝의 사변형 모양은 동일한 모양인 것을 특징으로 하는 커패시터 형성 방법. - 제 29 항에 있어서,
하나 이상의 단면에서의 상기 제 1 오프닝의 사변형 모양 및 하나 이상의 단면에서의 제 2 오프닝의 사변형 모양은 서로 다른 모양인 것을 특징으로 하는 커패시터 형성 방법. - 제 32 항에 있어서,
상기 서로 다른 모양은 각각 평행사변형인 것을 특징으로 하는 커패시터 형성 방법. - 제 29 항에 있어서,
상기 겹침 부분은 하나 이상의 수평 방향 단면에서 사변형 모양을 가지는 것을 특징으로 하는 커패시터 형성 방법. - 제 34 항에 있어서,
상기 겹침 부분의 사변형 모양은 평행사변형 이외의 모양인 것을 특징으로 하는 커패시터 형성 방법.
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