KR20090031288A - 반도체 장치 - Google Patents

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KR20090031288A
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šœ페이 야마자키
아츄오 이소베
히로미치 구도
유타카 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

SOI 구조를 갖는 반도체 장치에 있어서, 고성능화, 저소비 전력화를 목적의 하나로 한다. 또 더욱 고집적화된 고성능의 반도체소자를 갖는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
절연 표면을 갖는 기판 위에 n채널형 및 p채널형 전계 효과 트랜지스터가 각각 층간 절연층을 개재하여 적층되어 있는 반도체 장치로 한다. 응력을 갖는 절연막에 의해서 반도체층에 주는 변형, 반도체층의 면방위, 또는 채널 길이 방향의 결정축을 제어함으로써 n채널형과 p채널형 전계 효과 트랜지스터의 이동도의 차를 경감하여, 전류 구동 능력 및 응답 속도를 동등하게 한다.
Figure 112008066024022-PAT00001
SOI 구조, 절연 표면, 면방위, 전계 효과 트랜지스터, 전류 구동 능력

Description

반도체 장치{Semiconductor device}
본 발명은 절연 표면에 반도체층이 형성된 소위 SOI(Silicon on Insulator) 구조를 갖는 반도체 장치에 관한 것이다.
단결정 반도체의 인고트를 얇게 슬라이스하여 제작되는 실리콘웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체층을 형성한 실리콘 온 인슐레이터(이하, 「SOI」라고도 함)라고 불리는 반도체기판을 사용한 집적회로가 개발되어 있다. SOI 기판을 사용한 집적회로는, 트랜지스터와 기판간에서의 기생용량을 저감하여, 반도체집적회로의 성능을 향상시키는 것으로서 주목을 모으고 있다.
SOI 기판을 제조하는 방법으로는, 수소이온 주입 박리법이 알려져 있다(예를 들면, 특허문헌 1 참조). 수소이온 주입 박리법은, 실리콘웨이퍼에 수소이온을 주입함으로써 표면으로부터 소정의 깊이에 미소 기포층을 형성하고, 상기 미소 기포층을 벽개면으로 하는 것으로, 별도의 실리콘웨이퍼에 얇은 실리콘층을 접합한다. 또 실리콘층을 박리하는 열처리를 하는 것에 덧붙여, 산화성 분위기 하에서의 열처리에 실리콘층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃부터 1300℃로 열처리를 하여 접합 강도를 높일 필요가 있다고 되어 있다.
한편, 고내열성 유리 등의 절연기판에 실리콘층을 형성한 반도체 장치가 개시되어 있다(예를 들면, 특허문헌 2 참조). 이 반도체 장치는, 변형점이 750℃ 이상의 결정화유리의 전체면을 절연성 실리콘막으로 보호하여, 수소이온 주입 박리법에 의해 얻어지는 실리콘층을 상기 절연성 실리콘막 위에 고착하는 구성을 갖고 있다.
[특허문헌 1] 일본 공개특허공보 2000-124092호
[특허문헌 2] 일본 공개특허공보 제(평)11-163363호
반도체 장치의 기술분야에서는 미세화가 기술개발의 로드맵이 되어 진전된 역사가 있다. 지금까지는 반도체 장치가 미세화됨에 따라서, 고속동작이 가능해져, 저소비전력화가 도모되어 왔다.
그러나, 미세가공기술에 의거할 뿐만 아니라 반도체 장치의 고성능화, 저소비전력화를 도모하는 것이 필요하게 되었다.
또한, 상기 SOI 기판을 사용한 트랜지스터에서는, n채널형 트랜지스터의 캐리어의 이동도와 비교하여, p채널형 트랜지스터의 캐리어의 이동도가 작다. 이동도가 다르면 동일 면적의 n채널형 트랜지스터와 p채널형 트랜지스터의 전류 구동능력이 다르고, 응답 속도도 달라진다.
이 응답 속도를 동등하게 하기 위해서는, n채널형 트랜지스터와 비교하여, p 채널형 트랜지스터의 채널폭을 크게 할 필요가 있고, 이 때문에 n채널형 트랜지스터와 p채널형 트랜지스터가 차지하는 면적이 언밸런스가 되어, 회로 배치에 불필요한 부분이 존재하여 반도체 장치의 고집적화의 장해가 되었다.
따라서, SOI 구조를 갖는 반도체 장치에 있어서, 고성능화, 저소비전력화를 목적의 하나로 한다. 또한, 더욱 고집적화된 고성능의 반도체소자를 갖는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
반도체기판으로부터 분리되어, 절연 표면을 갖는 지지기판에 접합된 반도체층을 갖는 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터 등의 반도체소자를, 절연층을 사이에 형성하여 복수 적층한다.
본 발명은, 반도체층의 채널 형성영역에 주는 변형, 반도체층의 면 방위, 채널 길이 방향의 결정축을 제어함으로써, 반도체 장치에 포함되는 n채널형 전계 효과 트랜지스터와 p채널형 트랜지스터의 이동도의 차를 경감하여, 전류 구동능력 및 스위칭 속도를 동등에 가깝게 한다. 따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터가 차지하는 면적도 거의 동등하게 할 수 있고, 회로 설계를 효율화하여 더욱 소형이고 고집적화된 고성능의 반도체 장치를 제공할 수 있다.
반도체층의 채널 형성영역에 대한 변형은, 반도체층 위에 절연막을 형성함으로써 부여하고, 절연막이 갖는 압력이 압축응력인지, 인장 응력인지에 따라서, 반도체의 채널 형성 영역에 주는 변형을 압축 변형이나 인장 변형으로 제어할 수 있 다. 또, 본 발명에 있어서, 반도체층의 형성 영역에 대한 변형은 적어도 채널 길이 방향에 주어지는 것으로 한다.
반도체층의 채널 길이 방향에 전계 효과 트랜지스터의 도전형에 적합한 변형을 주는 것으로 전계 효과 트랜지스터의 이동도를 향상시킬 수 있다. 예를 들면, p채널형 전계 효과 트랜지스터에 있어서는, 반도체층의 채널 형성영역에 압축 변형을 준 변형 트랜지스터로 하는 것으로 이동도를 향상시킬 수 있다.
반도체기판으로부터 분리시켜 전치한 반도체층을 사용하기 위해서, 반도체기판을 선택함으로써, 전계 효과 트랜지스터에 있어서의 결정면 방위 및 채널 길이 방향의 결정축을 제어할 수 있다. 적합한 결정면 방위, 결정축을 적용함으로써, 캐리어의 유효질량이 감소하여, 전계 효과 트랜지스터의 이동도를 향상시킬 수 있다. 따라서, 전계 효과 트랜지스터의 고성능화가 가능해진다.
또, 채널 길이란 캐리어가 흐르는 방향에 대하여 평행한 방향에 관한 채널 형성영역의 길이(폭)를 말하는 것으로 한다. 또한, 채널폭이란 캐리어가 흐르는 방향에 대하여 수직의 방향에 관한 채널 형성영역의 길이(폭)를 말하는 것으로 한다.
게이트 절연층, 절연층, 절연막 등을 사이에 두고 적층하는 하층의 반도체층과 상층의 반도체층은 상기 게이트 절연층, 층간 절연층, 및 상층의 절연층을 관통하는 배선층에 의해서 전기적으로 접속한다. 하층의 반도체층과 상층의 반도체층이 겹쳐 적층되는 경우, 배선층은 상층의 반도체층을 관통하여 하층의 반도체층과 접하여 형성되어도 좋다. 반도체층이 겹치도록 치밀하게 적층되면, 더욱 고집적화 된 반도체 장치로 할 수 있다.
고성능의 반도체소자를 적층 구조로 할 수 있기 때문에, 더욱 고집적화된 반도체 장치로 할 수 있다. 고집적화함으로써 회로 면적이 축소하여, 배선용량이 감소되기 때문에 저소비전력화를 도모할 수 있다.
하층의 반도체소자의 형성 후, 하층의 반도체소자를 덮는 층간 절연층을 형성하고, 층간 절연층 위에 상층의 반도체층과 접합하는 절연층을 형성한다. 따라서 상층의 반도체소자의 반도체층과 절연층의 접합을 용이하게 할 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있고, 수율도 좋아진다.
또한, 전계 효과 트랜지스터를 형성하는 반도체층을 각각 다른 절연층에 접합하여 형성하면, 전계 효과 트랜지스터의 반도체층간의 기생용량, 또는 전계 효과 트랜지스터의 게이트 전극층간의 기생용량을 저감할 수 있다.
본 발명의 반도체 장치의 1형태는, 절연 표면을 갖는 기판과, 절연 표면을 갖는 기판 위에, 제 1 반도체층, 제 1 게이트 절연층 및 제 1 게이트 전극층을 포함하는 제 1 전계 효과 트랜지스터와, 제 1 전계 효과 트랜지스터를 덮는 제 1 절연막과, 제 1 절연막 위에 층간 절연층과, 층간 절연층 위에, 제 2 반도체층, 제 2 게이트 절연층 및 제 2 게이트 전극층을 포함하는 제 2 전계 효과 트랜지스터와, 제 2 전계 효과 트랜지스터를 덮는 제 2 절연막을 적층 구조로 갖고 있다. 제 1 전계 효과 트랜지스터의 제 1 반도체층은, 제 1 반도체층과 절연 표면을 갖는 기판과의 사이에 형성된 제 1 절연층과 접합하여 절연 표면을 갖는 기판 위에 형성되고, 제 2 전계 효과 트랜지스터의 제 2 반도체층은, 층간 절연층 위에 형성된 제 2 절연층과 접합하여 제 1 전계 효과 트랜지스터 위에 형성되어 있다. 제 1 전계 효과 트랜지스터의 도전형이 n형이고, 제 2 전계 효과 트랜지스터의 도전형이 p형인 경우, 제 2 절연막은 압축 응력을 갖는 절연막으로 한다.
n채널형 및 p채널형 반도체층에 있어서, 절연 표면에 평행한 면의 면 방위를 {110}으로 하고, 또 채널 길이 방향의 결정축을 <110>으로 하면, n채널형 전계 트랜지스터와 p채널형 전계 트랜지스터의 이동도의 차를 경감할 수 있기 때문에 바람직하다.
SOI 구조를 갖는 반도체 장치에 있어서, 고성능화, 저소비전력화를 달성할 수 있다. 또한, 회로 설계를 효율화하여 회로 면적을 작게 하여, 소형 반도체 장치를 제공할 수 있다. 또 고집적화된 고성능의 반도체소자를 갖는 반도체 장치를 제공할 수 있다.
본 발명의 실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 여러 가지로 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 도시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에서 공통으로 사용하고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 발명의 반도체 장치의 제조방법에 관해서, 도 1 내지 도 4를 참조하여 설명한다. 본 실시형태에서는, 더욱 고집적화된 고성능의 반도체소자를 갖는 반도체 장치의 일례로서 CM0S(상보형 금속산화물 반도체 : Complementary Metal 0xide Semiconductor)에 관해서 설명한다.
본 실시형태에서는, 반도체기판으로부터 분리되어, 절연 표면을 갖는 지지기판에 접합된 반도체층을 갖는 반도체소자를 절연층을 사이에 형성하여 적층한다. 적층하는 반도체소자는, 절연막에 의해서 채널 형성영역에 변형을 준 반도체층을 갖는 반도체소자를 포함한다. 반도체기판으로서 단결정 반도체기판을 적용하여, 지지기판 위에 분리, 접합되는 반도체층으로서 단결정 반도체층을 형성하는 것이 바람직하다.
본 실시형태의 반도체 장치를 도 1a에 도시한다. 절연 표면을 갖는 지지기판(101) 위에 블로킹층(109), 절연층(104), 보호층(121), 전계 효과 트랜지스터(230), 절연막(210), 층간 절연층(211), 절연층(212), 전계 효과 트랜지스터(231), 절연막(222), 층간 절연층(223)이 형성되어 있다. 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)는 박막의 반도체층을 갖는 박막 트랜지스터이다. 전계 효과 트랜지스터(230)는 소스영역 또는 드레인영역인 불순물영역(208a, 208b), 및 채널 형성영역(209)을 포함하는 반도체층(119), 게이트 절연층(205), 게이트 전극층(206)을 갖고 있고, 전계 효과 트랜지스터(231)는 소스영역 또는 드레인영역인 불순물영역(220a, 220b), 및 채널 형성영역(221)을 포함하는 반 도체층(216), 게이트 절연층(217), 게이트 전극층(218)을 갖고 있다. 불순물영역(208b)에 접하여 배선층(226), 불순물영역(220a)에 접하여 배선층(224)이 형성되고, 불순물영역(208a)과 불순물영역(220b)에 접하여 형성된 배선층(225)에 의해서, 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)는 전기적으로 접속하고 있다.
또, 도 1a의 반도체 장치에 있어서는, 층간 절연층(211)을 전계 효과 트랜지스터(230) 위에 형성하고, 전계 효과 트랜지스터(230)에 의해서 생긴 요철을 평탄화하는 예를 도시하지만, 도 23에 도시한 반도체 장치와 같이, 층간 절연층(211)은 반드시 형성하지 않아도 좋다. 도 23의 반도체 장치에 있어서는, 전계 효과 트랜지스터(230) 위의 절연막(210)에 접하여, 반도체층(216)과 접합하는 절연층(212)이 형성되어 있다.
도 1a의 반도체 장치는, 배선층(225), 배선층(226)이, 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)을 연속하여 관통하도록 형성된 개구(콘택트홀)에 형성되어 있는 예이다. 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)의 전기적 접속의 다른 예를 도 1b에 도시한다.
배선층(224, 225, 226)은, 콘택트홀인 개구를 매립하도록 매립 배선층인 배선층(240a, 240b, 240c, 240d)을 형성한 후, 매립 배선층 위에 배선층(241a, 241b, 241c)을 형성한 적층 구조로 되어 있다. 배선층은, 개구에 배리어 메탈막이나 시드막을 형성하여도 좋다. 도 1b 및 도 2a, 2b에 있어서의 배선층(233, 235, 236) 도 배선층(224, 225, 226)과 같이 적층 구조의 배선층으로 되어 있다.
복수의 층을 관통하는 콘택트홀이 형성되는 경우, 콘택트홀의 측면이 테이퍼 각도를 복수 갖는 경우가 있다. 예를 들면, 에칭공정을 복수의 단계로 나누어 에칭가스를 바꾸어 행하는 경우, 그 에칭 조건에 따라서 개구의 테이퍼각이나 직경 등의 형상이 다른 경우가 있다. 도 21a에 복수의 테이퍼각을 갖는 콘택트홀에 배선층을 형성하는 예를 도시한다. 도 21a의 반도체 장치에 있어서, 배선층(245, 246)이 접속되는 매립 배선층인 배선층(242c, 242d)이 형성되는 콘택트홀은 게이트 절연층(205), 절연막(210), 층간 절연층(211), 및 절연층(212)에 걸쳐 형성되는 제 1 개구와, 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)에 걸쳐 형성되는 제 2 개구가 형상이 다르고, 테이퍼 각도도 제 2 개구쪽이 커져 있다.
배선층은, 개구에 배리어 메탈막이나 시드막을 형성하여도 좋다. 배리어 메탈막을 형성하는 예를 도 21b에 도시한다. 도 21b의 반도체 장치에 있어서, 콘택트홀의 측면과 저면에 접하고 배리어 메탈막(243a, 243b, 243c, 243d)이 형성되어 있다.
도 1b의 반도체 장치는, 전계 효과 트랜지스터(230)를 덮는 층간 절연층(211)을 형성 후, 게이트 절연층(205), 절연막(210), 및 층간 절연층(211)에, 불순물영역(208a, 208b)에 이르는 개구를 형성하고, 불순물영역(208a, 208b)에 각각 접속하는 배선층(234, 237)을 형성하는 예이다. 전계 효과 트랜지스터(231)의 불순물영역(220b) 및 배선층(234)에 접하는 배선층(233)에 의해서, 상층의 전계 효과 트랜지스터(231)와 하층의 전계 효과 트랜지스터(230)가 전기적으로 접속한다. 도 1b의 경우, 배선층(234, 237) 위에 또 층간 절연층을 형성하고, 배선층(234, 237)에 의해서 생기는 요철을 평탄화한 후, 절연층(212)을 형성하여도 좋다. 도 1b에서는, 절연층(212)을 두껍게 형성하고, 층간 절연층으로서도 기능시키고 있다.
또한, 반도체 장치를 구성하는 n형과 p형 전계 효과 트랜지스터의 적층 순서는 한정되지 않고, 도 1a에 있어서는, 불순물영역(208a, 208b)으로서 n형 불순물영역을 갖는 n채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(230)가 하층에 형성되고, 불순물영역(220a, 220b)으로서 p형 불순물영역을 갖는 p채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(231)가 상층에 형성되는 예이다. 한편, 도 1b에 있어서는, 불순물영역(208a, 208b)으로서 p형 불순물영역을 갖는 p채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(230)가 하층에 형성되고, 불순물영역(220a, 220b)으로서 n형 불순물영역을 갖는 n채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(231)가 상층에 형성되는 예이다.
본 실시형태에 있어서, 전계 효과 트랜지스터(231)는 절연막(222)에 의해서 반도체층(216)의 채널 형성영역에 변형을 준 변형 트랜지스터이다. 반도체층의 채널 형성영역에 대한 변형은, 반도체층 위에 절연막을 형성함으로써 줄 수 있고, 또 절연막이 갖는 응력이 압축 응력인지, 인장 응력인지에 따라서, 반도체층의 채널 형성영역에 주는 변형을 압축 변형이나 인장 변형으로 제어할 수 있다.
이동도가 낮은 p채널형 전계 효과 트랜지스터의 반도체층의 채널 길이 방향에 도전형에 적합한 변형을 주는 것으로, 전계 효과 트랜지스터의 이동도를 향상시킬 수 있고, n채널형 전계 효과 트랜지스터와의 이동도의 차를 경감하는 것이 가능 하게 된다. p채널형 전계 효과 트랜지스터에 있어서는, 반도체층의 채널 형성영역에 압축 변형을 준 변형 트랜지스터로 하는 것으로 이동도를 향상시킬 수 있다.
따라서, 도 1a의 반도체 장치에 있어서는, 전계 효과 트랜지스터(231)가 p채널형이기 때문에, 절연막(222)으로서 압축 응력을 갖는 절연막을 사용하면 좋다.
도 24는 도 1a의 반도체 장치의 평면도이고, 도 1a의 반도체 장치는 도 24의 선 Y-Z에서의 단면도에 대응한다. 또, 도 24에 있어서, 절연막(222), 층간 절연층(223)은 생략되어 있고, 절연층(212)의 아래의 전계 효과 트랜지스터(230)는 점선에 의해서 도시되어 있다. 도 24에 반도체층(216)의 채널 형성영역에 주어지는 응력을, 화살표시를 사용하여 모식적으로 도시한다. n채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(230)의 반도체층(119)에는 특별히 강한 변형이 주어지지 않았다. 한편, p채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(231)의 반도체층(216)의 채널 형성영역(221)에는, 절연막(222)의 압축 응력에 의해서, 화살표시(251a, 251b)의 방향에 압축 변형이 주어져 있다. 이와 같이 특히 p채널형 전계 효과 트랜지스터에는 압축 변형을 주는 것으로, 이동도를 향상시켜, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터의 이동도의 차를 경감할 수 있다. 또한, 또 n채널형 전계 효과 트랜지스터에도 이동도를 억제하는 방향의 변형(인장 변형 또는 압축 변형)을 가하여도 좋다.
절연막(210, 222)은, CVD법(플라즈마 CVD법, 열 CVD법), 스퍼터법 등에 의해서 형성할 수 있고, 그 형성 조건(반응가스, 압력, 온도 고주파 전력 등)에 따라서, 응력을 제어할 수 있다. 절연막(210, 222)으로서는, 질화막을 사용할 수 있 고, 예를 들면 질화규소막, 산소를 포함하는 질화규소막(질화산화규소막이라고도 함) 등을 사용하면 좋다. 본 실시형태에서는 절연막(222)으로서 원하는 압축 응력을 갖는 조건으로 성막된 질화규소막을 사용한다.
또한, 상하의 절연막의 사이에 형성되는 절연층으로서, 응력을 완화할 수 있는 절연층을 사용하면, 다른 계층의 절연막에 의한 반도체층에 대한 영향을 방지할 수 있다. 따라서, 변형 트랜지스터의 이동도의 제어를 더욱 정확히 할 수 있고, 또한 응력차에 의한 박막의 박리나 밀착성에 대한 악영향을 경감하여, 반도체 장치의 신뢰성을 향상시키는 것이 가능해진다. 응력을 완화할 수 있는 절연층으로서는, 산화막 등을 사용할 수 있고, 예를 들면 산화규소막, 질소를 포함하는 산화규소막(산화질화규소막이라고도 함)을 사용하면 좋다. 본 실시형태에서는 층간 절연층(211)으로서 산화규소막을 사용한다.
또한, 반도체 장치 내에 역방향의 변형을 준 전계 효과 트랜지스터를 형성하는 경우, 인장 변형을 준 전계 효과 트랜지스터와 압축 변형을 준 전계 효과 트랜지스터를 다른 계층에 형성함으로써, 역방향의 응력을 갖는 절연막을 접하지 않고 형성할 수 있다. 따라서, 복잡한 형상이나 구성에 반도체 장치를 설계할 필요가 없고, 복수의 변형 트랜지스터를 고집적화하여 갖는 고성능 또한 고신뢰성의 반도체 장치를, 생산성 좋게 제작할 수 있다.
게이트 절연층, 층간 절연층, 상층의 절연층 등을 사이에 두고 적층하는 하층의 반도체층과 상층의 반도체층은 상기 게이트 절연층, 층간 절연층, 및 상층의 절연층을 관통하는 배선층에 의해서 전기적으로 접속한다. 하층의 반도체층과 상 층의 반도체층이 겹쳐 적층되는 경우, 배선층은 상층의 반도체층을 관통하여 하층의 반도체층과 접하여 형성되어도 좋다. 적층하는 반도체층이 겹치도록 치밀하게 적층되면, 더욱 고집적화된 반도체 장치로 할 수 있다.
하층의 반도체층과 상층의 반도체층이 겹쳐 적층하는 반도체 장치의 예를 도 2a, 2b에 도시한다. 도 2a에 있어서, 하층의 반도체소자인 전계 효과 트랜지스터(230)의 반도체층(119; 불순물영역(208a)), 및 상층의 반도체소자인 전계 효과 트랜지스터(231)의 반도체층(216; 불순물영역(220b))은 겹쳐 적층하고 있다. 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)를 전기적으로 접속하는 배선층(235)은, 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 반도체층(216; 불순물영역(220b)), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)을 관통하여 반도체층(119; 불순물영역(208a))에 이르러 형성되어 있다.
도 2a의 전계 효과 트랜지스터(230)의 반도체층(119)과 전계 효과 트랜지스터(231)의 반도체층(216)은 일부 겹치도록 형성하는 예이지만, 도 2b에 도시하는 바와 같이 같은 마스크 등을 사용하여, 반도체층끼리를 거의 거듭 형성하여도 좋다. 본 발명에 있어서는, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터의 이동도의 차를 경감하여, 동등하게 하고 있기 때문에, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터의 반도체층의 크기를 같은 크기, 형상으로 할 수 있다. 반도체층끼리가 겹치는 영역이 클 수록 더욱 고집적화할 수 있다. 도 2b의 반도체 장치에 있어서는, 전계 효과 트랜지스터(230)와 전계 효과 트랜지스터(231)는 층간 절연층을 개재하여 거의 같은 위치에 겹치도록 적층하고 있다. 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)를 전기적으로 접속하는 배선층(236)은, 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 반도체층(216; 불순물영역(220b)), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)을 관통하여 반도체층(119; 불순물영역(208b))에 이르러 형성되어 있다.
본 발명의 반도체 장치는, 3차원적으로 반도체소자를 적층하여 고집적화한 구조를 갖기 때문에, 반도체소자는 동일 절연층에 접하여 인접하여 배치되는 것 외에, 상하 방향에 층간 절연층을 개재하여 다른 절연층에 접하여 적층할 수 있다. 따라서, 반도체 장치에 있어서의 반도체소자의 배치의 자유도가 넓고, 더욱 고집적화, 고성능화를 달성할 수 있다. 반도체소자로서 전계 효과 트랜지스터는 물론, 반도체층을 사용하는 기억소자 등도 적용할 수 있고, 다용도에 걸쳐 요구되는 기능을 만족시키는 반도체 장치를 제작하여, 제공할 수 있다.
또한, 단결정 반도체기판으로부터 분리시킨 반도체층을 갖는 반도체소자는, 비정질 반도체층을 결정화하여 다결정 반도체를 형성하는 공정에서 생기는 결정립계에 의한 리크전류가 없고, 반도체 장치로서 저소비전력화를 기대할 수 있다. 또 결정 배향의 격차에 의한 반도체소자의 임계치 격차가 적다. 비정질 반도체층의 레이저 결정화에 의하여 생기는 반도체층 표면의 리지의 형성도 무시할 수 있기 때문에, 게이트 절연층을 박막화할 수 있다.
또 같은 계층의 같은 절연층에 접하여 복수의 전계 효과 트랜지스터를 형성하여도 좋고, 상기 복수의 전계 효과 트랜지스터는 같은 도전형이어도 좋고, 도전 형이 다른 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터이어도 좋다.
본 실시형태에서는 2개의 전계 효과 트랜지스터의 적층 구조를 개시하지만, 2개 이상의 전계 효과 트랜지스터의 적층 구조로 하여도 좋다. 복수의 반도체소자는 기판 위에 형성된 절연층과 반도체층을 접합함으로써, 적층할 수 있다.
본 실시형태의 반도체 장치에 있어서는, 반도체기판으로부터 분리시켜 전치한 반도체층을 사용하기 위해서, 반도체기판을 선택함으로써, 전계 효과 트랜지스터에 있어서의 결정면 방위 및 채널 길이 방향의 결정축을 제어할 수 있다. 적합한 결정면 방위, 결정축을 적용함으로써, 캐리어의 유효질량이 감소하여, 전계 효과 트랜지스터의 이동도를 향상시킬 수 있다. 따라서, 전계 효과 트랜지스터를 고성능화가 가능해진다.
반도체층의 채널 형성영역에 주는 변형, 반도체층의 면 방위, 채널 길이 방향의 결정축을 제어함으로써, n채널형 전계 효과 트랜지스터와 p채널형 트랜지스터의 이동도의 차를 경감하여, 전류 구동능력 및 응답 속도를 동등에 가깝게 한다. 따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터가 차지하는 면적도 거의 동등하게 할 수 있고, 회로 설계를 효율화하여 더욱 소형으로 고집적화된 고성능의 반도체 장치를 제공할 수 있다.
이하, 본 실시형태의 반도체 장치의 제작방법을 도 3 내지 도 8을 사용하여 설명한다.
우선, 절연 표면을 갖는 기판인 지지기판 위에, 반도체기판으로부터 반도체 층을 형성하는 방법을 도 3a 내지 3d 및 도 4a 내지 4c를 사용하여 설명한다.
도 3a에 도시하는 반도체기판(108)은 청정화되어 있고, 그 표면으로부터 전계로 가속된 이온을 소정의 깊이에 조사하여, 취화층(110)을 형성한다. 이온의 조사는 지지기판에 전치하는 반도체층의 두께를 고려하여 행하여진다. 이온을 조사할 때의 가속전압은 이러한 두께를 고려하여, 반도체기판(108)에 조사되도록 한다.
반도체기판(108)으로서, 실리콘기판이나 게르마늄기판 등의 반도체기판, 갈륨비소나 인듐인 등의 화합물 반도체기판을 적용한다. 반도체기판(108)은 단결정 반도체기판을 적용하는 것이 바람직하지만, 다결정 반도체기판을 적용하여도 좋다. 결정 격자에 변형을 갖는 실리콘, 실리콘에 대하여 게르마늄이 첨가된 실리콘게르마늄 등의 반도체기판을 사용하여도 좋다. 변형을 갖는 실리콘은, 실리콘보다도 격자정수가 큰 실리콘게르마늄 또는 질화규소 위에서의 성막에 의해, 형성할 수 있다. 지지기판 위에 얻어지는 반도체층은 모체가 되는 반도체기판을 선택함으로써 결정할 수 있다.
또한, 반도체기판(108)은, 제작하는 반도체소자(본 실시형태에 있어서는 전계 효과 트랜지스터)에 의해서, 결정면 방위를 선택할 수 있다. 예를 들면, 결정면 방위로서 {100}면, {110}면 등 갖는 반도체기판을 사용할 수 있다.
본 실시형태는, 반도체기판의 소정의 깊이에 수소, 헬륨, 또는 불소를 이온 조사하고, 그 후 열처리를 하여 표층의 반도체층을 박리하는 이온 조사 박리법으로 형성하지만, 다공성 실리콘 위에 단결정 실리콘을 에피택셜 성장시킨 후, 다공성 실리콘층을 워터제트로 분리하여 박리하는 방법을 적용하여도 좋다.
예를 들면, 반도체기판(108)으로서 단결정 실리콘기판을 사용하여, 희플루오르산으로 표면을 처리하여, 자연산화막의 제거와 표면에 부착되는 먼지 등의 오염물도 제거하여 반도체기판(108) 표면을 청정화한다.
취화층(110)은, 이온을 이온 도핑법(ID법이라고 함)이나 이온 주입법(II법이라고 함)에 의해서 조사하면 좋다. 취화층(110)은 수소, 헬륨 또는 불소로 대표되는 할로겐의 이온을 조사하는 것으로 형성된다. 할로겐원소로서 불소이온을 조사하는 경우에는 소스가스로서 BF3를 사용하면 좋다. 또, 이온 주입이란 이온화한 가스를 질량 분리하여 반도체에 조사하는 방식을 말한다.
예를 들면, 이온 주입법을 사용하여, 이온화한 수소가스를 질량 분리하여, H+만을 선택적으로 가속하여 주입하면, 다른 질량의 이온을 주입하는 것과 비교하여 같은 에너지로 깊게 반도체기판 중에 주입되어, 광범위한 농도 프로파일을 갖는다.
이온 도프법은, 이온화한 가스를 질량 분리하지 않고, 플라즈마 중에서 복수종의 이온종을 만들고, 이것을 가속하여 반도체기판에 도프한다. 예를 들면, H+, H2 +, H3 + 이온을 포함하는 수소에서는, 도프되는 이온은, 대표적으로 H3 + 이온이 50% 이상, 예를 들면 H3 + 이온이 80%, 다른 이온(H+, H2 + 이온)이 20%가 일반적이다. H3 + 이온의 이온종만을 첨가하는 것도 여기에서는 이온 도프로 한다. 즉 질량이 크기 때문에 같은 가속 에너지로 얕게 다량으로 H3 + 이온을 반도체기판 중에 첨가할 수 있고, 급준한 농도 프로파일을 갖는다.
단결정 실리콘기판에 불소이온같은 할로겐이온을 이온 조사법으로 조사한 경우, 조사된 불소가, 실리콘 결정 격자 내의 실리콘원자를 녹아웃함(추방함)으로써 공백부분을 효과적으로 만들어 내어, 취화층에 미소한 공동을 만든다. 이 경우, 비교적 저온의 열처리에 의해서 취화층에 형성된 미소한 공동의 부피변화가 일어나, 취화층을 따라 분리함으로써 얇은 단결정 반도체층을 형성할 수 있다. 불소이온을 조사한 후에, 수소이온을 조사하여 공동 내에 수소를 포함시키도록 하여도 좋다. 반도체기판으로부터 얇은 반도체층을 박리하기 위해서 형성하는 취화층은, 취화층에 형성된 미소한 공동의 부피변화를 이용하여 분리를 하기 위해서, 이와 같이 불소이온이나 수소이온의 작용을 유효 이용하는 것이 바람직하다.
또한, 1 또는 복수의 동일한 원자로 이루어지는 질량이 다른 이온을 조사하여도 좋다. 예를 들면, 수소이온을 조사하는 경우에는, H+, H2 +, H3 + 이온을 포함시키는 동시에, H3 + 이온의 비율을 높여 두는 것이 바람직하다. 수소이온을 조사하는 경우에는, H+, H2 +, H3 + 이온을 포함시키는 동시에, H3 + 이온의 비율을 높여 두면 조사효율을 높일 수 있고, 조사시간을 단축할 수 있다. 이러한 구성으로 하는 것으로, 박막의 단결정 반도체층의 박리를 용이하게 할 수 있다.
지지기판에는, 불순물원소의 확산을 방지하는 질화실리콘막 또는 질화산화실리콘막을 블로킹층(배리어층이라고도 함)으로 하여 형성하여도 좋다. 또 응력을 완화하는 작용이 있는 절연막으로서 산화질화실리콘막을 조합하여도 좋다. 또, 본 명세서에 있어서 산화질화실리콘막이란 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 러더포드 후방 산란법(RBS : Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS : Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도범위로서 산소가 50 내지 70원자%, 질소가 0.5 내지 15원자%, Si가 25 내지 35원자%, 수소가 0.1 내지 10원자%의 범위로 포함되는 것을 말한다. 또한, 질화산화실리콘막이란 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5 내지 30원자%, 질소가 20 내지 55원자%, Si가 25 내지 35원자%, 수소가 10 내지 30원자%의 범위로 포함되는 것을 말한다. 단, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100원자%로 하였을 때, 질소, 산소, Si 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
또한, 반도체기판과 상기 반도체층과 접합하는 절연층의 사이에, 보호층을 형성하여도 좋다. 보호층은, 질화실리콘층, 산화실리콘층, 질화산화실리콘층, 또는 산화질화실리콘층으로부터 선택된 1층 또는 복수의 층에 의한 적층 구조에 의해 형성할 수 있다. 이들의 층은, 반도체기판에 취화층이 형성되기 전에 반도체기판 위에 형성할 수 있다. 또한, 반도체기판에 취화층을 형성한 후에 반도체기판 위에 형성하여도 좋다.
취화층의 형성에 있어서는 이온을 고도즈 조건으로 조사할 필요가 있어, 반도체기판(108)의 표면이 거칠어지는 경우가 있다. 이 때문에 이온이 조사되는 표 면에 질화실리콘막, 질화산화실리콘막, 또는 산화실리콘막 등에 의해 이온 조사에 대한 보호층을 50nm 내지 200nm의 두께로 형성하여 두어도 좋다.
예를 들면, 반도체기판(108) 위에 보호층으로서 플라즈마 CVD법에 의해 산화질화실리콘막(막 두께 5nm 내지 300nm, 바람직하게는 30nm 내지 150nm(예를 들면 50nm))과 질화산화실리콘막(막 두께 5nm 내지 150nm, 바람직하게는 10nm 내지 100nm(예를 들면 50nm))의 적층을 형성한다. 일례로서는, 반도체기판(108) 위에 산화질화실리콘막을 막 두께 50nm 형성하고, 상기 산화질화실리콘막 위에 질화산화실리콘막을 막 두께 50nm 형성하여 적층한다. 산화질화실리콘막은 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이어도 좋다.
또한, 반도체기판(108)을 탈지 세정하여, 표면의 산화막을 제거하여 열산화를 하여도 좋다. 열산화서는 통상의 드라이산화이어도 좋지만, 할로겐을 포함하는 가스가 첨가된 산화 분위기 중에서 산화를 하는 것이 바람직하다. 예를 들면, 산소에 대하여 HCl를 0.5 내지 10부피%(바람직하게는 3부피%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도로 열처리를 한다. 적합하게는 950℃ 내지 1100℃의 온도로 열산화를 하면 좋다. 처리시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 3.5시간으로 하면 좋다. 형성되는 산화막의 막 두께로서는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들면 100nm의 두께로 한다.
할로겐을 포함하는 것으로서는 HCl 외에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종을 적용할 수 있다.
이러한 온도범위로 열처리를 하는 것으로, 할로겐원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히 금속불순물을 제거하는 효과가 있다. 즉, 할로겐의 작용에 의해, 금속 등의 불순물이 휘발성의 금속염화물이 되어 기상 중으로 이탈하여 제거된다. 이 열처리는, 화학적 기계 연마(CMP)처리가 된 반도체기판(108)에 대해서는 유효하다. 또한, 수소는 반도체기판(108)과 형성되는 산화막의 계면의 결함을 보상하여 계면의 국재 준위 밀도를 저감하는 작용을 갖고, 반도체기판(108)과 산화막의 계면이 불활성화되어 전기적 특성이 안정화된다.
이 열처리에 의해 형성되는 산화막 중에 할로겐을 포함할 수 있다. 할로겐원소는 1×1017atoms/㎤ 내지 5×1020atoms/㎤의 농도로 포함됨으로써 금속 등의 불순물을 포획하여 반도체기판(108)의 오염을 방지하는 보호층으로서의 기능을 발현시킬 수 있다.
취화층(110)을 형성할 때, 가속전압과 전체 이온수는, 반도체기판 위에 퇴적한 막의 두께와, 목적으로 하는 반도체기판으로부터 분리하여 지지기판 위에 전치되는 반도체층의 막 두께와, 조사하는 이온종에 의해서 조정할 수 있다.
예를 들면, 이온 도핑법으로 원료로서 수소가스를 사용하여, 가속전압을 40kV, 전체 이온수 2×1016ions/㎠로 이온을 조사하여 취화층을 형성할 수 있다. 보호층의 막 두께를 두껍게 하면, 동일 조건으로 이온을 조사하여 취화층을 형성한 경우, 목적으로 하는 반도체기판으로부터 분리하여 지지기판 위에 전치되는 반도체층으로서, 막 두께가 얇은 반도체층을 형성할 수 있다. 예를 들면, 이온종(H+, H2 +, H3 + 이온)의 비율에도 의하지만, 보호층으로서 반도체기판 위에 산화질화실리콘막(막 두께 50nm)과 질화산화실리콘막(막 두께 50nm)을 적층하여 상기 조건으로 취화층을 형성하는 경우, 지지기판에 전치되는 반도체층의 막 두께는 약 120nm가 된다. 반도체기판 위에 산화질화실리콘막(막 두께 100nm)과 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하는 경우는, 지지기판에 전치되는 반도체층의 막 두께는 약 70nm가 된다.
헬륨(He)이나 수소를 원료가스로 하는 경우, 가속전압을 10kV 내지 200kV의 범위로, 도즈량을 1×1016ions/㎠ 내지 6×1016ions/㎠의 범위로 조사하여 취화층을 형성할 수 있다. 헬륨을 원료가스로 하면, 질량 분리를 하지 않아도 He+ 이온을 주된 이온으로서 조사할 수 있다. 또한, 수소를 원료가스로 하면 H3 + 이온이나 H2 + 이온을 주된 이온으로서 조사할 수 있다. 이온종은, 플라즈마의 생성방법, 압력, 원료가스 공급량, 가속전압에 의해서도 변화한다.
취화층 형성의 예로서는, 반도체기판 위에 산화질화실리콘막(막 두께 50nm), 질화산화실리콘막(막 두께 50nm), 및 산화실리콘막(막 두께 50nm)을 보호층으로서 적층하여, 수소를 가속전압 40kV, 도즈량 2×1016ions/㎠으로 조사하여 반도체기판에 취화층을 형성한다. 그 후 보호층의 최상층인 상기 산화실리콘막 위에 절연층으로서 산화실리콘막(막 두께 50nm)을 형성한다. 취화층 형성의 다른 예로서는, 반도체기판 위에 산화실리콘막(막 두께 100nm), 및 질화산화실리콘막(막 두께 50nm)을 보호층으로서 적층하여, 수소를 가속전압 40kV, 도즈량 2×1016ions/㎠으로 조사하여 반도체기판에 취화층을 형성한다. 그 후 보호층의 최상층인 상기 질화산화실리콘막 위에 절연층으로서 산화실리콘막(막 두께 50nm)을 형성한다. 또, 상기 산화질화실리콘막 및 질화산화실리콘막은 플라즈마 CVD법에 의해 형성하면 좋고, 상기 산화실리콘막은 유기실란가스를 사용하여 CVD법에 의해 형성하면 좋다.
지지기판(101)으로서, 알미노실리케이트 유리, 알미노보로실리케이트 유리, 바륨보로실리케이트 유리같은 전자공업용에 사용되는 유리기판을 적용하는 경우, 유리기판 중에 나트륨 등의 알칼리 금속이 미량으로 포함되어 있고, 이 미량의 불순물에 의해서 트랜지스터 등 반도체소자의 특성에 악영향을 미칠 우려가 있다. 이러한 불순물에 대하여, 질화산화실리콘막은 지지기판(101)에 포함되는 금속불순물이 반도체기판측에 확산되는 것을 방지하는 효과가 있다. 또, 질화산화실리콘막 대신에, 질화실리콘막을 형성하여도 좋다. 반도체기판과 질화산화실리콘막의 사이에 산화질화실리콘막이나 산화실리콘막 등의 응력 완화층을 형성하면 좋다. 질화산화실리콘막과 산화질화실리콘막의 적층 구조를 형성하는 것으로, 반도체기판에 대한 불순물 확산을 방지하면서, 응력 변형을 완화하는 구성으로 할 수도 있다.
다음에, 도 3b에서 도시하는 바와 같이 지지기판과 접합을 형성하는 면에 절연층(104)으로서 산화실리콘막을 형성한다. 산화실리콘막으로서는 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이 바람직하다. 그 외에, 실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막을 적용할 수도 있다. 화학기상성장법에 의한 성막에서는, 단결정 반도체기판에 형성한 취화층(110)으로부터 탈가스가 일어나지 않는 온도로서, 예를 들면 350℃ 이하(구체적인 예로서는 300℃)의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체기판으로부터 단결정 또는 다결정 반도체층을 박리하는 열처리는, 절연층(104)의 성막 온도보다도 높은 열처리 온도가 적용된다.
절연층(104)은 평활면을 갖고 친수성 표면을 형성한다. 이 절연층(104)으로서 산화실리콘막이 적합하다. 특히 유기실란가스를 사용하여 화학기상성장법에 의해 제작되는 산화실리콘막이 바람직하다. 유기실란가스로서는, 규산에틸(TEOS : 화학식 Si(OC2H5)4), 트리메틸실란(TMS : (CH3)3SiH), 테트라메틸실란(화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 또, 원료가스에 유기실란을 사용하여 화학기상성장법에 의해 산화실리콘막을 형성하는 경우, 산소를 부여하는 가스를 혼합시키는 것이 바람직하다. 산소를 부여하는 가스로서는, 산소, 아산화질소, 이산화질소 등을 사용할 수 있다. 또, 아르곤, 헬륨, 질소 등의 불활성가스 또는 수소를 혼합시켜도 좋다.
또한, 절연층(104)으로서, 모노실란, 디실란, 또는 트리실란 등의 실란을 원료가스에 사용하여 화학기상성장법에 의해 형성되는 산화실리콘막을 적용할 수도 있다. 이 경우도, 산소를 부여하는 가스나 불활성가스 등을 혼합시키는 것이 바람직하다. 또한, 반도체층과 접합하는 절연층이 되는 산화실리콘막은, 염소를 포함하여도 좋다. 화학기상성장법에 의한 성막에서는, 반도체기판(108)에 형성한 취화층(110)으로부터 탈가스가 일어나지 않는 온도로서, 예를 들면 350℃ 이하의 성막 온도가 적용된다. 또한, 단결정 또는 다결정 반도체기판으로부터 반도체층을 박리하는 열처리는, 성막 온도보다도 높은 열처리 온도가 적용된다. 또, 본 명세서에 있어서, 화학기상성장(CVD; Chemical Vapor Deposition)법은, 플라즈마 CVD법, 열 CVD법, 광 CVD법을 범주에 포함한다.
기타, 산화성 분위기 하에서 반도체기판(108)을 열처리하거나, 산소 라디칼과 반응시키거나 또는 산화제로 화학적으로 산화하는 것으로 산화실리콘을 절연층(104)으로서 형성할 수 있다. 또한, 상기 유기실란가스와, 산소 라디칼 또는 질소 라디칼을 반응시켜 절연층(104)을 형성하여도 좋다.
상기 평활하고 친수성 표면을 형성하는 절연층(104)은 5nm 내지 500nm, 바람직하게는 10nm 내지 200nm의 두께로 형성된다. 이 두께이면, 반도체기판(108)의 표면 거칠함을 평활화하는 동시에, 절연층(104)의 평활성을 확보하는 것이 가능하다. 절연층(104)의 표면은, 산술 평균 거칠기 Ra가 0.8nm 미만, 자승 평균 평방근 거칠기 Rms가 0.9nm 미만이 바람직하고, Ra가 0.4nm 이하, Rms가 0.5nm 이하가 더욱 바람직하고, 또 Ra가 0.3nm 이하, Rms가 0.4nm 이하가 더욱 바람직하다. 예를 들면, Ra가 0.27nm, Rms가 0.34nm이다. 본 명세서에 있어서 Ra는 산술 평균 거칠 기이고, Rms는 자승 평균 평방근 거칠기이고, 측정범위는 2㎛2, 또는 10㎛2이다.
지지기판(101)에도 절연층(104)과 같은 산화실리콘막을 형성하여 두어도 좋다. 즉, 지지기판(101)에 반도체층(102)을 접합할 때, 접합을 형성하는 면의 한쪽 또는 쌍방에, 바람직하게는 유기실란을 원재료로 하여 성막한 산화실리콘막으로 이루어지는 절연층(104)을 형성하는 것으로 강고한 접합을 형성할 수 있다.
도 3c는 지지기판(101)과 반도체기판(108)의 절연층(104)이 형성된 면을 밀접시키고, 이 양자를 접합시키는 형태를 도시한다. 접합을 형성하는 면은, 충분히 청정화하여 둔다. 지지기판(101)과 반도체기판(108)의 절연층(104)이 형성된 면은, 메가소닉 세정 등에 의해서 청정화하면 좋다. 또한, 메가소닉 세정 후에 오존수로 세정하여, 유기물의 제거와 표면의 친수성 향상을 행하여도 좋다.
지지기판(101)과 절연층(104)을 대향시켜, 1개소를 외부로부터 가압하면, 국소적으로 접합면끼리의 거리가 좁혀짐으로써 반 데르 발스 힘이 강해지는 것이나 수소 결합의 기여에 의해서, 서로 끌어당긴다. 또, 가압된 영역에 인접한 영역에서도 대향하는 지지기판(101)과 절연층(104) 사이의 거리가 좁아지기 때문에, 반 데르 발스 힘이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 접합(본딩이라고도 함)이 진행하여 접합면 전역으로 접합이 확대된다. 예를 들면, 가압하는 압력은, 100kPa 내지 5000kPa 정도로 하면 좋다.
강고한 접합을 형성하기 위해서, 표면을 활성화하여 두어도 좋다. 예를 들면, 접합을 형성하는 면에 원자빔 또는 이온빔을 조사한다. 원자빔 또는 이온빔을 이용하는 경우에는, 아르곤 등의 불활성가스 중성원자빔 또는 불활성가스 이온빔을 사용할 수 있다. 그 외에, 플라즈마 조사 또는 라디칼처리를 한다. 이러한 표면처리에 의해 200℃ 내지 400℃의 온도이어도 이종 재료간의 접합을 형성하는 것이 용이해진다.
또한, 지지기판과 절연층의 접합 계면의 접합 강도를 향상시키기 위해서, 가열처리를 하면 바람직하다. 예를 들면, 오븐이나 노(爐) 등에서 70℃ 내지 350℃(예를 들면 200℃에서 2시간)의 온도 조건으로 열처리를 한다.
도 3d에 있어서, 지지기판(101)과 반도체기판(108)을 접합한 후, 가열처리를 하여 취화층(110)을 분리면으로 하여 반도체기판(108)을 지지기판(101)으로부터 박리한다. 예를 들면, 400℃ 내지 700℃의 열처리를 함으로써, 취화층(110)에 형성된 미소한 공동(空洞)의 부피변화가 일어나, 취화층(110)을 따라 분리하는 것이 가능해진다. 절연층(104)은 지지기판(101)과 접합하고 있기 때문에, 지지기판(101) 위에는 반도체기판(108)과 같은 결정성의 반도체층(102)이 잔존하게 된다.
400℃ 내지 700℃의 온도역에서의 열처리는, 상술한 접합 강도를 향상시키기 위한 열처리와 같은 장치에서 연속하여 행하여도 좋고, 별도의 장치에서 행하여도 좋다. 예를 들면 노에서 200℃ 2시간 열처리한 후에, 600℃ 근방까지 승온하여 2시간 유지하고, 400℃에서 실온까지의 온도역으로 강온한 후 노로부터 추출한다. 또한, 열처리는 실온으로부터 승온하여도 좋다. 또한, 노에서 200℃ 2시간 열처리한 후에, 순간열어닐(RTA)장치에 의해서 600℃ 내지 700℃의 온도역으로, 1분간 내지 30분간(예를 들면 600℃ 7분간, 650℃ 7분간) 열처리를 하여도 좋다.
400℃ 내지 700℃의 온도역에서의 열처리에 의해, 절연층과 지지기판의 접합은 수소 결합으로부터 공유 결합으로 이행하여, 취화층에 첨가된 원소가 팽창하여 미소한 공동의 압력이 상승하여, 반도체기판으로부터 반도체층을 박리할 수 있다. 열처리를 한 후는 지지기판과 반도체기판은, 한쪽이 다른쪽에 실려 있는 상태로, 큰 힘을 가하지 않고 지지기판과 반도체기판을 뗄 수 있다. 예를 들면, 상방에 실려 있는 기판을 진공 척으로 들어 올림으로써 간단히 뗄 수 있다. 이 때, 하측의 기판의 진공 척이나 메카니컬 척으로 고정하여 두면 수평 방향의 어긋남이 없이 지지기판 및 반도체기판의 양 기판을 뗄 수 있다.
또, 도 3, 도 4에서는, 반도체기판(108)이 지지기판(101)보다 작은 사이즈의 예를 도시하지만, 본 발명은 이것에 한정되지 않고, 반도체기판(108)과 지지기판(101)이 같은 사이즈이어도 좋고, 반도체기판(108)이 지지기판(101)보다 큰 사이즈이어도 좋다.
도 4는 지지기판측에 반도체층과 접합하는 절연층을 형성하여 반도체층을 형성하는 공정을 도시한다. 도 4a는 보호층(121)으로서 산화실리콘막이 형성된 반도체기판(108)에 전계로 가속된 이온을 소정의 깊이에 조사하여, 취화층(110)을 형성하는 공정을 도시하고 있다. 이온의 조사는 도 3a의 경우와 같다. 반도체기판(108)의 표면에 보호층(121)을 형성하여 두는 것으로 이온 조사에 의해서 표면이 데미지를 받아, 평탄성이 손상되는 것을 막을 수 있다. 또한, 보호층(121)에 의해서, 반도체기판(108)으로부터 형성되는 반도체층(102)에 대한 불순물의 확산 방지 효과를 발현한다.
도 4b는, 블로킹층(109) 및 절연층(104)이 형성된 지지기판(101)과 반도체기판(108)의 보호층(121)이 형성된 면을 밀착시켜 접합을 형성하는 공정을 도시하고 있다. 지지기판(101) 위의 절연층(104)과 반도체기판(108)의 보호층(121)을 밀착시킴으로써 접합이 형성된다.
그 후, 도 4c에서 도시하는 바와 같이 반도체기판(108)을 박리한다. 반도체층을 박리하는 열처리는 도 3d의 경우와 같이 하여 행한다. 이렇게 하여 도 4c에서 도시하는 반도체기판을 얻을 수 있다.
지지기판(101)으로서는, 절연성을 갖는 기판, 절연 표면을 갖는 기판을 사용할 수 있고, 예를 들면, 알미노실리케이트 유리, 알미노보로실리케이트 유리, 바륨보로실리케이트 유리의 같은 무알칼리 유리라고 불리는 전자공업용에 사용되는 각종 유리기판을 적용할 수 있다. 또한, 석영기판, 세라믹기판, 사파이어기판, 표면이 절연층으로 피복된 금속기판 등이 적용 가능하다.
이상의 공정에 의해, 도 4c에 도시하는 바와 같이, 절연 표면을 갖는 기판인 지지기판(101)의 위에 절연층(104)이 형성되고, 반도체기판(108)으로부터 분리된 반도체층(102)이 형성된다.
지지기판(101) 위에 형성된 반도체층(102)을 섬 형상의 반도체층에 에칭에 의해 가공한다. 반도체층(102) 위에 마스크(117)를 형성하고, 마스크(117)를 사용하여 에칭처리에 의해 반도체층(102)을 가공하여, 섬 형상의 반도체층(119)을 형성한다. 도 4에서는, 반도체층 아래에 형성되는 보호층 및 절연층은 반도체층(119)을 형성하는 에칭처리로는 에칭되지 않는 예를 도시하지만, 반도체층의 에칭처리와 함께 보호층 및 절연층도 에칭하여도 좋다. 이러한 경우, 보호층 및 절연층은 섬 형상의 반도체층(119)의 형상을 반영하여, 반도체층(119) 아래에만 형성되는 구조가 된다.
또한, 반도체기판으로부터 분리하여, 지지기판에 전치된 반도체층은, 분리공정 및 이온 조사공정에 의해서, 결정 결함이 생기고, 또한, 그 표면은 평탄성이 손상되고, 요철이 형성되어 버리는 경우가 있다. 반도체층을 사용하여 반도체소자로서 트랜지스터를 제작하는 경우, 이러한 요철이 있는 반도체층의 상면에 얇고, 절연 내압성이 높은 게이트 절연층을 형성하는 것은 곤란하다. 또한, 반도체층에 결정 결함이 있으면, 게이트 절연층과의 국재 계면 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 영향을 준다.
따라서 반도체층에 레이저광같은 전자파를 조사하여, 결정 결함을 저감시키는 것이 바람직하다. 전자파를 조사함으로써, 반도체층의 적어도 일부의 영역을 용융시켜, 반도체층 중의 결정 결함을 저감시킬 수 있다. 또, 전자파의 조사 전에 반도체층 표면에 형성된 산화막(자연산화, 또는 화학적으로 산화되어 형성된 막)을 희플루오르산으로 제거하면 좋다.
전자파는 반도체층에 높은 에너지를 공급할 수 있는 것이면 좋고, 적합하게는 레이저광을 사용할 수 있다.
또한 에너지의 공급은, 주로 열전도를 이용하는 방법에 의해서 행할 수도 있고, 이것은 고에너지를 갖는 입자를 반도체층에 충돌시킴으로써 달성할 수 있다. 고에너지를 갖는 입자를 제공하는 열원으로서는, 플라즈마를 사용할 수 있고, 상압 플라즈마, 고압 플라즈마, 열 플라즈마 제트, 가스버너 등의 불꽃(炎)을 사용할 수 있고, 또, 다른 열원으로서는 전자빔 등을 사용할 수 있다.
전자파의 파장은, 반도체층에 흡수되는 파장으로 한다. 그 파장은, 전자파의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들면, 전자파의 파장은 190nm 내지 600nm를 사용할 수 있다. 또한, 전자파의 에너지는, 전자파의 파장, 전자파의 표피 깊이, 조사하는 반도체층의 막 두께 등을 고려하여 결정할 수 있다.
레이저광을 발진하는 레이저는, 연속발진 레이저, 유사 연속발진 레이저 및 펄스발진 레이저를 사용할 수 있다. 부분 용융시키기 때문에 펄스발진 레이저가 바람직하다. 예를 들면, KrF 레이저 등의 엑시머 레이저, Ar 레이저, Kr 레이저 등의 기체 레이저가 있다. 기타, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti : 사파이어 레이저, Y2O3 레이저 등이 있다. 또, 엑시머 레이저는 펄스발진 레이저이지만, YAG 레이저 등의 고체 레이저로는, 연속발진 레이저, 유사 연속발진 레이저, 펄스발진 레이저가 되는 경우도 있다. 또, 고체 레이저에 있어서는, 기본파의 제 2 고조파 내지 제 5 고조파를 적용하는 것이 바람직하다. 또한, GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 레이저도 사용할 수 있다.
또한, 전자파의 에너지를 반도체층에 조사할 수 있으면, 램프광을 사용하여도 좋다. 예를 들면, 자외선 램프, 블랙 라이트, 할로겐 램프, 메탈하라이드 램 프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 또는 소압 수은 램프로부터 사출된 광을 사용하여도 좋다. 상기 램프광을 사용한 플래시 어닐을 사용하여도 좋다. 할로겐 램프나 크세논 램프 등을 적합하게 사용하여 행하는 플래시 어닐은 극단시간의 처리로 충분하기 때문에, 지지기판의 온도 상승을 억제할 수 있다.
전자파의 형상이나 전자파의 진로를 조정하기 위해서, 셔터, 미러 또는 하프 미러 등의 반사체, 실린드리칼 렌즈나 볼록 렌즈 등에 의해서 구성되는 광학계가 설치되어 있어도 좋다.
또, 전자파의 조사방법은, 선택적으로 전자파를 조사하여도 좋고, 광(전자파)을 XY축 방향으로 주사하여 광(전자파)을 조사할 수 있다. 이 경우, 광학계에 폴리곤 미러나 갈바노 미러를 사용하는 것이 바람직하다.
전자파의 조사는, 대기 분위기 같은 산소를 포함하는 분위기, 또는 질소 분위기 같은 불활성 분위기에서 행할 수 있다. 불활성 분위기 중에서 전자파를 조사하기 위해서는, 기밀성이 있는 챔버 내에서 전자파를 조사하고, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않은 경우는, 전자파의 피조사면에 질소가스 등 불활성가스를 분출하는 것으로, 질소 분위기를 형성할 수도 있다.
또, 전자파 조사 등의 고에너지가 공급되어, 결정 결함이 저감된 반도체층 표면에 연마처리를 하여도 좋다. 연마처리에 의해서 반도체층 표면의 평탄성을 높일 수 있다.
연마처리로서는, 화학적 기계 연마(Chemical Mechanical Polishing : CMP)법이나 액체제트 연마법을 사용할 수 있다. 또, 연마처리 전에 반도체층 표면을 세 정하여 청정화한다. 세정은, 메가소닉 세정이나 2유체 제트 세정 등을 사용하면 좋고, 세정에 의해 반도체층 표면의 먼지 등을 제거한다. 또한, 희플루오르산을 사용하여 반도체층 표면상의 자연산화막 등을 제거하여 반도체층을 노출시키면 적절하다.
또한, 전자파를 조사하기 전에도 반도체층 표면에 연마처리(또는 에칭처리)를 하여도 좋다.
본 실시형태에 있어서, 반도체기판(108)으로서 단결정 실리콘기판을 적용한 경우는, 반도체층(119)으로서 단결정 실리콘층을 얻는 것이 가능하다. 또한, 본 실시형태의 반도체 장치에 있어서의 SOI 기판의 제조방법은, 프로세스 온도를 700℃ 이하로 할 수 있기 때문에, 지지기판(101)으로서 유리기판을 적용할 수 있다. 즉, 본 실시형태의 박막 트랜지스터는 유리기판 위에 형성할 수 있고, 또한 단결정 실리콘층을 반도체층에 적용하는 것이 가능하다. 이들에 의해, 고속동작이 가능하고, 서브 문턱값이 낮고, 전계 효과 이동도가 높고, 저소비전압으로 구동 가능한 등 고성능, 고신뢰성의 트랜지스터를 유리기판 등의 지지기판 위에 제작할 수 있다.
다음에 상술한 SOI 기판을 사용하여 도 1a에 도시하는 반도체 장치의 제작방법을 도 7 및 도 8을 사용하여 설명한다.
도 7a는, 지지기판(101) 위에 블로킹층(109), 절연층(104), 보호층(121), 반도체층(119)이 형성되어 있다. 반도체층(119), 블로킹층(109), 절연층(104), 보호층(121)은 도 4와 대응하고 있다. 또, 여기에서는 도 7a에 도시하는 구성의 SOI 기판을 적용하는 예를 도시하지만, 본 명세서에서 개시하는 그 밖의 구성의 SOI 기판도 적용할 수 있다.
반도체층(119)에는, 임계치 전압을 제어하기 위해서 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하여도 좋다.
반도체층(119)을 더욱 에칭하여, 반도체소자의 배치에 맞추어 섬 형상으로 가공하여도 좋다.
반도체층 위의 산화막을 제거하여, 반도체층(119)을 덮는 게이트 절연층(205)을 형성한다.
게이트 절연층(205)은 산화규소, 또는 산화규소와 질화규소의 적층 구조로 형성하면 좋다. 게이트 절연층(205)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적하는 것으로 형성하여도 좋고, 플라즈마처리에 의한 고상산화 또는 고상질화로 형성하면 좋다. 반도체층을 플라즈마처리에 의해 산화 또는 질화함으로써 형성하는 게이트 절연층은, 치밀하고 절연 내압이 높고 신뢰성이 우수하기 때문이다.
또한, 게이트 절연층(205)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(205)에 고유전율 재료를 사용함으로써, 게이트 리크전류를 저감할 수 있다.
게이트 절연층(205) 위에 게이트 전극층(206)을 형성한다(도 7b 참조). 게이트 전극층(206)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있 다. 게이트 전극층(206)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물로 형성하면 좋다. 또한, 게이트 전극층(206)으로서 인 등의 불순물원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 좋다.
게이트 전극층(206)을 마스크로 하여, n형을 부여하는 불순물원소(207)를 첨가하여, n형 불순물영역인 불순물영역(208a, 208b)을 형성한다. 본 실시형태에서는, 불순물원소를 포함하는 도핑가스로서 포스핀(PH3)을 사용한다. 여기에서는, 불순물영역(208a, 208b)에 n형을 부여하는 불순물원소가 5×1019 내지 5×1020atoms/㎤ 정도의 농도로 포함되도록 첨가한다. 또한, 반도체층(119)에 채널 형성영역(209)이 형성된다(도 7c 참조).
불순물영역(208a), 불순물영역(208b)은 고농도 n형 불순물영역이고, 소스, 드레인으로서 기능한다.
불순물원소를 활성화하기 위해서 가열처리, 강광의 조사, 또는 레이저광의 조사를 하여도 좋다. 활성화와 동시에 게이트 절연층에 대한 플라즈마 데미지나 게이트 절연층과 반도체층과의 계면에 대한 플라즈마 데미지를 회복할 수 있다.
이어서, 게이트 전극층, 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는, 절연막(210)과, 층간 절연층(211)의 적층 구조로 한다. 절연막(210)은 수소를 포함하여, 보호막으로서도 기능한다. 또한, 절연막(210)에 의해 서 반도체층(119)의 채널 형성영역에 변형을 줄 수도 있다.
또, 질소 분위기 중에서, 300 내지 550℃에서 1 내지 12시간의 열처리를 하여, 반도체층을 수소화하는 공정을 행한다. 바람직하게는, 400 내지 500℃에서 행한다. 이 공정은 층간 절연층인 절연막(210)에 포함되는 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 본 실시형태에서는, 410℃에서 1시간 가열처리를 한다.
본 발명에서는, 층간 절연층(211)을 형성하고, 반도체층, 게이트 전극층 등에 의해서 생기는 표면의 요철을 경감하여 평탄화한다. 따라서 층간 절연층(211)은, 평탄한 표면을 얻을 수 있는 막 두께로 형성한다. 또한, 표면을 화학적 기계적 연마(CMP)를 함으로써 평탄화하여도 좋다.
층간 절연층(211)은, 스퍼터법, 또는 플라즈마 CVD를 사용한 질화규소막, 산소를 포함하는 질화규소막(질화산화규소막), 질소를 포함하는 산화규소막(산화질화규소막), 산화규소막이어도 좋고, 다른 규소를 포함하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
층간 절연층(211)으로서는 그 외에 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유 탄소(CN) 그 밖의 무기 절연성 재료를 포함하는 물질로부터 선택된 재료로 형성할 수 있다. 또한, 실록산수지를 사용하여도 좋다. 또, 실록산수지란 Si-0-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기 로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 유기기는, 플루오로기를 포함하여도 좋다.
또한, 후 공정에서 사용하는 가열처리에 견딜 수 있는 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 폴리이미드, 아크릴 중합체, 폴리아미드, 폴리이미드아미드, 또는 벤조사이클로부텐계 수지, 폴리실라잔을 사용할 수 있다. 평탄성이 좋은 도포법에 의해서 이루어지는 도포막을 층간 절연층(211)으로서 사용하여도 좋다.
층간 절연층(211)은, 딥, 스프레이 도포, 닥터나이프, 롤 커터, 커튼 커터, 나이프 커터, CVD법, 증착법 등을 채용할 수 있다. 액적토출법에 의해 층간 절연층(211)을 형성하여도 좋다. 액적토출법을 사용한 경우에는 재료액을 절약할 수 있다. 또한, 액적토출법과 같이 패턴을 전사, 또는 묘사할 수 있는 방법, 예를 들면 인쇄법(스크린인쇄나 오프셋인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
층간 절연층(211) 위에 제 2 반도체층과 접합하는 절연층으로서 절연층(212)을 형성한다. 절연층(212)은 절연층(104)과 같은 재료 및 공정에서 형성하면 좋다. 절연층(212)은, 평활(산술 평균 거칠기 Ra가 0.3nm 미만(측정범위 10㎛2))한 산화실리콘막, 산화질화실리콘막, 층간 절연층(211)측으로부터 질화실리콘막과 산화실리콘막과의 적층, 산화질화실리콘막과 산화실리콘막과의 적층 구조로 할 수 있고, PECVD법에 의해 350 이하의 저온으로 성막하면 바람직하다. 예를 들면, 본 실 시형태에서는 절연층(212)으로 하여 유기실란가스로서 규산에틸을 사용하여 화학기상성장법에 의해 산화실리콘막을 형성한다. 질화실리콘막이나 산화질화실리콘막은, 층간 절연층(211)으로부터의 불순물이 절연층(212)을 개재하여 그 위에 형성되는 반도체층(216)이나 게이트 절연층(217)으로 확산되는 것을 방지하는 효과가 있다.
반도체층(102)을 절연층(104)과 접합시켜, 반도체기판(108)으로부터 분리한 바와 같이, 반도체층(215)을 절연층(212)과 접합시켜, 층간 절연층(211) 위에 형성한다(도 7e 참조). 반도체층(215)은, 가열처리에 의해서 취화층(214)이 형성된 반도체기판(213)으로부터 분리하여, 절연층(212)과 접합된다. 또, 이 가열처리는, 상술한 반도체층(119)에 대한 수소화 공정보다 낮은 온도에서 행하는 것이 바람직하다.
반도체층(215)의, 결정 결함을 저감하기 위해서 레이저광을 조사하여도 좋다. 또 반도체층(215) 표면에 연마처리를 하여도 좋다. 연마처리에 의해서 반도층(215) 표면의 평탄성을 높일 수 있다.
또, n채널형 및 p채널형 반도체층에 있어서, 절연 표면에 평행한 면의 면방위를 {110}으로 하고, 또 채널 장방향의 결정축을 <110>으로 하면, n채널형 전계 트랜지스터와 p채널형 전계 트랜지스터의 이동도의 차를 경감할 수 있기 때문에 바람직하다.
그후, 박막의 반도체층(215)을 선택적으로 에칭하여 절연층(212) 위에 섬 형상의 반도체층(216)을 형성한다(도 7f 참조)
반도체층(216) 위에 게이트 절연층(217) 및 게이트 전극층(218)을 형성한다(도 8a 참조).
게이트 전극층(218)을 마스크로 하여, p형을 부여하는 불순물원소(219)를 첨가하여, p형 불순물영역인 불순물영역(220a, 220b)을 형성한다. 불순물영역(220a, 220b)에 p형을 부여하는 불순물원소가 1×1020 내지 5×1021atoms/㎤ 정도의 농도로 포함되도록 첨가한다. 또한, 반도체층(216)에 채널 형성영역(221)이 형성된다(도 8b 참조). 불순물영역(220a, 220b)은 고농도 p형 불순물영역이고, 소스, 드레인으로서 기능한다.
이어서, 게이트 전극층, 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는, 보호막이 되는 수소를 포함하는 절연막(222)과, 층간 절연층(223)의 적층 구조로 한다.
또, 질소 분위기 중에서, 300 내지 550℃에서 1 내지 12시간의 열처리를 하여, 반도체층을 수소화하는 공정을 한다. 바람직하게는, 400 내지 500℃에서 행한다. 이 공정은 층간 절연층인 절연막(222)에 포함되는 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 본 실시형태에서는, 410℃에서 1시간 열처리를 한다. 이 열처리의 공정은, 반도체층(119) 및 절연막(210)에 대한 열처리를 겸하여도 좋다.
본 발명에서는, 층간 절연층(223)을 형성하고, 반도체층, 게이트 전극층 등에 의해서 생기는 표면의 요철을 경감하여 평탄화한다. 따라서 층간 절연층(223) 은, 평탄한 표면을 얻을 수 있는 막 두께로 형성한다. 또한, 표면을 화학적 기계적 연마(CMP)를 함으로써 평탄화하여도 좋다.
게이트 절연층(205)은 게이트 절연층(217)과, 게이트 전극층(218)은 게이트 전극층(206)과, 절연막(222)은 절연막(210)과, 층간 절연층(223)은 층간 절연층(211)과 대응하고 있고, 각각 같은 재료 및 공정에서 형성할 수 있다.
이어서, 레지스트로 이루어지는 마스크를 사용하여 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)에 반도체층(119, 216)에 각각 이르는 콘택트홀(개구)을 형성한다. 에칭은, 사용하는 재료의 선택비에 의해서, 일회로 행하여도 좋고 복수회 행하여도 좋다. 에칭에 의해서, 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)을 선택적으로 제거하여, 소스영역 또는 드레인영역인 불순물영역(208a, 208b), 불순물영역(220a, 220b)에 이르는 개구를 형성한다.
에칭방법 및 조건은, 콘택트홀을 형성하는 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)의 재료에 의해서 적절하게 설정하면 좋다. 웨트 에칭, 드라이 에칭, 또는 그 양쪽을 적절하게 사용할 수 있다. 본 실시형태에서는 드라이 에칭을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사 용할 수 있다. 또한 사용하는 에칭용 가스에 불활성기체를 첨가하여도 좋다. 첨가하는 불활성원소로서는, He, Ne, Ar, Kr, Xe로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다.
웨트 에칭의 에천트는, 불소수소암모늄 및 플루오르화암모늄을 포함하는 혼합용액과 같은 플루오르산계의 용액을 사용하면 좋다.
개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스영역 또는 드레인영역의 일부와 각각 전기적으로 접속하는 소스전극층 또는 드레인 전극층으로서도 기능하는 배선층(224, 225, 226)을 형성한다. 배선층은, PVD법, CVD법, 증착법 등에 의해 도전막을 성막한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적토출법, 인쇄법, 전해도금법 등에 의해, 소정의 장소에 선택적으로 도전층을 형성할 수 있다. 또는 리플로법, 다마신법을 행하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
본 실시형태에서는, 게이트 절연층(205), 절연막(210), 층간 절연층(211), 절연층(212), 게이트 절연층(217), 절연막(222), 및 층간 절연층(223)에 형성된 콘택트홀을 매립하도록 매립 배선층으로서 배선층(240a, 240b, 240c, 240d)을 형성한다(도 8c 참조). 매립형 배선층(240a, 240b, 240c, 240d)은, 콘택트홀을 매립하는 충분한 막 두께의 도전막을 형성하고, CMP법 등의 연마처리에 의해, 콘택트홀부에만 도전막을 남기고, 불필요한 도전막부분을 제거하여 형성한다.
매립형 배선층(240a, 240b, 240c, 240d) 위로 리드하여 배선층으로서 배선층(241a, 241b, 241c)을 형성하고, 배선층(224, 225, 226)을 형성한다.
이상의 공정에서 CM0S 구조의 n채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(230) 및 p채널형 전계 효과 트랜지스터인 전계 효과 트랜지스터(231)를 포함하는 반도체 장치를 제작할 수 있다(도 8d 참조). 또, 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)는 배선층(225)에 의해서 전기적으로 접속되어 있다.
전계 효과 트랜지스터(230)는, 절연층(104)과 접합하여 지지기판(101) 위에 형성되고, 전계 효과 트랜지스터(231)는, 전계 효과 트랜지스터(230)를 덮는 층간 절연층(211) 위에 형성된 절연층(212)과 접합하여 층간 절연층(211) 위에 형성되어 있고, 전계 효과 트랜지스터(230) 및 전계 효과 트랜지스터(231)는 적층되어 있다.
본 발명은 고성능의 반도체소자를 적층 구조로 할 수 있기 때문에, 더욱 고집적화된 반도체 장치로 할 수 있다. 고집적화함으로써 회로 면적이 축소되고, 배선용량이 감소되기 때문에 저소비전력화를 도모할 수 있다.
또한, 지지기판 위에 반도체층을 접합할 때에, 각각의 반도체층은 각각 평탄한 다른 절연층 위에 형성되기 때문에, 절연층과 반도체층의 접합을 용이하게 할 수 있다.
또한 본 실시형태와 같이, 다른 도전형 전계 효과 트랜지스터를 형성하는 반도체층을 각각 다른 절연층 위에 형성하면, 다른 도전형 전계 효과 트랜지스터의 반도체층간의 기생용량, 또는 다른 도전형 전계 효과 트랜지스터의 게이트 전극층 간의 기생용량을 저감할 수 있다. 따라서, 성능이 좋은 반도체 장치를 제작할 수 있다.
본 실시형태에 한정되지 않고, 전계 효과 트랜지스터는 채널 형성영역이 하나 형성되는 싱글게이트 구조이어도 좋고, 두개 형성되는 더블게이트 구조 또는 세개 형성되는 트리플게이트 구조이어도 좋다.
또한, 본 실시형태에서는, 적층하는 전계 효과 트랜지스터가 다른 도전형 CM0S 구조의 경우를 예로서 개시하지만, 같은 도전형 전계 효과 트랜지스터를 적층시켜도 좋다.
이상과 같이 본 실시형태에 있어서, 더욱 고집적화된 고성능의 반도체소자를 갖는 반도체 장치를 제작할 수 있다.
또, 본 발명에 있어서, 반도체 장치란 반도체 특성을 이용하는 것으로 기능할 수 있는 장치를 가리킨다. 본 발명을 사용하여 반도체소자(트랜지스터, 메모리소자나 다이오드 등)를 포함하는 회로를 갖는 장치나, 프로세서회로를 갖는 칩 등의 반도체 장치를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 있어서, 반도체기판으로부터 지지기판으로 반도체층을 접합하는 공정의 다른 예를 도시한다. 따라서, 실시형태 1과 동일부분 또는 같은 기능을 갖는 부분의 반복되는 설명은 생략한다.
본 실시형태는, 반도체기판으로부터 반도체층을 전치할 때, 반도체기판을 선택적으로 에칭(홈가공이라고도 함)하여, 제작하는 반도체소자의 크기로 복수로 분 할된 복수의 반도체층을 지지기판에 전치한다. 따라서, 지지기판에는, 복수의 섬 형상의 반도체층을 형성할 수 있다. 미리, 소자 사이즈의 반도체층으로 가공하여 전치하기 위해서, 반도체층 단위로 지지기판에 전치할 수 있어, 반도체기판의 크기나 형상에 제한을 받지 않는다. 이 때문에 대형 지지기판에 대한 반도체층의 전치를 더욱 효율 좋게 행할 수 있다.
또, 지지기판 위에 형성된 반도체층에 대하여, 에칭을 하여, 반도체층의 형상을 가공, 수정하여 정밀히 제어하여도 좋다. 이것에 의해, 레지스트 마스크 형성시에 노광이 돌아들어가는 것이나, 전치공정의 접합시에 위치가 어긋나는 것 등에 의한 반도체층의 형성위치의 오차나 형상 불량을 수정할 수 있다.
따라서, 지지기판에 원하는 형상의 복수의 반도체층을, 수율 좋게 형성할 수 있다. 따라서, 대면적기판에 의해 정밀한 고성능의 반도체소자 및 집적회로를 갖는 반도체 장치를 고스루풋으로 생산성 좋게 제작할 수 있다.
도 5a에 있어서, 반도체기판(158) 위에 보호층(154)과 질화실리콘막(152)이 형성된 상태를 도시하고 있다. 질화실리콘막(152)은, 반도체기판(158)을 홈가공할 때의 하드마스크로서 사용한다. 질화실리콘막(152)은, 실란과 암모니아를 사용하여 기상성장법에 의해 퇴적시키는 것으로 형성하면 좋다.
다음에, 이온을 조사하여, 반도체기판(158)에 취화층(150)을 형성한다(도 5b 참조). 이온의 조사는 지지기판에 전치하는 반도체층의 두께를 고려하여 행하여진다. 이온을 조사할 때의 가속전압은 이러한 두께를 고려하여, 반도체기판(158)의 심부(深部)에 조사되도록 한다. 이 처리에 의해서 반도체기판(158)의 표면으로부 터 일정한 깊이의 영역에 취화층(150)이 형성된다.
홈가공은, 반도체소자의 반도체층의 형상을 고려하여 행하여진다. 즉 반도체소자의 반도체층을 지지기판에 전치할 수 있도록, 그 부위가 볼록형부로서 잔존하도록 반도체기판(158)에 대하여 홈가공을 한다.
포토레지스트로 마스크(153)를 형성한다. 마스크(153)를 사용하여, 질화실리콘막(152) 및 보호층(154)을 에칭하여, 보호층(162), 및 질화실리콘층(163)을 형성한다(도 5c 참조).
이어서, 질화실리콘층(163)을 하드마스크로 하여 반도체기판(158)을 에칭하여, 취화층(165), 반도체층(166)을 갖는 반도체기판(158)을 형성한다(도 5d 참조). 본 발명에서는, 취화층과 보호층(162)의 사이에 있는 볼록형으로 가공된 반도체영역을 도 5d와 같이 반도체층(166)이라고 한다.
반도체기판(158)을 에칭하는 깊이는, 지지기판에 전치하는 반도체층(166)의 두께를 고려하여 적절하게 설정된다. 상기 반도체층(166)의 두께는 수소이온을 조사하는 깊이로 설정하는 것이 가능하다. 반도체기판(158)의 홈의 표면은, 취화층보다도 낮아지도록 형성하는 것이 바람직하다. 이 홈가공에 있어서, 반도체기판(158)의 홈의 표면을 취화층보다도 낮게 가공하는 것으로, 박리되는 반도체층(166)의 아래에만 취화층을 남길 수 있다.
표면의 질화실리콘층(163)을 제거한다(도 5e 참조). 그리고, 보호층(162)의 표면과 지지기판(151)을 접합시킨다(도 6a 참조).
지지기판(151)의 표면에는, 블로킹층(159) 및 절연층(157)이 형성되어 있다. 블로킹층(159)은 지지기판(151)으로부터 나트륨이온 등의 불순물이 확산되어 반도체층을 오염시키지 않기 위해서 형성되어 있다. 단, 지지기판(151)으로부터 반도체층에 악영향을 주는 불순물의 확산을 걱정할 필요가 없는 경우에는, 블로킹층(159)을 생략하는 것도 가능하다. 한편, 절연층(157)은, 보호층(162)과 접합을 형성하기 위해서 형성되어 있다.
접합은, 표면이 청정화된 반도체기판(158)측의 보호층(162)과, 지지기판측의 절연층(157)이 밀접함으로써 형성된다. 접합의 형성은 실온에서 하는 것이 가능하다. 이 접합은 원자 레벨로 행하여져, 반 데르 발스 힘이 작용하여 실온에서 강고한 접합이 형성된다. 반도체기판(158)에는 홈가공이 되어 있기 때문에, 반도체층(166)을 포함하는 볼록형부가 지지기판(151)과 접하게 된다.
반도체기판(158)과 지지기판(151)의 사이에서 접합을 형성한 후, 열처리를 함으로써, 도 6b에서 도시하는 바와 같이 반도체기판(158)으로부터 반도체층(166)을 박리하여 지지기판(151)에 고정할 수 있다. 반도체층의 박리는, 취화층(150)에 형성된 미소한 공동의 부피변화가 일어나, 취화층(150)을 따라 파단면을 발생시킴으로써 행한다. 그 후, 접합을 더욱 강고한 것으로 하기 위해서, 열처리를 하는 것이 바람직하다. 이렇게 하여, 절연 표면상에 반도체층이 형성된다. 도 6b에서는 반도체층(166)이 지지기판(151) 위에 접합된 상태를 도시하고 있다.
본 실시형태는, 미리, 소자 사이즈의 반도체층으로 가공하여 전치하기 위해서, 반도체층 단위로 지지기판에 전치할 수 있어, 반도체기판의 크기나 형상에 제한을 받지 않는다. 따라서, 반도체기판 위에서 여러 가지의 형상의 반도체층을 형 성할 수 있다. 예를 들면, 에칭시에 사용하는 노광장치의 마스크마다, 마스크 패턴을 형성하기 위한 노광장치가 갖는 스테퍼마다, 대형기판으로부터 추출하는 반도체 장치의 패널 또는 칩 사이즈마다, 자유롭게 반도체층을 형성할 수 있다.
반도체층(166)을 그대로 반도체소자의 반도체층으로서 사용하여도 좋고, 또 에칭을 하여, 형상을 가공하여도 좋다.
도 6c, 6d에 전치된 반도체층(166)에 또 에칭을 하여, 형상을 가공하는 예를 도시한다. 마스크(167)를, 반도체층(166)의 불필요부분인 주변부분을 노출시켜 형성한다.
마스크(167)를 사용하여, 반도체층(166)을 에칭하여, 반도체층(169)을 형성한다. 본 실시형태에서는, 반도체층의 아래의 보호층(162)도 반도체층과 함께 일부 에칭하여, 보호층(168)으로 한다(도 6d 참조). 이와 같이, 지지기판에 전치한 후 또 형상을 가공함으로써, 제작공정에서 생긴 형성영역의 어긋남이나, 형상 불량 등을 수정할 수 있다.
도 5 및 도 6에서는, 지지기판 위에 형성된 절연층에 반도체층을 전치하는 예를 도시하지만, 물론 상층에 적층하는 반도체소자의 반도체층으로서, 층간 절연층 위에 형성된 절연층 위에 반도체층을 형성하는 때에도 본 실시형태를 사용할 수 있다.
본 실시형태는 실시형태 1과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에 있어서, 반도체기판으로부터 지지기판으로 반도체층을 접합하는 공정의 다른 예를 도시한다. 따라서, 실시형태 1과 동일부분 또는 같은 기능을 갖는 부분의 반복되는 설명은 생략한다.
본 실시형태에서는, 반도체기판으로부터 반도체층을 분리하고 나서, 지지기판에 접합하는 예를 도시한다.
실시형태 2의 도 5에서 개시한 바와 같이, 반도체기판에 취화층을 형성하고, 홈을 형성한다. 홈가공은, 반도체소자의 반도체층의 형상을 고려하여 행하여진다. 즉 반도체소자의 반도체층이 지지기판에 전치할 수 있도록, 그 부위가 볼록형부로서 잔존하도록 반도체기판(301)에 대하여 홈가공을 한다. 도 15a에 있어서, 반도체기판(301), 취화층(302), 반도체기판의 일부인 반도체층(308), 절연막(304)이 형성되어 있다. 본 실시형태에서는, 산화규소를 절연막(304)으로서 사용한다.
다음에, 열처리를 함으로써, 취화층(302)에 있어서 미소 보이드의 부피가 증대한다. 그 결과, 취화층(302)에 있어서 반도체기판(301)이 분리되고, 반도체층(308)이, 절연막(304)과 함께 반도체기판(301)으로부터 박리된다. 열처리는, 예를 들면 400℃ 내지 600℃의 온도범위 내에서 행하면 좋다.
또, 열처리는, 마이크로파 등의 고주파에 의한 유전 가열을 사용하여 행하여도 좋다. 상기 유전 가열에 의한 열처리는, 고주파 발생장치에 있어서 생성된 주파수 300MHz 내지 3THz의 고주파를 반도체기판(301)에 조사하는 것으로 행할 수 있다. 구체적으로는, 예를 들면, 2.45GHz의 마이크로파를 900W, 14분간 조사하는 것으로, 취화층에 있어서 미소 보이드의 부피를 증대시켜, 최종적으로 반도체기판(301)을 분리시킬 수 있다.
그리고, 도 15b에 도시하는 바와 같이, 콜릿(305)을 반도체층(308) 위에 형성된 절연막(304)에 고착시키고, 반도체층(308)을 반도체기판(301)으로부터 분리한다. 상기 열처리에 의한 반도체기판(301)의 분리가 불완전한 경우에도, 콜릿(305)을 사용하여 힘을 가하는 것으로, 반도체층(308)을 반도체기판(301)으로부터 완전히 박리시켜, 반도체층(303)을 얻을 수 있다. 콜릿(305)으로서, 진공 척, 메카니컬 척 등의 척, 선단에 접착제가 부착된 마이크로니들 등, 반도체층(308)의 하나에 선택적으로 고착시킬 수 있는 수단을 사용한다. 도 15b에서는, 콜릿(305)으로서 진공 척을 사용하는 경우를 예시하고 있다.
또한, 마이크로니들에 부착시키는 접착제로서, 에폭시계 접착제, 세라믹계 접착제, 실리콘계 접착제, 저온 응고제 등을 사용할 수 있다. 저온 응고제는, 예를 들면 MW-1(주식회사 에미넌트 서플라이사 제조)을 사용할 수 있다. MW-1은, 응고점이 17도이고, 그 이하의 온도(바람직하게는, 10도 이하)에서 접착 효과를 갖고, 17도 이상(바람직하게는 25도 정도)에서는 접착 효과를 갖지 않는다.
또, 반도체기판(301)을 분리시키기 전에, 반도체기판(301)에 수소화처리를 하도록 하여도 좋다. 수소화처리는, 예를 들면, 수소 분위기 중에 있어 350℃, 2시간 정도 행한다.
다음에, 도 15c에 도시하는 바와 같이, 반도체층(303)의 박리에 의해 노출된 면이 지지기판(310)측을 향하도록, 반도체층(303)과 지지기판(310)을 접합한다. 본 실시형태에서는, 지지기판(310) 위에 절연막(311)이 형성되어 있고, 절연막(311)과 반도체층(303)이 접합하는 것으로, 반도체층(303)과 지지기판(310)을 접 합할 수 있다. 반도체층(303)과 절연막(311)을 접합시킨 후, 상기 접합을 더욱 강고하게 하기 위해서, 400℃ 내지 600℃의 열처리를 하는 것이 바람직하다.
접합의 형성은 반 데르 발스 힘을 사용하여 행하고 있기 때문에, 실온에서도 강고한 접합이 형성된다. 또, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 지지기판(310)은 여러 가지의 것을 사용하는 것이 가능하다. 예를 들면 지지기판(310)으로서는, 알미노실리케이트 유리, 바륨보로실리케이트 유리, 알미노보로실리케이트 유리 등의 유리기판 외에, 석영기판, 사파이어기판 등의 기판을 사용할 수 있다. 또 지지기판(310)으로서, 실리콘, 갈륨비소, 인듐인 등의 반도체기판 등을 사용할 수 있다. 또는, 스테인레스기판을 포함하는 금속기판을 지지기판(310)으로서 사용하여도 좋다.
또, 지지기판(310)은, 그 표면에 절연막(311)이 반드시 형성되어 있지 않아도 좋다. 절연막(311)이 형성되지 않은 경우에도, 지지기판(310)과 반도체층(303)을 접합시키는 것은 가능하다. 단, 지지기판(310)의 표면에 절연막(311)을 형성하여 두는 것으로, 지지기판(310)에서 반도체층(303)으로, 알칼리 금속이나 알칼리토류 금속 등의 불순물이 들어가는 것을 막을 수 있다.
절연막(311)을 형성하는 경우, 지지기판(310)이 아니라 절연막(311)이 반도체층(303)과 접합하기 때문에, 지지기판(310)으로서 사용할 수 있는 기판의 종류가 더욱 확대된다. 플라스틱 등의 가요성을 갖는 합성수지로 이루어지는 기판은 내열 온도가 일반적으로 낮은 경향이 있지만, 제작공정에서의 처리 온도에 견딜 수 있는 것이면, 지지기판(310)으로서 사용하는 것이 가능하다.
또, 반도체층(303)을 지지기판(310) 위에 접합하기 전 또는 접합한 후에, 반도체층(303)의 박리에 의해 노출된 면에, 레이저광의 조사에 의한 열어닐을 실시하여도 좋다. 반도체층(303)을 지지기판(310) 위에 접합하기 전에 열어닐을 실시하면, 박리에 의해 노출된 면이 평탄화되어, 접합의 강도를 더욱 높일 수 있다. 또한, 반도체층(303)을 지지기판(310) 위에 접합한 후에 열어닐을 실시하면, 반도체층(303)이 일부 용해하여, 접합의 강도를 더욱 높일 수 있다.
또한, 열처리뿐만 아니라, 반도체층(303)에 10MHz 내지 1THz 정도의 고주파수의 진동을 가하여 반도체층(303)과 지지기판(310)의 접합 강도를 개선하여도 좋다. 고주파수의 진동을 가하는 것으로, 반도체층(303)과 지지기판(310)의 사이에 마찰열이 생기고, 상기 마찰열에 의해 반도체층(303)을 부분적으로 용해시켜, 반도체층(303)이 지지기판(310) 위에 더욱 강고하게 접합된다.
또, MW-1을 저온 응고제로서 사용하는 경우, 우선 저온 응고제가 접착 효과를 갖지 않는 온도(예를 들면 25℃ 정도)에 있어서, 마이크로니들의 선단에 부착 저온 응고제를, 절연막(304)에 접촉시킨다. 다음에, 저온 응고제가 접착 효과를 갖는 온도(예를 들면 5℃ 정도)까지 온도를 내려, 저온 응고제를 응고시키는 것으로, 마이크로니들과 절연막(304)을 고착시킨다. 그리고, 반도체기판(301)으로부터 분리한 반도체층(303)을, 지지기판(310) 위에 접합한 후, 다시 접착 효과를 갖지 않는 온도(예를 들면 25℃ 정도)까지 저온 응고제의 온도를 높이는 것으로, 마이크로니들을 반도체층(303)으로부터 분리할 수 있다.
반도체층(303) 위의 절연막(304)을 제거하여, 지지기판(310) 및 절연막(311) 위에 섬 형상의 반도체층(303)이 형성된다(도 15d 참조). 반도체층(303)에 또 에칭을 하여, 형상을 가공하여도 좋다.
도 15와 같이, 분리에 의해 노출되는 반도체층의 표면을 지지기판측을 향하게 하면, 더욱 평탄성이 높은 측의 표면이 게이트 절연막에 접하기 때문에, 반도체층과 게이트 절연막의 사이의 계면 준위 밀도를 낮게, 게다가 균일하게 할 수 있다. 따라서, 게이트 절연막에 접하는 반도체층의 표면을 평탄화하기 위한 연마를 생략하거나, 또는 연마시간을 단축화할 수 있고, 비용을 억제하여 스루풋을 향상시킬 수 있다.
또, 분리에 의해 노출되는 반도체층의 표면과, 게이트 절연막이 접하도록, 반도체층을 지지기판 위에 접합할 수도 있다. 이 예를 도 16 및 도 17을 사용하여 설명한다.
도 16a에 있어서, 도 15a와 같이, 반도체기판(321), 취화층(322), 반도체기판의 일부인 반도체층(328), 절연막(324)이 형성되어 있다. 본 실시형태에서는, 산화규소를 절연막(324)으로서 사용한다.
다음에, 도 16b에 도시하는 바와 같이 반도체기판(321)을 유지수단(325)에 고착시킨다. 반도체기판(321)의 고착은, 반도체층(328)이 유지수단(325)측을 향하도록 한다. 유지수단(325)으로서, 후의 열처리에 견딜 수 있고, 게다가 복수의 반도체층(도 16b에서는 반도체층(328))을 고착시킬 수 있는 대형 진공 척 또는 메카니컬 척, 구체적으로는 다공질 진공 척, 비접촉식 진공 척 등을 사용할 수 있다. 본 실시형태에서는, 진공 척을 유지수단(325)으로서 사용하는 예를 도시한다.
다음에, 열처리를 함으로써, 취화층(322)에 있어서 미소 보이드의 부피가 증대된다. 그 결과, 도 16c에 도시하는 바와 같이, 취화층(322)에 있어서 반도체기판(321)이 분리되어, 반도체기판(321)의 일부이었던 반도체층(328)이, 반도체층(323)이 되고, 절연막(324)과 함께, 반도체기판(321)으로부터 박리된다. 열처리는, 예를 들면 400℃ 내지 600℃의 온도범위 내에서 행하면 좋다.
또, 열처리는, 마이크로파 등의 고주파에 의한 유전 가열을 사용하여 행하여도 좋다.
또한, 반도체기판(321)을 분리시키기 전에, 반도체기판(321)에 수소화처리를 하도록 하여도 좋다.
그리고, 도 16d 및 도 17a에 도시하는 바와 같이, 콜릿(327)을 반도체층(323)의 분리에 의해 노출된 면에 고착시키고, 반도체층(323)을 유지수단(325)으로부터 분리한다. 콜릿(327)으로서, 진공 척, 메카니컬 척 등의 척, 선단에 접착제가 부착된 마이크로니들 등, 반도체층(323)에 선택적으로 고착시킬 수 있는 수단을 사용한다. 도 16d 및 도 17a에서는, 콜릿(327)으로서 진공 척을 사용하는 경우를 예시하고 있다.
또, 본 실시형태에서는, 콜릿(327)이 반도체층(323)의 분리에 의해 노출된 면에 고착되어 있는 예를 개시하였지만 콜릿(327)에 의해 손상되는 것을 방지하기 위해서, 절연막 등의 보호막을 형성하여도 좋다. 단, 상기 보호막은, 후에 지지기판(330)에 반도체층(323)을 접합한 후에, 제거한다.
또한, 마이크로니들에 부착시키는 접착제로서, 에폭시계 접착제, 세라믹계 접착제, 실리콘계 접착제, 저온 응고제 등을 사용할 수 있다.
다음에, 도 17b에 도시하는 바와 같이, 절연막(324)이 지지기판(330)측을 향하도록, 즉 분리에 의해 노출된 면의 반대측의 면이 지지기판(330)측을 향하도록, 반도체층(323)과 지지기판(330)을 접합한다. 본 실시형태에서는, 지지기판(330) 위에 절연막(331)이 형성되어 있고, 절연막(324)과 절연막(331)이 접합하는 것으로, 반도체층(323)과 지지기판(330)을 접합할 수 있다(도 17c 참조). 절연막(324)과 절연막(331)을 접합시킨 후, 상기 접합을 더욱 강고하게 하기 위해서, 400℃ 내지 600℃의 열처리를 하는 것이 바람직하다.
접합의 형성은 반 데르 발스 힘을 사용하여 행하고 있기 때문에, 실온에서도 강고한 접합이 형성된다. 또, 상기 접합은 저온에서 행하는 것이 가능하기 때문에, 지지기판(330)은 여러 가지의 것을 사용하는 것이 가능하다.
또, 지지기판(330)은, 그 표면에 절연막(331)이 반드시 형성되어 있지 않아도 좋다.
또, 반도체기판은, 휘어짐이나 구부러짐이 있는 경우나, 말단부가 약간 둥그스름한 경우가 있다. 또한, 반도체기판으로부터 반도체층을 박리하기 위해서 수소 또는 희가스, 또는 이들의 이온을 조사하여도, 반도체기판의 말단부에는 상기 가스 또는 이온의 조사를 충분히 할 수 없고, 반도체기판의 말단부에 위치하는 부분으로부터 반도체층을 박리시키는 것은 어려운 경우도 있다. 그러므로, 반도체기판을 지지기판에 접합한 후에 반도체기판을 분리하여 반도체층을 형성하는 경우, 지지기판에 전치된 반도체층간의 간격이 수mm 내지 수cm가 되어 버린다. 그러나, 본 실 시형태에서는, 반도체기판을 지지기판에 접합하기 전에, 반도체기판을 분리시켜 원하는 사이즈의 반도체층을 형성하고 있다. 따라서, 반도체층을 지지기판 위에 접합할 때, 반도체층간의 간격을, 수십㎛ 정도로 작게 억제할 수 있고, 반도체층간의 빈틈을 넘도록 반도체 장치를 제작하는 것이 용이해진다.
본 실시형태의 반도체 장치의 제작방법에서는, 복수의 반도체기판을 사용하여 하나의 지지기판에 복수의 반도체층을 접합할 수 있기 때문에, 고스루풋으로 처리를 할 수 있다. 또한, 반도체소자가 갖는 극성에 맞추어 반도체층의 면 방위를 적절하게 선택할 수 있기 때문에, 반도체소자의 이동도를 높일 수 있고, 더욱 고속 구동이 가능한 반도체 장치를 제공할 수 있다.
또한, 반도체기판의 복수 개소에서 분리하는 것으로 복수의 반도체층을 형성하고, 상기 복수의 반도체층을 지지기판 위에 접합할 수 있다. 그러므로, 반도체 장치에 있어서의 반도체소자의 극성 및 레이아웃에 맞추어, 복수의 반도체층을 지지기판 위의 임의의 위치에 접합할 수 있다.
본 실시형태는, 실시형태 1과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 본 발명(특히 실시형태 3)에 적용할 수 있는 반도체 장치의 제조장치의 구성에 관해서 설명한다.
도 18a에, 본 발명(특히 실시형태 3)에 적용할 수 있는 제조장치의 구성을 일례로서 도시한다. 도 18a에 도시하는 제조장치는, 반도체기판(901)을 재치하는 스테이지(902)와, 지지기판(903)을 재치하는 스테이지(904)를 갖는다. 또 도 18a 에서는, 반도체기판(901)과 지지기판(903)을, 서로 다른 스테이지에 재치하는 예를 도시하였지만, 본 발명은 이 구성에 한정되지 않는다. 반도체기판(901)과 지지기판(903)을 동일한 스테이지에 재치하는 것도 가능하다.
또한 도 18a에서는, 1개의 반도체기판(901)을 재치하기 위한 1개의 스테이지(902)를 도시하였지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면 본 발명에 적용할 수 있는 제조장치는, 하나의 반도체기판(901)을 재치하기 위한 스테이지(902)를 복수 갖고 있어도 좋고, 스테이지(902) 위에 복수의 반도체기판(901)을 재치할 수 있도록 하여도 좋다.
또 도 18a에 도시하는 제조장치는, 반도체기판(901)의 분리에 의해 형성되는 반도체층에 고착하고, 또 상기 반도체층을 지지기판(903)의 소정의 위치에 접합하는 콜릿(905)을 갖는다. 콜릿(905)으로서, 진공 척, 메카니컬 척 등의 척, 선단에 접착제가 부착된 마이크로니들 등, 반도체층의 하나에 선택적으로 고착시킬 수 있는 수단을 사용한다.
또한 도 18a에 도시하는 제조장치는, 상기 콜릿(905)의 위치를 제어하는 콜릿 구동부(906)와, 스테이지(902), 스테이지(904)의 위치를 제어하는 스테이지 구동부(907)와, 콜릿의 위치정보 또는 스테이지의 위치정보에 따라서, 콜릿 구동부(906)와 스테이지 구동부(907)의 동작을 제어하는 CPU(908)를 적어도 갖는다.
콜릿의 위치정보 또는 스테이지의 위치정보는, 반도체기판(901)의 어떤 위치에 형성되는 반도체층을, 지지기판(903) 위의 어떤 위치에 접합할지와 같은 위치정보를 바탕으로 제작할 수 있다. 또, 반도체기판(901)의 위치맞춤 또는 지지기 판(903)의 위치맞춤을 하기 위해서, 도 18a에 도시하는 제조장치에, CCD(전하 결합소자) 등의 촬상소자를 갖는 카메라를 형성하여도 좋다.
또한, 스테이지(902) 위에, 반도체기판(901)이 갖는 열을 흡수 또는 발산시키기 위한 히트싱크를 형성하고, 콜릿(905)으로서 마이크로니들의 선단에 저온 응고제를 부착시킨 것을 사용하는 경우에 있어서, 히트싱크를 사용하는 것으로 반도체기판(901)의 온도를 효율적으로 내릴 수 있다.
또한 본 발명에 적용할 수 있는 제조장치는, 반도체기판(901)으로부터 반도체층을 올린 후에, 상기 반도체층을 뒤집기 위한 반전장치를 갖고 있어도 좋다. 도 18b에, 도 18a에 도시한 제조장치에 반전장치(909)를 부가한 형태를 도시한다. 반전장치(909)는, 반전용 콜릿(900)을 갖고 있고, 상기 반전용 콜릿(900)에 의해 반도체층을 올려 일시적으로 유지할 수 있다. 콜릿(905)은, 반전용 콜릿(900)에 유지되어 있는 반도체층의, 반전용 콜릿(900)이 고착되어 있는 면과는 반대측의 면에 고착하는 것으로, 반전용 콜릿(900)으로부터 반도체층을 받아들일 수 있다.
다음에, 도 18a에 도시한 반도체기판(901), 스테이지(902), 지지기판(903), 스테이지(904), 콜릿(905), 콜릿 구동부(906), 스테이지 구동부(907)의 위치관계와 구체적인 구성을 도시하기 위해서, 도 19에 이들의 사시도를 도시한다. 또 도 19에서는, 스테이지(902)의 동작을 제어하는 스테이지 구동부(907a)와, 스테이지(904)의 동작을 제어하는 스테이지 구동부(907b)를 사용하고 있는 예를 도시하고 있다.
CPU(908)로부터의 지시에 따라, 스테이지 구동부(907a)는, X방향 또는 X방향 과 교차하는 Y방향으로 스테이지(902)를 이동시킨다. 또 스테이지 구동부(907a)가, X방향 또는 Y방향에 덧붙여, X방향 및 Y방향에 의해서 형성되는 평면과는 다른 평면에 존재하는 Z방향으로 스테이지(902)를 이동시키도록 하여도 좋다. 마찬가지로 스테이지 구동부(907b)는, X방향 또는 X방향과 교차하는 Y방향으로 스테이지(904)를 이동시킨다. 스테이지 구동부(907b)는, X방향 또는 Y방향에 덧붙여, X방향 및 Y방향에 의해서 형성되는 평면과는 다른 평면에 존재하는 Z방향으로 스테이지(904)를 이동시키도록 하여도 좋다.
또한 콜릿(905)은, 반도체기판(901)의 분리에 의해서 형성되는 복수의 반도체층의 하나를 올린다. 그리고 콜릿 구동부(906)는, 반도체층을 유지한 상태의 콜릿(905)을, 반도체기판(901)으로부터 지지기판(903)까지 이송한다. 또 도 19에서는, 1개의 콜릿(905)이 반도체기판(901)과 지지기판(903)의 사이를 왕래하고 있는 예를 도시하였지만, 콜릿(905)은 복수 사용되고 있어도 좋다. 복수의 콜릿(905)을 사용하는 경우, 각 콜릿(905)의 동작을 독립하여 제어하기 위해서 콜릿 구동부(906)를 복수 준비하여도 좋고, 모두의 콜릿(905)을 1개의 콜릿 구동부(906)로 제어하여도 좋다.
다음에, 도 19에 있어서 복수의 스테이지(902)를 사용한 경우의 형태를, 도 20에 도시한다. 도 20에서는, 스테이지(902a), 스테이지(902b), 스테이지(902c)를 사용하고 있는 예를 도시하고 있고, 모든 스테이지(902a), 스테이지(902b), 스테이지(902c)가, 스테이지 구동부(907a)에 의해서 제어되어 있다. 또, 스테이지(902a), 스테이지(902b), 스테이지(902c)의 동작을 독립하여 제어하기 위해서, 스테이지 구동부(907a)를 복수 준비하여도 좋다.
또한 도 20에서는, 스테이지(902a) 위에 반도체기판(901a), 스테이지(902b) 위에 반도체기판(901b), 스테이지(902c) 위에 반도체기판(901c)이, 각각 재치되어 있는 모양을 도시한다. 반도체기판(901a), 반도체기판(901b), 반도체기판(901c)의 결정면 방위는 달라도 좋고, 같아도 좋다.
또한 도 20에서는, 콜릿(905)은, 반도체기판(901a), 반도체기판(901b), 반도체기판(901c)의 분리에 의해서 형성되는 복수의 반도체층의 하나를 올리고 있다. 콜릿 구동부(906)는, 반도체층을 유지한 상태의 콜릿(905)을, 반도체기판(901a), 반도체기판(901b), 반도체기판(901c)에서 지지기판(903)까지 이송한다. 또 도 20에서는, 1개의 콜릿(905)이, 반도체기판(901a), 반도체기판(901b), 반도체기판(901c)과 지지기판(903)의 사이를 왕래하고 있는 예를 도시하였지만, 반도체기판(901a), 반도체기판(901b), 반도체기판(901c)의 각각에, 적어도 1개의 콜릿(905)이 대응하도록, 콜릿(905)을 복수 사용하여도 좋다.
본 발명에 적용할 수 있는 제조장치는, 1개의 반도체기판(901)으로부터 형성되는 복수의 반도체층을, 적절하게, 지지기판(903) 위의 원하는 위치로 이송하여, 접합할 수 있다.
본 실시형태는, 실시형태 3과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 전계 효과 트랜지스터에 사용하는 반도체층의 결정면 방위와, 채널 길이 방향의 결정축의 적용예의 일례를 도시한다.
실시형태 1 내지 4에서 개시하는 바와 같이, 본 발명의 반도체 장치에 있어서는, 반도체기판으로부터 분리시켜 전치한 반도체층을 사용하기 위해서, 반도체기판을 선택함으로써, 반도체층의 결정면 방위를 선택할 수 있다.
본 실시형태에 있어서, p채널형 전계 효과 트랜지스터는 반도체층의 채널 형성영역에 압축 변형을 준 p채널형 변형 전계 효과 트랜지스터로 한다.
본 실시형태에서는, n채널형 및 p채널형 전계 효과 트랜지스터 양쪽에 있어서, 결정면 방위 {110}의 반도체기판을 사용하여, 채널 길이 방향이 결정축 <110>과 평행한 방향이 되도록 한다.
n채널형 전계 효과 트랜지스터에 있어서는, 반도체층의 결정면 방위가 {11O}, 채널 길이 방향이 결정축 <100>과 평행한 방향으로 하여도 좋다.
본 실시형태와 같이, 반도체층의 채널 형성영역에 주는 변형, 반도체층의 면 방위, 채널 길이 방향의 결정축을 제어함으로써, 반도체 장치에 포함되는 n채널형 전계 효과 트랜지스터와 p채널형 트랜지스터의 이동도의 차를 경감하여, 전류 구동능력 및 스위칭 속도를 거의 동등하게 할 수 있다. 따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터가 차지하는 면적도 거의 동등하게 할 수 있고, 회로 설계를 효율화하여 더욱 소형으로 고집적화된 고성능의 반도체 장치를 제공할 수 있다. 또한 고집적화함으로써 회로 면적이 축소하여, 배선용량이 감소되기 때문에 저소비전력화를 도모할 수 있다.
본 실시형태는, 실시형태 1 내지 4 각각과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 전계 효과 트랜지스터에 사용하는 반도체층의 결정면 방위와, 채널 길이 방향의 결정축의 적용예의 다른 일례를 도시한다.
실시형태 1 내지 4에서 개시하는 바와 같이, 본 발명의 반도체 장치에 있어서는, 반도체기판으로부터 분리시켜 전치한 반도체층을 사용하기 위해서, 반도체기판을 선택함으로써, 반도체층의 결정면 방위를 선택할 수 있다.
본 실시형태에 있어서, p채널형 전계 효과 트랜지스터는 반도체층의 채널 형성영역에 압축 변형을 준 p채널형 변형 전계 효과 트랜지스터로 한다.
본 실시형태에서는, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터에서, 결정면 방위가 다른 반도체층을 사용하는 예를 도시한다. p채널형 전계 효과 트랜지스터에 있어서, 결정면 방위 {110}의 반도체기판을 사용하여, 채널 길이 방향이 결정축 <110>과 평행한 방향이 되도록 한다.
한편, n채널형 전계 효과 트랜지스터에 있어서는, 반도체층의 결정면 방위를 {100}, 채널 길이 방향이 결정축 <110>과 평행한 방향이 되도록 한다.
본 실시형태와 같이, 반도체층의 채널 형성영역에 주는 변형, 반도체층의 면 방위, 채널 길이 방향의 결정축을 제어함으로써, 반도체 장치에 포함되는 n채널형 전계 효과 트랜지스터와 p채널형 트랜지스터의 이동도의 차를 경감하여, 전류 구동능력 및 스위칭 속도를 거의 동등하게 할 수 있다. 따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터가 차지하는 면적도 거의 동등하게 할 수 있고, 회로 설계를 효율화하여 더욱 소형이고 고집적화된 고성능의 반도체 장치를 제공할 수 있다. 또한 고집적화함으로써 회로 면적이 축소되고, 배선용량이 감소되기 때문에 저소비전력화를 도모할 수 있다.
본 실시형태는, 실시형태 1 내지 4 각각과 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 고성능, 또한 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 예에 관해서 설명한다. 자세하게는 반도체 장치의 일례로서, 마이크로프로세서 및 비접촉으로 데이터의 송수신을 할 수 있는 연산기능을 구비한 반도체 장치의 일례에 관해서 설명한다.
도 9는 반도체 장치의 일례로서, 마이크로프로세서(500)의 일례를 도시한다. 이 마이크로프로세서(500)는, 상기 실시형태에 관계되는 반도체 장치에 의해 제조되는 것이다. 이 마이크로프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU 라고도 함), 연산회로 제어부(502; ALU Controller), 명령해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; BusI/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510; ROMI/F)를 갖고 있다.
버스 인터페이스(508)를 개재하여 마이크로프로세서(500)에 입력된 명령은, 명령해석부(503)에 입력되어, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어 부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 근거하여 각종 제어를 행한다. 구체적으로 연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프로그램 실행 중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로 판단하여 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하여, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)를 판독하거나 기록한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 제어부(505)는, 기준 클록신호 CLK1을 바탕으로, 내부 클록신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록신호 CLK2를 상기 각종 회로에 공급한다. 또, 도 9에 도시하는 마이크로프로세서(500)는, 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제로는 그 용도에 의해서 다종다양한 구성을 구비할 수 있다.
이러한 마이크로프로세서(500)는, 유리기판 위에 접합된 결정 방향이 일정한 반도체층에 의해서 집적회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 할 수 있는 연산기능을 구비한 반도체 장치의 일례에 관해서 도 10을 참조하여 설명한다. 도 10은 무선통신에 의해 외부장치와 신호의 송수신을 하여 동작하는 컴퓨터(이하, 「RFCPU」라고 함)의 일 례를 도시한다. RFCPU(511)는, 아날로그회로부(512)와 디지털회로부(513)를 갖고 있다. 아날로그회로부(512)로서, 공진용량을 갖는 공진회로(514), 정류회로(515), 정전압회로(516), 리셋회로(517), 발진회로(518), 복조회로(519)와, 변조회로(520), 전원관리회로(530)를 갖고 있다. 디지털회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙처리유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 갖고 있다.
이러한 구성의 RFCPU(511)의 동작은 개략 이하와 같다. 안테나(528)가 수신한 신호는 공진회로(514)에 의해 유도 기전력을 발생시킨다. 유도 기전력은, 정류회로(515)를 지나서 용량부(529)에 충전된다. 이 용량부(529)는 세미콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(529)는 RFCPU(511)와 일체 형성되어 있을 필요는 없고, 다른 부품으로서 RFCPU(511)를 구성하는 절연 표면을 갖는 기판에 장착되어 있으면 좋다.
리셋회로(517)는, 디지털회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들면, 전원전압의 상승에 지연되어 상승하는 신호를 리셋신호로서 생성한다. 발진회로(518)는, 정전압회로(516)에 의해 생성되는 제어신호에 따라서, 클록신호의 주파수와 듀티비를 변경한다. 로우패스 필터로 형성되는 복조회로(519)는, 예를 들면 진폭 변조(ASK) 방식의 수신신호의 진폭의 변동을 2치화한다. 변조회로(520)는, 송신 데이터를 진폭 변조(ASK) 방식의 송신신호의 진폭을 변동시켜 송신한다. 변조회로(520)는, 공진회로(514)의 공진점을 변화시키는 것으로 통신신호의 진폭을 변화시키고 있다. 클록 컨트롤러(523)는, 전원전압 또는 중앙처리유 닛(525)에 있어서의 소비전류에 따라서 클록신호의 주파수와 듀티비를 변경하기 위한 제어신호를 생성하고 있다. 전원전압의 감시는 전원관리회로(530)가 행하고 있다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)에 대한 데이터의 기록, 중앙처리유닛(525)에 대한 연산명령 등이 포함되어 있다. 중앙처리유닛(525)은, 인터페이스(524)를 개재하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. 인터페이스(524)는, 중앙처리유닛(525)이 요구하는 어드레스 또, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 하나에 대한 액세스신호를 생성하는 기능을 갖고 있다.
중앙처리유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(operating system)를 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용회로로 연산회로를 구성하여, 연산처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부를 처리하고, 나머지의 연산을 프로그램을 사용하여 중앙처리유닛(525)이 실행하는 방식을 적용할 수 있다.
이러한 RFCPU(511)는, 유리기판 위에 접합된 각각 결정면 방위가 일정한 반도체층에 의해서 집적회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니 라 저소비전력화를 도모할 수 있다. 이것에 의하여, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작을 보증할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명에 관계되는 반도체 장치의 실장 구조의 예를 도시한다.
본 발명을 사용한 집적회로는, 3차원으로 고도로 반도체소자를 집적화하여 형성할 수 있다. 이러한 고집적화된 집적회로에 있어서는, 집적회로의 발열에 대하여, 효율이 좋게 방열을 하는 히트싱크를 실장하는 것이 바람직하다.
본 발명에 관계되는 반도체 장치의 일례로서 집적회로를 프린트기판에 실장하는 형태를 도 22a에 도시한다.
도 22a에 있어서, 프린트기판(603) 위에 실장되는 집적회로가 절연성의 개체에 패키지된 집적회로 패키지(601a, 601b, 601c)는 더욱 방열 효과를 향상시키는 방열시트(602a, 602b, 602c)를 개재하여 히트싱크(600)와 접하여 형성되어 있다. 히트싱크(600)는 집적회로 패키지(601a, 601b, 601c)를 덮도록 형성되고, 프린트기판(603)과 도전성 금속층(604a, 604b)을 개재하여 도통되어, 집적회로 패키지(601a, 601b, 601c)로부터 방사되는 전자파를 차단하고 있다. 도 22a에서는, 히트싱크에 의해 집적회로의 방열과, 또 집적회로를 덮음으로써 전자파를 차단하여, 전자 장해도 막을 수 있는 구조이다.
도 22b는 집적회로에, 직접 방열시트 및 히트싱크를 실장하는 예이다. 도 22b에 있어서, 집적회로(611a, 611b)는 방열시트(612a, 612b)를 개재하여 히트싱 크(610)와 접하여 형성되어 있고, 히트싱크(610)와 접착층(614a, 614b)에 의해서 접착되어 있는 개체(613)에 의하여 패키지되어 있다.
이와 같이, 히트싱크를 실장함으로써, 효율이 좋은 방열, 냉각을 함으로써, 더욱 신뢰성 및 성능이 높은 반도체 장치로 할 수 있다.
본 실시형태는, 상기 다른 실시형태와 적절하게 조합하여 실시하는 것이 가능하다.
(실시형태 9)
본 실시형태에서는, 상기 실시형태에서 개시한 반도체 장치의 사용형태의 일례에 관해서 설명한다. 구체적으로는, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용예에 관해서, 도면을 사용하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용의 형태에 따라서, RFID 태그, ID 태그, IC 태그, IC칩, RF 태그, 무선 태그, 전자 태그 또는 무선칩이라고도 불린다.
본 실시형태에서 개시하는 반도체 장치의 상면 구조의 일례에 관해서, 도 12를 참조하여 설명한다. 도 12에 도시하는 반도체 장치(2180)는, 메모리부나 논리부를 구성하는 복수의 트랜지스터 등의 소자가 형성된 박막집적회로(2131)와, 안테나로서 기능하는 도전층(2132)을 포함하고 있다. 안테나로서 기능하는 도전층(2132)은, 박막집적회로(2131)에 전기적으로 접속되어 있다. 박막집적회로(2131)에는, 상기 실시형태 1 내지 3에서 개시한 본 발명에 관계되는 전계 효과 트랜지스터를 적용할 수 있다. 본 실시형태에서는, CM0S 구조를 갖는 복수의 반도체 장치가 집적회로(2131)에 사용되고 있다.
CMOS 구조를 갖는 반도체 장치의 구조를 도 13을 사용하여 설명한다. CMOS 구조(2140, 2141, 2142, 2143)에 포함되는 트랜지스터는, 모두 사이드월 구조이고, 게이트 전극층(2151)의 측벽에 절연층(2150)을 갖고 있다. 또한, 반도체층에 있어서, 채널 형성영역(2153)과 고농도 불순물영역인 소스영역 및 드레인영역(2154a, 2154b)의 사이에 저농도 불순물영역(2152)을 포함하고 있다. CMOS 구조(2140, 2141)는 적층하는 하층의 변형 전계 효과 트랜지스터와 상층의 변형 전계 효과 트랜지스터에 의하여 형성되어 있다. CMOS 구조(2142, 2143)는 같은 절연층에 접하여 병렬하여 형성된 변형 전계 효과 트랜지스터에 의해서 형성되어, CMOS 구조(2142) 및 CMOS 구조(2143)가 적층하는 예이다. CMOS 구조(2140 및 2141)에 포함되는 전계 효과 트랜지스터는, 전계 효과 트랜지스터를 덮어 형성되는 절연막(2155, 2156)에 의해서 반도체층의 채널 형성영역에 변형을 준 이동도가 높은 변형 전계 효과 트랜지스터이다.
CMOS 구조(2142) 및 CMOS 구조(2143)에 포함되는 전계 효과 트랜지스터는, 반도체층의 채널 형성영역에 주는 변형, 반도체층의 면 방위, 채널 길이 방향의 결정축을 제어함으로써, n채널형 전계 효과 트랜지스터와 p채널형 트랜지스터의 이동도의 차를 경감하여, 전류 구동능력 및 스위칭 속도를 동등에 가깝게 하고 있다. 따라서, n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터가 차지하는 면적도 거의 동등하게 할 수 있고, 회로 설계를 효율화하여 더욱 소형이고 고집적화된 고성능의 반도체 장치를 제공할 수 있다.
또한, 도 13에 도시하는 바와 같이, 본 발명의 반도체 장치는, 3차원적으로 반도체소자를 적층하여 고집적화한 구조를 갖기 때문에, 반도체소자는 동일 절연층에 접하여 인접하여 배치되는 것 외에, 상하 방향에 층간 절연층을 개재하여 다른 절연층에 접하여 적층할 수 있다. 따라서, 반도체 장치에 있어서의 반도체소자의 배치의 자유도가 넓고, 더욱 고집적화, 고성능화를 달성할 수 있다. 반도체소자로서는 전계 효과 트랜지스터는 물론, 반도체층을 사용하는 기억소자 등도 적용할 수 있고, 다용도에 걸쳐 요구되는 기능을 만족하는 반도체 장치 제작하여, 제공할 수 있다.
안테나로서 기능하는 도전층(2132)은, 도 13a, 13b에 도시하는 바와 같이, 메모리부 및 논리부를 구성하는 소자의 상방에 형성하면 좋고, 예를 들면, 상기 실시형태에서 개시한 전계 효과 트랜지스터와 같이 제작할 수 있는 CMOS 구조(2140, 2141)의 상방에, 절연층(2130)을 개재하여 안테나로서 기능하는 도전층(2132)을 형성할 수 있다(도 13a 참조). 그 외에도, 안테나로서 기능하는 도전층(2132)을 기판(2133)에 별도 형성한 후, 상기 기판(2133) 및 박막집적회로(2131)를, 도전층(2132)이 사이에 위치하도록 접합하여 형성할 수 있다(도 13b 참조). 도 13b에서는, 절연층(2130) 위에 형성된 도전층(2136)과 안테나로서 기능하는 도전층(2132)이, 접착성을 갖는 수지(2135) 중에 포함되는 도전성 입자(2134)를 개재하여 전기적으로 접속되어 있는 예를 도시한다.
또, 본 실시형태에서는, 안테나로서 기능하는 도전층(2132)을 코일형으로 형성하고, 전자유도 방식 또는 전자 결합 방식을 적용하는 예를 개시하지만, 본 발명의 반도체 장치는 이것에 한정되지 않고 마이크로파 방식을 적용하는 것도 가능하 다. 마이크로파 방식의 경우는, 사용하는 전자파의 파장에 의해 안테나로서 기능하는 도전층(2132)의 형상을 적절하게 정하면 좋다.
예를 들면, 반도체 장치(2180)에 있어서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들면, UHF대(860MHz대 내지 960MHz대), 2.45GHz대 등)을 적용하는 경우에는, 안테나로서 기능하는 도전층을 선형(예를 들면, 다이폴안테나), 평탄한 형상(예를 들면, 패치안테나 또는 리본형 형상) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층(2132)의 형상은 직선형에 한정되지 않고, 전자파의 파장을 고려하여 곡선형이나 사행형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
안테나로서 기능하는 도전층(2132)은, CVD법, 스퍼터법, 스크린인쇄나 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성 재료는, 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금재료 또는 화합물로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린인쇄법을 사용하여 안테나로서 기능하는 도전층(2132)을 형성하는 경우에는, 입경이 수nm에서 수십㎛의 도전체 입자를 유기수지에 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티타늄(Ti) 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기수지는, 금속 입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시수지, 실리콘수지 등의 유기수지를 들 수 있다. 또한, 도전층의 형성시에는, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입경 1nm 이상 100nm 이하의 미립자)를 사용하는 경우, 150℃ 내지 300℃의 온도범위로 소성함으로써 경화시켜 도전층을 형성할 수 있다. 또한, 땜납이나 납프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리 땜납은, 저비용이라는 이점을 갖고 있다.
본 발명을 적용한 반도체 장치는 저소비전력화 및 고집적화를 실현할 수 있다. 따라서, 본 실시형태에서 개시하는 비접촉으로 데이터의 입출력이 가능하고, 또한 소형의 반도체 장치로 한 경우에 유효하다.
(실시형태 10)
본 실시형태에서는, 상술한 본 발명을 사용하여 형성된 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 적용예에 관해서 도면을 참조하여 이하에 설명한다. 비접촉으로 데이터의 입출력이 가능한 반도체 장치는 이용의 형태에 따라서는, RFID 태그, ID 태그, IC 태그, IC칩, RF 태그, 무선 태그, 전자 태그 또는 무선칩이라고도 불린다.
반도체 장치(800)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 고주파회 로(810), 전원회로(820), 리셋회로(830), 클록 발생회로(840), 데이터 복조회로(850), 데이터 변조회로(860), 다른 회로를 제어하는 제어회로(870), 기억회로(880) 및 안테나(890)를 갖고 있다(도 14a 참조). 고주파회로(810)는 안테나(890)로부터 신호를 수신하고, 데이터 변조회로(860)로부터 수신한 신호를 안테나(890)로부터 출력하는 회로이고, 전원회로(820)는 수신신호로부터 전원전위를 생성하는 회로이고, 리셋회로(830)는 리셋신호를 생성하는 회로이고, 클록 발생회로(840)는 안테나(890)로부터 입력된 수신신호를 기초로 각종 클록신호를 생성하는 회로이고, 데이터 복조회로(850)는 수신신호를 복조하여 제어회로(870)에 출력하는 회로이고, 데이터 변조회로(860)는 제어회로(870)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어회로(870)로서는, 예를 들면 코드추출회로(910), 코드판정회로(920), CRC 판정회로(930) 및 출력유닛회로(940)가 형성되어 있다. 또, 코드추출회로(910)는 제어회로(870)에 보내진 명령에 포함되는 복수의 코드를 각각 추출하는 회로이고, 코드판정회로(920)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교하여 명령의 내용을 판정하는 회로이고, CRC 판정회로(930)는 판정된 코드에 기초하여 송신 에러 등의 유무를 검출하는 회로이다.
다음에, 상술한 반도체 장치의 동작의 일례에 관해서 설명한다. 우선, 안테나(890)에 의해 무선신호가 수신된다. 무선신호는 고주파회로(810)를 개재하여 전원회로(820)에 보내지고, 고전원전위(이하, VDD라고 함)가 생성된다. VDD는 반도체 장치(800)가 갖는 각 회로에 공급된다. 또한, 고주파회로(810)를 개재하여 데이터 복조회로(850)에 보내진 신호는 복조된다(이하, 복조신호). 또, 고주파회 로(810)를 개재하여 리셋회로(830) 및 클록 발생회로(840)를 통한 신호 및 복조신호는 제어회로(870)에 보내진다. 제어회로(870)에 보내진 신호는, 코드추출회로(910), 코드판정회로(920) 및 CRC 판정회로(930) 등에 의해서 해석된다. 그리고, 해석된 신호에 따라서, 기억회로(880) 내에 기억되어 있는 반도체 장치의 정보가 출력된다. 출력된 반도체 장치의 정보는 출력유닛회로(940)를 통하여 부호화된다. 또, 부호화된 반도체 장치(800)의 정보는 데이터 변조회로(860)를 통하여, 안테나(890)에 의해 무선신호에 실어 송신된다. 또, 반도체 장치(800)를 구성하는 복수의 회로에서는, 저전원전위(이하, VSS)는 공통이고, VSS는 GND로 할 수 있다.
이와 같이, 통신장치로부터 반도체 장치(800)에 신호를 보내고, 상기 반도체 장치(800)로부터 보내진 신호를 통신장치에서 수신함으로써, 반도체 장치의 데이터를 판독하는 것이 가능해진다.
또한, 반도체 장치(800)는, 각 회로에 대한 전원전압의 공급을 전원(배터리)을 탑재하지 않고 전자파에 의해 행하는 타입으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의해 각 회로에 전원전압을 공급하는 타입으로 하여도 좋다.
다음에, 비접촉으로 데이터의 입출력이 가능한 반도체 장치의 사용형태의 일례에 관해서 설명한다. 표시부(3210)를 포함하는 휴대단말의 측면에는, 통신장치(3200)가 형성되고, 물품(3220)의 측면에는 반도체 장치(3230)가 형성된다(도 14b). 물품(3220)이 포함하는 반도체 장치(3230)에 통신장치(3200)를 꽂으면, 표 시부(3210)에 물품의 원재료나 원산지, 생산 공정마다의 검사결과나 유통과정의 이력 등, 더욱 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(3260)을 벨트컨베이어로 반송할 때에, 통신장치(3240)와, 상품(3260)에 형성된 반도체 장치(3250)를 사용하여 상기 상품(3260)을 검품할 수 있다(도 14c). 이러한 시스템에 반도체 장치를 활용하는 것으로, 정보의 취득을 간단히 할 수 있어, 고기능화와 고부가가치화를 실현한다. 또한, 본 발명에 관계되는 반도체 장치는 저소비전력화 및 고집적화를 실현할 수 있기 때문에, 물품에 형성하는 반도체 장치를 소형화하는 것이 가능하다.
이상과 같이, 본 발명의 반도체 장치의 적용범위는 극히 넓고, 넓은 분야의 전자기기에 사용하는 것이 가능하다.
(실시형태 11)
본 발명에 의해 프로세서회로를 갖는 칩(이하, 프로세서칩, 무선칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부름)으로서 기능하는 반도체 장치를 형성할 수 있다. 본 발명의 반도체 장치의 용도는 광범위에 걸쳐, 비접촉으로 대상물의 이력 등의 정보를 명확히 하여, 생산·관리 등에 도움이 되는 상품이면 어떠한 것에나 적용할 수 있다. 예를 들면, 지폐, 경화, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록매체, 잡화, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 형성하여 사용할 수 있다. 이들의 예에 관해서 도 11을 사용하여 설명한다.
지폐, 경화란 시장에 유통되는 금전이고, 특정한 지역에서 화폐와 같이 통용 하는 것(금권), 기념코인 등을 포함한다. 유가증권류란 수표, 증권, 약속어음 등을 가리키고, 프로세서회로를 갖는 칩(190)을 형성할 수 있다(도 11a 참조). 증서류란 운전면허증, 주민등록 등을 가리키고, 프로세서회로를 갖는 칩(191)을 형성할 수 있다(도 11b 참조). 잡화란 가방, 안경 등을 가리키고, 프로세서회로를 갖는 칩(197)을 형성할 수 있다(도 11c 참조). 무기명 채권류란 우표, 상품권, 각종 기프트권 등을 가리킨다. 포장용 용기류란 도시락 등의 포장끈, 페트병 등을 가리키고, 프로세서회로를 갖는 칩(193)을 형성할 수 있다(도 11d 참조). 서적류란 서적, 책 등을 가리키고, 프로세서회로를 갖는 칩(194)을 형성할 수 있다(도 11e 참조). 기록매체란 DVD 소프트, 비디오테이프 등을 가리키고, 프로세서회로를 갖는 칩(195)을 형성할 수 있다(도 11f 참조). 탈것류란 자전거 등의 차량, 선박 등을 가리키고, 프로세서회로를 갖는 칩(196)을 형성할 수 있다(도 11g 참조). 식품류란 식료품, 음료 등을 가리킨다. 의류란 의복, 신발 등을 가리킨다. 보건용품류란 의료기구, 건강기구 등을 가리킨다. 생활용품류란 가구, 조명기구 등을 가리킨다. 약품류란 의약품, 농약 등을 가리킨다. 전자기기란 액정표시장치, EL표시장치, 텔레비전장치(텔레비전 수상기, 박형텔레비전 수상기), 휴대전화 등을 가리킨다.
이러한 반도체 장치의 형성방법으로서는, 물품의 표면에 붙이거나, 또는 물품에 넣어 형성한다. 예를 들면, 책의 경우는 종이에 넣으면 좋고, 유기수지로 이루어지는 패키지이면 유기수지에 넣으면 좋다.
이와 같이, 포장용 용기류, 기록매체, 잡화, 식품류, 의류, 생활용품류, 전 자기기 등에 반도체 장치를 형성함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한 탈것류에 반도체 장치를 형성함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 넣음으로써, 개개의 생물의 식별을 용이하게 할 수 있다. 예를 들면, 가축 등의 생물에 센서를 구비한 반도체 장치를 넣거나 또는 장착시킴으로써, 나이나 성별 또는 종류 등은 물론 체온 등의 건강 상태를 용이하게 관리하는 것이 가능해진다.
또, 본 실시형태는, 상기 실시형태 1 내지 10과 적절하게 조합하여 실시하는 것이 가능하다.
도 1은 본 발명의 반도체 장치를 설명하는 도면.
도 2는 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 3은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 4는 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 5는 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 6은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 7은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 8은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 9는 본 발명의 반도체 장치에 의해 얻어지는 마이크로프로세서의 구성을 도시하는 블록도.
도 10은 본 발명의 반도체 장치에 의해 얻어지는 RFCPU의 구성을 도시하는 블록도.
도 11은 본 발명의 반도체 장치의 적용예를 설명하는 도면.
도 12는 본 발명의 반도체 장치를 설명하는 도면.
도 13은 본 발명의 반도체 장치를 설명하는 도면.
도 14는 본 발명의 반도체 장치의 적용예를 설명하는 도면.
도 15는 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 16은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 17은 본 발명의 반도체 장치의 제작방법을 설명하는 도면.
도 18은 본 발명에 적용할 수 있는 반도체 장치의 제조장치를 설명하는 도면.
도 19는 본 발명에 적용할 수 있는 반도체 장치의 제조장치를 설명하는 도면.
도 20은 본 발명에 적용할 수 있는 반도체 장치의 제조장치를 설명하는 도면.
도 21은 본 발명의 반도체 장치를 설명하는 도면.
도 22는 본 발명의 반도체 장치를 설명하는 도면.
도 23은 본 발명의 반도체 장치를 설명하는 도면.
도 24는 본 발명의 반도체 장치를 설명하는 도면.

Claims (27)

  1. 반도체 장치에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면을 갖는 상기 기판 위에, 제 1 반도체 층, 제 1 게이트 절연층 및 제 1 게이트 전극층을 갖는 제 1 트랜지스터;
    상기 제 1 트랜지스터를 덮는 제 1 절연막;
    상기 제 1 절연막 위에 층간 절연층;
    상기 층간 절연층 위에, 제 2 반도체 층, 제 2 게이트 절연층 및 제 2 게이트 전극층을 갖는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터를 덮는 제 2 절연막을 포함하고,
    상기 제 1 반도체 층은 제 1 절연층에 의해 상기 절연 표면을 갖는 기판에 접합되고,
    상기 제 2 반도체 층은 제 2 절연층에 의해 상기 층간 절연층에 접합되고,
    상기 제 1 트랜지스터의 도전형은 n형이고, 상기 제 2 트랜지스터의 도전형은 p형이고,
    상기 제 2 절연막은 압축 응력을 갖고, 상기 제 2 반도체 층의 채널 형성 영역은 상기 제 2 절연막의 압축 응력으로 인해 변형되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층은 상기 층간 절연층을 그 사이에 개재하여 서로 겹쳐지고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 제 2 절연막, 상기 제 2 게이트 절연층, 상기 제 2 반도체 층, 상기 층간 절연층, 상기 제 1 절연막 및 상기 제 1 게이트 절연층을 관통하고, 상기 제 1 반도체 층에 도달하는 개구(opening)에 형성된 배선에 의해 서로 전기적으로 접속되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 절연 표면에 평행한, 상기 제 1 반도체 층 및 상기 제 2 반도체 층의 표면들의 결정면 방위들은 {110}인, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층의 채널 길이 방향의 결정축들은 <110>인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 층의 채널 형성 영역은 상기 제 1 절연막의 응력으로 인해 변형되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 질화규소막들 또는 질화산화규소막들인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 층간 절연막은 산화규소막 또는 산화질화규소막인, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층은 유기실란가스를 사용하여 화학기상성장법에 의해 형성된 산화실리콘막들인, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 기판은 유리 기판인, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막 각각은 단결정 반도체 층인, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 이동도의 차는 상기 제 2 트랜지스터의 상기 제 2 반도체 층의 채널 길이 방향으로 변형에 의해 감소되 는, 반도체 장치.
  12. 반도체 장치에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면을 갖는 상기 기판 위에, 제 1 반도체 층, 제 1 게이트 절연층 및 제 1 게이트 전극층을 갖는 제 1 트랜지스터;
    상기 제 1 트랜지스터를 덮는 제 1 절연막;
    상기 제 1 절연막 위에 층간 절연층;
    상기 층간 절연층 위에, 제 2 반도체 층, 제 2 게이트 절연층 및 제 2 게이트 전극층을 갖는 제 2 트랜지스터; 및
    상기 제 2 트랜지스터를 덮는 제 2 절연막을 포함하고,
    상기 제 1 반도체 층은 제 1 절연층에 의해 상기 절연 표면을 갖는 상기 기판에 접합되고,
    상기 제 2 반도체 층은 제 2 절연층에 의해 상기 층간 절연층에 접합되고,
    상기 제 1 트랜지스터의 도전형은 p형이고, 상기 제 2 트랜지스터의 도전형은 n형이고,
    상기 제 1 절연막은 압축 응력을 갖고, 상기 제 1 반도체 층의 채널 형성 영역은 상기 제 1 절연막의 압축 응력으로 인해 변형되는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 절연 표면에 평행한, 상기 제 1 반도체 층 및 상기 제 2 반도체 층의 표면들의 결정면 방위들은 {110}인, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층의 채널 길이 방향의 결정축들은 <110>인, 반도체 장치.
  15. 제 12 항에 있어서,
    상기 제 2 반도체 층의 채널 형성 영역은 상기 제 2 절연막의 응력으로 인해 변형되는, 반도체 장치.
  16. 제 12 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 질화규소막들 또는 질화산화규소막들인, 반도체 장치.
  17. 제 12 항에 있어서,
    상기 층간 절연막은 산화규소막 또는 산화질화규소막인, 반도체 장치.
  18. 제 12 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층은 유기실란가스를 사용하여 화학기상 성장법에 의해 형성된 산화실리콘막들인, 반도체 장치.
  19. 제 12 항에 있어서,
    상기 기판은 유리 기판인, 반도체 장치.
  20. 제 12 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막 각각은 단결정 반도체 층인, 반도체 장치.
  21. 제 12 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 이동도의 차는 상기 제 2 트랜지스터의 상기 제 2 반도체 층의 채널 길이 방향으로 변형에 의해 감소되는, 반도체 장치.
  22. 반도체 장치에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면을 갖는 상기 기판 위에 제 1 반도체 층;
    상기 제 1 반도체 층 위에 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위에 제 1 게이트 전극층;
    상기 제 1 절연층 및 상기 제 1 게이트 전극 위에 제 1 절연막;
    상기 제 1 절연막 위에 층간 절연층;
    상기 층간 절연층 위에 제 2 반도체 층;
    상기 제 2 반도체 층 위에 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위에 제 2 게이트 전극층; 및
    상기 제 2 게이트 절연층 및 제 2 게이트 전극 위에 제 2 절연막을 포함하고,
    상기 제 1 반도체 층은 제 1 절연층에 의해 상기 절연 표면을 갖는 상기 기판에 접합되고,
    상기 제 2 반도체 층은 제 2 절연층에 의해 상기 층간 절연층에 접합되고,
    상기 제 1 반도체 층은 n형 불순물들을 포함하고, 상기 제 2 반도체 층은 p형 불순물들을 포함하고,
    상기 제 2 절연막은 압축 응력을 갖고, 상기 제 2 반도체 층의 채널 형성 영역은 상기 제 2 절연막의 압축 응력으로 인해 변형되는, 반도체 장치.
  23. 제 22 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막 각각은 단결정 반도체 층인, 반도체 장치.
  24. 제 22 항에 있어서,
    제 1 트랜지스터는 상기 제 1 게이트 전극층, 상기 제 1 게이트 절연층 및 상기 제 1 반도체 층을 포함하고,
    제 2 트랜지스터는 상기 제 2 게이트 전극층, 상기 제 2 게이트 절연층 및 상기 제 2 반도체 층을 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 이동도의 차는 상기 제 2 트랜지스터의 상기 제 2 반도체 층의 채널 길이 방향으로 변형에 의해 감소되는, 반도체 장치.
  25. 반도체 장치에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면을 갖는 상기 기판 위에 제 1 반도체 층;
    상기 제 1 반도체 층 위에 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위에 제 1 게이트 전극층;
    상기 제 1 절연층 및 상기 제 1 게이트 전극 위에 제 1 절연막;
    상기 제 1 절연막 위에 층간 절연층;
    상기 층간 절연층 위에 제 2 반도체 층;
    상기 제 2 반도체 층 위에 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위에 제 2 게이트 전극층; 및
    상기 제 2 게이트 절연층 및 제 2 게이트 전극 위에 제 2 절연막을 포함하고,
    상기 제 1 반도체 층은 제 1 절연층에 의해 상기 절연 표면을 갖는 상기 기 판에 접합되고,
    상기 제 2 반도체 층은 제 2 절연층에 의해 상기 층간 절연층에 접합되고,
    상기 제 1 반도체 층은 p형 불순물들을 포함하고, 상기 제 2 반도체 층은 n형 불순물들을 포함하고,
    상기 제 1 절연막은 압축 응력을 갖고, 상기 제 1 반도체 층의 채널 형성 영역은 상기 제 1 절연막의 압축 응력으로 인해 변형되는, 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 반도체 막 및 상기 제 2 반도체 막 각각은 단결정 반도체 층인, 반도체 장치.
  27. 제 25 항에 있어서,
    제 1 트랜지스터는 상기 제 1 게이트 전극층, 상기 제 1 게이트 절연층 및 상기 제 1 반도체 층을 포함하고,
    제 2 트랜지스터는 상기 제 2 게이트 전극층, 상기 제 2 게이트 절연층 및 상기 제 2 반도체 층을 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이의 이동도의 차는 상기 제 2 트랜지스터의 상기 제 2 반도체 층의 채널 길이 방향으로 변형에 의해 감소되는, 반도체 장치.
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