FR3007195A1 - Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication - Google Patents

Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication Download PDF

Info

Publication number
FR3007195A1
FR3007195A1 FR1355477A FR1355477A FR3007195A1 FR 3007195 A1 FR3007195 A1 FR 3007195A1 FR 1355477 A FR1355477 A FR 1355477A FR 1355477 A FR1355477 A FR 1355477A FR 3007195 A1 FR3007195 A1 FR 3007195A1
Authority
FR
France
Prior art keywords
region
insulating
insulating region
contact
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1355477A
Other languages
English (en)
Inventor
Christian Rivero
Guilhem Bouton
Pascal Fornara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1355477A priority Critical patent/FR3007195A1/fr
Publication of FR3007195A1 publication Critical patent/FR3007195A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Le circuit intégré, comprend un substrat (1) et au moins un transistor NMOS (TRN) ayant au sein du substrat (1) une région active (10) entourée par une région isolante (2) et une région isolante supplémentaire (4) disposée au-dessus de la région de grille du transistor, de la région active et de la région isolante. Ledit au moins un transistor NMOS comprend au moins une région de contact métallique (9) traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante.

Description

Transistor NMOS à région active à contraintes en compression relâchées, et procédé de fabrication L'invention concerne les circuits intégrés, et plus particulièrement le relâchement des contraintes en compression d'une région active, par exemple celle d'un transistor NMOS. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium. Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante conduit par nature à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Et si une région active contrainte en compression favorise les performances d'un transistor PMOS, elle provoque par contre une dégradation des performances d'un transistor NMOS, notamment en termes de mobilité des porteurs. Par ailleurs, la réalisation de transistors rapides impose des longueurs et largeurs de canal petites et les structures généralement réalisées présentent une densité importante, ce qui conduit à des dimensions de régions actives très petites, voire minimales pour la technologie considérée. Il est donc extrêmement difficile voire impossible, d'augmenter les dimensions des régions actives des transistors NMOS dans le but de relâcher leurs contraintes en compression, compte tenu de la densité recherchée des structures réalisées. Selon un mode de réalisation, il est proposé de diminuer autant que possible les contraintes en compression dans la région active d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, ou bien une résistance active c'est dire formée dans une région active dont la valeur résistive peut varier avec les contraintes en compression, et ce sans modifier les caractéristiques des transistors PMOS. .
Selon un aspect, il est proposé un circuit intégré comprenant un substrat et au moins un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, disposé au moins partiellement au sein d'une région active du substrat limitée par une région isolante, et une région isolante supplémentaire disposée au-dessus du composant, de la région active et de la région isolante. Cette région isolante supplémentaire permet notamment de séparer le composant du premier niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré, et lorsque ce composant est un transistor, des contacts métalliques traversent en général cette région isolante supplémentaire pour venir contacter les régions de source, drain et grille du transistor et pour les relier à un niveau de métallisation de ladite partie d'interconnexion du circuit intégré.
Selon une caractéristique générale de cet aspect, le circuit intégré comprend au moins une région de contact traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante, ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire. Cette région de contact peut avoir la forme d'un mur pouvant entourer au moins partiellement ledit composant. Ledit au moins un matériau formant la région de contact peut comprendre un métal, par exemple du tungstène, ou bien du polysilicium sans que ces deux exemples ne soient limitatifs. Le composant défavorablement sensible aux contraintes de compression de sa région active peut être un transistor NMOS ou bien une résistance active c'est à dire formée dans ladite région active, sans que ces deux exemples ne soient limitatifs. Les inventeurs ont observé que la réalisation d'une telle région de contact, par exemple métallique, ou plus simplement « contact», traversant ladite région isolante supplémentaire et notamment la couche inférieure isolante (connue par l'homme du métier sous l'acronyme anglo-saxon CESL : Contact Etch Stop Layer) de cette région isolante supplémentaire pour venir simplement au contact de la région isolante, voire pénétrer très légèrement cette région isolante en raison d'une sur-gravure, permettait également de relâcher les contraintes en compression dans la région active du composant. En effet ledit au moins un matériau, par exemple un métal, formant cette région de contact est généralement un matériau contraint en tension. Ce contact, par exemple métallique, dont l'emplacement est défini sur le masque « contacts », est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif puisqu'une des extrémités est en contact avec une région isolante. Et un tel contact, par exemple métallique, peut par exemple être réalisé sur un endroit de la région isolante où il n'est pas possible pour des raisons dimensionnelles de réaliser un mur de séparation du type de celui décrit dans la demande de brevet français au nom de la Demanderesse, ayant pour titre « Composant, par exemple transistor NMOS, à région active à contraintes en compression relâchées, et procédé de fabrication », et déposée le même jour que la présente demande de brevet.
Il est toutefois préférable pour relâcher encore davantage les contraintes, que la région de contact, par exemple métallique, pénètre dans ladite portion de la région isolante. Lorsque le circuit intégré comprend une région isolante supplémentaire comportant une couche isolante inférieure (couche CESL par exemple) en compression disposée au dessus du composant, de la région active et de la région isolante, la présence de cette couche isolante inférieure en compression au dessus du transistor et de la région isolante contribue aussi à la présence des contraintes en compression dans la région active. Aussi un relâchement de contraintes en compression dans ladite région active peut être obtenu par au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression.
En d'autres termes cette excroissance soulève localement ladite couche isolante inférieure en compression, ce qui permet donc un relâchement de contraintes en compression dans ladite région active. Lorsque le composant est un transistor NMOS, ladite excroissance présente avantageusement une structure analogue à celle de la région de grille du transistor. Cette excroissance peut entourer au moins partiellement le composant par exemple une résistance active. Cela étant lorsque le composant est un transistor NMOS, dont la région de grille possède une partie s'étendant au dessus de la région isolante, cette partie de région de grille est au moins à une distance minimale de ladite excroissance, de façon à ne pas créer de structure parasite et à respecter les règles de conception (DRM : Design Rules Manual) de la technologie considérée.
Cette excroissance, dont l'emplacement est défini sur le masque « poly », utilisé pour définir les emplacements et géométries des régions de grille des transistors, est mécaniquement active pour le relâchement des contraintes mais électriquement inactive car non électriquement connectée.
Selon un autre aspect il est proposé un procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat, d'une région isolante limitant une région active du substrat, et une réalisation du composant au moins partiellement dans la région active.
Selon une caractéristique générale de cet aspect, le procédé comprend en outre une réalisation d'une région isolante supplémentaire au dessus du composant, de la région active et de la région isolante, et une réalisation d'au moins une région de contact traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante, ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire.
La définition de l'emplacement de ladite au moins une région de contact est avantageusement effectuée sur le masque contacts, préférentiellement de façon automatique et transparente pour le concepteur du circuit intégré.
Selon un autre mode de mise en oeuvre, le procédé comprend en outre une réalisation au dessus du composant, de la région active et de la région isolante, d'une région isolante supplémentaire comportant une couche isolante inférieure en compression, et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression. Lorsque le composant est un transistor NMOS, ladite excroissance présente une structure analogue à celle de la région de grille du transistor et est réalisée simultanément à ladite région de grille. Selon un autre aspect il est proposé une utilisation d'au moins une région de contact traversant une région isolante supplémentaire disposée au dessus d'un composant défavorablement sensible aux contraintes en compression, de la région active logeant au moins partiellement ce composant, et de la région isolante, formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire, et venant contacter au moins la face supérieure d'une portion de ladite région isolante, pour obtenir un relâchement de contraintes dans ladite région active. Selon un autre aspect il est proposé une utilisation - d'au moins une région de contact traversant une région isolante supplémentaire comportant une couche isolante inférieure en compression disposée au dessus d'un composant défavorablement sensible aux contraintes en compression, de la région active logeant au moins partiellement ce composant, et de la région isolante, formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire, et venant contacter au moins la face supérieure d'une portion de ladite région isolante, et - d'au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression, pour obtenir un relâchement de contraintes dans ladite région active. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un transistor NMOS de l'art antérieur, - les figures 2 à 7 illustrent schématiquement des modes de réalisation d'un circuit intégré selon l'invention. Dans tout ce qui suit, le composant défavorablement sensible aux contraintes en compression est un transistor NMOS. Sur la figure 1, la référence TRN désigne un transistor NMOS dont la région active 10 se situe au sein d'un substrat semiconducteur 1, par exemple en silicium. La région active est entourée d'une région isolante 2, par exemple du type tranchée. Le transistor TRN, faisant partie d'un circuit intégré CI, comporte classiquement une région de grille 3. Par ailleurs, la région de grille 3, la région active 10 et la région isolante 2 sont recouvertes d'une région isolante supplémentaire 4 comportant classiquement une couche inférieure isolante 40, par exemple en nitrure de silicium, également dénommée par l'homme du métier sous l'acronyme anglosaxon CESL (Contact Etch Stop Layer). La région isolante supplémentaire 4 comporte également au moins une autre couche au- dessus de la couche 40, par exemple au moins une couche 42 en dioxyde de silicium. Le transistor TRN est réalisé ici dans une technologie 90 nanomètres et la distance D entre la région de grille 3 et la région isolante 2, c'est-à-dire la longueur de la région de source ou de drain, est ici égale à 0,15 micromètre. La région isolante 2 entourant la région active 10 induit dans celle-ci des contraintes en compression.
Dans les modes de réalisation illustrés sur les figures 2 et 3, le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par un contact métallique 9 traversant la région isolante supplémentaire 4 pour venir, dans le cas présent, pénétrer à l'intérieur de la région isolante 2.
Cela étant, les inventeurs ont observé que même si le contact métallique 9 ne traverse que la région isolante 4, et notamment la couche CESL 40, sans pénétrer dans la région isolante 2, comme illustré sur les figures 4 et 5, on obtient néanmoins un relâchement des contraintes en compression dans la région active 10 du transistor TRN par rapport aux contraintes en compression de la région 10 du transistor TRN de la figure 1. Et ceci est vrai que la couche 40 soit une couche en compression ou une couche en tension car dans ce dernier cas le matériau utilisé pour la région de contact 9 est généralement un matériau lui-même en tension. Et les inventeurs ont observé que la combinaison d'une couche 40 en tension traversée par une région de contact elle-même en tension permettait d'augmenter la tension dans la région de canal ce qui permet d'augmenter la mobilité des électrons. A titre indicatif, le mode de réalisation des figures 4 et 5 permet d'obtenir un gain de mobilité de 20% par rapport à un transistor TRN de l'art antérieur tel que celui illustré sur la figure 1. Le gain de mobilité est plus important pour le mode de réalisation des figures 2 et 3 et dépend de la profondeur de pénétration du contact 9 dans la région isolante 2.
Un tel contact métallique 9 est réalisé de façon analogue aux contacts métalliques destinés à venir contacter les régions de source, drain et grille du transistor pour les relier à un niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré. Toutefois lorsque le contact pénètre dans la région isolante, des étapes spécifiques de gravure sont mises en oeuvre, par rapport aux étapes de réalisation classiques mises en oeuvre pour la réalisation d'un contact traversant simplement la couche CESL 40 sans pénétrer dans la région isolante.
Cela étant, ce contact métallique 9, dont l'emplacement est défini sur le masque « contacts », et dont la géométrie peut être différente de celle des contacts classiques destinés à contacter les régions de source, de drain et de grille, est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif puisqu'une des extrémités est en contact avec une région isolante. L'utilisation de contacts métalliques 9 venant au contact de la région isolante 2, voire pénétrant dans cette région isolante 2, est particulièrement intéressante lorsque l'espace entre deux régions actives de deux transistors NMOS n'est pas suffisant pour la réalisation d'un mur de séparation du type de celui décrit dans la demande de brevet français précitée au nom de la Demanderesse, ayant pour titre « Composant, par exemple transistor NMOS, à région active à contraintes en compression relâchées, et procédé de fabrication ». En effet, les contraintes dimensionnelles à respecter pour la réalisation d'un contact métallique dans une technologie donnée sont moins sévères que celles régissant la réalisation d'un mur de séparation. Ainsi dans la technologie 90 nm par exemple, la largeur minimale D2 d'une région de contact 9 est égale à 0.12 micromètre et la distance minimale Dl entre une région de contact 9 et le bord de région active est égale à 0.10 micromètre. Les dimensions Dl et D2 sont utilisées automatiquement dans l'outil informatique de génération du masque « contacts » pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des régions de contact 9 venant contacter ou pénétrer dans ces régions isolantes ainsi que les géométries et dimensions du ou de ces régions de contact.
Et ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Dans les modes de réalisation illustrés sur les figures 6 et 7, la couche isolante inférieure 40 est une couche contrainte en compression. Et le relâchement des contraintes dans la région active du transistor TRN est obtenu par une excroissance 12 reposant sur la région isolante et située sous la couche isolante inférieure 40. En d'autres termes cette excroissance soulève localement la couche isolante inférieure 40, ce qui permet un relâchement des 10 contraintes en compression dans la région active 10. Comme illustré sur la figure 6, lorsque le composant défavorablement sensible aux contraintes en compression est un transistor NMOS TRN, cette excroissance a avantageusement une structure analogue à celle de la région de grille 3 du transistor. Cette excroissance comprend alors par exemple du polysilicium dans sa partie centrale 120. Dans la technologie 90 nm par exemple, la largeur minimale D4 de la partie centrale d'une excroissance 12 est égale à 0,1 micromètre et la distance minimale D5 entre une partie centrale d'une excroissance 12 et le bord de région active est égale à 0,05 micromètre. Le circuit intégré de la figure 7 comporte deux transistors NMOS TRNA, TRNB. Le transistor TRNA comporte une région active 10A entourée par la région isolante 2 et le transistor TRNB comporte la région active 10B entourée également par la région isolante 2. Le transistor TRNA comporte une région de grille 3A formée par exemple par une ligne de polysilicium. Cette région de grille 3A comporte une partie 30A située au-dessus de la région active 10A, une partie 31A débordant au-delà d'une première extrémité de la région active et permettant une prise de contact sur la région de grille et une autre partie 32A débordant au-delà d'une deuxième extrémité de la région active. La région de grille 3B du transistor TRNB présente une structure analogue à la région de grille 3A. Plus précisément, elle comporte une partie centrale 30B située au-dessus de la région active 10B et deux parties 31B et 32B débordant au-delà de cette région active 10B. La zone 8 représente la zone d'implantation N+ des deux transistors NMOS. On voit par ailleurs que le circuit intégré CI comporte, autour des deux transistors TRNA et TRNB, une excroissance 12 ménagée au-dessus de la région isolante 2 et entourant partiellement les deux transistors. Dans ce mode de réalisation, l'espace ESP entre les deux régions actives 10A et 10B n'est pas suffisant pour permettre la formation d'une excroissance entre ces deux régions actives. En effet, cet espace doit être au minimum égal à deux fois l'espacement minimum D5 augmenté de la largeur minimale D4, soit 0,20 micromètre pour une technologie 90 nanomètres.
Par contre il s'avère possible, comme indiqué ci-avant, de réaliser une excroissance 12 sur la région isolante 2 qui entoure partiellement les deux régions actives 10A et 10B avec toutefois des précautions à prendre au niveau des régions de grilles. Plus précisément, les parties 31A, 32A, 31B et 32B des régions de grille 3A et 3B se situent au dessus de la région isolante, et de façon à ce que une excroissance 12 ne forme pas une structure parasite, la distance D6 entre une extrémité de l'excroissance 12 et une partie de région de grille, par exemple la partie 32A, doit être supérieure à une distance minimale, par exemple 0,14 micromètre dans la technologie considérée, en l'espèce la technologie 90 nanomètres. La réalisation de l'excroissance 12 s'effectue simultanément à la réalisation de la région de grille 3 et avec des étapes de réalisation identiques à celles utilisées pour la réalisation de cette région de grille.
Plus précisément après avoir réalisé par dépôt et gravure la partie centrale de la région de grille 3 et la partie centrale 120 de l'excroissance 12, on flanque ces parties centrales de régions latérales isolantes ou espaceurs. Puis on réalise la région isolante supplémentaire 4 avec la couche inférieure 40 en compression.
L'emplacement et la géométrie de la partie centrale 120 en polysilicium de l'excroissance 12 sont définis au niveau du masque « poly » utilisé pour définir les emplacements et géométries des régions de grille des transistors.
Aussi par analogie avec la génération du masque « contacts », les dimensions D4, D5 et D6 sont utilisées automatiquement dans l'outil informatique de génération du masque « poly » pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des excroissances 12 ainsi que les géométries et dimensions de ces excroissances. Et là encore ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Bien entendu il est possible de combiner la présence d'au moins une région de contact avec celle d'au moins une excroissance. Si par exemple dans le mode de réalisation de la figure 7, la valeur de l'espace ESP entre les deux régions actives est inférieure à 2D1 + D2 (0,32 micromètres dans la technologie 90 nanomètres), alors on ne peut pas réaliser à cet endroit de région de contact mais si cet espace est toutefois supérieur ou égal à 2D5 + D4 (0,20 micromètre dans la technologie 90 nanomètres) on peut insérer une excroissance 12 sur la région isolante entre ces deux régions actives 10A et 10B. Et tout en plaçant une excroissance 12 entre ces deux régions actives, il serait possible par exemple de remplacer l'excroissance périphérique 12 de la figure 7 par un mur de contact 9 au contact de ou pénétrant dans la partie correspondante de la région isolante 2.

Claims (14)

  1. REVENDICATIONS1. Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression (TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), et une région isolante supplémentaire (4) disposée au-dessus du composant, de la région active et de la région isolante, caractérisé en ce que le circuit intégré comprend au moins une région de contact (9) traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), ladite au moins une région de contact (9) étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4).
  2. 2. Circuit intégré selon la revendication 1, dans lequel ladite région de contact (9) comprend un métal.
  3. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel la région de contact (9) pénètre dans ladite portion de ladite région isolante (2).
  4. 4. Circuit intégré selon l'une des revendications précédentes, comprenant en outre une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) et disposée au dessus du composant, de la région active (10) et de la région isolante (2), et au moins une excroissance (12) disposée au- dessus d'au moins une partie de ladite région isolante (2) et en- dessous de ladite couche isolante inférieure en compression (40).
  5. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  6. 6. Circuit intégré selon les revendications 4 et 5, dans lequel ladite excroissance présente une structure analogue à celle de la région de grille du transistor (TRN).
  7. 7. Circuit intégré selon la revendication 6, dans lequel la région de grille (3A) du transistor (TRNA) possède une partie (32A) s'étendant au dessus de la région isolante (2) au moins à une distance minimale de ladite excroissance.
  8. 8. Procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, comprenant une réalisation dans un substrat, d'une région isolante (2) limitant une région active (10) du substrat, et une réalisation du composant (TRN) au moins partiellement dans la région active, caractérisé en ce qu'il comprend en outre une réalisation d'une région isolante supplémentaire (4) au dessus du composant, de la région active et de la région isolante, et une réalisation d'au moins une région de contact (9) traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4).
  9. 9. Procédé selon la revendication 8, dans lequel la définition de l'emplacement de ladite au moins une région de contact est effectuée sur le masque contacts.
  10. 10. Procédé selon l'une des revendications 8 ou 9, comprenant en outre une réalisation au dessus du composant, de la région active et de la région isolante, d'une région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40) et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40).
  11. 11. Procédé selon l'une des revendications 8 à 10, dans lequel ledit au moins un composant est un transistor NMOS (TRN).
  12. 12. Procédé selon les revendications 10 et 11, dans lequel ladite excroissance présente une structure analogue à celle de la région de grille du transistor (TRN) et est réalisée simultanément à ladite région de grille.
  13. 13. Utilisation d'au moins une région de contact (9)traversant une région isolante supplémentaire (4) disposée au dessus d'un composant défavorablement sensible aux contraintes en compression, de la région active (10) logeant au moins partiellement ce composant, et de la région isolante (2), formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4), et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), pour obtenir un relâchement de contraintes en compression dans ladite région active.
  14. 14. Utilisation selon la revendication 13 de ladite au moins une région de contact (9) traversant ladite région isolante supplémentaire (4) comportant une couche isolante inférieure en compression (40), et d'au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40), pour obtenir un relâchement de contraintes en compression dans ladite région active.20
FR1355477A 2013-06-13 2013-06-13 Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication Pending FR3007195A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1355477A FR3007195A1 (fr) 2013-06-13 2013-06-13 Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1355477A FR3007195A1 (fr) 2013-06-13 2013-06-13 Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication

Publications (1)

Publication Number Publication Date
FR3007195A1 true FR3007195A1 (fr) 2014-12-19

Family

ID=49274792

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1355477A Pending FR3007195A1 (fr) 2013-06-13 2013-06-13 Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication

Country Status (1)

Country Link
FR (1) FR3007195A1 (fr)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132032A1 (en) * 2005-12-13 2007-06-14 Chartered Semiconductor Selective stress relaxation of contact etch stop layer through layout design
US20070145522A1 (en) * 2005-12-21 2007-06-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
EP1858067A1 (fr) * 2006-05-19 2007-11-21 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur et son procédé de fabrication
US20080036012A1 (en) * 2006-08-10 2008-02-14 International Business Machines Corporation Strained mosfets on separated silicon layers
US20080179638A1 (en) * 2007-01-31 2008-07-31 International Business Machines Corporation Gap fill for underlapped dual stress liners
US20090001466A1 (en) * 2007-06-28 2009-01-01 International Business Machines Corporation Method of forming an soi substrate contact
US20090079000A1 (en) * 2007-09-21 2009-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20090230439A1 (en) * 2008-03-13 2009-09-17 Yen-Sen Wang Strain Bars in Stressed Layers of MOS Devices
US20090294986A1 (en) * 2008-05-29 2009-12-03 Jiang Yan Methods of Forming Conductive Features and Structures Thereof
US20090309163A1 (en) * 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132032A1 (en) * 2005-12-13 2007-06-14 Chartered Semiconductor Selective stress relaxation of contact etch stop layer through layout design
US20070145522A1 (en) * 2005-12-21 2007-06-28 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
EP1858067A1 (fr) * 2006-05-19 2007-11-21 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur et son procédé de fabrication
US20080036012A1 (en) * 2006-08-10 2008-02-14 International Business Machines Corporation Strained mosfets on separated silicon layers
US20080179638A1 (en) * 2007-01-31 2008-07-31 International Business Machines Corporation Gap fill for underlapped dual stress liners
US20090001466A1 (en) * 2007-06-28 2009-01-01 International Business Machines Corporation Method of forming an soi substrate contact
US20090079000A1 (en) * 2007-09-21 2009-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20090230439A1 (en) * 2008-03-13 2009-09-17 Yen-Sen Wang Strain Bars in Stressed Layers of MOS Devices
US20090294986A1 (en) * 2008-05-29 2009-12-03 Jiang Yan Methods of Forming Conductive Features and Structures Thereof
US20090309163A1 (en) * 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer

Similar Documents

Publication Publication Date Title
FR3011386A1 (fr) Transistor mos a espaceurs d'air
EP2009682A1 (fr) Transistor à effet de champ de type finfet isolé du substrat
EP3502047A1 (fr) Transistor fet à nanofil à resistance de contact reduite
FR2806832A1 (fr) Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
FR3086456A1 (fr) Procede de realisation de transistors superposes
FR3047838A1 (fr) Transistor bipolaire et son procede de fabrication
FR2810157A1 (fr) Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene
EP1788635B1 (fr) Procédé de réalisation de transistor à double grilles auto-alignées par réduction de motifs de grille
EP2763177A1 (fr) Procédé de fabrication d'un transistor MOS à espaceurs d'air
EP2562804A1 (fr) Procédé de réalisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain, et dispositif
FR3073666B1 (fr) Procede de fabrication d'un transistor a effet de champ
EP2685504A1 (fr) Transistor à effet tunnel
FR3007198A1 (fr) Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
EP3442027B1 (fr) Procede de formation de regions d'extension dopees dans une structure a nanofils superposes
EP2263969B1 (fr) Procédé de libération amelioré de la structure suspendue d'un composant NEMS et/ou MEMS
FR3018139A1 (fr) Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
FR3040538A1 (fr) Transistor mos et son procede de fabrication
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
WO2019224448A1 (fr) Transistor a haute mobilite electronique en mode enrichissement
EP3104402B1 (fr) Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d
FR3007195A1 (fr) Transistor nmos a region active a contraintes en compression relachees, et procede de fabrication
FR2858877A1 (fr) Transistor bipolaire a heterojonction
FR2976401A1 (fr) Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication
FR3007196A1 (fr) Transistor nmos a region active a contraintes en compression relachees
FR3053835A1 (fr) Dispositif cascode integre monolithiquement