KR20070061392A - 탄화규소 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치.
탄화규소 반도체 장치, 실리사이드 전극, 도체막, 접촉 모재

Description

탄화규소 반도체 장치 및 그의 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
도1은 관련 기술에 따라서, 장애 원인을 포함하는 저항 접촉의 주요부의 단면도.
도2는 본 발명의 제1 실시예에 따르는, 탄화규소 반도체 장치의 주요부의 단면도.
도3a 내지 도3f는 본 발명의 제1 실시예에 따르는, 탄화규소 반도체 장치의 제조 방법을 보여주는 도.
도4는 본 발명의 제2 실시예에 따르는, 탄화규소 반도체 장치의 주요부의 단면도.
도5a 내지 도5g는 본 발명의 제2 실리예에 따르는, 탄화규소 반도체 장치 제조방법을 보여주는 도.
도6은 본 발명의 제3 실시예에 따르는 탄화규소 반도체 장치의 주요부의 단면도.
도7a 내지 도7h은 본 발명의 제3 실시예에 따르는 탄화규소 반도체 장치의 제조방법을 보여주는 도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
3 : 도체막
5 : 필드 열처리막
6 : 개구부
7 : 쇼트키 전극
8 : 주면 배선
13 : 열산화막
19 : 포토레지스트 패턴
20 : 포토레지스트
21 : 쇼트키 전극 재료
40 : 탄화규소 반도체 장치
51 : 실리사이드 전극
53 : 그라파이트
70 : 유닛셀
본 발명은 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 탄화규소(SiC)는 높은 전기절연 파괴 영역, 높은 포화전자 속력, 고 열전도성, 고내열성, 높은 화학적 안전성, 강인한 기계적 강도 등의 뛰어난 특징을 가지고 있다. 또한, 반도체 탄화규소는 pn 접합을 형성할 수 있으며, 열산화 실리콘막을 성장할 수 있다. 그러므로, 반도체 탄화규소는, Si에 의하여 얻어질 수 없는, 전력 초 저손실 장치, 고주파 전력 증폭 장치, 고온 작동 스위칭 장치 등을 실현하는 반도체 재료이다. 상술된 특징을 갖는 반도체 탄화규소는 이전부터 기대되어 왔으며, 그의 기초 연구가 계속 진행되고 있다. 최근, 큰 구경을 가지며 상대적으로 높은 품질을 갖는 단결정 기판의 산업화로, 상술된 SiC 전자 장치와 그의 각각의 생성 기술은, 일본 특허 공보 No. 2003-318398(=JP2003318398)호에 도시된 바와 같이, 이 반도체 분야에서 열성적으로 개발되고 있다.
상술된 SiC 전자 장치를 제조하기 위해서는, 하나 이상의 저항 접촉을 형성하는 것이 필요하다. 관련 기술에 따라서 상술된 저항 접촉을 형성하기 위하여, 실리사이드 전극은 저항 접촉을 위한 일부분 상에 형성되고 상부 도체막이 그 부분 상에 형성되어서 저항 접촉을 완성한다.
그러나, 관련 기술에 따르면, 접촉 구조를 형성한 후에, 상부 도체막은 급작스럽게 박리(stripping) 되고, 따라서 SiC 전자 장치의 수율을 감소시키거나 또는 SiC 전자 장치가 완성된 후에, 그런 박리장애를 발생시킨다. 또한 상술된 문제는, 접촉이 저항이 아닌 경우에도 나타나는 것으로 기대된다.
본 발명의 목적은, 실리사이드 전극에 증착된 상부 도체막이 박리되지 않는 탄화규소 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상술된 탄화규소 반도체 장치를 제조하는 방법을 제 공하는 것이다.
본 발명의 제1 태양에 따르면, 1)탄화규소 기판; 2) 고상 반응(solid phase reaction)을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재(contact parent material)를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치를 제공한다.
본 발명의 제2 태양에 따르면, 1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치를 제조하는 방법으로서, 1) 탄화규소 기판에 접촉 모재를 증착하는 제1 작업; 2) 접촉 어닐링을 실행하는 제2 작업으로서, i)접촉 모재가 증착된 탄화규소 기판을 가열하고 ii)접촉 모재 및 탄화규소 기판 사이에 고상 반응에 의하여 실리사이드 전극을 형성하는 서브 작업을 포함하는 제2 작업; 3)제2 작업을 통하여 생성된 카본의 적어도 일부분을, 실리사이드 전극의 표면에 석출하여, 실리사이드 전극을 탄소 저함유 실리사이드 전극으로 기능 하도록 하는 제3 작업; 4) 제3 작업에서 실리사이드 전극의 표면에 석출된 카본의 적어도 일부분을 제거하는 제4 작업; 및 5) 제4 작업에서 카본을 제거한 후에, 상부 도체막을, 제3 작업을 통하여 탄소 저함유 실리사이드 전극으로 기능 하는 실리사이드 전극의 표면에 증착하는 제5 작업을 구비하는 탄화규소 반도체 장치를 제조하는 방법을 제공한다.
본 발명의 제3 태양에 따르면, 1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하며, 그 탄화규소 기판은 1)탄화규소 반도체 장치가 수직 쇼트키 다이오드로서 기능하게 구성된 쇼트키 전극을 접촉하는 제1 면, 및 2) 제1 면 반대측에 있는 제2 면으로서, 그 위에 탄소 저함유 실리사이드 전극이 형성된 제2 면을 포함하는 탄화규소 반도체 장치를 제조하는 방법으로서, 1)열산화막으로, 탄화규소 기판의 제1 면 및 제2 면을 커버하는 제1 작업; 2) 제2 작업으로서, i)탄화규소 기판의 제2 면 상에 열산화막의 적어도 일부분을 제거하고, ii) 그에 의하여, 탄화규소 기판의 제2 면을 노출하는 서브 작업을 포함하는 제2 작업; 3) 그렇게 노출된 제2 면 상에 접촉 모재를 증착하는 제3 작업; 4) 접촉 어닐링을 실행하는 제4 작업으로서, i) 접촉 모재가 증착된 탄화규소 기판을 가열하고, ii) 접촉 모재 및 탄화규소 기판 사이에서 고상 반응에 의하여 실리사이드 전극을 형성하는, 서브 작업을 포함하는 제4 작업; 5)실리사이드 전극 표면에, 제4 작업을 통하여 발생된 카본의 적어도 일부분을 석출하여 실리사이드 전극이 탄소 저함유 실리사이드 전극으로 기능하도록 하는 제5 작업; 6) 제5 작업에서 실리사이드 전극의 표면에 석출된 카본 의 적어도 일부분을 제거하는 제6 작업; 및 7)제6 작업에서 카본을 제거한 후에, 제5 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 실리사이드 전극의 표면에 상부 도체막을 증착하는 제7 작업을 구비하며, 또한 8) 제8 작업으로서, i) 탄화규소 기판의 제1 면 상에 열산화막의 열산화막의 적어도 일부분을 제거하고, ii) 그에 의하여 탄화규소 기판의 제1 면을 노출하는 서브 작업을 포함하는 제8 작업, 및 9) 그렇게 노출된 탄화규소 기판의 제1 면에 쇼트키 전극을 형성하는 제9 작업을 구비하는 탄화규소 반도체 장치를 제조하는 방법을 제공한다.
본 발명의 제4 태양에 따라서, 1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하며, 1) 탄소 저함유 실리사이드 전극을 포함하는 소스 전극, 및 2) 탄소 저함유 실리사이드 전극을 포함하는 드레인 전극을 더 구비하며, 수직의 금속 산화 반도체가 되도록 구성된 전계 효과 트랜지스터로서 기능하는 탄화규소 반도체 장치를 제조하는 방법으로서, 1)선택 불순물 이온 주입에 의하여 탄화규소 기판의 제1 면 상에, i) p형 베이스 영역의 전구체 영역, ii) p+형 베이스 영역의 전구체 영역, 및 iii) n+형 소스 영역의 전구체 영역을 연속으로 형성하는 제1 작업; 2) 각 전구체 영역의 열처리(thermal annealing)에 의하여, n+ 형 소스 영역, p형 베이스 영역 및 p+형 베이스 영역을 형성하는 제2 작업; 3)n+ 형 소스 영역, p형 베이스 영역 및 p+ 형 베이스 영역이 형성된 탄화규소 기판의 제1 면을, 제1 열 산화막으로 커버하고, 탄화규소 기판의 제2 면을, 제2 열산화막으로 커버하는 서브 작업을 포함하는 제3 작업; 4) 제4 작업으로서, i) a) n+형 소스 영역 상의 제1 열산화막, 및 b) p+형 베이스 영역 상의 제1 열산화막의 적어도 일부분을 각각 제거하고, ii) 그것에 의하여, n+형 소스 영역 및 p+형 베이스 영역을 노출하고, iii) 그렇게 노출된 n+형 소스 영역 및 그렇게 노출된 p+ 형 베이스 영역 상에 접촉 모재를 증착하는 서브 작업을 포함하는 제4 작업; 5) 제5 작업으로서, i)탄화규소 기판의 제2 면 상에 제2 열산화막의 적어도 일부분을 제거하고, ii)그것에 의하여, 탄화규소 기판의 제2 면을 노출하고 iii) 그렇게 노출된 탄화규소 기판의 제2 면 상에 접촉 모재를 증착하는 서브 과정을 포함하는 제5 작업; 6)제6 작업으로서, i)접촉 모재가 그렇게 증착된 제1 면 및 제2 면을 갖는 탄화규소 기판을 가열하고, ii)접촉 모재 및 탄화규소 기판 사이에서 고상 반응에 의하여, a) n+형 소스 영역 및 p+ 형 베이스 영역에 접촉하는 실리사이드 전극인 소스 전극, 및 b)탄화규소 기판의 제2 면을 접촉하는 실리사이드 전극인 드레인 전극을 형성하는 서브 작업을 포함하는 제6 작업; 7) 실리사이드 전극의 표면에, 제6 작업에서 접촉 어닐링을 통하여 발생한 카본의 적어도 일부분을 석출하고, 그것에 의하여 탄소 저함유 실리사이드 전극으로서 실리사이드 전극을 기능하게 하는 제7 작업; 8) 제7 작업에서 실리사이드 전극의 표면에 석출된 카본의 적어도 일부분을 제거하는 제8 작업; 및 9) 제8 작업에서 카본을 제거한 후에, i) 제7 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 소스 전극의 표면, 및 ii) 제7 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 드레인 전극의 표면의 각각에, 상부 도체막을 증착 하는 제9 작업을 포함하는 탄화규소 반도체 장치를 제조하는 방법을 제공한다.
바람직한 실시예의 설명
관련 기술에 따르는 상술된 문제점을 해결하기 위하여, 본 발명자는 박리장애에 대한 원인에 대하여 전반적인 연구를 실행했다.
먼저, 본 발명자는, 어디에서 박리가 발생하는지를 판단했다. 도1은 그 판단을 위하여 사용된 구조를 보여준다. 도1의 구조는 관련 기술에 따라서 생성되며 박리장애를 포함하는 저항 접촉의 주요부의 단면도를 보여준다. 도1에서, 접촉 모재와 탄화규소 기판(1) 사이에 고상 반응("접촉 어닐링"이라는 가열에 의하여 발생)에 의하여, 그 위에(도1에서는 아래에) 실리사이드 전극(41)이 형성된, n 형 SiC 기판(1)이 제공된다. 또한, 실리사이드 전극(41) 상에(도1에서는 아래에) 상부 도체막(3)이 제공된다.
장애를 발생하는 복수의 샘플을 정밀하게 관찰한 후에, 그 박리는, 도1의 단면도에 도시된 바와 같이, 상부 도체막(3) 및 실리사이드 전극(41) 사이의 계면(또는 "전극-도체 계면(42)"이라 함) 및 실리사이드 전극(41) 내에서 발견되었다. 전극-도체 계면(42)에서의 박리 비율은 비교적 높으며, 구체적으로 말하면, 총 장애의 약 80% 이고, 다른 박리는 실리사이드 내부(43)에서 존재한다.
물리적인 분석 후에, 그라파이트(탄소, C)인 것으로 보이는 석출물(deposit,44)이 박리면(즉, 전극-도체 계면(42) 및 실리사이드 내부(43))으로부터 많은 양이 검출되었다. 또한, 이차 이온 질량 분석기(SIMS)는 실리사이드 전극(41)에서 카본 농도의 비교를 위하여 사용되었다. 박리를 발생하는 박리면(즉 전극-도체 계면(42) 및 실리사이드 내부(43))보다 아래(도1에서는 위)의 카본 농도가, 뜻밖에, 박리 되지 않은 샘플의 카본 농도보다 한자리만큼 작았다.
도면의 야금학적 측면으로부터, SiC와 접촉하는 Ni, Co 등과 같은 접촉 모재는 고온 가열에서 다음의 고상 반응을 행하여, 카바이드를 형성하지 않으면서도 실리사이드를 쉽게 형성한다:
Ni + 2SiC → NiSi2 + 2C (접촉 모재 ; Ni)
상술된 사실과 연구로부터, 박리 장애는 다음의 메커니즘에 의하여 발생된다고 추정된다.
작은 석출물과 같은, 불안정한 과포화 상태에서, 상술된 고상 반응(접촉 어닐링)에 의하여 발생된 카본(C)이 분산하여, 실리사이드 전극(41)의 전체 내부 영역에 존재하게 된다. 상부 도체막(3)이 적층된 후에 카본(C)에 임의의 시뮬레이션이 가해지면, 카본(C)은 빠르게 방출되어서, 전극-도체 계면(42) 및 실리사이드 내부(43)에 집합된다(석출된다). 이 집합체에서, 카본(C)은, 그라파이트인 듯한 석출물(44)로서 층 형태로 존재한다. 이 석출물(44)은 깨지기 쉬운 물질이며, 낮은 접착성을 지니고 있어서, 석출물(44)에 인가되는 약한 응력으로 쉽게 깨지며, 따라서 상부 도체막(3)이 박리된다.
상술된 분석의 결과에 기초하여, 본 발명자는, "상부 도체막을 형성하기 전에, 실리사이드 전극에서 (그라파이트로 보이는 석출물로서)분산된 카본(C)의 초과량을 의도적으로 배출하고 제거하면 상부 도체막의 박리를 억제할 수 있다" 라는 추론에 다다랐다. 다양한 연구 이후에, 본 발명자는, 카본(C)의 초과량을 방출하고 그라파이트로 되는 석출물을 제거하는 몇 가지 방법을 발견했으며, 상술된 방법의 사용으로 추정된 효과를 가져 올 수 있다는 것을 확인했다.
본 발명은 그렇게 완성되었다.
본 발명 하에서, 1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치를 제공한다.
상술된 반응식 "Ni + 2SiC → NiSi2 + 2C"로부터 볼 수 있는 바와 같이, 고상 반응(접촉 어닐링)에 의하여 발생된 카본은, 실리사이드에서 실리콘과 동일한 몰수를 갖는다. 그러므로, 본 발명의 탄화규소 반도체 장치는 i)실리콘 및 ii)발생된 카본의 적어도 일부분을 실리사이드 전극의 외부로 방출 및 제거함으로써, 실리콘보다 적은 몰수를 갖는 카본을 포함한다.
이제부터, 도면을 참조하여, 본 발명의 몇 가지 실시예가 상세하게 설명될 것이다. 다음의 도면에서, 동일한 부분 또는 유사한 부분은, 동일한 또는 유사한 참조번호 혹은 기호에 의하여 설명되며, 그의 설명은, 경우에 따라, 단순화되거나 생략된다. 도면은 개요도이며, 따라서, i)평면도 크기에 비례하는 두께, 또는 ii) 각 층의 두께 비율 등은, 경우에 따라서 사실적이지 않다. 그러므로, 특정 두께 또는 크기는 다음의 설명 참조하여 결정되어야 한다. 또한 도면들 사이의 상대적인 크기 또는 비율은, 경우에 따라서는, 사실적이지 않다.
본 발명의 실시예들은 4H, 6H, 3C, 15R(여기서 H 는 육방정계를 나타내며, C는 등방정계를 나타내며, R은 사방정계를 나타낸다) 등과 같은 결정계의 기판을 포함하는 모든 결정면에 적용할 수 있다. 그러나, 편의상, 이후에는 4H-SiC 기판이 설명될 것이다. 많은 탄화규소 기판 중에서 가장 뛰어난 소자 특징을 가져올 수 있는 것으로, 이후에 설명될 4H-SiC 기판이 가장 전도유망하다.
다음의 설명에서, 다른 특정한 것이 없다면, 그 위에 에피텍셜층, 다른 막 또는 전극이 형성된 SiC 기판을 갖는 것을 "SiC 기판" 또는 단순하게 "기판"이라 한다.
[제1 실시예]
이후에는, 본 발명의 제1 실시예에 따라서, 간단한 저항 접촉을 갖는 탄화규소 반도체 장치(10), 및 그 탄화규소 반도체 장치(10)를 제조하는 방법이 설명된다.
<구조>
도2는 본 발명의 제1 실시예에 따르는, 탄화규소 반도체 장치(10)의 주요부의 단면도를 보여준다. 도2에서, 탄화규소 기판인 n형 4H-SiC 기판(1)을 제공한다. n형 4H-SiC 기판(1)의 접촉 표면의 적어도 표면층이 고농도 n형 불순물로 도핑 된다. 기판(1)은 접촉 어닐링(고상 반응)에 의하여 형성되고, 실리콘 함량(몰수)보다 작은 카본 함량을 갖는, 탄소 저함유 실리사이드 전극(52)(예를들어, NiSi2)으로 형성된 접촉면을 갖는다 몰수에 있어서의 카본 함량은 실리콘 함량보다 1/5 이하이며, 바람직하게는 실리콘 함량의 1/10 이하이다. 실리콘 농도의 1/5 이상인 카본 농도(이 경우에도, 여전히 카본 농도 < 실리콘 농도)는 어느 정도는 본 발명의 효과를 가져와서, (이후에 설명될) 상부 도체막(3)의 박리 장애의 발생을 감소시킬 수도 있다. 그러나, 실리콘 농도의 1/5 이하의 카본 농도는 극히 뛰어난 효과를 보여주며, 또한 상부 도체막(3)의 박리 장애의 발생을 감소, 구체적으로 말하면 2 자리수 감소 또는 그 이상을 감소시킨다.
또한, 탄소 저함유 실리사이드 전극(52)은 20 nm 내지 500 nm의 두께 또는 바람직하게는 50nm 내지 250nm를 가진다.
탄소 저함유 실리사이드 전극(52) 상(도2에서는 아래)에, 상부 도체막(3)이 형성된다. 상부 도체막(3)은 탑재용 금속막(예를 들어, Ti/Ni/Ag 적층막)으로 제조되거나 또는 일련의 테이크아웃 면 상호 연결(Al막 또는 Cu막)으로 제조될 수도 있다.
기판(1)과 상부 도체막(3) 사이에, 저항 접촉이 형성된다.
<방법>
그런 후, 도2에 도시된 탄화규소 반도체 장치(10)를 제조하는 방법이, 도3a 내지 도3f의 횡단면의 단계를 참조하여 설명된다.
여기서, 저 저항 n+형 4H-SiC 기판(1)은, (0001)Si 면인 주표면(1A, 도2의 상부)를 갖는 탄화규소 기판이다. 저 저항 n+형 4H-SiC 기판(1)은 이면측 주 면(1B) 상에(도2에서는 아래), 탑재용 상부 도체막(3)(금속막)을 갖는 저항 접촉이 형성된다. 그러나, 저항 접촉은 저 저항 n+형 4H-SiC 기판(1)의 주면(1A) 상에 형성되어서, 동일한 효과를 발생할 수도 있다.
다음의 설명에서, (단계 I-A) 내지 (단계 I-F) 는 도3a 내지 도3f에 각각 대응된다.
(단계 I-A)
먼저, 접촉을 형성하기 위한 탄화규소 기판인 n형 SiC 기판(n+ 형 4H-SiC)(1) 가 1160℃에서 건식 산화되고, 그것에 의하여 탄화규소 기판의 주 후면(1B) 상에 열산화막이 성장된다. 그런 후, 열산화막은 완충 플루오르화 수소산 용액에 의하여 바로 제거되어서, 탄화규소 기판의 표면층 상에 저품질 결정층을 제거하고 고품질 결정층이 노출된다(도3a), 상술된 희생 산화는 접촉의 저 저항을 얻는데 필수적이지만, 그런 저 저항 접촉이 필요 없다면 생략할 수 있다.
(단계 I-B)
다음, n형 SiC 기판(1)을 초 순수로 헹구고 건조한다. 도3b에 도시된 바와 같이, 접촉 모재(50)는 DC 스퍼터링과 같은 막형성을 통하여 n형 SiC 기판(1)의 전체 이면측 주면(1B) 상에(도3b에서는 아래에) 증착된다. 접촉 모재(50)로 사용되는 것은 Ni, Co 등과 같은 도전재를 포함한다. 접촉 어닐링을 통하여, 상술된 도전재는 실리사이드를 형성하고 그의 부산물로서 카본이 생성된다. 이후의 단계에서는, 편의상, Ni로 제조된 접촉 모재(50)를 기초로하여 설명된다.
접촉 모재(50)의 막 두께는 상부 도체막(3)의 박리에 실질적인 영향을 제공 하는 중요한 요소 중 하나이다. 접촉 모재(50)의 막 두께가 클수록, 이어지는 접촉 어닐링에서 발생된 카본량은 커지며, 결국 막 박리의 큰 위험을 발생한다. 그러므로, 접촉 모재(50)의 막 두께가 작을수록 더 바람직하다. 그러나, 너무 얇은 막두께를 갖는 접촉 모재(50)는 바람직하지 않은데, 이것은, 어떤 감소된 두께에서부터는, 접촉 저항의 급격한 증가를 발생할 수도 있다. 접촉 모재(50)의 막 두께를 감소시키는 과정에서, 접촉 모재(50)의 최적 막 두께는, 접촉 저항이 급격히 증가하기 직전에 발견된다. 예를 들어, 접촉 모재(50)의 최적 막 두께는, 충분히 평편한 접촉 표면에 대해서는 50nm이고, 접촉 표면상에 불규칙성을 갖는 거친 면에 대해서는 약 100nm이다. 접촉 모재(50)의 최적 막 두께는, SiC 기판(1)의 결정 품질, 결정계, 연마(또는 거침)상태 등에 따라서 약간 변화될 수도 있다. 일반적으로, 접촉 모재(50)의 최적 막 두께는 15nm 내지 250nm, 일반적으로 25nm 내지 125nm이다.
(단계 I-C)
다음, 접촉 모재(50)(Ni)의 증착 직후에, 기판(1)은 수분함량 및 산소가 철저하게 제거된 고순수 Ar 분위기에서 1000℃에서 2분 동안 고속 열처리(접촉 어닐링)이 가해지는 고속 열처리 장치(rapid thermal annealer)상에 배치된다. 열처리 이후에, 기판(1)의 이면측 주면(1B) 상에 증착된 Ni막(접촉 모재(50))은 SiC 기판(1)과 고상 반응을 행하여, 도3c에서의 실리사이드 전극(51)으로 변환된다. n+형 SiC 기판(1)과 실리사이드 전극(51) 사이의 계면에는 극히 낮은 접촉 저항이 존재한다. 그러나, 이때, 고상 반응에 의하여 생성된 카본의 초과량이, 실리사이드 전극(51)의 전체 내부영역에 분산된다.
(단계 I-D)
다음, 기판(1)에는 100℃ 내지 600℃의 비산화가스 분위기에서 열처리(표면 석출물 처리)가 가해진다. 실리사이드 전극(51)에서 분산된 불안정한 상태의 카본은 실리사이드 전극(51)의 표면을 향하여 활발하게 이동하여, 도3d에 도시된 바와 같이 그라파이트(53)로서 석출된다. 표면 석출물 처리는, 탄소 저함유 실리사이드 전극(52)에서의 카본 농도가 실리콘 농도의 1/5 이하, 바람직하게는 1/10 이하로 감소될 때까지, 수행된다. 표면 석출물 처리 이후, 실리사이드 전극(51)은 탄소 저함유 실리사이드 전극(52)으로 변환된다.
단계 I-D에서의 열처리에 있어서, 다음의 이유 때문에, 그라파이트(53)는 탄소 저함유 실리사이드 전극(52)의 표면(52S)상에 석출된다. 이유: 이 순간에는, 장애물로서 상부 도체막(3)이 존재하지 않는다, 그러므로, 자유공간을 갖는 표면상에 그라파이트(53)가 석출되는 것이, 고체 내에 그라파이트(53)를 석출하는 것보다 열역학적으로 더 쉽고 안정한다.
여기서, 도3c의 단계 I-C에서 접촉 어닐링을 위한 고속 열처리 장치는 도3d의 단계 I-D에서도 또한 사용될 수 있어서, 단계 I-C 및 단계 I-D를 합리적으로 행할 수 있다.
또한, 다음의 조건(1) 내지 (3)을 부가하는 것은 처리 시간을 감소할 수 있으며, 처리 온도를 감소시키고 또는 그 처리를 확실하게 할 수 있다.
(1) 처리 가스에 수소 또는 헬륨을 첨가
(2) 간헐적으로 온도를 증가 또는 감소
(3) 초음파 진동을 인가
상술된 도에서, 실질적인 표면 석출물 처리 조건의 예로는 순수 수소 가스 분위기에서 20분 동안 400℃(불변량)의 온도를 포함한다.
(단계 I-E)
다음, 도3e에 도시된 바와 같이, 탄소 저함유 실리사이드 전극(52)의 표면 상에 석출된 그라파이트(53)가 편안하게 제거(그라파이트 제거 처리)되어서, 탄소 저함유 실리사이드 전극(52)을 노출시킨다.
그라파이트 제거 처리는 다음의 방법 중 임의의 것을 포함한다.
(1) 마찰 작동법
화학기계적연마(CMP)의 사후처리(세척)에 사용된 것과 유사한 방법. 좀 더 자세하게 말하자면, 순수로 적신 화학적 티슈{예를 들어, 크린룸 스폰지(Clean Room Sponge) 또는 폴리비닐 포르말(polyvinyl formal)로 형성된 PVA[Polyvinyl Alcohol]스폰지(BELLCREAN)}가 탄소 저함유 실리사이드 전극(52)의 표면상에서 그라파이트(53)를 기계적으로 러빙하고 제거하기 위하여 사용된다. 다른 방법으로는, 일반적으로, 용액으로 적셔진 화이버(fiber) 집합체가 그라파이트(53)를 기계적으로 러빙하고 제거하기 위하여 사용될 수 있다. 그러나, 상술된 마찰적인 작동 방법은, 탄소 저함유 실리사이드 전극(52)이 오목한 부분에 형성될 때는 적절하지 않다. 이 경우에는 다음의 방법이 사용된다.
(2) 화학 용액(chemical solution)법
화학 용액으로 그라파이트(53)를 제거하는 방법. 이 방법에서, 그라파이트(53)는 화학 용액 내에서 반드시 용해될 필요는 없으나, 경우에 따라서는 제거를 위하여 화학 용액 내에서 분산되어야 한다. 적절한 화학 용액의 예로서는 플루오르화암모늄 용액, 완충 플루오르화 수소산 용액, "니트릭산 첨가-포스포릭산 아세틱산 혼합물(nitric acid added-phosphoric acid acetic acid mixture" 및 니트로하이드로클로릭산, 포토레지스트의 박리액 등이나, 이것으로 제한되지는 않는다. 탄소 저함유 실리사이드 전극(52)의 표면에 화학 용액을 불어 보내거나 또는 초음파 진동을 공급하면서 화학 용액 용기 내에 기판(1)을 담그는 것이 좀 더 효과적이다.
(3) 산화법
산소 플라즈마, UV(자외선)/오존 등과 같은 활성 산소 분위기 내에, 기판(1)을 배치하여 산화시키도록 함으로써, 기체상태에서 상술된 활성 산소를 사용하여 그라파이트(53)를 제거하는 방법. 리모델링하지 않은 상업화된 포토레지스트 애싱 장치가 산화법을 위하여 사용될 수 있다.
방법 (1) 내지 방법 (3)을 동시에 실행하는 것은 좀 더 효과적으로 그라파이트 제거 처리를 가속화할 수 있다. 예를 들어, 완충 플루오르화 수소산 용액으로 적셔진 화학적 티슈에 의하여 그라파이트(53)를 러빙{즉, 방법 (1)과 방법 (2)를 결합}하는 것은 수십 초 내에 그라파이트 제거 처리를 완료할 수 있다.
(단계 I-F)
탄소 저함유 실리사이드 전극(52) 상의 그라파이트(53)가 제거된 후에, 기 판(1)을 충분히 세척한다. 그런 직후, DC 스퍼터링, 전자빔 진공 증착 등과 같은 막형성 방법을 사용하여, 상부 도체막(3)으로서, 예를 들어, Ti, Ni 및 Ag를, 기판(1)의 탄소 저함유 실리사이드 전극(52)의 표면(52S) 상에(도3f에서는 아래) 연속적으로 증착시킨다. 여기서, 상부 도체막(3)이 패터닝을 요구하면, 포토리소그래피 및 에칭이 연속적으로 실행될 것이다. 이것으로, 저항 접촉의 최종 구조(도3f)가 완성된다. 도3f에서의 최종 구조는, 본 발명의 제1 실시예에 따르는 도2에서의 탄화규소 반도체 장치(10)의 구조와 동일하다.
도2의 구조로부터 명확한 바와 같이, 상부 도체막(3)이 증착된 탄소 저함유 실리사이드 전극(52)은 박리를 발생시키는 카본의 초과량을 실질적으로 포함하지 않으며, 그것에 의하여 그라파이트(53)의 석출을 발생시키지 않고, 따라서 상부 도체막(3)의 박리가 발생 되지 않는다. 다시 말하면, 제1 실시예에 따르면, 다음의 문제, 즉 "상부 도체막(3)이 급작스럽게 박리되고, 그것에 의하여 탄화규소 반도체 장치(10)의 수율이 감소하고, 탄화규소 반도체 장치(10)를 완성한 후에 장애를 유도하게 된다"는 문제를 해결할 수 있다.
박리를 발생하는 카본의 초과량을 포함하지 않는 탄소 저함유 실리사이드 전극(52)은 다음의 방법, 즉 '본 발명의 제1 실시예에 따르는 제조방법에서, 상부 도체막(3)을 형성하기 전에, 실리사이드 전극(51)에서의 카본의 초과량을, 기판(1)의 이면측 주면(1B)(또는 주면(1A)) 상에 그라파이트(53)로서 강제적으로 석출시키고, 그런 후 석출된 그라파이트(53)를 제거하는 방법'에 의하여 형성될 수 있다.
[제2 실시예]
제2 실시예에 따르며, 본 발명은 2 단자형 장치인 수직 쇼트키 다이오드에 적용된다.
<구조>
도4는 본 발명의 제2 실시예에 따르는, 탄화규소 반도체 장치(40)인 수직 쇼트키 다이오드의 주요부의 단면도를 보여준다. 1 x 1019/cm3 이상의 불순물 농도를 갖는 탄화규소 기판인 n+형 단결정 4H-SiC 기판(1)이 제공된다. n+형 단결정 4H-SiC 기판(1)은, 주면(1A, 도4에서 상부)을 가지며, 이 주면은, 약 10㎛의 두께를 가지며 질소 5 x 1015/cm3이 첨가된 제1 n-형 에피텍셜층(4)이 호모-에피텍셜 성장된 (0001)Si면이다.
n-형 에피텍셜층(4)의 표면층의 임의의 영역에, 각각 2㎛의 폭을 갖는, 환형의 p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)이, 이온 주입 및 활성 어닐링을 통하여 2㎛의 거리로 형성된다. 전계 완화영역(9a1, 9a2, 9a3 내지 9an)의 수(n)는 역블로킹전압에 따라서 변화하는데, 예를 들어, 1000V의 역불로킹 전압에 대하여 5(n=5)이다.
개구부(6)를 갖는 필드 유전막에피텍셜은 기판(1)의 주면(1A)을 커버한다. n-형 에피텍셜층(4)과 접촉하는 쇼트키 전극(7)은 개구부(6)의 바닥면 상에 배치되고, n-형 에피텍셜층(4)과 쇼트키 정합을 형성한다. 쇼트키 전극(7)의 외단부는 p형 전계 완화영역(9a1, 최내부 p형 환형영역) 상에 배치된다. 쇼트키 전극(7)을 기 계적으로 전기적으로 접촉하는 주면 상호 연결(8)은 필드가 개구부(6)로 들어가지 않게 봉쇄되도록 배치된다. 도4의 평면도에서, 주면 상호 연결(8)의 외단부는 쇼트키 전극(7)의 외단부 외부에 배치되고, p형 전계 완화영역(9a1)의 외단부 내부에 배치되도록 설계된다.
기판(1)의 이면측 주면(1B) 상에 배치된 탄소 저함유 실리사이드 전극(저항 전극, 52)이 제공된다. 탄소 저함유 실리사이드 전극(52) 상에(도4에서는 아래에), 다이 본딩을 위하여 상부 도체막(3)이 이면측 주면(1B) 상에(도4에서 아래에) 배치된다.
쇼트키 전극(7)과 상부 도체막(3) 사이에서 정류 특성이 발생되고, 탄화규소 반도체 장치(40)가 제2 실시예에 따라서, 수직 쇼트키 다이오드로서 기능한다.
<방법>
다음, 도5a 내지 도5g 의 단면 단계를 참조하여, 도4에 도시된 탄화규소 반도체 장치(40)를 제조하는 방법이 설명된 것이다. 다음의 설명에서, (단계 II-A) 내지 (단계 II-G)는 각각 도5a 내지 도5g 에 대응된다.
(단계 II-A)
먼저, n+형 4H-SiC 기판(1)이 제조(구입)되며, 이것은 약 10㎛의 두께를 갖는 n-형 에피텍셜층(4)이 호모-에피텍셜적으로 성장된 주면(1A)을 갖는 탄화규소 기판이다. 다음, 도5a 에 도시된 바와 같이, p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)은, 고온 선택 이온 주입에 의하여, n-형 에피텍셜층(4)의 표면 상에 형성된다.
상술된 작업을 위하여, 먼저, 약 1.5의 두께를 갖는 SiO2막이, 화학기상증착(CVD)에 의하여 기판(1)의 전체 주면(1A) 상에 증착된다. 다음, 고농도 불순물층을 형성하기 위한 영역 상에 SiO2막이, 포토리소그래피(포토레지스트를 사용하여 패터닝함) 및 건습식 에칭 기술에 의하여 선택적으로 제거된다. 여기에서, 건습식 에칭 기술은, 반응성 이온 에칭(RIE), 유도 결합 플라즈마(ICP) 에칭 등과 같은 이방성 건식 에칭에 의하여 SiO2 막의 제거시에 다음의 작업을 갖는 합성 에칭 기술이다: 플라즈마 손실로부터 기판(1)의 주면(1A)을 유지하기 위하여, 건식 에칭은, SiO2막이 완전히 제거된 후에 바로 정지되고, 그런 후, 그 나머지는 완충 플루오르화 수소산 용액 등을 사용하여 습식 에칭에 의하여 제거된다.
SiO2막을 에칭한 후에, 포토레지스트를 기판(1)으로부터 제거하고, 이어서 충분한 세척을 행한다. 그런 후, 기판(1)의 주면(1A) 상에, 10nm 내지 30nm의 두께를 갖는 얇은 SiO2 막이 저압 화학기상증착(LPCVD)에 의하여 증착되고, 그것에 의하여 전체 SiO2 막이 형성된다.
상술한 바와 같이 이온 주입 마스크의 형성 이후에, Al+ 이온의 다단계 이온 주입이 기판(1)의 주면(1A) 상에 실행되고, 그것에 의하여 p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)의 전구체 영역(9ap1, 9ap2, 9ap3 내지 9apn)을 형성한다. p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)을 위한 이온 주입 조건의 예는 아래에 도시된다.
p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)을 위한 이온 주입 조건:
기판(1)의 온도 700℃
가속 에너지(voltage)/Dose
제1 상태 300 keV/8.3 x 1015/cm2
제2 상태 190 keV/3.2 x 1015/cm2
제3 상태 150 keV/2.1 x 1015/cm2
제4 상태 100 keV/1.9 x 1015/cm2
제5 상태 60 keV/1.7 x 1015/cm2
제6 상태 30 keV/9.4 x 1014/cm2
이온 주입의 완료 이후에, 기판(1)은 완충 플루오르화 수소산 용액에 담기고, 그것에 의하여 주면(1A) 및 이면측 주면(1B) 상의 모든 SiO2막(마스크막 및 관통막)을 제거하고, 이어서 건조를 행한다. 다음 활성 어닐링이 p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)이의 전구체 영역(9ap1, 9ap2, 9ap3 내지 9apn)을 활성화하기 위하여 약 1분 동안 1650℃의 온도에서 고순수 Ar 분위기에서 수행되고, 그것에 의하여 p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)이 형성된다. 이것으로 도5a 에 도시된 구조가 형성된다.
(단계 II-B)
다음, p형 전계 완화영역(9a1, 9a2, 9a3 내지 9an)의 활성 이후에, 기판(1)은 충분하게 세척되고 건조되어서, 건조 산소 분위기에서 1100℃에 희생 산화가 수행되고, 그에 의하여 기판(1)의 주면(1A) 및 이면측 주면(1B) 양자 상에 열산화막이 성장된다. 다음, 기판은 완충 플루오르화 수소산 용액에 담기고, 그것에 의하여 기판(1)의 주면(1A) 및 이면측 주면(1B) 상의 열산화막(희생 산화)이 제거된다. 열산화막은 50nm 보다 작은 두께 또는 바람직하게는 5nm 내지 20 nm의 두께를 갖는다.
기판(1) 표면의 희생 산화 이후에, 기판(1)은 충분히 세척되고, 건조 산소 분위기에서 1100℃에서 열산화가 수행되고, 그것에 의하여 기판(1)의 전체 주면(1A) 및 전체 이면측 주면(1B)의 양자 상에 열산화막(5nm 내지 20nm의 두께를 가짐)이 성장한다. 다음, SiO2막(600nm의 두께)이, 상압화학기상증착(APCVD) 등을 사용함으로써 열산화막 상에 증착되어서, 도5b에 도시된 바와 같이, 열산화막과 APCVD-SiO2막을 포함하는 2층 구조의 필드 유전막(5)을 형성한다. 기판(1)의 이면측 주면(1B) 상에는, 또한 열산화가, 100nm 이상의 두께를 갖는 열산화막탄화규소를 형성한다.
필드 유전막(5)의 하부층인 열산화막(5a)은, SiC 기판(1)의 필드 유전막(5) 및 주면(1A) 사이의 계면을 안정화시키고, 수직 장치(탄화규소 반도체 장치(40))의 고전압 성능을 증가시키고, 고전압 성능의 변화를 억제하는 효과를 가져온다. 기 판(1)의 이면측 주면(1B)의 열산화막(13)은 기판(1)의 이면측 주면(1B)의 낮은 품질의 결정층을 제거하여, 접촉 저항을 감소시킨다.
(단계II-C)
다음, 보호 포토레지스트가 필드 유전막(5) 상에 제공되고, 그런 후, 기판(1)이 완충 플루오르화 수소산 용액에 담긴 다음, 이면측 주면(1B) 상에 형성된 열산화막(13)이 제거되어서, 기판(1)의 이면측 주면(1B)을 노출한다. 다음, 기판(1)은 초순수로 충분히 세척되고 충분히 건조된다. 다음, 접촉 모재가 DC 스퍼터링 등과 같은 막 형성 방법에 의하여 기판(1)의 노출된 주후부(1B)에 진공 증착된다. 이 경우에는, 기판(1)의 이면측 주면(1B)의 주변이 저항 전극 모재가 부착되지 않도록 하는 방법으로, 새도우 마스커 등을 사용하여 진공 증착을 실행하는 것이 바람직하다. 접촉 모재의 예로서는 100 nm의 두께를 갖는 Ni, Co 등을 포함한다.
접촉 모재의 진공 증착 이후에, 기판(1)은 특정한 포토레지스트 박리액에 담기고, 그것에 의하여 보호 포토레지스트를 완전히 박리한다. 다음, 기판(1)은 충분히 세척되고, 헹군 후, 건조를 수행한다. 이 직후, 기판(1)은 급속 열 처리 장치 내에 배치되어서, 2분 동안 1000℃의 고순수 Ar 분위기에서 급속 열처리(접촉 어닐링)를 가한다. 급속 열처리에 의하여, 기판(1)의 이면측 주면(1B) 상에 증착된 접촉 모재(Ni 막 등)는 도5c에 도시된 바와 같이, n+ 형 SiC 기판(1)의 이면측 주면(1B)과 고상 반응을 행하여, 카본의 초과량을 포함하는 실리사이드 전극(51)으로 변환되어서, 기판(1)에 대하여 극히 낮은 접촉 저항을 나타낸다. 얻어진 실리 사이드 전극(51)의 접촉 저항은 10-6Ωcm2 (0.000001Ωcm2 내지 0.00001Ωcm2 )이하의 크기를 가지며, 이것은 쇼트키 다이오드(탄화규소 반도체 장치(40))의 저항과 비교하여 무시할 정도로 작다.
(단계 II-D)
다음, 제1 실시예에 따르는 표면 석출물 처리 단계(도3d) 및 그라파이트 제거 처리 단계(도3e)가 똑같이 수행된다. 그것에 의하여, 도5d에 도시된 바와 같이, 카본의 초과량을 포함하는 실리사이드 전극(51)이 탄소 저함유 실리사이드 전극(52)으로 변환되며, 탄소 저함유 실리사이드 전극(52)의 표면(52S)에(도5d에서는 아래에) 석출된 그라파이트(53)가 제거된다.
(단계 II-E)
다음, 탄소 저함유 실리사이드 전극(52)을 형성한 후에, 기판(1)의 주면(1A)에 포토리소그래피가 가해져서, 필드 유전막(5)의 표면에 개구부필드 유전막를 개구하는 포토레지스트 패턴탄화규소를 형성한다.
다음, 포토레지스트(20)는 기판(1)의 이면측 주면(1B)에 인가되고, 탄소 저함유 실리사이드 전극(52)을 완전히 커버하여 보호한다. 다음, 주면(1A) 상의 포토레지스트 패턴(19) 및 이면측 주면(1B) 상의 포토레지스트(20)에 포스트 베이크(post-bake)가 가해진다. 다음, i) 완충 플루오르화 수소산 용액을 사용하는 습식 에칭 또는 ii)상술된 건습식 에칭이 수행된다(단계 II-A 참조). 다음, 개구부(6)는 필드 유전막(5)에 형성되어서, 개구부(6)(개구에칭)의 바닥에서 n-형 에피 텍셜층(4)을 노출시킨다.
상술된 방법으로, SiC 에피텍셜층(4)이 개구부(6)를 통하여 노출된다. 다음, 기판(1)은 초순수로 충분히 헹궈지고 건조된다. 이 직후, 기판(1)이 고진공 전자빔 진공 증착기에 즉시 설치되어서, 기판(1)의 전체 주면(1A) 상에 바람직한 쇼트키 전극 재료탄화규소탄화규소50nm 의 두께)가 형성된다. 이것으로, 도5e 에 도시된 기판이 형성된다. 쇼트키 전극 재료(21)는 초순수 또는 포토레지스트 박리 용액을 가지고 산화되거나 또는 용해될 것 같은, Ti 및 Al 같은 재료를 포함하며, 산화를 방지하기 위한 도체막(예를 들어, 50nm 내지 150 nm의 두께를 갖는 Pt)이 또한 쇼트키 전극 재료(21) 상에 연속적으로 형성된다.
(단계 II-F)
다음, 기판(1)이 특정한 포토레지스트 박리 용액에 담겨서, 주면(1A)상의 포토레지스트 패턴(19)과 이면측 주면(1B) 상의 포토레지스트(20)를 완전히 제거한다. 도5f는 박리 용액을 초순수 등으로 충분히 헹군 후, 기판(1)을 건조한 기판(1)의 단면 형상을 보여준다. 도5f로부터 명백한 바와 같이, 쇼트키 전극(7)이 개구부(6)의 바닥(n-형 에피텍셜층(4)의 표면)에만 존재하고, 포토레지스트 패턴(19) 상의 쇼트키 전극 재료(21)는 용해된 포토레지스트 패턴(19)과 함께 제거된다. 여기서, 산화를 방지하기 위한 상술된 도체막(예를 들어, 50nm 내지 150nm의 두께를 갖는 Pt)이 쇼트키 전극 재료(21) 상에 연속적으로 증착되는 경우에, 쇼트키 전극(7)과 동일한 구성을 갖는 도체막이 쇼트키 전극(7) 상에 적층된다.
(단계 II-G)
다음, DC 마그네트론 스퍼터링 등이, 기판(1)의 전체 주면(1A) 상에 두꺼운 표면 상호 연결 재료를 진공 증착하기 위하여 사용된다. 다음, 표면 상호 연결 재료는 공지된 포토리소그래피, RIE 등과 같은 건식 에칭으로 패턴 되어, 주면 상호 연결(8)을 형성하고, 도5g에 도시된 구조가 된다. 표면 상호 연결 재료의 예로는 Ti(50 nm 두께) 및 Al(2㎛ 두께)을 연속적으로 진공 증착시킴으로써 형성된 적층막을 포함한다.
(단계 II-H)
마지막으로, 세척되고 건조된 기판(1)의 전체 후면(1B)(즉, 탄소 저함유 실리사이드 전극탄화규소의 표면(52S))상에, 다이 본드 장착 등에 사용되는 도전재가 DC 마그네트론 스퍼터링 등을 사용함으로써 진공-증착되어서, 이면측 주면(1B) 상에 상부 도체막(3)을 형성하여, 도4에 도시된 바와 같은 최종 구조를 갖는 쇼트키 다이오드를 완성한다. 상부 도체막(3)의 예로서는, Ti(50 nm 두께), Ni(100 nm의 두께) 및 Ag(150 nm의 두께)가 연속적으로 적층된 Ti/Ni/Ag막을 포함한다. 그러나, 본 발명은 이것으로 한정되지 않는다.
상술된 것으로부터 명확한 바와 같이, 마찬가지로, 제2 실시예에 따르면, 이면측 주면(1B) 상에(도4에서는 아래) 배치되고 상부 도체막(3)이 증착된 낮은 카본 함랑 실리사이드 전극탄화규소는, 박리를 발생하는 카본의 초과량이 없는 막이다. 그러므로, 그라파이트(53)는 탄소 저함유 실리사이드 전극(52) 내에, 또는 실리사이드 전극(52)과 상부 도체막(3) 사이의 계면에 석출되지 않는다. 그러므로, 상부 도체막(3)이 박리되지 않는다. 다시 말하면, 제2 실시예에 따르면, 다음의 문제 점, 즉 "상부 도체막(3)이 갑자기 박리되어서, 탄화규소 반도체 장치(40)의 수율을 감소시키고, 탄화규소 반도체 장치(40)가 완성된 후에 장애를 유도한다"는 문제점을 해결할 수 있다.
박리를 발생시키는 카본의 초과량을 포함하지 않는 탄소 저함유 실리사이드 전극(52)은 다음의 방법을 통하여 형성될 수 있는데, 즉, 본 발명의 제2 실시예에 따르는 제조방법에 있어서, 상부 도체막(3)을 형성하기 전에, 실리사이드 전극(51) 내의 카본의 초과량을, 기판(1)의 이면측 주면(1B)(또는 주면(1A)) 상에 그라파이트(53)로서 강제적으로 석출시키고, 그런 후 석출된 표면 그라파이트(53)를 제거한다.
본 발명의 제2 실시예에 따르는 반도체 장치(40) 및 그의 제조방법에 기초하여, 수직의 쇼트키 다이오드의 1000개의 샘플이 제조되었으며, 이들 각각은 약 1x 1 mm2의 쇼트키 전극(7) 면적을 갖는다. 1000개의 샘플 중 어디에도 상부 도체막(3)의 장애 형태(박리)가 존재하지 않았다.
[제3 실시예]
본 발명의 제3 실시예에 따르면, 3 단자 스위칭 장치의 형태인 수직 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)가 제조된다. 또한, 본 발명의 제3 실시예에 따라서, 3-단자 스위칭 장치는 SiC 기판(71)의 주면(71A) 및 이면측 주면(71B)의 양자 상에 실리사이드 전극형 저항 접촉을 갖는다.
<구조>
도6은, 본 발명의 제3 실시예에 따라서, 탄화규소 반도체 장치(200)인 SiC 반도체 MOSFET의 유닛셀(70)의 주요부의 단면도이다. 유닛셀(70)은 활성 영역의 최소 유닛이다. 전력 소자에서, 많은 유닛셀(70)이 보다 많은 전류를 위하여 종적 및 횡적으로 배열된다. 이후에, 참조번호 70은 활성 영역 및 유닛셀의 양자를 나타내기 위하여 사용된다.
고농도 불순물이 첨가된 탄화규소 기판인 n+ 형 단결정 4H-SiC 기판(71)이 제조된다. n+형 단결정 4H-SiC 기판(71)은, 두께 약 10㎛를 가지며, 질소 1x10-16/cm3가 첨가된 n-형 에피텍셜층(72)이 호모-에피텍셜 성장된 주면(71A)(도6에서 상부)을 갖는다. 4H 이외에, 6H, 3C, 15R 등과 같은 모든 결정계가 SiC 기판(71)에 사용될 수 있다.
n-형 에피텍셜층(72)의 표면층의 임의의 영역에, n-형 에피텍셜층(72)의 불순물 농도보다 높은 불순물 농도를 갖는 p형 불순물이 첨가된 p형 베이스 영역(73a, 73b)이 서로 분리되어 있다.
p형 베이스 영역(73a, 73b)의 표면층의 임의의 영역에, n+형 소스 영역(고농도 불순물층, 74a, 74b)이, 두께에서는 p형 베이스 영역(73a, 73b)보다 작고, 첨가된 불순물의 농도에서는 p형 베이스 영역(73a, 73b)보다 크게 각각 형성된다. p형 베이스 영역(73a, 73b)의 일부분 및 n+형 소스 영역(74a 74b)의 외부표면층 상에, 고농도 p형 불순물이 첨가된 p+형 베이스 영역(75a, 75b)이 각각 제공된다. 더 큰 불순물 농도의 견지에서, n+형 에피텍셜층(72), p형 베이스 영역(73a, 73b) 및 n+ 형 소스 영역(74a, 74b)이 이 순서로 정렬된다.
즉, SiC 기판(71)의 주면(71A)은 상술된 불순물층을 가지고 형성되어 있다. 주면(71A) 상에는, 게이트 산화막(75, gate oxide film)이 제공된다. 게이트 산화막(75) 상에는, 도전성 다결정실리콘으로 제조된 게이트 전극(76)이 제공된다. 게이트 전극(78)의 측면 및 상면에는, 다결정 실리콘 열산화막(77)이 제공된다. 게이트 산화막(75) 및 다결정 실리콘 열산화막(77) 상에는, 층간 유전막(78)이 제공된다.
SiC 기판(71)의 주면(71A) 상의 n+형 소스 영역(74a, 74b) 및 p+형 베이스 영역(75a,75b)을 걸치는 범위에서 관통하도록 하는 방법으로 층간 유전막(78) 및 게이트 산화막(75)에 개구된 소스 창(79a, 79b)가 제공된다. 소스 창(79a, 79b)의 바닥에는 제1 탄소 저함유 실리사이드 전극으로서 각각 기능하는 소스 전극(80a, 80b)이 각각 제공된다. 소스 전극(80a, 80b)은, 양 이극 영역, 즉 n+형 소스 영역(74a, 74b) 또는 p+형 베이스 영역(75a, 75b)에 동시에 저항 접촉을 제공할 수 있다. n+형 소스 영역(74a, 74b) 또는 p+형 베이스 영역(75, 75b)은 외부 회로 또는 동일 기판(71) 상의 다른 회로 소자로 상호 연결하기 위한 상부 도체막의 형태인 주면 상호 연결(82)이 제공된다.
반면, 기판(71)의 이면측 주면(71B) 상에(도6에서는 아래에) MOSFET 셀의 드레인에 저항 접촉을 제공하기 위한 제2 탄소 저함유 실리사이드 전극으로서 기능하는 드레인 전극(81)이 제공된다. 드레인 전극(81) 상에(도6에서는 아래에)는, 다이 본딩을 원활하게 수행하기 위하여 이면측 주면 상호 연결(61)(상부 도체막의 종 류)이 제공된다.
상술된 구조에서, 실리콘 카보이드 반도체 장치(200)가 본 발명의 제3 실시예에 따라서, 수직의 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)로서 기능한다.
<방법>
다음, 도6에 도시된 실리사이드 카바이드 반도체 장치(200)(4H-SiC 기판을 사용하는 MOSFET)를 제조하기 위한 방법이, 도7a 내지 도7h에서의 횡단면의 단계를 참조하여 설명될 것이다. 다음의 설명에서, (단계 III-A) 내지 (단계 III-H)가 도7a 내지 도7h에 각각 대응한다.
(단계 III-A)
먼저, n+형 4H-SiC 기판(71)이 제조(구입)되는데, 이것은, 약 10 ㎛의 두께를 갖는 n-형 에피텍셜층(72)이 호모-에피텍셜 성장된 주면(71A)을 갖는 탄화규소 기판이다. 다음, 제2 실시예에 따르는 (단계 II-A)에서의 고온 선택 이온 주입에 의하여, p형 베이스 영역(73a,73b)을 위한 전구체 영역(73ap, 73bp), p+형 베이스 영역(75a,75b)를 위한 전구체 영역(75ap,75bp) 및 n+ 형 소스 영역(74a,74b)을 위한 전구체 영역(74ap, 74bp)이 임의의 영역에 연속적으로 형성된다. 각 영역(73a, 73b, 74a, 74b, 75a, 75b)에 대한 이온 주입 조건의 예가 다음에 도시된다.
p형 베이스 영역(73a, 73b)을 위한 이온 주입 조건 :
불순물 Al+ 이온
기판(71)의 온도 750℃
가속에너지(voltage)/도즈 360 keV/5 X 1013/cm2
p+ 형 베이스 영역(75a, 75b)을 위한 이온 주입 조건
이온 Al+
주입 온도 750℃
가속 에너지(voltage)/도즈
30 keV 1.0 x 1015/cm2
50 keV 1.0 x 1015/cm2
70 keV 2.0 x 1015/cm2
100 keV 3.0 x 1015/cm2
n+ 형 소스 영역(74a, 74b)을 위한 이온 주입 조건
이온 P+(인)
주입 온도 500℃
가속 에너지(voltage)/도즈
40 keV 5.0 x 1014/cm2
70 keV 6.0 x 1014/cm2
100 keV 1.0 x 1015/cm2
100 keV 2.0 x 1015/cm2
고온 이온 주입의 완료 후, 기판(71) 상에 형성된 최종 이온 주입 마스크를 완충 플루오르화 수소산 용액에 담가서, 마스크를 제거한 후, 기판(71)을 충분히 세척하고 건조한다. 활성 어닐링은, 기판(71)의 주면(71A) 상의 모든 전구체 영역(73ap, 73bp,74ap,74bp 및 75ap,75bp)을 동시적으로 활성하기 위하여 실행되어서, p형 베이스 영역(73a, 73b), n+형 소스 영역(74a,74b) 및 p+형 베이스 영역(75a,75b)을 형성한다. 도7a 는 단계 III-A 에서의 구조를 보여준다.
이 활성은 다음의 방법으로 실행된다 : 고순수 카본 서셉터 상에, 기판(71)이 주면(71A)이 위로 향하도록(즉 이면측 주면(71B)이 서셉터와 접촉하도록) 돌려져서 배치되고, 그런 후 급속 열처리가 고순수 비활성 기체(예를 들어, Ar) 분위기 또는 실란을 약간 포함하는 고순수 비활성 기체 분위기에서, 1분 내지 수분 동안 1600℃에서 주입된다.
(단계 III-B)
기판(71)의 주면(71A)의 불순물층의 활성 후에, 기판(71)은 충분하게 세척되고 건조된다. 그런 후, 기판(71)은 건조 산소 분위기의 1100℃에서 희생 산화가 가해져서, 기판(71)의 주면(71A) 상에 열산화막을 성장시킨다. 그런 후, 기판(71)을 완충 플루오르화 수소산 용액에 담가서, 기판(71)의 주면(71A) 상에 열산화막을 제거한다(희생 산화). 열산화막은 50nm보다 작은 두께를 가지거나, 또는 바람직하게는 5nm 내지 20nm의 두께를 갖는다. 희생 산화는 기판(71)의 주면(71A)으로부 터, 탄화규소 반도체 장치(200)에 장애를 발생시키는 오염층 및 부정합층을 적절하게 제거할 수 있다.
희생 산화 이후에, 기판(71)은 충분히 세척되고, 건조 산소 분위기에서 1100℃에서 열산화되어서, 기판(71)의 전체 주면(71A) 및 전체 이면측 주면(71B) 상에 열산화막(약 5nm 내지 20nm의 두께)을 성장시킨다. 다음, 기판(71)의 주면(71A) 상에, 두꺼운(600nm의 두께) SiO2 막이 상압화학기상증착(APCVD) 등을 사용하여 증착되어서, 도7b에 도시된 바와 같이, 열산화막(100A)과 APCVD-SiO2막(100B)을 갖는 2층 전계 유전막(100)을 형성한다. 열산화는 또한 이면측 주면(71B) 상에 100nm 이상의 두께를 갖는 일시적인 열산화막(97)을 형성한다.
도7b에서 전계 유전막(100)의 하부층인 열산화막(100A)은 전계 유전막(100) 과 SiC 기판(71)의 주면(71A) 사이의 계면을 안정화시키고, 수직 장치(탄화규소 반도체 장치(200)의 높은 전압 성능을 증가시켜서, 수직 장치의 변화를 억제한다.
(단계 III-C)
다음, 공지된 포토리소그래피 및 공지된 습식 에칭(또는 상술된 건습식 에칭-단계 II-A 및 단계 II-E 참조)을, 기판(71)의 주면(71A) 상의 필드 유전막(100)을 선택적으로 에칭하기 위하여 사용하여, 필드 유전막(100)을 제거하여, 제거된 필드 유전막(100)으로, i)필드 영역 및 ii)활성 영역(70)(도6)을 형성한다. 일시적인 열산화막(97)은, 습식 에칭 이후에 없어진다. 도7c의 단계 III-C에서의 활성 영역(70)은 도7b에서의 단계 III-B와 실질적으로 동일한 구조를 갖는다. 그러나, 이러한 경우, 활성 영역(70) 이외의 영역은 필드 유전막(100)을 가지며, 도7c에서의 전체 SiC 기판(71)은 도7b의 구조와는 다르다.
다음, 기판(71)은 충분히 세척된다. 세척의 최종단계에서, 활성 영역(70)의 표면상에 생성된 화학적 산화막(SiO2)을 제거하기 위하여, 기판(71)을 완충 플루오르화 수소산 용액에 5초 내지 10초 동안 담그고, 완충 플루오르화 수소산 용액을 초순수로 완전히 헹군 후, 건조, 및 즉시 열산화를 행하여, 활성 영역(70)의 기판(71)의 주면(71A) 상에 게이트 산화막(75)(예를 들어, 40nm의 두께)을 성장시킨다. 게이트를 산화시킴으로써, 일시적인 열산화막(98)(일시적인 열산화막(97) 이후의 또 다른 일시적인 열산화막)이 이면측 주면(71B)에 형성된다. 게이트 산화 조건은 상술된 것으로 한정되지 않으나, 예를 들어, 온도 1160℃에서의 건조 산화는 바람직하다. 여기서의 주요점은, 열산화 온도를, 다음의 단계에서의 임의의 다른 열처리 온도보다 높게 설정해야 한다는 것이다.
다음, 300nm 내지 400nm의 두께를 갖는 다결정 실리콘막(84)은, 기판(71)의 전체 주면(71A) 및 전체 이면측 주면(71B) 상에, 실란 원료를 사용하는 저압 CVD(600℃ 내지 700℃의 성장 온도)를 통하여 형성된다. 그런 후, i)염화포스포릴(phosphoryl chloride)이라고도 하는 산화염화인(POCl3) 및 ii) 산소를 사용하는, 공지된 열확산(900℃ 내지 950℃의 처리온도)을 사용하여, P(인)을 다결정 실리콘막(84)에 첨가하여, 다결정 실리콘막(8)에 도전성을 제공한다. 그런 후, 포토레지스트를 기판(71)의 주면(71A)에 도포하고, 기판(71)의 주면(71A)측 상에 다결정 실 리콘막(84)의 불필요한 부분을, i) 포토리소그래피 및 ii) 에칭제로서 C2F6 및 산소를 사용하는 반응성 이온 에칭(RIE)를 사용하여 제거함으로써, 게이트 전극(76)을 형성하고, 도7c에 도시된 구조를 얻는다.
(단계III-D)
다음, 에칭 이후의 기판(71)을 충분히 세척하고 충분히 깨끗하게 한 후, 건조 산소 분위기에서 900℃에서 열산화를 수행하여, 게이트 전극(76) 상에 다결정 실리콘 열산화막(77)을 생성하고, 이면측 주면(71B)의 다결정 실리콘막(84)의 표면 상에(도7d에서는 아래에) 다결정 실리콘 열산화막(85)을 생성한다.
다음, 도7d에 도시된 바와 같이, 층간 유전막(78)을 기판(71)의 전체 주면(71A) 상에 증착시킨다. 층간 유전막(78)의 적절한 예로서,
i) 원료로서 실란 및 산소를 가지고 APCVD 에 의하여 형성된 약 1㎛ 두께의 SiO2막[NSG(None-doped Silicate Glass)],
ii)인이 첨가된 포스포르-실리케이트 글라스(PSG), 및
iii)상술된 ii)에 보론이 첨가되어 형성된 보론 포스포르 실리케이트 글라스(BPSG)
iv) 등이며, 그러나 상술된 것으로 제한되지 않음
다음, 기판(71)은 일반 확산로(diffusion furance)에 놓여서 수십 분 동안 N2 분위기에서 무풍 열처리가 가해져서, 층간 유전막(78)의 농도를 증가시킨다. 상술된 열처리 온도는 예를 들어, 900℃ 내지 1000℃로부터 적절하게 선택된, 게이트 유전막을 형성(열산화)하기 위한 온도보다 낮다.
(단계 III-E)
다음, 공지된 포토리소그래피 및 건습식 에칭(단계 II-A, 단계 II-E 및 단계 III-C 참조)이, 소스 창(79a,79b) 및 게이트 창(활성 영역(70)의 외부에 있기 때문에, 도7e에 도시되지 않음)를, 기판(71)의 주면(71A) 상에 배치된 층간 유전막(78) 및 게이트 산화막(75) 내에 각각 개구하기 위하여 사용된다. 이 경우에, 기판(71)의 이면측 주면(71B) 상의 다결정 실리콘 열산화막(85)이 또한 동시에 제거된다.
에칭 이후에, 포토레지스트 마스크가 도포된 기판(71)을 충분히 초순수로 헹구고 건조시킨다. 그런 후, 즉시 전자빔 진공 증착, DC 마그네트론 스퍼터링 등과 같은 막 형성을 사용하여, 접촉 모재(87a,87b)를 기판(71)의 전체 표면(71A)상에 진공-증착한다. 다음, 포토레지스트를 도7e에서 도시한 바와 같이 박리하고, 각각의 소스 창(79a,79b)의 바닥 및 게이트 창(활성 영역(70)의 외부에 있기 때문에 도7e에 도시하지 않음)의 바닥에만 접촉 모재(87a,87b)를 유지한다. 접촉 모재(87a,87b)의 예로서 Ni, Co 등(50nm 두께)을 포함하지만, 이것으로 한정되지는 않는다.
(단계 III-F)
다음, 기판(71)을 중분히 세척하고 건조하고, 1㎛ 이상의 두께를 갖는 보호레지스트 재료(포토레지스트 사용됨)가 전체 주면(71A)에 도포 된 후, CF4 및 O2로 건식 에칭을 수행하여, 이면측 주면(71B) 상의 다결정 실리콘막(84)을 완전히 제거 한다. 그런 후, 기판(71)을 완충 플루오르화 수소산 용액에 담그고, 그것에 의하여 이면측 주면(71B) 상의 SiO2막을 제거하여, 기판(71)의 후면(71B) 상의 깨끗하게 된 결정면을 노출한다.
다음 보호 레지스트 재료가 도포된 주면(71A)을 갖는 기판(71)을 충분히 세척하고 건조하여, 고진공 증착기 내에 빠르게 설치하여, 기판(71)의 후면(71B) 상에 바람직한 접촉 모재(89)를 진공-증착한다. 이면측 주면(71B)를 위한 접촉 모재(89)의 예로는, 50nm 내지 150nm의 두께를 갖는 Ni막 등을 포함한다.
접촉 모재(89)의 막 형성 이후에, 특정한 박리액을, 주면(71A) 상의 보호 레지스트를 완전히 제거하기 위하여 사용하고, 그것에 의하여 기판(71)을 충분하게 세척한다. 건조 직후, 기판(71)을 급속 열처리 장치 내에 배치하여서 1000℃에서 2분 동안 고순수 Ar 분위기에서 열처리(접촉 어닐링)를 가한다. 열처리를 통하여, 소스 창(79a,79b) 및 게이트 창(게이트 창 바닥은 도시되지 않음)의 접촉 모재(87a,87b), 및 기판(71)의 이면측 주면(71B) 상의 n++형 드레인 영역그라파이트(고농도 불순물층) 상의 접촉 모재가, 백그라운드와 고상 반응하도록 하여, 카본의 초과량을 포함하는 실리사이드 전극으로서 기능하는 소스 전극(88a,88b), 드레인 전극(89)을 형성하여, 소스 및 드레인에 낮은 저항 저항 접촉을 발생(도7f에 도시하지 않았으나, 게이트 창 바닥 게이트 접촉을 또한 동시에 형성함)시킨다. 그렇게 형성된 소스 전극(88a,88b) 및 드레인 전극(89)은 각각 10-6Ωcm2(0.000001 Ωcm2 내지 0.00001Ωcm2) 이하의 크기의 극히 낮은 접촉 저항을 보여준다.
(단계 III-G)
접촉 어닐링 이후에, 제1 실시예에 따르는, 표면 석출 처리 단계(도3d의 단계 I-D) 및 그라파이트 제거 처리 단계(도3e에서의 단계 I-E)가 유사하게 실행되어서, 소스 전극(88a,88b) 및 드레인 전극(89)으로부터 카본의 초과량을 제거하고, 소스 전극(80a,80b)(제1 탄소 저함유 실리사이드 전극) 및 드레인 전극(81)(제2 탄소 저함유 실리사이드 전극)을 형성하여 도7g에 도시된 구조를 얻는다.
(단계 III-H)
다음, 기판(71)은 충분히 세척되고 건조되어서, 예를 들어 Al의 주면 상호 연결(주면 상부 도체막)을, DC 마그네트론 스퍼터링 등에 의하여 전체 주면(71A)(또는 표면(도7h의 80aS 및 표면 80bS)) 상에 형성한다. 그런 후, 그렇게 얻어진 것을 포토리소그래피 및 건식 에칭 기술(RIE 등)에 의하여 패터닝 한 후, 포토레지스트를 제거하고, 그 후에 세척 및 건조를 수행함으로써, 도7h에 도시된 바와 같은 주면 상호 연결(82)을 형성한다.
경우에 따라서는, Ti, TiN, TaN 등과 같은 도체를, 상술된 도체(82,80a,80b)의 양자의 i)접착력, ii)접촉 저항 및 iii) 열저항을 개선하기 위하여, 주면 상호 연결(82)과 소스 전극(80a,80b) 사이에 삽입한다. 이 경우에, 우선, 이들 재료에 막형성을 가하고, 그런 후에 상술된 표면 상호 연결막 재료의 형성을 수행한다. 표면 상호 연결막 재료가 Al로 제조될 경우, Al과 같은 에칭제 가스는 상술된 재료를 연속적으로 패터닝할 수 있다.
(단계 III-I)
마지막으로, 기판(71)의 전체 이면측 주면(71B) 상에, 즉, 드레인 전극(81)의 표면(81S) 상에(도7h의 아래에), 다이 본드 장착 등에 사용된 이면측 주면 상호 연결(이면측 주면 상부 도체막) 재료가 DC 마그네트론 스퍼터링등을 사용함으로써 진공-증착되어서, 이면측 주면 상호 연결(61)를 형성하고, 그런 후 수직 MOSFET, 즉 도6에 도시된 탄화규소 반도체 장치(200)를 완성한다. 이면측 주면 상호 연결 재료의 예로는, Ti(50 nm 두께), Ni(100 nm의 두께) 및 Ag(150 nm의 두께)가 연속적으로 적층된 Ti/Ni/Ag막을 포함한다. 그러나, 본 발명은 이것으로 한정되지 않는다.
기판(71)의 주면(71A) 및 이면측 주면(71B) 상의 양자에 탄소 저함유 실리사이드 전극이 배치되는 제3 실시예에 따르면, 실리사이드 전극으로서 드레인 전극(81) 및 소스 전극(80a,80b) 각각이 카본의 초과량(박리를 발생함)을 제거한 막이다. 그러므로, 탄화규소 반도체 장치(200)를 완성한 후에, 그라파이트는 실리사이드 전극(즉 80a,80b,81)에 석출되지 않거나 또는 실리사이드 전극(즉, 80a,80b,81)과 상부 도체막(즉,82,61) 사이에 석출되지 않는다. 다시 말하면, 제3 실시예에 따르면, 다음의 문제, 즉 "상부 도체막, 즉 소스 전극 또는 드레인 전극이 갑자기 박리되어서, 탄화규소 반도체 장치(200)의 수율을 감소시키고, 탄화규소 반도체 장치(200)를 완성한 후에 장애를 유도한다"라는 문제점을 해결할 수 있다.
박리를 발생하는 카본의 초과량을 포함하지 않는 탄소 저함유 실리사이드 전극(80a,80b,81)은 다음의 방법으로 형성될 수 있는데, 즉 본 발명의 제3 실시예에 따르는 제조 방법(단계 III-G)에서, 소스 전극(88a,88b) 및 드레인 전극(89)에서의 카본의 초과량을, 기판(71)의 표면(71A)상에 그라파이트로서, 강제적으로 석출하고, 그렇게 석출된 표면 그라파이트를 제거한다.
본 발명의 제3 실시예에 따르는 반도체 장치(200)의 구조 및 제조방법을 기초하여, 200개의 전력 MOSFET의 샘플을 온도 사이클 테스트를 위하여 제조하였으며, 그 각 샘플은 약 0.25 x 0.25 mm2의 활성 영역(70)을 갖는다. 도1에서의 관련 기술에 따라서, 동시적으로 제조된 유사 소자의 대부분에서는 표면 상호 연결 또는 후면 상호 연결에서 박리가 발생했으며, 이것은 95% 이상의 장애율을 가져왔다. 반면, 본 발명의 제3 실시예에 따르는 200개의 샘플에서는 어느 것에서도 장애 형태(박리)는 존재하지 않았다.
본 발명이 3 개의 실시예를 참조하여 상술 되었으나, 본 발명은 상술된 3 개의 실시예로 한정되지 않는다. 상술된 3 개의 실시예의 변형 및 변화는 상술된 교시를 고려하여, 당업자에게 발생 될 것이다.
본 출원은 일본에서 2005년, 12월 8일자로 출원된, 종래의 일본 특허 출원 No. P2005-354281에 기초한다. 우선권이 청구된, 일본 특허출원 No. P2005-354281의 전체 내용은, 번역 오류 또는 생략부분에 대한 보호를 위하여, 여기서 참조로서 집어넣는다
본 발명의 범위는 다음의 청구항에 관계하여 정의된다.
본 발명의 탄화규소 반도체 장치에 따르면, 상부 도체막이 박리 되어, 탄화 규소 반도체 장치(200)의 수율을 감소시키고, 탄화규소 반도체 장치를 완성한 후에 장애를 유도하는 문제점을 해결한다.

Claims (26)

1) 탄화규소 기판;
2) 고상 반응을 발생시키는 방법으로 상기 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서,
i)실리콘 및
ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및,
3) 상기 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치.
제1항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/5 이하인 카본을 포함하는 탄화규소 반도체 장치.
제2항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/10 이하인 카본을 포함하는 탄화규소 반도체 장치.
제1항에 있어서, 상기 탄소 저함유 실리사이드 전극은 20nm 내지 500nm의 두께를 갖는 탄화규소 반도체 장치.
제1항에 있어서, 상기 탄화규소 기판은
1) 상기 탄화규소 반도체 장치가, 수직 쇼트키 다이오드로서 기능하도록 구성된 쇼트키 전극을 접촉하는 제1 면, 및
2) 상기 제1 면 반대측에 있는 면으로서, 그 위에 탄소 저함유 실리사이드 전극이 형성된 제2 면을 포함하는 탄화규소 반도체 장치.
제1항에 있어서,
1)상기 탄소 저함유 실리사이드 전극을 포함하는 소스 전극, 및
2)상기 탄소 저함유 실리사이드 전극을 포함하는 드레인 전극을 더 포함하며, 상기 탄화규소 반도체 장치가 수직 금속 산화 반도체가 되도록 구성된 전계 효과 트랜지스터로서 기능하는 탄화규소 반도체 장치.
1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 실리사이드 전극에 증착된 상부 도체막을 구비하는 탄화규소 반도체 장치를 제조하는 방법으로서,
1) 상기 탄화규소 기판에 접촉 모재를 증착하는 제1 작업;
2) 접촉 어닐링을 실행하는 제2 작업으로서,
i) 상기 접촉 모재가 증착된 탄화규소 기판을 가열하고,
ii)접촉 모재 및 탄화규소 기판 사이에, 고상 반응에 의하여 실리사이드 전극을 형성하는 서브 작업을 포함하는 제2 작업;
3) 상기 제2 작업을 통하여 생성된 카본의 적어도 일부분을, 상기 실리사이드 전극의 표면에 석출하여, 상기 실리사이드 전극을 탄소 저함유 실리사이드 전극으로 기능 하도록 하는 제3 작업;
4) 상기 제3 작업에서 상기 실리사이드 전극의 표면에 석출된 카본의 적어도 일부분을 제거하는 제4 작업; 및
5) 상기 제4 작업에서 카본을 제거한 후에, 상기 상부 도체막을, 상기 제3 작업을 통하여 탄소 저함유 실리사이드 전극으로 기능하는 실리사이드 전극의 표면에, 증착하는 제5 작업을 구비하는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 접촉 모재는 15 nm 내지 250nm의 두께를 탄화규소 반도체 장치의 제조 방법.
제8항에 있어서, 상기 접촉 모재는 25nm 내지 125nm의 두께를 갖는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제3 작업은,
1) 100℃ 내지 600℃의 처리 온도, 및
2) 비산화 가스 분위기
의 조건에서 수행되는 탄화규소 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제3 작업의 비산화 가스 분위기는 수소 및 헬륨 중 하나를 포함하는 탄화규소 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제3 작업은 상기 처리 온도를 간헐적으로 증가 또는 감소하는 탄화규소 반도체 장치의 제조 방법.
제10항에 있어서, 상기 제3 작업은, 상기 탄화규소 기판에 초음파 진도을 공급하는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제4 작업은, 용액으로 적셔진 화이버 집합체로, 상기 석출된 카본을 기계적으로 러빙하는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제4 작업은, 화학 용액으로 석출된 카본을 제거하는 탄화규소 반도체 장치의 제조 방법.
제15항에 있어서, 상기 메디컬 솔루션은
1) 플루오르화암모늄 용액,
2) 완충 플루오르화 수소산 용액,
3) 니트릭산 첨가-포스포릭산 아세틱산 용액 혼합물(nitric acid added-phosphoric acid acetic acid liquid mixture),
4) 니트로하이드로클로릭산,
5) 포토레지스트의 박리액
으로 이루어진 그룹으로부터 선택되는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제4 작업은, 기체 상태의 활성 산소로, 상기 석출된 카본을 산화함으로써 상기 석출된 카본을 제거하는 탄화규소 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제2 작업 및 상기 제3 작업은 단일 열처리 장치에 의하여 연속적으로 실행되는 탄화규소 반도체 장치의 제조 방법.
1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 상기 탄화규소 기판상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 상기 실리사이드 전극에 증착된 상부 도체막을 구비하며, 상기 탄화규소 기판은 1) 상기 탄화규소 반도체 장치가 수직 쇼트키 다이오드로서 기능하게 구성된 쇼트키 전극을 접촉하는 제1 면, 및 2) 상기 제1 면 반대측에 있는 면으로서, 그 위에 상기 탄소 저함유 실리사이드 전극이 형성된 제2 면을 포함 하는 탄화규소 반도체 장치를 제조하는 방법으로서,
1) 열산화막으로, 상기 탄화규소 기판의 제1 면 및 제2 면을 커버하는 제1 작업;
2) 제2 작업으로서,
i) 상기 탄화규소 기판의 상기 제2 면 상의 열산화막의 적어도 일부분을 제거하고,
ii) 그에 의하여, 상기 탄화규소 기판의 상기 제2 면을 노출하는 서브 작업을 포함하는 제2 작업;
3) 그렇게 노출된 제2 면 상에 접촉 모재를 증착하는 제3 작업;
4) 접촉 어닐링을 실행하는 제4 작업으로서,
i) 상기 접촉 모재가 증착된 상기 탄화규소 기판을 가열하고,
ii) 상기 접촉 모재 및 상기 탄화규소 기판 사이에서 고상 반응에 의하여 상기 실리사이드 전극을 형성하는, 서브 작업을 포함하는 제4 작업;
5) 상기 실리사이드 전극 표면에, 상기 제4 작업을 통하여 발생된 카본의 적어도 일부분을 석출하여, 상기 실리사이드 전극이 탄소 저함유 실리사이드 전극으로 기능하도록 하는 제5 작업;
6) 상기 제5 작업에서 상기 실리사이드 전극의 표면에 석출된 카본의 적어도 일부분을 제거하는 제6 작업; 및
7) 상기 제6 작업에서 카본을 제거한 후에, 상기 제5 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 실리사이드 전극의 표면에 상부 도체막을 증 착하는 제7 작업을 구비하며,
상기 제5 작업 이후에,
8) 제8 작업으로서,
i) 상기 탄화규소 기판의 상기 제1 면 상의 상기 열산화막의 적어도 일부분을 제거하고,
ii) 그에 의하여 상기 탄화규소 기판의 상기 제1 면을 노출하는 서브 작업을 포함하는 제8 작업, 및
9) 그렇게 노출된 상기 탄화규소 기판의 상기 제1 면에 쇼트키 전극을 형성하는 제9 작업을 더 구비하는 탄화규소 반도체 장치의 제조 방법.
제19항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/5 이하인 카본을 포함하는 탄화규소 반도체 장치의 제조 방법.
제20항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/10 이하인 카본을 포함하는 탄화규소 반도체 장치의 제조 방법.
제19항에 있어서, 상기 탄소 저함유 실리사이드 전극은 20nm 내지 500nm의 두께를 갖는 탄화규소 반도체 장치의 제조 방법.
1)탄화규소 기판; 2) 고상 반응을 발생시키는 방법으로 상기 탄화규소 기판 상에 접촉 모재를 증착함으로써 형성되도록 구성된 실리사이드 전극으로서, i)실리콘 및 ii)몰수가 상기 실리콘보다 적은 카본을 포함하는 탄소 저함유 실리사이드 전극인 실리사이드 전극; 및, 3) 상기 실리사이드 전극에 증착된 상부 도체막을 구비하며, 1) 상기 탄소 저함유 실리사이드 전극을 포함하는 소스 전극, 및 2) 상기 탄소 저함유 실리사이드 전극을 포함하는 드레인 전극을 더 구비하며, 수직의 금속 산화 반도체가 되도록 구성된 전계 효과 트랜지스터로서 기능하는 탄화규소 반도체 장치를 제조하는 방법으로서,
1) 선택 불순물 이온 주입에 의하여, 상기 탄화규소 기판의 제1 면 상에,
i) p형 베이스 영역의 전구체 영역,
ii) p+형 베이스 영역의 전구체 영역, 및
iii) n+형 소스 영역의 전구체 영역을 연속으로 형성하는 제1 작업;
2) 상기 각 전구체 영역의 열처리에 의하여, n+형 소스 영역, p형 베이스 영역 및 p+형 베이스 영역을 형성하는 제2 작업;
3) 상기 n+형 소스 영역, 상기 p형 베이스 영역 및 상기 p+형 베이스 영역이 형성된 상기 탄화규소 기판의 제1 면을, 제1 열산화막으로 커버하고, 상기 탄화규소 기판의 제2 면을, 제2 열산화막으로 커버하는 서브 작업을 포함하는 제3 작업;
4) 제4 작업으로서,
i) a) 상기 n+형 소스 영역 상의 상기 제1 열산화막, 및
b) 상기 p+형 베이스 영역 상의 상기 제1 열산화막의 적어도 일부분을 각각 제거하고,
ii) 그것에 의하여, 상기 n+형 소스 영역 및 상기 p+ 형 베이스 영역을 노출하고,
iii) 그렇게 노출된 상기 n+형 소스 영역 및 그렇게 노출된 상기 p+ 형 베이스 영역 상에 상기 접촉 모재를 증착하는 서브 작업을 포함하는 제4 작업;
5) 제5 작업으로서,
i) 상기 탄화규소 기판의 상기 제2 면 상에 상기 제2 열산화막의 적어도 일부분을 제거하고,
ii)그것에 의하여, 상기 탄화규소 기판의 상기 제2 면을 노출하고
iii) 그렇게 노출된 상기 탄화규소 기판의 상기 제2 면 상에 접촉 모재를 증착하는 서브 과정을 포함하는 제5 작업;
6) 제6 작업으로서,
i) 상기 접촉 모재가 그렇게 증착된 상기 제1 면 및 상기 제2 면을 갖는 상기 탄화규소 기판을 가열하고,
ii) 상기 접촉 모재 및 상기 탄화규소 기판 사이에서 고상 반응에 의하여,
a) 상기 n+형 소스 영역 및 상기 p+ 형 베이스 영역에 접촉하는 실리사이드 전극인 소스 전극, 및
b) 상기 탄화규소 기판의 상기 제2 면을 접촉하는 실리사이드 전극인 드레인 전극을 형성하는 서브 작업을 포함하는 제6 작업;
7) 상기 실리사이드 전극의 표면에, 상기 제6 작업에서 접촉 어닐링을 통하 여 발생한 카본의 적어도 일부분을 석출하고, 그것에 의하여 상기 실리사이드 전극을 탄소 저함유 실리사이드 전극으로서 기능하게 하는 제7 작업;
8) 상기 제7 작업에서 상기 실리사이드 전극의 표면에 석출된 카본의 적어도 일부분을 제거하는 제8 작업; 및
9) 상기 제8 작업에서 카본을 제거한 후에,
i) 상기 제7 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 상기 소스 전극의 표면, 및
ii) 상기 제7 작업을 통하여 탄소 저함유 실리사이드 전극으로서 기능하는 상기 드레인 전극 표면의 각각에,, 상부 도체막을 증착하는 제9 작업을 구비하는 탄화규소 반도체 장치의 제조 방법.
제23항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/5 이하인 카본을 포함하는 탄화규소 반도체 장치의 제조 방법.
제24항에 있어서, 상기 탄소 저함유 실리사이드 전극은 몰수에서 실리콘의 1/10 이하인 카본을 포함하는 탄화규소 반도체 장치의 제조 방법.
제23항에 있어서, 상기 탄소 저함유 실리사이드 전극은 20nm 내지 500nm의 두께를 갖는 탄화규소 반도체 장치의 제조 방법.
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