JP5966556B2 - 半導体デバイスの製造方法 - Google Patents

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Description

この発明は、半導体デバイスの製造方法に関する。特に、適切な反射率を有し、鬆を生じない電極構造を有する半導体デバイスの製造方法に関する。
従来からパワーデバイスとして用いられている半導体デバイスは、半導体材料としてシリコン(Si)を用いたものが主流であるが、ワイドギャップ半導体である炭化珪素(SiC)は、シリコンと比較して熱伝導度が3倍、最大電界強度が10倍、電子のドリフト速度2倍という物性値を有している。このため、SiCは、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスであるため、近年、SiCを用いた応用技術が各機関により盛んに研究されている。
パワーデバイスの構造は、裏面側に低抵抗なオーミック電極を備えた裏面電極を有する縦型の半導体デバイスが主流となっている。裏面電極には、様々な材料および構造が用いられているが、その中の一つとして、チタン層とニッケル層と銀層との積層体(たとえば下記特許文献1参照。)や、チタン層とニッケル層と金層との積層体(たとえば下記特許文献2参照。)などが提案されている。
ショットキーバリアダイオードに代表されるSiCを用いた縦型半導体デバイスにおいては、SiC基板上にニッケル層を製膜後、加熱によりニッケルシリサイド層を形成して、SiC基板とニッケルシリサイド層との間にオーミックコンタクトを形成する手法が用いられている(たとえば下記特許文献1,2参照。)。
また、オーミック電極を形成する方法として、SiC基板上に複数の金属からなる膜を製膜後、700℃から1100℃で加熱処理し、最も好適には約800℃でオーミック特性が得られることが提案されている(たとえば下記特許文献3参照。)。さらに、レーザ光を照射することでオーミック電極を形成する技術が提案されている(たとえば下記特許文献4参照。)。
特開2007−184571号公報 特開2010−86999号公報 特開2005−277240号公報 特開2008−135611号公報
SiC基板上のおもて面側に形成する表面電極については、ショットキーコンタクトの上にアルミニウムまたはアルミニウム合金からなる金属層を製膜して電極構造を形成するが、ショットキーコンタクトが金属層に完全に被覆されていないと、鬆(ボイド)が生じ、素子不良の原因となる。
特に、SiC半導体の表面電極としては、ショットキーコンタクト(ショットキー電極)のパターン凹凸に対する被覆性が良好であることが求められる。加えて、この表面電極は、自動ワイヤボンディングを行う際の位置決めの画像認識に最適な反射率を有するように形成することが求められる。
本発明は、上記課題に鑑み、ショットキーコンタクトの凹凸に対する被覆性が良好な半導体デバイスの製造方法を提供することを目的とする。また、位置決め等の画像認識に最適な反射率を有する表面電極を形成できる半導体デバイスの製造方法を提供することを目的とする。
上記目的を達成するため、本発明にかかる半導体デバイスの製造方法は、炭化珪素半導体基板に電極構造を形成する半導体デバイスの製造方法であって、前記炭化珪素半導体基板の裏面側に、チタンカーバイドを含むニッケルシリサイド層のオーミック電極と、金属層の裏面電極とからなる裏面電極構造を形成し、前記炭化珪素半導体基板のおもて面に、チタン、タングステン、モリブデン、クロムのいずれか一つの金属を含むショットキー層を形成し、前記ショットキー層を加熱することにより、前記炭化珪素半導体基板とのショットキーコンタクトを有するショットキー電極を形成し、アルミニウムまたは珪素を含むアルミニウムにより、前記ショットキー電極の表面に表面電極を形成するものであり、前記表面電極の形成時には、当該表面電極が前記ショットキー電極の凹凸を被覆し且つ前記表面電極が認識装置で認識可能な所定の反射率以下となる条件に適合した温度範囲(スパッタ法による圧力が0.1Pa以上1Pa以下であり、前記炭化珪素半導体基板の温度が100℃以上500℃以下)を有して加熱し、前記加熱により前記炭化珪素半導体基板の裏面に析出した炭素層を除去する、工程を含むことを特徴とする。
上記構成によれば、炭化珪素半導体基板上にチタンを含む層を形成して、さらに加熱によりショットキーコンタクトを形成後、アルミニウムまたは珪素を含むアルミニウムを表面電極として形成する。表面電極をスパッタ法で形成する場合、スパッタ圧力とスパッタ温度の関係が所定の条件のときに、ショットキー電極表面の凹凸に対して表面電極は被覆性が良好となる。同時に、表面電極は、自動ワイヤボンディングを行う際の画像認識に最適な反射率を得ることができる。
本発明によれば、ショットキーコンタクトの凹凸に対する被覆性が良好な効果を奏する。また、位置決め等の画像認識に最適な反射率を有する表面電極を形成できるという効果を奏する。
本発明の半導体デバイスの実施の形態にかかるショットキーバリアダイオードを示す断面図である。 ショットキーバリアダイオードの製造方法を説明する断面図である(その1)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その2)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その3)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その4)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その5)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その6)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その7)。 ショットキーバリアダイオードの製造方法を説明する断面図である(その8)。 本発明の実施例によるフィールドリミッティングリング構造を持つショットキーバリアダイオードを示す断面図である。 本発明の実施例によるジャンクションバリアショットキー構造を持つショットキーバリアダイオードを示す断面図である。 本発明による表面電極形成時の温度と反射率の関係を示す図表である。 本発明のSiC半導体デバイスにおける表面電極の反射率と自動ワイヤボンディング装置での認識率の関係を示す図表である(その1)。 本発明のSiC半導体デバイスにおける表面電極の反射率と自動ワイヤボンディング装置での認識率の関係を示す図表である(その2)。
以下に添付図面を参照して、この発明にかかる半導体デバイスの製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
本発明では、チタンカーバイドを含むニッケルシリサイド層をオーミック電極、オーミック電極の上に積層された金属層を裏面電極と呼び、オーミック電極と裏面電極とからなる構造を裏面電極構造と呼ぶ。一方、炭化珪素(SiC)基板の裏面電極構造とは反対の面に、SiC基板に接してショットキー電極と該ショットキー電極の表面上に金属層からなる表面電極(おもて面電極)を形成して設ける。ショットキー電極と表面電極とからなる構造を表面電極構造と呼ぶ。ニッケルおよびチタンを含む層を加熱して生成したチタンカーバイド層を含む層は、ニッケルシリサイド層との密着性、および裏面電極で使用するチタン層との密着性に優れる。
本発明にかかる半導体デバイスとして、SiC半導体デバイスによるショットキーバリアダイオードについて説明する。図1は、本発明の半導体デバイスの実施の形態にかかるショットキーバリアダイオードを示す断面図である。SiC半導体デバイスとしてのショットキーバリアダイオード1は、SiC基板11と、SiC基板11のおもて面側には、ガードリング12、絶縁層13、ショットキー電極16、表面電極17が形成される。SiC基板11の裏面側には、チタンカーバイドを包含したニッケルシリサイド層14、裏面電極18が形成される。
つぎに、図2〜図9は、それぞれショットキーバリアダイオードの製造方法を説明する断面図である。以下、ショットキーバリアダイオードの各製造工程を順に説明する。図2は、SiC基板を示す断面図である。SiC基板11は、SiCからなるウェーハ層と、このウェーハ層上にSiCからなるエピタキシャル層を形成して構成される。図3は、ガードリングを形成する工程を示す図である。SiC基板11のおもて面上のエピタキシャル層の一部にイオン注入を施すことにより、ガードリング12を形成する。
図4は、絶縁層およびニッケルシリサイド層を形成する工程を示す断面図である。ガードリング12の上にSiO2からなる絶縁層13を形成する。この後、SiC基板11の裏面にニッケルおよびチタンを含む層を製膜し、引き続いて行う加熱により、チタンカーバイドを包含したニッケルシリサイド層14を形成する。
ニッケルおよびチタンを含む層は、ニッケル層、チタン層の順で、SiC基板11に形成することが好ましい。ニッケルとチタンの割合は、ニッケルとチタンを積層で形成する場合は、それぞれの膜厚の比を1対1から10対1、好ましくは3対1から6対1とすることで実施できる。その際、ニッケルの膜厚は20〜100nm、チタンの膜厚は10〜50nmであることが好ましい。このほか、ニッケル中にチタンが含まれるように合金として形成してもよい。この場合におけるニッケルとチタンの割合は、1対1から10対1、好ましくは3対1から6対1とすることで実施できる。
ニッケル層とチタン層の形成方法は、蒸着、スパッタ等の薄膜の各種形成方法を用いることができる。薄膜形成後、アルゴン雰囲気中1000〜1200℃で加熱して、ニッケルシリサイド層14を得る。形成されたチタンカーバイドを包含したニッケルシリサイド層14は、厚さ10〜100nm、好ましくは20〜30nmである。
チタンカーバイドは、後に形成する裏面電極18を構成している積層体のうちのチタンと良好な密着性を示すため、裏面電極18の剥離を抑制する機能を有する。また、チタンカーバイドを包含したニッケルシリサイド層において、最表面におけるチタンカーバイドに含まれる炭素原子数が、最表面に析出した全炭素原子数の12%以上であると、裏面電極18との剥離が生じないのでより好ましい。なお、12%未満であっても、裏面電極18との剥離を抑制でき歩留まりを向上させる効果がある。
図5は、コンタクトホールを形成する工程を示す断面図である。図5に示すように、絶縁層13の一部をエッチングにより取り除き、コンタクトホール13aを形成する。図6は、ショットキー電極を形成する工程を示す断面図である。エッチングにより露出したSiC基板11のコンタクトホール13a部分に、SiC基板11に接触するショットキー電極16を形成する。ショットキー電極16としては、たとえばチタンを製膜後、引き続いて行う加熱によりショットキーコンタクトが形成される。
ショットキー電極16に使用する金属は、チタンのほかにタングステン、モリブデン、クロムを用いてもよい。加熱温度は400〜600℃程度である。加熱雰囲気はアルゴンまたはヘリウムである。これらの加熱条件により、ニッケルシリサイド層14の内部に含まれる炭素の一部が、チタンカーバイドを包含したニッケルシリサイド層14の表面(裏面側)に析出し、図6に示すように炭素層15が形成される。炭素層15は、数原子層であり、局所的に析出する。
図7は、表面電極を形成する工程を示す断面図である。図7に示すように、ショットキー電極16を、たとえばアルミニウムで覆い表面電極17とする。アルミニウムは、スパッタ法を用いて、たとえばスパッタ中の圧力0.2Pa、基板温度300℃で製膜する。圧力が0.1Pa以上で1Pa以下であり、SiC基板11の温度が100℃以上で500℃以下とする条件とすればよい。また、アルミニウムの代わりに、0.1%以上であり10%以下である珪素を含むアルミニウムを用いても、同様の効果が得られる。
図8は、炭素層を除去する工程を示す断面図である。図8に示すように、チタンカーバイドを包含したニッケルシリサイド層14の表面(SiC基板11の裏面側)に形成された炭素層15を取り除く。図9は、金属層の積層体を形成して裏面電極とする工程を示す断面図である。炭素層15を取り除いた、チタンカーバイドを含むニッケルシリサイド層14上に、チタン、ニッケル、金の順で積層した積層体からなる裏面電極18を形成する。
以上説明した工程の後、全ての製膜操作が完了したSiC基板11をダイシングして、SiCショットキーバリアダイオードのチップを得ることができる。得られた半導体チップの表面電極パッドとリードフレームおよび基板上の導体の間を、自動ワイヤボンティング装置を用いてボンディングし、さらにモールドを行って、ディスクリート部品が得られる。
(実施例)
つぎに、図1〜9に示した製造工程により製造したショットキーバリアダイオードの実施例について説明する。図10は、本発明の実施例によるフィールドリミッティングリング(FLR)構造を持つショットキーバリアダイオード(SBD)を示す断面図である。このFLR−SBD20の製造工程について説明する。
はじめに、SiC基板(高濃度n型基板22)上に、エピタキシャル層(低濃度n型ドリフト層23)を形成する。このSiC基板22に、イオン注入によりチャンネルストッパー用のn型領域と、終端構造用のp型領域(p型不純物イオン注入領域)24と、フローティングリミッティングリング(FLR)構造のp型領域26を形成する。
その後、チャンネルストッパー用のn型領域を形成するために注入されたリンと、終端構造用のp型領域24とFLR構造のp型領域26を形成するために注入されたアルミニウムと、を活性化するために、アルゴン雰囲気中において1620℃で180秒間の活性化を行った。その後、常圧CVD装置を用いてSiC基板22表面側に、厚さ500nmのSiO2膜を形成した。
一方、SiC基板22裏面側に、スパッタ装置を用いて、基板側から順に、厚さ60nmのニッケル層、厚さ20nmのチタン層を積層して製膜した。製膜したSiC基板22は、赤外線ランプを備えた高速アニール装置(RTA)を用いて、アルゴン雰囲気中1050℃で2分間の加熱処理を行った。この加熱処理により、SiC基板22のシリコン原子は、ニッケルと反応してニッケルシリサイド層21を生成し、オーミックコンタクトを得ることができた。図10のニッケルシリサイド層21はオーミック電極となる。
また、SiC基板22の炭素原子は、チタンと反応してチタンカーバイドを生成してニッケルシリサイド層21の表面に析出する。このとき、未反応の炭素原子は、ニッケルシリサイド層21中に残存するが、ニッケルシリサイド層21の最表面におけるチタンカーバイドに含まれる炭素原子数は、表面に析出した全炭素原子数の12%以上であった。ここで、炭素原子数は、XPS分析により算出した。283eV付近に観察されるC1sピークにおいて、ケミカルシフトによって現れる複数のC1sピーク強度の合計値とTiC由来のピーク強度比より算出した。
そして、つぎに、フッ酸緩衝液を用いて表面側の酸化膜にコンタクトホールを形成し(対応図として図5参照)、スパッタ装置によりショットキー電極25用のチタンを200nm製膜後、赤外線ランプを備えた高速アニール装置(RTA)を用いてアルゴン雰囲気中500℃で5分間の処理を行った(図6参照)。このとき、ニッケルシリサイド層21中の炭素が析出して、薄い炭素層が形成された。
その後、速やかにスパッタ装置を用いて、表面電極用のアルミニウムを5000nm製膜した(図7参照)。スパッタ中の圧力は0.2Pa、基板温度300℃である。ここで、アルミニウムの代わりに、0.1%以上であり10%以下である珪素を含んだアルミニウムを用いてもよい。
表面電極製膜後に、SiC基板22を基板加熱機構を有する真空加圧容器内に裏面が曝露されるように取り付け、1%の酸素またはオゾンを含むアルゴンを導入しながら300℃で1時間処理して、ニッケルシリサイド層21の表面に形成された炭素層を除去した(図8参照)。逆スパッタを用いても、同様の効果を得ることができる。つぎに、蒸着装置を用いてニッケルシリサイド層21の上に、チタン70nm、ニッケル700nm、金200nmを連続蒸着して、金属積層体の裏面電極を形成した(図8参照)。ニッケルシリサイド層(オーミック電極)21と、このオーミック電極21の上に積層する金属層からなる裏面電極はFLR−SBD20の裏面電極構造を形成する。
そして、以上の裏面電極構造が形成されたSiC基板22をダイシングした結果、このダイシング時等において裏面電極の剥離は全く生じず、室温でのオン電圧(Vf)が1.7VのSiC−SBDを得ることができた。
図10に示したFLR構造を持つSBDに限らず、ジャンクションバリアショットキー(JBS)構造を持つSBDについても同様に、裏面電極が剥離しない結果が得られた。図11は、本発明の実施例によるジャンクションバリアショットキー(JBS)構造を持つショットキーバリアダイオード(SBD)を示す断面図である。JBS−SBD30では、SiC基板22上の終端構造用のp型領域(p型不純物イオン注入領域)24間に、p型のショットキー電極27が形成されている。
このJBS−SBD30に、スパッタ圧力0.2Paにおいてアルミニウムを用いて表面電極を形成した場合の、SiC基板22の温度と表面電極パッドの反射率の関係を示す。このとき、断面TEM(透過型電子顕微鏡)を用いて得られたチップの断面観察を行った結果、基板温度100℃以上でパターン凹凸に対する被覆性が良好なことが分かった。
図12は、本発明による表面電極形成時の温度と反射率の関係を示す図表である。表面電極17形成時におけるSiC基板11の温度を100℃以上で500℃以下とする条件とすることにより、表面電極17は、所定の反射率を得ることができる。そして、温度が高くなるにつれて反射率を低くすることができるようになる。
図13および図14は、本発明のSiC半導体デバイスにおける表面電極の反射率と自動ワイヤボンディング装置での認識率の関係を示す図表である。図13には、複数の反射率の段階毎のサンプル数Nと、異なる自動ワイヤボンディング装置A,B別の認識数および認識率を示している。図14は、横軸が反射率(%)であり、縦軸が自動ワイヤボンディング装置A,B別の認識率(%)である。
これらの図に示すように、自動ワイヤボンディング装置Aを用いた場合は、反射率65%以下で認識率が100%になり、他の自動ワイヤボンディング装置Bを用いた場合は、反射率55%以下で認識率が100%になった。これにより、異なる自動ワイヤボンディング装置A,Bいずれにおいても、反射率55%以下で認識率を100%にすることができた。図12に示す例で見て、表面電極形成時の温度が250℃以上の場合、反射率50%以下となり、認識率を100%にできることになる。
(比較例1)
上記の実施例と対比するための比較対象として、上記製造工程の手順と同様に、SiC半導体デバイスを製造した。製造工程のうち、表面電極の形成については、アルミニウムを室温で形成して異ならせた。得られた比較対象のSiC半導体デバイスについて、表面電極17断面をTEM観察したところ、この表面電極17の内部に鬆(ボイド)が認められた。すなわち、ショットキー電極16のパターン凹凸に対して、表面電極17が密に被覆していない箇所が生じ、ショットキー電極16と表面電極17からなる表面電極構造が良質ではないSiC半導体デバイスが製造された。また、表面電極17の反射率は82%となり、自動ワイヤボンディング装置により表面電極17を認識することができなかった。
以上、実施例と比較例の結果から明らかであるように、本発明のSiC半導体デバイスの表面電極によれば、パターン凹凸に対する被覆性が良好であり、且つ、この表面電極は、自動ワイヤボンディングを行う際の画像認識に最適な反射率を有するため、信頼性に優れたSiC半導体デバイスを製造できるようになる。また、表面電極の反射率を最適な値にできるため、製造したSiC半導体デバイスを自動ワイヤボンディング装置を用いて実装する際の歩留まりを向上でき、生産性を高めることができるようになる。
上記実施の形態および実施例は、発明を理解しやすくするために記載したものであり、この形態に限定されるものではない。たとえば、上記ショットキーバリアダイオードについて説明したが、本発明にかかるSiC半導体デバイスは、ショットキーバリアダイオードに限定されず、MOSFETなど、SiCを用いた種々の半導体デバイスにおいても同様に適用することができる。
そして、本発明のSiC半導体デバイスによれば、高電圧、たとえば1000V以上の高耐圧ショットキーバリアダイオードとして利用することができ、リークを抑えつつオン抵抗を下げられるため、チップ面積を小さくし製品単価を下げることができる。また、定格電圧が大きいダイオードの製造が可能となり、大電流を必要とする産業用電動機や新幹線車両などのインバータへの適用が可能になり、装置の高効率・小型化を達成できるようになる。
以上のように、本発明にかかる半導体デバイスの製造方法は、たとえばパワーデバイス等の電力用半導体装置や、産業用あるいは自動車用のモーター制御やエンジン制御に使用されるパワー半導体装置に有用である。
1 ショットキーバリアダイオード
11 SiC基板
12 ガードリング
13 絶縁層
14 チタンカーバイドを包含したニッケルシリサイド層
15 炭素層
16 ショットキー電極
17 表面電極
18 裏面電極
21 オーミック電極
22 高濃度n型基板
23 低濃度n型ドリフト層
24 p型不純物イオン注入領域
25 ショットキー電極
26 FLR構造
27 JBS構造

Claims (1)

  1. 炭化珪素半導体基板に電極構造を形成する半導体デバイスの製造方法であって、
    前記炭化珪素半導体基板の裏面側に、チタンカーバイドを含むニッケルシリサイド層のオーミック電極と、金属層の裏面電極とからなる裏面電極構造を形成し、
    前記炭化珪素半導体基板のおもて面に、チタン、タングステン、モリブデン、クロムのいずれか一つの金属を含むショットキー層を形成し、
    前記ショットキー層を加熱することにより、前記炭化珪素半導体基板とのショットキーコンタクトを有するショットキー電極を形成し、
    アルミニウムまたは珪素を含むアルミニウムにより、前記ショットキー電極の表面に表面電極を形成するものであり、
    前記表面電極の形成時には、当該表面電極が前記ショットキー電極の凹凸を被覆し且つ前記表面電極が認識装置で認識可能な所定の反射率以下となる条件に適合した温度範囲(スパッタ法による圧力が0.1Pa以上1Pa以下であり、前記炭化珪素半導体基板の温度が100℃以上500℃以下)を有して加熱し、
    前記加熱により前記炭化珪素半導体基板の裏面に析出した炭素層を除去する、
    工程を含むことを特徴とする半導体デバイスの製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6112699B2 (ja) * 2012-03-30 2017-04-12 富士電機株式会社 炭化珪素半導体装置の製造方法及び該方法により製造された炭化珪素半導体装置
JP6164062B2 (ja) * 2013-11-22 2017-07-19 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
US9552993B2 (en) * 2014-02-27 2017-01-24 Semiconductor Components Industries, Llc Semiconductor device and manufacturing method thereof
CN106256024B (zh) * 2014-04-30 2019-11-26 三菱电机株式会社 碳化硅半导体装置
DE102015102055A1 (de) * 2015-01-16 2016-07-21 Infineon Technologies Ag Verfahren zum Bearbeiten einer Halbleiteroberfläche
CN107785250B (zh) * 2016-08-31 2020-12-11 株洲中车时代半导体有限公司 碳化硅基肖特基接触制作方法及肖特基二极管制造方法
JP6724685B2 (ja) * 2016-09-23 2020-07-15 住友電気工業株式会社 半導体装置
WO2018092129A1 (en) 2016-11-15 2018-05-24 The Medical Research,Infrastructure, And Health Services Fund Of The Tel-Aviv Medical Center Tissue repair device and method
JP6922202B2 (ja) * 2016-12-07 2021-08-18 富士電機株式会社 半導体装置および半導体装置の製造方法
CN108321213A (zh) * 2017-12-21 2018-07-24 秦皇岛京河科学技术研究院有限公司 SiC功率二极管器件的制备方法及其结构
JP7135443B2 (ja) * 2018-05-29 2022-09-13 富士電機株式会社 炭化ケイ素半導体装置及びその製造方法
JP7283053B2 (ja) * 2018-11-09 2023-05-30 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体組立体および炭化珪素半導体装置の製造方法
EP4008025B1 (en) * 2019-08-01 2023-09-06 Hitachi Energy Switzerland AG Silicon carbide transistor device
CN113130624A (zh) * 2021-03-26 2021-07-16 先之科半导体科技(东莞)有限公司 一种低损耗肖特基整流管及其成型工艺
WO2023189055A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284719A (ja) * 1988-09-21 1990-03-26 Nec Corp 半導体装置の製造方法
JP3216358B2 (ja) * 1993-09-07 2001-10-09 ソニー株式会社 半導体装置の配線構造及びその形成方法
JP3871607B2 (ja) * 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
JP4501488B2 (ja) 2004-03-26 2010-07-14 豊田合成株式会社 炭化珪素半導体のオーミック電極及びその製造方法
JP2006120761A (ja) * 2004-10-20 2006-05-11 Kansai Tlo Kk 半導体装置製造方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法
US20070138482A1 (en) 2005-12-08 2007-06-21 Nissan Motor Co., Ltd. Silicon carbide semiconductor device and method for producing the same
JP2007184571A (ja) 2005-12-08 2007-07-19 Nissan Motor Co Ltd 炭化珪素半導体装置、炭化珪素半導体装置の製造方法、炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体及び炭化珪素半導体装置中の遷移金属シリサイドと金属膜との接合体の製造方法
JP2008135611A (ja) 2006-11-29 2008-06-12 Denso Corp 半導体装置の製造方法
JP2009094392A (ja) * 2007-10-11 2009-04-30 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5369581B2 (ja) 2008-09-29 2013-12-18 住友電気工業株式会社 半導体デバイス用裏面電極、半導体デバイスおよび半導体デバイス用裏面電極の製造方法
JP5598015B2 (ja) * 2010-02-23 2014-10-01 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法

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