KR20070038907A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20070038907A
KR20070038907A KR1020060097621A KR20060097621A KR20070038907A KR 20070038907 A KR20070038907 A KR 20070038907A KR 1020060097621 A KR1020060097621 A KR 1020060097621A KR 20060097621 A KR20060097621 A KR 20060097621A KR 20070038907 A KR20070038907 A KR 20070038907A
Authority
KR
South Korea
Prior art keywords
pad
bump electrode
wiring
insulating film
semiconductor chip
Prior art date
Application number
KR1020060097621A
Other languages
English (en)
Other versions
KR100933201B1 (ko
Inventor
아키히코 요시오카
신야 수즈키
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20070038907A publication Critical patent/KR20070038907A/ko
Application granted granted Critical
Publication of KR100933201B1 publication Critical patent/KR100933201B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60225—Arrangement of bump connectors prior to mounting
    • H01L2021/60232—Arrangement of bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60225—Arrangement of bump connectors prior to mounting
    • H01L2021/60262—Lateral distribution of bump connectors prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Abstract

반도체 칩의 사이즈를 축소화하는 것이 가능한 기술을 제공한다.
우선, 절연막(9)위로 패드(10) 및 패드이외의 배선(11a, 11b)을 실장한다. 이 패드(10) 및 배선(11a, 11b) 상을 포함하는 절연막(9)위로 표면보호막(12)을 형성하고, 표면보호막(12)에 개구부(13)를 실장한다. 개구부(13)는 패드(10)위로 형성되고 있어, 패드(10)의 표면을 노출한다. 이 개구부(13)를 포함하는 표면보호막(12)위로 범프전극(8)을 형성한다. 여기에서, 범프전극(8)의 크기와 비교해서 패드(10)의 크기를 충분히 작아지도록 구성한다. 이것에 의해, 범프전극(8)의 바로 밑이며, 패드(10)와 동일한 층에 배선(11a, 11b)이 배치되도록 한다. 즉, 패드(10)를 작게 하는 것에 의해 형성된 범프전극(8)하의 스페이스에 배선(11a, 11b)을 배치한다.
범프전극, 표면보호막, 절연부

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시형태1에 있어서의 반도체 칩의 구성을 나타낸 평면도이다.
도 2는 도 1의 A-A’선으로 절단한 단면을 나타낸 단면도이다.
도 3은 도 1의 B -B’선으로 절단한 단면을 나타낸 단면도이다.
도 4는 도 1의 C선에서 나타낸 영역의 확대도이며, 직선상으로 배치된 범프전극의 바로 아래에 배선을 형성한 모양을 나타낸 평면도이다.
도 5는 도 1의 D선에서 나타낸 영역의 확대도이며, 물떼새모양(千鳥狀)으로 배치된 범프전극의 바로 아래에 배선을 형성한 모양을 나타낸 평면도이다.
도 6은 실시형태1에 있어서의 반도체장치의 제조 공정을 나타낸 단면도이다.
도 7은 도 6에 계속되는 반도체장치의 제조 공정을 나타낸 단면도이다.
도 8은 도 7에 계속되는 반도체장치의 제조 공정을 나타낸 단면도이다.
도 9는 도 8에 계속되는 반도체장치의 제조 공정을 나타낸 단면도이다.
도 10는 도 9에 계속되는 반도체장치의 제조 공정을 나타낸 단면도이다.
도 11는 도 10에 계속되는 반도체장치의 제조 공정을 나타낸 단면도이다.
도 12는 반도체 칩을 유리 기판에 실장할 경우를 나타낸 도면이다.
도 13은 유리 기판에 반도체 칩을 탑재한 부분을 확대한 도면이다.
도 14는 LCD의 전체구성을 나타낸 도면이다.
도 15는 LCD의 다른 구성을 나타낸 도면이다.
도 16은 TCP형태에 의해 반도체 칩을 실장기판에 실장하는 모양을 나타낸 도면이다.
도 17은 유리 기판과 프린트 기판과의 사이에 TCP형태에서 실장한 반도체 칩을 배치한 예를 나타내는 도면이다.
도 18은 COF형태에 의해 반도체 칩을 실장기판에 실장하는 모양을 나타낸 도면이다.
도 19는 유리 기판과 프린트 기판과의 사이에 COF형태에서 실장한 반도체 칩을 배치한 예를 나타내는 도면이다.
도 20은 실시형태2에 있어서의 반도체 칩의 일부를 나타낸 평면도이다.
도 21은 실시형태2의 변형예를 나타낸 평면도이다.
도 22는 실시형태2의 변형예를 나타낸 평면도이다.
[부호의 설명]
1 반도체 칩 2 반도체기판
3 게이트 구동 회로 4 소스 구동 회로
5 액정구동 회로 6 그래픽RAM
7 주변회로 8 범프전극
8a 패드 접속부 8b 배선부
8c 단자접속부 9 절연막
10 패드 11a∼11k 배선
12 표면보호막 13 개구부
14 UBM 막 15 레지스트막
16 도체막 17a 유리 기판
17b 유리 기판 18 플렉시블 프린트 기판
19 이방 도전 필름 20 표시부
20a 단자 21 TCP 형태
22 COF 형태 23 필름 기판
24 리드 25 레진
26 이방 도전 필름 27 이방 도전 필름
28 프린트 기판 29 필름 기판
30 리드 31 언더 휠
본 발명은, 반도체장치 및 그 제조 기술에 관한 것이고, 특히, LCD(Liquid Crystal Display:액정 모니터)용의 드라이버에 사용되는 반도체장치에 적용할 때 유효한 기술에 관한 것이다.
특개평 10-233507호 공보(특허문헌1)에는, 출력패드를 다수 실장한 드라이버IC과 같은 반도체집적회로 및 전자시계 등의 전자회로장치에 있어서, 칩 면적의 축소화를 꾀하고, 생산 효율의 향상과 코스트다운을 꾀하는 기술이 개시되어 있다.
구체적으로는, 출력패드에 각각 접속하는 구동 트랜지스터, 혹은(또는), 로직회로 상에 평면적으로 겹쳐서 출력패드를 실장했다. 더욱이, 반도체장치의 배선을 알루미늄 배선뿐만 아니라, 범프전극 혹은, 배리어 메탈을 이용하고 있다. 또한, 프린트 기판 위에 페이스 다운 방식에 의해 반도체집적회로가 전기적으로 접착되어 있을 경우의 전기적 접속은, 반도체집적회로에 실장된 땜납범프와 프린트 기판의 배선이 직접, 접속하는 것에 의해 형성된다. 이때 반도체집적회로의 외부 접속단자인 범프전극은 트랜지스터 위에 적층해서 실장되어 있다.
예컨대, 특허문헌1의 도 18에는, 범프 구조의 출력패드가, 구동용 트랜지스터의 위로 겹쳐서 배치되어 있다. 따라서, 평면적으로 구동용 트랜지스터와 출력패드를 포개서 배치할 수 있기 때문에, 칩 면적의 축소가 가능해진다고 한다. 또한, 특허문헌 1의 도 26에는, 확산영역과 다른 확산영역과의 사이를 범프 배선에 의해 전기접속했을 경우의 구조가 개시되어 있다. 이러한 구조로 하는 것에 의해, 종래와 비교해 배선층을 1층 늘리는 것이 가능하다고 한다.
[특허문헌1] 특개평10-2335107호 공보
최근, 액정을 표시소자에 이용한 LCD가 급속히 보급되고 있다. 이 LCD는, LCD를 구동하기 위한 드라이버에 의해 제어되어 있다. LCD용 드라이버는 반도체 칩 으로 구성되고 있으며, 예컨대, 유리 기판에 실장된다. LCD용 드라이버를 구성하는 반도체 칩은, 반도체기판상에 복수의 트랜지스터와 다층배선을 형성한 구조를 하고 있으며, 표면에 범프전극이 형성되어 있다. 그리고, 표면에 형성된 범프전극을 통하여, 유리 기판에 실장되어 있다. 이때 , 범프전극에 의해 반도체 칩과 유리 기판이 접속되지만, 접착력의 향상의 관점으로부터, 범프전극의 면적을 크게 해서 반도체 칩과 유리 기판의 접착 면적을 크게 하는 것이 행해지고 있다. 즉, LCD용 드라이버를 구성하는 반도체 칩의 범프전극은, 일반용도에 이용할 수 있는 반도체 칩의 범프전극과 비교해서 크기가 훨씬 커진 특징이 있다.
LCD용 드라이버에 있어서, 범프전극 아래로는 패시베이션(passivation)막이 되는 절연막이 형성되고 있으며, 이 절연막에 실장된 개구부를 통하여, 다층배선의 최상층에 형성된 패드와 접속되어 있다. 보통, 개구부 및 패드는, 범프전극의 크기에 맞춰서 같은 정도의 면적을 가지도록 형성되어 있다.
상기한 것 같이, 반도체 칩에 형성된 다층배선의 최상층에는, 큰 범프전극에 대응한 패드가 형성되어 있다. 즉, 범프전극의 크기와 같은 정도의 면적을 가지는 패드가 최상층에 형성되어 있다. 이 때문에, 다층배선의 최상층에 패드이외의 배선을 형성하는 스페이스를 확보하기 위해서는, 반도체 칩의 사이즈를 크게 해야 한다는 문제점이 있다.
또한, 본딩패드의 바로 위에 범프전극을 형성하는 통상의 구조에서는, 실장하는 범프전극의 위치가 결정되어 있기 때문에, 패드 등의 배선의 레이아웃 구성에 제한이 있다.
따라서, 반도체 칩의 사이즈를 효율 좋게 축소화할 수 있는 레이아웃 구성을 잡기 어려운 문제점이 있다.
본 발명의 목적은, 반도체 칩의 사이즈를 축소화하는 것이 가능한 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 반도체 칩에 형성되어 있는 배선의 레이아웃 구성의 자유도를 향상할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치는, (a)반도체기판상에 형성된 패드와, (b) 상기 패드상에 개구부를 가지는 절연막과, (c) 상기 개구부를 포함하는 상기 절연막위로 형성된 범프전극을 가지는 반도체 칩을 구비한다. 그리고, 상기 범프전극의 크기는, 상기 패드의 크기와 비교할 때 크며, 상기 절연막을 통한 상기 범프전극의 하층에는, 상기 패드와 다른 배선이 형성되어 있는 것이다.
또한, 본 발명에 의한 반도체장치는, (a)반도체기판상에 형성된 패드와, (b) 상기 패드상에 개구부를 가지는 절연막과, (c) 상기 개구부를 포함하는 상기 절연막위로 형성된 범프전극을 가지는 반도체 칩을 구비한다. 그리고, 상기 범프전극의 크기는, 상기 패드의 크기와 비교할 때 크며, 상기 범프전극에는, 폭이 좁은 제1부 분과 상기 제1부분보다 폭이 넓은 제2부분이 있는 것을 특징으로 하는 것이다.
본 발명에 의한 반도체장치의 제조방법은, (a)반도체기판상에 패드 및 상기 패드와 다른 배선을 동일한 층에서 형성하는 공정과, (b) 상기 패드 및 상기 패드와 다른 배선 위로 절연막을 형성하는 공정을 구비한다. 더하여, (c) 상기 절연막에 상기 패드의 표면을 노출하는 개구부를 형성하는 공정과, (d) 상기 개구부를 포함하는 상기 절연막위로 범프전극을 형성하는 공정을 구비한다. 그리고, 상기 절연막을 통한 상기 범프전극의 하층에, 상기 패드 및 상기 패드와 다른 배선을 형성하는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 반도체장치의 제조방법은, (a)반도체기판상에 패드를 형성하는 공정과, (b) 상기 패드상에 절연막을 형성하는 공정을 구비한다. 더하여, (c) 상기 절연막위로 상기 패드의 표면을 노출하는 개구부를 형성하는 공정과, (d) 상기 개구부를 포함하는 상기 절연막위로 범프전극을 형성하는 공정을 구비한다. 그리고, 상기 범프전극에, 폭이 좁은 제1부분과 상기 제1부분보다 폭이 넓은 제2부분을 형성하는 것을 특징으로 하는 것이다.
[발명을 실시하기 위한 최선의 형태]
이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위등을 포함한다)을 언급할 경우, 특히 명시했을 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 좋다.
더욱이, 이하의 실시형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)은, 특히 명시했을 경우 및 원리적으로 분명히 필수적이라고 생각될 경우 등을 제외하고, 반드시 필수적인 것은 아니라는 것은 말할 필요도 없다.
동일하게, 이하의 실시형태에 있어서, 구성 요소등의 형상, 위치 관계 등에 언급할 때는, 특히 명시했을 경우 및 원리적으로 분명히 그렇지 않다고 생각될 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것이라고 한다. 이것은, 상기 수치 및 범위에 관해서도 같다.
본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복의 설명은 생략한다.
(실시형태1)
도 1은 본 실시형태1에 있어서의 반도체 칩(1)(반도체장치)의 구성을 나타낸 평면도이다. 본 실시형태1에 있어서의 반도체 칩(1)은, LCD용의 드라이버이다.
도 1에 있어서, 반도체 칩(1)은, 예컨대 가늘고 긴 장방형으로 형성된 반도체기판(2)을 구비하고 있으며, 그 주면에는, 예컨대 액정표시장치를 구동하는 LCD용의 드라이버가 형성되어 있다.
이 드라이버는, LCD를 구성하는 셀 어레이의 각 화소에 전압을 공급해서 액 정분자의 방향을 제어하는 기능을 구비하고 있으며, 게이트 구동 회로(3), 소스 구동 회로(4), 액정구동 회로(5), 그래픽RAM(Random Access Memory)(6) 및 주변회로(7)를 구비하고 있다.
반도체 칩(1)의 외주근방에는, 복수의 범프전극(8)이 반도체 칩(1)의 외주에 따라 소정의 간격마다 배치되어 있다. 이러한 복수의 범프전극(8)은, 반도체 칩(1)의 소자나 배선이 배치된 액티브 영역위로 배치되어 있다. 복수의 범프전극(8) 중에는 집적회로의 구성에 필요한 집적회로용의 범프전극과, 집적회로의 구성에는 필요하지 않은 더미 범프전극이 존재한다. 반도체 칩(1)의 1개의 장변 및 2개의 단변근방에는, 범프전극(8)이 물떼새모양(千鳥狀)으로 배치되어 있다. 이 물떼새모양(千鳥狀)으로 배치되어 있는 복수의 범프전극(8)은, 주로 하고, 게이트 출력 신호용 혹은 소스출력 신호용의 범프전극이다.
반도체 칩(1)의 장변 중앙에 물떼새배치된 범프전극(8)이 소스 출력 신호용의 범프전극이며, 반도체 칩(1)의 장변의 양각근방 및 반도체 칩(1)의 양쪽단변에 물떼새배치된 범프전극(8)이 게이트 출력 신호용의 범프전극이다. 이러한 물떼새배치를 채용하는 것에 의해, 반도체 칩(1)의 사이즈의 증대를 억제하면서, 많은 수를 필요로 하는 게이트 출력 신호용의 범프전극이나 소스 출력 신호용의 범프전극을 배치할 수가 있다. 즉, 칩 사이즈를 축소하면서, 범프전극의 수를 늘릴 수 있다.
또한, 반도체 칩(1)의 다른 쪽의 장변(長邊)근방에는, 물떼새배치가 아니라 일직선상으로 나란하도록 범프전극(8)이 배치되어 있다. 이 일직선상으로 나란하도록 배치된 범프전극(8)은, 디지털 입력 신호용 또는 아날로그 입력 신호용의 범프 전극이다. 더욱이, 반도체 칩(1)의 네 모퉁이 근방에는 더미 범프전극이 형성되어 있다. 또, 도 1에서는, 게이트 출력 신호용 혹은 소스 출력 신호용의 범프전극(8)을 물떼새배치로 하고, 디지털 입력 신호용 혹은 아날로그 입력 신호용의 범프전극(8)을 일직선상으로 배치하고 있는 예에 대해서 설명했다.
그러나, 게이트 출력 신호용 혹은 소스 출력 신호용의 범프전극(8)을 일직선상으로 배치하고, 디지털 입력 신호용 혹은 아날로그 입력 신호용의 범프전극(8)을 물떼새배치로 하는 구성도 가능하다.
도 2는, 도 1의 A-A’선으로 절단한 단면을 나타낸다. 도 2에 있어서, 최상층 배선보다 하층의 구조에 관해서는 생략하고 있다. 도 2에 나타내지 않고 있지만, 반도체기판상에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)등의 반도체소자가 형성되어, 이 반도체소자 위로 다층배선이 형성되어 있다. 도 2에서는 이 다층배선 중 최상층의 배선보다 상부의 구조가 도시되어 있다.
도 2에 나타낸 바와 같이, 예컨대 산화실리콘막으로 이루어지는 절연막(9)위로는, 최상층 배선이 형성되어 있다. 최상층 배선으로서는, 예컨대 패드(10)와 패드(10)이외의 배선(11a, 11b)이 형성되어 있다. 배선(11a, 11b)으로는, 예컨대 신호용의 신호배선이나 전원용의 전원배선 혹은 더미 배선으로 형성되어 있다. 이러한 패드(10)와 배선(11a, 11b)은 예컨대 알루미늄 막으로 구성되어 있다.
패드(10) 및 배선(11a, 11b)위로는, 패드(10) 및 배선(11a, 11b)을 덮도록 표면보호막(패시베이션막)(12)이 형성되어 있다. 표면보호막(12)은, 예컨대 질화 실리콘막 등의 절연막으로 형성되어 있다. 그리고, 이 표면보호막(12)에는, 패드(10)의 표면을 노출하는 개구부(13)가 형성되고 있으며, 개구부(13)내를 포함하는 표면보호막(12)위로는, 하지(下地)의 금속막인 UBM막(14)을 통해서 범프전극(8)이 형성되어 있다.
또한, 범프전극(8)의 하층에는, 상기의 패드(10) 및 배선(11a, 11b)등의 배선층 등의 외에, 패드(10) 및 배선(11a, 11b)등의 배선층보다 더욱 하층에 복수의 배선층이 형성되어 있다 (도시하지 않음). 동일하게, 범프전극(8)의 하층에는, 상기의 MISFET등의 반도체소자도 형성되어 있다 (도시하지 않음). 이렇게, 본 실시형태에서는, 범프전극(8)하의 영역을 유효하게 활용하는 것으로써 반도체 칩(1)의 칩 면적을 축소하는 것이 가능한 구성이 되어 있다.
여기에서, 본 발명의 특징의 하나는, 범프전극(8)의 크기와 비교해서 개구부(13) 및 패드(10)가 작아지도록 형성하고 있는 점이다. 보통, 범프전극(8)의 하부에는, 범프전극(8)과 같은 정도의 크기를 가지는 개구부(13)가 형성되고, 이 개구부(13)의 하층에는 범프전극(8)보다 큰 패드(10)가 형성되어 있다. 즉, 범프전극(8)의 하부에는 패드(10)가 형성되고 있어, 이 패드(10)의 크기는, 범프전극(8)의 크기와 같은 정도이다. 그러나, LCD용의 드라이버를 구성하는 반도체 칩(1)에 있어서는, 범프전극(8)을 유리 기판과 접착시키기 때문에, 면적이 커진다. 따라서, 범프전극(8)의 하층에 형성되는 패드(10)의 크기도 커진다. 이때 , 패드(10)의 크기가 크다고, 다층배선층의 최상층에 패드(10)이외의 배선을 배치하려고 한들, 스페이스를 확보하기는 어렵고, 반도체 칩(1)의 사이즈가 커져버린다. 이것에 대하 여, 본 실시형태1에서는, 도 2에 나타낸 바와 같이, 범프전극(8)의 크기와 비교해서 개구부(13) 및 패드(10)의 크기를 작게 하고 있다. 바꿔 말하면, 패드(10)의 크기와 비교해서 범프전극(8)의 크기가 커진다. 이렇게, 범프전극(8)의 크기와 비교해서 패드(10)의 크기를 축소화하는 것에 의해, 범프전극(8)의 하층에 패드(10)이외의 배선(11a, 11b)을 형성하는 스페이스를 확보할 수가 있다. 즉, 범프전극(8)의 바로 밑이며, 패드(10)와 동일한 층의 최상층에는, 보통 패드(10)가 형성되어 있으므로, 다른 배선을 형성할 수가 없었다. 그러나, 본 실시형태1에서는, 범프전극(8)의 크기와 비교해서 패드(10)의 크기를 작게 하도록 구성했으므로, 범프전극(8)의 바로 밑이며, 패드(10)와 동일한 층의 최상층에 다른 배선(11a, 11b)을 형성하는 스페이스를 확보할 수 있다. 따라서, 범프전극(8)의 바로 아래에도 패드(10)이외의 배선(11a, 11b)을 형성할 수가 있으므로, 범프전극(8)의 바로 밑의 스페이스를 유효활용할 수 있고, 반도체 칩(1)의 사이즈를 축소화 할 수가 있다.
본 실시형태1에서는, 범프전극(8)의 크기를 바꾸지 않고, 패드(10)의 크기를 범프전극(8)의 크기보다 작게 하는 것에 의해, 범프전극(8)에 패드(10)이외의 배선을 형성하는 스페이스를 실장하는 것을 특징으로 한다. 즉, 유리 기판에 접착하는 범프전극(8)의 면적을 확보하면서, 범프전극(8)아래로 패드(10)이외의 배선을 확보하고, 반도체 칩(1)의 사이즈의 축소화를 꾀하고 있다. 이러한 기술적 사상은, 배경기술에서 설명한 특허문헌1에는 기재도 시사도 되어 있지 않고, 본 실시형태1에 특유한 것이다.
예컨대, 패드의 크기를 바꾸지 않고 범프전극의 크기를 크게 하는 것에 의 해, 범프전극의 크기를 패드의 크기와 비교해서 크게 하는 구성을 가질 수 있지만, 이 경우, 패드의 크기 자체는 축소화되지 않고, 패드의 크기를 축소화함으로써 형성되는 스페이스를 확보할 수가 없다. 따라서, 반도체 칩의 사이즈의 축소화를 꾀할 수는 없는 것이다. 더욱이, 범프전극을 크게 하면, 반도체 칩의 사이즈도 커지므로, 반도체 칩의 축소화를 꾀할 수는 없다. 이렇게, 범프전극의 크기에 대하여 패드 전극의 크기를 작게 하는 방법에는, 범프전극 자체의 크기를 크게 하는 수단과 패드 자체를 작게 하는 수단이 있다. 이 2개의 수단은, 범프전극의 크기에 대하여 패드 전극의 크기가 작아지는 점에서 공통되지만, 패드 자체를 작게 하는 수단에서는, 범프전극하의 패드와 동일한 층의 층에 패드이외의 배선을 형성하는 스페이스를 확보할 수 있는 점에서 현저한 상이점이 있다. 더욱이, 패드 자체를 작게 하는 것에 의해, 패드의 폭이 패드 이외의 배선에서 비교적 폭이 넓은 전원배선 등과 비교해서 작아질 경우도 있다.
도 3은, 도 1의 B-B’선으로 절단한 단면도를 나타내고 있다. 도 3에 나타낸 바와 같이, B-B’선으로 절단한 단면에 있어서, 절연막(9)위로 패드(10)가 형성되고 있어, 이 패드(10)를 덮도록 표면보호막(12)이 형성되어 있다. 그리고, 표면보호막(12)에는, 개구부(13)가 실장되고 있으며, 이 개구부(13)의 저부에 있어서, 패드(10)의 표면이 노출되어 있다. 그리고, 개구부(13)내를 포함하는 표면보호막(12)위로는, UBM막(14)을 통해서 범프전극(8)이 형성되어 있다. B -B’선으로 절단한 단면방향으로 있어서는, 범프전극(8)의 폭에 대하여 패드(10)의 폭이 같은 정도이거나 커져 있다. 즉, 범프전극(8)은, 도 2에 나타내는 A-A’선으로 절단한 단면방 향에 있어서, 패드(10)의 폭은, 범프전극(8)의 폭과 비교해서 작으며, 범프전극(8)의 바로 아래에, 패드(10) 및 패드(10)이외의 신호배선이나 전원배선 등이 형성되어 있다. 한편, 도 3에 나타낸 바와 같이, B-B’선으로 절단한 단면방향으로 있어서는, 범프전극(8)의 바로 아래에 형성되어 있는 패드(10)의 폭은, 범프전극(8)의 폭과 같은 정도의 크기로 되어 있다.
도 4는, 도 1의 C영역을 확대한 평면도이며, 직선상으로 배치된 범프전극(8)의 바로 아래에 배선을 형성한 모양을 나타내는 평면도이다. 도 4에 나타낸 바와 같이, 직사각형의 형상을 한 범프전극(8)이 단변방향(장변방향과 교차하는 방향)으로 나란하게 배치되어 있다. 그리고, 범프전극(8)의 하층에는,개구부(13)가 형성되어 있다. 그리고, 표면보호막(12)에 실장된 개구부(13)의 하층에는 패드(10)가 형성되어 있다. 이 패드(10)는, 개구부(13)를 매립하도록 해서 형성된 범프전극(8)과 전기적으로 접속되어 있다. 패드(10)는 정방형의 형상을 하고 있고, 그 1변의 길이는, 범프전극(8)의 단변의 길이보다 근소하게 큰 정도이다. 따라서, 도 4에 나타낸 바와 같이, 범프전극(8)의 단변방향에 있어서, 범프전극(8)의 길이와 비교해서 패드(10)의 길이는 근소하게 커진다. 한편, 범프전극(8)의 장변(長邊)방향에 있어서, 범프전극(8)의 길이와 비교해서 패드(10)의 길이는 훨씬 작아져 있다. 즉, 패드(10)는, 범프전극(8)보다 작으며, 패드(10)는, 범프전극(8)의 일단부하로만 형성되어 있게 된다. 이 때문에, 범프전극(8)의장변방향이며, 패드(10)과 동일한 층의 배선층에는 스페이스가 확보되게 된다. 이 스페이스에는, 패드(10)와 다른 배선(11a∼11c)이 형성되어 있다. 이렇게 본 실시형태1에 의하면, 범프전극(8)의 바 로 아래에 형성되는 패드(10)의 크기를 작게 했으므로, 패드(10)와 동일한 층의 범프전극(8)의 바로 아래에 배선(11a∼11c)을 형성할 수가 있다. 따라서, 장방형상(長方形狀)을 한 큰 범프전극(8)의 바로 밑을 유효하게 활용할 수가 있으므로, 반도체 칩의 축소화가 가능해진다.
배선(11a∼11c)은, 예컨대 신호배선, 전원배선 혹은 더미 배선으로 이루어지고, 여러가지 폭의 배선을 인출할 수 있다. 도 4에서는, 배선(11c)은, 배선(11a, 11b)과 비교해서 폭이 커진다. 보통 패드는, 범프전극(8)의 크기와 같은 정도로 형성되어 있으므로, 패드의 폭은 배선의 폭 중에서도 커진다. 그러나, 본 실시형태1에서는, 패드(10)의 크기를 범프전극(8)의 크기보다 작게 해서, 범프전극(8)의 바로 아래에 배선을 형성할 수 있는 스페이스를 확보하고 있다. 이 때문에, 패드(10)의 폭은, 예컨대 확보한 스페이스에 형성되는 전원배선등과 비교해서 작아질 경우가 있다. 이렇게 본 실시형태1에 의한 구성에 의하면, 패드(10)의 폭이 그 밖의 일부의 배선의 폭보다 작아지는 경우가 있다.
배선(11a∼11c)은, 범프전극(8)의 장변방향으로 교차하는 방향으로 연장하도록 형성되어 있다. 또, 범프전극(8)의 장변방향으로 직교하도록 배선(11a∼11c)을 배치하는 것이, 스페이스를 유효하게 활용하는 관점으로부터 바람직하지만, 반드시 범프전극(8)의 장변방향으로 직교하도록 형성하지 않아도 좋다. 예컨대, 배선의 레이아웃에 따라서는, 비스듬히 교차하도록 배선을 형성해도 좋다. 이 경우도, 범프전극(8)의 바로 밑의 스페이스를 활용할 수 있기 때문에, 반도체 칩의 소형화가 실현된다.
도 5는, 도 1의 D영역을 확대한 평면도이며, 물떼새모양(千鳥狀)으로 배치된 범프전극(8)의 바로 아래에 배선을 형성한 모양을 나타내는 평면도이다. 도 5에 있어서도, 도 4와 같이, 범프전극(8)의 장변방향의 폭이 패드(10)의 폭보다 훨씬 커지고 있어, 범프전극(8)의 장변(長邊)방향이며, 패드(10)와 동일한 층의 층에 스페이스가 확보되어 있다. 그리고, 이 스페이스에 배선(11d∼11k)이 형성되어 있다. 물떼새모양(千鳥狀)으로 범프전극(8)을 형성했을 경우, 범프전극(8)은 도 5에 나타낸 바와 같이, 2단에 걸쳐 범프전극(8)이 형성되어 있다.
이 때문에, 일렬로 범프전극(8)을 형성할 경우와 비교하여, 범프전극(8)의 바로 아래에 형성되는 스페이스가 커진다. 즉, 범프전극(8)의 크기에 맞춰서 패드를 형성해버리면, 범프전극(8)의 바로 아래에 패드이외의 배선을 형성할 수가 없게 된다. 이때 , 일렬로 범프전극(8)을 형성할 경우와 비교해서 물떼새모양(千鳥狀)에 범프전극(8)을 형성하면, 범프전극(8)이 2열로 형성되어 있는 만큼, 배선을 형성하는 스페이스가 좁아진다. 그러나, 도 5에 나타낸 바와 같이, 본 실시형태1에서는, 1단(段)째의 열(列)에 형성되어 있는 범프전극(8)의 바로 밑의 스페이스에 배선(11d∼11g)을 형성하고, 2 단째의 열에 형성되어 있는 범프전극(8)의 바로 밑의 스페이스에 배선(11h∼11k)을 형성하고 있다. 이 때문에, 범프전극(8)을 물떼새모양(千鳥狀)으로 배치했을 경우여도, 범프전극(8)을 일렬로 배치했을 경우와 같은 정도로 범프전극(8)의 바로 아래에 형성된 스페이스를 유효하게 활용할 수가 있다. 이렇게, 반도체 칩에 형성되어 있는 범프전극(8)에 있어서, 일렬로 배치되어 있는 범프전극(8)아래뿐만 아니라, 물떼새모양(千鳥狀)으로 배치되어 있는 범프전극(8) 아래로도 배선을 형성할 수가 있으므로, 반도체 칩의 소형화를 추진할 수가 있다.
또한, 도 1의 D영역(도 5)에서는 도 1의 C영역(도 4)과 비교하여, 범프전극(8)의 수가 다수 배치되어 있지만, 이것은 후술의 도 15등에 나타나는 LCD의 표시부(20)을 구성하는 소자를 구동시키기 위해서, 도 1의 D영역측에 보다 많은 범프전극(8)을 배치시킬 필요가 있기 때문이다. 이러한 도 1의 D영역측의 범프전극(8)은, 주로, LCD의 표시부(20)을 구성하는 소자의 게이트용 및 소스용을 위해 사용된다.
다음에, 본 실시형태1에 있어서의 반도체장치의 제조방법에 대해서 도면을 참조하면서 설명한다. 우선, 도시는 하지 않지만, 예컨대, 실리콘 단결정으로 이루어지는 반도체기판상에 MISFET등의 반도체소자를 형성하고, 이 반도체소자 위로 다층배선을 형성한다. 도 6에서는, 최상층에 형성된 배선을 나타내고 있으며, 이 최상층에 형성된 배선보다 하층의 구조에 관해서는 생략하고 있다.
도 6에 나타낸 바와 같이, 예컨대 산화실리콘막으로 이루어지는 절연막(9)을 형성한다. 절연막(9)은, 예컨대, CVD(Chemical Vapor Deposition)법을 사용해서 형성할 수가 있다. 그리고, 절연막(9)위로, 티타늄/질화 티타늄 막, 알루미늄 막 및 티타늄/질화 티타늄 막을 적층해서 형성한다. 그 후, 포토리소그래피 기술 및에칭 기술을 사용하고, 적층막을 패터닝한다. 이 패터닝에 의해, 패드(10) 및 배선(11a, 11b)을 형성한다. 이때 형성되는 패드(10)는, 후술하는 공정에서 형성되는 범프전극과 비교해서 작아지게 된다. 또한, 배선(11a, 11b)은 범프전극의 바로 아래에 형성되게 되고 있다.
계속해서, 도 7에 나타낸 바와 같이, 패드(10) 및 배선(11a, 11b)을 형성한 절연막(9)위로 표면보호막(12)을 형성한다. 표면보호막(12)은, 예컨대, 질화 실리콘 막으로 형성되어, 예컨대, CVD법에 의해 형성할 수가 있다. 다음에, 포토리소그래피 기술 및 에칭 기술을 사용하고, 표면보호막(12)에 개구부(13)를 형성한다. 이 개구부(13)는, 패드(10)위로 형성되어, 패드(10)의 표면을 노출하고 있다. 또, 개구부(13)의 크기는 패드(10)의 크기와 비교해서 작아지도록 형성된다.
다음으로, 도 8에 나타낸 바와 같이, 개구부(13)내를 포함하는 표면보호막(12)위로 UBM(Under Bump Metal)막(14)을 형성한다.UBM막(14)은, 예컨대, 스퍼터링법을 사용해서 형성할 수있고, 예컨대, 티타늄 막, 니켈 막, 팔라듐 막, 티타늄·텅스텐 합금막, 질화 티타늄 막 혹은 금막 등의 단층막 또는 적층막에 의해 형성되어 있다. 여기에서, UBM막(14)은, 범프전극(8)과 패드(10)나 표면보호막(12)의 접착성을 향상시키는 기능외에, 다음의 공정에서 형성되는 도체막(16)의 금속원소가 배선(11a, 11b)등으로 이동하는 것이나, 반대로 배선(11a, 11b)등의 금속원소가 도체막(16)측으로 이동하는 것을 억제 또는 방지하는 배리어 기능을 가지는 막이다. 또한, UBM막(14)의 평면치수는, 개구부(13)보다 크고, 도체막(16)과 거의 같다.
계속해서, 도 9에 나타낸 바와 같이, UBM막(14)위로 레지스트막(15)을 도포한 후, 이 레지스트막(15)에 대하여 노광·현상 처리를 실시하는 것에 의해 패터닝한다. 패터닝은, 범프전극형성 영역에 레지스트막(15)이 남지 않도록 행하여진다. 그리고, 도 10에 나타낸 바와 같이, 도체막(16)으로서 예컨대, 도금법을 사용해서 금막을 형성한다. 그 후, 도 11에 나타낸 바와 같이, 패터닝한 레지스트막(15) 및 레지스트막(15)으로 덮인 UBM막(14)을 제거하는 것에 의해, 도체막(16) 및 UBM막(14)으로 이루어진 범프전극(8)을 형성한다. 다음에, 반도체기판을 다이싱하는 것에 의해, 개편화한 반도체 칩을 얻을 수 있다.
본 실시형태1에 의하면, 범프전극(8)의 바로 아래에 형성되는 패드(10)의 크기를 작게 했으므로, 범프전극(8)의 바로 아래에 배선(11a, 11b)을 형성할 수가 있다.
즉, 범프전극(8)의 바로 아래에, 패드(10) 및 패드(10)와 동일한 층에서 형성되는 배선(11a, 11b)을 형성할 수가 있으므로, 범프전극(8)의 바로 아래에 형성되는 스페이스를 유효활용할 수있고, 반도체 칩의 소형화를 꾀할 수 있다.
또한, 본 실시형태1에 있어서의 반도체장치의 제조방법에서는, 패드(10) 및 패드(10)와 동일한 층에 형성되는 배선(11a, 11b)을 범프전극(8)의 바로 아래에 형성하도록 패터닝하는 점 이외에는, 통상의 제조 공정과 같다. 따라서, 제조 공정의 복잡화를 초래하는 일없이, 본 실시형태1에 있어서의 반도체장치를 제조할 수가 있다. 즉, 제조 공정의 대폭적인 변경을 하지 않아도 좋은 효과를 얻을 수 있다.
다음에, 상기와 같이 형성된 반도체 칩을 실장기판에 접착해서 실장한다. 도 12는, 반도체 칩(1)을 유리 기판(17a)에 실장할 경우(COG:chip on Glass)를 나타낸 것이다. 도 12에 나타낸 바와 같이, 유리 기판(17a)에는 유리 기판(17b)이 탑재되고 있으며, 이것에 의해 LCD의 표시부가 형성된다. 그리고, LCD의 표시부의 근방의 유리 기판(17a)위로는, LCD용의 드라이버인 반도체 칩(1)이 탑재되어 있다. 반도체 칩(1)에는 범프전극(8)이 형성되고 있어, 범프전극(8)과 유리 기판(17a)위로 형성된 단자는 이방 도전 필름(Anisotropic Conductive Film)(19)을 통해서 접속되어 있다. 또한, 유리 기판(17a)과 플렉시블 프린트 기판(Flexible Printed Circuit)(18)도 이방 도전 필름(19)에 의해 접속되어 있다. 이렇게 유리 기판(17a)위로 탑재된 반도체 칩(1)에 있어서, 출력용의 범프전극(8)은 LCD의 표시부에 전기적으로 접속되어, 입력용의 범프전극(8)은 플렉시블 프린트 기판(18)에 접속되어 있다.
도 13은, 유리 기판(17a)에 반도체 칩(1)을 탑재한 부분을 확대한 도면이다. 도 13에 있어서, 유리 기판(17a)에는 단자(20a)가 형성되고 있고, 이 단자(20a)에 반도체 칩(1)에 형성되어 있는 범프전극(8)이 전기적으로 접속된다. 이때 , 범프전극(8)과 단자(20a)는 직접 접하고 있는 것은 아니고, 이방 도전 필름(19)을 통해서 접속되어 있다.
도 14는, LCD의 전체구성을 나타낸 도면이다. 도 14에 나타낸 바와 같이, 유리 기판위로 LCD의 표시부(20)가 형성되어 있고, 이 표시부(20)에 화상이 표시된다. 표시부의 근방의 유리 기판위로는 LCD용의 드라이버인 반도체 칩(1)이 탑재되어 있다. 반도체 칩(1)의 근방에는 플렉시블 프린트 기판(18)이 탑재되고 있으며, 플렉시블 프린트 기판(18)과 LCD의 표시부(20)의 사이에 드라이버인 반도체 칩(1)이 탑재되어 있다. 이렇게 하여, 반도체 칩(1)을 유리 기판(17a)위로 탑재 할 수가 있다.
LCD용의 드라이버를 실장기판에 실장하는 형태의 일례로서 유리 기판(17a)에 반도체 칩(1)을 실장하는 COG에 대해서 설명했지만, 다음으로, 반도체 칩(1)을 실장하는 다른 형태에 대해서 설명한다.
도 15는, COG형태 이외의 실장 형태에서 반도체 칩(1)을 실장하는 모양을 나타낸 것이며, TCP(Tape Carrie rPackage)형태(21)와 COF(Chip On Film)형태(22)를 나타내고 있다. 도 16은, TCP형태에 의해 반도체 칩(1)을 실장기판에 실장하는 모양을 나타낸 도면이다. 도 16에 있어서, 실장기판은 테이프 모양의 필름 기판(테이프 기판)(23)이며, 필름 기판(23)에는, 예컨대 동으로 이루어진 리드(24)가 형성되어 있다.
그리고, 이 리드(24)에 범프전극(8)이 접착하도록 반도체 칩(1)이 필름 기판(23)에 실장되어 있다. 또, 반도체 칩(1)은 레진(25)에 의해 밀봉되어 있다.
도 17은, 유리 기판(17a)과 프린트 기판(28)과의 사이에 TCP형태에서 실장한 반도체 칩(1)을 배치한 예를 나타내는 도면이다. 도 17에 나타낸 바와 같이, 유리 기판(17a)과 필름 기판(23)에 형성된 리드(24)와는 이방 도전 필름(26)에 의해 접속되고 있어, 같이, 필름 기판(23)에 형성되거나 도 24와 프린트 기판(28)과는 이방 도전 필름(27)에 의해 접속되어 있다.
도 18은, COF형태에 의해 반도체 칩(1)을 실장기판에 실장하는 모양을 나타낸 도면이다. 도 18에 있어서, 실장기판은 테이프 모양의 필름 기판(29)이다. TCP 형태와 같이 필름 기판(29)위로는 동으로 이루어지는 리드(30)가 형성되어 있지만, TCP 형태와 달리, 리드(30)는 범프전극(8)과 접속하는 부위에 있어서도, 필름 기판(29)에 고착하고 있다. 그리고, 이 리드(30)에 범프전극(8)이 접착하도록 반도체 칩(1)이 필름 기판(29)에 실장되어 있다. 또, 반도체 칩(1)과 필름 기판(29)과의 간극에는 언더 필(31)이 형성되어 있다. 도 19은, 유리 기판(17a)과 프린트 기판(28)과의 사이에 COF형태에서 실장한 반도체 칩(1)을 배치한 예를 나타내는 도면이다. 도 19에 나타낸 바와 같이, 유리 기판(17a)과 필름 기판(29)에 형성된 리드(30)와는 이방 도전 필름(26)에 의해 접속되어 있고, 동일하게, 필름 기판(29)에 형성된 리드(30)와 프린트 기판(28)과는 이방 도전 필름(27)에 의해 접속되어 있다.
이렇게, LCD용의 드라이버인 반도체 칩(1)을 여러가지 형태에 의해 실장할 수가 있다.
(실시형태2)
본 실시형태2에서는, 범프전극의 위치에 의하지 않고 패드의 형성 위치를 알맞은 위치로 결정할 수가 있는 레이아웃 자유도가 높은 반도체장치에 대해서 설명한다.
도 20은, 본 실시형태2에 있어서의 반도체 칩의 일부를 나타낸 평면도이다.
도 20에 있어서, 패드(10)는 표면보호막(12)에 형성된 개구부(13)를 통해서 범프전극(8)의 일부를 구성하는 패드 접속부(8a)와 접속되어 있다. 범프전극(8)은, 패드(10)에 접속하는 패드 접속부(8a)와, 실장기판의 단자에 접속하는 단자접속부(8c)과, 패드 접속부(8a)와 단자접속부(8c)과를 접속하는 배선부(8b)으로 구성되어 있다. 보통, 범프전극은, 단자접속부만으로 구성되어, 이 단자접속부가 패드와 접속되어 있다. 즉, 통상의 범프전극에서는 단자접속부가 패드 접속부를 겸하고 있 으며, 패드 접속부와 단자접속부가 평면적으로 겹치고 있다. 이것에 대하여, 본 실시형태2의 범프전극(8)에서는, 패드 접속부(8a)와 단자접속부(8c)가 평면적으로 다른 위치에 형성되어 있고, 이 평면적으로 다른 위치에 형성된 패드 접속부(8a)와 단자접속부(8c)가 배선부(8b)에서 접속된 구조를 하고 있다. 또한, 패드 접속부(8a)와 단자접속부(8c)는, 배선부(8b)와 비교하여, 그 평면형상의 배선 폭이 커지도록 형성되어 있다. 패드 접속부(8a)와 단자접속부(8c)에서는, 각각 패드(10)와 상기의 유리 기판 (또는 필름 기판)에 실장된 리드에 접속할 필요가 있기 때문에, 그 평면적을 어느정도 확보해야 하기 때문이다.
배선부(8b)에서는, 그 배선 폭을 작게 하는 것에 의해, 다른 배선부(8b)와의 접촉의 가능성을 막을 수 있고, 배선 인출의 자유도를 높일 수 있다.
이렇게 범프전극(8)을 구성하는 것에 의해, 범프전극(8)의 단자접속부(8c)를 물떼새모양(千鳥狀)으로 배치하면서, 패드(10)를 물떼새모양(千鳥狀)으로 배치하는 일없이, x방향으로 일렬로 배치시키는 것이 가능해진다. 즉, 범프전극의 배치 위치에 좌우되지 않고 패드의 위치를 결정할 수가 있다. 보통, 범프전극과 패드와는 평면적으로 겹치도록 배치되어 있다. 따라서, 범프전극을 y방향으로 물떼새모양(千鳥狀)으로 배치하면, 패드도 y방향으로 물떼새모양(千鳥狀)으로 배치되게 된다. 이때 , 패드는 2열로 배치되지만, 패드가 배치되어 있는 개소에는, 패드이외의 배선을 인출할 수 없다. 이 때문에, 상기 실시형태1에서 말한 것 같이, 범프전극의 크기와 비교해서 패드의 크기를 작게 하는 것에 의해, 범프전극의 바로 아래에 패드이외의 배선을 형성할 경우여도, 패드가 y방향으로 2열로 형성되어 있으므로, 그 몫 패드 이외의 배선을 형성할 스페이스를 넓힐 수 없다. 이것에 대하여, 본 실시형태2에 의하면, 범프전극(8)을 물떼새모양(千鳥狀)으로 배치해도, 패드(10)는 물떼새모양(千鳥狀)으로 할 필요는 없고, 도 20에 나타낸 바와 같이 x방향으로 일렬로 배치시키는 것이 가능해진다. 따라서, 패드(10)의 보다 점유되는 스페이스는, 패드(10)를 2열로 배치할 경우와 비교해서 적어진다. 이렇게, 패드(10)에 의해 점유되는 스페이스를 적게 할 수 있으므로, 패드(10)와 동일한 층의 범프전극(8)아래로, 패드(10)이외의 배선(11a∼11k)을 형성하는 스페이스를 충분히 확보할 수 있다. 이것에 의해, 반도체 칩의 소형화를 더 추진할 수가 있다. 또, 범프전극(8)의 바로 아래에 형성되는 배선(11a∼11k)의 형상은, 직접 선상의 것에 한하지 않고, 절곡된 것이나 혹은 곡선모양의 형상을 하고 있는 것이어도 좋다.
이상에서 기술한 것 같이, 본 발명의 특징의 하나는, 범프전극(8)을 패드 접속부(8a), 배선부(8b) 및 단자접속부(8c)로 구성하고, 패드 접속부(8a)와 단자접속부(8c)과를 평면적으로 겹치지 않도록 배치한 것에 있다. 여기에서, 패드 접속부(8a), 배선부(8b) 및 단자접속부(8c)를 동일한 층으로 형성하고 있다. 이렇게 구성하는 것에 의해, 범프전극(8)을 y방향으로 연장하도록 형성해서 물떼새모양(千鳥狀)으로 배치하는 한편, 패드(10)를 x방향으로 일렬로 열거하여 배치할 수가 있다. 여기에서, 범프전극(8)을 구성하는 단자접속부(8c)는, 유리 기판등의 실장기판과 접착하므로, 접착력을 확보하는 관점으로부터 폭이 배선부(8b)이나 패드 접속부(8a)의 폭과 비교해서 넓어져 있다. 본 실시형태에 있어서, 범프전극(8)은, 패드접속부(8a), 배선부(8b) 및 단자접속부(8c)로 구성되어 있지만, 다르게 말하면, 폭 이 좁은 배선부 (제1부분)(8b)와 배선부(8b)보다 폭이 넓은 단자접속부(제2부분)(8c)를 가지도록 구성되어 있다고도 할 수 있다. 이렇게 구성하는 것에 의해, 실장기판의 접촉 면적을 확보하면서, 범프전극(8)을 협(狹)피치에서 물떼새모양(千鳥狀)으로 배치할 수가 있다. 즉, 범프전극(8)의 단자접속부(8c)는, 실장기판에 접착하는 부위이므로, 비교적 면적을 넓히는 한편, 배선부(8b)는, 패드 접속부와 단자접속부를 접속하는 것뿐이므로, 폭을 좁게 하는 것에 의해, 범프전극(8)을 협피치에서 물떼새모양(千鳥狀)으로 배치할 수 있다.
본 실시형태2에 의하면, 범프전극의 위치에 좌우되지 않고, 패드의 배치 위치를 반도체 칩의 사이즈를 효율 좋게 축소화할 수 있는 위치에 배치할 수 있다. 즉, 패드의 레이아웃 구성의 자유도를 향상시킬 수 있으므로, 반도체 칩의 사이즈를 효율 좋게 축소화 할 수가 있다. 또한, 범프전극(8)의 단자접속부(8c)의 면적을 패드(10)에 관계없이 증대할 수가 있으므로, 실장기판과의 접착 면적을 플렉시블하게 변경 할 수가 있다.
본 실시형태2에 있어서의 반도체장치의 제조방법은 상기 실시형태1과 거의 같다.
다른 점은, 범프전극(8)을 형성할 때, 범프전극(8)을 패드 접속부(8a), 배선부(8b) 및 단자접속부(8c)를 구비하도록 하고, 또한, 패드 접속부(8a)와 단자접속부(8c)가 평면적으로 겹치지 않도록 형성하는 점이다. 그리고, 단자접속부(8c)의 폭을 배선부(8b)의 폭과 비교해서 넓어지도록 한다. 이렇게 하여, 본 실시형태2에 있어서의 반도체장치를 제조할 수가 있다.
다음에, 본 실시형태2의 변형예에 대해서 설명한다. 도 21은, 본 실시형태2의 변형예를 나타낸 평면도이다. 도 21은, 패드(10)를 x방향으로 일렬로 배치하고, 범프전극(8)의 단자접속부(8c)를 y방향으로 일렬로 배치하고 있을 경우를 나타낸 것이다. 이러한 경우도, 범프전극(8)을 패드 접속부(8a), 배선부(8b) 및 단자접속부(8c)로 구성하는 것에 의해 실현할 수 있다. 예컨대, 고객의 요구에 의해 범프전극(8c)이 y방향으로 일렬로 배치될 경우에 있어서도, 패드(10)를 y방향과는 다른 x방향으로 일렬로 배치할 수가 있다. 즉, 단자접속부(8c)의 형성 위치에 의하지 않고, 패드(10)를 배치할 수가 있다
또, 도시되지 않지만, 도 21에 있어서도, 범프전극(8)의 바로 밑의 패드(10)와 동일한 층에는 패드(10)와 다른 배선이 형성되어 있다. 이 때문에, 범프전극(8)의 바로 밑에 생기는 스페이스를 유효하게 활용할 수 있고, 반도체 칩의 소형화를 실현할 수가 있다. 더욱이, 패드(10)의 레이아웃 구성의 자유도가 향상하므로, 패드(10)의 배치 위치를 최적화하는 것에 의해, 반도체 칩의 소형화를 추진할 수 있다. 도 21에 있어서, 범프전극(8)의 배선부(8b)를 직각으로 절곡한 형상으로 구성하고 있지만, 이것에 한하지 않고, 예컨대 곡선형상으로 구성하도록 해도 좋다.
도 22는, 본 실시형태2의 변형예를 나타낸 평면도이다. 도 22는, 패드(10)를 x방향으로 일렬로 배치하고, 범프전극(8)의 단자접속부(8c)를 y방향으로 물떼새모양(千鳥狀)으로 배치하고 있을 경우를 나타낸 것이다. 이러한 경우도, 범프전극(8)을 패드 접속부(8a), 배선부(8b) 및 단자접속부(8c)로 구성하는 것에 의해 실현된다. 예컨대, 고객의 요구에 의해 범프전극(8c)이 y방향으로 물떼새모양(千鳥狀)으 로 배치될 경우에 있어서도, 패드(10)를 y방향과 다른 x방향으로 일렬로 배치할 수가 있다. 즉, 단자접속부(8c)의 형성 위치에 의하지 않고, 패드(10)를 배치할 수가 있다. 또, 도시되지 않지만, 도 22에 있어서도, 범프전극(8)의 바로 밑의 패드(10)와 동일한 층에는 패드(10)와 다른 배선이 형성되어 있다. 이 때문에, 범프전극(8)의 바로 아래에 생기는 스페이스를 유효하게 활용할 수 있고, 반도체 칩의 소형화를 실현할 수가 있다. 더욱이, 패드(10)의 레이아웃 구성의 자유도가 향상하므로, 패드(10)의 배치 위치를 최적화하는 것에 의해, 반도체 칩의 소형화를 추진할 수 있다.
이상으로, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
예컨대, 상기의 실시형태에서는, 범프전극(8) 및 패드(10)의 위치를 반도체 칩의 4변에 배치한 예를 나타냈지만, 본 발명은 이것에 한정되는 것은 아닌 것은 물론이다.
예컨대, 반도체 칩(1)의 4변 근방에 패드(10)를 배치하고, 반도체 칩(1)의 중앙부에까지 범프전극(8)을 연장시키는 것도 가능하다. 또한, 반도체 칩(1)의 중앙부에 패드(10)를 배치하고, 반도체 칩(1)의 4변 근방에까지 범프전극(8)을 연장시키는 것도 가능하다.
상기 실시형태에서는, LCD용의 드라이버를 예로 들어 설명했지만, 이것에 한하지 않고, 범프전극을 가지는 반도체장치에 폭넓게 적용할 수가 있다.
본 발명은, 반도체장치를 제조하는 제조업에 폭넓게 이용할 수가 있다.본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
범프전극 하의 영역을 유효 활용할 수 있고, 반도체 칩의 사이즈를 작게 할 수가 있다. 범프전극의 위치에 좌우되지 않고 패드를 배치할 수가 있으므로, 패드 등의 배선의 레이아웃 구성의 자유도를 향상시킬 수 있다.

Claims (22)

  1. (a)반도체기판상에 형성된 패드와,
    (b) 상기 패드상에 개구부를 가지는 절연막과,
    (c) 상기 개구부를 포함하는 상기 절연막위로 형성된 범프전극을 가지는 반도체 칩을 구비하고,
    상기 패드의 크기는, 상기 범프전극의 크기와 비교해서 작으며, 상기 절연막을 통한 상기 범프전극의 하층에는, 상기 패드와 다른 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 패드와 다른 배선에는, 더미 배선도 포함되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 패드와 다른 배선에는, 신호배선 혹은 전원배선도 포함되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 패드와 다른 배선은, 상기 패드와 동일한 층에 형성되어 있는 것을 특 징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 패드와 다른 배선은, 복수개 존재하는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 범프전극은, 소정방향으로 연장하고 있는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 범프전극은, 물떼새모양(千鳥狀)으로 배치되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 5항에 있어서,
    상기 패드의 폭은, 상기 패드와 다른 배선에 포함되는 소정의 배선의 폭보다 좁은 것을 특징으로 하는 반도체장치.
  9. (a)반도체기판상에 형성된 패드와,
    (b) 상기 패드상에 개구부를 가지는 절연막과,
    (c) 상기 개구부를 포함하는 상기 절연막위로 형성된 범프전극을 가지는 반 도체 칩을 구비하고,
    상기 패드의 크기는, 상기 범프전극의 크기와 비교해서 작으며, 상기 범프전극에는, 폭이 좁은 제1부분과 상기 제1부분보다 폭이 넓은 제2부분이 있는 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 범프전극은,
    (c1) 상기 패드와 접속하는 패드 접속부와,
    (c2) 상기 반도체 칩을 실장기판에 실장할 때에 실장기판의 단자에 접속하는 단자접속부와,
    (c3) 상기 패드 접속부와 상기 단자접속부를 접속하는 배선부를 가지는 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 제1부분은 상기 배선부이며, 상기 제2부분은 상기 단자접속부인 것을 특징으로 하는 반도체장치.
  12. 제 10항에 있어서,
    상기 패드 접속부와 상기 단자접속부는, 평면적으로 겹치지 않는 영역에 형성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 9항에 있어서,
    상기 절연막을 통한 상기 범프전극의 하층에는, 상기 패드와 다른 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 13항에 있어서,
    상기 패드와 다른 배선은, 상기 패드와 동일한 층에서 형성되어 있는 것을 특징으로 하는 반도체장치.
  15. 제 1항에 있어서,
    상기 반도체 칩은, 액정 모니터용의 드라이버인 것을 특징으로 하는 반도체장치.
  16. (a)반도체기판 상에 패드 및 상기 패드와 다른 배선을 동일한 층에서 형성하는 공정과,
    (b) 상기 패드 및 상기 패드와 다른 배선 위로 절연막을 형성하는 공정과,
    (c) 상기 절연막에 상기 패드의 표면을 노출하는 개구부를 형성하는 공정과,
    (d) 상기 개구부를 포함하는 상기 절연막 위로 범프전극을 형성하는 공정을 구비하고,
    상기 절연막을 통한 상기 범프전극의 하층에, 상기 패드 및 상기 패드와 다 른 배선을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. (a) 반도체기판 상에 패드를 형성하는 공정과,
    (b) 상기 패드상에 절연막을 형성하는 공정과,
    (c) 상기 절연막위로 상기 패드의 표면을 노출하는 개구부를 형성하는 공정,
    (d) 상기 개구부를 포함하는 상기 절연막위로 범프전극을 형성하는 공정,
    을 구비하고, 상기 범프전극에, 폭이 좁은 제1부분과 상기 제1부분보다 폭이 넓은 제2부분을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17항에 있어서,
    상기 범프전극을, 상기 패드와 접속하는 패드 접속부와, 실장기판의 단자와 접속하는 단자접속부와, 상기 패드 접속부와 상기 단자접속부를 접속하는 배선부를 가지도록 형성하고, 상기 제1부분을 상기 배선부, 상기 제2부분을 상기 단자접속부로 하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 18항에 있어서,
    상기 패드 접속부와 상기 단자접속부를 평면적으로 겹치지 않도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 16항에 있어서,
    (e) 상기 반도체기판을 개편화(個片化)해서 반도체 칩을 취득하는 공정과,
    (f) 상기 반도체 칩을 상기 범프전극에서 실장기판에 실장하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20항에 있어서,
    상기 실장기판은, 유리 기판인 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 20항에 있어서,
    상기 실장기판은, 테이프 기판인 것을 특징으로 하는 반도체장치의 제조방법.
KR1020060097621A 2005-10-07 2006-10-04 반도체장치 및 그 제조방법 KR100933201B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00294902 2005-10-07
JP2005294902A JP4708148B2 (ja) 2005-10-07 2005-10-07 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080046229A Division KR100861153B1 (ko) 2005-10-07 2008-05-19 반도체장치

Publications (2)

Publication Number Publication Date
KR20070038907A true KR20070038907A (ko) 2007-04-11
KR100933201B1 KR100933201B1 (ko) 2009-12-22

Family

ID=37944332

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020060097621A KR100933201B1 (ko) 2005-10-07 2006-10-04 반도체장치 및 그 제조방법
KR1020080046229A KR100861153B1 (ko) 2005-10-07 2008-05-19 반도체장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020080046229A KR100861153B1 (ko) 2005-10-07 2008-05-19 반도체장치

Country Status (5)

Country Link
US (12) US20070080416A1 (ko)
JP (1) JP4708148B2 (ko)
KR (2) KR100933201B1 (ko)
CN (3) CN101388351A (ko)
TW (4) TWI538028B (ko)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
TWI378540B (en) * 2006-10-14 2012-12-01 Advanpack Solutions Pte Ltd Chip and manufacturing method thereof
TW200847114A (en) * 2007-05-30 2008-12-01 Au Optronics Corp A circuit signal connection interface, a manufacture method thereof, and an electronic device using the same
KR100798896B1 (ko) * 2007-06-07 2008-01-29 주식회사 실리콘웍스 반도체 칩의 패드 배치 구조
US8089156B2 (en) * 2007-10-24 2012-01-03 Panasonic Corporation Electrode structure for semiconductor chip with crack suppressing dummy metal patterns
JP5291917B2 (ja) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4585564B2 (ja) * 2007-12-13 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
JP5331610B2 (ja) * 2008-12-03 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8139370B2 (en) * 2009-03-24 2012-03-20 Viasat, Inc. Electronic system having field effect transistors and interconnect bumps on a semiconductor substrate
JP5147779B2 (ja) * 2009-04-16 2013-02-20 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
RU2487435C1 (ru) * 2009-06-16 2013-07-10 Шарп Кабусики Кайся Полупроводниковый кристалл и его монтажная структура
JP5503208B2 (ja) * 2009-07-24 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5315186B2 (ja) 2009-09-18 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5448788B2 (ja) * 2009-12-22 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US8193639B2 (en) 2010-03-30 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
DE102010013519B4 (de) * 2010-03-31 2012-12-27 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
JP5746494B2 (ja) 2010-11-24 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置、液晶ディスプレイパネル及び携帯情報端末
US8647974B2 (en) * 2011-03-25 2014-02-11 Ati Technologies Ulc Method of fabricating a semiconductor chip with supportive terminal pad
JP5505398B2 (ja) * 2011-11-11 2014-05-28 株式会社デンソー 電力変換装置
US20130193570A1 (en) * 2012-02-01 2013-08-01 Chipbond Technology Corporation Bumping process and structure thereof
TWI467719B (zh) * 2012-05-07 2015-01-01 Novatek Microelectronics Corp 薄膜覆晶裝置
US20130292819A1 (en) * 2012-05-07 2013-11-07 Novatek Microelectronics Corp. Chip-on-film device
KR20140041975A (ko) 2012-09-25 2014-04-07 삼성전자주식회사 범프 구조체 및 이를 포함하는 전기적 연결 구조체
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US9171798B2 (en) * 2013-01-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for transmission lines in packages
JP6180801B2 (ja) * 2013-06-07 2017-08-16 ルネサスエレクトロニクス株式会社 半導体装置
JP6334851B2 (ja) * 2013-06-07 2018-05-30 シナプティクス・ジャパン合同会社 半導体装置、表示デバイスモジュール、及び、表示デバイスモジュールの製造方法
JP6305759B2 (ja) * 2013-12-26 2018-04-04 株式会社ジャパンディスプレイ 表示装置
US20150187714A1 (en) * 2013-12-26 2015-07-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits including copper pillar structures and methods for fabricating the same
US9418928B2 (en) 2014-01-06 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9275967B2 (en) 2014-01-06 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
JP5759029B2 (ja) * 2014-01-23 2015-08-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2015198122A (ja) * 2014-03-31 2015-11-09 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置
CN103887251B (zh) * 2014-04-02 2016-08-24 华进半导体封装先导技术研发中心有限公司 扇出型晶圆级封装结构及制造工艺
US9312251B2 (en) * 2014-06-19 2016-04-12 Shenzhen China Star Optoelectronics Technology Co., Ltd. Display panel and manufacturing method thereof
CN105575944B (zh) * 2014-10-13 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置
CN105575883B (zh) * 2014-10-13 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置
CN105575884B (zh) * 2014-10-13 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种混合互连结构及其制造方法、电子装置
JP6019367B2 (ja) * 2015-01-13 2016-11-02 株式会社野田スクリーン 半導体装置
JP5918422B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5918421B2 (ja) * 2015-06-04 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6019183B2 (ja) * 2015-06-25 2016-11-02 ルネサスエレクトロニクス株式会社 半導体装置
CN106449575B (zh) * 2015-08-07 2020-07-24 晶宏半导体股份有限公司 半导体装置的凸块结构
KR20180062508A (ko) 2016-11-30 2018-06-11 삼성디스플레이 주식회사 표시 장치
US10490493B2 (en) 2016-12-30 2019-11-26 Innolux Corporation Package structure and manufacturing method thereof
US10256179B2 (en) * 2017-02-06 2019-04-09 Nanya Technology Corporation Package structure and manufacturing method thereof
US20180254257A1 (en) * 2017-03-06 2018-09-06 Innolux Corporation Package structure and method of manufacturing package structure
TWI649738B (zh) * 2017-11-17 2019-02-01 英屬開曼群島商錼創科技股份有限公司 顯示面板及其修復方法
CN108732833A (zh) * 2018-05-24 2018-11-02 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR20200095627A (ko) * 2019-01-31 2020-08-11 삼성디스플레이 주식회사 표시 장치
CN110111687B (zh) * 2019-05-22 2021-12-24 深圳秋田微电子股份有限公司 一种显示器件及其制备方法
CN110707100B (zh) * 2019-10-16 2021-12-31 友达光电（昆山）有限公司 显示面板
DE102020135087A1 (de) 2020-03-27 2021-09-30 Samsung Electronics Co., Ltd. Halbleitergehäuse
US11581278B2 (en) * 2020-10-19 2023-02-14 Micron Technology, Inc. Semiconductor device and method of forming the same
KR20230021204A (ko) 2021-08-04 2023-02-14 삼성전자주식회사 칩 온 필름 패키지
CN113725186B (zh) * 2021-11-02 2022-03-01 北京智芯微电子科技有限公司 芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494656A (ja) * 1990-08-10 1992-03-26 Sawamura Juichi かぼちや麺の製法
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
JP3046526B2 (ja) * 1995-06-21 2000-05-29 株式会社村上開明堂 車両用バックミラーのヒータ制御装置
JPH0922912A (ja) * 1995-07-05 1997-01-21 Casio Comput Co Ltd 半導体装置及びその製造方法
US6022792A (en) * 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
JP3699237B2 (ja) 1996-03-13 2005-09-28 セイコーインスツル株式会社 半導体集積回路
KR100255591B1 (ko) * 1997-03-06 2000-05-01 구본준 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
JP3063831B2 (ja) 1997-08-11 2000-07-12 日本電気株式会社 表示装置及びその製造方法
JP3855495B2 (ja) * 1998-10-16 2006-12-13 セイコーエプソン株式会社 半導体装置、それを用いた半導体実装基板、液晶表示装置、および電子機器
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
JP2001144228A (ja) * 1999-11-12 2001-05-25 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6501525B2 (en) 2000-12-08 2002-12-31 Industrial Technology Research Institute Method for interconnecting a flat panel display having a non-transparent substrate and devices formed
JP4008245B2 (ja) * 2002-01-25 2007-11-14 シャープ株式会社 表示装置用駆動装置
KR100455678B1 (ko) * 2002-02-06 2004-11-06 마이크로스케일 주식회사 반도체 플립칩 패키지를 위한 솔더 범프 구조 및 그 제조방법
JP2005101527A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
KR100585104B1 (ko) 2003-10-24 2006-05-30 삼성전자주식회사 초박형 플립칩 패키지의 제조방법
JP3880600B2 (ja) * 2004-02-10 2007-02-14 松下電器産業株式会社 半導体装置およびその製造方法
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP4228948B2 (ja) * 2004-03-16 2009-02-25 日本電気株式会社 表示装置
JP3873986B2 (ja) 2004-04-16 2007-01-31 セイコーエプソン株式会社 電子部品、実装構造体、電気光学装置および電子機器
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US7241636B2 (en) * 2005-01-11 2007-07-10 Freescale Semiconductor, Inc. Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2007214243A (ja) 2006-02-08 2007-08-23 Renesas Technology Corp 半導体装置の製造方法
JP5123510B2 (ja) * 2006-09-28 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置
US8072035B2 (en) * 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
TWI578388B (zh) 2017-04-11
US20080099894A1 (en) 2008-05-01
CN100536119C (zh) 2009-09-02
US10304867B2 (en) 2019-05-28
US7728442B2 (en) 2010-06-01
CN101593742B (zh) 2012-08-29
JP2007103848A (ja) 2007-04-19
US7538430B2 (en) 2009-05-26
KR100933201B1 (ko) 2009-12-22
US20180175067A1 (en) 2018-06-21
US20200235131A1 (en) 2020-07-23
US9159650B2 (en) 2015-10-13
TWI538028B (zh) 2016-06-11
US8624403B2 (en) 2014-01-07
KR20080050378A (ko) 2008-06-05
US20070080416A1 (en) 2007-04-12
US20150364437A1 (en) 2015-12-17
TW201312635A (zh) 2013-03-16
US20120139106A1 (en) 2012-06-07
KR100861153B1 (ko) 2008-09-30
US20100200987A1 (en) 2010-08-12
US20170084633A1 (en) 2017-03-23
TWI475604B (zh) 2015-03-01
US20080099915A1 (en) 2008-05-01
US20130075901A1 (en) 2013-03-28
TWI382461B (zh) 2013-01-11
TW201630057A (zh) 2016-08-16
US8183142B2 (en) 2012-05-22
CN1945817A (zh) 2007-04-11
US20190244978A1 (en) 2019-08-08
US8338968B2 (en) 2012-12-25
CN101388351A (zh) 2009-03-18
US10957719B2 (en) 2021-03-23
CN101593742A (zh) 2009-12-02
US9576924B2 (en) 2017-02-21
TW201517139A (zh) 2015-05-01
TW200725709A (en) 2007-07-01
US9929185B2 (en) 2018-03-27
JP4708148B2 (ja) 2011-06-22
US20140103525A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
KR100861153B1 (ko) 반도체장치
JP4094656B2 (ja) 半導体装置
CN101192581B (zh) 半导体装置及半导体封装体
US20070057370A1 (en) Semiconductor device
JP4585564B2 (ja) 半導体装置
JP5259674B2 (ja) 半導体装置
KR100773408B1 (ko) 반도체 장치
KR100816348B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161122

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171120

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181206

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20191205

Year of fee payment: 11