JP5448788B2 - 半導体装置 - Google Patents
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Description
本実施の形態1の半導体装置のLCDドライバとその駆動方式に関して、以下で詳しく説明する。
本実施の形態2では、上記実施の形態1で説明したLCDドライバDRV1において、LCDの各種駆動方式に適用した形態について説明する。
2 分離部
3N,8N nウェル
3P,8P pウェル
4,9 ゲート絶縁膜
5,10 ゲート電極
6N,11N n型エクステンション領域
6P,11P p型エクステンション領域
7N,12N n型拡散領域
7P,12P p型拡散領域
13 サイドウォールスペーサ
20 層間絶縁膜
21a 金属層
21b 最上配線層
22 表面保護膜(保護膜)
23 開口部
24 下地金属膜(UBM)
25 バンプ
101 表示信号群
102 液晶コントローラ
103 表示データ
104 データ伝送クロック
105 水平同期信号
106 交流信号
107 走査回路
108 フレーム同期信号
109 走査水平同期信号
110 電源回路
111 正極性階調基準電圧
112 負極性階調基準電圧
113 共通電極電圧
114 走査基準電圧
115 シフトレジスタ回路
116,117 制御回路
118 ラッチ回路
119,120 選択回路
121,122 DAC回路
123 出力アンプ回路
124 表示データバス
125 水平ラッチ信号
126 反転タイミング信号
127 出力データ
128 選択信号
129 選択データ
130 階調電圧
131 選択階調電圧
CL 共通電位線
CP 画素容量
CS1 ソース出力セル(出力セル)
DP 液晶ディスプレイ(液晶表示装置)
DRV1 LCDドライバ(ドライバ回路)
GL 液晶ゲート線
ML1 配線
NW1 第1共通Nウェル(第1半導体領域)
NW2 第2共通Nウェル(第2半導体領域)
NWP 共通Nウェル
PD1 出力パッド(複数のパッド、パッド)
PD2 入力パッド
PXL 画素
QN1,QN2 n型MISトランジスタ
QP1,QP2 p型MISトランジスタ
QTFT 薄膜トランジスタ
RA アナログ回路領域
RG ゲート出力回路領域
RL ロジック回路領域
RS ソース出力回路領域(出力回路領域)
RSP ロジック回路領域
SL 液晶ソース線
TA アドレス信号入力端子
TC コモン信号入力端子
TD データ信号入力端子
VA アドレス信号(ゲート出力信号)
VC コモン信号
VD データ信号(ソース出力信号)
Claims (11)
- 半導体基板上に構成されたドライバ回路を有する半導体装置であって、
前記ドライバ回路は、
出力回路領域と、
前記出力回路領域に配置され、出力信号を生じる複数の出力セルと、
前記出力信号を受け、外部に送信するための複数のパッドとを有し、
前記複数のパッドは、前記半導体基板の行方向に沿って並んで配置され、
前記複数の出力セルは、前記行方向に沿って2行N列に並んで配置され、
前記複数の出力セルのうち、
第1行第N列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第(2N−1)番目に配置された前記パッドにのみ電気的に接続され、
第2行第N列目に配置する前記出力セルは、前記複数のパッドのうち、前記行方向に見て第(2N)番目に配置された前記パッドにのみ電気的に接続されており、
前記ドライバ回路は、液晶表示装置を駆動するLCDドライバであって、
前記出力セルが生じる前記出力信号は、前記液晶表示装置を構成する画素に送信するソース出力信号であり、
前記半導体基板は、前記行方向に長い長方形状であり、
前記複数のパッドは、前記半導体基板上における前記行方向の一辺に沿って配置され、
前記複数のパッドは、前記液晶表示装置を構成する画素のソース線に対して電気的に接続されており、
前記第1行第N列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第1半導体領域に配置され、
前記第2行第N列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第2半導体領域に配置され、
前記第1半導体領域と前記第2半導体領域とには、正負が異なる電圧が印加されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ドライバ回路は、ロジック回路領域を有し、
前記ロジック回路領域は、前記半導体基板において、前記第1半導体領域と前記第2半導体領域との間に配置されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第(2N−1)番目に配置された前記パッドと、前記行方向に見て第(2N)番目に配置された前記パッドとは、列方向にずれて配置されていることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1行第N列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第1半導体領域に配置され、
前記第2行第N列目に配置する前記出力セルは、前記半導体基板において前記行方向に沿って形成された第2半導体領域に配置され、
前記第1半導体領域と前記第2半導体領域とには、正負が同一である電圧が印加されることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記複数の出力セルと前記複数のパッドとを接続する複数の配線は、一層の配線層内に形成されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数のパッドでは、
前記行方向に見て第(2N−1)番目に配置された前記パッドと、前記行方向に見て第(2N)番目に配置された前記パッドとは、列方向にずれて配置されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記複数のパッドは、前記行方向に沿って一直線状に配置されていることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記ドライバ回路は、更に、
前記半導体基板上に形成された最上配線層と、
前記最上配線層と同層の金属層と、
前記最上配線層上および前記金属層上に形成され、かつ、前記金属層上に開口部を有する保護膜と、
前記保護膜上に形成され、前記開口部を介して前記金属層と接続するバンプとを有し、
前記複数のパッドの各々は、前記バンプであることを特徴とする半導体装置。
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