CN113725186B - 芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法 - Google Patents

芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法 Download PDF

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Abstract

本发明提供一种芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法，属于芯片领域。芯片焊盘结构包括：第一绝缘层，包括沟槽；第一金属层，填充在沟槽中，第一金属层与芯片的内部电路相连接，形成导电通道；第二金属层，形成在第一金属层上，包括芯片与外部器件连接的焊盘区域；第二绝缘层，至少覆盖第二金属层在所述焊盘区域之外的部分以及第一金属层；焊盘区域包括测试焊盘区域和金凸块焊盘区域；金凸块焊盘区域包括多个子焊盘区域。在金凸块焊盘区域上电镀形成的金凸块表面不存在凹坑，同时能够保障金凸块与金凸块焊盘之间的有效接触，降低芯片封装后因为虚焊而导致功能失效的风险。

Description

芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法
技术领域
本发明涉及芯片领域，具体地涉及一种芯片焊盘结构、一种芯片、一种晶圆以及一种芯片焊盘结构制作方法。
背景技术
在芯片封装技术中，常规芯片封装流程包含粘片、引线键合两个关键工序，而倒装芯片（Flip-Chip，简称FC）技术则将上述两个关键工序合二为一。它是直接通过芯片上呈阵列排布的凸点来实现芯片与封装衬底（或电路板）的互连。由于芯片是倒扣在封装衬底上，与常规封装芯片放置方向相反，故称Flip-Chip。在使用时，倒装芯片会遇到功能失效的问题。
发明内容
本发明实施方式的目的是提供一种芯片焊盘结构、芯片、晶圆及芯片焊盘结构制作方法，该芯片焊盘结构的金凸块焊盘区域包括多个子焊盘区域，在多个子焊盘区域上形成金凸块后，金凸块位于各个子焊盘区域的边界正上方的部分能够在封装过程中与电路板焊接稳固，有效降低了虚焊面积，增加了封装后的芯片的稳固性，降低芯片因为虚焊而导致功能失效的风险。
本发明的发明人经过研究发现倒装芯片功能失效的主要原因在于，在现有倒装芯片制作过程中，首先会在芯片上制作出凹陷的焊盘，然后在焊盘上电镀形成金凸块，由于焊盘本身是凹陷的，在电镀形成金凸块后，焊盘的凹陷结构被保留下来，导致形成的金凸块表面中间会有一个凹坑，芯片通过倒装技术粘贴在电路板上时，金凸块表面的凹坑会导致金凸块与电路板之间形成虚焊，增加了封装后的芯片因为虚焊而导致功能失效的风险。
为了实现上述目的，本发明第一方面提供一种芯片焊盘结构，所述芯片焊盘结构包括：
第一绝缘层，具有沟槽；
第一金属层，填充在所述第一绝缘层的沟槽中，所述第一金属层与芯片的内部电路连接形成导电通道；
第二金属层，形成在所述第一金属层上，所述第二金属层具有用于芯片与外部器件连接的焊盘区域；
第二绝缘层，至少覆盖第二金属层在所述焊盘区域之外的部分以及第一金属层；
所述焊盘区域包括测试焊盘区域和金凸块焊盘区域；所述金凸块焊盘区域包括多个子焊盘区域。
进一步地，所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
可选的，所述第一金属层的材料是铜或铝。
可选的，所述第一绝缘层和所述第二绝缘层的材料均是二氧化硅。
可选的，所述第二金属层的材料是铝。
可选的，所述金凸块焊盘区域包括四个四边形子焊盘区域，所述四个四边形子焊盘区域呈田字格排列形成所述金凸块焊盘，四个四边形子焊盘区域两两之间间隔有第二绝缘层。四边形子焊盘区域能够有效保障形成的金凸块与焊盘之间的有效接触，在四边形子焊盘区域上形成的金凸块表面平整，不存在凹坑。
可选的，所述金凸块焊盘区域包括两个圆环形子焊盘区域，两个圆环形子焊盘区域同心且直径不同，两个圆环形子焊盘区域之间间隔有第二绝缘层。同心圆环形子焊盘区域一方面有效保障形成的金凸块与焊盘之间的有效接触，另一方面，在同心圆环形子焊盘区域上形成的金凸块表面平整，不存在凹坑。
可选的，所述金凸块焊盘区域包括三个圆形子焊盘区域，所述三个圆形子焊盘区域呈品字形排列形成所述金凸块焊盘，三个圆形子焊盘区域两两之间间隔有第二绝缘层。
本发明第二方面提供一种芯片焊盘结构的制作方法，所述方法包括以下步骤：
S1：图案化第一绝缘层，从而在所述第一绝缘层上形成沟槽；
S2：在所述沟槽内填充第一金属，形成第一金属层；
S3：在第一绝缘层和第一金属层上沉积第二金属，图案化所述第二金属，形成第二金属层；
S4：在第一绝缘层、第一金属层和第二金属层上沉积第二绝缘层，图案化所述第二绝缘层，形成包括测试焊盘区域和金凸块焊盘区域的芯片焊盘结构；所述金凸块焊盘区域包括多个子焊盘区域。通过本发明提供的方法制作芯片焊盘结构，不需要增加工艺制造环节，不增加工艺成本
进一步地，所述步骤S1包括：
S101：在第一绝缘层上旋涂光刻胶；
S102：光照显影，去除待形成沟槽的区域的光刻胶；
S103：对第一绝缘层进行刻蚀处理，在所述第一绝缘层上形成所述沟槽；
S104：去除第一绝缘层上的所有光刻胶，形成具有沟槽的第一绝缘层。
进一步地，所述步骤S2包括：
S201：在具有沟槽的第一绝缘层上沉积第一金属；
S202：去除第一绝缘层上的所述沟槽外的第一金属，形成填充在所述沟槽内的第一金属层。
进一步地，所述步骤S3包括：
S301：在第一金属层上沉积第二金属；
S302：在第二金属上旋涂光刻胶；
S303：光照显影，保留待形成第二金属层的区域的光刻胶；
S304：对所述第二金属进行刻蚀处理，形成所述第二金属层；
S305：去除所述第二金属层上的所有光刻胶。
进一步地，所述步骤S4包括：
S401：在第一绝缘层、第一金属层和第二金属层的表面沉积第二绝缘层；
S402：在第二绝缘层上旋涂光刻胶；
S403：光照显影，至少去除测试焊盘区域和金凸块焊盘区域对应位置的光刻胶；
S404：对第二绝缘层进行刻蚀处理，至少形成所述测试焊盘区域和所述金凸块焊盘区域；
S405：去除第二绝缘层上的所有光刻胶，得到所述芯片焊盘结构。
进一步地，所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
可选的，所述金凸块焊盘区域包括四个四边形子焊盘区域，四个四边形子焊盘区域呈田字格排列形成所述金凸块焊盘，四个四边形子焊盘区域两两之间间隔有第二绝缘层。
可选的，所述金凸块焊盘区域包括两个圆环形子焊盘区域，两个圆环形子焊盘区域同心且直径不同，两个圆环形子焊盘区域之间间隔有第二绝缘层。
可选的，所述金凸块焊盘区域包括三个圆形子焊盘区域，所述三个圆形子焊盘区域呈品字形排列形成所述金凸块焊盘，三个圆形子焊盘区域两两之间间隔有第二绝缘层。
本发明第三方面提供一种芯片，所述芯片包括所述的芯片焊盘结构。
本发明第四方面提供一种晶圆，所述晶圆包括多个芯片，每一芯片包括所述的芯片焊盘结构。
通过上述技术方案，本发明的芯片焊盘结构包括专用的金凸块焊盘区域和测试焊盘区域，在本发明提供的金凸块焊盘区域上电镀形成的金凸块表面不存在凹坑，同时能够保障金凸块与金凸块焊盘之间的有效接触，从而避免金凸块与电路板之间形成虚焊，降低了芯片封装后因为虚焊而导致功能失效的风险，提升了芯片封装的可靠性。
本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明一种实施方式提供的芯片焊盘结构示意图；
图2A-图2D是本发明一种实施方式提供的芯片焊盘结构制作方法流程图；
图3是本发明另一种实施方式提供的芯片焊盘结构示意图；
图4A-图4D是本发明另一种实施方式提供的芯片焊盘结构制作方法流程图；
图5是本发明再一种实施方式提供的芯片焊盘结构示意图；
图6A-图6D是本发明再一种实施方式提供的芯片焊盘结构制作方法流程图。
附图标记说明
1-第一绝缘层，2-第二绝缘层，3-第一金属层，4-第二金属层，5-测试焊盘区域，6-金凸块焊盘区域，601-四边形子焊盘区域，602-圆环形子焊盘区域，603-圆形子焊盘区域。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
实施例一
图1是本发明一种实施方式提供的芯片焊盘结构示意图，如图1所示，所述芯片焊盘结构包括：
第一绝缘层1，具有沟槽；
第一金属层3，填充在所述第一绝缘层1的沟槽中，所述第一金属层3与芯片的内部电路连接形成导电通道；
第二金属层4，形成在所述第一金属层3上，所述第二金属层4具有用于芯片与外部器件连接的焊盘区域；
第二绝缘层2，至少覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3；
所述焊盘区域包括测试焊盘区域5和金凸块焊盘区域6；所述金凸块焊盘区域6包括多个子焊盘区域。其中，测试焊盘区域5用于在芯片制作完成后进行CP测试的连接焊盘，CP测试用于确定各个芯片的功能是否存在异常；金凸块焊盘用于电化学沉积形成实现芯片与封装衬底或电路板互连的金凸块。
在一些实施例中，第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分，如图1所示。在其他一些实施例中，第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3。
进一步地，所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
在本实施例中，所述第一金属层3的材料是铜。
在本实施例中，所述第一绝缘层1和所述第二绝缘层2的材料均是二氧化硅。
在本实施例中，所述第二金属层4的材料是铝。
在本实施例中，所述金凸块焊盘区域6包括四个四边形子焊盘区域601，所述四个四边形子焊盘区域601呈田字格排列形成所述金凸块焊盘，四个四边形子焊盘区域601两两之间间隔有第二绝缘层2。每个四边形子焊盘区域601的宽度大于二分之一深度小于深度，这样在电化学沉积形成金凸块时，形成的金凸块表面平整，不存在凹坑，且能够有效保障形成的金凸块与焊盘之间的有效接触。
另一方面，本发明还提供一种芯片焊盘结构的制作方法，该方法用于制作本实施例提供的芯片焊盘结构，如图2A-图2D所示，所述方法包括：
步骤一：图案化第一绝缘层1，从而在所述第一绝缘层1上形成沟槽，具体包括：
S101：在第一绝缘层1上旋涂光刻胶；
S102：光照显影，去除待形成沟槽的区域的光刻胶；
S103：对第一绝缘层1进行刻蚀处理，在所述第一绝缘层1上形成所述沟槽；
S104：去除所述第一绝缘层1上的所有光刻胶，得到具有沟槽的第一绝缘层1。
步骤二：在所述沟槽内填充第一金属，形成第一金属层3，具体包括：
S201：在具有沟槽的第一绝缘层1上沉积第一金属，在本实施例中，第一金属为金属铜；
S202：去除第一绝缘层1上的所述沟槽外的第一金属，形成填充在所述沟槽内的第一金属层3。
步骤三：在第一绝缘层1和第一金属层3上沉积第二金属，图案化所述第二金属，形成第二金属层4，具体包括：
S301：在第一金属层3上沉积第二金属，在本实施例中，第二金属为铝；
S302：在第二金属上旋涂光刻胶；
S303：光照显影，保留待形成第二金属层4的区域上方的光刻胶，在本实施例中，光照显影后留下呈口字形的测试焊盘光刻胶区域以及呈田字格排列的四个四边形光刻胶区域；
S304：对所述第二金属进行刻蚀处理，形成所述第二金属层4，第二金属层4包括呈口字形的测试焊盘区域5和呈田字格排列的四个四边形子焊盘区域601；
S305：去除所述第二金属层4上的所有光刻胶。
步骤四：在第一绝缘层1、第一金属层3和第二金属层4上沉积第二绝缘层2，图案化所述第二绝缘层2，形成包括测试焊盘区域5和金凸块焊盘区域6的芯片焊盘结构，具体包括：
S401：在第一绝缘层1、第一金属层3和第二金属层4的表面沉积第二绝缘层2；
S402：在第二绝缘层2上旋涂光刻胶；
S403：光照显影，至少去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶；
S404：对所述第二绝缘层2进行刻蚀处理，至少形成所述测试焊盘区域5和所述金凸块焊盘区域6；
S405：去除第二绝缘层2上的所有光刻胶，得到芯片焊盘结构。
需要说明的是，当第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分时，步骤S403中光照显影仅仅去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶，步骤S404中刻蚀处理也仅仅刻蚀到测试焊盘区域5和金凸块焊盘区域6对应位置的第二绝缘层2，如图2D所示。
当第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3时，步骤S403中光照显影需要去除第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的所有区域的光刻胶，步骤S404中刻蚀处理也刻蚀到第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的第二绝缘层2。
在本实施例中，所述金凸块焊盘区域6包括多个子焊盘区域，各个所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。通过本发明提供的方法制作芯片焊盘结构，不需要增加工艺制造环节，不增加工艺成本。
在本实施例中，所述金凸块焊盘区域6包括四个四边形子焊盘区域601；四个四边形子焊盘区域601呈田字格排列形成金凸块焊盘，四个四边形子焊盘区域601两两之间间隔有第二绝缘层2。
在本实施例中，第一绝缘层1和第二绝缘层2都是二氧化硅层。
实施例二
图3是本发明另一种实施方式提供的芯片焊盘结构示意图，如图3所示，所述芯片焊盘结构包括：
第一绝缘层1，具有沟槽；
第一金属层3，填充在所述第一绝缘层1的沟槽中，所述第一金属层3与芯片的内部电路连接形成导电通道；
第二金属层4，形成在所述第一金属层3上，所述第二金属层4具有用于芯片与外部器件连接的焊盘区域；
第二绝缘层2，至少覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3；
所述焊盘区域包括测试焊盘区域5和金凸块焊盘区域6；所述金凸块焊盘区域6包括多个子焊盘区域。其中，测试焊盘区域5用于在芯片制作完成后进行CP测试的连接焊盘，CP测试用于确定各个芯片的功能是否存在异常；金凸块焊盘用于电化学沉积形成实现芯片与封装衬底或电路板互连的金凸块。
在一些实施例中，第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分，如图3所示。在其他一些实施例中，第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3。
进一步地，所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
在本实施例中，所述第一金属层3的材料是铝。
在本实施例中，所述第一绝缘层1和所述第二绝缘层2的材料均是二氧化硅。
在本实施例中，所述第二金属层4的材料是铝。
在本实施例中，所述金凸块焊盘区域6包括两个圆环形子焊盘区域602，所述两个圆环形子焊盘区域602同心且直径不同，两个圆环形子焊盘区域602之间间隔有第二绝缘层2。圆环形子焊盘区域602的截面呈四边形，以圆环的外圆与内圆半径差作为四边形截面的宽，四边形截面的长宽之间存在如下关系：二分之一长＜宽＜长。圆环形子焊盘区域602一方面有效保障形成的金凸块与焊盘之间的有效接触，另一方面，在圆环形子焊盘区域602上电化学沉积形成金凸块时，形成的金凸块表面平整，不存在凹坑。
另一方面，本发明还提供一种芯片焊盘结构的制作方法，该方法用于制作本实施例提供的芯片焊盘结构，如图4A-图4D所示，所述方法包括：
步骤一：图案化第一绝缘层1，从而在所述第一绝缘层1上形成沟槽，具体包括：
S101：在第一绝缘层1上旋涂光刻胶；
S102：光照显影，去除待形成沟槽的区域的光刻胶；
S103：对所述第一绝缘层1进行刻蚀处理，在所述第一绝缘层1上形成所述沟槽；
S104：去除所述第一绝缘层1上的所有光刻胶，得到具有沟槽的第一绝缘层1。
步骤二：在所述沟槽内填充第一金属，形成第一金属层3，具体包括：
S201：在具有沟槽的第一绝缘层1上沉积第一金属，在本实施例中，第一金属为金属铝；
S202：去除第一绝缘层1上的所述沟槽外的第一金属，形成填充在所述沟槽内的第一金属层3。
步骤三：在第一绝缘层1和第一金属层3上沉积第二金属，图案化所述第二金属，形成第二金属层4，具体包括：
S301：在第一金属层3上沉积第二金属，在本实施例中，第二金属为铝；
S302：在第二金属上旋涂光刻胶；
S303：光照显影，保留待形成第二金属层4的区域上方的光刻胶，在本实施例中，光照显影后留下呈口字形的测试焊盘光刻胶区域以及同心圆环形光刻胶区域；
S304：对所述第二金属进行刻蚀处理，形成所述第二金属层4，第二金属层4包括呈口字形的测试焊盘区域5和呈同心圆环的圆环形子焊盘区域602；
S305：去除所述第二金属层4上的所有光刻胶。
步骤四：在第一绝缘层1、第一金属层3和第二金属层4上沉积第二绝缘层2，图案化所述第二绝缘层2，形成包括测试焊盘区域5和金凸块焊盘区域6的芯片焊盘结构，具体包括：
S401：在第一绝缘层1、第一金属层3和第二金属层4的表面沉积第二绝缘层2；
S402：在第二绝缘层2上旋涂光刻胶；
S403：光照显影，至少去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶；
S404：对所述第二绝缘层2进行刻蚀处理，至少形成所述测试焊盘区域5和所述金凸块焊盘区域6；
S405：去除第二绝缘层2上的所有光刻胶，得到芯片焊盘结构。
需要说明的是，当第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分时，步骤S403中光照显影仅仅去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶，步骤S404中刻蚀处理也仅仅刻蚀到测试焊盘区域5和金凸块焊盘区域6对应位置的第二绝缘层2，如图4D所示。
当第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3时，步骤S403中光照显影需要去除第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的所有区域的光刻胶，步骤S404中刻蚀处理也刻蚀到第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的第二绝缘层2。
在本实施例中，所述金凸块焊盘区域6包括多个子焊盘区域，各个所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。通过本发明提供的方法制作芯片焊盘结构，不需要增加工艺制造环节，不增加工艺成本。
在本实施例中，所述金凸块焊盘区域6包括两个圆环形子焊盘区域602，所述两个圆环形子焊盘区域602同心且直径不同，两个圆环形子焊盘区域之间间隔有第二绝缘层2。圆环形子焊盘区域602的截面呈四边形，以圆环的外圆与内圆半径差作为四边形截面的宽，四边形截面的长宽之间存在如下关系：二分之一长＜宽＜长。
在本实施例中，第一绝缘层1和第二绝缘层2都是二氧化硅层。
实施例三
图5是本发明另一种实施方式提供的芯片焊盘结构示意图，如图3所示，所述芯片焊盘结构包括：
第一绝缘层1，具有沟槽；
第一金属层3，填充在所述第一绝缘层1的沟槽中，所述第一金属层3与芯片的内部电路连接形成导电通道；
第二金属层4，形成在所述第一金属层3上，所述第二金属层4具有用于芯片与外部器件连接的焊盘区域；
第二绝缘层2，至少覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3；
所述焊盘区域包括测试焊盘区域5和金凸块焊盘区域6；所述金凸块焊盘区域6包括多个子焊盘区域。其中，测试焊盘区域5用于在芯片制作完成后进行CP测试的连接焊盘，CP测试用于确定各个芯片的功能是否存在异常；金凸块焊盘用于电化学沉积形成实现芯片与封装衬底或电路板互连的金凸块。
在一些实施例中，第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分，如图5所示。在其他一些实施例中，第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3。
进一步地，所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
在本实施例中，所述第一金属层3的材料是铜。
在本实施例中，所述第一绝缘层1和所述第二绝缘层2的材料均是二氧化硅。
在本实施例中，所述第二金属层4的材料是铝。
在本实施例中，所述金凸块焊盘区域6包括三个圆形子焊盘区域603，所述三个圆形子焊盘区域603呈品字形排列形成所述金凸块焊盘，三个圆形子焊盘区域603两两之间间隔有第二绝缘层2。圆形子焊盘区域603沿直径的截面呈四边形，以直径所在边为该四边形宽，四边形截面的长宽之间存在如下关系：二分之一长＜宽＜长。圆形子焊盘区域603一方面有效保障形成的金凸块与焊盘之间的有效接触，另一方面，在圆形子焊盘区域603上电化学沉积形成金凸块时形成的金凸块表面平整，不存在凹坑。
另一方面，本发明还提供一种芯片焊盘结构的制作方法，该方法用于制作本实施例提供的芯片焊盘结构，如图6A-图6D所示，所述方法包括：
步骤一：图案化第一绝缘层1，从而在所述第一绝缘层1上形成沟槽，具体包括：
S101：在第一绝缘层1上旋涂光刻胶；
S102：光照显影，去除待形成沟槽的区域的光刻胶；
S103：对第一绝缘层1进行刻蚀处理，在所述第一绝缘层1上形成所述沟槽；
S104：去除所述第一绝缘层1上的所有光刻胶，得到具有沟槽的第一绝缘层1。
步骤二：在所述沟槽内填充第一金属，形成第一金属层3，具体包括：
S201：在具有沟槽的第一绝缘层1上沉积第一金属，在本实施例中，第一金属为金属铜；
S202：去除第一绝缘层1上的所述沟槽外的第一金属，形成填充在所述沟槽内的第一金属层3。
步骤三：在第一绝缘层1和第一金属层3上沉积第二金属，图案化所述第二金属，形成第二金属层4，具体包括：
S301：在第一金属层3上沉积第二金属，在本实施例中，第二金属为铝；
S302：在第二金属上旋涂光刻胶；
S303：光照显影，保留待形成第二金属层4的区域上方的光刻胶，在本实施例中，光照显影后留下呈口字形的测试焊盘光刻胶区域以及呈品字形排列的三个圆形光刻胶区域603；
S304：对所述第二金属进行刻蚀处理，形成所述第二金属层4，第二金属层4包括呈口字形的测试焊盘区域5和呈品字形排列的三个圆形光刻胶区域；
S305：去除所述第二金属层4上的所有光刻胶。
步骤四：在第一绝缘层1、第一金属层3和第二金属层4上沉积第二绝缘层2，图案化所述第二绝缘层2，形成包括测试焊盘区域5和金凸块焊盘区域6的芯片焊盘结构，具体包括：
S401：在第一绝缘层1、第一金属层3和第二金属层4的表面沉积第二绝缘层2；
S402：在第二绝缘层2上旋涂光刻胶；
S403：光照显影，至少去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶；
S404：对所述第二绝缘层2进行刻蚀处理，至少形成所述测试焊盘区域5和所述金凸块焊盘区域6；
S405：去除第二绝缘层2上的所有光刻胶，得到芯片焊盘结构。
需要说明的是，当第二绝缘层2全覆盖第一绝缘层1、第一金属层3和第二金属层4在所述焊盘区域之外的部分时，步骤S403中光照显影仅仅去除测试焊盘区域5和金凸块焊盘区域6对应位置的光刻胶，步骤S404中刻蚀处理也仅仅刻蚀到测试焊盘区域5和金凸块焊盘区域6对应位置的第二绝缘层2，如图6D所示。当第二绝缘层2仅覆盖第二金属层4在所述焊盘区域之外的部分以及第一金属层3时，步骤S403中光照显影需要去除第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的所有区域的光刻胶，步骤S404中刻蚀处理也刻蚀到第二金属层4在所述焊盘区域之外的部分以及第一金属层3所在范围以外的第二绝缘层2。
在本实施例中，所述金凸块焊盘区域6包括多个子焊盘区域，各个所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。通过本发明提供的方法制作芯片焊盘结构，不需要增加工艺制造环节，不增加工艺成本。
在本实施例中，所述金凸块焊盘区域6包括三个圆形子焊盘区域603；三个圆形子焊盘区域603呈品字形排列形成金凸块焊盘，三个圆形子焊盘区域603两两之间间隔有第二绝缘层2。圆形子焊盘区域603沿直径的截面呈四边形，以直径所在边为该四边形宽，四边形截面的长宽之间存在如下关系：二分之一长＜宽＜长。
在本实施例中，第一绝缘层1和第二绝缘层2都是二氧化硅层。
本发明第三方面提供一种芯片，所述芯片包括前述实施例中的芯片焊盘结构。
本发明第四方面提供一种晶圆，所述晶圆包括多个芯片，每一芯片包括前述实施例中的芯片焊盘结构。
以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施方式对各种可能的组合方式不再另行说明。
此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施方式的思想，其同样应当视为本发明实施方式所公开的内容。

Claims (10)

1.一种芯片焊盘结构，其特征在于，所述芯片焊盘结构包括：
第一绝缘层，具有沟槽；
第一金属层，填充在所述第一绝缘层的沟槽中，所述第一金属层与芯片的内部电路连接形成导电通道；
第二金属层，形成在所述第一金属层上，所述第二金属层具有用于芯片与外部器件连接的焊盘区域；
第二绝缘层，至少覆盖第二金属层在所述焊盘区域之外的部分以及第一金属层；
所述焊盘区域包括测试焊盘区域和金凸块焊盘区域；每一金凸块焊盘区域包括多个子焊盘区域；
所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度；
所述金凸块焊盘区域包括四个四边形子焊盘区域，所述四个四边形子焊盘区域呈田字格排列形成所述金凸块焊盘，四个四边形子焊盘区域两两之间间隔有第二绝缘层；
或者所述金凸块焊盘区域包括两个圆环形子焊盘区域，两个圆环形子焊盘区域同心且直径不同，两个圆环形子焊盘区域之间间隔有第二绝缘层；
或者所述金凸块焊盘区域包括三个圆形子焊盘区域，所述三个圆形子焊盘区域呈品字形排列形成所述金凸块焊盘，三个圆形子焊盘区域两两之间间隔有第二绝缘层。
2.根据权利要求1所述的芯片焊盘结构，其特征在于，所述第一金属层的材料是铜或铝。
3.根据权利要求1所述的芯片焊盘结构，其特征在于，所述第一绝缘层和所述第二绝缘层的材料均是二氧化硅。
4.根据权利要求1所述的芯片焊盘结构，其特征在于，所述第二金属层的材料是铝。
5.一种权利要求1所述的芯片焊盘结构的制作方法，其特征在于，所述方法包括以下步骤：
S1：图案化第一绝缘层，从而在所述第一绝缘层上形成沟槽；
S2：在所述沟槽内填充第一金属，形成第一金属层；
S3：在第一绝缘层和第一金属层上沉积第二金属，图案化所述第二金属，形成第二金属层；
S4：在第一绝缘层、第一金属层和第二金属层上沉积第二绝缘层，图案化所述第二绝缘层，形成包括测试焊盘区域和金凸块焊盘区域的芯片焊盘结构，包括：
S401：在第一绝缘层、第一金属层和第二金属层的表面沉积第二绝缘层；
S402：在第二绝缘层上旋涂光刻胶；
S403：光照显影，至少去除测试焊盘区域和金凸块焊盘区域对应位置的光刻胶；
S404：对第二绝缘层进行刻蚀处理，至少形成所述测试焊盘区域和所述金凸块焊盘区域；
S405：去除第二绝缘层上的所有光刻胶，得到所述芯片焊盘结构；
每一金凸块焊盘区域包括多个子焊盘区域；
所述子焊盘区域的宽度与深度之间存在如下关系：二分之一深度＜宽度＜深度。
6.根据权利要求5所述的芯片焊盘结构的制作方法，其特征在于，所述步骤S1包括：
S101：在第一绝缘层上旋涂光刻胶；
S102：光照显影，去除待形成沟槽的区域的光刻胶；
S103：对第一绝缘层进行刻蚀处理，在第一绝缘层上形成所述沟槽；
S104：去除第一绝缘层上的所有光刻胶，得到具有沟槽的第一绝缘层。
7.根据权利要求6所述的芯片焊盘结构的制作方法，其特征在于，所述步骤S2包括：
S201：在具有沟槽的第一绝缘层上沉积第一金属；
S202：去除第一绝缘层上的所述沟槽外的第一金属，形成填充在所述沟槽内的第一金属层。
8.根据权利要求7所述的芯片焊盘结构的制作方法，其特征在于，所述步骤S3包括：
S301：在第一金属层上沉积第二金属；
S302：在第二金属上旋涂光刻胶；
S303：光照显影，保留待形成第二金属层的区域的光刻胶；
S304：对所述第二金属进行刻蚀处理，形成所述第二金属层；
S305：去除所述第二金属层上的所有光刻胶。
9.一种芯片，其特征在于，所述芯片包括权利要求1-4中任一项所述的芯片焊盘结构。
10.一种晶圆，其特征在于，所述晶圆包括多个芯片，每一芯片包括权利要求1-4中任一项所述的芯片焊盘结构。
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JP3305211B2 (ja) * 1996-09-10 2002-07-22 松下電器産業株式会社 半導体装置及びその製造方法
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
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