KR20070034037A - 반도체 장치의 제조 방법 - Google Patents

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KR20070034037A
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요우이찌 가와따
고우지 고이즈미
미찌노리 무라야마
아쯔시 후지시마
야스유끼 나까지마
다까또시 하기와라
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가부시키가이샤 히타치세이사쿠쇼
가부시끼가이샤 히다찌 초엘. 에스. 아이. 시스템즈
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Abstract

본 발명에 따른 반도체 장치의 제조 방법은 표리면 중 표면에 복수의 외부 단자가 배열된 제1 반도체 칩 및 제2 반도체 칩을 준비하는 공정과, 복수의 리드를 갖는 제1 리드 프레임 및 제2 리드 프레임을 준비하는 공정과, 제1 리드 프레임 및 제2 리드 프레임의 복수의 리드를 각각 제1 반도체 칩 및 제2 반도체 칩의 복수의 외부 단자에 전기적으로 접속하는 공정과, 제1 반도체 칩과 제2 반도체 칩과 제1 및 제2 리드 프레임의 복수의 리드의 일부를, 제1 및 제2 리드 프레임의 복수의 리드가 수지의 외부에 나오도록 밀봉하는 공정과, 제1 리드 프레임의 복수의 리드의 외부에 나와 있는 부분과, 제2 리드 프레임의 복수의 리드의 외부에 나와 있는 부분을 접착함으로써, 각각의 제1 리드 프레임 및 제2 리드 프레임의 복수의 리드의 상호 대응하는 리드를 전기적으로 접속하는 공정을 갖는 것을 특징으로 한다.
반도체 장치, 수지 밀봉, 리드 프레임, 반도체 제조 방법, 댐바

Description

반도체 장치의 제조 방법{A METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시형태 1에서 사용하는 제1 리드 프레임의 평면도.
도 2는 본 발명의 실시형태 1에서 사용하는 제2 리드 프레임의 평면도.
도 3은 도 1의 III-III 선을 따른 제1 리드 프레임의 단면도.
도 4는 도 2의 IV-IV 선을 따른 제2 리드 프레임의 단면도.
도 5의 (a)는 본 발명의 실시형태 1에서 사용하는 제2 리드 프레임의 일부를 확대하여 도시한 평면도, (b)는 (a)의 일부를 더욱 확대하여 도시한 평면도.
도 6은 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제1 리드 프레임의 평면도.
도 7은 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제2 리드 프레임의 평면도.
도 8의 (a)는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제1 리드 프레임의 단면도, (b)는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제2 리드 프레임의 단면도.
도 9는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제1 리드 프레임의 평면도.
도 10은 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 제2 리 드 프레임의 평면도.
도 11의 (a), (b)는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 단면도.
도 12는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 단면도.
도 13은 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 몰드 금형의 주요부 단면도.
도 14의 (a), (b)는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 몰드 금형의 주요부 확대 단면도.
도 15는 몰드 금형의 캐비티(cavity) 단부에 있어서의 댐바(dam bar)의 중첩 상태를 도시한 사시도.
도 16은 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 주요부 확대 사시도.
도 17은 본 발명의 실시형태 1인 반도체 장치의 단면도.
도 18의 (a), (b), (c)는 리드의 절단 성형 방법을 도시한 설명도.
도 19는 본 발명의 실시형태 1인 반도체 장치의 제조 방법을 도시한 주요부 확대 사시도.
도 20은 본 발명의 실시형태 1인 반도체 장치를 프린트 배선 기판에 실장한 상태를 도시한 평면도.
도 21은 도 20의 I-I 선을 따른 단면도.
도 22의 (a)는 본 발명의 실시형태 2에서 사용하는 제2 리드 프레임의 일부 를 확대하여 도시한 평면도, (b)는 (a)의 일부를 더욱 확대하여 도시한 평면도.
도 23은 본 발명의 실시형태 2인 반도체 장치의 제조 방법을 도시한 몰드 금형의 주요부 확대 단면도.
도 24의 (a)는 본 발명의 실시형태 3에서 사용하는 제2 리드 프레임의 일부를 확대하여 도시한 평면도, (b)는 (a)의 일부를 더욱 확대하여 도시한 평면도.
도 25는 본 발명의 실시형태 3인 반도체 장치의 제조 방법을 도시한 몰드 금형의 주요부 확대 단면도.
도 26은 본 발명의 실시형태 4인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 평면도.
도 27은 본 발명의 실시형태 4인 반도체 장치의 수지 밀봉체의 하부를 제거한 상태의 저면도.
도 28은 도 26의 a-a 선을 따르는 단면도.
도 29는 본 발명의 실시형태 4인 반도체 장치에 내장된 반도체 칩의 개략 구성을 도시한 주요부 단면도.
도 30은 도 28의 일부를 확대한 단면도.
도 31은 본 발명의 실시형태 4인 반도체 장치의 주요부 단면도.
도 32는 본 발명의 실시형태 4인 반도체 장치의 제조에 이용되는 제1 리드 프레임의 평면도.
도 33은 도 32의 일부를 확대한 모식적 평면도.
도 34는 본 발명의 실시형태 4인 반도체 장치의 제조에 이용되는 제2 리드 프레임의 평면도.
도 35는 도 34의 일부를 확대한 평면도.
도 36은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 와이어 본딩 공정을 설명하기 위한 주요부 단면도.
도 37은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 평면도.
도 38은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 39는 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 40은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 41은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 42는 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정이 행해진 후의 상태를 도시한 저면도.
도 43은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 밀봉 공정이 행해진 후의 상태를 도시한 저면도.
도 44는 본 발명의 실시형태 4인 반도체 장치의 제조에 이용되는 레이저 장치의 개략 구성을 설명하기 위한 블록도.
도 45는 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 접합 공정을 설명하기 위한 주요부 저면도.
도 46은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 접합 공정을 설명하기 위한 주요부 사시도.
도 47은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 제2 리드 프레임의 프레임체(frame body)를 제거한 후의 상태를 도시한 저면도.
도 48은 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 제2 리드 프레임의 프레임체를 제거한 후의 상태를 도시한 단면도.
도 49는 본 발명의 실시형태 4인 반도체 장치의 제조에 있어서 도금 공정을 설명하기 위한 플로우차트.
도 50은 본 발명의 실시형태 5인 반도체 장치의 단면도.
도 51은 본 발명의 실시형태 5인 반도체 장치의 제조에 있어서 와이어 본딩 공정을 설명하기 위한 주요부 단면도.
도 52는 본 발명의 실시형태 5인 반도체 장치의 제조에 있어서 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 단면도.
도 53은 본 발명의 실시형태 5인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 54는 본 발명의 실시형태 6인 반도체 장치의 단면도.
도 55는 본 발명의 실시형태 6인 반도체 장치의 제조에 있어서 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 단면도.
도 56은 본 발명의 실시형태 6인 반도체 장치의 제조에 있어서 밀봉 공정을 설명하기 위한 주요부 단면도.
도 57은 종래의 문제점을 설명하기 위한 단면도.
도 58은 종래의 문제점을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 103, 104 : 리드
1a : 이너 리드부
1b : 아우터 리드부
2, 107, 108 : 버스바 리드
2a : 분기 리드
3 : 지지 리드
4 : 절연 필름
5, 105, 106 : 댐바
7 : 더미 리드
8a, 8b : 반도체 칩
9, 117, 118 : 와이어
10, 20 : 프레임체
11, 119 : 수지 밀봉체
30 : 몰드 금형
31, 124 : 캐비티
32a, 32b : 클램프면
40 : TSOP
115, 116 : 반도체 칩
115X, 116X : 회로 형성면
120, 150, 160 : 반도체 장치
161 : 간격
BP, BP1, BP2 : 본딩 패드
LF1, LF2, LF10, LF20 : 리드 프레임
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 2개의 반도체 칩을 적층하여 단일 수지 밀봉체(封止體)로 밀봉하는 반도체 장치의 제조에 적용하기 유효한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 기억 회로 시스템을 내장하는 반도체 칩은 대용량화에 따라 평면 사이즈가 대형화하는 경향에 있다. 그래서, 이들의 기억 회로 시스템이 내장된 반도체 칩을 수지 밀봉체로 밀봉하는 반도체 장치에 있어서는 리드 프레임의 다이 패드(탭이라고도 함)을 생략하고, 대형 반도체 칩에도 대응 가능한 LOC(Lead On Chip) 구조가 채용되고 있다. LOC 구조란 반도체 칩의 표면·이면(서로 대향하는 한 주면(主面) 및 다른 주면) 중의 표면(한 주면)인 회로 형성면 상에 리드를 배치한 구조를 말한다. 이와 같은 LOC 구조를 채용함으로써, 반도체 칩의 평면 사이즈가 대형화되어도 수지 밀봉체로 밀봉되는 리드의 밀봉 영역을 확보할 수 있으므로, 수지 밀봉체의 평면 사이즈의 증가를 억제할 수 있다. 또, LOC 구조를 채용하는 반도체 장치에 대해서는, 예를 들면 특개평 2-246125호(1990년 10월 1일 공개(대응 미합중국 특허 USP 5,068,712)) 공보에 기재되어 있다.
한편, 기억 회로 시스템이 내장된 반도체 칩의 고밀도 실장을 목적으로 하여, 동일 용량의 기억 회로 시스템이 내장된 2개의 반도체 칩을 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 적층형 반도체 장치가 개발되어 있다. 예를 들면, 특개평 7-58281호(1995년 3월 3일 공개) 공보에는 LOC 구조의 적층형 반도체 장치가 기재되어 있다.
상기 공보에 기재된 LOC 구조의 적층형 반도체 장치는 주로 수지 밀봉체와, 수지 밀봉체의 내부에 위치하고 표면·이면(서로 대향하는 한 주면 및 다른 주면) 중의 표면(한 주면)인 회로 형성면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 수지 밀봉체의 내외에 걸쳐 연장하여 제1 반도체 칩의 회로 형성면에 절연성 필름을 통해 접착 고정됨과 동시에 그 회로 형성면의 전극에 도전성 와이어를 통해 전기적으로 접속되는 제1 리드와, 수지 밀봉체의 내부에 위치하고 제2 반도체 칩의 회로 형성면에 절연성 필름을 통해 접착 고정됨과 동시에 그 회로 형성면의 전극에 도전성 와이어를 통해 전기적으로 접속되는 제2 리드를 갖는 구성으로 되어 있다.
제1 반도체 칩, 제2 반도체 칩의 각각은 각각의 회로 형성면이 마주보게 하 여 소정의 간격을 빈 상태로 적층되어 있다. 제1 리드, 제2 리드의 각각은 각각의 일부를 중첩시킨 상태로 적층되어 레이저 용접에 의한 용융 접합에 의해 전기적으로 기계적으로 접속되어 있다.
제1 리드는 수지 밀봉체의 내부에 위치하는 내부 리드부(이너(inner) 리드라고도 함)가 제1 반도체 칩의 회로 형성면의 한 변을 가로질러 제1 반도체 칩의 회로 형성면 상을 연장하고, 수지 밀봉체의 외부에 위치하는 외부 리드부(아우터(outer) 리드라고도 함)가 면 실장형 리드 형상의 하나인 J형 리드 형상으로 구부러져 성형되어 있다.
제1 리드의 내부 리드부는 제1 반도체 칩의 회로 형성면에 절연성 필름을 통해 접착 고정되는 부분이 제1 반도체 칩의 한 변을 가로지르는 부분보다도 제1 반도체 칩의 회로 형성면측에 가깝게 구부러져 성형되어 있다.
제2 리드는 제2 반도체 칩의 회로 형성면의 한 변을 가로질러 제2 반도체 칩의 회로 형성면 상을 연장하고, 제2 반도체 칩의 회로 형성면에 절연성의 필름을 통해 접착 고정되는 부분이 제2 반도체 칩의 한 변을 가로지르는 부분보다도 제2 반도체 칩의 회로 형성면에 가깝게 구부러져 성형되어 있다.
제2 반도체 칩에 접속된 제2 리드의 다른 단부는 상기 레이저에 의한 용접 접합 공정 후, 트랜스퍼 몰드 공정에 앞서 수지 밀봉체의 내부에서 절단되기 때문에, 수지 밀봉체의 외부에는 인출되지 않는다. 즉, 수지 밀봉체로부터 인출된 아우터 리드부는 2개의 반도체 칩에 공통의 외부 접속 단자를 구성하고 있다.
상기한 수지 밀봉형 반도체 장치에 따르면, 메모리 LSI를 형성한 2개의 반도 체 칩을 박형(薄型)의 하나의 패키지에 수지 밀봉하는 것이 가능해지므로, 1개의 반도체 칩을 수지 밀봉한 패키지와 거의 동일한 사이즈로 실질적으로 2배의 기억 용량을 갖는 대용량 패키지를 실현할 수 있다.
본 발명자들은 박형화에 적합한 새로운 LOC 구조의 적층형 반도체 장치를 개발 중이다. 이 적층형 반도체 장치는 아직 공지 기술은 아니지만, 본 출원인에 의해 이미 출원된 U.S. 출원번호 제09/161,725호(1998년 9월 29일 출원)에 기재되어 있는 바와 같이, 주로 수지 밀봉체와, 수지 밀봉체의 내부에 위치하고 표면·이면 중의 표면(한 주면)인 회로 형성면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 수지 밀봉체의 내외에 걸쳐 연장하고 제1 반도체 칩의 회로 형성면에 절연성 필름을 통해 접착 고정됨과 동시에 그 회로 형성면의 전극에 도전성 와이어를 통해 전기적으로 접속되는 제1 리드와, 수지 밀봉체의 내외에 걸쳐 연장하고 제2 반도체 칩의 회로 형성면에 절연성 필름을 통해 접착 고정됨과 동시에 그 회로 형성면의 전극에 도전성 와이어를 통해 전기적으로 접속되는 제2 리드를 갖는 구성으로 되어 있다.
본 발명자가 개발 중인 적층형 반도체 장치는, 예를 들면 TSOP(Thin Small Outline Package)형으로 구성된다. 트랜스퍼 몰드법으로 성형되는 패키지 본체(수지 밀봉체)의 내부에는 동일 기억 용량의 메모리 LSI(예를 들면 64 메가비트의 DRAM)를 형성한 2개의 즉 상기 제1 및 제2 반도체 칩이 상하에 적층되고, 각각의 이면(한 주면과 대향하는 다른 주면)이 서로 접촉하도록 배치된 상태에서 밀봉된 다.
제1 리드, 제2 리드의 각각은 각각의 일부를 중첩시킨 상태에서 적층되고, 레이저 용접에 의한 용융 접합에 의해 전기적으로 기계적으로 접속되어 있다.
제1 리드, 제2 리드의 각각은 수지 밀봉체의 내부에 위치하는 내부 리드부와 수지 밀봉체의 외부에 위치하는 외부 리드부를 갖는 구성으로 되어 있다. 제1 리드, 제2 리드의 각각의 내부 리드부는 반도체 칩(제1 리드의 경우는 제1 반도체 칩, 제2 리드의 경우는 제2 반도체 칩)의 회로 형성면의 한 변을 가로질러 반도체 칩의 회로 형성면 상을 연장하는 제1 부분과, 제1 부분으로부터 반도체 칩의 이면측으로 구부러지는 제2 부분과, 제2 부분으로부터 제1 부분과 동일 방향으로 연장하는 제3 부분을 갖는 구성으로 되어 있다. 제1 리드, 제2 리드의 각각의 제3 부분은 수지 밀봉체의 내외에 걸쳐 연장하고, 상하 방향으로 중첩하도록 하여 적층되어 있다. 제1 리드의 외부 리드부는 면 실장형 리드 형상의 하나인 갈매기-날개(gull-like)형 리드 형상으로 구부러져 성형되어 있다. 제2 리드의 외부 리드부는 제1 리드의 외부 리드부보다도 짧은 길이로 형성되어 있다.
이와 같이, 상기 적층형 반도체 장치는 2개의 반도체 칩의 각각의 소자 형상면을 서로 대향하도록 배치하여 그들의 간극에 리드의 이너 리드부를 배치하는 상기 공보 기재의 적층형 반도체 장치와는 달리, 2개의 반도체 칩의 이면끼리를 서로 접촉시켜 적층한다.
이로 인해, 2개의 반도체 칩의 간극이 없어지므로, 그만큼 수지 밀봉체의 두께를 얇게 할 수 있다.
즉, 제1 반도체 칩과 제2 반도체 칩 사이에는 제1 리드, 제2 리드의 각각이 존재하지 않기 때문에, 종래의 적층형 반도체 장치와 같이 제1 반도체 칩과 제2 반도체 칩 사이에 제1 리드, 제2 리드의 각각을 배치한 경우에 비해, 2개의 반도체 칩의 간격을 좁게 할 수 있으므로, 이것에 상당하는 만큼 수지 밀봉체의 두께를 얇게 할 수 있다. 이 결과, 적층형 반도체 장치의 박형화를 도모할 수 있다.
또한, 반도체 칩과 리드 사이에 형성되는 부유 용량 중, 제1 반도체 칩의 소자 형성면 상에 배치되는 리드와 제2 반도체 칩 사이에 형성되는 부유 용량, 및 제2 반도체 칩의 소자 형성면 상에 배치되는 리드와 제1 반도체 칩 사이에 형성되는 부유 용량을 각각 배제할 수 있으므로, 그 만큼 리드에 부가되는 부유 용량을 저감하여 리드의 신호 전파 지연을 개선할 수 있다.
즉, 제1 반도체 칩과 제2 반도체 칩 사이에는 제1 리드, 제2 리드의 각각이 존재하지 않기 때문에, 종래의 적층형 반도체 장치와 같이 제1 반도체 칩과 제2 반도체 칩 사이에 제1 리드, 제2 리드의 각각을 배치한 경우에 비해 제1 리드에 부가되는 부유 용량(칩/리드간 용량) 중, 제2 반도체 칩에서 생기는 부유 용량을 실질적으로 배제할 수 있고, 또한 제2 리드에 부가되는 부유 용량(칩/리드간 용량) 중, 제1 반도체 칩에서 생기는 부유 용량을 실질적으로 배제할 수 있으므로, 제1 리드 및 제2 리드로 이루어지는 일체의 리드에 부가되는 부유 용량을 저감할 수 있다. 이 결과, 리드의 신호 전달 지연을 개선할 수 있으므로, 적층형 반도체 장치의 전기 특성의 향상을 도모할 수 있다.
상기 제1 반도체 칩은 제1 리드 프레임의 리드에 고정된 상태에서 수지 밀봉 체로 밀봉되고, 상기 제2 반도체 칩은 제2 리드 프레임의 리드에 고정된 상태에서 상기 수지 밀봉체로 밀봉된다. 즉, 이 수지 밀봉형 반도체 장치는 2장의 리드 프레임을 사용하여 제조된다. 또한, 이들 2장의 리드 프레임 중, 한쪽에는 아우터 리드부가 형성되지 않고, 이너 리드부만이 형성된다. 즉, 이 수지 밀봉형 반도체 장치는 수지 밀봉체로부터 인출된 다른 쪽의 리드 프레임의 아우터 리드부가 2개의 반도체 칩에 공통의 외부 접속 단자로서 사용된다.
수지 밀봉형 반도체 장치의 제조 공정에서는 먼저 제1 리드 프레임의 리드의 이너 리드부를 제1 반도체 칩의 소자 형성면 상에 접착하고, 제2 리드 프레임의 리드의 이너 리드부를 제2 반도체 칩의 소자 형성면 상에 접착한다.
다음에, 상기 제1 리드 프레임의 리드의 이너 리드부와 제1 반도체 칩의 소자 형성면에 형성된 본딩 패드를 와이어로 결선하고, 제2 리드 프레임의 리드의 이너 리드부와 제2 반도체 칩의 소자 형성면에 형성된 본딩 패드를 와이어로 결선한 후, 제1 반도체 칩의 이면과 제2 반도체 칩의 이면이 대향하도록 2장의 리드 프레임을 중첩시키고, 이들의 리드 프레임을 몰드 금형으로 장착하여 제1 반도체 칩과 제2 반도체 칩을 수지 밀봉한다.
다음에, 패키지 본체(수지 밀봉체)의 외부에 노출된 제1 리드 프레임의 댐바와 제2 리드 프레임의 댐바를 절단 성형 금형을 사용하여 절단함과 동시에, 한쪽 리드 프레임의 아우터 리드부의 성형을 행한다.
상기한 제조 방법에 따르면, 2장의 리드 프레임의 절단이 한번의 공정으로 끝나므로, 몰드 공정에 앞서 한쪽 리드 프레임의 아우터 리드부를 절단하는 상기 공보 기재의 패키지 제조 방법에 비해 공정을 단축할 수 있다.
(1) 그렇지만, 상기 제조 방법에서는 반도체 칩을 각각 탑재한 2장의 리드 프레임을 중첩시켜 몰드 금형으로 장착하고, 한쪽의 리드 프레임의 댐바와 다른 쪽의 리드 프레임의 댐바를 상형의 클램프면과 하형의 클램프면에서 상하 방향으로부터 압박한 상태에서 몰드 금형의 캐비티에 수지를 압입한다. 그 때문에, 상하 금형의 클램프면이 댐바를 압박하는 힘이 부족하면, 수지의 주입 압력에 의해 한쪽 댐바가 캐비티의 외측 방향으로 변위하고, 이때 생긴 한쪽 댐바와 다른 쪽 댐바의 간극을 통해 수지가 캐비티 외부로 누출하여 성형 불량을 일으키는 일이 있다.
특히, 최근의 LSI용 리드 프레임은 리드의 폭 및 피치가 미세화되고 있기 때문에, 댐바의 폭도 좁아지고 있다. 그 때문에, 금형의 클램프면과 댐바의 접촉 면적을 충분하게 확보하기가 어렵고, 클램프면이 댐바를 압박하는 힘이 부족하기 때문에, 수지의 주입압(注入壓)에 의한 댐바의 변위가 생기기 쉽다.
그 대책으로서, 리드 프레임의 댐바 폭을 넓게 하는 것도 고려되지만, 이와 같이 하면 중첩한 2개의 댐바를 동시에 절단하는 상기 제조 방법에서는 절단 금형의 부담이 커지고, 그 수명이 짧아지는 등의 문제가 생긴다.
또한, 본 발명자들은 상술한 적층형 반도체 장치의 개발 중에 새로운 문제점을 발견했다.
(2) 적층형 반도체 장치에서는 2장의 리드 프레임을 이용한 조립 프로세스에 의해 제조되기 때문에, 제1 리드 프레임의 프레임체에 지지된 제1 리드와, 제2 리드 프레임의 프레임체에 지지된 제2 리드를 접합할 필요가 있다. 제1 리드와 제2 리드의 접합에 있어서는 미소 가공에 적합한 레이저 용접이 유효하지만, 수지 밀봉체를 형성하기 전의 단계에 있어서 레이저 용접을 행하면 이하의 문제가 생긴다.
레이저 용접에서는 리드의 접합부(용접부)에 레이저 광을 조사하여 접합부를 용융하기 때문에, 레이저 광의 조사력에 의해 용융한 것이 주위로 비산하여 다량의 비산물이 발생한다. 한편, 제1 반도체 칩, 제2 반도체 칩의 각각은 각각의 이면끼리를 마주보게 한 상태에서 적층되기 때문에, 용접시에 발생한 비산물이 반도체 칩의 회로 형성면으로 날아온다.
반도체 칩의 회로 형성면으로 비산물이 날아온 경우, 비산물은 고온의 상태이기 때문에, 반도체 칩의 회로 형성면에 형성된 표면 보호막에 열 손상이 발생하여 표면 보호막 하의 배선이 단선되거나, 서로 이웃하는 배선끼리가 단락되거나 하는 폐단이 많이 발생한다. 이들의 폐단이 발생함으로써 반도체 칩이 불량으로 되므로, 적층형 반도체 장치의 수율이 현저하게 저하한다. 특히, 수지 밀봉체의 수지와의 접착성 향상이나 DRAM의 내(耐)α선 강도의 향상을 도모하기 위해 표면 보호막을 폴리이미드계의 수지로 형성한 반도체 칩에 있어서는 비산물에 의한 불량이 발생하기 쉬워진다.
또한, 레이저 용접에서는 리드의 접합부를 용융하기 때문에, 리드에 포함되어 있던 불순물(예를 들면 유황 등)이 아웃 개스로 되어 반도체 칩 표면에 부착하고, 화학 반응을 일으켜 반도체 칩 표면을 열화시킨다. 반도체 칩 표면이 열화한 경우, 반도체 칩과 수지 밀봉체의 수지와의 접착성이 현저하게 저하하고, 양자의 열팽창 계수의 차에 기인하는 열응력에 의해 양자의 계면에 박리가 발생하기 쉬워 진다. 이와 같은 계면 박리가 발생한 경우, 수지 밀봉체의 수지에 포함되어 있는 수분이 박리부에 남고, 남은 수분이 제품 완성 후의 환경 시험인 온도 사이클 시험 시의 열이나 실장 기판에 납땜하여 실장할 때의 땜납 리플로우 열에 의해 기화 팽창하여, 수지 밀봉체에 균열을 초래하는 요인이 되므로, 적층형 반도체 장치의 신뢰성이 저하한다.
또한, 리드 프레임은 리드의 미세화에 따라 판 두께가 얇아지는 경향에 있기 때문에, 기계적 강도 부족에 의해 리드에 휨이 쉽게 발생된다. 리드에 휨이 발생한 경우, 제1 리드의 접합부와 제2 리드의 접합부 사이에 간극이 생겨 용접 불량의 원인이 되므로, 제1 리드와 제2 리드를 고정 지그(治具)에 의해 압압하지 않으면 안되어 적층형 반도체 장치의 생산성이 저하한다.
(3) 적층형 반도체 장치에 한하지 않고, 통상의 반도체 장치에 있어서도 실장 시의 땜납 접착성의 확보나 내부식성의 향상을 도모하기 위해, 외부 리드부를 예를 들면 납(Pb)-주석(Sn) 조성의 재료로 이루어지는 도전성 피막(도금막)으로 피복하는 도금 처리가 필요하다. 도금 처리는 일반적으로 탈지(脫脂) 공정, 수세(水洗) 공정, 연마 공정, 수세 공정 등의 전처리 공정과, 도금 공정, 수세 공정, 중화 공정, 탕수(湯水) 세척 공정, 건조 공정 등의 후처리 공정을 구비한 전해 도금법으로 행해진다. 이와 같은 공정을 구비한 전해 도금법으로 도금 처리를 행하는 경우, 적층형 반도체 장치에서는 2장의 리드 프레임을 중첩시킨 상태에서 도금 처리가 행해지기 때문에, 제1 리드 프레임의 프레임체와 제2 리드 프레임의 프레임체 사이에 전단(前段) 공정의 처리액(약액)이 모관 현상에 의해 잔류하여, 전단 공정 의 처리액이 후단의 각 공정의 처리액 중에 다량 반입되어 버린다. 이와 같은 처리액의 반입은 도금 불량을 일으키는 요인이 되어 적층형 반도체 장치의 수율이 현저하게 저하한다. 또한, 후단의 각 공정의 처리액을 빈번하게 교환하지 않으면 안되어 적층형 반도체 장치의 생산성이 저하한다.
(4) 적층형 반도체 장치에서는 2장의 리드 프레임을 중첩시킨 상태에서 수지 밀봉체를 형성하고 있다. 한편, 2장의 리드 프레임 각각에는 수지 밀봉체를 리드 프레임의 프레임체에 지지하기 위한 트레일링(trailing) 리드가 중첩하는 위치에 설치되어 있다. 따라서, 수지 밀봉체의 내부에는 2개의 트레일링 리드의 맞춤 면이 존재하고, 게다가 2개의 트레일링 리드는 도금 처리가 행해진 후에 리드 프레임의 프레임체로부터 절단되기 때문에, 2개의 트레일링 리드의 맞춤 면의 단부가 수지 밀봉체로부터 노출되는 상태가 된다. 이와 같은 맞춤 면이 존재한 경우, 맞춤 면을 통해 외부로부터 수지 밀봉체의 내부에 수분이 침입하여 반도체 칩의 전극과 와이어의 접속부, 리드의 내부 리드부와 와이어의 접속부 등이 쉽게 부식되기 때문에, 적층형 반도체 장치의 신뢰성이 저하한다.
(5) 적층형 반도체 장치에서는 2장의 리드 프레임을 이용한 조립 프로세스에 의해 제조된다. 제1 리드 프레임은 복수개의 제1 리드의 각각의 외부 리드부에 있어서의 선단 부분이 프레임체에 지지되고, 복수개의 제1 리드의 각각의 중간 부분이 댐바에 의해 서로 연결되고, 댐바에 의해 프레임체에 지지된 구성으로 되어 있다. 한편, 제2 리드 프레임은 복수개의 제2 리드 각각의 외부 리드부에 있어서의 선단 부분이 댐바에 의해 서로 연결되고, 댐바에 의해 프레임체에 지지된 구성으로 되어 있다. 즉, 제2 리드 프레임에 있어서는 댐바와 프레임체로 규정되는 영역에 지지하는 것이 조금도 존재하지 않기 때문에, 강성이 저하하여 휘어지기 쉽다. 이 때문에, 제2 리드의 내부 리드부를 반도체 칩의 회로 형성면에 접착 고정한 후, 후단의 공정에 제2 리드 프레임을 반송할 때, 반도체 칩이 흔들려서, 반도체 칩이 제2 리드 프레임으로부터 탈락한다고 한 폐단이 발생하기 쉬워 적층형 반도체 장치의 수율이 저하한다.
(6) 적층형 반도체 장치에서는 대량 생산에 적합한 트랜스퍼 몰딩법에 의해 수지 밀봉체를 형성하고 있다. 트랜스퍼 몰딩법은 성형 금형의 캐비티 내에 수지를 가압 주입하여 수지 밀봉체를 형성하는 방법이다. 수지로서는 저응력화를 도모하기 위해 일반적으로 다수의 필러(filler)가 혼입된 에폭시계의 열경화성 수지가 이용된다.
한편, 반도체 칩은 주로 반도체 기판과, 이 반도체 기판의 회로 형성면 상에 있어서 절연층, 배선층의 각각을 복수단 적층한 다층 배선층과, 이 다층 배선층을 피복하게 하여 형성된 표면 보호막(최종 보호막)을 갖는 구성으로 되어 있기 때문에, 반도체 칩의 이면이 볼록(凸)면으로 되는 방향으로 반도체 칩이 휘어져 있다. 이와 같은 상태의 2개의 반도체 칩을 각각의 이면끼리를 마주보게 한 상태에서 적층한 경우, 도 32에 도시한 바와 같이 2개의 반도체 칩(71)의 중심부로부터 주변부를 향하여 서서히 넓어지는 간극(72)이 2개의 반도체 칩(71) 사이에 형성된다.
따라서, 도 33에 도시한 바와 같이, 성형 금형(75)의 캐비티(76) 내에 2개의 반도체 칩(71)을 배치하고, 캐비티(76) 내에 수지(77)를 가압 주입하여 수지 밀봉 체를 형성할 때, 2개의 반도체 칩(71) 사이의 간극에 수지(77)가 침입된다. 그러나, 수지(77)에는 필러가 혼입되어 있기 때문에, 필러의 입자 직경보다 좁은 간극에는 수지(77)가 침입하지 않고, 2개의 반도체 칩(71) 사이에 공간(78)이 형성된다. 이와 같은 공간(78)이 2개의 반도체 칩(71) 사이에 형성된 경우, 캐비티(76) 내로의 수지의 주입이 종료된 후, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해 주입 시의 압력보다도 높은 압력을 가할 때, 공간(78) 부분을 기점으로 하여 반도체 칩(71)에 균열이 발생하기 때문에, 적층형 반도체 장치의 수율이 저하하는 요인이 된다.
본 발명의 목적은 반도체 장치의 수율 향상을 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 다른 목적은 반도체 장치의 생산성 향상을 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 목적은 반도체 장치의 신뢰성 향상을 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 목적은 2장의 리드 프레임을 사용하여 2개의 반도체 칩을 수지 밀봉하는 반도체 장치의 제조에 있어서, 몰드 성형 시의 수지의 주입압에 의한 댐바의 변위를 방지하는 기술을 제공하는 데에 있다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
(1) 본 발명의 반도체 장치는 제1 반도체 칩의 이면과 제2 반도체 칩의 이면 이 대향하도록 중첩시킨 상태에서 패키지 본체에 수지 밀봉되고, 상기 제1 반도체 칩의 소자 형성면 상에 고정된 제1 리드 프레임의 복수개의 리드의 이너 리드부와 상기 제1 반도체 칩의 소자 형성면에 형성된 본딩 패드, 및 상기 제2 반도체 칩의 소자 형성면 상에 고정된 제2 리드 프레임의 복수개의 리드의 이너 리드부와 상기 제2 반도체 칩의 소자 형성면에 형성된 본딩 패드가 각각 전기적으로 접속되고, 상기 패키지 본체의 외부에 노출된 상기 제2 리드 프레임의 댐바의 폭은 상기 패키지 본체의 외부에 노출된 제1 리드 프레임의 댐바의 폭보다도 좁다.
(2) 본 발명의 반도체 장치의 제조 방법은 이하의 공정 (a)∼(e)를 포함하고 있다;
(a) 제1 댐바에 의해 서로 연결된 복수개의 리드를 갖는 제1 리드 프레임과, 제2 댐바에 의해 서로 연결된 복수체의 리드를 갖고 있고, 상기 제2 댐바에는 그 폭 방향으로 연장하는 더미 리드가 형성된 제2 리드 프레임을 준비하는 공정,
(b) 상기 제1 리드 프레임의 리드의 이너 리드부를 제1 반도체 칩의 소자 형성면 상에 고정하고, 상기 제2 리드 프레임의 리드의 이너 리드부를 제2 반도체 칩의 소자 형성면 상에 고정하는 공정,
(c) 상기 제1 리드 프레임의 리드의 이너 리드부와 상기 제1 반도체 칩의 소자 형성면에 형성된 본딩 패드를 전기적으로 접속하고, 상기 제2 리드 프레임의 리드의 이너 리드부와 상기 제2 반도체 칩의 소자 형성면에 형성된 본딩 패드를 전기적으로 접속하는 공정,
(d) 상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면이 대향하도록 상기 제1 리드 프레임과 상기 제2 리드 프레임을 중첩시킨 상태에서 상기 제1 반도체 칩과 상기 제2 반도체 칩을 패키지 본체에 수지 밀봉하는 공정,
(e) 상기 패키지 본체의 외부에 노출된 상기 제1 리드 프레임의 상기 제1 댐바와, 상기 제2 리드 프레임의 상기 제2 댐바를 절단하는 공정.
(3) 수지 밀봉체와, 상기 수지 밀봉체의 내부에 위치하고 표면과 이면 중의 표면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제1 반도체 칩의 전극에 전기적으로 접속되는 제1 리드와, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제2 반도체 칩의 전극에 전기적으로 접속되는 제2 리드를 갖는 반도체 장치의 제조 방법에 있어서,
상기 제1 리드, 제2 리드의 각각의 용접부를 중첩시킨 상태에서 상기 수지 밀봉체를 형성한 후, 상기 제1 리드, 제2 리드의 각각을 용접하여 접합한다.
상기 용접은 상기 제1 리드, 제2 리드 중의 어느 한쪽의 위쪽에서 레이저 광을 조사하여 행한다.
(4) 제1 리드 프레임과 제2 리드 프레임을 중첩시킨 상태에서, 상기 제1 리드 프레임의 프레임체에 지지된 제1 리드의 내부 리드부와, 상기 제2 리드 프레임의 프레임체에 지지된 제2 리드의 내부 리드부와, 상기 제1 리드의 내부 리드부에 접착 고정되고, 전극이 상기 제1 리드의 내부 리드부에 전기적으로 접속된 제1 반도체 칩과, 상기 제2 리드의 내부 리드부에 접착 고정되고, 전극이 상기 제2 리드의 내부 리드부에 전기적으로 접속된 제2 반도체 칩을 수지 밀봉체로 밀봉하는 공정과,
상기 제1 리드, 제2 리드의 각각의 외부 리드부에 도금 처리를 행하는 공정을 구비한 반도체 장치의 제조 방법에 있어서,
상기 수지 밀봉체로 밀봉하는 공정 후에 있어서, 상기 도금 처리를 행하는 공정의 앞에, 상기 제2 리드 프레임의 프레임체를 제거하는 공정을 구비한다.
(5) 반도체 장치의 제조 방법에 있어서,
표면과 이면 중의 표면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩을 준비하고, 또한 제1 프레임체로 둘러싸인 영역 내에 위치하며, 외부 리드부에 있어서의 선단 부분이 상기 제1 프레임체에 지지되고, 중간 부분이 제1 댐바에 의해 서로 연결되며, 또 상기 제1 댐바에 의해 상기 제1 프레임체에 지지된 복수개의 제1 리드와, 상기 제1 프레임체로 둘러싸인 영역 내에 위치하고 상기 제1 프레임체에 지지된 트레일링 리드를 갖는 제1 리드 프레임을 준비하고, 또한 제2 프레임체로 둘러싸인 영역 내에 위치하고 외부 리드부에 있어서의 선단 부분이 제2 댐바에 의해 서로 연결되며, 또 상기 제2 댐바에 의해 상기 제2 프레임체에 지지된 복수개의 제2 리드를 갖는 제2 리드 프레임을 준비하는 공정과,
상기 제1 반도체 칩의 표면에 상기 제1 리드의 내부 리드부를 접착 고정하고, 상기 제2 반도체 칩의 표면에 상기 제2 리드의 내부 리드부를 접착 고정하는 공정과,
상기 제1 반도체 칩의 전극과 상기 제1 리드의 내부 리드부를 제1 도전성 와이어로 전기적으로 접속하고, 상기 제2 반도체 칩의 전극과 상기 제2 리드의 내부 리드부를 제2 도전성 와이어로 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩의 각각의 이면끼리가 마주보도록 상기 제1 리드 프레임, 제2 리드 프레임의 각각을 중첩시킨 상태에서 상기 제1 반도체 칩, 제2 반도체 칩, 제1 리드의 내부 리드부, 제2 리드의 내부 리드부, 제1 도전성 와이어, 제2 도전성 와이어 및 트레일링 리드를 수지 밀봉체로 밀봉하는 공정을 구비한다.
(6) 반도체 장치의 제조 방법에 있어서,
표면과 이면 중의 표면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩을 준비하고,
또한 제1 프레임체로 둘러싸인 영역 내에 위치하고, 외부 리드부에 있어서의 선단 부분이 상기 제1 프레임체로 지지되며, 중간 부분이 제1 댐바에 의해 서로 연결되고, 또 상기 제1 댐바에 의해 상기 프레임체에 지지된 복수개의 제1 리드를 갖는 제1 리드 프레임을 준비하고,
또한, 제2 프레임체로 둘러싸인 영역 내에 위치하고, 외부 리드부에 있어서의 선단 부분이 제2 댐바에 의해 서로 연결되며, 또 상기 댐바에 의해 상기 제2 프레임체에 지지된 복수개의 제2 리드와, 상기 제2 프레임체로 둘러싸인 영역 내에 위치하고 상기 제2 댐바 및 상기 제2 프레임체에 지지된 보강 리드를 갖는 제2 리드 프레임을 준비하는 공정과,
상기 제1 반도체 칩의 표면에 상기 제1 리드의 내부 리드부를 접착 고정하고, 상기 제2 반도체 칩의 표면에 상기 제2 리드의 내부 리드부를 접착 고정하는 공정과,
상기 제1 반도체 칩의 전극과 상기 제1 리드의 내부 리드부를 제1 도전성 와이어로 전기적으로 접속하고, 상기 제2 반도체 칩의 전극과 상기 제2 리드의 내부 리드부를 제2 도전성 와이어로 전기적으로 접속하는 공정과,
상기 제1 반도체 칩, 제2 반도체 칩의 각각의 이면끼리가 마주보도록 상기 제1 리드 프레임, 제2 리드 프레임의 각각을 중첩시킨 상태에서 상기 제1 반도체 칩, 제2 반도체 칩, 제1 리드의 내부 리드부, 제2 리드의 내부 리드부, 제1 도전성 와이어 및 제2 도전성 와이어를 수지 밀봉체로 밀봉하는 공정을 구비한다.
(7) 다수의 필러가 혼입된 수지를 이용하여 형성되는 수지 밀봉체와, 상기 수지 밀봉체의 내부에 위치하고 표면과 이면 중의 표면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제1 반도체 칩의 전극에 전기적으로 접속되는 제1 리드와, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제2 반도체 칩의 전극에 전기적으로 접속되는 제2 리드를 갖고 있고, 상기 제1 반도체 칩, 제2 반도체 칩의 각각은 각각의 이면끼리를 마주보게 한 상태에서 적층되는 반도체 장치의 제조 방법에 있어서,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면의 사이에 완충체가 충전된 상태에서 상기 제1 반도체 칩, 제2 반도체 칩, 제1 리드의 내부 리드부, 제2 리드의 내부 리드부, 제1 도전성 와이어 및 제2 도전성 와이어를 성형 금형의 캐비티 내에 배치하고, 그후 상기 캐비티 내에 수지를 가압 주입하여 상기 수지 밀봉체를 형성한다.
(8) 다수의 필러가 혼입된 수지를 이용하여 형성되는 수지 밀봉체와, 상기 수지 밀봉체의 내부에 위치하고, 표면과 이면 중의 표면에 전극이 형성된 제1 반도체 칩 및 제2 반도체 칩과, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제1 반도체 칩의 전극에 전기적으로 접속되는 제1 리드와, 상기 수지 밀봉체의 내외에 걸쳐 연장하고 상기 제2 반도체 칩의 전극에 전기적으로 접속되는 제2 리드를 갖고 있고, 상기 제1 반도체 칩, 제2 반도체 칩의 각각은 각각의 이면끼리를 마주보게 한 상태에서 적층되는 반도체 장치의 제조 방법에 있어서,
상기 제1 반도체 칩의 이면과 상기 제2 반도체 칩의 이면의 사이에 상기 필러의 최대 입자 직경보다도 넓은 간격을 갖게 한 상태에서 상기 제1 반도체 칩, 제2 반도체 칩, 제1 리드의 내부 리드부 및 제2 리드의 내부 리드부를 성형 금형의 캐비티 내에 배치하고, 그후 상기 캐비티 내에 상기 수지를 가압 주입하여 상기 수지 밀봉체를 형성한다.
상술한 수단(1),(2)에 따르면, 수지의 주입압에 의한 댐바의 변형에 의해 캐비티의 외측에 수지가 누출하는 성형 불량을 확실하게 방지할 수 있으므로, 2장의 리드 프레임을 사용한 수지 밀봉체형 반도체 장치의 제조 수율이 향상된다. 또한, 이것에 의해 몰드 금형의 수명을 향상시킬 수 있다.
또한, 댐바의 폭을 좁게 할 수 있으므로, 댐바의 절단 성형 금형의 스트레스가 저감되고, 그 수명을 향상시킬 수 있다. 또한, 댐바의 절단면의 면적이 작게 됨으로써, 이 절단면에 형성되는 절단 버(burr)의 양이나 땜납 도금 가루의 양을 저감할 수 있으므로, 2장의 리드 프레임을 사용한 수지 밀봉형 반도체 장치의 신뢰성 및 제조 수율이 향상된다.
상술한 수단(3)에 따르면, 제1 리드, 제2 리드의 각각을 용접할 때, 제1 반도체 칩, 제2 반도체 칩의 각각의 표면(회로 형성면)은 수지 밀봉체의 수지로 피복되어 있으므로, 용접시에 발생한 비산물(고온의 용융물)이 날아옴에 따라 생기는 제1 반도체 칩, 제2 반도체 칩의 각각의 불량을 방지할 수 있다. 이 결과, 반도체 장치 수율의 향상을 도모할 수 있다.
또한, 제1 리드, 제2 리드의 각각을 용접할 때, 제1 반도체 칩, 제2 반도체 칩의 각각의 표면(회로 형성면)은 수지 밀봉체의 수지로 피복되어 있으므로, 용접시에 발생한 아웃개스(리드에 포함되어 있던 불순물(예를 들면 유황 등)의 증발물)의 부착에 의해 생기는 제1 반도체 칩, 제2 반도체 칩의 각각의 표면 열화를 방지할 수 있고, 반도체 칩과 수지 밀봉체의 수지와의 접착력의 저하를 억제할 수 있다. 이 결과, 반도체 칩과 수지 밀봉체의 수지와의 열팽창 계수의 차에 기인하는 열 응력에 의해 양자의 계면에 박리가 발생하여, 수지 밀봉체의 수지에 포함되어 있는 수분이 박리부에 남고, 남은 수분이 제품 완성 후의 환경 시험인 온도 사이클 시험 시의 열이나 실장 기판에 납땜 실장할 때의 땜납 리플로우 열에 의해 기화 팽창하여, 수지 밀봉체에 초래되는 균열을 방지할 수 있으므로, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 제1 리드, 제2 리드의 각각의 접합부는 수지 밀봉체에 의해 서로 밀착한 상태로 보유되어 있으므로, 제1 리드와 제2 리드를 고정 치구에 의해 압압할 필요가 없다. 이 결과, 반도체 장치의 생산성 향상을 도모할 수 있다.
상술한 수단(4)에 따르면, 제1 리드, 제2 리드의 각각의 외부 리드부에 도금 처리를 행할 때, 전단 공정의 처리액(약액)이 후단 공정의 처리액에 반입되는 양을 저감할 수 있으므로, 처리액의 반입에 의한 도금 불량을 억제할 수 있다. 이 결과, 반도체 장치의 수율 향상을 도모할 수 있다.
또한, 전단 공정의 처리액(약액)이 후단 공정의 처리액에 반입되는 양을 저감할 수 있으므로, 후단의 각 공정에 있어서의 처리액의 교환 횟수를 저감할 수 있다. 이 결과, 반도체 장치의 생산성 향상을 도모할 수 있다.
상술한 수단(5)에 따르면, 수지 밀봉체의 내부에는 중첩한 2개의 트레일링 리드에 의한 맞춤 면이 존재하지 않으므로, 맞춤 면을 통해 외부로부터 수지 밀봉체의 내부에 수분이 침입하고, 반도체 칩의 전극과 와이어의 접속부, 리드의 내부 리드부와 와이어의 접속부 등이 부식한다고 한 폐단을 억제할 수 있다. 이 결과, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
상술한 수단(6)에 따르면, 제2 리드 프레임의 강성이 보강 리드에 의해 향상되어 있으므로, 제2 리드의 내부 리드부를 반도체 칩의 회로 형성면에 접착 고정한 후, 후단의 공정에 제2 리드 프레임을 반송할 때, 반도체 칩이 흔들려서, 반도체 칩이 제2 리드 프레임으로부터 탈락한다고 한 폐단의 발생을 억제할 수 있다. 이 결과, 반도체 장치 수율의 향상을 도모할 수 있다.
*상술한 수단(7)에 따르면, 수지 밀봉체를 형성할 때, 제1 반도체 칩의 이면과 제2 반도체 칩의 이면과의 사이에는 완충체가 충전되어 있으므로, 반도체 칩의 이면과 반도체 칩의 이면과의 사이에 수지 밀봉체의 수지가 침입하지 않는다. 따 라서, 수지에 혼입된 필러에 의한 공간이 제1 반도체 칩과 제2 반도체 칩의 사이에 발생하지 않으므로, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해, 캐비티 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력을 가했을 때에 공간 부분을 기점으로 하여 발생하는 제1 및 제2 반도체 칩의 균열을 방지할 수 있다. 이 결과, 반도체 장치 수율의 향상을 도모할 수 있다.
*상술한 수단(8)에 따르면, 수지 밀봉체를 형성할 때, 제1 반도체 칩의 이면과 제2 반도체 칩의 이면 사이의 수지의 왕래가 좋아지므로, 수지에 혼입된 필러에 의한 공간은 제1 반도체 칩의 이면과 제2 반도체 칩의 이면 사이에 발생하지 않는다. 따라서, 수지 중에 휩쓸려 들어간 기포를 없애기 위해, 성형 금형의 캐비티 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력을 가했을 때에 공간 부분을 기점으로 하여 발생하는 제1 및 제2 반도체 칩의 균열을 방지할 수 있다. 이 결과, 반도체 장치 수율의 향상을 도모할 수 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에 의해 명백해질 것이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서 동일 부재에는 동일 부호를 붙이고 그 반복되는 설명은 생략한다.
<실시형태 1>
도 1은 본 실시형태의 반도체 장치의 제조에 이용하는 제1 리드 프레임 LF1의 평면도, 도 2는 동일하게 이 반도체 장치의 제조에 이용하는 제2 리드 프레임 LF2의 평면도이다.
본 실시형태의 반도체 장치는 도 1 및 도 2에 도시한 2장의 리드 프레임 LF1, LF2를 사용하여 제조된다. 도 1에 도시한 바와 같이, 제1 리드 프레임 LF1은 주위가 프레임체(10)로 둘러싸인 영역 내에 복수개(예를 들면 3개)의 리드(1), 4개의 버스바(bus bar) 리드(2), 2개의 지지 리드(3), 복수개(예를 들면 8개)의 절연 필름(4) 등을 배치한 구성으로 되어 있다.
상기 리드 프레임 LF1에형성된 32개의 리드(1) 중, 도면의 상하 방향을 따라 연장하는 프레임체(10)의 한쪽(도면의 좌측)을 따라 배열된 16개의 리드군은 이 프레임체(10)와 평행하게 연장하는 1개의 댐바(5)에 의해 서로 연결되어 있다. 이와 마찬가지로, 도면의 상하 방향을 따라 연장하는 프레임체(10)의 다른 쪽(도면의 우측)을 따라 배열된 16개의 리드군은 이 프레임체(10)와 평행하게 연장하는 1개의 댐바(5)에 의해 서로 연결되어 있다. 즉, 이 리드 프레임 LF1은 복수개의 리드(1)를 도면의 상하 방향을 따라 2열로 배열하는 2방향 리드 배열 구조로 구성되어 있다.
상기 댐바(5)는 후술하는 제조 공정에서 패키지 본체를 트랜스퍼 몰드 성형할 때에, 용융 수지가 캐비티의 외부에 누출하는 것을 방지하기 위한 부재이고, 상기 복수개의 리드(1)의 각각은 댐바(5)보다도 외측(프레임체(10)측)에 위치하는 부분이 아우터 리드부(1b)를 구성하고, 내측에 위치하는 부분이 이너 리드부(1a)를 구성하고 있다.
상기 구형(矩形)의 프레임체(10)로 둘러싸인 영역의 거의 중앙부에는 도면의 상하 방향을 따라 연장하는 4개의 버스바 리드(2)가 배치되어 있다. 이들 4개의 버스바 리드(2) 중, 2개의 버스바 리드(2)는 도면의 상하 방향을 따라 연장하는 프레임체(10)의 한쪽(도면의 좌측)을 따라 배열된 16개의 리드군 중의 양단부 및 중앙부에 배치된 3개의 리드(1)에 연결되고, 이들 리드(1)의 이너 리드부(1a)와 일체로 구성되어 있다. 이 2개의 버스바 리드(2)에 연결된 3개의 리드(1)는 예를 들면 5V의 전원 전위(Vcc)에 고정되는 전원 전위 단자를 구성하고 있다.
상기 4개의 버스바 리드(2) 중, 나머지 2개의 버스바 리드(2)는 도면의 상하 방향을 따라 연장하는 프레임체(10)의 다른 쪽(도면의 우측)을 따라 배열된 16개의 리드군 중의 양단부 및 중앙부에 배치된 3개의 리드(1)에 연결되고, 이들 리드(1)의 이너 리드부(1a)와 일체로 구성되어 있다. 이 2개의 버스바 리드(2)에 연결된 3개의 리드(1)는 예를 들면 0V의 기준 전위(Vss)로 고정되는 기준 전위 단자를 구성하고 있다.
상기 버스바 리드(2)에 연결된 리드(1)(전원 전위 단자, 기준 전위 단자) 이외의 리드(1)는 신호용 단자 또는 빈(NC) 단자를 구성하고 있다. 신호용 단자는 데이터 입출력 단자, 어드레스 입력 단자, 로우 어드레스 스트로브 단자, 컬럼 어드레스 스트로브 단자, 리드/라이트 인에이블 단자, 출력 인에이블 단자 등으로 이루어진다. 빈 단자의 이너 리드부(1a)는 다른 단자의 이너 리드부(1a)에 비해 짧은 길이로 구성되어 있다.
상기 리드(1)의 이너 리드부(1a)의 이면에는 예를 들면 폴리이미드 수지로 이루어지는 사각형(短冊) 형상의 절연 필름(4)이 복수개의 리드(1)에 걸쳐 접착되어 있다. 이들 절연 필름(4)의 이면에는 후술하는 제조 공정에서 제1 반도체 칩의 소자 형성면이 접합된다. 즉, 리드 프레임 LF1은 반도체 칩의 소자 형성면 상에 이너 리드부(1a)를 배치하는 LOC 구조로 구성되어 있다.
도 3은 도 1의 III-III 선을 따른 리드 프레임 LF1의 단면도이다. 빈 단자 이외의 단자를 구성하는 리드(1)의 이너 리드부(1a)는 도시한 바와 같이 댐바(5)에 가까운 쪽부터 차례로 리드 프레임 LF1의 표면·이면과 평행한 방향으로 연장하는 제1 부분(1a1), 위쪽으로 구부러진 제2 부분(1a2) 및 제1 부분(1a1)과 평행한 방향으로 연장하는 제3 부분(1a3)으로 구성되어 있다. 제3 부분(1a3)은 후술하는 제조 공정에서 반도체 칩의 소자 형성면 상에 배치되는 부분이고, 그 이면에는 상술한 절연 필름(4)이 접착되어 있다.
도 2에 도시한 바와 같이, 제2 리드 프레임 LF2는 주위가 프레임체(10)로 둘러싸인 영역 내에 복수개(예를 들면 32개)의 리드(1), 4개의 버스바 리드(2), 2개의 지지 리드(3) 등을 배치한 구성으로 되어 있다. 이 리드 프레임 LF2는 모든 리드(1)가 이너 리드부(1a)만으로 구성되고, 아우터 리드부(1b)를 갖고 있지 않은 점 및 이하에 서술하는 특징을 제외하면 상기 제1 리드 프레임 LF1과 유사한 구조로 되어 있다.
즉, 리드 프레임 LF2에 형성된 32개의 리드(1) 중, 도면의 상하 방향을 따라 연장하는 프레임체(10)의 한쪽(도면의 좌측)을 따라 배열된 16개의 리드군은 이 프 레임체(10)와 평행하게 연장하는 1개의 댐바(6)에 의해 서로 연결되어 있다. 이와 마찬가지로, 도면의 상하 방향을 따라 연장하는 프레임체(10)의 다른 쪽(도면의 우측)을 따라 배열된 16개의 리드 군은 이 프레임체(10)와 평행하게 연장하는 1개의 댐바(6)에 의해 서로 연결되어 있다.
상기 구형의 프레임체(10)로 둘러싸인 영역 내의 거의 중앙부에는 도면의 상하 방향을 따라 연장하는 4개의 버스바 리드(2)가 배치되어 있다. 이들 4개의 버스바 리드(2) 중, 2개의 버스바 리드(2)는 도면의 상하 방향을 따라 연장하는 프레임체(10)의 한쪽(도면의 좌측)을 따라 배열된 16개의 리드 군 중의 양단부 및 중앙부에 배치된 3개의 리드(1)에 연결되고, 이들 리드(1)의 이너 리드부(1a)와 일체로 구성되어 있다. 이 2개의 버스바 리드(2)에 연결된 3개의 리드(1)는 기준 전위(Vss)로 고정되는 기준 전위 단자를 구성하고 있다.
상기 4개의 버스바 리드(2) 중, 나머지 2개의 버스바 리드(2)는 도면의 상하 방향을 따라 연장하는 프레임체(10)의 다른 쪽(도면의 우측)을 따라 배열된 16개의 리드군 중의 양단부 및 중앙부에 배치된 3개의 리드(1)에 연결되고, 이들 리드(1)의 이너 리드부(1a)와 일체로 구성되어 있다. 이 2개의 버스바 리드(2)에 연결된 3개의 리드(1)는 전원 전위(Vcc)로 고정되는 전원 전위 단자를 구성하고 있다.
상기 버스바 리드(2)에 연결된 리드(1)(전원 전위 단자, 기준 전위 단자) 이외의 리드(1)는 신호용 단자 또는 빈(NC) 단자를 구성하고 있다. 신호용 단자는 데이터 입출력 단자, 어드레스 입력 단자, 로우 어드레스 스트로브 단자, 컬럼 어드레스 스트로브 단자, 리드/라이트 인에이블 단자, 출력 인에이블 단자 등으로 이 루어진다. 빈 단자의 이너 리드부(1a)는 다른 단자의 이너 리드부(1a)에 비해 짧은 길이로 구성되어 있다.
상기 리드(1)의 이너 리드부(1a)의 이면에는 예를 들면 폴리이미드 수지로 이루어지는 단책 형상의 절연 필름(4)이 복수개의 리드(1)에 걸쳐 접착되어 있다. 이들의 절연 필름(4)의 이면에는 후술하는 제조 공정에서 제2 반도체 칩의 소자 형성면이 접합된다. 즉, 리드 프레임 LF2는 LOC 구조로 구성되어 있다.
도 4는 도 2의 IV-IV 선을 따른 리드 프레임 LF2의 단면도이다. 빈 단자 이외의 단자를 구성하는 리드(1)의 이너 리드부(1a)는 상기 제1 리드 프레임 LF1과 마찬가지로, 댐바(6)에 가까운 쪽부터 차례로 리드 프레임 LF2의 표면·이면과 평행한 방향으로 연장하는 제1 부분(1a1), 위쪽으로 구부러진 제2 부분(1a2), 및 제1 부분(1a1)과 평행한 방향으로 연장하는 제3 부분(1a3)으로 구성되어 있다. 제3 부분(1a3)은 후술하는 제조 공정에서 반도체 칩의 소자 형성면 상에 배치되는 부분이고, 그 이면에는 상술한 절연 필름(4)이 접착되어 있다.
후술하는 바와 같이, 제1 리드 프레임 LF1과 제2 리드 프레임 LF2은 그들의 이면끼리를 중첩시킨 상태로 사용된다. 그 때문에, 리드 프레임 LF1, LF2의 이면끼리를 중첩시켰을 때에 양자의 동일 단자끼리가 댐바(5, 6)의 근방에서 중첩하도록, 리드 프레임 LF1의 도 1에 도시한 단자 배열은 리드 프레임 LF2의 도 2에 도시한 단자 배열과 좌우가 반대로 되어 있다.
도 5의 (a)는 도 2에 도시한 제2 리드 프레임 LF2의 일부를 확대하여 도시한 평면도, 도 5의 (b)는 도 5의 (a)의 일부(댐바(6)의 근방)를 더욱 확대하여 도시한 평면도이다.
도시한 바와 같이, 리드 프레임 LF2의 댐바(6)의 측면에는 이 댐바(6)의 폭방향으로 연장하는 짧은 더미 리드(즉 광폭부)(7)가 형성되어 있다. 특별히 한정되지 않지만, 이 더미 리드(7)는 모든 리드(1)의 스페이스 영역에 1개씩 형성되어 있고, 댐바(6)의 2개의 측면 중, 이너 리드부(1a)가 배치된 측면과는 반대측의 측면에 배치되어 있다. 도 5의 (b)에 확대하여 도시한 바와 같이, 더미 리드(7)는 그 폭이 리드(1)의 스페이스보다도 약간 좁아지게 구성되어 있다. 즉, 더미 리드(7)는 리드(1)의 스페이스 영역의 중앙 부분에만 형성되고, 스페이스 영역의 양단 부분(리드(1)의 근방)에는 형성되어 있지 않다. 이로 인해, 댐바(6)는 리드(1)의 스페이스 영역의 중앙부분에서는 더미 리드(7)의 길이만큼 폭이 넓어져 있고, 스페이스 영역의 양단 부분(리드(1)의 근방)에서는 폭이 좁아져 있다. 리드(1)의 스페이스 영역의 양단 부분에 있어서의 댐바(6)의 폭은 상기 제1 리드 프레임 LF1의 댐바(5)의 폭보다도 좁고, 스페이스 영역의 중앙 부분에 있어서의 댐바(6)의 폭은 제1 리드 프레임 LF1의 댐바(5)의 폭보다도 넓다.
상기와 같이 구성된 제1 리드 프레임 LF1 및 제2 리드 프레임 LF2를 제조하는 데는 42 얼로이와 같은 철(Fe)-니켈(Ni) 합금 또는 구리(Cu) 등으로 이루어지는 얇은 판재를 에칭 가공하여 리드(1), 버스바 리드(2), 댐바(5(6)) 등의 패턴을 형성하고, 다음에 프레스 가공에 의해 리드(1)의 이너 리드부(1a)를 상기 도 3(도 4)에 도시한 바와 같이 구부린 후, 이너 리드부(1a)의 이면에 절연 필름(4)을 접착한다. 또, 실제의 리드 프레임 LF1, LF2는 각각 5개 정도의 반도체 칩을 탑재할 수 있는 다중 연결 구조로 되어 있지만, 상기 도 1 및 도 2는 각각 반도체 칩 1개분의 영역을 나타내고 있다.
상기 리드 프레임 LF1, LF2의 주요부 치수의 한 예를 나타내면, 리드 프레임 LF1, LF2를 구성하는 판재의 두께는 0.1 mm, 댐바(5(6))의 근방에 있어서의 리드(1)의 폭은 0.4 mm, 리드(1)의 피치는 1.27 mm이다. 따라서, 댐바(5(6))의 근방에서의 리드(1)의 스페이스(s)는 0.87 mm이다. 또한, 제1 리드 프레임 LF1의 댐바(5)의 폭은 0.15 mm, 제2 리드 프레임 LF2의 댐바(6)의 폭은 리드(1)의 스페이스 영역의 양단 부분(리드(1)의 근방)에서 0.13 mm, 스페이스 영역의 중앙 부분(더미 리드(7)가 형성된 영역)에서 0.23 mm이다. 댐바(6)의 측면에 형성된 더미 리드(7)의 길이는 0.1 mm, 폭은 0.55 mm이다.
상기와 같이, 제2 리드 프레임 LF2는 리드(1)의 스페이스 영역의 양단 부분(리드(1)의 근방)에서의 댐바(6)의 폭이 제1 리드 프레임 LF1의 댐바(5) 폭보다도 좁게 되어 있다. 상기한 치수의 한 예에서는 리드(1)의 근방에서의 댐바(6)의 폭은 0.13 mm인 것에 대해, 제1 리드 프레임 LF1의 댐바(5)의 폭은 0.15 mm이다. 이 댐바(5, 6)의 폭의 차(0.15 mm - 0.13 mm = 0.02 mm)는 후술하는 수지 밀봉체의 트랜스퍼 몰드 공정에서 리드 프레임 LF1, LF2를 중첩시켜 몰드 금형으로 위치 결정할 때에, 리드 프레임 LF1의 댐바(5)와 리드 프레임 LF2의 댐바(6) 사이에 생기는 폭 방향의 맞춤 차이의 최대치와 같다. 즉, 제2 리드 프레임 LF2의 댐바(6)는 리드 프레임 LF1, LF2를 중첩시켜 몰드 금형으로 위치 결정했을 때, 제1 리드 프레임 LF1의 댐바(5)보다도 외측으로 삐져나오지 않도록 리드(1) 근방의 폭이 규정된다. 이것에 대해, 리드(1)의 스페이스 영역의 중앙 부분에서는 제2 리드 프레임 LF2의 댐바(6)에 더미 리드(7)가 형성되어 있으므로, 리드 프레임 LF1, LF2를 중첩시켜 몰드 금형으로 위치 결정했을 때, 이 더미 리드(7)의 선단 부분이 제1 리드 프레임 LF1의 댐바(5)보다도 외측으로 삐져나온다.
다음에, 상기 리드 프레임 LF1, LF2를 사용한 반도체 장치의 제조 방법을 도 6∼도 19를 사용하여 공정순으로 설명한다.
먼저, 리드 프레임 LF1, LF2와 2개의 반도체 칩(8a, 8b)을 준비하고, 도 6 및 도 8의 (a)에 도시한 바와 같이 제1 리드 프레임 LF1에 제1 반도체 칩(8a)을 탑재함과 동시에, 도 7 및 도 8의 (b)에 도시한 바와 같이 제2 리드 프레임 LF2에 제2 반도체 칩(8b)을 탑재한다.
단결정 실리콘으로 이루어지는 상기 2개의 반도체 칩(8a, 8b)은 동일 치수로 구성되고, 그들의 소자 형성면에는 64 메가 비트의 DRAM이 형성되어 있다. 또한, 그들의 소자 형성면의 중앙부에는 알루미늄(Al) 배선의 일부를 노출시켜 형성한 복수의 본딩 패드 BP가 형성되어 있다. 이들의 본딩 패드 BP는 반도체 칩(8a(8b))의 길이 방향을 따라 일렬로 배치되어 있다. 상기 DRAM의 회로 패턴 및 본딩 패드 BP의 배열은 제1 반도체 칩(8a)과 제2 반도체 칩(8b)에서 동일하게 되어 있다. 즉, 2개의 반도체 칩(8a, 8b)은 동일 치수 및 동일 구조로 구성되어 있다.
제1 리드 프레임 LF1에 제1 반도체 칩(8a)을 탑재하는 데는 도 8의 (a)에 도시한 바와 같이 리드(1)의 이너 리드부(1a)의 제3 부분(1a3)에 접합된 절연 필름(4)의 이면에 반도체 칩(8a)의 소자 형성면을 접착 고정한다. 이와 마찬가지로, 제2 리드 프레임 LF2에 제2 반도체 칩(8b)을 탑재하는 데는 도 8의 (b)에 도시한 바와 같이 리드(1)의 이너 리드부(1a)의 제3 부분(1a3)에 접합된 절연 필름(4)의 이면에 반도체 칩(8b)의 소자 형성면을 접착 고정함으로써 행해진다.
다음에, 도 9 및 도 11의 (a)에 도시한 바와 같이 리드 프레임 LF1의 리드(1)와 반도체 칩(8a)의 본딩 패드 BP를 와이어(9)로 전기적으로 접속한다. 또한, 도 10 및 도 11의 (b)에 도시한 바와 같이 리드 프레임 LF2의 리드(1)와 반도체 칩(8b)의 본딩 패드 BP를 와이어(9)로 전기적으로 접속한다. 와이어(9)로서는 예를 들면 금(Au) 와이어를 이용한다. 또한, 와이어(9)에 의한 접속 방법으로서는 예를 들면 열압착과 초음파 진동을 병용한 와이어 본딩 방법을 이용한다.
상기 와이어 본딩 공정에서는 반도체 칩(8a)이 전부 리드 프레임 LF1에 고정되어 있으므로, 도 11의 (a)에 도시한 바와 같이 반도체 칩(8a) 및 리드 프레임 LF1을 히트(heat) 스테이지(20)에 탑재한 상태에서 와이어(9)의 접속을 안정하게 행할 수 있다. 이와 마찬가지로, 반도체 칩(8b)도 전부 리드 프레임 LF2에 고정되어 있으므로, 도 11의 (b)에 도시한 바와 같이 반도체 칩(8b) 및 리드 프레임 LF2를 히트 스테이지(20)에 탑재한 상태에서 와이어(9)의 접속을 안정하게 행할 수 있다.
*반도체 칩(8a, 8b)의 각각에 있어서, 신호용 단자를 구성하는 리드(1)와 본딩 패드 BP의 와이어(9)에 의한 접속은 도 11의 (a), (b)에 도시한 바와 같이 버스바 리드(2)를 초월하여 행해진다. 이때, 와이어(9)의 한 단부는 이너 리드부(1a) 의 제3 부분(1a3)에 접합된다. 이 제3 부분(1a3)의 이면에는 절연 필름(4)이 접합되어 있으므로, 소자 형성면에 제공되는 본딩의 충격을 절연 필름(4)에서 흡수할 수 있다.
반도체 칩(8a, 8b)의 각각에 있어서, 전원(기준) 전위 단자를 구성하는 버스바 리드(2)와 본딩 패드 BP의 와이어(9)에 의한 접속은 도 9 및 도 10에 도시한 바와 같이 각각의 버스바 리드(2)의 일부에 형성된 분기 리드(2a)에 와이어(9)의 한 단부를 접합함으로써 행해진다. 도시한 바와 같이, 분기 리드(2a)의 각각의 선단부는 본딩 패드 BP로부터 이간하는 방향으로 연장하고 있다. 이로 인해, 한 단부가 분기 리드(2a)에 접속되는 와이어(9)와, 한 단부가 신호용 단자를 구성하는 리드(1)의 이너 리드부(1a)에 접속되는 와이어(9)와는 길이가 거의 같아지므로, 와이어(9)의 본더빌리티가 양호하게 된다. 또한, 도시한 바와 같이 분기 리드(2a)의 이면에는 절연 필름(4)이 접합되어 있으므로, 반도체 칩(8a(8b))의 소자 형성면에 제공되는 본딩의 충격을 절연 필름(4)에서 흡수할 수 있다.
다음에, 도 12에 도시한 바와 같이 2개의 반도체 칩(8a, 8b)의 이면끼리가 서로 접촉하도록 2장의 리드 프레임 LF1, LF2의 이면끼리를 중첩시킨다. 이때, 2개의 반도체 칩(8a, 8b)은 중도부(제2 부분(1a2))를 구부린 이너 리드부(1a)의 탄성력에 의해 이면끼리의 접촉이 유지된다. 또한, 이때 리드 프레임 LF1과 리드 프레임 LF2는 프레임체(10)끼리, 이너 리드부(1a)의 제1 부분(1a1)끼리 및 댐바(5)와 댐바(6)가 서로 접촉한다. 2개의 반도체 칩(8a, 8b)은 접착제를 사용하여 그들의 이면끼리를 고정해도 좋다.
다음에, 도 13에 도시한 바와 같이 2장의 리드 프레임 LF1, LF2의 이면끼리를 중첩시킨 상태에서 그들을 몰드 금형(30)의 상형(30a)과 하형(30b) 사이에 위치 결정한다. 이때, 상형(30a)과 하형(30b)에 의해 형성되는 캐비티(31)의 내부에는 반도체 칩(8a, 8b), 리드 프레임 LF1, LF2의 각각의 리드(1)의 이너 리드부(1a), 절연 필름(4), 와이어(9) 등이 배치된다.
도 14는 상기 캐비티(31)의 단부를 확대하여 도시한 단면도로서, 도 14의 (a)는 리드 프레임 LF1에 형성된 리드(1)의 아우터 리드부(1a)의 중심선을 따라 단면을 도시하고, 도 14의 (b)는 리드(1)의 스페이스 영역의 중앙 부분(리드 프레임 LF2의 댐바(6)에 더미 리드(7)가 형성된 영역)을 따른 단면을 도시하고 있다. 또한, 도 15는 상기 캐비티(31)의 단부에 있어서의 댐바(5, 6)의 중첩 상태를 도시한 사시도이다. 또, 도 15는 리드 프레임 LF1, LF2의 상하의 배치가 도 14와는 반대로 되어 있다.
도시한 바와 같이, 리드 프레임 LF1, LF2는 댐바(5, 6)와 그들 근방의 리드(1)가 상형(30a)의 클램프면(32a)과 하형(30b)의 클램프면(32b)에서 상하 양방향으로부터 압압됨으로써, 몰드 금형(30)에 고정된다. 이때, 리드 프레임 LF2의 댐바(6)에 더미 리드(7)가 형성되어 있지 않은 영역에서는 도 14의 (a)에 도시한 바와 같이 댐바(6)의 폭이 댐바(5)보다도 좁으므로, 하형(30b)의 클램프면(32b)과 댐바(6)의 접촉 면적이 작아진다. 이것에 대해, 댐바(6)의 측면에 더미 리드(7)가 형성된 영역에서는 도 14의 (b)에 도시한 바와 같이 댐바(6)와 더미 리드(7)가 함께 하형(30b)의 클램프면(32b)과 접촉한다. 즉, 댐바(6)의 측벽에 더미 리드(7)를 형성함으로써, 댐바(6)의 폭을 좁게 해도 하형(30b)의 클램프면(32b)과 댐바(6)의 접촉 면적은 댐바(6)의 전역에서는 실질적으로 증가한다.
다음에, 도시는 생략했지만 몰드 금형(30)의 포트로부터 런너(runner) 및 게이트를 통해 캐비티(21) 내에 수지를 가압 주입함으로써, 패키지 본체(수지 밀봉체)(11)를 형성한다. 수지 밀봉체(11)를 구성하는 수지는 예를 들면 페놀계 경화제, 실리콘 고무 및 필러를 첨가한 에폭시계 수지로 이루어진다.
이와 같이, 수지 밀봉형 반도체 장치의 제조에 이용하는 2장의 리드 프레임 LF1, LF2의 한쪽의 댐바(6)에 더미 리드(7)를 형성하는 본 실시형태에 따르면, 댐바(6)의 폭을 좁게 해도 몰드 금형(30)의 클램프면(32b)과 댐바(6)의 접촉 면적을 확보할 수 있으므로, 리드 프레임 LF1의 댐바(5)와 리드 프레임 LF2의 댐바(6)를 상형(30a)의 클램프면(32a)과 하형(30b)의 클램프면(32b) 사이에 확실하게 고정할 수 있다. 이로 인해, 몰드 금형(30)의 캐비티(21) 내에 수지를 주입했을 때의 압력에 의해 폭이 좁은 댐바(6)가 캐비티(21)의 외측 방향으로 변형하는 폐단을 방지할 수 있으므로, 댐바(5)와 댐바(6)의 간극을 통해 수지가 캐비티(21)의 외측으로 누출함으로써 일어나는 성형 불량을 확실하게 방지할 수 있다.
또한, 수지의 주입 압력에 의한 댐바(6)의 변형이 방지됨으로써, 몰드 금형(30)의 클램프면(32a, 32b)의 마모가 저감되고, 또한 금형 전체의 휨에 의한 댐바(5, 6)의 클램프력의 차이도 억제되므로, 몰드 금형(30)의 수리 비용의 저감이나 수명의 연장을 도모할 수 있다.
다음에, 몰드 금형(30)으로부터 리드 프레임 LF1, LF2를 취출한 후, 도 16에 도시한 바와 같이 수지 밀봉체(11)의 측면으로부터 노출된 리드 프레임 LF1의 댐바(5)와 리드 프레임 LF2의 댐바(6)의 측면끼리(도면에서 Y의 기호를 붙인 곳)를 예를 들면 레이저를 이용한 시임(seam) 용접에 의해 접합한다.
다음에, 수지 밀봉체(11)의 측면으로부터 노출한 리드 프레임 LF1, LF2의 표면에 땜납 도금을 행한 후, 리드 프레임 LF1, LF2의 불필요 장소(댐바(5, 6) 및 프레임체(10))의 절단 제거 및 패키지 본체(11)의 측면과 댐바(5, 6)의 간극에 남은 수지의 제거(버 제거)를 행하고, 또한 리드(1)의 아우터 리드부(1b)를 예를 들면 갤윙 형태로 성형함으로써, 도 17에 도시한 바와 같은 2개의 반도체 칩(8a, 8b)을 밀봉한 TSOP(40)가 완성된다.
도 18의 (a), (b)에 도시한 바와 같이, 리드 프레임 LF1, LF2의 불필요 장소(댐바(5, 6) 및 프레임체(10))의 절단 제거 및 아우터 리드부(1b)의 성형은 댐바(5, 6)의 하부를 절단 성형 금형(50)의 알(R)부에서 지지한 상태로 동시에 행해진다. 이때, 리드 프레임 LF1의 아우터 리드부(1b)는 리드 프레임 LF2의 댐바(6)가 위치하는 방향을 향하여 구부러진다. 이로 인해, 댐바(6)와 반대 방향으로 구부린 경우에 비해 아우터 리드부(1b)의 실효 길이가 길어지므로, TSOP(40)를 프린트 배선 기판에 실장했을 때에 TSOP(40)와 프린트 배선 기판의 열팽창 계수차에 기인하여 땜납 접속부에 가해지는 스트레스가 아우터 리드부(1b)의 변형에 의해 흡수되기 쉬워져서, TSOP(40)의 접속 신뢰성이 향상된다.
또한, 리드 프레임 LF2의 댐바(6)의 폭을 리드 프레임 LF1의 댐바(5)의 폭보다도 좁게 함으로써, 도 18의 (a)에 도시한 바와 같이 댐바(6) 외측의 측면이 댐 바(5)의 외측의 측면보다도 내측에 배치되게 된다. 이때, 2장의 리드 프레임 LF1, LF2 사이에 맞춰지지 않음이 생긴 경우라도 도 18의 (b)에 도시한 바와 같이 댐바(6)의 외측의 측면이 댐바(5)의 외측의 측면보다 더욱 외측에 배치되는 일은 없다. 따라서, 아우터 리드부(1b)를 댐바(6)가 위치하는 방향을 향하여 구부릴 때, 아우터 리드부(1b)의 하면은 댐바(5)의 외측의 측면 또는 그것보다도 내측에서 구부러진다. 이것에 대해, 댐바(6)의 외측의 측면이 댐바(5)의 외측의 측면보다도 더욱 외측에 배치된 경우에는 도 18의 (c)에 도시한 바와 같이 아우터 리드부(1b)의 하면이 댐바(5)의 외측의 측면보다도 더욱 외측으로 구부러지기 때문에, 수지 밀봉체(11)의 측면으로부터 아우터 리드부(1b)의 선단까지의 길이(L)가 TSOP의 규격을 초과해 버린다.
상기 절단 성형 금형(50)을 사용한 댐바(5, 6)의 절단은 도 19에 도시한 바와 같이 댐바(5)의 폭이 좁은 영역(더미 리드(7)가 형성되어 있지 않은 영역)에서 행해진다. 이로 인해, 2개의 댐바(5, 6)를 동시에 절단하는 경우라도 절단 성형 금형(5))의 스트레스가 저감되므로, 절단 성형 금형(50)의 수리 비용의 저감이나 수명의 연장을 도모할 수 있다. 또한, 댐바(5, 6)의 절단면에 형성되는 절단 버의 양이나 땜납 도금 가루의 양이 저감되므로, 리드 사이의 쇼트를 방지할 수 있어, TSOP(40)의 소형화(리드의 협 피치화)를 추진할 수 있다.
이와 같이 제조된 본 실시형태의 TSOP(40)는 도 20(평면도) 및 도 21(도 20의 I-I선을 따른 단면도)에 도시한 바와 같이 프린트 배선 기판(60)에 복수개 실장되고, 하나의 회로 시스템을 구성하는 전자 장치의 구성 부품 등으로서 사용된다.
<실시형태 2>
상기 실시형태에서는 리드 프레임 LF2의 댐바(6)에 형성되는 더미 리드(7)는 이너 리드부(1a)가 연결되는 측면과 반대측의 측면에 배치되지만, 도 22의 (a), (b)에 도시한 바와 같이 이 더미 리드(7)를 이너 리드부(1a)가 연결되는 측면에 배치해도 좋다.
*이와 같이 한 경우라도, 도 23에 도시한 바와 같이 몰드 금형(30)의 하형(30b)의 클램프면(32b)과 댐바(6)의 접촉 면적이 실질적으로 증가하기 때문에, 상기 실시형태와 동일한 효과를 얻을 수 있다.
또한, 더미 리드(7)를 수지 밀봉체(11)에 가까운 쪽의 측면에 배치하는 본 실시형태에 따르면, 몰드 공정 후에 수지 밀봉체(11)의 측면과 댐바(6)의 간극에 남는 수지의 양이 저감되므로, 버 제거 작업이 용이해진다.
<실시형태 3>
또한, 도 24의 (a), (b)에 도시한 바와 같이 리드 프레임 LF2의 댐바(6)의 양측면에 더미 리드(7)를 형성해도 좋다. 이 경우는 도 25에 도시한 바와 같이 몰드 금형(30)의 하형(30b)의 클램프면(32b)과 댐바(6)의 접촉면적이 더 증가하기 때문에, 리드 프레임 LF1의 댐바(5)와 리드 프레임 LF2의 댐바(6)를 상형(30a)의 클램프면(32a)과 하형(30b)의 클램프면(32b) 사이에 한층 더 확실하게 고정할 수 있다.
상기 실시형태에서는 리드의 이너 리드부와 반도체 칩을 절연 필름을 통해 접합했지만, 리드의 이너 리드부와 반도체 칩을 접착제로 직접 접합해도 좋다.
상기 실시형태에서는 제1 리드 프레임의 아우터 리드부를 제2 리드 프레임의 댐바의 방향을 향하여 구부렸지만, 그것과 반대 방향을 향하여 구부려도 좋다.
상기 실시형태에서는 TSOP형의 반도체 장치의 제조에 적용한 예를 설명했지만, 본 발명은 2장의 리드 프레임을 사용하여 2개의 반도체 칩을 수지 밀봉하는 반도체 장치의 제조에 널리 적용할 수 있다.
<실시형태 4>
도 26은 본 발명의 실시형태 4인 반도체 장치의 수지 밀봉체의 상부를 제거한 상태의 평면도이고, 도 27은 상기 반도체 장치의 수지 밀봉체의 하부를 제거한 상태의 저면도이며, 도 28은 도 26의 a-a 선을 따르는 단면도이고, 도 29는 도 28의 일부를 확대한 단면도이며, 도 30은 상기 반도체 장치의 주요부 단면도이고, 도 31은 상기 반도체 장치에 내장된 반도체 칩의 개략 구성을 도시한 주요부 단면도이다.
또, 도 26 및 도 27에 있어서, 도 26에 도시한 좌측의 리드 군은 도 27에 도시한 우측의 리드 군과 대응하고, 도 26에 도시한 우축의 리드 군은 도 27에 도시한 좌측의 리드 군과 대응한다.
도 26, 도 27 및 도 28에 도시한 바와 같이, 본 실시형태의 반도체 장치(120)는 반도체 칩(115), 반도체 칩(116)의 각각을 상하 방향으로 적층하고, 이 반도체 칩(115), 반도체 칩(116)의 각각을 하나의 수지 밀봉체(119)로 밀봉한 구성으로 되어 있다. 반도체 칩(115, 116)의 각각은 각각의 표면·이면(서로 대향하는 한 주면 및 다른 주면) 중의 이면(다른 주면)끼리를 마주보게 한 상태로 적층되어 있다.
반도체 칩(115, 116)의 각각은 동일 외형 치수로 형성되어 있다. 또한, 반도체 칩(115, 116)의 각각의 평면 형상은 방(方)형상으로 형성되고, 본 실시형태에 있어서는 장방형으로 형성되어 있다. 이 반도체 칩(115, 116)의 각각에는 기억 회로 시스템으로서, 예를 들면 64 메가 비트의 DRAM이 내장되어 있다.
반도체 칩(115, 116)의 각각은 도 31에 도시한 바와 같이 주로 반도체 기판(A1)과, 이 반도체 기판(A1)의 회로 형성면 상에 있어서 절연층, 배선층의 각각을 복수단 적층한 다층 배선층(A2)과, 이 다층 배선층(A2)을 덮도록 하여 형성된 표면 보호막(최총 보호막)(A3)을 갖는 구성으로 되어 있다. 반도체 기판(A1)은 예를 들면 단결정 실리콘으로 형성되고, 절연층은 예를 들면 산화 실리콘막으로 형성되며, 배선층은 예를 들면 알루미늄(Al) 또는 알루미늄 합금 등의 금속막으로 형성되어 있다. 또한, 표면 보호막(A3)은 예를 들면 메모리에 있어서의 내α선 강도의 향상을 도모할 수 있고, 수지 밀봉체(119)의 수지와의 접착성 향상을 도모할 수 있는 폴리이미드계의 수지로 형성되어 있다.
도 26, 도 28 및 도 31에 도시한 바와 같이, 반도체 칩(115)의 표면·이면(서로 대향하는 한 주면 및 다른 주면) 중의 표면(한 주면)인 회로 형성면(115X)의 중앙부에는 그 긴 변 방향을 따라 배열된 복수개의 전극(본딩 패드) BP1이 형성되어 있다. 복수개의 전극 BP1의 각각은 반도체 칩(115)의 다층 배선층(A2) 중의 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그 상층에 형성된 표면 보호 막(A3)으로 피복되고, 이 표면 보호막(A3)에는 전극 BP1의 표면을 노출하는 본딩 개구(A4)가 형성되어 있다.
도 27, 도 28 및 도 31에 도시한 바와 같이, 반도체 칩(116)의 표면·이면(서로 대향하는 한 주면 및 다른 주면) 중의 표면(한 주면)인 회로 형성면(116X)의 중앙부에는 그 긴 변 방향을 따라 배열된 복수개의 전극(본딩 패드) BP2가 형성되어 있다. 복수개의 전극 BP2의 각각은 반도체 칩(116)의 다층 배선층(A2) 중의 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그 상층에 형성된 표면 보호막(A3)으로 피복되고, 이 표면 보호막(A3)에는 전극 BP2의 표면을 노출하는 본딩 개구(A4)가 형성되어 있다.
반도체 칩(115)에 내장된 DRAM의 회로 패터은 반도체 칩(116)에 내장된 DRAM의 회로 패턴과 동일 패턴으로 구성되어 있다. 또한, 반도체 칩(115)의 회로 형성면(115X)에 형성된 전극 BP1의 배치 패턴은 반도체 칩(116)의 회로 형성면(116X)에 형성된 전극 BP2의 배치 패턴과 동일 패턴으로 구성되어 있다. 즉, 반도체 칩(115), 반도체 칩(116)의 각각은 동일 구조로 구성되어 있다.
도 26, 도 27 및 도 28에 도시한 바와 같이, 수지 밀봉체(119)의 평면 형상은 방형상으로 형성되고, 본 실시형태에 있어서는 장방형으로 형성되어 있다. 이 수지 밀봉체(119)의 서로 대향하는 2개의 긴 변의 각각의 변측에는 각각의 긴 변을 따라 배열된 복수개의 리드(103) 및 복수개의 리드(104)가 배치되어 있다. 복수개의 리드(103) 및 복수개의 리드(104)의 각각은 수지 밀봉체(119)의 내외에 걸쳐 연장하고, 수지 밀봉체(119)의 내부에 위치하는 내부 리드부와 수지 밀봉체(119)의 외부에 위치하는 외부 리드부를 갖는 구성으로 되어 있다. 복수개의 리드(103)의 각각의 외부 리드부는 면 실장형 리드 형상의 하나인 갤윙형 리드 형상으로 구부러져 성형되어 있다. 복수개의 리드(104)의 각각의 외부 리드부는 리드(103)의 외부 리드부보다도 짧은 길이로 형성되어 있다.
리드(103), 리드(104)의 각각은 각각의 일부를 상하 방향(반도체 칩의 적층 방향)으로 서로 중첩시킨 상태로 적층되어 있다. 리드(103), 리드(104)의 각각의 일부는 수지 밀봉체(119)의 내외에 걸쳐 연장하고, 수지 밀봉체(119)의 외부에 있어서 레이저 용접에 의한 용융 접합에 의해 전기적으로 기계적으로 접속되어 있다. 즉, 리드(103)의 외부 리드부는 2개의 반도체 칩(115, 116)이 공용하는 외부 접속용 단자로서 이용되고 있다.
복수개의 리드(103)의 각각의 외부 리드부에는 단자명이 붙여져 있다. Vcc 단자는 전원 전위(예를 들면 5[V])로 전위 고정되는 전원 전위 단자이다. Vss 단자는 기준 전위(예를 들면 0[V])로 전위 고정되는 기준 전위 단자이다. IO/0A 단자, IO/0B 단자, IO/1A 단자, IO/1B 단자, IO/2A 단자, IO/2B 단자, IO/3A 단자 및 IO/3B 단자는 데이터 입출력 단자이다. A0∼A12 단자는 어드레스 입력 단자이다. RAS 단자는 로우 어드레스 스트로브 단자이다. CAS 단자는 컬럼 어드레스 스트로브 단자이다. WE 단자는 리드/라이트 인에이블 단자이다. OE 단자는 출력 인에이블 단자이다. NC 단자는 빈 단자이다.
어드레스 입력 단자(A0∼A12)인 리드(103), RAS 단자인 리드(103), CAS 단자인 리드(103), OE 단자인 리드(103)의 각각은 도 26에 도시한 바와 같이 수지 밀봉 체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정되어 있음과 동시에, 그 회로 형성면(115X)의 전극 BP1에 도전성 와이어(117)를 통해 전기적으로 접속되어 있다.
*Vcc 단자인 리드(103), Vss 단자인 리드(103)의 각각은 도 26에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(115)의 회로 형성면(115X) 상에 배치된 버스바 리드(107)와 일체화되어 있다. 버스바 리드(107)는 전극 BP1의 배열 방향을 따라 다른 리드(103)의 내부 리드부의 선단부와 전극 BP1의 사이를 연장하고 있다. 버스바 리드(107)는 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정된 분기 리드와 일체화되고, 이 분기 리드는 반도체 칩(115)의 전극 BP1에 도전성 와이어(117)를 통해 전기적으로 접속되어 있다.
IO/0A 단자, IO/1A 단자, IO/2A 단자, IO/3A 단자인 각각의 리드(103)는 도 26에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정되어 있음과 동시에, 그 회로 형성면(115X)의 전극 BP1에 도전성 와이어(117)를 통해 전기적으로 접속되어 있다.
IO/0B 단자, IO/1B 단자, IO/2B 단자, IO/3B 단자인 각각의 리드(103)는 도 26에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(115)의 외주위의 외측에 배치되고, 반도체 칩(115)의 전극 BP1에 대해 전기적으 로 접속되어 있지 않다.
A0 단자∼A12 단자인 각각의 리드(103)와 접속된 리드(104), RAS 단자인 리드(103)와 접속된 리드(104), CAS 단자인 리드(103)와 접속된 리드(104), WE 단자인 리드(103)와 접속된 리드(104), OE 단자인 리드(103)와 접속된 리드(104)는 도 27에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정되어 있음과 동시에, 그 회로 형성면(116X)의 전극 BP2에 도전성 와이어(118)를 통해 전기적으로 접속되어 있다.
Vcc 단자인 리드(103)와 접속된 리드(104), Vss 단자인 리드(103)와 접속된 리드(104)의 각각은 도 27에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(116)의 회로 형성면(116X) 상에 배치된 버스바 리드(108)와 일체화되어 있다. 버스바 리드(108)는 전극 BP2의 배열 방향을 따라 다른 리드(104)의 내부 리드부의 선단부와 전극 BP2의 사이를 연장하고 있다. 버스바 리드(108)는 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정된 분기 리드와 일체화되고, 이 분기 리드는 반도체 칩(116)의 전극 BP2에 도전성 와이어(118)를 통해 전기적으로 접속되어 있다.
IO/0B 단자, IO/1B 단자, IO/2B 단자, IO/3B 단자인 각각의 리드(103)와 접속된 각각의 리드(104)는 도 27에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정되어 있음과 동시에, 그 회로 형성면(116X)의 전극 BP2에 도전성 와 이어(118)를 통해 전기적으로 접속되어 있다.
IO/0A 단자, IO/1A 단자, IO/2A 단자, IO/3A 단자인 각각의 리드(103)와 접속된 각각의 리드(104)는 도 27에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 내부 리드부가 반도체 칩(116)의 외주위의 외측에 배치되고, 반도체 칩(116)의 전극 BP1에 대해 전기적으로 접속되어 있지 않다.
즉, 본 실시형태의 반도체 장치(120)는 반도체 칩(115), 반도체 칩(116)의 각각을 상하로 적층한 적층 구조로 구성되어 있음과 동시에, 반도체 칩(115)의 회로 형성면(115X) 상에 리드(103) 및 버스바 리드(107)를 배치하고, 반도체 칩(116)의 회로 형성면(116X) 상에 리드(104) 및 버스바 리드(108)를 배치한 LOC(Lead On Chip) 구조로 구성되어 있다.
복수개의 리드(103) 중, 반도체 칩(115)의 전극 BP1에 전기적으로 접속된 리드(103)의 내부 리드부는 도 29에 도시한 바와 같이 주로 반도체 칩(115)의 한 변을 가로질러 그 회로 형성면(115X) 상을 연장하는 제1 부분(103A)과, 이 제1 부분(103A)으로부터 반도체 칩(115)의 이면측으로 구부러지는 제2 부분(103B)과, 이 제2 부분(103B)으로부터 제1 부분(103A)과 동일 방향으로 연장하는 제3 부분(103C)을 갖는 구성으로 되어 있다. 제1 부분(103A)은 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정되고, 그 선단 부분은 반도체 칩(115)의 전극 BP1의 근방에 배치되어 있다. 제3 부분(103C)은 수지 밀봉체(119)의 내외에 걸쳐 연장하고, 이 제3 부분(103C) 중 수지 밀봉체(119)로부터 돌출하는 부분은 갤윙형 리드 형상으로 구부러져 성형된 외부 리드부의 어깨 부분(근원 부 분)을 구성하고 있다.
복수개의 리드(104) 중, 반도체 칩(116)의 전극 BP2에 전기적으로 접속된 리드(104)의 내부 리드부는 도 29에 도시한 바와 같이 주로 반도체 칩(116)의 한 변을 가로질러 그 회로 형성면(116X) 상을 연장하는 제1 부분(104A)과, 이 제1 부분(104A)으로부터 반도체 칩(116)의 이면측으로 구부러지는 제2 부분(104B)과, 이 제2 부분(104B)으로부터 제1 부분(104A)과 동일 방향으로 연장하는 제3 부분(104C)을 갖는 구성으로 되어 있다. 제1 부분(104A)은 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정되고, 그 선단 부분은 반도체 칩(116)의 전극 BP2의 근방에 배치되어 있다. 제3 부분(104C)은 수지 밀봉체(119)의 내외에 걸쳐 연장하고, 이 제3 부분(104) 중 수지 밀봉체(119)로부터 돌출하는 부분은 외부 리드부로서 구성되어 있다.
또, 복수개의 리드(103) 중, 반도체 칩(115)의 전극 BP1에 전기적으로 접속되지 않은 리드(103)의 내부 리드부는 제3 부분(103C)을 주체로 하는 구성으로 되어 있다. 또한, 복수개의 리드(104) 중 반도체 칩(116)의 전극 BP2에 전기적으로 접속되지 않은 리드(104)의 내부 리드부는 제3 부분(104C)을 주체로 하는 구성으로 되어 있다.
리드(103), 리드(104)의 각각의 제3 부분(103C, 104C)은 상하 방향으로 중첩되고, 수지 밀봉체(119)의 외부에 있어서 용접에 의해 접합되어 있다. 용접은 수지 밀봉체(119)로부터 떨어진 위치에서 행해지고, 구체적으로는 제3 부분(104C)의 선단 부분 S에서 행해지고 있다. 용접은 후에 상세하게 설명하는데, 수지 밀봉 체(119)를 형성한 후, 리드(104)의 외부 리드부의 위쪽으로부터 그 선단 부분 S에 레이저 광을 조사하여 행해진다.
리드(103)의 제1 부분(103A)의 와이어 접속부 및 리드(104)의 제1 부분(104A)의 와이어 접속부에는 리드와 와이어(117, 118)와의 본더빌리티의 향상을 도모하기 위해, 예를 들면 무전해 도금법에 의해 형성된 은(Ag)막으로 이루어지는 금속층(113)이 설치되고, 이 금속층(113)을 통해 와이어(117, 118)가 접속되어 있다. 또, 금속층(113)은 버스바 리드(107, 108)에 연결된 분기 리드의 와이어 접속부에도 설치되어 있다.
리드(103), 리드(104)의 각각의 외부 리드부는 실장시의 땜납 접착성의 향상이나 내부식성의 향상을 도모하기 위해, 예를 들면 납(Pb)-주석(Sn) 조성의 재료로 이루어지는 도전성 피막(114)으로 피복되어 있다. 도전성 피막(114)은 후에 상세하게 설명하지만, 막 두께의 제어성이 높고, 미세화된 리드에 적합한 전해 도금법으로 형성된다.
반도체 칩(115)의 서로 대향하는 2개의 짧은 변의 각각의 외측에는 도 26에 도시한 바와 같이 수지 밀봉체(119)의 내부에 위치하는 트레일링 리드(111)가 배치되어 있다. 트레일링 리드(111)는 반도체 장치(120)의 조립 프로세스에 있어서, 리드 프레임의 프레임체에 수지 밀봉체(119)를 지지하기 위한 것이다. 트레일링 리드(111)는 후에 상세하게 설명하지만, 2장의 리드 프레임 중의 한쪽 리드 프레임에 설치되고, 다른 쪽의 리드 프레임에는 설치되어 있지 않다. 즉, 도 30에 도시한 바와 같이 수지 밀봉체(119)의 내부에는 2개의 트레일링 리드를 중첩시킴으로써 형성되는 맞춤면이 존재하지 않는다.
수지 밀봉체(119)는 저응력화를 도모하는 목적으로서, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 에폭시계의 수지로 형성되어 있다. 실리콘 고무는 에폭시계 수지의 탄성 및 열팽창율을 저하시키는 작용이 있다. 필러는 구형(球形)의 산화 실리콘 입자로 형성되어 있고, 마찬가지로 열탄성율을 저하시키는 작용이 있다. 수지 밀봉체(119)는 대량 생산에 적합한 트랜스퍼 몰딩법으로 형성되어 있다. 트랜스퍼 몰딩법은 포트, 런너, 유입 게이트 및 캐비티 등을 구비한 성형 금형(몰드 금형)을 사용하고, 포트로부터 런너 및 유입 게이트를 통해 캐비티 내에 수지를 가압 주입하여 수지 밀봉체를 형성하는 방법이다.
또, 절연성 필름(109, 110)으로서는, 예를 들면 폴리이미드계의 수지로 이루어지는 수지 기재의 양면(표면 및 이면)에 폴리이미드계의 수지로 이루어지는 접착층이 형성된 수지 필름을 이용하고 있다. 또한, 도전성 와이어(117, 118)로서는, 예를 들면 금(Au) 와이어를 이용하고 있다. 또한, 와이어의 접속 방법으로서는, 예를 들면 열압착에 초음파 진동을 겸용한 본딩법을 이용하고 있다.
본 실시형태의 반도체 장치(120)에 있어서, 리드(103)의 내부 리드부는 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정되고, 리드(104)의 내부 리드부는 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정되어 있다. 또한, 반도체 칩(115), 반도체 칩(116)의 각각은 각각의 이면끼리를 마주보게 한 상태로 적층되어 있다.
이와 같은 구성으로 함으로써, 반도체 칩(115)과 반도체 칩(116)의 사이에는 리드(103) 및 리드(104)가 존재하지 않기 때문에, 종래의 반도체 장치와 같이 한쪽 반도체 칩과 다른 쪽 반도체 칩 사이에 리드를 배치한 경우에 비해, 반도체 칩(115)과 반도체 칩(116)의 간격을 좁게 할 수 있으므로, 이것에 상당하는 만큼 수지 밀봉체(119)의 두께를 얇게 할 수 있다.
또한, 반도체 칩(115)와 반도체 칩(116)의 사이에는 리드(103) 및 리드(104)가 존재하지 않기 때문에, 종래의 반도체 장치와 같이 한쪽 반도체 칩과 다른 쪽 반도체 칩의 사이에 리드를 배치한 경우에 비해, 리드(103)에 부가되는 부유 용량(칩/리드간 용량) 중, 반도체 칩(116)에서 생기는 부유 용량을 실질적으로 배제할 수 있고, 또한 리드(104)에 부가되는 부유 용량(칩/리드간 용량) 중 반도체 칩(115)에서 생기는 부유 용량을 실질적으로 배제할 수 있으므로, 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 통해 접착 고정된 리드(103)와, 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 통해 접착 고정된 리드(104)로 이루어지는 한 개의 리드에 부가되는 부유 용량을 저감할 수 있다.
본 실시형태의 반도체 장치(120)에 있어서, 반도체 칩(115), 반도체 칩(116)의 각각은 각각의 이면끼리를 마주보게 한 상태에서 적층되어 있다. 또한, 리드(103)는 반도체 칩(115)의 한변을 가로질러 그 회로 형성면(115X) 상을 연장하는 제1 부분(103A)과, 이 제1 부분(103A)으로부터 반도체 칩(115)의 이면측으로 구부러지는 제2 부분(103B)과, 이 제2 부분(103B)으로부터 제1 부분(103A)과 동일 방향으로 연장하는 제3 부분(103C)을 갖는 구성으로 되어 있다. 또한, 리드(104)는 반도체 칩(116)의 한변을 가로질러 그 회로 형성면(116X) 상을 연장하는 제1 부 분(104A)과, 이 제1 부분(104A)으로부터 반도체 칩(116)의 이면측으로 구부러지는 제2 부분(104B)과, 이 제2 부분(104B)으로부터 제1 부분(104A)과 동일 방향으로 연장하는 제3 부분(104C)을 갖는 구성으로 되어 있다. 또한, 리드(103, 104)의 각각의 제3 부분(103C, 104C)은 수지 밀봉체(119)의 내외에 걸쳐 연장하여 서로 중첩되어 있다.
이와 같은 구성으로 함으로써, 리드(103, 104)의 각각은 수지 밀봉체(119)의 내부에 있어서 분기되고, 리드(103)와 리드(104)의 맞춤면이 반도체 칩(115, 116)까지 도달하고 있지 않으므로, 리드(103)와 리드(104)의 맞춤면을 통해 외부로부터 수지 밀봉체(119)의 내부에 수분이 깊게 침입하는 것을 방지할 수 있다.
본 실시형태의 반도체 장치(120)에 있어서, 반도체 칩(115), 반도체 칩(116)의 각각은 회로 형성면(115X, 116X)의 중앙부에 그 긴변 방향을 따라 복수의 전극(BP1, BP2)을 배열한 구성으로 되어 있다.
이와 같은 구성으로 함으로써, 반도체 칩(115, 116)의 각각을 각각의 이면끼리가 마주보도록 적층해도 반도체 칩(115), 반도체 칩(116)의 각각의 동일 기능의 전극이 대향하는 상태로 되므로, 반도체 칩(115)의 전극(예를 들면, 어드레스 신호 A0이 인가되는 전극) BP1에 전기적으로 접속된 리드(103)와, 반도체 칩(116)의 전극(예를 들면, 어드레스 신호 A0이 인가되는 전극) BP2에 전기적으로 접속된 리드(104)를 용이하게 접합할 수 있다.
이와 같이 구성된 반도체 장치(120)는 2장의 리드 프레임을 이용한 조립 프로세스에 의해 제조된다.
다음에, 반도체 장치(120)의 제조에 이용하는 2장의 리드 프레임의 구성에 대해 도 32 내지 도 35를 이용하여 설명한다.
도 32는 제1 리드 프레임의 평면도이고, 도 33은 도 32의 일부를 확대한 평면도이며, 도 34는 제2 리드 프레임의 평면도이고, 도 35는 도 34의 일부를 확대한 평면도이다. 또, 실제 리드 프레임은 복수의 반도체 칩을 탑재할 수 있게 다중연결 구조로 되어 있지만, 도면을 보기 쉽게 하기 위해 도 32 및 도 33은 하나의 반도체 칩이 탑재되는 1개분의 영역을 도시하고 있다.
도 32에 도시한 바와 같이, 제1 리드 프레임 LF10은 평면 형상이 장방형의 프레임체(101)로 둘러싸인 영역 내에 복수개(본 실시형태에서는 32개)의 리드(103), 4개의 버스바 리드(107), 복수개(본 실시형태에서는 8개)의 절연성 필름(109) 및 2개의 트레일링 리드(111) 등을 배치한 구성으로 되어 있다.
복수개의 리드(103)의 각각은 수지 밀봉체로 밀봉되는 내부 리드부와 수지 밀봉체의 외부에 도출되는 외부 리드부를 갖는 구성으로 되어 있다. 이 복수개의 리드(103)의 각각은 2개의 리드군으로 분할되어 있다. 한쪽 리드군의 각각의 리드(103)는 프레임체(101)의 서로 대향하는 2개의 긴변 프레임부 중의 한쪽 긴변 프레임부의 연장 방향을 따라 배열되고, 이 한쪽의 긴변 프레임부에 외부 리드부에 있어서의 선단 부분이 일체화되어 지지되어 있다. 다른 쪽의 리드군의 각각의 리드(103)는 프레임체(101)의 서로 대향하는 2개의 긴변 프레임부 중의 다른 쪽 긴변 프레임부의 연장 방향을 따라 배열되고, 이 다른 쪽의 긴변 프레임부에 외부 리드부에 있어서의 선단 부분이 일체화되어 지지되어 있다. 한쪽 및 다른 쪽의 리드 군의 각각의 리드(103)는 중간부가 댐바(105)에 의해 서로 연결되고, 댐바(105)에 의해 프레임체(101)에 일체화되어 지지되어 있다. 즉, 리드 프레임 LF10은 복수개의 리드(103)를 도 32의 상하 방향을 따라 2열로 배열하는 2방향 리드 배열 구조로 구성되어 있다.
4개의 버스바 리드(107) 중, 2개의 버스바 리드(107)는 프레임체(101)의 한쪽의 긴변 프레임부의 연장 방향을 따라 배열된 복수개의 리드(103) 중의 초단, 중단 및 종단에 위치하는 리드(103)에 연결되고, 이들 리드(103)의 내부 리드부와 일체화되어 있다. 4개의 버스바 리드(107) 중, 다른 2개의 버스바 리드(107)는 프레임체(101)의 다른 쪽 긴변 프레임부의 연장방향을 따라 배열된 복수개의 리드(103) 중의 초단, 중단 및 종단에 위치하는 리드(103)에 연결되고, 이들 리드(103)의 내부 리드부와 일체화되어 있다.
복수개의 절연성 필름(109)의 각각은 복수개의 리드(103)를 걸치도록 하여 연장하고, 이들 리드(103)의 내부 리드부의 와이어 본딩면과 대향하는 이면에 접착 고정되어 있다.
2개의 트레일링 리드(111)의 각각은 프레임체(101)의 서로 대향하는 2개의 짧은 변 프레임부의 각각에 일체화되어 지지되어 있다.
*복수개의 리드(103) 중, 반도체 칩(115)의 전극에 전기적으로 접속되는 리드(103)의 내부 리드부는 도 29에 도시한 바와 같이 반도체 칩(115)의 한변을 가로질러 그 회로 형성면(115X) 상을 연장하는 제1 부분(103A)과, 이 제1 부분(103A)으 로부터 반도체 칩(115)의 이면측으로 구부러지는 제2 부분(103B)과, 이 제2 부분(103B)으로부터 제1 부분(103A)과 동일 방향으로 연장하는 제3 부분(103C)을 갖는 구성으로 되어 있다.
댐바(105)는 후에 상세하게 설명하지만, 트랜스터 몰딩법에 기초하여 수지 밀봉체를 형성할 때, 용융 수지가 캐비티의 외부로 누출하는 것을 방지하기 위한 것이다. 리드 프레임 LF10의 댐바(105)는 도 33에 도시한 바와 같이 2개의 절단 부분(연결 부분)(105B)과, 이 2개의 절단 부분(105B) 사이에 끼워진 중간 부분(105A)을 갖는 구성으로 되어 있고, 2개의 절단 부분(105B) 및 중간 부분(105A)은 동일 폭으로 형성되어 있다.
제1 리드 프레임 LF10은, 예를 들면 철(Fe)-니켈(Ni)계의 합금재(예를 들면 Ni 함유율 42 또는 50[%])로 이루어지는 금속판에 에칭 가공 또는 프레스 가공을 행하여 소정의 리드 패턴을 형성한 후, 리드(103)의 내부 리드부에 구부러짐 가공을 행함으로써 형성된다.
도 34에 도시한 바와 같이, 제2 리드 프레임 LF20은 평면 형상이 장방형의 프레임체(102)로 둘러싸인 영역 내에 복수개(본 실시형태에서는 32개)의 리드(104), 4개의 버스바 리드(108), 복수개(본 실시형태에서는 8개)의 절연성 필름(110) 및 보강 리드(112) 등을 배치한 구성으로 되어 있다.
복수개의 리드(104)의 각각은 수지 밀봉체로 밀봉되는 내부 리드부와 수지 밀봉체의 외부에 도출되는 외부 리드부를 갖는 구성으로 되어 있다. 이 복수개의 리드(104)의 각각은 2개의 리드군으로 분할되어 있다. 한쪽 리드군의 각각의 리 드(104)는 프레임체(102)의 서로 대향하는 2개의 긴변 프레임부 중의 한쪽의 긴변 프레임부의 연장 방향을 따라 배열되어 있다. 다른쪽 리드군의 각각의 리드(104)는 프레임체(102)의 서로 대향하는 2개의 긴변 프레임부 중의 다른쪽 긴변 프레임부의 연장 방향을 따라 배열되어 있다. 한쪽 및 다른 쪽 리드군의 각각의 리드(104)는 외부 리드부에 있어서의 선단부가 댐바(106)에 의해 서로 연결되고, 댐바(106)에 의해 프레임체(102)에 일체화되어 지지되어 있다. 즉, 리드 프레임 LF20은 복수개의 리드(104)를 도 34의 상하 방향을 따라 2열로 배열하는 2방향 리드 배열 구조로 구성되어 있다.
4개의 버스바 리드(108) 중, 2개의 버스바 리드(108)는 프레임체(102)의 한쪽 긴변 프레임부의 연장 방향을 따라 배열된 복수개의 리드(104) 중 초단, 중단, 종단에 위치하는 리드(104)에 연결되고, 이들 리드(104)의 내부 리드부와 일체화되어 있다. 4개의 버스바 리드(108) 중, 다른 2개의 버스바 리드(108)는 프레임체(102)의 다른쪽 긴변 프레임부의 연장방향을 따라 배열된 복수개의 리드(104) 중의 초단, 중단, 종단에 위치하는 리드(104)에 연결되고, 이들 리드(104)의 내부 리드부와 일체화되어 있다.
복수개의 절연성 필름(110)의 각각은 복수개의 리드(104)를 걸치도록 하여 연장하고, 이들 리드(104)의 내부 리드부의 와이어 본딩면과 대향하는 이면에 접착 고정되어 있다.
복수개의 리드(104) 중, 반도체 칩(116)의 전극에 전기적으로 접속되는 리드(104)의 내부 리드부는 도 29에 도시한 바와 같이 반도체 칩(116)의 한변을 가로 질러 그 회로 형성면(116X) 상을 연장하는 제1 부분(104A)과, 이 제1 부분(104A)으로부터 반도체 칩(116)의 이면측으로 구부러지는 제2 부분(104B)과, 이 제2 부분(104B)으로부터 제1 부분(104A)과 동일 방향으로 연장하는 제3 부분(104C)을 갖는 구성으로 되어 있다.
댐바(106)는 후에 상세하게 설명하지만, 트랜스퍼 몰딩법에 기초하여 수지 밀봉체를 형성할 때, 용융 수지가 캐비티의 외부에 누출하는 것을 방지하기 위한 것이다. 리드 프레임 LF20의 댐바(106)는 도 35에 도시한 바와 같이 2개의 절단 부분(연결 부분)(106B)과, 이 2개의 절단 부분(106B) 사이에 끼워진 중간 부분(106A)을 갖는 구성으로 되어 있다. 중간 부분(106)은 리드 프레임 LF10의 댐바(105)의 폭보다도 넓은 폭으로 형성되고, 절단 부분(106B)은 리드 프레임 LF10의 댐바(105)의 폭보다도 좁은 폭으로 형성되어 있다.
2개의 보강 리드(112) 중, 한쪽 보강 리드(112)는 도 34에 도시한 바와 같이 댐바(106)와 프레임체(102)의 한쪽 긴변 프레임부로 규정된 영역 내에 배치되어 있다. 이 한쪽의 보강 리드(112)는 복수의 댐바(106) 중의 몇 개의 댐바(106) 및 프레임체(102)의 한쪽 긴변 프레임부의 복수 장소에 연결되어 지지된다. 2개의 보강 리드(112) 중, 다른 쪽의 보강 리드(112)는 도 34에 도시한 바와 같이 댐바(106)와 프레임체(102)의 다른 쪽의 긴변 프레임부로 규정된 영역 내에 배치되어 있다. 이 다른 쪽의 보강 리드(112)는 복수의 댐바(106) 중 몇 개의 댐바(106) 및 프레임체(102)의 다른 쪽의 긴변 프레임부의 복수 장소에 연결되어 지지되어 있다. 즉, 제2 리드 프레임 LF20은 보강 리드(112)에 의해 강성이 향상되어 있고, 댐바와 프 레임체의 긴변 프레임부로 규정되는 영역에 지지하는 것이 조금도 존재하지 않는 리드 프레임에 비해 휘어지기 어렵게 되어 있다.
보강 리드(112)는 도 35에 도시한 바와 같이 댐바(106)의 중간 부분(106A)에 연결되어 있다. 따라서, 보강 리드(112)가 연결된 댐바(106)의 중간 부분(106A)의 폭은 제1 리드 프레임 LF10의 댐바(105)의 폭보다 넓어진다.
제2 리드 프레임 LF20은, 예를 들면 철(Fe)-니켈(Ni)계의 합금재(예를 들면 Ni 합금률 42 또는 50[%])로 이루어지는 금속판에 에칭 가공 또는 프레스 가공을 행하여 소정의 리드 패턴을 형성한 후, 리드(104)의 내부 리드부에 구부러짐 가공을 행함으로써 형성된다.
제1 리드 프레임 LF10, 제2 리드 프레임 LF20의 각각은 후에 상세하게 설명하지만, 반도체 칩의 전극과 리드의 내부 리드부를 도전성 와이어로 전기적으로 접속한 후, 각각의 이면끼리를 중첩시킨 상태에서 사용된다. 따라서, 도 32의 좌측의 리드군은 도 34의 우측의 리드군과 겹치도록 구성되고, 도 32의 우측의 리드군은 도 34의 좌측의 리드군과 겹치도록 구성되어 있다. 또한, 도 32의 좌측의 댐바(105)는 도 34의 우측의 댐바(106)와 겹치도록 구성되고, 도 32의 우측의 댐바(105)는 도 34의 좌측의 댐바(106)와 겹치도록 구성되어 있다.
또, 제1 리드 프레임 LF10, 제2 리드 프레임 LF20의 각각의 주요부의 치수는 이것에 한정되지 않지만, 이하와 같다.
리드 프레임 LF10, LF20의 각각의 판 두께는 0.1[mm] 정도이다. 댐바의 근방에 있어서의 리드(103, 104)의 배열 피치는 1.27[mm] 정도이다. 댐바의 근방에 있어서의 리드(103, 104)의 폭은 0.3∼0.4[mm] 정도이다. 댐바(105)의 폭은 0.15[mm] 정도이다. 댐바(106)의 절단 부분(106B)의 폭은 0.13[mm] 정도이고, 보강 리드(112)가 연결되지 않는 댐바(106)의 중간 부분(106A)의 폭은 0.55[mm] 정도이다.
그런데, 반도체 장치(120)의 수지 밀봉체(119)는 후에 상세하게 설명하지만, 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태에서 형성된다. 따라서, 댐바의 절단 공정에서는 중첩한 2개의 댐바(105, 106)를 동시에 절단할 필요가 있기 때문에, 댐바의 절단이 어려워지지만, 본 실시형태와 같이 리드 프레임 LF20의 댐바(106)의 절단 부분(106B)의 폭을 리드 프레임 LF10의 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 함으로써, 중첩한 2개의 댐바의 동시 절단을 용이하게 행할 수 있다.
다음에, 반도체 장치(120)의 제조 방법에 대해 도 36 내지 도 49를 이용하여 설명한다.
도 36은 와이어 본딩 공정을 설명하기 위한 주요부 단면도이고, 도 37은 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 평면도이며, 도 38 내지 도 41은 밀봉 공정을 설명하기 위한 주요부 단면도이고, 도 42는 밀봉 공정이 행해진 후의 상태를 도시한 저면도이며, 도 43은 밀봉 공정이 행해진 후의 상태를 도시한 단면도이고, 도 44는 반도체 장치의 제조에 이용되는 레이저 장치의 개략 구성을 설명하기 위한 블록도이며, 도 45는 접합 공정을 설명하기 위한 주요부 저면도이고, 도 46은 접합 공정이 행해진 후의 상태를 도시한 주요부 사시도이며, 도 47은 제2 리드 프레임의 프레임체를 제거한 후의 상태를 도시한 저면도이고, 도 48은 제2 리드 프레임의 프레임체를 제거한 후의 상태를 도시한 단면도이며, 도 49는 도금 공정을 설명하기 위한 플로우차트이다.
또, 도 39는 도 37의 b-b 선을 따르는 위치에서의 주요부 단면도이고, 도 40은 도 37의 c-c 선을 따르는 위치에서의 주요부 단면도이며, 도 41은 도 37의 d-d 선을 따르는 위치에서의 주요부 단면도이다.
먼저, 동일 구조의 반도체 칩(115) 및 반도체칩(116)을 준비함과 동시에, 도 32에 도시한 리드 프레임 LF10 및 도 34에 도시한 리드 프레임 LF20을 준비한다.
다음에, 리드 프레임 LF10에 반도체 칩(115)을 접착 고정하고, 또한 리드 프레임 LF20에 반도체 칩(116)을 접착 고정한다. 리드 프레임 LF10과 반도체 칩(115)의 접착 고정은 반도체 칩(115)의 회로 형성면(115X)에 절연성 필름(109)을 개재하여 리드(103)의 제1 부분(103A) 및 버스바 리드(107)에 연결된 분기 리드를 열압착함으로써 행해진다. 리드 프레임 LF20과 반도체 칩(116)의 접착 고정은 반도체 칩(116)의 회로 형성면(116X)에 절연성 필름(110)을 개재하여 리드(104)의 제1 부분(104A) 및 버스바 리드(108)에 연결된 분기 리드를 열압착함으로써 행해진다.
이 공정에 있어서, 반도체 칩(115)은 리드(103) 및 버스바 리드(107)의 분기 리드에 접착 고정되므로, 반도체 칩(115)은 리드 프레임 LF10에 안정한 상태로 보유된다. 또한, 반도체 칩(116)은 리드(104) 및 버스바 리드(108)의 분기 리드에 접착 고정되므로, 반도체 칩(116)은 리드 프레임 LF20에 안정한 상태로 보유된다.
다음에, 리드 프레임 LF10 및 LF20을 본딩 장치로 반송하고, 반도체 칩(115)의 전극 BP1과 리드(103)의 내부 리드부의 와이어 접속부(선단 부분)를 도전성 와이어(117)로 전기적으로 접속함과 동시에, 반도체 칩(115)의 전극 BP1과 버스바 리드(107)의 분기 리드를 도전성 와이어(117)로 전기적으로 접속하고, 또한 도전성 칩(116)의 전극 BP2와 리드(104)의 내부 리드부의 와이어 접속부(선단 부분)를 도전성 와이어(118)로 접속함과 동시에, 반도체 칩(116)의 전극 BP2와 버스바 리드(108)의 분기 리드를 도전성 와이어(118)로 전기적으로 접속한다. 와이어(117, 118)로서는 예를 들면 Au 와이어를 이용한다. 또한, 와이어(117, 118)의 접속 방법으로서는 예를 들면 열압착에 초음파 진동을 겸용한 본딩법을 이용한다.
이 공정에 있어서, 리드(103)는 내부 리드부인 제1 부분(103A)이 반도체 칩(115)의 회로 형성면(115X) 상에 위치하고, 내부 리드부인 제3 부분(103C)의 이면이 반도체 칩(115)의 이면과 동일 평면에 위치하도록 구부러져 성형되어 있으므로, 도 36(a)에 도시한 바와 같이, 히트 스테이지(121)에 반도체 칩(115)의 이면 및 리드(103)의 제3 부분(103C)의 이면을 접촉시킬 수 있다. 이 결과, 히트 스테이지(121)의 열이 반도체 칩(115) 및 리드(103)에 유효하게 전달되므로, 와이어(117)에 의한 반도체 칩(115)의 전극 BP1과 리드(103)의 접속 및 반도체 칩(115)의 전극 BP1과 버스바 리드(107)의 분기 리드의 접속을 확실하게 행할 수 있다.
또한, 이 공정에 있어서 리드(104)는 내부 리드부인 제1 부분(104A)이 반도체 칩(116)의 회로 형성면(116X) 상에 위치하고, 내부 리드부인 제3 부분(104C)의 이면이 반도체 칩(116)의 이면과 동일 평면에 위치하도록 구버러져 성형되어 있으 므로, 도 38(b)에 도시한 바와 같이 히트 스테이지(121)에 반도체 칩(116)의 이면 및 리드(104)의 제3 부분(104C)의 이면을 접촉시킬 수 있다. 이 결과, 히트 스테이지(121)의 열이 반도체 칩(116) 및 리드(104)에 유효하게 전달되므로, 와이어(118)에 의한 반도체 칩(116)의 전극 BP2와 리드(104)의 접속 및 반도체 칩(116)의 전극 BP2와 버스바 리드(108)의 분기 리드의 접속을 확실하게 행할 수 있다.
또한, 이 공정에 있어서 리드(103)의 내부 리드부의 선단 부분은 반도체 칩(115)의 회로 형성면(115X)의 중앙부에 형성된 전극 BP1의 근방에 배치되어 있으므로, 반도체 칩의 외측에 리드의 내부 리드부의 선단 부분을 배치한 경우에 비해 와이어(117)의 길이를 짧게 할 수 있다.
또한, 이 공정에 있어서 리드(104)의 내부 리드부의 선단 부분은 반도체 칩(116)의 회로 형성면(116X)의 중앙부에 형성된 전극 BP2의 근방에 배치되어 있으므로, 반도체 칩의 외측에 리드의 내부 리드부의 선단 부분을 배치한 경우에 비해 와이어(118)의 길이를 짧게 할 수 있다.
또한, 리드 프레임 LF20의 강성이 보강 리드(112)에 의해 향상되어 있으므로, 리드(104)의 내부 리드부를 반도체 칩(116)의 회로 형성면(116X)에 접착 고정한 후, 후단의 공정인 와이어본딩 공정에 리드 프레임 LF20을 반송할 때 반도체 칩(116)이 흔들려서, 반도체 칩(116)이 리드 프레임 LF20으로부터 탈락한다고 한 폐단의 발생을 억제할 수 있다.
또, 리드 프레임 LF10, LF20의 각각은 이 공정 후 각각의 이면끼리를 마주보게 한 상태로 적층되므로, 반도체 칩(116)의 전극 BP2와 리드(104)의 접속에 있어 서는 반도체 칩(115)의 전극 BP1과 리드(103)의 접속에 대해 좌우가 반대로 된다.
또한, 와이어(117)에 의한 반도체 칩(15)의 전극 BP1과 리드(103)의 접속 및 반도체 칩(115)의 전극 BP1과 버스바 리드(107)의 분기 리드의 접속은 버스바 리드(107)를 초월하여 행해지고, 와이어(118)에 의한 반도체 칩(116)의 전극 BP2와 리드(104)의 접속 및 반도체 칩(116)의 전극 BP2와 버스바 리드(108)의 분기 리드의 접속은 버스바 리드(108)를 초월하여 행해진다.
다음에, 반도체 칩(115), 반도체 칩(116)의 각각의 이면끼리가 마주보게 리드 프레임 LF10, LF20의 각각을 중첩시킨다. 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태를 도 37에 도시한다. 본 실시형태에서는 반도체 칩(115, 116)의 각각의 이면을 서로 접촉시킨 상태로 한다. 반도체 칩(115, 116)의 각각의 이면끼리의 접촉은 리드(103), 리드(104)의 각각의 탄성력에 의해 보유된다.
이 공정에 있어서, 리드(104)의 외부 리드부는 리드(103)의 외부 리드부보다도 짧은 길이로 형성되어 있으므로, 리드(104)의 외부 리드부의 선단 부분으로부터 리드(103)의 외부 리드부의 이면이 노출된다.
또한, 리드 프레임 LF20의 강성이 보강 리드(112)에 의해 향상되어 있으므로, 와이어 본딩 공정으로부터 후단의 공정인 리드 프레임 적층 공정에 리드 프레임 LF20을 반송할 때, 반도체 칩(116)으로부터 흔들려서, 반도체 칩(116)이 리드 프레임 LF20으로부터 탈락한다고 한 폐단의 발생을 억제할 수 있다.
다음에, 도 38에 도시한 바와 같이, 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태에서 리드 프레임 LF10, LF20의 각각을 트랜스퍼 몰드 장치의 성형 금형 (몰드 금형)(122)의 상형(122A)과 하형(122B)의 사이에 위치 결정한다. 이때, 상형(122A) 및 하형(122B)에 의해 형성되는 캐비티(124)의 내부에는 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이어(117, 118) 및 트레일링 리드(111) 등이 배치된다.
리드 프레임 LF10, LF20의 각각은 도 39에 도시한 바와 같이 댐바(105, 106) 및 이들의 댐바에 연결된 리드(103, 104)의 연결부가 상형(122A)의 클램프면(123A)과 하형(122B)의 클램프면(123B)에서 상하 양방향으로부터 압압됨으로써 성형 금형(122)에 고정된다. 이때, 도 39에 도시한 바와 같이 댐바(106)의 절단 부분(106B)의 폭은 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 되어 있기 때문에, 댐바(106)의 절단 부분(106B)과 하형(122B)의 클램프면(123B)의 접촉 면적은 댐바(105)의 절단 부분(105B)과 상형(122A)의 클램프면(123A)과의 접촉 면적보다도 작아져 있다. 한편, 도 40에 도시한 바와 같이 댐바(106)의 중간 부분(106A)의 폭은 댐바(105)의 중간 부분(105A)의 폭보다도 넓게 되어 있기 때문에, 댐바(106)의 중간 부분(106A)과 하형(122B)의 클램프면(123B)의 접촉면적은 댐바(105)의 중간 부분(105A)과 상형(122A)의 클램프면(123B)의 접촉 면적보다도 크게 되어 있다. 즉, 댐바(106)의 중간 부분(106A)의 폭을 댐바(105)의 중간 부분(105A)의 폭보다도 넓게 함으로써, 중첩한 2개의 댐바의 동시 절단을 용이하게 행하기 위해 댐바(106)의 절단 부분(106B)의 폭을 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 해도 댐바(106)와 하형(122B)의 클램프면(123B)의 접촉 면적을 확보할 수 있고, 리드 프레임 LF10의 댐바(105)와 리드 프레임 LF20의 댐바(106)를 상형(122A)의 클램프 면(123A)과 하형 금형(122B)의 클램프면(123B) 사이에 확실하게 고정할 수 있다.
또한, 도 41에 도시한 바와 같이 보강 리드(112)가 중간 부분(106B)에 연결된 댐바(106)에 있어서도 댐바(106)의 중간 부분(106A)과 하형(122B)의 클램프면(123B)의 접촉 면적은 댐바(105)의 중간 부분(105A)과 상형(122A)의 클램프면(123B)의 접촉 면적보다도 크게 되므로, 중첩한 2개의 댐바의 동시 절단을 용이하게 행하기 위해 댐바(106)의 절단 부분(106B)의 폭을 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 해도 댐바(106)와 하형(122B)의 클램프면(123B)의 접촉 면적을 확보할 수 있고, 리드 프레임 LF10의 댐바(105)와 리드 프레임 LF20의 댐바(106)를 상형(122A)의 클램프면(123A)과 하형 금형(122B)의 클램프면(123B) 사이에 확실하게 고정할 수 있다.
다음에, 성형 금형(122)의 포트로부터 런너 및 유입 게이트를 통해 캐비티(124) 내에 유동성의 수지를 가압 주입하여 수지 밀봉체(119)를 형성한다. 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이어(117, 118) 및 트레일링 리드(111) 등은 수지 밀봉체(119)에 의해 밀봉된다. 수지로서는 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 에폭시계의 열경화성 수지를 이용한다.
이 공정에 있어서, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해, 캐비티(124) 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력(예를 들면 60 kg/㎠ 정도)을 가한다. 이때, 댐바(105, 106)의 각각에 동일한 높은 압력이 캐비티(124) 측으로부터 그 외측을 향하여 가해지지만, 댐바(105)와 댐바(106) 는 상형(122A)의 클램프면(123A)과 하형(122B)의 클램프면(123B) 사이에 확실하게 고정되어 있으므로, 절단 부분(106B)의 폭이 좁은 댐바(106)가 캐비티(124)의 외측 방향으로 변형하는 폐단을 방지할 수 있고, 댐바(105)와 댐바(106)의 간극을 통해 수지가 캐비티(124)의 외측으로 누설함으로써 생기는 수지 밀봉체(119)의 성형 불량을 확실하게 방지할 수 있다.
또한, 보강 리드(112)가 연결된 댐바(106)에 있어서는 프레임체(102)에 보강 리드(112)를 통해 지지되어 있으므로, 수지 유입 시의 압력보다도 높은 압력이 가해져도 캐비티(124)의 외측 방향으로 변형하는 일은 없다.
또한, 이 공정에 있어서, 반도체 칩의 외측에 배치된 리드의 와이어 접속부와 반도체 칩의 회로 형성면의 중앙부에 형성된 전극을 와이어로 접속한 경우에 비해, 와이어(117, 118)의 길이가 짧아져 있으므로, 수지의 가압 주입에 의해 생기는 와이어 흐름을 억제할 수 있다. 또한, 반도체 칩(115)은 리드 프레임 LF10에 안정한 상태로 보유되고, 반도체 칩(116)은 리드 프레임 LF20에 안정한 상태로 보유되어 있으므로, 캐비티(124) 내에 가압 주입된 수지에 의한 2개의 반도체 칩(115, 116)의 각각의 위치 어긋남을 방지할 수 있다.
또한, 이 공정에 있어서, 리드 프레임 LF10, LF20의 각각은 수지 밀봉체(119)에 의해 각각의 이면끼리를 중첩시킨 상태로 보유된다.
다음에, 성형 금형(122)으로부터 리드 프레임 LF10, LF20의 각각을 꺼내고, 그후 리드 프레임 LF10, LF20의 각각을 반전시켜서, 도 42 및 도 43에 도시한 바와 같이 리드 프레임 LF20을 표면측(표면 방향)으로 한다.
다음에, 도 44에 도시한 바와 같이 리드 프레임(102)을 표면측으로 한 상태에서 리드 프레임 LF10, LF20의 각각을 XY 테이블(136)에 위치 결정하고, 리드 프레임 LF20의 리드(104)의 외부 리드부와 리드 프레임 LF10의 리드(103)의 외부 리드부를 레이저 용접에 의해 접합한다. 레이저 용접에 의한 접합은 예를 들면 레이저 발진기(131), 빔 형성기 (132), 벤딩 미러(133), 집광 렌즈(134) 등을 구비한 YAG 레이저 장치를 이용하여 행한다. 본 실시형태에 있어서 레이저 용접은 리드(4)의 위쪽으로부터 레이저 광(135)을 조사하여 행한다.
이 공정에 있어서, 반도체 칩(115), 반도체 칩(116)의 각각의 회로 형성면(115X, 116X)은 수지 밀봉체(119)의 수지로 덮여져 있으므로, 용접시에 발생한 비산물(고온의 용융물)이 날아옴에 따라 생기는 반도체 칩(115, 116)의 각각의 불량을 방지할 수 있다.
또한, 반도체 칩(115), 반도체 칩(116)의 각각의 회로 형성면(115X, 116X)은 수지 밀봉체(119)의 수지로 덮여져 있으므로, 용접시에 발생한 아웃 개스(리드에 포함되어 있던 불순물(예를 들면 유황 등)의 열증발)의 부착에 의해 일어나는 반도체 칩(115), 반도체 칩(116)의 각각의 이면 열화를 방지할 수 있고, 반도체 칩(115, 116)과 수지 밀봉체(119)의 접착력 저하를 억제할 수 있다.
또한, 이 공정에 있어서 리드(104), 리드(103)의 각각의 접합부는 서로 밀접한 상태로 수지 밀봉체(119)에 의해 보유되어 있으므로, 리드(104)와 리드(103)를 고정 치구에 의해 압압할 필요가 없다.
또, 레이저 용접은 수지 밀봉체(119)로부터 떨어진 위치에서 행하는 것이 바 람직하다. 그 이유는 위치 결정 정밀도의 오차에 의해 레이저 광이 수지 밀봉체(119)에 조사된 경우, 수지 밀봉체(119)가 변색하여 외관 불량이 되기 때문이다.
또한, 레이저 용접은 도 45에 도시한 바와 같이 리드(104)의 외부 리드부에 있어서의 선단 부분(도 45에 있어서 135A의 부호를 붙인 장소), 구체적으로는 리드(104)와 리드(103)의 단차 부분에서 행하는 것이 바람직하다. 그 이유는 도 46에 도시한 바와 같이, 리드(104)와 리드(103)의 접합 상태를 확인할 수 있기 때문이다. 또한, 단차부에서 행하는 경우, 리드(104)에 레이저 광(135)의 중심이 위치하고, 레이저 광(135)의 조사 영역의 1/3 정도가 리드(103)에 위치하는 상태에서 행하는 것이 바람직하다. 그 이유는 레이저 광(135)의 중심이 가장 에너지가 높기 때문에, 레이저 광(135)의 중심이 리드(104)에 조사된 경우, 상단에 위치하는 리드(104)의 접합부가 용융하기 전에 하단에 위치하는 리드(103)의 접합부가 용단되어 버리는 일이 있다.
또한, 레이저 용접은 도 45에 도시한 바와 같이 리드(104), 리드(103)의 각각에 접합부에 있어서의 폭보다도 레이저 광(135)의 조사 직경(스폿 직경)을 작게 하여 행하는 것이 바람직하다. 그 이유는 레이저 광(135)의 출력 설정을 다르게 한 경우에 리드(103)의 용단을 방지하기 때문이다. 댐바의 근방에 있어서의 리드(104, 103)의 리드 폭은 0.3[mm] 정도이므로, 이 리드폭보다도 작은 조사 직경, 본 실시형태에서는 0.2[mm] 정도의 조사 직경으로 레이저 용접을 행했다.
다음에, 리드 프레임 LF20을 표면측으로 한 상태에서 중첩한 2개의 댐바(106, 105)의 각각의 절단 부분(106, 105)을 절단 금형으로 동시 절단하고, 도 47 및 도 48에 도시한 바와 같이 댐바(106, 105)를 제거함과 동시에 리드 프레임 LF20의 프레임체(102)를 제거한다.
이 공정에 있어서, 댐바(106)의 절단 부분(106B)의 폭은 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 되어 있으므로, 중첩한 2개의 댐바의 동시 절단을 용이하게 행할 수 있다.
또한, 이 공정에 있어서, 리드 프레임 LF20에는 수지 밀봉체(119)를 지지하기 위한 트레일링 리드가 설치되어 있지 않으므로, 중첩한 2개의 댐바(106, 105)의 각각을 절단함으로써 선택적으로 리드 프레임 LF20의 프레임체(102)를 제거할 수 있다.
또한, 이 공정에 있어서, 보강 리드(112)는 댐바(106)의 중간 부분(106A)에 연결되어 있으므로, 중첩한 2개의 댐바(106, 105)의 각각을 절단함으로써 선택적으로 리드 프레임 LF20의 프레임체(102)를 제거할 수 있다.
다음에, 리드(104), 리드(103)의 각각의 외부 리드부에 도금 처리를 행하고, 예를 들면 납(Pb)-주석(Sn) 조성의 재료로 이루어지는 도전성 피막(도금막)(114)을 형성한다. 도전성 피막(114)은 막 두께의 제어성이 높고, 미세화된 리드에 적합한 도금법으로 행한다. 전해 도금법은 이것에 한정되지 않지만, 도 49에 도시한 바와 같이 탈지 공정(141), 수세 공정(142), 에칭 공정(143), 수세 공정(144), 도금 공정(145), 수세 공정(146), 중화 공정(147), 탕수 세척 공정(148) 및 건조 공정(149) 등을 구비하고 있다. 탈지 공정(141)은 예를 들면 알칼리계의 처리액(약액)을 사용하고, 리드에 부착하는 유성분 등의 오염을 제거하는 공정이다. 에칭 공정(143)은 예를 들면 불산(HF), 과산화수소(H2O2) 등의 처리액을 사용하고, 리드의 표면을 거칠게 하여 도전성 피막의 접착성을 좋게 하기 위한 공정이다. 도금 공정(145)은 예를 들면 SO4 화합물 등의 처리액을 사용하고, 리드에 도전성 피막을 형성하는 공정이다. 중화 공정(147)은 알칼리계의 처리액을 사용하고, 전단의 도금 공정에서 형성된 도전성 피막을 중화시키는 공정이다. 탕수 세척 공정(148)은 전단의 처리액을 순온수로 세척하는 공정이다. 건조 공정(149)은 도전성 피막(114), 수지 밀봉체(119) 등에 부착한 수분 등을 증발시키는 공정이다. 수세 공정(142, 144, 146) 등은 전단의 처리액을 순수한 물로 세척하는 공정이다.
이 공정에 있어서, 종래와 같이 2장의 리드 프레임을 중첩시킨 상태에서 도금 처리를 행한 경우, 중첩한 2개의 프레임체 사이에 전단 공정의 처리액(약액)이 모관 현상에 의해 잔류하여, 전단 공정의 처리액이 후단의 각 공정의 처리액(약액)에 다량 반입되어 버린다. 2개의 프레임체 사이에 잔류하는 처리액을 수세 공정에 있어서 세척하는 것은 어렵다.
본 실시형태에서는 도금 처리를 행하기 전에 2장의 리드 프레임 중의 한쪽 리드 프레임의 프레임체(리드 프레임 LF20의 프레임체(102))를 제거하고 있기 때문에, 2개의 프레임체 사이에 마모 현상에 의해 전단 공정의 처리액이 잔류하는 일은 없다. 따라서, 전단 공정의 처리액이 후단 공정의 처리액에 반입되는 양을 저감할 수 있으므로, 처리액의 반입에 의한 도금 불량을 억제할 수 있다.
또한, 전단 공정의 처리액이 후단 공정의 처리액에 반입되는 양을 저감할 수 있으므로, 후단 공정에서의 처리액의 교환 횟수를 저감할 수 있다.
다음에, 리드 프레임 LF10의 프레임체(101)로부터 리드(103)의 외부 리드부의 선단 부분을 절단하고, 그후 리드(103)의 외부 리드부를 면 실장형 리드 형상의 하나인 갤윙형 리드 형상으로 구부려 성형하고, 그후 리드 프레임 LF10의 프레임체(101)로부터 트레일링 리드(111)를 절단함으로써, 도 26 내지 도 30에 도시한 반도체 장치(120)가 거의 완성된다.
이후, 반도체 장치(120)는 제품 완성 후의 환경 시험인 온도 사이클 시험이 행해지고, 그후 퍼스널 컴퓨터 등의 전자 기기의 조립 공정, 또는 메모리 모듈 등의 전자 장치의 조립 공정에 있어서 실장 기판 상에 실장된다.
이상 설명한 바와 같이, 본 실시형태에 따르면 이하의 효과가 얻어진다.
(1) 반도체 장치(120)의 제품에 있어서, 수지 밀봉체(119)를 형성한 후 리드(103), 리드(104)의 각각을 레이저 용접으로 접합한다. 이로 인해, 레이저 용접으로 접합할 때, 반도체 칩(115), 반도체 칩(116)의 각각의 회로 형성면(115X, 116X)은 수지 밀봉체(119)의 수지로 덮여져 있으므로, 용접시에 발생한 비산물(고온의 용융물)이 날아옴에 따라 발생한 반도체 칩(115, 116) 각각의 불량을 방지할 수 있다. 이 결과, 반도체 장치(120)의 수율의 향상을 도모할 수 있다.
또한, 레이저 용접으로 접합할 때, 반도체 칩(115), 반도체 칩(116)의 각각의 회로 형성면(115X, 116X)은 수지 밀봉체(119)의 수지로 덮여져 있으므로, 용접시에 발생한 아웃 개스의 부착에 의해 생기는 반도체 칩(115, 116)의 각각의 표면 열화를 방지할 수 있고, 반도체 칩(115, 116)과 수지 밀봉체(119)의 수지 접착력의 저하를 억제할 수 있다. 이 결과, 반도체 칩(115, 116)과 수지 밀봉체(119)의 수지의 열팽창 계수의 차에 기인하는 열응력에 의해 양자의 경계면에 박리가 발생하고, 수지 밀봉체(119)의 수지에 포함되어 있는 수분이 박리부에 남으며, 남은 수분이 제품 완성 후의 환경 시험인 온도 사이클 시험시의 열이나 실장 기판에 납땜 실장할 때의 땜납 리플로우 열에 의해 기화 팽창하여, 수지 밀봉체(119)에 초래되는 균열의 발생을 방지할 수 있으므로, 반도체 장치(120)의 신뢰성 향상을 도모할 수 있다.
또한, 레이저 용접으로 접합할 때, 리드(103), 리드(104)의 각각의 접합부는 수지 밀봉체(119)에 의해 용접한 상태를 유지하고 있으므로, 리드(103)와 리드(104)를 고정치구에 의해 압압할 필요가 없다. 이 결과, 반도체 장치(120)의 생산성 향상을 도모할 수 있다.
(2) 반도체 장치(120)의 제조에 있어서, 레이저 용접은 수지 밀봉체(119)로부터 떨어진 위치에서 행한다. 이로 인해, 위치 결정 정밀도의 오차에 의한 수지 밀봉체(119)로의 레이저 광의 조사를 방지할 수 있다. 이 결과, 레이저 용접시에 위치 결정 정밀도의 오차에 의해 발생하는 수지 밀봉체(119)의 외관 불량을 방지할 수 있으므로, 반도체 장치(120)의 수율의 향상을 도모할 수 있다.
(3) 반도체 장치(120)의 제조에 있어서, 레이저 용접은 리드(104)의 외부 리드부의 선단부분에서 행한다. 이로 인해, 리드(104)와 리드(103)의 접합 상태를 눈으로 확인할 수 있으므로, 리드(104)와 리드(103)의 용접 부분을 떼어내 접합 상태를 확인하는 등의 파괴 검사가 불필요해진다. 이 결과, 반도체 장치(120)의 생 산성 향상을 도모할 수 있다.
(4) 반도체 장치(120)의 제조에 있어서, 수지 밀봉체(119)를 형성하는 공정의 후에 있어서, 리드(103, 104)의 각각의 외부 리드부에 도금 처리를 행하는 공정 앞에 리드 프레임 LF20의 프레임체(102)를 제거한다. 이로 인해, 리드(103), 리드(104)의 각각의 외부 리드부에 도금 처리를 행할 때, 전단 공정의 처리액(약액)이 후단 공정의 처리액(약액)에 반입되는 양을 저감할 수 있으므로, 처리액의 반입에 의한 도금 불량을 억제할 수 있다. 이 결과, 반도체 장치(120)의 수율의 향상을 도모할 수 있다.
또한, 전단 공정의 처리액(약액)이 후단 공정에 반입되는 양을 억제할 수 있으므로, 후단의 공정에 있어서의 처리액의 교환 횟수를 저감할 수 있다. 이 결과, 반도체 장치(120)의 생산성 향상을 도모할 수 있다.
(5) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20에는 수지 밀봉체(119)를 지지하기 위한 트레일링 리드가 설치되어 있지 않다. 이로 인해, 수지 밀봉체(119)의 내부에 중첩한 2개의 트레일링 리드에 의한 맞춤면이 존재하지 않게 되므로, 2개의 트레일링 리드에 의한 맞춤면을 통해 외부로부터 수지 밀봉체(119)의 내부에 침입하는 수분에 의해 반도체 칩(115, 116)의 전극(BP1, BP2)과 와이어(117, 118)의 접속부, 리드(103, 104)의 내부 리드부와 와이어(117, 118)의 접속부 등이 부식한다고 한 폐단을 억제할 수 있다. 이 결과, 반도체 장치(120)의 신뢰성 향상을 도모할 수 있다.
또한, 리드 프레임 LF20에는 수지 밀봉체(119)를 지지하기 위한 트레일링 리 드가 설치되어 있지 않기 때문에, 댐바(106)를 절단함으로써 리드 프레임 LF20의 프레임체(102)를 선택적으로 제거할 수 있다.
(6) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20은 보강 리드(112)를 갖는 구성으로 되어 있다. 이로 인해, 리드 프레임 LF20의 리드(104)의 내부 리드부에 반도체 칩(116)의 회로 형성면(116X)에 접착 고정한 후, 후단 공정에 리드 프레임 LF20을 반송할 때, 반도체 칩(116)이 흔들려서, 반도체 칩(116)이 리드 프레임 LF20으로부터 탈락한다고 한 폐단의 발생을 억제할 수 있다. 이 결과, 반도체 장치(120) 수율의 향상을 도모할 수 있다.
(7) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20의 보강 리드(112)는 댐바(106)의 중간 부분(106A) 및 프레임체(102)에 지지되어 있다. 이로 인해, 댐바(106)의 절단 부분(106B)을 절단함으로써 리드 프레임 LF20의 프레임체(102)를 선택적으로 제거할 수 있다.
(8) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20의 댐바(106)의 절단 부분(106B)의 폭은 리드 프레임 LF10의 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 되어 있다. 이로 인해, 중첩한 2개의 댐바(106, 105)의 동시 절단을 용이하게 행할 수 있다.
(9) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20의 댐바(106)의 중간 부분(106A)의 폭은 리드 프레임 LF10의 댐바(105)의 중간 부분(105A)의 폭보다도 넓게 되어 있다. 이로 인해, 수지 밀봉체(119)를 형성할 때, 댐바(106)의 중간 부분(106A)과 성형 금형(122)의 클램프면(123B)의 접촉 면적은 댐바(105)의 중간 부분(106A)과 성형 금형(122)의 클램프면(123A)의 접촉 면적보다도 크게 되므로, 중첩한 2개의 댐바의 동시 절단을 용이하게 행하기 위해 댐바(106)의 절단 부분(106B)의 폭을 댐바(105)의 절단 부분(105B)의 폭보다도 좁게 해도 댐바(106)와 성형 금형(122)의 클램프면(122B)의 접촉 면적을 확보할 수 있고, 성형 금형(122)의 클램프면(123A)과 클램프면(123B) 사이에 중첩한 2개의 댐바(105, 106)를 확실하게 고정할 수 있다. 따라서, 수지 주입 시의 압력보다도 높은 압력이 댐바(105), 댐바(106)의 각각에 캐비티(124)측으로부터 그 외측을 향하여 가해도, 절단 부분(106B)의 폭이 좁은 댐바(106)가 캐비티(124)의 외측 방향으로 변형하는 폐단을 방지할 수 있고, 댐바(105)와 댐바(106)의 간극을 통해 캐비티(124)의 외측으로 누출함으로써 생기는 수지 밀봉체(119)의 성형 불량을 확실하게 방지할 수 있다. 이 결과, 반도체 장치(120) 수율의 향상을 도모할 수 있다.
(10) 반도체 장치(120)의 제조에 있어서, 리드 프레임 LF20의 댐바(106)의 중간 부분(106A)은 보강 리드(112)를 통해 프레임체(102)에 지지되어 있다. 이로 인해, 상기 (9)와 동일한 효과가 얻어진다.
(11) 반도체 장치(120)에 있어서, 반도체 칩(115), 반도체 칩(116)의 각각은 각각의 이면끼리를 마주보게 한 상태에서 적층되어 있다. 또한, 리드(103)는 반도체 칩(115)의 한변을 가로질러 그 회로 형성면(115X) 상을 연장하는 제1 부분(103A)과, 이 제1 부분(103A)으로부터 반도체 칩(115)의 이면측으로 구부러지는 제2 부분(103B)과, 이 제2 부분(103B)으로부터 제1 부분(103A)과 동일 방향으로 연장하는 제3 부분(103C)을 갖는 구성으로 되어 있다. 또한, 리드(104)는 반도체 칩(116)의 한변을 가로질러 그 회로 형성면(116X) 상을 연장하는 제1 부분(104A)과, 이 제1 부분(104A)으로부터 반도체 칩(116)의 이면측으로 구부러지는 제2 부분(104B)과, 이 제2 부분(104B)으로부터 제1 부분(104A)과 동일 방향으로 연장하는 제3 부분(104C)을 갖는 구성으로 되어 있다. 또한, 리드(103), 리드(104)의 각각의 제3 부분(103C, 104C)은 수지 밀봉체(119)의 내외에 걸쳐 연장하여 서로 중첩하고 있다.
이 구성에 의해, 리드(103), 리드(104)의 각각은 수지 밀봉체(119)의 내부에 있어서 분기되고, 리드(103)와 리드(104)의 맞춤면이 반도체 칩(115, 116)까지 도달하고 있지 않으므로, 리드(103)와 리드(104)의 맞춤면을 통해 외부로부터 수지 밀봉체(119)의 내부에 수분이 깊게 침입하는 것을 방지할 수 있다. 이 결과, 반도체 칩(115, 116)의 전극(BP1, BP2)과 와이어(117, 118)의 접속부, 리드(103, 104)의 내부 리드부와 와이어(117, 118)의 접속부 등이 부식한다고 한 폐단을 억제할 수 있으므로, 반도체 장치(120)의 신뢰성 향상을 도모할 수 있다.
(12) 반도체 장치(120)에 있어서, 리드(103)의 제1 부분(103A)의 선단 부분은 반도체 칩(115)의 회로 형성면(115X)의 중앙부에 형성된 전극 BP1의 근방에 배치되고, 리드(104)의 제1 부분(104A)의 선단 부분은 반도체 칩(116)의 회로 형성면(116X)의 중앙부에 형성된 전극 BP2의 근방에 배치되어 있다.
이 구성에 의해, 반도체 칩의 회로 형성면의 중앙부에 형성된 전극과 반도체 칩의 외측에 배치된 리드의 선단 부분을 와이어로 전기적으로 접속하는 경우에 비해, 와이어(117, 118)의 길이를 짧게 할 수 있으므로, 성형 금형(122)의 캐비 티(124) 내에 수지를 가압 주입하여 수지 밀봉체(119)를 형성할 때, 수지의 가압 주입에 의해 생기는 와이어 흐름을 억제할 수 있다. 이 결과, 인접하는 와이어끼리의 단락을 억제할 수 있으므로, 반도체 장치(120) 수율의 향상을 도모할 수 있다.
(13) 반도체 장치(120)에 있어서, 반도체 칩(115), 반도체 칩(116)의 각각은 회로 형성면(115X, 116X)의 중앙부에 그 긴변 방향을 따라 복수의 전극(BP1, BP2)을 배열한 구성으로 되어 있다.
이 구성에 의해, 반도체 칩(115, 116)의 각각을 각각의 이면끼리가 마주보도록 적층해도 반도체 칩(115, 116)의 각각의 동일 기능의 전극이 대향하는 상태로 되므로, 반도체 칩(115)의 전극(예를 들면 어드레스 신호 A0이 인가되는 전극) BP1에 전기적으로 접속된 리드(103)와, 반도체 칩(116)의 전극(예를 들면 어드레스 A0이 인가되는 전극) BP2에 전기적으로 접속된 리드(104)를 용이하게 접합할 수 있다. 따라서, 반도체 칩(115, 116) 중의 어느 한쪽의 반도체 칩으로서 미러 반전 회로 패턴의 반도체 칩을 이용하지 않고, 반도체 장치(120)를 제조할 수 있으므로, 저코스트의 반도체 장치(120)를 제공할 수 있다.
또, 본 실시형태에서는 리드(104)의 위쪽으로부터 레이저 광을 조사하여 리드(103), 리드(104)의 각각을 레이저 용접하는 예에 대해 설명했지만, 레이저 광은 리드(103)의 위쪽으로부터 조사해도 좋다. 단, 리드(103)와 리드(104)의 단차부를 확인하면서 레이저 용접을 행하는 것은 곤란해진다.
또한, 본 실시형태에서는 Fe-Ni계의 합금재로 이루어지는 리드 프레임을 이 용한 예에 대해 설명했지만, Fe-Ni계의 합금재보다도 도전성이 우수한 구리(Cu)계의 합금재로 이루어지는 리드 프레임을 이용해도 좋다. 이 경우, Cu계의 합금재는 Fe-Ni계의 합금재보다도 열전도율이 높고, 게다가 레이저 광의 반사율이 높으므로, Fe-Ni계의 합금재보다도 용접 시간이 길어지지만, 레이저 광의 출력을 올려 행하면, 특별히 문제없이 용접할 수 있다.
또한, 본 실시형태에서는 YAG 레이저 장치를 이용한 예에 대해 설명했지만, 리드(103), 리드(104)의 각각의 용접이 가능하면 다른 레이저 장치를 이용해도 좋다.
또한, 본 실시형태에서는 반도체 칩(115, 116)의 각각을 각각의 이면끼리가 마주보는 상태에서 적층하고, 이 반도체 칩(115, 116)의 각각을 하나의 수지밀봉체(119)로 밀봉하는 반도체 장치(120)에 본 발명을 적용한 예에 대해 설명했지만, 본 발명은 2개의 반도체 칩의 각각을 각각의 회로 형성면끼리가 마주보는 상태에서 적층하고, 이 2개의 반도체 칩을 하나의 수지 밀봉체로 밀봉하는 반도체 장치에도 적용할 수 있다. 단, 이 경우 수지 밀봉체의 길이가 길어진다.
<실시형태 5>
도 50은 본 발명의 실시형태 5인 TSOP형의 반도체 장치의 단면도이다.
도 50에 도시한 바와 같이 본 실시형태의 반도체 장치(150)는 상술한 실시형태 4와 기본적으로 동일한 구성으로 되어 있고, 이하의 구성이 다르다.
즉, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면의 사이에 완충체(151)가 충전되어 있다. 완충체(151)로서는, 예를 들면 폴리이미드계의 수지로 이루어 지는 수지 기재의 양면(표면 및 이면)에 폴리이미드계의 수지로 이루어지는 접착층이 형성된 수지 필름을 이용하고 있다.
반도체 칩(115, 116)의 각각은 도 31에 도시한 바와 같이 주로 반도체 기판(A1)과, 이 반도체 기판(A1)의 회로 형성면 상에 있어서 절연층, 배선층의 각각을 복수단 적층한 다층 배선층(A2)과, 이 다층 배선층을 덮도록 하여 형성된 표면 보호층(A3)을 갖는 구성으로 되어 있기 때문에, 반도체 칩(115, 116)의 각각은 이면이 볼록면으로 되는 방향으로 휘어져 있다. 따라서, 반도체 칩(115, 116)의 각각의 이면을 마주보게 한 상태에서 반도체 칩(115, 116)의 각각을 적층했을 때, 반도체 칩의 중심으로부터 주변부를 향하여 서서히 넓어지는 간극이 반도체 칩(115)와 반도체 칩(116) 사이에 형성된다. 이와 같은 간극은 비교적 작은 압박력으로 용이하게 변형하는 완충체(151)를 개재하여 반도체 칩(115, 116)의 각각을 중첩시킴으로써 없앨 수 있다. 간극을 없앨 수 있으면, 트랜스퍼 몰딩법에 기초하여 수지 밀봉체(119)를 형성할 때, 수지에 혼입된 필러에 의한 공간이 반도체 칩(115, 116) 사이에 발생하지 않으므로, 공간 부분을 기점으로 하여 발생하는 반도체 칩(115, 116)의 균열을 방지할 수 있다.
또, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 완충체(151)를 충전하기 위해서는 이들 사이에 간격을 갖게 할 필요가 있지만, 간격을 갖게 함으로써 수지 밀봉체(119)의 두께가 두꺼워지므로, 본 실시형태에서는 반도체 칩(115, 116)의 각각의 두께를 얇게 하여 수지 밀봉체(119)의 두께의 증가를 억제하고 있다.
이하, 반도체 장치(150)의 제조 방법에 대해 도 51 내지 도 53을 이용하여 설명한다. 도 51은 와이어 본딩 공정을 설명하기 위한 주요부 단면도이고, 도 52는 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 단면도이며, 도 53은 밀봉 공정을 설명하기 위한 주요부 단면도이다.
먼저, 동일 구조의 반도체 칩(115) 및 반도체 칩(116)을 준비함과 동시에, 도 32에 도시한 리드 프레임 LF10 및 도 34에 도시한 리드 프레임 LF20을 준비한다.
다음에, 리드 프레임 LF10에 반도체 칩(115)을 접착 고정하고, 또한 리드 프레임 LF20에 반도체 칩(116)을 접착 고정한다.
다음에, 반도체 칩(115)의 전극 BP1과 리드(103)의 내부 리드부의 와이어 접속부(선단 부분)을 도전성 와이어(117)로 전기적으로 접속함과 동시에, 반도체 칩(115)의 전극 BP1과 버스바 리드(107)의 분기 리드를 도전성 와이어(117)로 전기적으로 접속하고, 또한 반도체 칩(116)의 전극 BP2와 리드(104)의 내부 리드부의 와이어 접속부(선단 부분)를 도전성 와이어(118)로 전기적으로 접속함과 동시에, 반도체 칩(116)의 전극 BP2와 버스바 리드(108)의 분기 리드를 도전성 와이어(118)로 전기적으로 접속한다.
이 공정에 있어서, 반도체 칩(115, 116)의 각각의 두께는 상술한 실시형태 4의 경우보다도 얇게 되어 있으므로, 반도체 칩(115, 116)의 각각의 두께를 얇게 한 만큼, 도 51에 도시한 바와 같이 히트 스테이지(152)의 칩 장착부와 리드 장착부의 사이에 단차(152A)를 설치해 둔다. 이로 인해, 히트 스테이지(152)에 반도체 칩(115, 116)의 이면 및 리드(103, 104)의 제3 부분(103C, 104C)을 접촉시킬 수 있다.
다음에, 반도체 칩(115), 반도체 칩(116)의 각각의 이면끼리가 마주보도록 리드 프레임 LF10, LF20의 각각을 중첩시킨다. 리드 프레임 LF10, LF20의 중첩은 반도체 칩(115)과 반도체 칩(116)의 사이에 비교적 작은 압박력으로 용이하게 변형하는 완충체(151)를 통해 행한다. 완충체(151)로서는 예를 들면 폴리이미드계의 수지로 이루어지는 수지 기재의 양면(표면 및 이면)에 폴리이미드계의 수지로 이루어지는 접착층이 형성된 수지 필름을 이용한다.
이 공정에 있어서, 반도체 칩(115, 116)의 각각의 휨에 의해 형성된 간극에 완충체(151)가 충전되므로, 반도체 칩(115)과 반도체 칩(116) 사이의 간극을 없앨 수 있다. 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태를 도 52에 도시한다.
다음에, 도 53에 도시한 바와 같이, 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태에서 리드 프레임 LF10, LF20의 각각을 트랜스퍼 몰드 장치의 성형 금형(몰드 금형)(122)의 상형(122A)과 하형(122B)의 사이에 위치 결정한다. 이때, 상형(122A) 및 하형(122B)에 의해 형성되는 캐비티(124)의 내부에는 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이어(117, 118) 및 트레일링 리드(111) 등이 배치된다.
다음에, 성형 금형(122)의 포트로부터 런너 및 유입 게이트를 통해 캐비티(124) 내에 유동성 수지를 가압 주입하여 수지 밀봉체(119)를 형성한다. 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이어(117, 118) 및 트레일링 리드(111) 등은 수지 밀봉체(119)에 의해 밀봉된다. 수지로서는 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 에폭시계의 열경화성 수지를 이용한다.
이 공정에 있어서, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면의 사이에 완충체(152)가 충전되어 있으므로, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 수지 밀봉체(119)의 수지가 침입하는 일은 없다. 따라서, 수지에 혼입된 필러에 의한 공간이 반도체 칩(115, 116) 사이에 발생하지 않으므로, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해, 캐비티(124) 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력(예를 들면 60 kg/㎠ 정도)을 가한 때의 공간 부분을 기점으로 하여 발생하는 반도체 칩(115, 116)의 균열을 방지할 수 있다.
이후, 상술한 실시형태 4와 동일한 공정을 행함으로써 도 50에 도시한 반도체 장치(150)가 거의 완성된다.
이와 같이, 반도체 장치(150)의 제조에 있어서, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 완충체(151)가 충전된 상태에서 반도체 칩(115), 반도체 칩(116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부 및 와이어(117, 118) 등을 성형 금형(122)의 캐비티(124) 내에 배치하고, 그후 캐비티(124) 내에 수지를 가압 주입하여 수지 밀봉체(119)를 형성한다.
이로 인해, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에는 완충체(152)가 충전되어 있으므로, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 수지 밀봉체(119)의 수지가 혼입하는 일은 없다. 따라서, 수지에 혼입된 필 러에 의한 공간이 반도체 칩(115, 116) 사이에 발생하지 않으므로, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해, 캐비티(124) 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력을 가한 때에 공간 부분을 기점으로 하여 발생하는 반도체 칩(115, 116)의 균열을 방지할 수 있다. 이 결과, 반도체 장치(150)의 수율의 향상을 도모할 수 있다.
<실시형태 6>
도 54는 본 발명의 실시형태 6인 TSOP형 반도체 장치의 단면도이다.
도 54에 도시한 바와 같이 본 실시형태의 반도체 장치(160)는 상술한 실시형태 4와 기본적으로 동일한 구성으로 되어 있고, 이하의 구성이 다르다.
즉, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 간격(161)을 갖게 한 상태에서 반도체 칩(115), 반도체 칩(116)의 각각이 적층되어 있다. 간격(161)에는 수지 밀봉체(119)의 수지가 충전되어 있다. 수지 밀봉체(119)의 수지에는 저응력화를 도모하기 위해 다수의 필러가 혼입되어 있다. 따라서, 필러의 최대 입자 직경보다도 넓은 간격(161)을 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 갖게 함으로써, 트랜스퍼 몰딩 법에 기초하여 수지 밀봉체를 형성할 때, 수지의 흐름이 좋게 되므로, 수지에 혼입된 필러에 의한 공간은 반도체 칩(115, 116) 사이에 발생하지 않는다.
또, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 간격(161)을 갖게 함으로써 수지 밀봉체(119)의 두께가 두꺼워지므로, 본 실시형태에서는 상술한 실시형태 5와 마찬가지로 반도체 칩(115, 116)의 각각의 두께를 얇게 하여 수지 밀 봉체(119)의 두께의 증가를 억제하고 있다.
이하, 반도체 장치(160)의 제조 방법에 대해 도 55 및 도 56을 이용하여 설명한다. 도 55는 제1 및 제2 리드 프레임을 중첩시킨 상태를 도시한 주요부 단면도이고, 도 56은 밀봉 공정을 설명하기 위한 주요부 단면도이다.
먼저, 동일 구조의 반도체 칩(115) 및 반도체 칩(116)을 준비함과 동시에, 도 32에 도시한 리드 프레임 LF10 및 도 34에 도시한 리드 프레임 LF20을 준비한다.
다음에, 리드 프레임 LF10에 반도체 칩(115)을 접착 고정하고, 또한 리드 프레임 LF20에 반도체 칩(116)을 접착 고정한다.
다음에, 반도체 칩(115)의 전극 BP1과 리드(103)의 내부 리드부의 와이어 접속부(선단 부분)를 도전성 와이어(117)로 전기적으로 접속함과 동시에, 반도체 칩(115)의 전극 BP1과 버스바 리드(107)의 분기 리드를 도전성 와이어(117)로 전기적으로 접속하고, 또한 반도체 칩(116)의 전극 BP2와 리드(104)의 내부 리드부의 와이어 접속부(선단 부분)를 도전성 와이어(118)로 전기적으로 접속함과 동시에, 반도체 칩(116)의 전극 BP2와 버스바 리드(108)의 분기 리드를 도전성 와이어(118)로 전기적으로 접속한다.
이 공정에 있어서, 반도체 칩(115, 116)의 각각의 두께는 상술한 실시형태 4와 경우보다도 얇게 되어 있으므로, 반도체 칩(115, 116)의 각각의 두께를 얇게 한만큼, 도 51에 도시한 바와 같이 히트 스테이지(152)의 칩 장착부와 리드 장착부 사이에 단차(152A)를 설치해 둔다. 이로 인해, 히트 스테이지(152)에 반도체 칩(115, 116)의 이면 및 리드(103, 104)의 제3 부분(103C, 104C)을 접촉시킬 수 있다.
다음에, 반도체 칩(115), 반도체 칩(116)의 각각의 이면끼리가 마주보도록 리드 프레임 LF10, LF20의 각각을 중첩시킨다. 리드 프레임 LF10, LF20의 중첩은 도 55에 도시한 바와 같이 반도체 칩(115)과 반도체 칩(116) 사이에 간격(161)을 갖게 한 상태에서 행한다. 간격(161)은 수지 밀봉체의 형성시에 이용하는 수지에 혼입된 필러의 입자 직경보다도 넓게 한다. 본 실시형태에서는 평균 입자 직경이 3∼5[μm], 최대 입자 직경이 25[μm]의 필러가 다수 혼입된 에폭시게의 열경화성 수지를 이용하므로, 이 필러의 최대 입자 직경보다도 넓은 간격(161)으로 한다.
또, 반도체 칩(115, 116)의 각각은 이면이 볼록면이 되는 방향으로 휘어져 있기 때문에, 반도체 칩(115, 116)의 각각의 이면을 마주보게 한 상태에서 반도체 칩(115, 116)의 각각을 적층했을 때, 반도체 칩(115)의 중심 부분과 반도체 칩(116)의 중심 부분 사이가 가장 좁아진다. 따라서, 반도체 칩(115)의 이면의 중심 부분과 반도체 칩(116)의 이면의 중심 부분 사이의 간격(161)을 필러의 최대 입자 직경보다도 넓게 할 필요가 있다.
다음에, 도 55에 도시한 바와 같이 리드 프레임 LF10, LF20의 각각을 중첩시킨 상태에서 리드 프레임 LF10, LF20의 각각을 트랜스퍼 몰드 장치의 성형 금형(몰드 금형)(122)의 상형(122A)과 하형(122B) 사이에 위치 결정한다. 이때, 상형(122A) 및 하형(122B)에 의해 형성되는 캐비티(124)의 내부에는 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이 어(117, 118) 및 트레일링 리드(111) 등이 배치된다.
다음에, 성형 금형(122)의 포트로부터 런너 및 유입 게이트를 통해 키비티(124) 내에 유동성 수지를 가압 주입하여 수지 밀봉체(119)를 형성한다. 반도체 칩(115, 116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부, 필름(109, 110), 와이어(117, 118) 및 트레일링 리드(111) 등은 수지 밀봉체(119)에 의해 밀봉된다.
이 공정에 있어서, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 수지에 혼입된 필러의 최대 입자 직경보다도 넓은 간격(161)을 갖게 하고 있으므로, 수지에 혼입된 필러에 의한 공간은 반도체 칩(115, 116) 사이에 발생하지 않는다. 따라서, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해 캐비티(124) 내로의 수지의 주입이 종료된 후, 주입 시의 압력보다도 높은 압력을 가한 때에 공간 부분을 기점으로 하여 발생하는 반도체 칩(115, 116)의 균열을 방지할 수 있다.
이후, 상술한 실시형태 4와 동일한 공정을 행함으로써 도 54에 도시한 반도체 장치(160)가 거의 완성된다.
이와 같이, 반도체 장치(160)에 있어서 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 필러의 최대 입자 직경보다도 넓은 간격(161)을 갖게 한 상태에서 반도체 칩(115), 반도체 칩(116), 리드(103)의 내부 리드부, 리드(104)의 내부 리드부 및 와이어(117, 118) 등을 성형 금형(122)의 캐비티(124) 내에 배치하고, 그후 캐비티(124) 내에 다수의 필러가 혼입된 수지를 가압 주입하여 수지 밀봉체(119)를 형성한다.
이로 인해, 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이의 수지의 왕래가 좋아지므로, 수지에 혼입된 필러에 의한 공간은 반도체 칩(115, 116) 사이에 발생하지 않는다. 따라서, 수지 중에 휩쓸려 들어간 기포를 제거하기 위해, 캐비티(124) 내로의 수지의 유입이 종료된 후, 주입 시의 압력보다도 높은 압력을 가한 때에 공간 부분을 기점으로 하여 발생하는 반도체 칩(115, 116)의 균열을 방지할 수 있다. 이 결과, 반도체 장치(160)의 수율의 향상을 도모할 수 있다.
또, 실시형태 5 및 실시형태 6에서는 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 간격을 갖게 하기 위해 반도체 칩(115, 116)의 각각의 두께를 얇게 한 예에 대해 설명했지만, 리드(103), 리드(104)의 각각의 구부러짐 가공을 연구하여 반도체 칩(115)의 이면과 반도체 칩(116)의 이면 사이에 간격을 갖게 해도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면, 본 발명은 1방향 리드 배열 구조인 SIP(Single In-line Package)형, ZIP(Zigzag In-line Package)형 등의 반도체 장치에 적용할 수 있다.
또한, 본 발명은 2방향 리드 배열 구조인 SOJ(Small Out-line J-leaded Package)형, SOP(Small Out-line Package)형 등의 반도체 장치에 적용할 수 있다.
또한, 본 발명은 4방향 리드 배열 구조인 QFP(Quad Flatpack Package)형, QFJ(Quad Flatpack J-leaded Package)형 등의 반도체 장치에 적용할 수 있다.

Claims (8)

  1. 반도체 장치의 제조 방법으로서,
    (a) 제1 반도체 칩 및 제2 반도체 칩을 제공하는 단계 - 상기 반도체 칩 각각은 표면(main surface)과 상기 표면에 대향하는 이면(rear surface)을 포함하며, 복수의 외부 단자가 상기 표면 상에 배열됨 - 와,
    (b) 제1 리드 프레임 및 제2 리드 프레임을 제공하는 단계 - 상기 리드 프레임 각각은 복수의 리드를 포함함 - 와,
    (c) 상기 제1 및 제2 리드 프레임의 상기 복수의 리드를 상기 제1 및 제2 반도체 칩의 상기 복수의 외부 단자에 각각 전기적으로 접속하는 단계와,
    (d) 상기 제1 및 제2 반도체 칩과 상기 제1 및 제2 리드 프레임의 상기 복수의 리드 각각의 일부를 수지 몰드(resin mold)에 의해 밀봉(sealing)하는 단계 - 상기 제1 및 제2 리드 프레임의 상기 복수의 리드 각각의 나머지 부분은 상기 수지 몰드의 외부로 나옴 - 와,
    (e) 상기 (d)단계 이후에, 상기 제1 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들을, 상기 제2 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들에 각각 용접에 의해 접합시키는 단계 - 상기 접합에 의해 상기 제1 및 제2 리드 프레임의 상기 복수의 리드의 대응하는 리드들이 상호 전기적으로 접속됨 -
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 용접은 레이저 빔을 사용하는 시임(seam) 용접에 의해 수행되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (d)단계 이전에,
    상기 제1 반도체 칩을 상기 제1 리드 프레임의 상기 복수의 리드에, 상기 제1 반도체 칩의 상기 표면과 상기 제1 리드 프레임의 상기 복수의 리드 사이에 제공된 접착층에 의해서 접착하는 단계와,
    상기 제2 반도체 칩을 상기 제2 리드 프레임의 상기 복수의 리드에, 상기 제2 반도체 칩의 상기 표면과 상기 제2 리드 프레임의 상기 복수의 리드 사이에 제공된 접착층에 의해서 접착하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 및 제2 반도체 칩과 상기 제1 및 제2 리드 프레임 사이의 상기 접착층 각각은 기초(base) 절연성 필름과 상기 기초 절연성 필름의 양면 상에 제공된 접착제를 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (c)단계는, 상기 제1 및 제2 리드 프레임의 상기 복수의 리드를 상기 제1 및 제2 반도체 칩의 상기 복수의 외부 단자에, 복수의 본딩 와이어(bonding wire)에 의해 각각 전기적으로 접속하는 단계를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들의 각 길이는, 상기 제1 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들의 각 길이보다 짧으며,
    상기 용접은 상기 제2 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들의 단부에서 수행되는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (e)단계 이후에, 상기 제1 리드 프레임의 상기 복수의 리드를, 상기 제2 리드 프레임의 상기 복수의 리드의 상기 나머지 부분들의 단부의 근방에서 구부리는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제3항에 있어서,
    상기 (d)단계 이전에, 상기 제1 및 제2 반도체 칩의 상기 이면들이 상호 마주 보도록 상기 제1 및 제2 리드 프레임을 적층하는 단계를 더 포함하는 반도체 장 치의 제조 방법.
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Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US7942328B2 (en) 2000-01-03 2011-05-17 Roelesis Wireless Llc Method for data interchange
US7798417B2 (en) * 2000-01-03 2010-09-21 Snyder David M Method for data interchange
US7070103B2 (en) * 2000-01-03 2006-07-04 Tripletail Ventures, Inc. Method and apparatus for bar code data interchange
US6764009B2 (en) 2001-05-30 2004-07-20 Lightwaves Systems, Inc. Method for tagged bar code data interchange
TW565925B (en) * 2000-12-14 2003-12-11 Vanguard Int Semiconduct Corp Multi-chip semiconductor package structure process
US20020195268A1 (en) * 2001-06-21 2002-12-26 Schendel Robert E. Thick film circuit connection
JP3939554B2 (ja) * 2002-01-15 2007-07-04 シャープ株式会社 半導体用リードフレーム
JP2004014823A (ja) * 2002-06-07 2004-01-15 Renesas Technology Corp 半導体装置及びその製造方法
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
US7117316B2 (en) 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7067905B2 (en) * 2002-08-08 2006-06-27 Micron Technology, Inc. Packaged microelectronic devices including first and second casings
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
JP2006502596A (ja) 2002-10-08 2006-01-19 チップパック，インク． 裏返しにされた第二のパッケージを有する積み重ねられた半導体マルチパッケージモジュール
US7180099B2 (en) * 2002-11-11 2007-02-20 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
US20040108583A1 (en) * 2002-12-05 2004-06-10 Roeters Glen E. Thin scale outline package stack
US7132734B2 (en) * 2003-01-06 2006-11-07 Micron Technology, Inc. Microelectronic component assemblies and microelectronic component lead frame structures
US7183485B2 (en) * 2003-03-11 2007-02-27 Micron Technology, Inc. Microelectronic component assemblies having lead frames adapted to reduce package bow
US20040248405A1 (en) * 2003-06-02 2004-12-09 Akira Fukunaga Method of and apparatus for manufacturing semiconductor device
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
WO2005059967A2 (en) 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
KR100621555B1 (ko) * 2004-02-04 2006-09-14 삼성전자주식회사 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258527A1 (en) 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
TWI245396B (en) * 2004-12-31 2005-12-11 Chipmos Technologies Inc Substrate for tape carrier package (TCP) with reinforced leads
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
JP2008535273A (ja) * 2005-03-31 2008-08-28 スタッツ・チップパック・リミテッド 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
TWI442520B (zh) * 2005-03-31 2014-06-21 Stats Chippac Ltd 具有晶片尺寸型封裝及第二基底及在上側與下側包含暴露基底表面之半導體組件
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7521806B2 (en) * 2005-06-14 2009-04-21 John Trezza Chip spanning connection
US20060278996A1 (en) * 2005-06-14 2006-12-14 John Trezza Active packaging
US7560813B2 (en) 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7781886B2 (en) 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
US7786592B2 (en) * 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7767493B2 (en) * 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7534722B2 (en) * 2005-06-14 2009-05-19 John Trezza Back-to-front via process
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
CN100399557C (zh) * 2005-08-17 2008-07-02 南茂科技股份有限公司 用于半导体封装的柔性基板和带载封装结构
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI302373B (en) * 2006-07-18 2008-10-21 Chipmos Technologies Shanghai Ltd Chip package structure
KR100825780B1 (ko) * 2006-09-29 2008-04-29 삼성전자주식회사 레이저 솔더링을 이용한 리드프레임형 적층패키지의 제조방법
JP4926692B2 (ja) * 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
US8700126B2 (en) 2007-01-11 2014-04-15 General Electric Company System and method for computer aided septal defect diagnosis and surgery framework
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
US8299394B2 (en) * 2007-06-15 2012-10-30 Sv Probe Pte Ltd. Approach for assembling and repairing probe assemblies using laser welding
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
CN101933139B (zh) * 2007-12-20 2012-11-07 爱信艾达株式会社 半导体装置及其制造方法
CN101546796B (zh) * 2008-03-25 2012-01-11 旭丽电子(广州)有限公司 Led导线支架
CN101673722A (zh) * 2008-09-10 2010-03-17 日月光半导体制造股份有限公司 导线架
US8034644B2 (en) * 2009-01-23 2011-10-11 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Light emitting device
JP2011138968A (ja) 2009-12-28 2011-07-14 Senju Metal Ind Co Ltd 面実装部品のはんだ付け方法および面実装部品
JP5577707B2 (ja) * 2010-01-12 2014-08-27 日本軽金属株式会社 アルミニウム合金板と樹脂部材とのレーザー接合方法
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
JP5467933B2 (ja) * 2010-05-21 2014-04-09 株式会社東芝 半導体装置
KR101101018B1 (ko) * 2010-06-21 2011-12-29 김재구 리드선이 개량된 다이오드 패키지 및 그 제조방법
JPWO2012014382A1 (ja) * 2010-07-27 2013-09-09 パナソニック株式会社 半導体装置
US9000576B2 (en) * 2011-04-22 2015-04-07 Cyntec Co., Ltd. Package structure and manufacturing method thereof
US8269330B1 (en) * 2011-04-22 2012-09-18 Cyntec Co., Ltd. MOSFET pair with stack capacitor and manufacturing method thereof
CN102332444A (zh) * 2011-06-16 2012-01-25 沈健 一种整体基体表面的半导体引线框架
EP2650074A4 (en) * 2011-08-25 2014-06-18 Panasonic Corp BONDED BODY, POWER SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING BONDED BODY AND POWER SEMICONDUCTOR DEVICE
JP6094420B2 (ja) * 2013-08-09 2017-03-15 三菱電機株式会社 半導体装置
US9392691B2 (en) 2014-07-16 2016-07-12 International Business Machines Corporation Multi-stacked electronic device with defect-free solder connection
JP6582678B2 (ja) * 2015-07-27 2019-10-02 三菱電機株式会社 半導体装置
US10741466B2 (en) 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
KR102605122B1 (ko) 2017-12-08 2023-11-24 인피니언 테크놀로지스 아게 공기 캐비티를 갖는 반도체 패키지
CN112655087A (zh) * 2018-09-06 2021-04-13 三菱电机株式会社 功率半导体装置及其制造方法以及电力变换装置
US11264251B2 (en) * 2018-11-29 2022-03-01 Wavepia Co., Ltd. Method of manufacturing power amplifier package embedded with input-output circuit
JP7108567B2 (ja) * 2019-03-20 2022-07-28 株式会社東芝 パワーモジュール
US10796981B1 (en) 2019-04-04 2020-10-06 Infineon Technologies Ag Chip to lead interconnect in encapsulant of molded semiconductor package
US11133281B2 (en) 2019-04-04 2021-09-28 Infineon Technologies Ag Chip to chip interconnect in encapsulant of molded semiconductor package
EP3739624A1 (en) * 2019-05-13 2020-11-18 Infineon Technologies Austria AG Semiconductor arrangement with a compressible contact element encapsulated between two carriers and corresponding manufacturing method
CN112018052A (zh) 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
US11587800B2 (en) 2020-05-22 2023-02-21 Infineon Technologies Ag Semiconductor package with lead tip inspection feature
KR20220033594A (ko) 2020-09-08 2022-03-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN113394201B (zh) * 2021-06-21 2022-08-09 深圳市好年华电子有限公司 一种多芯片集成电路封装结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068712A (en) 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
US5147815A (en) * 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes
US5541447A (en) * 1992-04-22 1996-07-30 Yamaha Corporation Lead frame
EP0608440A1 (en) 1992-12-18 1994-08-03 Fujitsu Limited Semiconductor device having a plurality of chips having identical circuit arrangements sealed in package
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JPH0758281A (ja) 1993-08-12 1995-03-03 Hitachi Ltd 半導体装置の形成方法
JP2866572B2 (ja) 1994-02-07 1999-03-08 三菱電機株式会社 半導体製造方法
US5527740A (en) * 1994-06-28 1996-06-18 Intel Corporation Manufacturing dual sided wire bonded integrated circuit chip packages using offset wire bonds and support block cavities
JP2972096B2 (ja) * 1994-11-25 1999-11-08 シャープ株式会社 樹脂封止型半導体装置
JP3007023B2 (ja) * 1995-05-30 2000-02-07 シャープ株式会社 半導体集積回路およびその製造方法
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
US6784023B2 (en) * 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly
KR100187715B1 (ko) 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP4342013B2 (ja) * 1998-05-06 2009-10-14 株式会社ハイニックスセミコンダクター 超高集積回路のｂｌｐスタック及びその製造方法
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device

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