JP3939554B2 - 半導体用リードフレーム - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、樹脂封止型の半導体装置を製造する場合に用いられる半導体用リードフレームに係り、より詳細には、トランスファーモールドにより形成される半導体装置及び光結合素子の半導体用リードフレームに関するものである。
【0002】
【従来の技術】
一般に、樹脂封止型半導体装置の製造工程においては、リードフレームにチップを搭載する工程と、搭載されたチップとリード部とを電気的に接続するワイヤボンド工程と、ワイヤボンド後にチップを樹脂封止するトランスファーモールド工程と、このトランスファーモールド工程時に樹脂の流出を防止する役目も果たしているタイバー部をカットするタイバーカット工程とを備えている。
【0003】
そして、このタイバーカット工程では、タイバーカット金型でリードフレームを押圧、固定し、パンチにて厚バリ(樹脂パッケージとタイバー部との間の隙間に溜まった樹脂溜まり)及びタイバー部を打ち抜くようになっている(例えば、特開平7−221245号公報参照)。
【0004】
この場合、モールドパッケージ(以下、樹脂パッケージという)へのクラック等の影響やパンチの磨耗等を考慮すると、タイバー部の形成位置は、樹脂パッケージから0.15mm〜0.2mm以上離れている必要があった。これは、モールド金型のズレやマージンを考慮したものであり、このクリアランス部分をパンチが打ち抜くことになる。
【0005】
また、トランスファーモールド工程では、モールド金型にてリードフレームを挟み込み、樹脂を充填している。その際、樹脂パッケージ部とタイバー部との距離が離れているほど、モールド金型の型締め圧の面圧が低下するため、タイバー部から樹脂が流出しないように、モールド金型に高い圧力をかける必要がある。一般的には、およそ数百トンの能力が必要である。
【0006】
また、2重トランスファーモールドタイプの光結合素子の場合、1次モールド後に1次タイバー部をカットし、次に、2次モールド後に2次タイバー部をカットするため、2回分のタイバーカット設備が必要となる。当然、タイバー部も1次タイバー部と2次タイバー部の2列が必要になり、クリアランスもそれぞれについて必要となる。
【0007】
図9は、従来の2重トランスファーモールドタイプの光結合素子のモールド工程終了時の構造を示す平面図、図10は完成した対向型光結合素子の構造(代表的な構造)を示す縦断面図である。
【0008】
すなわち、発光素子17または受光素子18が搭載されたフレームヘッダ11a,11b(ただし、図9には示されていない)と、このフレームヘッダの周辺に所定の間隔で配列されている複数のインナーリード12a,12bと、これらインナーリード12a,12bに対応するアウターリード13a,13bと、各インナーリード12a,12bと各アウターリード13a,13bとの間を接続しているタイバー部14a,14bとを有する発光素子側リードフレーム100aと受光素子側リードフレーム100bとが、発光素子17と受光素子18を上下に対向させるようにして重ねて配置されている。また、フレームヘッダ11a,11bと、その周辺に配列されているインナーリード12a,12bとが樹脂モールドされることにより、樹脂パッケージ15が形成されている。
【0009】
なお、図9中の符号31は、両リードフレーム100a,100bを重ね合わせるときの位置合わせの基準となる基準穴であり、金型内にセットされるときの基準穴でもある。
【0010】
そして、従来の構造では、パンチにてタイバー部14a,14bを打ち抜く際のクラック等の影響やパンチの磨耗等を考慮して、樹脂パッケージ15と各タイバー部14a,14bとの間に十分なクリアランスP11(0.15mm〜0.2mm以上)が確保されている。
【0011】
また、発光素子側リードフレーム100aと受光素子側リードフレーム100bとを上下に重ね合わせることで発光素子17と受光素子18とを対向させているため、図9に示すように、発光素子側リードフレーム100aのアウターリード13aと受光素子側リードフレーム100bのアウターリード13bとが重なり合わないように、水平方向にずらせて配置されている。しかも、実装密度を向上させるため、互いのアウターリード13a,13bが互い違いに入り組んだ状態になっている。
【0012】
また、各アウターリード13a,13bの先端と、これに対向する各タイバー部14a,14bとの間にも干渉を防止するためのクリアランスP12を確保する必要がある。
【0013】
【発明が解決しようとする課題】
このように、従来のトランスファーモールド工程では、モールド後パンチにて厚バリとタイバー部とを打ち抜く際、樹脂パッケージへのクラック等の影響を排除する必要から、樹脂パッケージ15とタイバー部14a,14bとの間に十分なクリアランスP11が必要であり、また、各アウターリード13a,13bの先端とこれに対向する各タイバー部14a,14bとの間にも干渉を防止するためのクリアランスP12が必要であるため、リードフレームの実装密度が向上しないといった問題があった。つまり、1フレーム当たりの光結合素子の取れる数が少ないといった問題があった。この場合、単純にタイバー部の形成位置を樹脂パッケージ側に近接させると、モールド金型のズレやパンチの磨耗による誤差などにより、タイバー部を切断することができなくなったり、タイバー部に大きなバリが発生する等の問題を生じることになる。
【0014】
また、トランスファーモールドの場合、樹脂漏れ等を防止するために、高圧のプレスにてモールド金型に圧力をかけてリードフレームを挟み込み、樹脂を充填しているが、この高圧プレスが高価であり、設備費が高騰して、製品コストがアップしてしまうといった問題もあった。
【0015】
本発明はかかる問題点を解決すべく創案されたもので、その目的は、タイバー部の形状を工夫することにより、タイバー部を樹脂パッケージに近接させることを可能とし、かつ、低圧プレスを使用しても樹脂漏れを起こさない半導体用リードフレームを提供することにある。
【0016】
【課題を解決するための手段】
本発明の半導体用リードフレームは、半導体チップ搭載部と、この半導体チップ搭載部の周辺に所定の間隔で配列されている複数のインナーリードと、これらインナーリードに対応するアウターリードと、各インナーリードと各アウターリードとの間を接続しているタイバー部とを有する半導体用リードフレームにおいて、前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置されていることを特徴とする。
【0017】
このような特徴を有する本発明によれば、タイバー部に切欠き部を形成しているので、タイバー部を樹脂パッケージに近接させても、タイバーカットが可能となる。また、タイバー部を樹脂パッケージに近接させることで、リードフレームの実装密度を向上させることができる。さらに、タイバー部を樹脂パッケージに近接させることで、モールド金型の型締め圧を下げることができる。そのため、プレス能力の低い安価なプレスを利用することができるので、製造のコストダウンを図ることができる。
【0018】
また、前記タイバー部の前記モールドパッケージと反対側の側縁部に、隣接するモールドパッケージから延出される各リードの先端部が嵌まり込む切欠き部を形成している。これにより、この部分のクリアランス(図9に示すクリアランスP12)が不要となるので、リードフレームの実装密度をさらに向上させることができる。
【0019】
この場合、前記切欠き部を平面視半円弧形状に形成してもよい。このように、切欠き部にアールを持たせることにより、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【0020】
さらに、タイバーカット時にパンチにより打ち抜かれる前記タイバー部の打ち抜き部分に、パンチの打ち抜き方向に沿ってV溝部を形成してもよい。このようにV溝部を形成することで、タイバーカット時のバリ残りやパンチ磨耗をさらに軽減することができる。
【0021】
また、前記V溝部の代わりに、タイバーカット時にパンチが当接する前記タイバー部の当接部分を、コイニングの実施によりリード部分より薄く形成しておいてもよい。これによっても、タイバーカット時のバリ残りやパンチ磨耗を軽減することができる。
【0022】
また、任意のモールドパッケージに対応するタイバー部と、このモールドパッケージに隣接する別のモールドパッケージに対応するアウターリードの先端部とを一体に接続しておいてもよい。これにより、対向型のように2枚のフレームを重ね合わせる場合に比べ、実装密度をさらに向上することができる。
【0023】
なお、上記タイバー部の構造は、1次モールド用と2次モールド用の2重タイバー構造のいずれのタイバー部にも適用可能である。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【0025】
[実施の形態1]
図1及び図2は、本発明の半導体用リードフレームの実施の形態1を示す平面図であって、図1は発光側リードフレームと受光側リードフレームとを重ね合わせた状態を示しており、図2(a)は受光側リードフレーム、同図(b)は発光側リードフレームを示している。
【0026】
2重トランスファーモールド方式で対向型光結合装置を製造する方法は、図10に示す従来技術の製造方法と全く同じである。また、その構造も図9に示す構造と同じであるため、以下の説明では、図9及び図10で用いた符号と同じ符号を用いて説明を行うこととする。
【0027】
ここで、2重トランスファーモールド方式の対向型光結合装置の製造方法について簡単に説明する。
【0028】
まず、発光素子側リードフレーム100aのフレームヘッダ11aと受光素子側リードフレーム100bのフレームヘッダ11bとに、それぞれ発光素子17と受光素子18(図9参照)とをAgペースト等で接続して搭載した後、ワイヤ10a,10b(図10参照)にてリード部に接続する。次に、発光素子17にはプリコート等を施した後、両リードフレーム100a,100bを上下に対向させて配置し、透光性樹脂にて1次トランスファーモールドを実施する。この後、まず1次タイバー部4a1,4b1をカットする。ただし、図1では、1次タイバー部4a1,4b1を破線で示し、かつ、カットされていない状態で図示している。
【0029】
タイバーカット工程では、図示しないタイバーカット金型にて両リードフレーム100a,100bを押圧、固定し、図示しないパンチを打ち下ろして樹脂による厚バリとタイバー部4a1,4b1とを打ち抜く。その後、同様に2次トランスファーモールドを実施して樹脂パッケージ15を形成し、2次タイバー部4a2,4b2をカットしてフォーミングを行う、といった方法が一般的である。
【0030】
本実施の形態1では、2次タイバー部4a2,4b2をメインに説明するが、もちろん1次タイバー部4a1,4b1についても適用される。
【0031】
図1では、樹脂パッケージ15に近接させて2次タイバー部4a2,4b2が形成されている。本実施の形態1では、図示しないモールド金型のズレとマージンとを考慮し、0.07mm〜0.1mm程度まで2次タイバー部4a2,4b2を接近させている。これにより、図9に示すクリアランスP11が、従来の0.15mm〜0.2mmから0.07mm〜0.1mmと約半分程度に小さくなるため、発光側リードフレーム100a及び受光側リードフレーム100bの実装密度を向上させることができる。
【0032】
そして、このように2次タイバー部4a2,4b2を樹脂パッケージ15に近接させたことによるタイバーカット時のトラブルを防止するため、2次タイバー部4a2,4b2の一方の側縁部、すなわち、樹脂パッケージ15側に対向する側縁部であって、タイバーカット時にパンチにより打ち抜かれる部分(すなわち、インナーリード12a,12bの両サイド)に、それぞれ第1切欠き部1を形成している。
【0033】
また、発光素子側リードフレーム100aのアウターリード13aと、受光素子側リードフレーム100bのアウターリード13bとは、重なり合わないように水平方向にずらせて配置されており、かつ、互い違いに入り組んだ状態となっている。
【0034】
そこで、本実施の形態1では、第2タイバー部4a2の他方の側縁部、すなわち、樹脂パッケージ15と反対側の側縁部に、隣接する樹脂パッケージ15から延出される受光側リードフレーム100bの各アウターリード13bの先端部が嵌まり込む第2切欠き部2をそれぞれ形成している。同様に、第2タイバー部4b2の他方の側縁部、すなわち、樹脂パッケージ15と反対側の側縁部に、隣接する樹脂パッケージ15から延出される発光側リードフレーム100aの各アウターリード13aの先端部が嵌まり込む第2切欠き部2をそれぞれ形成している。
【0035】
これにより、図9に示したクリアランスP12が不要となり、発光側リードフレーム100a及び受光側リードフレーム100bの実装密度をさらに向上させることができる。つまり、1フレーム当たりの光結合素子の取れる数が増えるので、製造のコストダウンを図ることができる。
【0036】
図3ないし図5は、第1切欠き部1の種々の形状を示しており、図3は切欠き形状を平面視四角形状とした例、図4は平面視半円弧形状とした例、図5は平面視三角形状(V字形状)とした例を示している。ここで、第1切欠き部1の形状を、図4に示す平面視半円弧形状としてアールを持たせることにより、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【0037】
上記実施の形態1では、対向型光結合素子の製造方法について説明したが、次の参考例1では、平面搭載型光結合素子について説明する。
【0038】
参考例1
図6は、平面搭載型光結合素子の2次トランスファーモールド後の状態を示している。
【0039】
この平面搭載型光結合素子も、上記実施の形態1に示した対向型光結合素子と同様、樹脂パッケージ15に近接させて2次タイバー部4a2,4b2が形成されている。また、このように2次タイバー部4a2,4b2を樹脂パッケージ15に近接させたことによるタイバーカット時のトラブルを防止するため、2次タイバー部4a2,4b2の一方の側縁部、すなわち、樹脂パッケージ15側に対向する側縁部であって、タイバーカット時にパンチにより打ち抜かれる部分(すなわち、インナーリード12a,12bの両サイド)に、それぞれ第1切欠き部1を形成している。
【0040】
このような構造の平面搭載型光結合素子の製造方法は、基本的に対向型光結合素子の製造方法と同じであるが、対向型光結合素子との大きな違いは、同じ(1個の)リードフレーム100cに受光素子と発光素子とを搭載して信号伝達を行っている点である。
【0041】
平面搭載型光結合素子では、対向型のフレームに必要なヘッダ部の折り曲げや、2枚のリードフレームを上下に対向させる必要が無い反面、対向でないため、受光感度が悪く、伝達効率のバラツキが大きくなるデメリットがある。また、平面的なレイアウトであるため、フレームヘッダ11a,11bの大きさが制限されてしまう。
【0042】
そこで、本実施の形態2では、図6に示すように、第2タイバー部4a2の他方の側縁部、すなわち、樹脂パッケージ15と反対側の側縁部と、隣接する樹脂パッケージ15から延出される各アウターリード13bの先端部とをそれぞれ一体に接続(図中、符号3により示す)し、同様に、第2タイバー部4b2の他方の側縁部、すなわち、樹脂パッケージ15と反対側の側縁部と、隣接する樹脂パッケージ15から延出される各アウターリード13aの先端部とをそれぞれ一体に接続(図中、符号4により示す)している。
【0043】
このように、第2タイバー部4a2,4b2と、隣接する樹脂パッケージ15からの各アウターリード13a,13bとを共用することで、リードフレーム100cの実装密度を向上させることができる。つまり、1フレーム当たりの光結合素子の取れる数が増えるので、製造のコストダウンを図ることができる。
【0044】
参考例2
図7及び図8は、上記実施の形態1及び参考例1で説明した第1切欠き部1の部分に、さらなる形状の工夫を行った参考例を示している。
【0045】
すなわち、図7では、タイバーカット時にパンチにより打ち抜かれるタイバー部(実施の形態1ではタイバー部14a,14b、参考例1では1次タイバー部4a1,4b1及び2次タイバー部4a2,4b2)の打ち抜き部分(すなわち、第1切欠き部1に対応する部分のタイバー部の平面)に、パンチの打ち抜き方向に沿ってV溝部5を形成したものである。
【0046】
このようにV溝部を形成することで、タイバーカット時のバリ残りやパンチ磨耗をさらに軽減することができる。
【0047】
また、図8では、タイバーカット時にパンチにより打ち抜かれるタイバー部(実施の形態1ではタイバー部14a,14b、参考例1では1次タイバー部4a1,4b1及び2次タイバー部4a2,4b2)の打ち抜き部分(すなわち、第1切欠き部1に対応する部分のタイバー部の平面)を、コイニングの実施によりリード部分より薄く形成(図中、符号6により示す)したものである。ただし、(a)は、第1切欠き部1に対応する部分のみにコイニングを実施した例、(b)は、隣接するアウターリード13aまたは13b間については、その間全てにコイニングを実施した例を示している。
【0048】
このようにコイニングを実施することで、タイバーカット時のバリ残りやパンチ磨耗を軽減することができる。
【0049】
【発明の効果】
本発明の半導体用リードフレームによれば、 前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置された構成となっている。このように、タイバー部を樹脂パッケージに近接させることで、リードフレームの実装密度を向上させることができる。また、タイバー部を樹脂パッケージに近接させることで、モールド金型の型締め圧を下げることができる。そのため、プレス能力の低い安価なプレスを利用することができるので、製造のコストダウンを図ることができる。
【0050】
また、タイバー部の樹脂パッケージと反対側の側縁部に、隣接する樹脂パッケージから延出される各リードの先端部が嵌まり込む切欠き部を形成している。これにより、この部分のクリアランスが不要となるので、リードフレームの実装密度をさらに向上させることができる。この場合、切欠き部を平面視半円弧形状に形成しておけば、切欠き部にアールを持たせることができるので、リードフレームの抜き金型であるパンチの磨耗を軽減することができる。
【図面の簡単な説明】
【図1】 本発明の半導体用リードフレームの実施の形態1を示す平面図であり、発光側リードフレームと受光側リードフレームとを重ね合わせた状態を示している。
【図2】 (a)は受光側リードフレームの平面図、(b)は発光側リードフレームの平面図である。
【図3】 第1切欠き部の切欠き形状の一例を示す一部拡大した平面図である。
【図4】 第1切欠き部の切欠き形状の他の例を示す一部拡大した平面図である。
【図5】 第1切欠き部の切欠き形状のさらに他の例を示す一部拡大した平面図である。
【図6】 本発明の半導体用リードフレームの参考例1を示す平面図であり、平面搭載型光結合素子の2次トランスファーモールド後の状態を示している。
【図7】 (a)は実施の形態1及び参考例1で説明した第1切欠き部の部分に、さらなる形状の工夫を行った参考例を示す一部拡大した斜視図、(b)はA−A線に沿う拡大断面図である。
【図8】 (a),(b)は、実施の形態1及び参考例1で説明した第1切欠き部の部分に、さらなる形状の工夫を行った他の参考例をそれぞれ示す部分断面図である。
【図9】 従来の2重トランスファーモールドタイプの光結合素子のモールド工程終了時の構造を示す平面図である。
【図10】 完成した対向型光結合素子の構造(代表的な構造)を示す縦断面図である。
【符号の説明】
1 第1切欠き部
2 第2切欠き部
4a1,4b1 1次タイバー部
4a2,4b2 2次タイバー部
5 V溝部
11a,11b フレームヘッダ
12a,12b インナーリード
13a,13b アウターリード
14a,14b タイバー部
15 モールドパッケージ(樹脂パッケージ)
17 発光素子
18 受光素子

Claims (4)

  1. 半導体チップ搭載部と、この半導体チップ搭載部の周辺に所定の間隔で配列されている複数のインナーリードと、これらインナーリードに対応するアウターリードと、各インナーリードと各アウターリードとの間を接続しているタイバー部とを有する半導体用リードフレームにおいて、
    前記リードフレームを樹脂モールドしたとき、任意のモールドパッケージの外側において該パッケージに最も近い位置にあるタイバー部の幅の中に、この任意のモールドパッケージに隣接する別のモールドパッケージから延出されるアウターリードの先端部を設け、該先端部が、前記タイバー部の前記任意のモールドパッケージと反対側の側縁部より、前記任意のモールドパッケージに近い位置に配置されていることを特徴とする半導体用リードフレーム。
  2. 前記タイバー部の前記任意のモールドパッケージと反対側の側縁部に、隣接する前記別のモールドパッケージから延出される各リードの先端部が嵌まり込む切欠き部が形成されていることを特徴とする請求項1に記載の半導体用リードフレーム。
  3. 前記切欠き部が半円弧形状に形成されていることを特徴とする請求項2に記載の半導体用リードフレーム。
  4. 前記タイバー部が、1次モールド用と2次モールド用の2重タイバー構造となっていることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体用リードフレーム。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3872001B2 (ja) * 2002-11-18 2007-01-24 シャープ株式会社 リードフレーム、それを用いた半導体装置の製造方法、それを用いた半導体装置、及び電子機器
JP4369204B2 (ja) * 2003-10-30 2009-11-18 シャープ株式会社 光結合装置用リードフレームの製造方法、この方法により接続されたリードフレーム、およびこのリードフレームを使用した光結合装置の製造方法
US20070029649A1 (en) * 2005-08-08 2007-02-08 Honeywell International Inc. Plastic lead frame with snap-together circuitry
US20070085179A1 (en) * 2005-08-08 2007-04-19 Honeywell International Inc. Automotive plastic lead frame sensor
US7968377B2 (en) * 2005-09-22 2011-06-28 Stats Chippac Ltd. Integrated circuit protruding pad package system
US7943431B2 (en) * 2005-12-02 2011-05-17 Unisem (Mauritius) Holdings Limited Leadless semiconductor package and method of manufacture
TWI320228B (en) 2006-05-04 2010-02-01 A structure of a lead-frame matrix of photoelectron devices
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
CN101458366B (zh) * 2007-12-13 2010-12-01 旭丽电子(广州)有限公司 光耦合器导线架料带
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
CN102403298B (zh) * 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
EP2549531A1 (en) 2011-07-21 2013-01-23 Nxp B.V. Lead frame for semiconductor device
JP2013093418A (ja) * 2011-10-25 2013-05-16 Japan Aviation Electronics Industry Ltd 半導体装置用パッケージの集合体、半導体装置の集合体、半導体装置の製造方法
JP2013197302A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 半導体装置およびその製造方法
US20150268261A1 (en) * 2014-03-18 2015-09-24 Trw Automotive U.S. Llc Circuit mounting apparatus and method using a segmented lead-frame
CN104332451B (zh) * 2014-11-24 2017-02-22 深圳市富美达五金有限公司 一种光耦封装支架

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4026008A (en) * 1972-10-02 1977-05-31 Signetics Corporation Semiconductor lead structure and assembly and method for fabricating same
JPS63115355A (ja) * 1986-11-04 1988-05-19 Matsushita Electric Ind Co Ltd 樹脂封止製品用リ−ドフレ−ム
JPH0595079A (ja) * 1991-10-02 1993-04-16 Ibiden Co Ltd リードフレーム、半導体集積回路搭載用基板及び半導体装置並びにそれらの製造方法
JPH06275764A (ja) * 1993-03-19 1994-09-30 Fujitsu Miyagi Electron:Kk リードフレーム及びそのリードフレームを用いた半導体装置の製造方法
JPH07221245A (ja) 1994-02-01 1995-08-18 Sony Corp 半導体装置用リードフレーム
JP2600616B2 (ja) * 1994-09-08 1997-04-16 日本電気株式会社 光結合装置
JP2928120B2 (ja) * 1995-01-18 1999-08-03 日本電気株式会社 樹脂封止型半導体装置用リードフレームおよび樹脂封止型半導体装置の製造方法
JPH08204101A (ja) 1995-01-25 1996-08-09 Nec Kyushu Ltd 半導体装置用リードフレーム
US6215174B1 (en) * 1997-01-20 2001-04-10 Matsushita Electronics Corporation Lead frame, mold for producing a resin-sealed semiconductor device, resin-sealed semiconductor device using such a lead frame
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
JP2000058733A (ja) * 1998-08-03 2000-02-25 Sony Corp 樹脂封止型半導体装置およびそのリードフレーム
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
DE60002367T2 (de) * 1999-01-13 2004-02-19 Sharp K.K. Fotokoppler
US6355502B1 (en) * 2000-04-25 2002-03-12 National Science Council Semiconductor package and method for making the same
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP2003133484A (ja) * 2001-10-30 2003-05-09 Tokai Rika Co Ltd 半導体装置及びその製造方法
EP1318544A1 (en) * 2001-12-06 2003-06-11 STMicroelectronics S.r.l. Method for manufacturing semiconductor device packages

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