KR20070029585A

KR20070029585A - 집적 회로 장치 및 전자 기기

Info

Publication number: KR20070029585A
Application number: KR1020060086709A
Authority: KR
Inventors: 간지 나또리; 다까시 구마가이
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2005-09-09
Filing date: 2006-09-08
Publication date: 2007-03-14
Also published as: US8081149B2; TW200715572A; JP4665677B2; US20120120049A1; TWI336525B; KR100767158B1; US8339352B2; JP2007073893A; US20070057896A1

Abstract

외장 부품에 의존하지 않고, 주로 유저가 설정하는 조정 데이터를 내부 기억하고, 회로 면적의 축소나 설계의 효율화를 실현할 수 있는 집적 회로 장치를 제공한다. 집적 회로 장치(10)는, 집적 회로 장치의 긴 변을 따라 배치되는 제1~제N 회로 블록(N은 2 이상의 정수)(CB1~CBN)을 포함한다. 제1~제N 회로 블록(CB1~CBN)의 1개는 로직 회로 블록(LB)이고, 다른 1개는 기억되는 데이터의 적어도 일부가 유저에 의해 프로그램 가능한 프로그래머블 ROM 블록(20)이다. 로직 회로 블록(LB)과, 프로그래머블 ROM 블록(20)은, 제1 방향 D1을 따라 인접하여 배치되어 이루어진다. 그리고, 프로그래머블 ROM 블록(20)에 기억된 정보의 적어도 일부가, 로직 회로 블록(LB)에 공급된다.

메모리 셀, ROM, 표시 패널, 계조 전압

Description

집적 회로 장치 및 전자 기기{INTEGRATED CIRCUIT DEVICE, AND ELECTRONIC INSTRUMENT}

도 1은 본 실시 형태의 집적 회로 장치의 구성예를 도시하는 도면.

도 2는 다양한 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예를 도시하는 도면.

도 3의 (A) 및 (B)는 본 실시 형태의 집적 회로 장치의 평면 레이아웃 예를 도시하는 도면.

도 4의 (A) 및 (B)는 집적 회로 장치의 단면도의 예를 도시하는 도면.

도 5는 도 3의 (A)에 도시하는 회로 블록 중, 프로그래머블 ROM, 로직 회로 및 계조 전압 생성 회로의 관계를 도시하는 블록도.

도 6의 (A), (B) 및 (C)는 도 5의 회로에 의해 조정되는 계조 전압을 도시하는 특성도.

도 7은 전기 광학 장치를 포함하는 표시 장치의 구성예의 블록도.

도 8은 집적 회로 장치 내의 프로그래머블 ROM 블록의 레이아웃을 도시하는 도면．

도 9는 도 8에 대한 비교예의 레이아웃을 도시하는 도면．

도 10은 프로그래머블 ROM 내에 배치되는 단층 게이트의 메모리 셀의 평면 도.

도 11은 도 10에 도시하는 메모리 셀의 등가 회로도.

도 12는 도 10의 A-A' 단면을 도시하며, 메모리 셀에서의 프로그램(기입) 원리를 도시하는 도면．

도 13은 프로그램 후의 기입/판독 트랜지스터의 임계치의 추이를 설명하는 도면.

도 14는 도 10의 B-B' 단면을 도시하며, 메모리 셀에서의 소거 원리를 도시하는 도면.

도 15는 소거 후의 기입/판독 트랜지스터의 임계치의 추이를 설명하는 도면.

도 16은 도 10의 A-A' 단면을 도시하며, 기입 상태의 메모리 셀로부터의 데이터 판독 원리를 도시하는 도면．

도 17은 도 10의 A-A' 단면을 도시하며, 소거 상태의 메모리 셀로부터의 데이터 판독 원리를 도시하는 도면．

도 18은 프로그래머블 ROM의 메모리 어레이 블록의 평면도.

도 19는 인접하는 2개의 메모리 셀의 평면도.

도 20은 도 19의 C-C' 단면도.

도 21은 도 20의 변형예를 도시하는 도면.

도 22는 프로그래머블 ROM의 블록도.

도 23은 프로그래머블 ROM 전체의 평면적 레이아웃을 도시하는 도면.

도 24의 (A) 및 (B)는 전자 기기의 구성예를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

CB1~CBN : 제1~제N 회로 블록

10 : 집적 회로 장치

12 : 출력측 I/F 영역

14 : 입력측 I/F 영역

20 : 프로그래머블 ROM

200 : 메모리 어레이 블록

202 : 컨트롤 회로 블록

210 : 컨트롤 게이트 부분

220 : 기입/판독 트랜지스터

230 : 소거 트랜지스터

240 : 트랜스퍼 게이트

250 : 메인 워드선·컨트롤 게이트선 드라이버 영역

260 : 메모리 셀 영역

270 : 서브 워드선 디코더 영역

280 : P형 링

300 : 전원 회로

302 : 컨트롤 회로

304 : X 프리 디코더

306 : Y 프리 디코더

308 : 센스 앰프 회로

310 : 데이터 출력 회로

312 : 프로그램 드라이버

314 : 데이터 입력 회로

318 : 인풋/아웃풋 버퍼

BL : 비트선

CG(NDU) : 컨트롤 게이트

FG : 플로팅 게이트

LB : 로직 회로(게이트 어레이)

MC : 메모리 셀

NWEL1 : 고리 형상 N형 웰

NWEL2 : 띠 형상 N형 웰

PB : 전원 회로 블록

PWEL : P형 웰

Xfer(P) : 트랜스퍼 게이트의 PMOS

Xfer(N) : 트랜스퍼 게이트의 NMOS

WL : 워드선

[특허 문헌1] 일본 특개2001-222249호 공보

[특허 문헌2] 일본 특개소63-166274호 공보

본 발명은, 집적 회로 장치 및 전자 기기에 관한 것이다．

액정 패널 등의 표시 패널을 구동하는 집적 회로 장치로서 표시 드라이버(LCD 드라이버)가 있다. 이 표시 드라이버에서는, 저비용화를 위해 칩 사이즈의 축소가 요구된다.

그러나, 휴대 전화기 등에 삽입되는 표시 패널의 크기는 거의 일정하다. 따라서, 미세 프로세스를 채용하여, 표시 드라이버의 집적 회로 장치를 단순하게 수축하여 칩 사이즈를 축소하려고 하면, 실장이 곤란해지는 등의 문제를 초래한다.

또한, 유저가 표시 드라이버를 액정 패널에 실장하여 표시 장치를 제조하는 데 있어서, 표시 드라이버측에서 다양한 조정이 필요하다. 예를 들면, 표시 드라이버를 패널의 사양(아몰퍼스 TFT, 저온 폴리실리콘 TFT, QCIF, QVGA, VGA 등)이나 구동 조건의 사양에 맞추는 조정이나, 혹은 패널 사이의 표시 특성에 변동이 없도록 조정하는 것이다. IC 메이커측에서도, IC 검사 시에, 발진 주파수, 출력 전압의 조정이나, 용장 메모리에의 절환 등이 필요해지고 있다.

종래에는, 유저측의 조정은, 외장의 E²PROM(ELECTRICAL ERASABLE P　ROGRAMABLE READ ONLY MEMORY), 외장의 트리머 저항(가변 저항)에 의해 행해졌다. IC 메이커측에서의 용장 메모리에의 절환 등은, 집적 회로 장치 내에 형성한 퓨즈 소자의 용단에 의해 행해졌다.

그러나, 부품의 외장 작업은 유저에게 있어서 번잡하여, 트리머 저항은 비싸고 사이즈도 커서, 고장나기 쉽다는 결점도 있다. IC 메이커측에 있어서도, 퓨즈 소자의 절단, 그 후의 동작 확인의 작업도 번잡하다.

여기서, 2층의 게이트를 필요로 하는 스택 게이트형의 불휘성 기억 장치와 비교하여, 간이한 제조 공정으로, 또한 저렴한 코스트로 제조할 수 있는 불휘발성 기억 장치로서, 특허 문헌2에 기재된 불휘발성 기억 장치가 제안되어 있다. 특허 문헌2에 기재된 불휘발성 기억 장치는, 컨트롤 게이트가 반도체층 내의 N형의 불순물 영역으로서, 플로팅 게이트 전극이, 1층의 폴리실리콘층 등의 도전층으로 이루어진다(이하, 「단층 게이트형의 불휘발성 기억 장치」라고도 함). 이러한 단층 게이트형의 불휘발성 기억 장치는, 게이트 전극을 적층할 필요가 없기 때문에, 통상의 CMOS 트랜지스터의 프로세스와 마찬가지로 하여 형성할 수 있다．

본 발명은, 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은, 외장 부품이나 퓨즈 소자를 불필요하게 할 수 있고, 주로 유저가 설정하는 조정 데이터를 내부 기억하고, 또한, 회로 면적의 축소나 설계의 효율화를 실현할 수 있는 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공하는 데 있다.

(1) 본 발명은, 집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부 터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에, 상기 제1 방향을 따라 배치되는 제1~제N 회로 블록(N은 2 이상의 정수)을 포함하고,

상기 제1~제N 회로 블록의 1개는 로직 회로 블록이고,

상기 제1~제N 회로 블록의 다른 1개는, 기억되는 데이터의 적어도 일부가 유저에 의해 프로그램 가능한 프로그래머블 ROM 블록이며,

상기 로직 회로 블록과, 상기 프로그래머블 ROM 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 적어도 일부가, 상기 로직 회로 블록에 공급되는 집적 회로 장치에 관계된다.

본 발명에서는, 제1~제N 회로 블록이 제1 방향을 따라 배치되고, 이 제1~제N 회로 블록이, 로직 회로 블록과 프로그래머블 ROM 블록을 포함한다. 그리고, 로직 회로 블록과 프로그래머블 ROM 블록이, 제1 방향을 따라 배치된다. 이것에 의하면, 로직 회로 블록과 프로그래머블 ROM 블록을, 제2 방향을 따라 배치하는 경우에 비교하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다． 즉, 가늘고 길게 설계하는 것이 가능한 집적 회로 장치를 제공할 수 있다. 또한, 제1~제N 회로 블록에 포함되는 프로그래머블 ROM에 조정 데이터를 기억시킴으로써, 외장 부품이나 퓨즈 소자는 불필요하게 된다. 또한, 로직 회로 블록과 프로그래머블 ROM 블록을 인접하여 배치함으로써, 프로그래머블 ROM 블록으로부터의 신호선을, 숏패스로 로직 회로 블록에 접속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다. 또한, 회로 구성 등이 변화된 경우에도, 그 영향이 다 른 회로 블록에 미치는 것을 방지할 수 있어, 설계의 효율화가 가능하다.

(2) 또한, 본 발명에서는, 상기 제1~제N 회로 블록의 또 다른 1개는, 전원 회로 블록이고,

상기 프로그래머블 ROM 블록은, 상기 로직 회로 블록과 상기 전원 회로 블록 사이에 배치되어 이루어지고,

상기 프로그래머블 ROM 블록과, 상기 전원 회로 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 일부가, 상기 전원 회로 블록에 공급되어도 된다.

이와 같이 하면, 프로그래머블 ROM 블록으로부터의 신호선을, 숏패스로 전원 회로 블록에 접속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다．

(3) 본 발명은, 집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에, 상기 제1 방향을 따라 배치되는 제1~제N 회로 블록(N은 2 이상의 정수)을 포함하고,

상기 제1~제N 회로 블록의 1개는 전원 회로 블록이고,

상기 전원 회로 블록과, 상기 프로그래머블 ROM 블록은, 상기 제1 방향을 따 라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 적어도 일부가, 상기 전원 회로 블록에 공급되는 집적 회로 장치에 관한 것이다．

본 발명에서는, 제1~제N 회로 블록이 제1 방향을 따라 배치되고, 이 제1~제N 회로 블록이, 전원 회로 블록과 프로그래머블 ROM 블록을 포함한다. 그리고, 전원 회로 블록과 프로그래머블 ROM 블록이, 제1 방향을 따라 배치된다. 이것에 의하면, 전원 회로 블록과 프로그래머블 ROM 블록을, 제2 방향을 따라 배치하는 경우에 비교하여, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있다． 즉, 가늘고 길게 설계하는 것이 가능한 집적 회로 장치를 제공할 수 있다. 또한, 제1~제N 회로 블록에 포함되는 프로그래머블 ROM에 조정 데이터를 기억시킴으로써, 외장 부품이나 퓨즈 소자는 불필요하게 된다. 또한, 전원 회로 블록과 프로그래머블 ROM 블록을 인접하여 배치함으로써, 프로그래머블 ROM 블록으로부터의 신호선을, 숏패스로 전원 회로 블록에 접속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다． 또한, 회로 구성 등이 변화된 경우에도, 그 영향이 다른 회로 블록에 미치는 것을 방지할 수 있어, 설계의 효율화가 가능하다.

(4) 또한, 본 발명에서는, 상기 프로그래머블 ROM 블록은,

데이터를 저장하는 복수의 메모리 셀이 배열된 메모리 어레이 블록과, 상기 복수의 메모리 셀로부터, 데이터를 판독 제어하는 컨트롤 회로 블록을 포함하고 있어도 된다.

(5) 또한, 본 발명에서는, 상기 복수의 메모리 셀의 각각은, 반도체 기판에 형성된 기입/판독 트랜지스터 및 소거 트랜지스터의 각 게이트에 공용되는 플로팅 게이트를 갖고, 상기 플로팅 게이트가, 상기 반도체 기판에 형성된 불순물층으로 이루어지는 컨트롤 게이트와 절연층을 개재하여 대향한 단층 게이트 구조이어도 된다.

이와 같이, 소거 트랜지스터와 기입/판독 트랜지스터를 나눔으로써, 동일 트랜지스터에서 소거·기입·판독을 하는 경우와 비교하여, 비교적 고전압인 소거 전압에 대한 내압을 향상시킬 수 있다.

(6) 또한, 본 발명에서는, 상기 복수의 메모리 셀이 형성되는 웰 영역은 트리플 웰 구조이고,

상기 반도체 기판을 제1 도전형으로 했을 때, 상기 웰 영역은, 상기 반도체 기판에 형성되는 제2 도전형의 심층 웰과, 상기 제2 도전형의 심층 웰 상에 형성된 제1 도전형의 표층 웰과, 상기 제2 도전형의 심층 웰 상에서 상기 제1 도전형의 표층 웰을 둘러싸는 제2 도전형의 고리 형상 표층 웰과, 상기 제1 도전형의 표층 웰 및 상기 제2 도전형의 고리 형상 표층 웰에 형성된 최표층 불순물 영역을 가져도 된다.

제1 도전형의 표층 웰을 제2 도전형의 고리 형상 표층 웰로 둘러싸고, 그들의 하층에 제2 도전형의 심층 웰을 배치함으로써, 제1 도전형의 표층 웰을 반도체 기판으로부터 전기적으로 분리할 수 있어, 양자를 서로 다른 전위로 설정하는 것이 가능해진다．

(7) 또한, 본 발명에서는, 상기 복수의 메모리 셀에 접속되는 비트선은, 상 기 프로그래머블 ROM 블록 내에서, 상기 제1 방향을 따라 연장되어 이루어지고,

상기 복수의 메모리 셀에 접속되는 워드선은, 상기 프로그래머블 ROM 블록 내에서, 상기 제2 방향을 따라 연장되어 있어도 된다.

이것에 의하면, 메모리 셀에 접속된 워드선은, 집적 회로 장치의 짧은 변 방향(제2 방향)을 따라 연장되기 때문에, 워드선의 개수를 긴 변 방향(제1 방향)으로 늘림으로써, 프로그래머블 ROM의 기억 용량을 증대시킬 수 있다. 즉, 집적 회로 장치의 짧은 변 방향(제2 방향)의 치수를 넓히지 않고, 프로그래머블 ROM의 기억 용량을 늘릴 수 있다. 그 때문에, 집적 회로 장치의 제2 방향에서의 폭을 작게 할 수 있어, 슬림한 가늘고 긴 집적 회로 장치를 제공할 수 있다. 또한, 비트선이 긴 변 방향(제1 방향)을 따라 연장되기 때문에, 데이터 출력 방향은 제1 방향으로 되고, 데이터 신호는, 제1 방향을 따라 배치된 다른 회로 블록에 공급하기 쉬워진다. 그 때문에, 배선의 우회를 피하여 조정 데이터를 숏패스로 다른 회로 블록에 공급할 수 있다.

(8) 또한, 본 발명에서는, 상기 컨트롤 회로 블록과, 상기 메모리 어레이 블록은, 상기 제1 방향을 따라 인접하여 배치되어 있어도 된다.

이것에 의하면, 데이터 출력 방향은 제1 방향으로 되고, 데이터 신호는, 제1 방향을 따라 배치된 다른 회로 블록에 공급하기 쉬워진다. 그 때문에, 배선의 우회를 피하여 조정 데이터를 숏패스로 다른 회로 블록에 공급할 수 있다.

(9) 또한, 본 발명에서는, 상기 컨트롤 회로 블록은, 상기 로직 회로 블록과 상기 메모리 어레이 블록 사이에, 상기 로직 회로 블록과 인접하도록 배치되어 있 어도 된다．

이것에 의하면, 배선의 우회를 피해, 프로그래머블 ROM 블록으로부터의 데이터를 숏패스로 로직 회로 블록에 공급할 수 있다．

(10) 또한, 본 발명에서는 상기 컨트롤 회로 블록은, 상기 전원 회로 블록과 상기 메모리 어레이 블록 사이에, 상기 전원 회로 블록과 인접하도록 배치되어 있어도 된다．

이것에 의하면, 배선의 우회를 피해, 프로그래머블 ROM 블록으로부터의 데이터를 숏패스로 전원 회로 블록에 공급할 수 있다．

(11) 또한, 본 발명에서는, 상기 집적 회로 장치는, 표시 드라이버이고,

상기 프로그래머블 ROM 블록에 기억되는 데이터는, 상기 표시 드라이버의 조정에 필요한 표시 드라이버 조정 데이터이어도 된다.

(12) 또한, 본 발명에서는, 상기 표시 드라이버 조정 데이터는, 패널 전압을 조정하는 조정 데이터이어도 된다.

(13) 또한, 본 발명에서는, 상기 제1~제N 회로 블록은, 계조 전압 생성 회로 블록을 더 포함하고,

상기 표시 드라이버 조정 데이터는, 상기 계조 전압을 조정하는 조정 데이터이어도 된다.

(14) 또한, 본 발명에서는, 상기 표시 드라이버 조정 데이터는, 주어진 타이밍을 조정하는 조정 데이터이어도 된다．

(15) 또한, 본 발명에서는, 상기 표시 드라이버 조정 데이터는, 상기 집적 회로 장치의 기동 시퀀스 설정을 조정하는 조정 데이터이어도 된다.

(16) 또한, 본 발명에서는, 상기 제1~제N 회로 블록의 상기 제2 방향측에 배치된, 상기 제4 변을 따라 연장되는 제1 인터페이스 영역과,

상기 제1~제N 회로 블록의 상기 제2 방향과는 반대측에 배치된, 상기 제2 변을 따라 연장되는 제2 인터페이스 영역을 포함하고 있어도 된다.

(17)또한, 본 발명은, 상기의 어느 하나에 기재된 집적 회로 장치와,

상기 집적 회로 장치에 의해 구동되는 표시 패널

을 포함하는 전자 기기에 관련된다.

<실시 형태>

이하, 본 발명의 적합한 실시 형태에 대해 상세히 설명한다. 또한 이하에 설명하는 본 실시 형태는 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니며, 본 실시 형태에서 설명되는 구성의 모두가 본 발명의 해결 수단으로서 필수적이라고는 할 수 없다.

1.집적 회로 장치의 구성

본 실시 형태의 집적 회로 장치(10)의 구성예를 도 1에 도시한다. 본 실시 형태에서는, 집적 회로 장치(10)의 짧은 변인 제1 변 SD1로부터 대향하는 제3 변 SD3에 향하는 방향을 제1 방향 D1로 하고, D1의 반대 방향을 제3 방향 D3으로 하고 있다. 또한 집적 회로 장치(10)의 긴 변인 제2 변 SD2로부터 대향하는 제4 변 SD4를 향하는 방향을 제2 방향 D2로 하고, D2의 반대 방향을 제4 방향 D4로 하고 있다. 또한, 도 1에서는 집적 회로 장치(10)의 좌변이 제1 변 SD1이고, 우변이 제3 변 SD3로 되어 있지만, 좌변이 제3 변 SD3이고, 우변이 제1 변 SD1이어도 된다．

도 1에 도시하는 바와 같이 본 실시 형태의 집적 회로 장치(10)는, D1 방향을 따라(집적 회로 장치(10)의 긴 변을 따라) 배치되는 제1~제N 회로 블록(CB1~CBN)(N은 2 이상의 정수)을 포함한다. 본 실시 형태에서는 회로 블록(CB1~CBN)이 D1 방향으로 배열되어 있다. 제1~제N 회로 블록(CB1~CBN)의 상세에 대해서는 후술한다.

또한 집적 회로 장치(10)는, 제1~제N 회로 블록(CB1~CBN)의 D2 방향측에 변 SD4를 따라 형성되는 출력측 I/F 영역(12)(광의로는 제1 인터페이스 영역)을 포함한다. 또한 제1~제N 회로 블록(CB1~CBN)의 D4 방향측(D2 방향과는 반대측)에 변 SD2를 따라 형성되는 입력측 I/F 영역(14)(광의로는 제2 인터페이스 영역)을 포함한다. 보다 구체적으로는, 출력측 I/F 영역(12)(제1 인터페이스 영역)은, 회로 블록(CB1~CBN)의 D2 방향측에, 예를 들면 다른 회로 블록 등을 통하지 않고 배치된다. 또한 입력측 I/F 영역(14)(제2 인터페이스 영역)은, 회로 블록(CB1~CBN)의 D4 방향측에, 예를 들면 다른 회로 블록 등을 통하지 않고 배치된다. 또한 집적 회로 장치(10)를 IP(Intellectual Property) 코어로서 이용하여 다른 집적 회로 장치에 조립하는 경우 등에는, I/F 영역(12, 14) 중 적어도 한쪽을 형성하지 않는 구성으로 할 수도 있다.

출력측(표시 패널측) I/F 영역(12)은, 표시 패널과의 인터페이스로 되는 영역으로서, 패드나, 패드에 접속되는 출력용 트랜지스터, 보호 소자 등의 다양한 소자를 포함한다. 또한 표시 패널이 터치 패널인 경우 등에는, 입력용 트랜지스터를 포함해도 된다．

입력측(호스트측) I/F 영역(14)은, 호스트(MPU, 화상 처리 컨트롤러, 베이스밴드 엔진)와의 인터페이스로 되는 영역으로서, 패드나, 패드에 접속되는 입력용(입출력용) 트랜지스터, 출력용 트랜지스터, 보호 소자 등의 다양한 소자를 포함할 수 있다.

또한, 짧은 변인 변 SD1, SD3을 따른 출력측 또는 입력측 I/F 영역을 형성하도록 해도 된다．

또한 제1~제N 회로 블록(CB1~CBN)은, 적어도 2개(혹은 3개)의 서로 다른 회로 블록(서로 다른 기능을 갖는 회로 블록)을 포함할 수 있다. 집적 회로 장치(10)가 표시 드라이버인 본 실시 형태에서는, 프로그래머블 ROM 블록은 필수적이며, 그 프로그래머블 ROM 블록으로부터의 데이터의 행선지인 로직 회로(광의로는 게이트 어레이 블록) 및 전원 회로 블록 중 적어도 하나가 필수적이다.

예를 들면 도 2에 다양한 타입의 표시 드라이버와 그것이 내장하는 회로 블록의 예를 도시한다. 메모리(RAM) 내장의 아몰퍼스 TFT(Thin Film Transistor) 패널용 표시 드라이버에서는, 회로 블록(CB1~CBN)은, 프로그래머블 ROM 블록의 이외에, 표시 메모리, 데이터 드라이버(소스 드라이버), 주사 드라이버(게이트 드라이버, 로직 회로(게이트 어레이 회로), 계조 전압 생성 회로(γ 보정 회로), 전원 회로의 블록을 포함한다. 한편, 메모리 내장의 저온 폴리실리콘(LTPS) TFT 패널용 표시 드라이버에서는, 주사 드라이버를 글래스 기판에 형성할 수 있기 때문에, 주사 드라이버의 블록을 생략할 수 있다. 또한 메모리 비내장의 아몰퍼스 TFT 패널 용에서는, 메모리의 블록을 생략할 수 있고, 메모리 비내장의 저온 폴리실리콘 TFT 패널용에서는, 메모리 및 주사 드라이버의 블록을 생략할 수 있다. 또한 CSTN(Collar Super Twisted Nematic) 패널, TFD(Thin Film Diode) 패널용에서는, 계조 전압 생성 회로의 블록을 생략할 수 있다.

도 3의 (A) 및 (B)에 본 실시 형태의 표시 드라이버의 집적 회로 장치(10)의 평면 레이아웃의 예를 도시하는. 도 3의 (A) 및 (B)는, 메모리 내장의 아몰퍼스 TFT　패널용의 예이고, 도 3의 (A)는 예를 들면 QCIF, 32 계조용의 표시 드라이버를 타겟으로 하고, 도 3의 (B)는 QVGA, 64 계조용의 표시 드라이버를 타겟으로 하고 있다．

도 3의 (A)에서는, 프로그래머블 ROM(20)은, 전원 회로(PB) 및 로직 회로(LB)의 사이에 있다. 환언하면, 프로그래머블 ROM(20)은, D1 방향에서 전원 회로 PB 및 로직 회로(LB)의 각 블록에 인접하고 있다. 개개의 회로 블록에 주목하면, 로직 회로 블록(LB)과 프로그래머블 ROM(20)은, 제1 방향을 따라(집적 회로 장치(10)의 긴 변을 따라) 인접하여 배치되어 있고, 전원 회로 블록 PB와 프로그래머블 ROM(20)은, 제1 방향을 따라(집적 회로 장치(10)의 긴 변을 따라) 배치되어 있다고 말할 수 있다.

한편, 도 3의 (B)에서는, 프로그래머블 ROM(20)의 블록은, D1 방향에서 전원 회로 PB의 블록에 인접하고 있다.

이 이유는, 프로그래머블 ROM(20)으로부터 판독되는 데이터의 주된 행선지가, 전원 회로(PB) 및/또는 로직 회로(LB)이기 때문이다. 즉, 프로그래머블 ROM(20)으로부터의 데이터를 숏패스로 전원 회로(PB) 및/또는 로직 회로(LB)에 공급할 수 있다. 이 취지에 의하면, 본 발명에서 프로그래머블 ROM(20)의 배치가 이것에 한정되지 않는 것은 분명하다. 즉, 본 발명에서는, 프로그래머블 ROM(20)은, 집적 회로 장치(10)의 긴 변을 따라, 전원 회로 PB의 양측의 어느 한쪽에 배치될 수 있다. 또한, 프로그래머블 ROM(20)은, 집적 회로 장치(10)의 긴 변을 따라, 로직 회로 블록(LB)의 양측의 어느 한쪽에 배치될 수 있다. 예를 들면, 본 실시예의 변형예로서 프로그래머블 ROM(20)은, 도 3의 (B)에서, 주사 드라이버 SB1과 전원 회로 PB 사이에 배치되어도 된다. 혹은, 프로그래머블 ROM(20)은, 도 3의 (B)에서, 로직 회로 블록(LB)과 주사 드라이버 SB2 사이에 배치되어 있어도 된다． 또한, 프로그래머블　ROM(20)으로부터 판독되는 데이터에 대해서는 후술한다.

도 3의 (A) 및 (B)에서는, 전술한 3개의 블록 이외에, 표시 데이터가 기억되는 메모리 MB1~MB4와, 그 각 메모리에 인접하여 배치되는 데이터 드라이버 DB1~DB4와, 계조 전압 생성 회로 GB와, 1 또는 2개의 주사 드라이버 SB(또는 SB1,　SB2)를 포함한다.

도 3의 (A)의 레이아웃 배치에 따르면, 메모리 블록 MB1과 MB2나, MB3과 MB4 사이에서, 컬럼 어드레스 디코더를 공용할 수 있다고 하는 이점이 있다. 한편, 도 3의 (B)의 레이아웃 배치에 따르면, 데이터 드라이버 블록 DB1~DB4로부터 출력측 I/F 영역(12)에의 데이터 신호 출력선의 배선 피치를 균등화할 수 있어, 배선 효율을 향상할 수 있다는 이점이 있다.

또한 본 실시 형태의 집적 회로 장치(10)의 레이아웃 배치는, 프로그래머블 ROM(20)의 블록이, D1 방향에서 로직 회로(LB) 및/또는 전원 회로(PB)에 인접하고 있는 한, 도 3의 (A) 및 (B)에 한정되지 않는다. 또한 회로 블록(CB1~CBN)과 출력측 I/F 영역(12)이나 입력측 I/F 영역(14) 사이에, D2 방향에서의 폭이 매우 좁은 회로 블록(WB 이하의 가늘고 긴 회로 블록)을 형성해도 된다． 또한 회로 블록(CB1~CBN)이, D2 방향에 다단으로 배열한 회로 블록을 포함해도 된다． 예를 들면 주사 드라이버 회로와 전원 회로를 1개의 회로 블록으로 한 구성으로 해도 된다.

도 4의 (A)에 본 실시 형태의 집적 회로 장치(10)의 D2 방향을 따른 단면도의 예를 도시한다. 여기서 W1, WB, W2는, 각각, 출력측 I/F 영역(12), 회로 블록(CB1~CBN), 입력측 I/F 영역(14)의 D2 방향에서의 폭이다. 또한 W는 집적 회로 장치(10)의 D2 방향에서의 폭이다.

본 실시 형태에서는 도 4의 (A)에 도시하는 바와 같이, D2 방향에서, 회로 블록(CB1~CBN)과 출력측, 입력측 I/F 영역(12, 14) 사이에 다른 회로 블록이 개재되지 않은 구성으로 할 수 있다. 따라서, W1+WB+W2≤W<W1+2×WB+W2로 할 수 있고, 가늘고 긴 집적 회로 장치를 실현할 수 있다. 구체적으로는, D2 방향에서의 폭 W는 W<2mm로 할 수 있고, 더 구체적으로는 W<1.5mm로 할 수 있다. 또한 칩의 검사나 마운팅을 고려하면, W>0.9mm인 것이 바람직하다. 또한 긴 변 방향에서의 길이 LD(도 3의 (A) 및 (B) 참조)는, 15mm<LD<27mm로 할 수 있다. 또한 칩 형상비 SP=LD/W는, SP>10로 할 수 있고, 더 구체적으로는 SP>12로 할 수 있다.

또한 회로 블록(CB1~CBN) 각각의 D2 방향에서의 폭은, 예를 들면 동일한 폭 으로 통일할 수 있다. 이 경우, 각 회로 블록의 폭은, 실질적으로 동일하면 되고, 예를 들면 수㎛~20㎛(수십㎛) 정도의 차이는 허용 범위 내이다. 또한 회로 블록(CB1~CBN) 중에, 폭이 서로 다른 회로 블록이 존재하는 경우에는, 폭 WB는, 회로 블록(CB1~CBN)의 폭 중의 최대폭으로 할 수 있다．

도 4의 (B)는, 2 이상의 복수의 회로 블록이 D2 방향을 따라 배치되는 비교예를 도시한다. 또한 D2 방향에서, 회로 블록 사이나, 회로 블록과 I/F 영역 사이에 배선 영역이 형성된다. 따라서 집적 회로 장치(500)의 D2 방향(짧은 변 방향)에서의 폭 W가 커져서, 슬림한 가늘고 긴 칩을 실현할 수 없다. 따라서 미세 프로세스를 이용하여 칩을 슈링크해도, D1 방향(긴 변 방향)에서의 길이 LD도 짧아지게 되어, 출력 피치가 협 피치로 되기 때문에, 실장의 곤란화를 초래한다.

이에 반하여 본 실시 형태에서는 도 1에 도시하는 바와 같이 복수의 회로 블록(CB1~CBN)이 D1 방향을 따라 배치된다. 또한 도 4의 (A)에 도시하는 바와 같이, 패드(범프) 하에 트랜지스터(회로 소자)를 배치할 수 있다(능동면 범프). 또한 회로 블록 내의 배선인 로컬 배선보다 상층(패드보다도 하층)에서 형성되는 글로벌 배선에 의해, 회로 블록 사이나, 회로 블록과 I/F 영역 간 등에서의 신호선을 형성할 수 있다. 따라서, 집적 회로 장치(10)의 D1 방향에서의 길이 LD를 유지한 채로, D2 방향에서의 폭 W를 좁게 할 수 있어, 초슬림한 가늘고 긴 칩을 실현할 수 있다. 이 결과, 출력 피치를 예를 들면 22㎛ 이상으로 유지할 수 있어, 실장을 용이화할 수 있다.

또한 본 실시 형태에서는 복수의 회로 블록(CB1~CBN)이 D1 방향을 따라 배치 되기 때문에, 제품의 사양 변경 등에 용이하게 대응할 수 있다. 즉 공통의 플랫폼을 이용하여 다양한 사양의 제품을 설계할 수 있기 때문에, 설계 효율을 향상할 수 있다. 예를 들면 도 3의 (A) 및 (B)에서, 표시 패널의 화소 수나 계조 수가 증감한 경우에도, 메모리 블록이나 데이터 드라이버 블록의 블록 수나, 1 수평 주사 기간에서의 화상 데이터의 판독 횟수 등을 증감하는 것만으로 대응할 수 있다. 또한 도 3의 (A) 및 (B)는 메모리 내장의 아몰퍼스 TFT 패널용의 예이지만, 메모리 내장의 저온 폴리실리콘 TFT 패널용의 제품을 개발하는 경우에는, 회로 블록(CB1~CBN) 중으로부터 주사 드라이버 블록을 제거하기만 하면 된다. 또한 메모리 비내장의 제품을 개발하는 경우에는, 메모리 블록을 제거하기만 하면 된다. 그리고 이와 같이 사양에 맞추어 회로 블록을 제거해도, 본 실시 형태에서는, 그것이 다른 회로 블록에 미치는 영향을 최소한으로 억제할 수 있어, 설계 효율을 향상할 수 있다.

또한 본 실시 형태에서는, 각 회로 블록(CB1~CBN)의 D2 방향에서의 폭(높이)을, 예를 들면 데이터 드라이버 블록이나 메모리 블록의 폭(높이)으로 통일할 수 있다. 그리고 각 회로 블록의 트랜지스터 수가 증감한 경우에는, 각 회로 블록의 D1 방향에서의 길이를 증감함으로써 조정할 수 있기 때문에, 설계를 더 효율화할 수 있다. 예를 들면 도 3의 (A) 및 (B)에서, 계조 전압 생성 회로 블록이나 전원 회로 블록의 구성이 변경으로 되고, 트랜지스터 수가 증감한 경우에도, 계조 전압 생성 회로 블록이나 전원 회로 블록의 D1 방향에서의 길이를 증감함으로써 대응할 수 있다.

2. 프로그래머블 ROM의 데이터

2.1. 계조 전압 데이터

본 실시 형태의 집적 회로 장치에서는, 프로그래머블 ROM(20)에 기억되는 데이터는, 계조 전압을 조정하는 조정 데이터이어도 된다. 그리고, 계조 전압 생성 회로(γ 보정 회로)는, 프로그래머블 ROM(20)에 기억된 조정 데이터에 기초하여, 계조 전압을 생성한다. 이하, 계조 전압 생성 회로(γ 보정 회로)의 동작에 대해 설명한다.

도 5는, 도 3의 (A)에 도시하는 회로 블록 중, 프로그래머블 ROM(20), 로직 회로(LB) 및 계조 전압 생성 회로(γ 보정 회로) GB를 나타내고 있다.

프로그래머블 ROM(20)에는, 계조 전압을 조정하기 위한 조정 데이터가, 예를 들면 유저(표시 장치 제조 메이커)에 의해 입력된다. 조정 레지스터(126)는, 로직 회로(LB) 내에 형성되어 있다. 조정 레지스터(126)는, 계조 전압을 조정 가능한 다양한 설정 데이터를 설정할 수 있다． 프로그래머블 ROM(20)에 기억된 조정 데이터를 조정 레지스터(126)에 읽어냄으로써 설정 데이터가 출력된다. 조정 레지스터(126)로부터 판독된 설정 데이터가, 계조 전압 생성 회로 GB에 공급된다.

계조 전압 생성 회로 GB는, 선택용 전압 생성 회로(122)와, 계조 전압 선택 회로(124)를 갖는다. 선택용 전압 생성 회로(122)(전압 분할 회로)는, 전원 회로 PB에서 생성된 고전압의 전원 전압 VDDH, VSSH에 기초하여, 선택용 전압을 출력한다. 구체적으로는 선택용 전압 생성 회로(122)는, 직렬로 접속된 복수의 저항 소자를 갖는 래더 저항 회로를 포함한다. 그리고 VDDH, VSSH를, 이 래더 저항 회로에 의해 분할한 전압을, 선택용 전압으로서 출력한다. 계조 전압 선택 회로(124) 는, 조정 레지스터(126)로부터 공급된 계조 특성의 설정 데이터에 기초하여, 선택용 전압 중으로부터, 예를 들면 64 계조의 경우에는 64개의 전압을 선택하여, 계조 전압 V0~V63으로서 출력한다. 이와 같이 하면 표시 패널에 따른 최적의 계조 특성(γ 보정 특성)의 계조 전압을 생성할 수 있다.

조정 레지스터(126)는, 진폭 조정 레지스터(130), 기울기 조정 레지스터(132), 미세 조정 레지스터(134)를 포함하고 있어도 된다. 진폭 조정 레지스터(130), 기울기 조정 레지스터(132), 미세 조정 레지스터(134)에는, 계조 특성의 데이터가 설정되어 있다.

예를 들면, 프로그래머블 ROM(20)에 기억된 5비트의 설정 데이터를 진폭 조정 레지스터(130)에 읽어냄으로써, 도 6의 (A)의 B1, B2에 도시하는 바와 같이 전원 전압 VDDH, VSSH의 전압 레벨이 변화되어, 계조 전압의 진폭 조정이 가능하게 된다.

또한, 프로그래머블 ROM(20)에 기억된 설정 데이터를 기울기 조정 레지스터(132)에 읽어냄으로써, 도 6의 (B)의 B3~B6에 도시하는 바와 같이, 계조 레벨의 4포인트에서의 계조 전압이 변화되고, 계조 특성의 기울기 조정이 가능하게 된다. 즉 기울기 조정 레지스터(132)에 설정되는 각 4비트의 설정 데이터 VRP0~VRP3에 기초하여, 래더 저항을 구성하는 저항 소자 RL1, RL3, RL10, RL12의 저항치가 변화되어, B3에 도시하는 바와 같은 기울기 조정이 가능하게 된다.

또한, 프로그래머블 ROM(20)에 기억된 설정 데이터를 미세 조정 레지스터(134)에 읽어냄으로써, 도 6의 (C)의 B7~B14에 도시하는 바와 같이, 계조 레벨의 8포인트에서의 계조 전압이 변화되어, 계조 특성의 미세 조정이 가능하게 된다. 즉 미세 조정 레지스터(134)에 설정되는 각 3비트의 설정 데이터 VP1~VP8에 기초하여, 8 to 1 셀렉터(141~148)가, 8개의 저항 소자 RL2, RL4~RL9, RL11의 각 8개의 탭 중으로부터 1개의 탭을 각각 선택하고, 선택된 탭의 전압을 VOP1~OP8로서 출력한다. 이것에 의해 도 6의 (C)의 B7~B14에 도시하는 바와 같은 미세 조정이 가능하게 된다.

계조 앰프부(150)는, 8 to 1 셀렉터(142~148)의 출력 VOP1~VOP8이나 VDDH, VSSH에 기초하여, 계조 전압 V0~V63을 출력한다. 구체적으로는 계조 앰프부(150)는, VOP1~VPOP8이 입력되는 제1~제8 임피던스 변환 회로(볼티지 팔로워 접속된 연산 증폭기)를 포함한다. 그리고 예를 들면 제1~제8 임피던스 변환 회로 중의 인접하는 임피던스 변환 회로의 출력 전압을 저항 분할함으로써, 계조 전압 V1~V62가 생성된다.

이상과 같은 조정을 행하면, 표시 패널의 종류에 따른 최적의 계조 특성(γ 특성)을 얻을 수 있고, 표시 품질을 향상시킬 수 있다. 그리고, 본 실시 형태에서는, 프로그래머블 ROM(20)에는, 표시 패널의 종류에 따른 최적의 계조 특성(γ 특성)을 얻기 위한 조정 데이터가 기억되어 있다. 그 때문에, 표시 패널의 종류마다 최적의 계조 특성(γ 특성)을 얻을 수 있어, 표시 품질을 향상시킬 수 있다.

또한, 본 실시 형태에서는, 프로그래머블 ROM(20)과, 로직 회로 블록(LB)은, 제1 방향 D1을 따라 인접하여 배치되어 이루어진다. 이와 같이 하면, 프로그래머블 ROM(20)으로부터의 조정 데이터의 신호선을 숏패스로 로직 회로 블록(LB)에 접 속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다.

또한, 본 실시 형태에서는 도 3의 (A)에 도시하는 바와 같이 로직 회로 블록(LB)과 계조 전압 생성 회로 블록 GB를 D1 방향을 따라 인접하여 배치시켜도 된다. 이와 같이 하면, 로직 회로 블록(LB)으로부터의 신호선을, 숏패스로 계조 전압 생성 회로 블록 GB에 접속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다.

2.2. 패널 설정 전압 데이터

본 실시 형태의 집적 회로 장치에서는, 프로그래머블 ROM(20)에 기억되는 데이터는, 패널 전압을 조정하는 조정 데이터이어도 된다． 해당 패널 전압을 조정하는 조정 데이터는 예를 들면, 대향 전극 VCOM에 공급되는 전압을 조정하기 위한 데이터이어도 된다．

도 7에, 전기 광학 장치를 포함하는 표시 장치의 구성예의 블록도를 도시한다. 도 7의 표시 장치는, 액정 장치로서의 기능을 실현한다. 그리고, 전기 광학 장치는, 액정 패널로서의 기능을 실현한다.

액정 장치(160)(광의로는 표시 장치)는, 스위칭 소자로서 TFT를 이용한 액정 패널(광의로는 표시 패널)(162), 데이터선 구동 회로(170), 주사선 구동 회로(180), 컨트롤(190), 전원 회로(192)를 포함한다.

TFT의 게이트 전극은 주사선 G에 접속되고, TFT의 소스 전극은 데이터선 S에 접속되고, TFT의 드레인 전극은 화소 전극(PE)에 접속되어 있다. 이 화소 전 극(PE)과, 액정 소자(광의로는 전기 광학 물질)를 사이에 두고 대향하는 대향 전극 VCOM(커먼 전극)과의 사이에는, 액정 용량(CL)(액정 소자) 및 보조 용량(CS)이 형성되어 있다. 그리고, TFT, 화소 전극(PE) 등이 형성되는 액티브 매트릭스 기판과, 대향 전극 VCOM이 형성되는 대향 기판 사이에 액정이 봉입되고, 화소 전극(PE)과 대향 전극 VCOM 사이의 인가 전압에 따라 화소의 투과율이 변화되게 되어 있다.

본 실시 형태에서는 프로그래머블 ROM(20)에는 대향 전극 VCOM에 공급되는 전압을 조정하는 조정 데이터가 기억되어 있어도 된다． 그리고, 해당 조정 데이터에 기초하여, 전원 회로(192)의 전압이 조정되고, 대향 전극 VCOM에 공급된다. 해당 조정 데이터를, 표시 패널마다 설정함으로써, 표시 품질을 향상시킬 수 있다.

본 실시 형태에서는, 도 3의 (A)에 도시하는 바와 같이, 프로그래머블 ROM(20)과 전원 회로 블록 PB는, 제1 방향 D1을 따라 인접하여 배치되어 이루어진다. 이와 같이 하면, 프로그래머블 ROM(20)으로부터의 조정 데이터의 신호선을, 숏패스로 전원 회로 블록 PB에 접속할 수 있기 때문에, 배선 영역을 원인으로 하는 칩 면적의 증가를 방지할 수 있다.

2.3. 그 밖의 유저 설정 정보

본 실시 형태의 집적 회로 장치에서는, 프로그래머블 ROM(20)에 기억되는 데이터는 이들에 한정되는 것은 아니다. 예를 들면, 프로그래머블 ROM(20)에는, 표시 드라이버 조정 데이터로서, 주어지는 타이밍을 조정하는 조정 데이터가 기억되어 있어도 된다． 즉, 해당 조정 데이터에 기초하여, 메모리의 리프레시 주기나 표시 타이밍을 제어하는 각종의 제어 신호가 생성되어도 된다. 혹은, 프로그래머블 ROM(20)에는, 표시 드라이버 조정 데이터로서, 집적 회로 장치의 기동 시퀀스 설정을 조정하는 조정 데이터가 기억되어 있어도 된다．

이상의 조정 데이터는, 유저에 의해 프로그래밍 되는 것이지만, IC 메이커가 IC 제조·검사 과정에서 조정하는 데이터를 기억시켜도 된다．

3. 프로그래머블 ROM

3.1. 프로그래머블 ROM의 전체 구성

도 8은, 집적 회로 장치(10) 내에 배치된 프로그래머블 ROM(20)을 도시하고 있다. 프로그래머블 ROM(20)은, 대별하여, 메모리 어레이 블록(200)과, 컨트롤 회로 블록(202)을 갖고 있다. 메모리 어레이 블록(200)과 컨트롤 회로 블록(202)은, 집적 회로 장치(10)의 긴 변 방향인 D1 방향에서 인접하고 있다.

메모리 어레이 블록(200)에는 복수의 워드선(WL)과 복수의 비트선(BL)이 형성되어 있다. 복수의 워드선(WL)은, 집적 회로 장치(10)의 짧은 변 방향인 D2 방향을 따라 연장되어 있다. 복수의 비트선(BL)은, 집적 회로 장치(10)의 긴 변 방향인 D1 방향을 따라 연장되어 있다. 이 이유는 다음과 같다．

프로그래머블 ROM(20)의 기억 용량은, 유저측의 사양 등에 따라 기종마다 증감 가능하다. 본 실시 형태에서는, 기억 용량의 증감은, 워드선(WL)의 개수를 변경함으로써 대처한다. 즉, 워드선(WL)의 길이는, 기억 용량이 변경되어도 일정하다. 그 결과, 1개의 워드선(WL)에 접속되는 메모리 셀의 개수는 고정되게 된다. 워드선(WL)의 개수를 늘리면, 프로그램 ROM(20)의 기억 용량은 증대된다. 프로그램 ROM(20)의 기억 용량을 증대시켜도, 메모리 어레이 블록(200)은, 집적 회로 장 치(10)의 짧은 변 방향(D2 방향)으로는 길어지지 않는다. 따라서, 도 1에서 설명한 슬림한 형상을 유지할 수 있다.

다른 이유로서, 프로그래머블 ROM(20)의 기억 용량을 증감시켜도, 컨트롤 회로 블록(202)은, 집적 회로 장치(10)의 짧은 변 방향(D2 방향)으로는 길어지지 않는다. 따라서, 도 1에서 설명한 슬림한 형상을 유지할 수 있다. 비교예인 도 9에서는, 프로그램 ROM(20)의 기억 용량을 증대시킨 결과, 메모리 어레이 블록(200)이 집적 회로 장치(10)의 짧은 변 방향(D2 방향)으로 길어진다. 이 경우, 컨트롤 회로 블록(202)의 회로 설계를 다시 해야 한다. 그러나, 비교예인 도 9의 레이아웃을 90°회전시킨 본 실시 형태의 도 8의 레이아웃에서는, 그럴 필요는 없다. 따라서, 프로그래머블 ROM(20)의 기억 용량을 증감시켜도, 특히 컨트롤 회로 블록(202)의 설계의 효율화를 실현할 수 있다.

또 다른 이유로서, 비트선(BL)이 집적 회로 장치(10)의 긴 변 방향인 D1 방향을 따라 연장되어 있고, 그 비트선(BL)의 연장선 상에 컨트롤 회로 블록(202)을 배치할 수 있다. 컨트롤 회로 블록(202)의 하나의 기능은, 비트선(BL)을 통하여 판독된 데이터를 센스 앰프에서 검출하고, 다른 회로 블록에 공급하는 것이다. 전술한 레이아웃에 의해, 도 9의 비교예와 비교하면, 메모리 어레이 블록(200)으로부터 판독된 데이터를 숏패스로 컨트롤 회로 블록(202)에 공급할 수 있다.

3.2. 단층 게이트의 메모리 셀

도 10은, 도 8에 도시하는 메모리 어레이 블록(200)에 배치되는 단층 게이트의 메모리 셀(MC)의 평면도이다. 도 11은, 단층 게이트의 메모리 셀(MC)의 등가 회로도이다．

도 10에서, 이 메모리 셀(MC)은, 컨트롤 게이트 부분(210)과, 기입/판독 트랜지스터(220)와, 소거 트랜지스터(230)를 갖고, 이 3개의 영역에 폴리실리콘으로 형성된 플로팅 게이트(FG)가 연장되어 있다. 도 11에 도시하는 바와 같이, 이 메모리 셀(MC)은, 기입/판독 트랜지스터(220)의 드레인과 비트선(BL) 사이에 형성된 트랜스퍼 게이트(240)를 갖는다. 트랜스퍼 게이트(240)는, 서브 워드선 SWL의 논리와, 반전 서브 워드선 XSWL의 논리에 의해, 기입/판독 트랜지스터(220)의 드레인과 비트선(BL)의 접속/비접속을 행한다. 이 트랜스퍼 게이트(240)는 P형 MOS 트랜지스터(Xfer(P))와, N형 MOS 트랜지스터(Xfer(N))로 구성된다. 또한, 워드선을 계층화하지 않는 경우에는, 트랜스퍼 게이트(240)는, 워드선 및 반전 워드선의 각 논리에 의해 제어된다.

단층 게이트란, 컨트롤 게이트(CG)가, 반도체 기판(예를 들면 P형, 광의로는 제1 도전형)의 P형 웰(PWEL) 내에 형성된 N형(광의로는 제2 도전형) 불순물층(NDU)으로 형성되어 있기 때문에, 폴리실리콘의 플로팅 게이트(FG)가 1층만 형성되어 있는 것을 의미한다. 즉, 컨트롤 게이트(CG) 및 플로팅 게이트(FG)의 2층 게이트를 폴리실리콘으로 형성하는 것은 아니다. 이 컨트롤 게이트(CG)와, 거기에 대향하는 플로팅 게이트(FG)에 의해, 커플링 용량이 형성된다.

본 발명의 일 양태에서도, 플로팅 게이트만의 「단층 게이트」 구조이지만, 기입과 소거를 채널의 도전형이 서로 다른 MOS 트랜지스터에서 행하고 있는 점이 종래 기술과 서로 다르다． 이와 같이, 기입과 소거를 서로 다른 MOS 트랜지스터에 서 행하는 이점은 이하와 같다. 소거는, 용량 결합이 작은 개소에 전압을 인가하고, 용량 결합이 큰 개소를 0V로 함으로써, FN 터널 전류에 의해 플로팅 게이트에 주입되어 있는 전자를 뽑아냄으로써 행해진다. 종래예로서 들 수 있는 단층 게이트형의 불휘발성 기억 장치로서는, 기입과 소거를 동일한 MOS 트랜지스터(동일 개소)에서 행하는 타입의 것이 있다. 단층 게이트형의 불휘발성 기억 장치에서는, 컨트롤 게이트와 플로팅 게이트 전극 사이의 용량을 기입의 영역의 용량과 비교하여 크게 할 필요가 있기 때문에, 기입 영역의 용량이 작아지도록 설계되어 있다. 즉, 소거 시에는, 용량 결합이 작은 개소에 소거를 위한 큰 전압을 인가해야만 한다.

그러나, 특히, 미세한 불휘발성 기억 장치의 경우에는, 소거 시에 인가하는 전압에 대하여 충분한 내압을 확보할 수 없어, MOS 트랜지스터가 파괴되는 경우가 있다. 그 때문에, 본 실시 형태에 따른 프로그래머블 ROM 블록에서는, 기입과 소거를 서로 다른 MOS 트랜지스터에서 행하고, 또한, 각각의 MOS 트랜지스터의 채널의 도전형을 서로 다르게 하고 있다. 소거를 행하는 MOS 트랜지스터로서, 예를 들면 P채널 트랜지스터를 형성하면, 이 소거를 위한 MOS 트랜지스터는, N형 웰 상에 형성되게 된다. 그 때문에, 소거 시에, N형 웰과, 기판(반도체층)의 정션 내압까지의 전압을 인가할 수 있게 된다. 그 결과, 기입 영역과 동일한 개소에서 소거를 하는 경우와 비교하여 소거의 전압에 대한 내압을 향상시킬 수 있고, 미세화가 도모되어 신뢰성이 향상된다.

또한, 본 실시 형태의 집적 회로 장치(10)에서는，LV(Low Voltage)계(예를 들면 1.8V), MV계(Middle Voltage)계(예를 들면 3V) 및 HV(High Voltage)계(예를 들면 20V)가 존재하는데, 메모리 셀(MC)은 MV계의 내압 구조이다. 기입/판독 트랜지스터(220) 및 N형 MOS 트랜지스터(Xfer(N))는 MV계의 N형 MOS 트랜지스터이고, 소거 트랜지스터(230) 및 P형 MOS 트랜지스터(Xfer(P))는 MV계의 P형 MOS 트랜지스터이다.

도 12는, 메모리 셀(MC)에의 데이터 기입(프로그램) 동작을 도시하고 있다. 컨트롤 게이트(CG)에 예를 들면 8V를 인가하고, 기입 트랜지스터(220)의 드레인에 비트선(BL) 및 트랜스퍼 게이트(240)를 통하여 예를 들면 8V를 인가한다. 기입/판독 트랜지스터(220)의 소스 및 P형 웰(PWEL)의 전위는 0V이다. 이것에 의해, 기입/판독 트랜지스터(220)의 채널에서, 열 전자를 발생시켜 그 전자를 기입/판독 트랜지스터(220)의 플로팅 게이트에 인입한다. 이 결과, 기입/판독 트랜지스터(220)의 임계치 Vth는, 도 13에 도시하는 바와 같이 초기 상태보다 높게 된다.

한편, 소거 시에는, 도 14에 도시하는 바와 같이, 소거 트랜지스터(230)의 드레인에 예를 들면 20V를 인가하고, 컨트롤 게이트(CG)는 접지된다. 소거 트랜지스터(230)의 소스 및 N형 웰 NWEL의 전위는 예를 들면 20V이다. 이와 같이 하면, 컨트롤 게이트(CG)와 N형 웰 NWEL 사이에 높은 전압이 걸리기 때문에, 플로팅 게이트(FG)의 전자를 N형 웰 NWEL측에 인입한다. 이 FN(Fowler-Nordheim) 터널 전류에 의해, 데이터가 소거된다. 이때, 도 15에 도시하는 바와 같이, 기입/판독 트랜지스터(220)의 임계치 Vth는, 초기 상태보다 낮은 마이너스의 임계치로 된다.

데이터 판독 시에는, 도 16 및 도 17에 도시하는 바와 같이, 컨트롤 게이 트(CG)를 접지하고, 기입/판독 트랜지스터(220)의 드레인에 예를 들면 1V를 인가한다. 이때, 기입/판독 트랜지스터(220)의 소스 및 P형 웰(PWEL)의 전위는 0V이다. 도 16에 도시하는 기입 상태에서는, 플로팅 게이트(FG)는 전자 과잉으므로, 채널에 전류는 흐르지 않는다. 한편, 도 17에 도시하는 소거 상태에서는, 플로팅 게이트(FG)는 정공 과잉으므로 채널에 전자가 흐른다. 그 전류의 유무로, 데이터 판독이 가능하게 된다．

또한, 본 실시 형태의 프로그래머블 ROM(20)은, 전술한 바와 같이 주로 유저가 종래의 E²PROM이나 트리머 저항의 대신으로서 조정 데이터를 기억시키거나, 혹은 IC 메이커가 제조·검사 단계에서 조정 데이터를 기억시키는 불휘발성 메모리로서 사용된다. 이 때문에, 재기입 횟수를 5회 정도 보상하면 충분한 것이다.

3.3. 메모리 어레이 블록

3.3.1. 평면 레이아웃

도 18은, 메모리 어레이 블록(200) 및 그 일부를 확대하여 도시하는 평면도이다. 메모리 어레이 블록(200)은, 집적 회로 장치(10)의 짧은 변 방향(D2 방향)의 중심 위치에, 메인 워드선 드라이버 MWLDrv 및 컨트롤 게이트선 드라이버 CGDrv의 형성 영역(250)이 형성된다. 이 형성 영역(250)을 경계로, 메모리 어레이 블록(200)은 제1, 제2 영역으로 2분할되어 있다. 본 실시 형태에서는, 제1, 제2 영역에 각각 8개의 컬럼 블록이 형성되고, 계 16개의 컬럼 블록0~컬럼 블록15가 형성되어 있다. 1 컬럼 블록 내에는 D2 방향에서 8개의 메모리 셀(MC)이 배치되어 있 다. 본 실시 형태에서는, 도 3의 (A)에 도시하는 집적 회로 장치(10)의 짧은 변의 길이 W를 800㎛로 하고, 1 메모리 셀(MC)의 D2 방향의 길이에 기초하여, 길이 W에 들어갈 수 있는 메모리 셀(MC)의 개수로서, 16 컬럼×8 메모리 셀의 설계로 되었다. 프로그래머블 ROM(20)의 기억 용량을 증감하기 위해서는, 워드 라인의 수를 증감시키면 된다. 또한, 메인 워드선 드라이버 MWLDrV 및 컨트롤 게이트선 드라이버 CGDrv는, 2분할된 영역마다 1개씩, 계 각 2개가 형성되어 있다. 또한, 각 1개의 메인 워드선 드라이버　MWLDrv 및 컨트롤 게이트선 드라이버 CGDrv를 메모리 어레이 블록(200)의 단부에 형성해도 된다.

도 18에서는, 1개의 메인 워드선 드라이버 MWLDrv에 의해 구동되는 메인 워드선 MWL은 계 34개 형성되어 있다. 2개는 IC 메이커의 테스트 비트용의 메모리 셀에 접속된 테스트용 메인 워드선 T1, TO이고, 나머지 32개가 유저용의 메인 워드선 MWL0-MWL31이다. 또한, 1개의 컨트롤 게이트선 드라이버 CGDrv에 의해 구동되는 컨트롤 게이트선(CG)(도 10에 도시하는 N형 불순물층(NCU))이, 메인 워드선 MWL과 평행하게 연장되어 있다.

16개의 컬럼 블록0~컬럼 블록15의 각각은, 메모리 셀 영역(260)과 서브 워드선 디코더 영역(270)을 갖는다. 서브 워드선 디코더 영역(270)에는, 각 메인 워드선 MWL에 접속된 서브 워드선 디코더 SWLDec가 형성되어 있다. 또한, 컨트롤 회로 블록(202)의 영역에는, 각 서브 워드선 디코더 영역(270)마다, 컬럼 드라이버 CLDrv가 형성되어 있다. 각 서브 워드선 디코더 영역(270)에 배치된 모든 서브 워드선 디코더 SWLDec에, 컬럼 드라이버 CLDrv의 출력선이 공통 접속되어 있다.

1개의 서브 워드선 디코더 SWLDec로부터, 인접하는 메모리 셀 영역(260) 내를 향해, 서브 워드선 SWL과 반전 서브 워드선 XSWL이 연장되어 있다. 1개의 컬럼 블록 내에서는, 메모리 셀 영역(260) 내에, 서브 워드선 SWL과 반전 서브 워드선 XSWL에 공통 접속된 예를 들면 8개의 메모리 셀(MC)이 배치되어 있다.

도 18에 도시하는 레이아웃에서는, 메인 워드선 드라이버 MWLDrv에 의해 1개의 메인 워드선 MWL이 선택되고, 또한, 컬럼 디코더 CLDrv에 의해 1개의 컬럼 블록이 선택됨으로써, 1개의 서브 워드선 디코더 SWLDec가 선택된다. 이 선택된 서브 워드선 디코더 SWLDec에 접속된 8개의 메모리 셀(MC)이 선택 셀로 되고, 데이터의 프로그램(기입) 또는 판독이 행해진다.

3.3.2 메모리 셀 영역 및 서브 워드선 디코더 영역의 웰 레이아웃

도 18에는, 메모리 셀 영역(260) 및 서브 워드선 디코더 영역(270)에 공통의 웰 레이아웃이 도시되어 있다. 메모리 셀 영역(260) 내의 1개의 메모리 셀(MC)을 형성하기 위해, 3개의 웰이 이용되어 있다. 1개는, 메인 워드선 MWL을 따른 방향(D2 방향)으로 연장되는 P형 웰(PWEL)(광의로는 제1 도전형의 표층 웰)이고, 다른 1개는 그 P형 웰(PWEL)을 둘러싸는 고리 형상 N형 웰(NWEL1)(광의로는 제2 도전형의 고리 형상 표층 웰)이고, 또 다른 1개가 고리 형상 N형 웰(NWEL1)의 측방에서 메인 워드선 MWL을 따른 방향(D2 방향)으로 연장되는 띠 형상 N형 웰(NWEL2)(광의로는 제2 도전형의 띠 형상 표층 웰)이다. 또한, 고리 형상 N형 웰(NWEL1)의 한쪽의 긴 변 영역을 NWEL1-1로 하고, 다른 쪽의 긴 변 영역(NWEL2측)을 NWEL1-2라고 한다.

1개의 메모리 셀(MC)은, 도 18에 도시하는 1 메모리 셀의 길이 영역 L에 걸쳐, 3개의 웰(PWEL, NWEL1, NWEL2) 상에 형성된다. 또한, 각 메모리 셀 영역(260) 내의 길이 영역 L에는, 도 18에 도시하는 바와 같이, 1개의 서브 워드선 디코더 SWLDec에 공통 접속되는 8개의 메모리 셀(MC)이 형성된다.

또한, 도 18에서, 고리 형상 N형 웰(NWEL1)과, 띠 형상 N형 웰(NWEL2)을 각각 둘러싸는 P형 불순물 링(280)(광의로는 제1 도전형의 불순물 링)이 형성되어 있는데, 이것에 대해서는 후술한다.

도 18에서, 서브 워드선 디코더 영역(270)에도 전술한 3개의 웰(PWEL, NWEL1, NWEL2)이 형성된다. 단, 서브 워드선 디코더 SWLDec를 구성하는 트랜지스터의 형성 영역은, 도 18에서 도트 영역으로서 도시하는 P형 웰(PWEL) 및 띠 형상 N형 웰(NWEL2) 상이고, 고리 형상 N형 웰(NWEL1) 상에는 형성되지 않는다.

3. 3. 3. 메모리 셀의 평면 레이아웃 및 단면 구조

도 19는, 도 18에서 인접하는 2개의 메모리 셀(MC)의 평면 레이아웃이다. 도 20은, 도 19의 C-C' 단면을 도시하고, 1개의 메모리 셀(MC)의 단면도이다. 또한, 도 19의 C-C'의 파단선 중，D2 방향의 파선으로 나타내는 단면은 도 20에서는 생략되어 있다. 또한, 도 19의 C-C' 파단선 중 D1 방향의 치수와, 도 20의 D1 방향의 치수는, 반드시 일치하지 않는 부분이 있다.

도 19에서，2개의 메모리 셀(MC)은, 평면에서 보아 미러 배치된다. 도 19에 도시하는 바와 같이, 메모리 셀(MC)은, 3개의 웰(PWEL, NWEL1, NWEL2)에 걸쳐서 형성되는 것은 전술하였다. 고리 형상 N형 웰(NWEL1)의 외연 영역 내측의 하층과, 띠 형상 N형 웰(NWEL2)의 하층에는, 도 20에 도시하는 바와 같이, 심층 N형 웰 DNWEL(광의로는 제2 도전형의 심층 웰)이 형성되어 있다. 도 20에 도시하는 바와 같이, 심층 N형 웰 DNWEL 상의 3개의 웰(PWEL, NWEL1, NWEL2) 내에는 P형 또는 N형의 불순물 영역(광의로는 최표층 불순물 영역)이 형성되므로, 본 실시 형태의 메모리 셀(MC)은 트리플 웰 구조이다. 이것에 의해，P형 기판 Psub과 P형 웰(PWEL)을 별도의 전위로 설정할 수 있다. 또한，P형 기판 Psub 상에는 프로그래머블 ROM(20)만이 형성되는 것이 아니며, 다른 회로 블록도 형성되고, 백 게이트 전압 인가 등의 니즈가 있으므로, 반드시 P형 기판 Psub의 전위를 접지 전위에 고정한다고는 할 수 없다.

도 19 및 도 20에 도시하는 바와 같이, 고리 형상 N형 웰(NWEL1)의 한쪽의 긴 변 영역 NWEL1-1과, P형 웰(PWEL)의 상층에는, 도시하지 않은 절연막을 개재하여, 폴리실리콘에 의한 플로팅 게이트(FG)가 형성되어 있다. 이 플로팅 게이트(FG)는, PWEL에 형성된 기입/판독 트랜지스터(220)와, 고리 형상 N형 웰(NWEL1)의 한쪽의 긴 변 영역 NWEL1-1에 형성된 소거 트랜지스터(230)의 공통 게이트로서 기능한다. 또한, 플로팅 게이트(FG)와 절연막을 개재하여 대향하는 P형 웰(PWEL) 영역에는, N형 불순물 영역(NDU)이 형성된다. 이 N형 불순물 영역(NDU)은, 컨트롤 게이트 전압 VCG가 인가되어, 컨트롤 게이트(CG)로서 기능한다.

P형 웰(PWEL)에는 도 11에 도시하는 트랜스퍼 게이트(240)의 N형 MOS 트랜지스터(Xfer(N))가 형성되어 있다. 또한 띠 형상 N형 웰(NWEL2)에는, 트랜스퍼 게이트(240)의 P형 MOS 트랜지스터(Xfer(P))가 형성되어 있다. 또한, 도 19에 도시하 는 바와 같이 P형 MOS 트랜지스터(Xfer(P))는 복수 형성되고, 이들은 병렬 접속됨으로써 게이트 폭을 확보하여 드라이브 능력을 확보하고 있다．

또한, 고리 형상 N형 웰(NWEL1)의 다른 쪽의 긴 변 영역 NWEL1-2에는, N형 불순물 영역이 형성될 뿐, 능동 소자는 형성되지 않는다. 이 다른 쪽의 긴 변 영역 NWEL1-2는, 한쪽의 긴 변 영역 NWEL1-1과 연결되어 P형 웰(PWEL)을 고리 형상으로 둘러싸는 것만으로 형성되어 있다. 다른 쪽의 긴 변 영역 NWEL1-2가 형성되지 않으면, 설령 심층 N형 웰 DNWEL을 배치했다고 해도, P형 웰(PWEL)을 P형 기판 Psub와 전기적으로 분리할 수 없기 때문이다.

본 실시 형태에서는, 심층 N형 웰 DNWEL의 상층으로서, P형 웰(PWEL)과, 그 외측의 고리 형상 N형 웰(NWEL1)은 이격되어 있다. 이 이격 스페이스 G1은, 소거 시에 20V가 인가되는 고리 형상 N형 웰(NWEL1)과, VSS 전위로 설정되는 P형 웰(PWEL) 사이에서 20V의 내압 확보를 위한 것이다. 본 실시 형태에서는, 이격 스페이스의 거리 G1을 1㎛로 하였다. 또한, 고리 형상 N형 웰(NWEL1)과 P형 웰(PWEL) 사이에서 내압이 확보되면, 이격 스페이스 G1은 필요하지 않다. 예를 들면, 설계 룰이 0.25㎛이면 이격 스페이스 G1은 불필요하지만, 0.18㎛의 설계 룰에서는 이격 스페이스 G1에 의해 내압을 확보해도 된다.

다음으로, 고리 형상 N형 웰(NWEL1)과, 띠 형상 N형 웰(NWEL2) 사이에도, 이격 스페이스 G2가 형성되어 있다. 특히, 이 이격 스페이스 G2의 영역에는, 고리 형상 N형 웰(NWEL1)과 띠 형상 N형 웰(NWEL2)을 전기적으로 분리하기 위해, 심층 N형 웰 DNWEL도 배치되지 않는다. 대신에, 심층 P형 웰 DPWEL(광의로는, 제1 도전 형의 고리 형상 심층 웰)이 형성되어 있다. 이 심층 P형 웰 DPWEL은, P형 기판 Psb보다 불순물 농도가 약간 짙고, 표층의 P형 웰(PWEL)보다 농도는 엷게 하여, 고리 형상 N형 웰(NWEL1)과 띠 형상 N형 웰(NWEL2) 사이의 내압을 올리기 위해 형성되어 있다. 또한, 이 심층 P형 웰 DPWEL은, 도 18의 고리 형상 N형 웰(NWEL1)과, 띠 형상 N형 웰(NWEL2)을 둘러싸고 고리 형상으로 배치된다.

이외에 추가로, 본 실시 형태에서는 이격 스페이스 G2의 표층에, 평면에서 보아 링 형상으로 P형 불순물층(p형 링, 광의로는 제1 도전형의 불순물 링)(280)을 배치하였다. 이 P형 링(280)의 형성 영역은 도 18에 도시하는 바와 같이, 고리 형상 N형 웰(NWEL1) 및 띠 형상 N형 웰(NWEL2)의 쌍방을 둘러싸고 있다,

이 P형 링(280)을 형성함으로써, 이격 스페이스 G2 상을 기생 트랜지스터의 게이트로 될 수 있는 금속 배선이 걸쳤다고 해도, 기생 트랜지스터가 온하여 이격 스페이스 G2 내의 전위가 반전하는 것을 방지하기 위해서이다. 또한, 본 실시 형태에서는 이격 스페이스 G2의 길이=4.5㎛로 하고, 이격 스페이스 G2의 중심에 위치하는 P형 링(280)의 폭은 0.5㎛로 하였다. 단, 전위 반전 방지의 관점으로부터는, 기생 트랜지스터의 게이트로 될 수 있는 폴리실리콘층이나 제1층 금속 배선은, 이격 스페이스 G2을 걸쳐서 형성되지 않는 것으로 하였다. 제2층 이상의 금속 배선은, 이격 스페이스 G2를 걸쳐도 되는 설계로 하였다.

도 20의 변형예로서, 도 21을 예를 들 수 있다. 도 21에서는, 이격 스페이스 G2에 고리 형상의 심층 P형 웰 DPWEL을 형성하지 않고, 그 대신 고리 형상의 표층　P형 웰 SPWEL(광의로는 제1 도전형의 고리 형상 표층 웰)을 형성하였다. P형 링(280)은, 고리 형상의 표층 P형 웰 SPWEL 내에 형성되어 있다. 또한, 고리 형상N형 웰(NWEL1)의 다른 쪽의 긴 변 영역 NWEL1-1과 표층 P형 웰 SPWEL의 이격 스페이스 G1(예를 들면 1㎛)은, 전술한 것과 동일한 이유에서 20V의 내압 확보를 위해 형성되어 있다.

3. 3. 4. 컨트롤 회로 블록

다음으로, 도 8에 도시하는 컨트롤 회로 블록(202)에 대해 설명한다. 도 22는 컨트롤 회로 블록(202)의 블록도이고, 도 23은 컨트롤 회로 블록(202)의 레이아웃도이다. 컨트롤 회로 블록(202)은, 메모리 어레이 블록(200) 내의 메모리 셀(MC)에의 데이터의 프로그램(기입), 판독 및 소거를 제어하기 위한 회로 블록이다. 컨트롤 회로 블록(202)에는, 도 22에 도시하는 바와 같이, 전원 회로(300), 컨트롤 회로(302), X 프리 디코더(304), Y 프리 디코더(306), 센스 앰프 회로(308), 데이터 출력 회로(310), 프로그램 드라이버(312), 데이터 입력 회로(314) 및 전술한 컬럼 드라이버(316)(CLDrv)를 갖고 있다. 또한, 도 23에 도시하는 인풋/아웃풋 버퍼(318)는, 도 22의 데이터 출력 회로(310) 및 데이터 입력 회로(314)를 포함하고 있는다. 전원 회로(300)는, VPP 스위치(300-1), VCG 스위치(300-2) 및 ERS(소거) 스위치(300-3)를 갖고 있다.

도 23에 도시하는 바와 같이, 메모리 어레이 블록(200)과 컨트롤 회로 블록(202)은, D1 방향에서 인접하고 있다. 그리고, 메모리 어레이 블록(200)으로부터 판독되는 데이터는, 컨트롤 회로 블록(202)을 경유하여, 컨트롤 회로 블록(202) 내의 인풋/아웃풋 버퍼(318)를 통하여, 메모리 어레이 블록(200)의 비트선(BL)이 연장되는 방향(D1 방향)을 따라 출력된다.

여기서, 도 3의 (A) 및 (B)에서 설명한 바와 같이, 프로그래머블 ROM(20)은, 그 데이터의 전송처인 로직 회로(LB)나 전원 회로(PB)의 블록에 대하여, D1 방향에서 인접 배치된다. 이외에 추가로, 프로그래머블 ROM(20)의 컨트롤 회로 블록(202)이, 데이터의 전송처인 로직 회로(LB)나 전원 회로(PB)의 블록에 대하여, D1 방향에서 인접 배치되면, 보다 숏패스로 데이터를 공급할 수 있다.

4. 전자 기기

도 24의 (A) 및 (B)에 본 실시 형태의 집적 회로 장치(10)를 포함하는 전자 기기(전기 광학 장치)의 예를 도시한다. 또한 전자 기기는 도 24의 (A) 및 (B)에 도시되는 것 이외의 구성 요소(예를 들면 카메라, 조작부 또는 전원 등)를 포함해도 된다． 또한 본 실시 형태의 전자 기기는 휴대 전화기에는 한정되지 않고, 디지털 카메라, PDA, 전자 수첩, 전자 사전, 프로젝터, 리어 프로젝션 텔레비전, 혹은 휴대형 정보 단말기 등이어도 된다．

도 24의 (A) 및 (B)에서 호스트 디바이스(410)는, 예를 들면 MPU(Micro Processor Unit), 베이스밴드 엔진(베이스밴드 프로세서) 등이다. 이 호스트 디바이스(410)는, 표시 드라이버인 집적 회로 장치(10)의 제어를 행한다. 혹은 어플리케이션 엔진이나 베이스밴드 엔진으로서의 처리나, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행할 수도 있다. 또한 도 24의 (B)의 화상 처리 컨트롤러(표시 컨트롤러)(420)는, 호스트 디바이스(410)에 대행하여, 압축, 신장, 사이징 등의 그래픽 엔진으로서의 처리를 행한다.

표시 패널(400)은, 복수의 데이터선(소스선)과, 복수의 주사선(게이트선)과, 데이터선 및 주사선에 의해 특정되는 복수의 화소를 갖는다. 그리고, 각 화소 영역에서의 전기 광학 소자(협의로는, 액정 소자)의 광학 특성을 변화시킴으로써, 표시 동작을 실현한다. 이 표시 패널(400)은, TFT, TFD　등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 패널에 의해 구성할 수 있다 또한 표시 패널(400)은 액티브 매트릭스 방식 이외의 패널이어도 되고, 액정 패널 이외의 패널이어도 된다.

도 24의 (A)의 경우에는, 집적 회로 장치(10)로서 메모리 내장의 것을 이용할 수 있다. 즉 이 경우에는 집적 회로 장치(10)는, 호스트 디바이스(410)로부터의 화상 데이터를, 일단 내장 메모리에 기입하고, 기입된 화상 데이터를 내장 메모리로부터 판독하여, 표시 패널을 구동한다. 한편, 도 24의 (B)의 경우에는, 집적 회로 장치(10)로서 메모리 비내장인 것을 이용할 수 있다. 즉 이 경우에는, 호스트 디바이스(410)로부터의 화상 데이터는, 화상 처리 컨트롤러(420)의 내장 메모리에 기입된다. 그리고 집적 회로 장치(10)는, 화상 처리 컨트롤러(420)의 제어 하에서, 표시 패널(400)을 구동한다.

또한, 상기한 바와 같이 본 실시 형태에 대해 상세히 설명하였지만, 본 발명의 신규 사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 이러한 변형예는 전부 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서, 적어도 한번, 보다 광의 또는 동의의 서로 다른 용어(제1 인터페이스 영역, 제2 인터페이스 영역 등)와 함께 기재된 용어(출력측 I/F 영역, 입력측 I/F 영역 등)는, 명세서 또 는 도면의 어떠한 개소에서도, 그 서로 다른 용어로 치환할 수 있다. 또한 집적 회로 장치나 전자 기기의 구성, 배치, 동작도 본 실시 형태에서 설명한 것에 한정되지 않고, 다양한 변형 실시가 가능하다.

예를 들면, 본 발명에서는, 프로그래머블 ROM을 구성하는 메모리 셀(MC)은, 불순물층(NDU) 대신 웰을 이용한 단층 게이트 구조이어도 된다． 또한, 반드시 단층 게이트인 것에 한정되지 않고, 2층 게이트이어도 된다．

또한, 프로그래머블 ROM을 탑재하는 반도체 기판의 제1 도전형을 N형으로 할 수도 있다.

본 발명에 따르면, 외장 부품이나 퓨즈 소자를 불필요하게 할 수 있고, 주로 유저가 설정하는 조정 데이터를 내부 기억하고, 또한, 회로 면적의 축소나 설계의 효율화를 실현할 수 있는 집적 회로 장치 및 이것을 포함하는 전자 기기를 제공할 수 있다.

Claims

집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에, 상기 제1 방향을 따라 배치되는 제1~제N 회로 블록(N은 2 이상의 정수)을 포함하고,

상기 제1~제N 회로 블록의 1개는 로직 회로 블록이고,

상기 제1~제N 회로 블록의 다른 1개는, 기억되는 데이터의 적어도 일부가 유저에 의해 프로그램 가능한 프로그래머블 ROM 블록이며,

상기 로직 회로 블록과, 상기 프로그래머블 ROM 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 적어도 일부가, 상기 로직 회로 블록에 공급되는 집적 회로 장치.
제1항에 있어서,

상기 제1~제N 회로 블록의 또 다른 1개는, 전원 회로 블록이고,

상기 프로그래머블 ROM 블록은, 상기 로직 회로 블록과 상기 전원 회로 블록 사이에 배치되어 이루어지고,

상기 프로그래머블 ROM 블록과, 상기 전원 회로 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 일부가, 상기 전원 회로 블록에 공급되는 집적 회로 장치.
제1항에 있어서,

상기 프로그래머블 ROM 블록은,

데이터를 저장하는 복수의 메모리 셀이 배열된 메모리 어레이 블록과,

상기 복수의 메모리 셀로부터, 데이터를 판독 제어하는 컨트롤 회로 블록을 포함하는 집적 회로 장치.
제3항에 있어서,

상기 복수의 메모리 셀의 각각은, 반도체 기판에 형성된 기입/판독 트랜지스터 및 소거 트랜지스터의 각 게이트에 공용되는 플로팅 게이트를 갖고, 상기 플로팅 게이트가, 상기 반도체 기판에 형성된 불순물층으로 이루어지는 컨트롤 게이트와 절연층을 개재하여 대향한 단층 게이트 구조인 집적 회로 장치.
제4항에 있어서,

상기 복수의 메모리 셀이 형성되는 웰 영역은 트리플 웰 구조이고,

상기 반도체 기판을 제1 도전형이라고 했을 때, 상기 웰 영역은, 상기 반도체 기판에 형성되는 제2 도전형의 심층 웰과, 상기 제2 도전형의 심층 웰 상에 형성된 제1 도전형의 표층 웰과, 상기 제2 도전형의 심층 웰 상에서 상기 제1 도전형 의 표층 웰을 둘러싸는 제2 도전형의 고리 형상 표층 웰과, 상기 제1 도전형의 표층 웰 및 상기 제2 도전형의 고리 형상 표층 웰에 형성된 최표층 불순물 영역을 갖는 집적 회로 장치.
제3항에 있어서,

상기 복수의 메모리 셀에 접속되는 비트선은, 상기 프로그래머블 ROM 블록 내에서, 상기 제1 방향을 따라 연장되어 이루어지고,

상기 복수의 메모리 셀에 접속되는 워드선은, 상기 프로그래머블 ROM 블록 내에서, 상기 제2 방향을 따라 연장되어 이루어지는 집적 회로 장치.
제6항에 있어서,

상기 컨트롤 회로 블록과, 상기 메모리 어레이 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지는 집적 회로 장치.
제7항에 있어서,

상기 컨트롤 회로 블록은, 상기 로직 회로 블록과 상기 메모리 어레이 블록 사이에, 상기 로직 회로 블록과 인접하도록 배치되어 이루어지는 집적 회로 장치.
제1항에 있어서,

상기 집적 회로 장치는, 표시 드라이버이고,

상기 프로그래머블 ROM 블록에 기억되는 데이터는, 상기 표시 드라이버의 조정에 필요한 표시 드라이버 조정 데이터를 포함하는 집적 회로 장치.
제9항에 있어서,

상기 표시 드라이버 조정 데이터는, 패널 전압을 조정하는 조정 데이터를 포함하는 집적 회로 장치.
제9항에 있어서,

상기 제1~제N 회로 블록은, 계조 전압 생성 회로 블록을 더 포함하고,

상기 표시 드라이버 조정 데이터는, 상기 계조 전압을 조정하는 조정 데이터를 포함하는 집적 회로 장치.
제9항에 있어서,

상기 표시 드라이버 조정 데이터는, 주어진 타이밍을 조정하는 조정 데이터를 포함하는 집적 회로 장치.
제9항에 있어서,

상기 표시 드라이버 조정 데이터는, 상기 집적 회로 장치의 기동 시퀀스 설정을 조정하는 조정 데이터를 포함하는 집적 회로 장치.
제1항에 있어서,

상기 제1~제N 회로 블록의 상기 제2 방향측에 배치된, 상기 제4 변을 따라 연장되는 제1 인터페이스 영역과,

상기 제1~제N 회로 블록의 상기 제2 방향과는 반대측에 배치된, 상기 제2 변을 따라 연장되는 제2 인터페이스 영역을 포함하는 집적 회로 장치.
집적 회로 장치의 짧은 변인 제1 변으로부터 대향하는 제3 변으로 향하는 방향을 제1 방향으로 하고, 집적 회로 장치의 긴 변인 제2 변으로부터 대향하는 제4 변으로 향하는 방향을 제2 방향으로 한 경우에, 상기 제1 방향을 따라 배치되는 제1~제N 회로 블록(N은 2 이상의 정수)을 포함하고,

상기 제1~제N 회로 블록의 1개는 전원 회로 블록이고,

상기 제1~제N 회로 블록의 다른 1개는, 기억되는 데이터의 적어도 일부가 유저에 의해 프로그램 가능한 프로그래머블 ROM 블록이며,

상기 전원 회로 블록과, 상기 프로그래머블 ROM 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지고,

상기 프로그래머블 ROM 블록에 기억된 정보의 적어도 일부가, 상기 전원 회로 블록에 공급되는 집적 회로 장치.
제15항에 있어서,

상기 프로그래머블 ROM 블록은,

데이터를 저장하는 복수의 메모리 셀이 배열된 메모리 어레이 블록과,

상기 복수의 메모리 셀로부터, 데이터를 판독 제어하는 컨트롤 회로 블록을 포함하는 집적 회로 장치.
제16항에 있어서,

상기 복수의 메모리 셀에 접속되는 비트선은, 상기 프로그래머블 ROM 블록 내에서, 상기 제1 방향을 따라 연장되어 이루어지고,

상기 복수의 메모리 셀에 접속되는 워드선은, 상기 프로그래머블 ROM 블록 내에서 상기 제2 방향을 따라 연장되어 이루어지는 집적 회로 장치.
제17항에 있어서,

상기 컨트롤 회로 블록과, 상기 메모리 어레이 블록은, 상기 제1 방향을 따라 인접하여 배치되어 이루어지는 집적 회로 장치.
제18항에 있어서,

상기 컨트롤 회로 블록은, 상기 전원 회로 블록과 상기 메모리 어레이 블록 사이에, 상기 전원 회로 블록과 인접하도록 배치되어 이루어지는 집적 회로 장치.
제1항 내지 제19항 중 어느 한 항의 집적 회로 장치와,

상기 집적 회로 장치에 의해 구동되는 표시 패널

을 포함하는 전자 기기.