TWI336525B - Integrated circuit device and electronic instrument - Google Patents

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TWI336525B TW095133298A TW95133298A TWI336525B TW I336525 B TWI336525 B TW I336525B TW 095133298 A TW095133298 A TW 095133298A TW 95133298 A TW95133298 A TW 95133298A TW I336525 B TWI336525 B TW I336525B
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Takashi Kumagai
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Description

1336525 九、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路裝置及電子機器。 【先前技術】 作為驅動液晶面板等之顯示面板之積體電路裝置，有顯 示驅動器（LCD驅動器）。此顯示驅動器，為了低成本化而 要求縮小晶片尺寸。 然而，組裝於行動電話等之顯示面板之大小大致一定。 因此，若欲採用微細處理’單純縮小顯示驅動器之積體電 路裝置而縮小晶片尺寸’將導致安裝變得困難等之問題。 此外’使用者將顯示驅動器安裝於顯示面板以製作顯示 裝置時，有必要於顯示驅動器側進行各種之調整。例如， 將顯示驅動器配合面板之規格（非晶TFT、低溫多晶石夕 TFT、QCIF、QVGA、VGA等）與驅動條件之規格加以調 整、及/或調整使面板間之顯示特性無偏差。製造商側 亦有必要於1C檢查時進行振盪頻率、輸出電壓之調整、與 切換成冗餘記憶體等。 過去，使用者側之調整係利用外裝之E2PROM (ELECTRICAL ERASABLE PROGRAMABLE READ ONLY MEMORY :電 子可抹除可程式化唯讀記憶體）、外裝之微調（tri mmer)電 阻（可變電阻）而進行。於1C製造商側之切換成冗餘記憶體 等則係利用設置於積體電路裝置内之熔線元件之熔斷而進 行。 但是，零件之外裝作業對於使用者而言相當麻煩，可變 114540.doc
I 1336525
電阻亦具有價格昂貴、尺寸大且容易損壞之缺點。對於IC 製造商側而言’熔線元件之切斷、其後之確認作業亦相當 麻煩。 此處’與需要二層之閘極之堆疊式閘極（stack gate)型之 非揮發性記憶裝置相比，有人提出專利文獻2所揭示之非 揮發性記憶裝置’作為能以簡易之製造步驟且低廉之成本 製造之非揮發性記憶裝置。專利文獻2所揭示之非揮發性 記憶裝置’其控制閘係半導體層内之N型之雜質區域，漂 浮閘則係由一層之多晶矽層等之導電層所形成（以下，或 稱為「單層閘型之非揮發性記憶裝置」）。此種單層閘型 之非揮發性記憶裝置，由於無需層疊閘極，因此，能以與 —般之CMOS電晶體相同之製程形成。 [專利文獻1]日本特開2001-222249號公報 [專利文獻2]日本特開昭63-166274號公報 [發明所欲解決之問題] 本發明係鑑於如上述之技術性問題而作成者，其目的在 於提供一種可不需要外裝零件與熔線元件，主要係將使用 者設定之調整資料進行内部儲存，且可實現電路面積之縮 小及設計之效率化之積體電路裝置及包含其之電子機器。 【發明内容】 (1)本發明之積體電路裝置，將從積體電路裝置之短邊 之第1邊朝往相對之第3邊之方向作為第丨方向，將從積體 電路裝置之長邊之第2邊朝往相對之第4邊之方向作為第2 方向時，沿著前述第】方向所配置之第〗〜第N電路區塊 I14540.doc 1336525 係2以上之整數）；前述第1〜第N電路區塊之一係邏輯電路 區塊；前述第1〜第N，路區塊之另一個係所儲存之資料之 至>、4为可由使用者而程式化之可程式化ROM區塊； 月IJ述邏輯電路區塊與前述可程式化ROM區塊係沿著前述 第1方向鄰接配置而成；儲存於前述可程式化R〇M區塊之 資訊之至少一部分係供給至前述邏輯電路區塊。 於本發明中，第1〜第N電路區塊係沿著第1之方向而配 置，此第1〜第N電路區塊包含邏輯電路區塊與可程式化 ROM區塊。而邏輯電路區塊與可程式化R〇M區塊係沿著 第1方向而配置。藉此，與沿著第2方向配置邏輯電路區塊 與可程式化ROM區塊之情形相較，可縮小積體電路裝置 於第2方向之寬度。亦即，可提供可設計成細長狀之積體 電路裝置。此外，藉由將調整資料儲存於第丨〜第N電路區 塊所包含之可程式化ROM區塊，將不再需要外裝零件與 熔線元件。再者，藉由將邏輯電路區塊與可程式化 區塊鄰接配置’由於能將來自可程式化ROM區塊之信號 線利用短路徑連接於邏輯電路區塊，因此能防止起因於佈 線區域之晶片面積之增加。此外，於電路構造等改變之情 形’亦可防止對於其他電路區塊之影響，實現設計之效率 化。 (2)此外，於本發明中，前述第1〜第n電路區塊之再另— 個係電源電路區塊；前述可程式化ROM區塊係配置於前 述邏輯電路區塊與前述電源電路區塊之間；前述可程式化 ROM區塊與前述電源電路區塊係沿著前述第〗方向鄰接配 114540.doc 1336525 置而成；儲存於前述可程式化R〇M區塊之資訊之一部分 亦可供給至前述電源電路區塊。 藉此’由於能將來自可程式化ROM區塊之信號線利用 短路禋連接於電源電路區塊，因此能防止起因於佈線區域 之晶片面積之增加。 (3)本發明之積體電路裝置，將從積體電路裝置之短邊 之第1邊朝往相對之第3邊之方向作為第丨方向，將從積體 電路裝置之長邊之第2邊朝往相對之第4邊之方向作為第2 方向時，沿著前述第1方向所配置之第卜第N電路區塊⑺ 係2以上之整數）；前述第丨〜第N電路區塊之一係電源電路 區塊；前述第1〜第N電路區塊之另一個則係所儲存之資料 之至少一部分可由使用者而程式化之可程式化r〇m區 塊；前述電源電路區塊與前述可程式化R〇M區塊係沿著 前述第1方向鄰接配置而成；儲存於前述可程式化r〇m區 塊之資訊之至少一部分係供給至前述電源電路區塊。 於本發明中，第1〜第N電路區塊係沿著第i方向而配 置，此第1〜第N電路區塊包含電源電路區塊與可程式化 ROM區塊。而電源電路區塊與可程式化r〇m區塊係沿著 第1方向而配置。藉此，與沿著第2方向配置電源電路區塊 與可程式化RQM區塊之情形㈣，可縮小積體電路裝置 於第2方向之寬度。亦即’可提供可設計成細長狀之積體 電路裝置。此外’ ϋ由將調整資料儲存於第卜第n電路區 塊所包含之可程式化R0M區塊，將不再需要外裝零件與 炫線元件。再者，藉由將電源電路區塊與可程式化臟 1336525 區塊鄰接配置’由於能將來自可程式化ROM區塊之信號 線利用短路徑連接於電源電路區塊，因此能防止起因於佈 線區域之晶片面積之增加。此外’於電路構造等改變之情 形，能防止對於其他電路區塊之影響，達到設計之效率 化。 (4) 此外’於本發明中，可程式化r〇m區塊亦可包含排 列有儲存資料之複數個記憶胞之記憶胞陣列區塊、與從前 述複數個記憶胞讀取控制資料之控制電路區塊。 (5) 再者’於本發明中，前述複數個記憶胞之各個均包 含形成於半導體基板之寫入/讀取電晶體及抹除電晶體之 各閘極所共用之漂浮閘，前述漂浮閘係經由絕緣層而與形 成於前述半導體基板之由雜質層所形成之控制閘相對向之 早層閘構造亦可。 如上述’藉由分成抹除電晶體與寫入/讀取電晶體，與 利用相同電晶體進行抹除•寫入•讀取之情形相較，能提 向對於較高電壓之抹除電壓之对壓。 (6) 此外，於本發明中，形成前述複數個記憶胞之井區 域係三井構造；將前述半導體基板作為第1導電型時，前 述井區域亦可包含：形成於前述半導體基板之第2導電型 之深層井、形成於前述第2導電型之深層井上之第1導電型 之表層井、於前述第2導電型之深層井上包圍前述第1導電 型之表層井之第2導電型之環狀表層井、及形成於前述第1 導電型之表層井與前述第2導電型之環狀表層井之最表層 雜質區域。 U4540.doc •10· 1336525 利用第2導電型之環狀表層井包圍第1導電型之表層井， 而於其下層配置第2導電型之深層井，藉此能使第！導電型 之表層井於電性上從半導體基板分離，而將兩者設定成不 同之電位。 (7) 再者’於本發明中，連接於前述複數個記憶胞之位 元線係於前述可程式化R0M區塊内沿著前述第丨方向延伸 而成；連接於前述複數個記憶胞之字元線係於前述可程式 化ROM區塊内，沿著前述第2方向延伸而成亦可。 藉此，由於連接於記憶胞之字元線係沿著積體電路裝置 之短邊方向（第2之方向）而延伸，因此，於長邊方向（第^ 之方向）增加字元線之條數，能使可程式化R〇M之記憶容 量增加。亦即，無需擴大積體電路裝置之短邊方向之尺 寸，即能增加可程式化R〇M之記憶容量。因此，能縮小 積體電路裝置於第2方向之寬度，提供狹窄細長之積體電 路裝置。此外，由於位元線係沿著長邊方向（第丨之方向） 而延伸，因此，資料輸出方向變成第1方向，資料信號變 得易於供給至沿著第1方向而配置之其他電路區塊。因 此，能避免佈線之迂迴，利用短路徑將調整資料供給至其 他電路區塊。 (8) 此外，於本發明中，前述控制電路區塊與前述記憶 胞陣列區塊亦可係沿著前述第1方向而鄰接配置。 ^ 藉此，資料輸出方向變成第丨方向，資料信號變得易於 供給至沿著第1方向而配置之其他電路區塊。因此，能避 免佈線之迂迴，利用短路徑將調整資料供給至其他電路區 114540.doc 1336525 . 塊。 • (9)再者於本發明中’前述控制電路區塊亦可配置於 刖述邏輯電路區塊與前述記憶胞陣列區塊之間，而與前述 邏輯電路區塊鄰接。 藉此’將能避免佈'線之迁迴，利帛短路徑將來自可程式 . 似⑽區塊之資料供給至邏輯電路區塊。 (10) 此外於本發明中，前述控制電路區塊亦可於前述 • |源電路區塊與前述記憶胞陣列區塊之間，配置成與前述 電源電路區塊鄰接。 藉此’將此避免佈'線之迁迴，利用短路徑將來自可程式 化ROM區塊之資料供給至電源電路區塊。 (11) 再者’於本發明中’前述積體電路裝置係顯示驅動 器，儲存於前述可程式化R0職塊之諸，包含調整前 述顯示驅動器所必要之顯示驅動器調整資料。 (12) 此外’於本發日月巾，前述顯示驅動器調整資料亦可 • 為調整面板電壓之調整資料。 (13) 再者，於本發明中，前述第丨〜第N電路區塊進—步 • l含灰1^電壓產生電路區塊；前述顯示驅動器調整資料亦 • 可為調整前述灰階電壓之調整資料。 (14) 此夕卜’於本發明中，前述顯示驅動器調整資料亦可 為調整所給與之時序之調整資料。 (15) 再者’於本發明中，前述顯示驅動器調整資料亦 為調整前述積體電路裝置之啟動順序設定之調整資料。 (16) 此外，於本發明中，亦可包含配置於前述第i〜第n ^4540.(10, 12 丄幻6525 • 電路區塊之前述第2方向侧之沿著前述第4邊延伸之第i介 . 面區域；與配置於前述第1〜第N電路區塊之與前述第2方 向相反側之沿著前述第2邊延伸之第2介面區域。 (17)再者，本發明之電子機器包含：上述任一項所揭示 • 之積體電路裝置；及由前述積體電路裝置所驅動之顯示面 板。 • 【實施方式】 # 以下，詳細說明本發明適切之實施形態。再者，以下說 明之本實施型態，並非不當地限定申請專利範圍中所揭示 之本發明之内谷者，本實施形態中說明之構造之全部未必 係作為本發明之解決手段所必須者。 1.積體電路裝置之構造 圖1係揭示本實施型態之積體電路裝置10之構造例。於 本實施型態中，係將從積體電路裝置1〇之短邊之第1邊 SD1朝往相對向之第3邊SD3之方向作為第1之方向D1，將 9 D1之相反方向作為第3之方向D3。此外，將從積體電路裝 置10之長邊之第2邊SD2朝往相對向之第4邊SD4之方向作 • 為第2之方向D2’將D2之相反方向作為第4之方向D4。再 ^ 者，於圖1中，雖積體電路裝置10之左邊成為第1邊SD1， 右邊則成為第3邊SD3，但左邊為第3邊SD3，右邊為第1邊 SD1亦可。 如圖1所示，本實施型態之積體電路裝置1〇包含沿著D1 方向（沿著積體電路裝置10之長邊）所配置之第1〜第N之電 路區塊CB1〜CBN(N係2以上之整數）。於本實施型態中， 114540.doc 13 1336525 電路區塊CB1〜CBN係排列於D1方向。關於第1〜第N之電 路區塊CB1〜CBN之說明詳述於後。 此外，積體電路裝置10，於第--第N電路區塊CB1〜 CBN之D2方向侧，包含沿著邊SD4所設置之輸出側Ι/F區 域12(廣義而言為第1之介面區域此外，於第一〜第N電 路區塊CB 1 ~CBN之D4方向側（D2方向之相反側），包含沿 著邊SD2所設置之輸入側Ι/F區域14(廣義而言為第2之介面 區域）。更具體而言’輸出侧Ι/F區域12(第1之介面區域）係 於電路區塊CB1〜CBN之D2方向侧，例如不經由其他之電 路區塊等而配置。此外，輸入側Ι/F區域14(第2之介面區 域）係於電路區塊CB 1〜CBN之D4方向側，例如不經由其他 之電路區塊等而配置。再者，於使用積體電路裝置1〇作為 IP(Intellectual property :智慧財產權）核心而組裝於其他 之積體電路裝置之情形等，亦可不設置I/F區域12、14之 至少一方而構成之。 輸出側（顯示面板側）I/F區域12係成為與顯示面板之介面 之區域，包含銲墊（pad)、連接於銲墊之輸出用電晶體、 保4元件等各種之元件。再者，於顯示面板係觸控式面板 之情形等，亦可包含輪入用電晶體。 輸入側（主機側）I/F區域14係成為與主機（Mpu、影像處 理控制器、基頻帶引擎)之介面之區域，可包含銲墊、連 接於銲塾之輪人用（輪人輸出用）電晶體、輸出用電晶體及 保護元件等各種之元件。 再者’亦可設置沿著短邊之邊SD1、SD3之輸出側或輸 H4540.doc •14· 1336525 入側Ι/F區域。 此外’第〜第N電路區塊CB1〜CBN可包含至少2個（或3 個）不同之電路區塊（具有不同功能之電路區塊）。於積體 電路裝置10為顯示驅動器之本實施型態中，需要可程式化 ROM區塊，且需要來自該可程式化R〇M區塊之資料之轉 送處之邏輯電路（廣義而言為閘陣列區塊）及電源電路區塊 之至少一個。 例如，圖2係揭示各種類型之顯示驅動器與内建其之電 路區塊之實例。於内建記憶體（RAM)之非晶TFT(Thin Film Transistor :薄膜電晶體）面板用顯示驅動器中，電路 區塊CB1〜CBN除可程式化R0M區塊之外，包含顯示記憶 體、資料驅動器（源極驅動器）、掃描驅動器（閘極驅動 器）、邏輯電路（閘陣列電路）、灰階電壓產生電路（τ修正 電路）、電源電路之區塊。另一方面，於内建記憶體之低 溫多晶石夕（LTPS)TFT面板用顯示驅動器中，由於可將掃描 驅動器形成於玻璃基板上，因此’可省略掃描驅動器之區 塊°此外’若為非内建記憶體之非晶TFT面板用，可省略 s己憶體之區塊，若為非内建記憶體之低溫多晶石夕TFT面板 用’可省略記憶體及掃描驅動器之區塊。再者，若為 CSTN(Collar Super Twisted Nematic :彩色超扭轉向列）面 板、TFD(Thin Film Diode :薄膜二極體）面板用，則可省 略灰階電壓產生電路之區塊。 圖3(A)(B)係揭示本實施形態之顯示驅動器之積體電路 裝置10之平面佈局之實例。圖3(A)(b)係内建記憶體之非 114540.doc • 15- 晶TFT面板用之實例，圖3(A)係將例如QCIF、32灰階用之 顯示驅動器作為標的，圖3(B)係將QVGA、64灰階用之顯 示驅動器作為標的。 於圖3(A)中，可程式化ROM20係位於電源電路PB及邏 輯電路LB之間。換言之，可程式化ROM20係於D1方向與 電源電路PB及邏輯電路LB之各區塊鄰接。若著眼於各個 電路區塊，可以說邏輯電路區塊LB與可程式化ROM20係 沿著第1之方向（沿著積體電路裝置10之長邊）而鄰接配 置，而電源電路區塊PB與可程式化ROM20則係沿著第1之 方向（沿著積體電路裝置10之長邊）而鄰接配置。 另一方面，於圖3(B)中，可程式化ROM20之區塊係於 D1方向與電源電路PB之區塊鄰接。 其理由係因從可程式化ROM20所讀取之資料之主要轉 送處為電源電路PB及/或邏輯電路LB。換言之，能利用短 路徑將來自可程式化ROM20之資料供給至電源電路PB及/ 或邏輯電路LB。若依此意旨，即可明白於本發明可程式 化ROM20之配置並非以此為限。亦即，於本發明中，可 程式化ROM20可沿著積體電路裝置10之長邊配置於電源 電路PB之兩側之任何一方。此外，可程式化ROM20可沿 著積體電路裝置10之長邊配置於邏輯電路LB之兩側之任 何一方。例如’作為本實施例之變化例，於圖3(B)中’可 程式化ROM20亦可配置於掃描驅動器SB1與電源電路PB之 間。或者，於圖3(B)中，可程式化ROM20亦可配置於邏輯 電路區塊LB與掃描驅動器SB2之間。再者，關於從可程式 114540.doc 16 1336525 化ROM20讀取之資料詳如後述。 於圖3(A)(B)中’除上述3個區塊以外，包含儲存有顯示 資料之記憶體MB 1〜MB4、與其各個記憶體鄰接配置之資 料驅動器DB1〜DB4、灰階電壓產生電路個之掃 描驅動器SB(或SB1、SB2)。 藉由圖3(A)之佈局配置，具有可於記憶體區塊MB1與 MB2、及MB3與MB4之間共用行位址解碼器之優點。另一 方面’藉由圖3(B)之佈局配置，具有可將從資料驅動器區 塊DB1〜DB4往輸出側I/F區域12之資料信號輸出線之佈線 間距均等化，可提高佈線效率之優點。 再者’本實施形態之積體電路裝置1〇之佈局配置，只要 可程式化ROM20之區塊係於D1方向與邏輯電路lb及/或電 源電路PB鄰接，則不限定於圖3(a)(B)。此外，電路區塊 CB1〜CBN與輸出側Ι/F區域12及輸入侧ι/F區域14之間，亦 可設置於D2方向之寬度極為狹窄之電路區塊（WB以下之 細長電路區塊）》再者’電路區塊CBi〜CBN亦可包含於 方向多階地排列之電路區塊。例如，亦可將掃描驅動器電 路與電源電路作為1個電路區塊而構成之。 圖4(A)係揭示本實施形態之積體電路裝置丨〇之沿著D2 方向之剖面圖之實例。此處’ W1、WB、W2分別係輸出 側Ι/F區域12、電路區塊CB1〜CBN及輸入侧^區域14於〇2 方向之寬度。此外，W係積體電路裝置⑺於的方向之寬 度。 於本實施形態中’如圖4(A)所示，於D2方向，可作成 114540.doc -17- 1336525 無其他電路區塊位於電路區塊CB1〜CBN與輸出侧、輸入 側I/F區域12、14之間之構造。因此，可作成W1+WB + W2 S W<Wl+2xWB + W2，而可實現細長之積體電路裝置。具 體而言，於D2方向之寬度W可作成W<2 mm，更具體而 言，可作成W<1.5 mm。再者，若考慮晶片之檢查及安裝 (mounting)時，最好作成W>0.9 mm。此外，於長邊方向 之長度LD(參照3(A)(B))可作成15 mm<LD<27 mm。再 者，晶片形狀比SP= LD/W可作成SP>10，更具體而言， 可作成SP>12。 此外，各個電路區塊CB 1〜CBN於D2方向之寬度，例如 可統一成相同寬度。此時，各電路區塊之寬度若實質上相 同即可，如數μηι〜20 μηι(數十μιη)程度之差異係容許範圍 内。此外，於電路區塊CB 1 ~CBN中存在寬度不同之電路 區塊之情形，寬度WB可作成電路區塊CB1〜CBN之寬度之 中之最大寬度。 圖4(B)係揭示沿著D2方向配置2個以上之複數個電路區 塊之比較例。此外，於D2方向，於電路區塊間' 與電路 區塊與I/F區域之間形成有佈線區域。從而，積體電路裝 置500於D2方向（短邊方向）之寬度W變大，無法實現狹窄 細長晶片。因此，即使利用微細處理縮小晶片，由於在 D1方向（長邊方向）之長度LD亦變短，輸出間距變成窄間 距，因此導致安裝之困難化。 反之，於本實施形態中，如圖1所示，複數個電路區塊 CB1〜CBN係沿著D1方向而配置。此外，如圖4(A)所示， 114540.doc • 18, 1336525 . 可在銲塾*(凸塊）之下配置電晶體（電路元件）（主動面凸 . 塊）°再者’可藉由於比電路區塊内之佈線之局部（local) 佈線更上層（比銲墊更下層）所形成之全域（gl〇bal)佈線， 以形成於電路區塊間、與電路區塊及I/F區域間等之信號 • · 線°因此’在維持積體電路裝置10於D1方向之長度LD之 情況下，可縮小於D2方向之寬度w，而可實現超狹窄細 • « 長晶片。其結果，例如可將輸出間距維持於22 μηι以上， φ 可使安裝容易化。 此外’由於本實施形態中複數個電路區塊丨係 沿著D1方向而配置，因此，可輕易地對應產品之規格變 更等。亦即，由於可使用共同之平台設計各種規格之產 品，因此，可提高設計效率。例如於圖3(a乂B卜即使於 顯示面板之像素數與灰階數增減之情形’亦僅須增減記憶 體區塊與資料驅動器區塊之區塊S、與於！水平掃描期間 之影像資料之讀取次數等即可對應。此外，圖3(a)(B)雖 • 係’内建記憶體之非晶TFT面板用之實例，但於開發内建記 憶體之低溫多晶石夕TFT面板用之產品之情形，僅須自電路 . 區塊CB1〜CBN中除去掃描驅動器區塊即可。再者，於開 、 發非内建記憶體之產品之情形，僅須除去記憶體區塊即 可。而即使如上述配合規格而除去電路區塊，於本實施形 態中’由於可將其對其他電路區塊造成之影響抑制於最小 限度’因此，可提高設計效率。 此外，於本實施形態中，可將各電路區塊cm〜CBN於 D2方向之寬度（高度）統一成例如資料驅動器區塊與記憶體 114540.doc -19- 1336525 區塊之寬度（高度）。而於各電路區塊之電晶體數增減之情 形’由於可藉由增減各電路區塊於D1方向之長度加以調 整，因此，可使設計更加效率化，例如於圖3(a)(B)，即 使於灰階電壓產生電路區塊與電源電路區塊之構造有所變 更，而電晶體數增減之情形，亦可藉由增減灰階電壓產生 電路區塊與電源電路區塊於D1方向之長度對應之。 2.可程式化ROM之資料 2· 1.灰階電壓資料 於本實施型態之積體電路裝置中，儲存於可程式化 ROM20之資料亦可為調整灰階電壓之調整資料。而灰階 電壓產生電路（γ修正電路）係基於儲存於可程式化r〇M2〇 之調整資料而產生灰階電壓。以下就灰階電壓產生電路 修正電路）之動作加以說明。 圖5係揭示圖3(A)之電路區塊中之可程式化R〇M2〇、邏 輯電路LB及灰階電壓產生電路（γ修正電路）GB。 用以調整灰階電壓之調整資料係藉由例如使用者（顯示 裝置製造商）而輸入可程式kROM20。調整電阻126係設置 於邏輯電路LB内。調整電阻126可設定能調整灰階電壓之 各種設定資料。設定資料係藉由將儲存於可程式化 ROM20之調整資料讀取至調整電阻126而輸出。從調整電 阻126讀取之設定資料係供給至灰階電壓產生電路gb。 灰階電壓產生電路GB係包含選擇用電壓產生電路122、 與灰階電壓選擇電路12“選擇用電壓產生電路122(電壓 分割電路）係基於利用電源電路pB*產生之高電壓之電源 114540.doc 電壓VDDH、VSSH而輸出選擇用電壓。具體而言，選擇 用電壓產生電路122包含具有串聯連接之複數個電阻元件 之階梯電阻電路。而將藉由此階梯電阻電路而分割 VDDH、VSSH之電壓作為選擇用電壓而輸出。灰階電壓 選擇電路124係基於從調整電阻126所供給之灰階特性之調 整資料，而自選擇用電壓之中，例如於64灰階之情形，選 擇64個電壓作為灰階電壓V0〜V63而輸出。藉此，可產生 因應顯示面板之最佳灰階特性（γ修正特性）之灰階電壓。 調整電阻126亦可包含振幅調整電阻丨3〇、傾斜調整電阻 132、及微調電阻134。振幅調整電阻丨3〇、傾斜調整電阻 1 3 2、及微調電阻13 4中設定有灰階特性之資料。 例如，藉由將儲存於可程式化r〇M20之5位元之設定資 料讀取至振幅調整電阻130，如圖6(A)之Bl、B2所示，電 源電壓VDDH、VSSH之電壓位準將產生變化，灰階特性 之振幅調整乃變為可能。 此外’藉由將儲存於可程式化ROM20之設定資料讀取 至傾斜調整電阻132，如圖6(B)之B3〜B6所示，於灰階位 準之4點之灰階電壓將產生變化，灰階特性之傾斜調整乃 變為可能。亦即，基於設定於傾斜調整電阻132之各個4位 元之設定資料VRP0〜VRP3，構成階梯電阻之電阻元件 RL1、RL3、RL10、RL12之電阻值將產生變化，如B3所示 之傾斜調整乃變為可能。 再者，藉由將儲存於可程式化ROM20之設定資料讀取 至微調電阻134，如圖6(C)之B7~B 14所示，於灰階位準之 114540.doc 1336525 8點之灰階電壓將產生變化，灰階特性之微調乃變為可 • 能。亦即’ 8至1選擇器（8 to 1 selector)141〜148將基於設 定於微調電阻134之各個3位元之設定資料VP 1〜VP8，從8 個電阻元件RL2、RL4〜RL9、RL11之各8個調整片（tab)之 . 中各選擇1個調整片，而將所選擇之調整片之電壓作為 . v〇P1〜v〇P8輸出。藉此’如圖6(C)之B7〜B14所示之微調 乃變為可能。 • 灰階放大器部150係基於8至1選擇器141〜148之輸出 VOP1〜V0P8與VDDH、VSSH而輸出灰階電壓V0〜V63。具 體言之’灰階放大器部150係包含輸入有V0P1〜VOP8之第 1〜第8之阻抗轉換電路（連接電壓隨動器之演算放大器）。 而例如藉由將第1〜第8之阻抗轉換電路之中相鄰之阻抗轉 換電路之輸出電壓進行電阻分壓，而產生灰階電壓Vl〜 V62。 若進行如上述之調整，可獲得因應顯示面板之種類之最 • 佳灰階特性（γ特性），而可提高顯示品質。而本實施型態 中’於可程式化ROM20儲存有用以獲得因應顯示面板之 • 種類之最佳灰階特性（γ特性）之調整資料》因此，可獲得 • 每一種顯示面板之最佳灰階特性（γ特性），而可提高顯示 品質。 此外’於本實施型態中，可程式化r〇M20與邏輯電路 區塊LB係沿著第i之方向D1鄰接配置而成。藉此，由於可 利用短路徑將來自可程式化R〇M20之調整資料之信號線 連接於邏輯電路區塊LB，因此，可防止起因於佈線區域 114540.doc -22- 1336525 • 之晶片面積之增加。 . 再者於本實知型態中，亦可如圖3(A)所示將邏輯電路 區塊LB與灰階電壓產生電路仙沿著⑴方向而鄰接配置。 藉此’ ^於可利用短路徑將來自邏輯電路區塊LB之調整 . #料之信號線連接於灰階電愿產生電路GB，因此，可防 止起因於佈線區域之晶片面積之增加。 參 2.2.面板設定電壓資料 • 於本實施型態之積趙電路裝置中，儲存於可程式化 ROM20之資料亦可為調整面板電壓之調整資料。該調整 面板電壓之調整資料亦可為例如用以調整供給至對向電極 VCOM之電壓之資料。 圖7係揭示包含光電裝置之顯示裝置之構造例之區塊 圖。圖7之顯示裝置係實現作為液晶裝置之機能。而光電 裝置則係實現作為液晶面板之機能。 液b曰裝f 160(廣義而言為顯示裝置）係包含使用作為 • 交換元件之液晶面板（廣義而言為顯示面板）162、資料線 驅動電路170、掃描線驅動電路18〇、控制器19〇、及電源 . 電路192。 . TFT之閘極係連接於掃描線G，TFT之源極係連接於資 料線S，TFT之汲極係連接於像素電極pE<>此像素電極pE 與夾著液晶元件（廣義而言為光電物質）而相對向之對向電 極VCOM(共用電極）之間，形成有液晶電容（：1^(液晶元件） 及輔助電容CS。而於形成有TFT、像素電極叩等之主動 矩陣基板、與形成有對向電極VC0M之對向基板之間密封 114540.doc •23- 1336525 入液晶，使像素之穿透率配合像素電極PE與對向電極 . VCOM之間之施加電壓而產生變化。 於本實施之型態中，可程式化ROM20亦可儲存有調整 供給至對向電極VCOM之電壓之調整資料。而基於該調整 • 資料，電源電路192之電壓經過調整而供給至對向電極 • VC〇M °藉由針對每—個顯示面板設定調整資料可提高顯 不品質。 • 於本實施之型態中，如圖3(A)所示，可程式化尺〇1^2〇與 電源電路區塊PB係沿著第！之方向m鄰接配置而成。藉 此由於可利用知路徑將來自可程式化R〇M2〇之調整資 料之信號線連接於電源電路區塊PB，因此，可防止起因 於佈線區域之晶片面積之增加。 2.3·其他使用者設定資料 於本實施之型態之積體電路裝置中，儲存於可程式化 ROM20之-貝料並不以此等為限。例如，亦可於可程式化 • ROM2G儲存作為顯示驅動器調整資料而調整既定之時序 之調整資料。亦即，亦可基於該調整資料，而產生控制記 . 憶體之再新（refresh)週期與顯示時序之各種控制信號。或 . 者，亦可於可程式化R〇M20儲存作為顯示驅動器調整資 料而調整積體電路裝置之啟動順序設定之調整資料。 以上之調整資料雖係由使用者加以程式化者但製造 商亦可於1C製造·檢查過程儲存調整之資料。
3.可程式化ROM 3.1.可程式化ROM之整體構造 U454〇.d0, •24· 1336525 圖8係揭示配置於積體電路裝置ι〇内之可程式化 ROM20。可程式化ROM20可大致區分為記憶胞陣列區塊 2〇〇與控制電路區塊202。記憶胞陣列區塊200與控制電路 區塊202係於積體電路裝置10之長邊方向之D1方向鄰接。 於記憶胞陣列區塊200設置有複數條字元線WL與複數條 位元線BL。複數條字元線WL係沿著積體電路裝置1 〇之短 邊方向之D2方向而延伸。複數條位元線BL則係沿著積體 電路裝置10之長邊方向之D1方向而延伸。其理由如下所 述。 可程式化ROM20之記憶容量可依照使用者側之規格等 針對每一機種加以增減。於本實施型態中，記憶容量之增 減係利用變更字元線WL之條數加以處理。換言之，即使 變更記憶容量，字元線WL之長度亦為一定。其結果，1條 字元線WL所連接之記憶胞之個數將變成固定。若增加字 元線WL之條數，可程式化r〇m20之記憶容量將隨之增 大。即使將可程式化ROM20之記憶容量增大，記憶胞陣 列區塊200於積體電路裝置10之短邊方向（D2方向）亦不會 變長。因此’可維持於圖1說明之細長形狀。 另一個理由，即使將可程式化r〇M20之記憶容量加以 增減’控制電路區塊202於積體電路裝置10之短邊方向 (D2方向）亦不會變長。因此，可維持於圖！說明之細長形 狀。於比較例之圖9中’使可程式化r〇m20之記憶容量增 大之結果’記憶胞陣列區塊2〇〇於積體電路裝置1〇之短邊 方向（D2方向）將變長。此時，不得不重新進行控制電路區 U4540.doc -25- 1336525 • 塊202之電路設計。然而，於將比較例之圖9之佈局旋轉 90°之本實施型態之圖8之佈局中則無此必要。因此，即使 將可程式化ROM20之記憶容量加以增減，特別能實現控 制電路區塊2 0 2之設計之效率化。 再另一個理由’位元線BL係沿著積體電路裝置丨〇之長 邊方向之D1方向而延伸’可於該位元線bl之延長線上配 置控制電路區塊202。控制電路區塊202之機能之一，係以 φ 感測放大器偵檢經由位元線BL所讀取之資料，而供給至 其他電路區塊者。藉由上述之佈局，若與比較例之圖9相 比較’則可利用短路徑將從記憶胞陣列區塊2〇〇所讀取之 資料供給至控制電路區塊202。 3.2.單層閘之記憶胞 圖10係配置於圖8所示之記憶胞陣列區塊2〇〇之單層閘之 記憶胞MC之平面圖。圖11係單層閘之記憶胞Mc之等校電 路圖。 • 於圖丨〇中’此記憶胞MC包含控制閘部分21〇、寫入/讀 取電晶體220、及抹除電晶體230，而由多晶碎所形成之漂 • 洋閘FG係延伸於此3個區域。如圖11所示，此記憶胞mc . 具有設置於寫入/讀取電晶體220之沒極與位元線bl之間 之轉移閘（transfer gate)240。轉移閘240係藉由次字元線 SWL之邏輯與反轉次子元線XSWL之邏輯，而進行寫入/讀 取電晶體220之波極與位元線BL之連接/非連接。此轉移 閘240係由P型MOS電晶體Xfer(P)與N型MOS電晶體
Xfer(N)所構成。再者’於不將字元線加以階層化之情 M4540.doc -26- 1336525 形’轉移閘240係係藉由字元線及反轉字元線之各邏輯加 以控制。 所謂單層閘，意指由於控制閘CG係由半導體基板（例如 P型’廣義而言為第1導電型）之P型井PWEL内所形成之N 型（廣義而言為第2導電型）雜質層NCU所形成，因此，多 晶矽之漂浮閘FG僅形成1層。換言之，並非以多晶矽形成 控制閘CG及漂浮閘FG之二層閘者。藉由此控制閘CG及與 其相對向之漂浮閘FG而形成耦合（coupling)電容。 雖本發明之一態樣亦係僅有漂浮閘之「單層閘」構造， 但於利用通道之導電型不同之MOS電晶體進行寫入/抹除 此點上，則不同於先前技術。如上述，利用不同之 電晶體進行寫入/抹除之優點如後所述。抹除係藉由於電 容耦合較小之處所施加電壓並使電容耦合較大之處所變成 〇 V，將經由FN隧道電流而注入於漂浮閘之電子拉出而進 行°以舉為先前例之單層閘型之非揮發性記憶裝置來說， 有利用相同之MOS電晶體（相同處所）進行寫入/抹除者。 於單層閘型之非揮發性記憶裝置中，由於有必要使控制閘 與漂浮閘電極間之電容大於寫入之區域之電容，因而設計 成寫入區域之電容變小。換言之，抹除時，將必須於電容 耦合較小之處所施加用以抹除之強大電屬。 然而，特別是精密之非揮發性記憶裝置之情形，有時候 無法對於於抹除時施加之電壓確保足夠之耐壓，因而導致 MOS電晶體遭到破壞。因此，於有關本實施型態之可程 式化ROM區塊中，係利用不同之M〇s電晶體進行寫入/抹 114540.doc -27· 1336525 除，而且，係使個別之電晶體之通道之導電型各不相同。 作為進行抹除之MOS電晶體，若形成例如P通道型之MOS 電晶體，則此用以抹除之MOS電晶體，將形成於N型井 上。因此，抹除時，將可施加N型井與基板（半導體層）之 接面（junction)财壓為止之電壓。其結果，與利用和寫入 區域相同之處所進行抹除之情形相比較，可提高對於抹除 之電塵之耐Μ，而謀求微細化，提高可靠度。 再者，於本實施之型態之積體電路裝置10中，雖存在低 電壓（LV ; Low Voltage)系統（例如1.8 V)、中電壓（MV ; Middle Voltage)系統（例如 3 V)、及高電壓（HV ; High Voltage)系統（例如20 V)，但記憶胞MC係MV系統之耐壓 構造。寫入/讀取電晶體220及N型MOS電晶體Xfer(N)係 MV系統之N型MOS電晶體，抹除電晶體230及P型MOS電 晶體Xfer(P)則係MV系統之P型MOS電晶體。 圖12係揭示資料寫入（程式化）記憶胞MC之動作。施加 例如8 V至控制閘CG，而經由位元線BL及轉移閘240施加 例如8 V至寫入/讀取電晶體220之汲極。寫入/讀取電晶體 220之源極及P型井PWEL之電位係0 V。藉此，使於寫入/ 讀取電晶體220之通道產生熱電子（hot electron)，而將該 電子拉入寫入/讀取電晶體220之漂浮閘。其結果，寫入/ 讀取電晶體220之閾值Vth將如圖13所示變成高於初期狀 態。 另一方面，於抹除時，如圖14所示，施加例如20 V至抹 除電晶體230之汲極，而使控制閘CG接地。抹除電晶體 114540.doc • 28 - 1336525 230之源極型井nwEL之電位係例如20 V。藉此，為使 控制閘CG與N型井NWEL之間具有高電壓，而將漂浮閘fG 之電子拉入N型井NWEL側。藉由此富爾諾罕（FN ; Fowler-Nordheim)隧道電流而抹除資料。此時，如圖15所 示’寫入/讀取電晶體220之閾值Vth變成低於初期狀態之 負閾值。 於璜取資料時’如圖16及圖1 7所示，係使控制閘c G接 地’而施加例如1 V至寫入/讀取電晶體220之汲極。此 時，寫入/讀取電晶體220之源極及P型井PWEL之電位係〇 V °於圖16所示之寫入狀態下，由於漂浮閘fg之電子過 剩’因此通道内無電流流通。另一方面，於圖17所示之抹 除狀態下，由於漂浮閘FG之電洞過剩，因此通道内有電 流流通。藉由該電流之有無，資料讀取變為可能。 再者’本實施型態之可程式化ROM20，如上述，主要 係使用者作為過去之E2PROM與可變抵抗之替代品而用以 儲存調整資料，或是1C製造商於製造•檢查階段使用作為 儲存調整資料之非揮發性記憶體。因此，將改寫次數補償 約5次之程度即已足夠》 3.3.記憶胞陣列區塊 3 · 3 · 1.平面佈局 圖1 8係將記憶胞陣列區塊200及其一部分擴大揭示之平 面圖。記憶胞陣列區塊200於積體電路裝置10之短邊方向 (D2方向）之中心位置設置有主要字元線驅動器MWLDrv及 控制閘線驅動器CGDrv之形成區域250 »記憶胞陣列區塊 U4540.doc •29- 1336525
200係以此形成區域250為界線分割為第1、第2之區域。於 本實施型態中，第1、第2之區域個別設置有8個行區塊， 共計設置有16個之行區塊0〜行區塊15。1個行區塊内，於 D2方向配置有8個記憶胞MC。於本實施型態中，將圖 3(A)所示之積體電路裝置10之短邊之長度W設為800 μπι， 基於一記憶胞MC之D2方向之長度，設計成16行χ8記憶 胞，作為長度W可容納之記憶胞MC之個數。為增減可程 式化ROM20之記憶容量，增減字元線之數量即可。此 外，主要字元線驅動器MWLDrv及控制閘線驅動器CGDrv 係於分割成2區域之每一個各設置一個，共計各2個。再 者，亦可將各一個之主要字元線驅動器MWLDrv及控制閘 線驅動器CGDrv設置於記憶胞陣列區塊200之端部。
於圖18中，藉由一個之主要字元線驅動器MWLDrv而驅 動之主要字元線MWL共計設置有34條。2條係連接於1C製 造商之測試位元用之記憶胞之測試用主要字元線T1、 T0，剩餘之32條則係使用者用之主要字元線MWL0-MWL3 1。此外，藉由一個之控制閘線驅動器CGDrv而驅 動之控制閘線CG(圖10所示之N型雜質層NCU)係以與主要 字元線MWL平行之方式延伸。 1 6個之行區塊0〜行區塊1 5之每一個均包含記憶胞區域 260與次字元線解碼器區域270。於次字元線解碼器區域 270設置有連接於各主要字元線MWL之次字元線解碼器 SWLDec。此外，控制電路區塊202之區域内，於各個次 字元線解碼器區域270設置有行驅動器CLDrv。配置於各 114540.doc -30- 個次字元線解碼器區域270之全部次字元線解碼器 SWLDec共同連接有行驅動器CLDrv之輸出線。 次字元線SWL與反轉次字元線XSWL係從一個之次字元 線解碼器SWLDec朝向鄰接之記憶胞區域260内延伸。一 個之行區塊内，於記憶胞區域260内，配置有共同連接於 次字元線S WL與反轉次字元線XS WL之例如8個之記憶胞 MC。 於圖18所示之佈局中，係經由主要字元線驅動器 MWLDrv選擇1條主要字元線MWL，且經由行驅動器 CLDrv選擇一個之行區塊，藉以選擇一個之次字元線解碼 器SWLDec。連接於此選擇之次字元線解碼器SWLDec之8 個之記憶胞MC變成選擇胞，而進行資料之程式化（寫入） 或讀取。 3.3.2.記憶胞區域及次字元線解碼器區域之井佈局 於圖1 8中，揭示有記憶胞區域260及次字元線解碼器區 域270共用之井佈局。為形成記憶胞區域260内之一個之記 憶胞MC，使用到3個井。一個係延伸於沿著主要字元線 MWL之方向（D2方向）之P型井PWEL(廣義而言為第1導電 型之表層井），另一個係包圍該P型井PWEL之環狀N型井 NWEL1(廣義而言為第2導電型之環狀表層井），再另一個 則係於環狀N型井NWEL1之側面，延伸於沿著主要字元線 MWL之方向（D2方向）之帶狀N型井NWEL2(廣義而言為第2 導電型之帶狀表層井）。再者，將環狀N型井NWEL1之一 側之長邊區域作為NWEL1-1，將另一側之長邊區域 114540.doc -31 - 1336525 (NWEL2側）作為 NWEL1-2。 一個之記憶胞MC係橫跨圖18所示之1記憶胞之長度區域 L而形成於3個井（PWEL、NWEL1、NWEL2)上。此外，於 各記憶胞區域260内之長度區域L，如圖18所示，形成有 共同連接於一個之次字元線解碼器SWLDec之8個之記憶 胞MC。
再者’於圖18中，雖設置有個別包圍環狀N型井NWEL1 與帶狀N型井NWEL2之P型雜質環（ring)280(廣義而言為第 1導電型之雜質環），但關於此詳如後述。 圖18中，於次字元線解碼器區域270亦形成有上述之3個 井（PWEL、NWEL1、NWEL2)。但是，構成次字元線解碼 器SWLDec之電晶體之形成區域，係形成於圖18中揭示作 為點（dot)區域之P型井PWEL及帶狀N型井NWEL2上，而 非形成於環狀N型井NWEL1上。 3.3.3.記憶胞之平面佈局及剖面構造
圖19係圖1 8中相鄰之2個之記憶胞MC之平面佈局。圖20 係揭示圖19之C-C·剖面，一個之記憶胞MC之刮面圖。再 者，圖19之C-C'之折斷線之中，以D2方向之虛線表示之 剖面於圖20中省略。此外，圖19之C-C’之折斷線之中， D1方向之尺寸與圖20之D1方向之尺寸有未必一致之部 分。 於圖19中，2個之記憶胞MC以平面視係鏡面（mirror)配 置。如圖19所示，上述已論及記憶胞MC係橫跨3個井 (PWEL、NWEL1、NWEL2)所形成。於環狀 N型井 NWEL1 114540.doc -32- 1336525 之外緣區域内側之下層與帶狀N型井NWEL2之下層，如圖 20所示，設置有深層N型井DNWEL(廣義而言為第2導電型 之深層井）。如圖20所示，由於深層n型井DNWEL上之3個 井（PWEL、NWEL1、NWEL2)内設置有p型或N型之雜質區 域（廣義而言為最表層雜質區域），因此，本實施型態之記 憶胞係為三井構造》藉此，P型基板psub與p型井PWEL可 設定為不同電位。再者，由於P型基板Psub上不僅形成有 可程式化ROM20 ’亦形成有其他電路區塊，而有施加背 閘（back gate)電壓等之需要，因此，不一定要將p型基板 Psub之電位固定成接定電位。 如圖19及圖20所示，於環狀N型井NWEL1之一側之長邊· 區域NWEL1 -1與P型井PWEL之上層，經由圖中未揭示之 絕緣膜，而形成有由多晶矽所組成之漂浮閘FG。此漂浮 閘FG係發揮作為形成於PWEL之寫入/讀取電晶體220、與 形成於環狀N型井N WEL1之一側之長邊區域n WEL1 - 1之抹 除電晶體2 3 0之共用閘極之機能。再者，於經由絕緣膜而 與漂浮閘FG相對向之P型井P WEL區域形成有N型雜質區域 NCU。此N型雜質區域NCU施加有控制閘電壓VCG，而發 揮作為控制閘CG之機能。 於P型井PWEL設置有圖11所示之轉移閘240之N型MOS 電晶體Xfer(N)。此外，於帶狀N型井NWEL2設置有轉移 閘240之P型MOS電晶體Xfer(P)。再者，如圖19所示，設 置複數個P型MOS電晶體Xfer(P)，藉由將此等並聯連接， 以確保閘寬，而確保驅動器能力。 114540.doc •33· 再者，於環狀N型井NWEL1之另一側之長邊區域 NWEL1-2僅設置有N型雜質區域，而未設置主動元件。此 另一側之長邊區域NWEL1-2係僅用以與一側之長邊區域 NWEL1-1連結將P型井PWEL包圍成環狀而設置。此乃因 若未設置另一側之長邊區域NWEL1-2，即使配置深層N型 井DNWEL，亦無法將P型井PWEL於電性上與P型基板Psub 分離之緣故。 於本實施型態中，深層N型井DNWEL之上層，P型井 PWEL與其外側之環狀N型井NWEL1係分隔的。此分隔空 間（space)Gl係為於抹除時在施加有20 V之環狀N型井 NWEL1、與設定成VSS電位之P型井PWEL之間確保20 V 之耐壓。於本實施型態中係將分隔空間之距離G1設為1 μιη。再者若於環狀N型井NWEL1與P型井PWEL之間耐壓 獲得確保，則不需要分隔空間G1。例如，若設計規則為 0.25 μπι，則不需要分隔空間G1，但若為0.18 μηι之設計規 則，亦可藉由分隔空間G1以確保耐壓。
其次，環狀Ν型井NWEL1與帶狀Ν型井NWEL2之間亦設 置有分隔空間G2。特別是於此分隔空間G2之區域，為將 環狀Ν型井NWEL1與帶狀Ν型井NWEL2於電性上分離，亦 未配置深層Ν型井DNWEL。乃形成深層Ρ型井DPWEL(廣 義而言為第1導電型之環狀深層井）以替代之。此深層Ρ型 井DPWEL，其雜質濃度比Ρ型基板Psub略濃，係設置用以 使其濃度低於表層之P型井PWEL，而提高環狀N型井 NWEL1與帶狀N型井NWEL2之間之耐壓。再者，此深層P 114540.doc -34- 1336525 型井DPWEL係配置成環狀而包圍圖18之環狀n型井 NWEL1與帶狀N型井NWEL2。 此外，於本實施型態中，係於分隔空間以之表層，配 置以平面視呈環狀之P型雜質層（P型環，廣義而言為第1導 電型之雜質環）28(^此P型環280之形成區域係如圖18所示 包圍環狀N型井NWEL1與帶狀N型井NWEL2之雙方。 此乃為藉由設置此P型環280,以防止即使可成為寄生電 晶體之閘極之金屬佈線橫跨於分隔空間G2之上，寄生電 晶體將開啟（on)而分隔空間G2内之電位將反轉之情形。再 者，於本實施型態中，分隔空間G2之長度設為4 5 μιη， 位於分隔空間G2之中心之Ρ型環28〇之寬度則設為〇 5 μπι。但是，從電位反轉防止之觀點，可成為寄生電晶體 之閘極之多晶矽層與第丨層金屬佈線並非橫跨分隔空間〇2 而形成。第二層以上之金屬佈線係作成亦可橫跨分隔空間 G2之設計。 可舉出圖21作為圖20之變化例》圖21中，並未於分隔空 間G2設置環狀之深層ρ型井dPWEL，而係設置環狀之表層 Ρ型井SPWEL(廣義而言為第】導電型之環狀表層井）以替^ 之。Ρ型環280係形成於環狀之表層ρ型井spWEL〜。再 者，環狀N型井NWEL1之另一側之長邊區域nweu」與環 狀之表層P型井SPWEL之分隔空間gi(例如i μπι)係基於與 上述相同之理由，為確保20V之耐壓而設置。 3.3.4.控制電路區塊 其次，關於圖8所示之控制電路區塊2〇2加以說明。圖22 114540.doc -35· 1336525 係控制電路區塊202之區塊圖，圖23則係控制電路區塊2〇2 之佈局圖。控制電路區塊202係用以控制記憶胞陣列區塊 2〇〇内之記憶胞MC之資料之程式化（寫入）、讀取及抹除之 電路區塊。此控制電路區塊202中，如圖22所示，包含電 源電路300、控制電路302、X前置解碼器3〇4、γ前置解碼 器3 06 '感測放大器電路308、資料輸出電路31〇、程式驅 動器312、資料輸入電路314及上述之行驅動器 316(CLDrv)。再者，圖23所示之輸入/輸出緩衝器318係包 含圖22之資料輸出電路3 10及資料輸入電路314。電源電路 300具有VPP開關300-1、VCG開關300-2、ERS(抹除）開關 300-3 。 如圖23所示’記憶胞陣列區塊2〇〇與控制電路區塊2〇2係 於D1方向鄰接。而從記憶胞陣列區塊2〇〇所讀取之資料係 經由控制電路區塊202 ’而經由控制電路區塊202内之輸入 輸出緩衝器3 1 8 ’沿著記憶胞陣列區塊2〇〇之位元線bl之 延伸方向（D1方向）而輸出。 此處’如於圖3(A)(B)之說明，可程式化尺〇]^20係對於 其資料之轉送處之邏輯電路LB或電源電路PB之區塊鄰接 配置於D1方向。此外，可程式化r〇m20之控制電路區塊 202係對於資料之轉送處之邏輯電路lb或電源電路pb之區 塊鄰接配置於D1方向，則可利用更短路徑供給資料。 4.電子機器 圖24(A)(B)係揭示包含本實施形態之積體電路裝置1〇之 電子機器（光電裝置）之實例。再者，電子機器亦可包含圖 114540.doc •36· 1336525 24(A)(B)所示者以外之構成要素（例如相機、操作部或電源 等）°此外’本實施形態之電子機器並不限定於行動電 話，亦可為數位相機、PDA、電子筆記本、電子字典、投 影機、背面（rear)投影電視、或攜帶型資訊終端機等。 於圖24(A)(B)中，主機裝置410係例如MPU(Micro Processor Unit :微處理器單元）、基頻帶引擎（基頻帶處理 器）專此主機裝置410係進行顯示驅動器之積體電路裝置 10之控制。或是，亦可進行作為應用程式（applicati〇n)引 擎與基頻帶引擎之處理、與作為壓縮、伸長、定尺寸 (sizing)等圖形（graphic)引擎之處理。此外，圖24(b)之影 像處理控制器（顯示控制器）420係取代主機裝置41〇而進行 作為壓縮、伸長、定尺寸等圖形引擎之處理。 顯示面板400包含複數條資料線（源極線）、複數條掃描 線（閘極線）、與藉由資料線及掃描線加以特定之複數個像 素。而藉由改變各像素區域之光電元件（狹義而言為液晶 元件）之光學特性以實現顯示動作。此顯示面板* 〇 〇可藉由 使用TFT、TFD等交換元件之主動矩陣方式之面板而構 成。再者，顯示面板400既可為主動矩陣方式以外之面 板’亦可為液晶面板以外之面板。 於圖24(A)之情形，可使用内建記憶體者作為積體電路 裝置10。亦即，於此情形，積體電路裝置1〇係將來自主機 裝置410之影像資料暫時寫入内建記憶體中，再從内建2 憶體讀取寫入之影像資料，而驅動顯示面板。另一方面， 於圖24(B)之情形，可使用非内建記憶體者作為積體電路 114540.doc 37- 1336525 褒置10 °亦即’於此情形’ I自主機裝置41G之影像 .係、寫入影像處理控制器420之内建記憶體。而積體電路裝 置W係於影像處理控制器420之控制下驅動顯示面板彻。 再者雖如上4詳細說明本實施形態，但熟悉本項技藝 . 之業者想必可輕易理解於實質上不脫離本發明之新穎事項 • *效果範圍内可作許多變化。因此，此種變化例全部包含 於本發明之範圍内。例如於說明書或圖式中，至少一次與 • i廣義或同義之不同用語(第1之介面區域、第2之介面區 域等）起揭示之用語（輸出侧I/F區域、輸入側I/F區域 等）’於說明書或圖式之任何處所，亦可替換成該不同之 用t。此外，積體電路裝置及電子機器之構造、配置及動 作亦不限定於本實施形態中所說明者，而可為各種之變化 實施。 例如，於本發明中，構成可程式化R〇M之記憶胞MC亦 可為使用井以代替雜質層NCU之單層閘構造。此外，未必 •以單層閘為限，二層閘亦可。 再者，亦可將搭载可程式化ROM之半導體基板之第1導 . 電型作為N型。 . 【圖式簡單說明】 圖1係揭示本實施形態之積體電路裝置之構造例之圖 式。 圖2係揭示各種類型之顯示驅動器及内建其之電路區塊 之實例之圖式。 圖3 (A)(B)係揭示本實施形態之積體電路裝置之平面佈 114540.doc -38- I336525 局實例之圖式。 圖4(A)(B)係揭示積體電路震置之剖面圖之實例之圖 式。 圖5係揭示圖3(A)所示之電路區塊之中，可程式化 . R〇M、邏輯電路、及灰階電壓產生電路之關係之區塊圖。 . 圖6(A)(B)(C)係揭示藉由圖5之電路加以調整之灰階電壓 之特性圖。 鲁 圖7係揭示包含光電裝置之顯示裝置之構造例之區塊 圖。 圖8係揭示積體電路裝置内之可程式化R〇M區塊之佈局 之圖式。 圖9係揭示對於圖8之比較例之佈局之圖式。 圖10係揭示配置於可程式化ROM内之單層閘之記憶胞之 平面圖。 圖11係圖10所示之記憶胞之等效電路圖。 鲁 圖12係揭示圖10之Α-Α'剖面，揭示於記憶胞之程式化 (寫入）原理之圖式。 • 圖13係說明程式化後之寫入/讀取電晶體之閾值之變動 . 之圖式。 圖14係揭示圖10之Β-Β'剖面，揭示於記憶胞之抹除原理 之圖式。 圖15係說明抹除後之寫入/讀取電晶體之閾值之變動之 圖式。 圖16係揭示圖1 〇之Α-Α'剖面’揭示寫入狀態之從記憶胞 114540.doc •39- 1336525 之資料讀取原理之圖式。 圖17係揭示圖10之A-A'剖面，揭示抹除狀態之從記憶胞 之資料讀取原理之圖式。 圖1 8係可程式化ROM之記憶胞陣列區塊之平面圖。 圖19係相鄰之2個記憶胞之平面圖。 圖20係圖19之C-C·之剖面圖。 圖21係揭示圖20之變化例之圖式。 圖22係可程式化ROM之區塊圖。 圖23係揭示可程式化ROM整體之平面佈局之圖式。 圖24(A)(B)係揭示電子機器之構造例之圖式。 【主要元件符號說明】 CB1-CBN 第一〜第N電路區塊 10 積體電路裝置 12 輸出側I/F區域 14 輸入側I/F區域 20 可程式化ROM 200 記憶胞陣列區塊 202 控制電路區塊 210 控制閘部分 220 寫入/讀取電晶體 230 抹除電晶體 240 轉移閘 250 主要字元線·控制閘線驅動器區域 260 記憶胞區域 114540.doc -40- 1336525
270 次字元線解碼器區域 280 P型環 300 電源電路 302 控制電路 304 X前置解碼器 306 Y前置解碼器 308 感測放大器電路 310 資料輸出電路 312 程式驅動器 314 資料輸入電路 318 輸入輸出緩衝器 BL 位元線 CG(NCU) 控制閘 FG 漂浮閘 LB 邏輯電路（閘陣列） MC 記憶胞 NWEL1 環狀N型井 NWEL2 帶狀N型井 PB 電源電路區塊 PWEL P型井 Xfer(P) 轉移閘之PMOS Xfer(N) 轉移閘之NMOS WL 字元線 114540.doc 41

Claims (1)

1336525
第095133298號專利申請案 中文申請專利範圍替換本(99年7月) 十、申請專利範圍： 1- 一種積體電路裝置，其包含： 將從輪廓為長方形之積體電路裝置之短邊之第i邊朝 往相對之第3邊之方向作為第丨方向，將從積體電路裝置 之長邊之第2邊朝往相對之第4邊之方向作為第2方向 時，沿著前述第1方向所配置之第卜第N電路區塊…係2 以上之整數）； 配置於前述第1〜第N電路區塊之前述第2方向側之沿著 前述第4邊延伸之第1介面區域；及 配置於前述第1〜第N電路區塊之與前述第2方向相反側 之沿著前述第2邊延伸之第2介面區域； 則述第1〜第N電路區塊之一係邏輯電路區塊； i述第1〜第N電路區塊之另一個係所儲存之資料之至 少一部分係可由使用者程式化之可程式化R〇M區塊； 前述邏輯電路區塊與前述可程式化R〇M區塊係沿著前 述第1方向鄰接配置而成； 儲存於前述可程式化R〇M區塊之資訊之至少一部分係 供給至前述邏輯電路區塊。 2.如請求項1之積體電路裝置，其中 月y述第1〜第N電路區塊之再另一個係電源電路區塊； 此則述可程式KR0M區塊係配置於前述邏輯電路區塊與 前述電源電路區塊之間； ^述可桎式化ROM區塊與前述電源電路區塊係沿著前 迷第1方向鄰接配置而成； 114540-990702.doc 1336525 儲存於前述可程式化ROM區塊之資訊之一部分係供給 至前述電源電路區塊。 3.如請求項1之積體電路裝置，其中 前述可程式化ROM區塊包含： 排列有儲存資料之複數個記憶胞之記憶胞陣列區 塊；及 從前述複數個記憶胞讀取控制資料之控制電路區塊。 4.如請求項3之積體電路裝置，其中 鈾述複數個§己憶胞之各個均包含形成於半導體基板之 寫入/ D買取電θθ體及抹除電晶體之各閘極所共用之漂浮 閘，且前述漂浮閘係經由絕緣層而與形成於前述半導體 5. 6. 基板之由雜質層所形成之控制閘相對向之單層閘構造。 如請求項4之積體電路裝置，其中 形成前述複數個記憶胞之井區域係 Τ傅适 ， 將前述半導體基板作為第導 人. 巧乐1导[型時，前述井區域自 …成於前述半導體基板之第2導電 成於前述第2導電型之深層井上之第 =开 :前述第2導電型之深層井上包圍前述第心= 井之第2導電型之環狀表層井、及形 曰 之表層井與前述第2導電型之環狀表層井之最::電型 區域。 取表層雜質 前述可程式化 如自月來項3之積體電路裝置，其中 連接於前述複數個記憶胞之位元! R〇M區塊内，沿著前述第1方向延伸 114540-990702.doc 1336525 連接於前述複數個記憶胞之字元線係於前述可程式化 ROM區塊内’沿著前述第2方向延伸而成。 7. 如請求項6之積體電路裝置，其中 月ί述控制電路區塊與前述記憶胞陣列區塊係沿著前述 第1方向鄰接配置而成。 8. 如請求項7之積體電路裝置，其中 則述控制電路區塊係於前述邏輯電路區塊與前述記憶 胞陣列區塊之間，配置成與前述邏輯電路區塊鄰接而 成。
如請求項1之積體電路裝置，其中 前述積體電路裝置係顯示驅動器； 儲存於前述可程式化ROM區塊之資料包含調整前述顯 不驅動器必要之顯示驅動器調整資料。 如請求項9之積體電路裝置，其中 ，、迟.’、員示驅動益調整資料包含調整面板電壓之調整資 料。 、 11. 士。月求項9之積體電路裝置，其中 前述第1 @ 〇 〜第Ν電路區塊進一步包含灰階電壓產生電路 不驅動器調整資料包含調整前述灰階電壓之調 前述顯 整資料 12.如：求广之積體電路裝置，其中 整資員不驅動器調整資料包含調整所給與之時序之調 114540-990702.doc 13.如^求項9之積體電路裝置，其令 前述顯示驅動器調整資料包含 之啟動顺序設定之調整資料。Μ迷積體電路裝置 14· 一種積體電路裝置，其包含： 將從輪廓為長方形之 往相對之第电路裝置之短邊之第1邊朝 之長邊之g ± f為苐1方向，將從積體電路裝置 负遭之弟2邊朝往相對之 時，沿荖&, 逯之方向作為第2方向 考則逑弟1方向所配置第 以上之整數)； Χ之第1相電路區塊(Ν係2 配置於前述第丨〜第Ν -Α 电峪區塊之則述第2方向側之沿著 月】逃弟4邊延伸之第1介面區域；及 .、…二月』述第1〜第Ν電路區塊之與前述第2方向相反側 之/口著别述第2邊延伸之第2介面區域； 月）述第1〜第Ν電路區塊之一係電源電路區塊； 月J述第1〜第Ν電路區塊之另一個係所儲存之資料之至 ^ #刀可由使用者程式化之可程式化ROM區塊； 月’J述電源電路區塊與前述可程式化R〇M區塊係沿著前 述第1方向鄰接配置而成； 儲存於前述可程式化ROM區塊之資訊之至少一部分係 供給至前述電源電路區塊。 15,如請求項14之積體電路裝置，其中 如述可程式化ROM區塊包含： 排列有儲存資料之複數個記憶胞之記憶胞陣列區 塊；及 114540-990702.doc 1336525 從前述複數個記憶胞讀取控制資料之控制電路區塊。 16.如請求項15之積體電路裝置，其中 連接於前述複數個記憶胞之位元線係於前述可程式化 ROM區塊内’沿著前述第1方向延伸而成； 連接於前述複數個記憶胞之字元線係於前述可程式化 ROM區塊内’沿著前述第2方向延伸而成。 17.如請求項16之積體電路裝置，其中
第 前述控制電路區塊與前述記憶胞陣列區塊係 1方向鄰接配置而成。 沿著前述 18.如請求項17之積體電路裝置，其中 前述控制電路區塊係於前述電源電路區塊與前述記憶 胞陣列區塊之間，配置成與前述電源電路區塊鄰接: 成。 19. 一種電子機器，其特徵係包含：
如請求項1至18中任-項之積體電路裝置；及 由前述積體電路裝置所驅動之顯示面板。 114540-990702.doc
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