KR20060009407A - 반도체 장치 제조방법 - Google Patents

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KR20060009407A
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이쿠야 미야자와
다다요시 이케하라
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 관통 전극을 간단히 형성하는 것으로, 집적회로(12)가 형성된 반도체 기판(10)에, 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼진 관통 구멍(30)을 형성한다. 관통 구멍(30)에 개구로부터 절연 재료를 공급하여, 관통 구멍(30)의 내면에 절연층(32)을 형성한다. 절연층(32)이 형성된 관통 구멍(30)에, 개구로부터 도전 재료를 공급하여, 절연층(32)의 내측에 도전부(44)를 형성한다.

Description

반도체 장치 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 (A)∼도 1 (E)는 본 발명을 적용한 실시 형태에 관한 반도체 장치의 제조방법을 설명하는 도면,
도 2 (A)∼도 2 (D)는 본 발명을 적용한 실시 형태에 관한 반도체 장치의 제조방법을 설명하는 도면,
도 3 (A)∼도 3 (D)는 본 발명을 적용한 실시 형태에 관한 반도체 장치의 제조방법을 설명하는 도면,
도 4는 본 발명을 적용한 실시 형태에 관한 반도체 장치의 제조방법을 설명하는 도면,
도 5는 본 발명을 적용한 실시 형태에 관한 반도체 장치를 설명하는 도면,
도 6은 본 발명의 실시 형태에 관한 회로기판을 도시하는 도면,
도 7은 본 발명의 실시 형태에 관한 전자기기를 도시하는 도면,
도 8은 본 발명의 실시 형태에 관한 전자기기를 도시하는 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 집적회로
14 : 전극 24 : 오목부
30 : 관통 구멍 32 : 절연층
34, 36, 38 : 도전층 44 : 도전부
60 : 관통 전극
본 발명은, 반도체 장치 및 그 제조방법, 회로기판 및 전자기기에 관한 것이다.
3차원적 실장 형태의 반도체 장치가 개발되어 있다. 또한, 3차원적 실장을 가능하게 하기 위해, 반도체 칩에 관통 전극을 형성하는 것이 알려져 있다. 상세하게는, 반도체 칩에 관통 구멍을 형성하고, 관통 구멍의 내면에 절연층을 형성하여, 그 내측에 관통 전극을 형성한다. 이 경우, 작은 관통 구멍의 내면에 절연층을 형성하는 것이 어렵고, 그 내측에 도전 전극을 형성하는 것도 어려웠다.
본 발명은, 종래의 문제점을 해결하는 것으로, 그 목적은 관통 전극을 간단하게 형성하는 것에 있다.
(1) 본 발명에 관한 반도체 장치의 제조방법은, (a) 집적회로가 형성된 반도체 기판에, 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼진 오목부를 형성하는 제1 단계와, 상기 오목부의 바닥면에 동일 내 직경이 연속하도록 구멍을 형성하는 제2 단계에 의해, 관통 구멍을 형성하고,
(b) 상기 관통 구멍에 상기 개구로부터 절연 재료를 공급하여, 상기 관통 구 멍의 내면에 절연층을 형성하고,
(c) 상기 절연층이 형성된 상기 관통 구멍에, 상기 개구로부터 도전 재료를 공급하여, 상기 절연층의 내측에 도전부를 형성하는 것을 포함하고,
상기 반도체 기판은, 제1 면에 전극을 구비하고,
상기 관통구멍을, 상기 반도체 기판의 상기 전극이 형성된 상기 제1 면과는 반대측의 제2 면으로부터 형성함으로써 반도체 장치를 제조하고, 복수의 상기 반도체 장치를 적층하고, 상기 도전부를 통하여 전기적 접속을 도모하는 것을 포함한다.
본 발명에 의하면, 관통 구멍의 개구가 크게 되어 있어, 절연 재료나 도전 재료를 공급하기 쉽기 때문에, 관통 전극을 간단히 형성할 수 있다.
(2) 이 반도체 장치의 제조방법에 있어서,
상기 관통 구멍을, 샌드블래스트 가공을 포함하는 방법으로 형성해도 된다.
(3) 이 반도체 장치의 제조방법에 있어서,
상기 반도체 기판에, 상기 샌드블래스트 가공에 의해 오목부를 형성하고, 상기 오목부의 바닥면에 레이저 가공을 행하여 상기 구멍을 형성해도 된다.
(4) 이 반도체 장치의 제조방법에 있어서,
상기 반도체 기판은, 제1 면에 전극을 가지고,
상기 관통 구멍을, 상기 반도체 기판의 상기 전극이 형성된 상기 제1 면과는 반대측의 제2 면으로부터 형성해도 된다.
(5) 이 반도체 장치의 제조방법에 있어서,
상기 관통 구멍을, 상기 전극을 관통하도록 형성해도 된다.
(6) 이 반도체 장치의 제조방법에 있어서,
상기 반도체 기판의 표면과 상기 오목부의 내벽면의 각도가 70°이상 90°미만의 각도로 되도록 상기 오목부를 형성해도 된다.
(7) 이 반도체 장치의 제조방법에 있어서,
상기 반도체 기판은, 반도체 웨이퍼이고, 다수의 상기 집적회로가 형성되며, 각각의 상기 집적회로에 대응하여 상기 도전부를 형성하고,
상기 (c) 공정 후에, 상기 반도체 기판을 절단하는 것을 더 포함해도 된다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다. 도 1 (A)∼ 도 3 (D)는 본 발명을 적용한 실시 형태에 관한 반도체 장치의 제조방법을 설명하는 도면이다. 본 실시 형태에서는 반도체 기판(10)을 사용한다. 도 1 (A)에 도시하는 반도체 기판(10)은, 반도체 웨이퍼이지만 반도체 칩이어도 된다. 반도체 기판(10)에는 적어도 하나의(반도체 웨이퍼에는 다수의, 반도체 칩에는 1개의) 집적회로(예를 들면, 트랜지스터나 메모리를 가지는 회로)(12)가 형성되어 있다. 반도체 기판(10)에는 다수의 전극(예를 들면 패드)(14)이 형성되어 있다. 각 전극(14)은 집적회로(12)에 전기적으로 접속되어 있다. 각 전극(14)은 알루미늄으로 형성되어 있어도 된다. 전극(14)의 표면의 형상은 특별히 한정되지 않지만 직사각형인 것이 많다. 반도체 기판(10)이 반도체 웨이퍼인 경우, 다수의 반도체 칩으로 이루어지는 영역의 각각에 2개 이상(1 그룹)의 전극(14)이 형성된다.
반도체 기판(10)에는 1층 또는 그 이상의 층의 패시베이션막(16, 18)이 형성되어 있다. 패시베이션막(16, 18)은, 예를 들면, SiO2, SiN, 폴리이미드 수지 등으로 형성할 수 있다. 도 1 (A)에 도시하는 예에서는, 패시베이션막(16) 상에, 전극(14)과, 집적회로(12)와 전극(14)을 접속하는 배선(도시하지 않음)이 형성되어 있다. 또한, 다른 패시베이션막(18)이 전극(14)의 표면의 적어도 일부를 피해 형성되어 있다. 패시베이션막(18)은, 전극(14)의 표면을 덮어 형성한 후, 그 일부를 에칭하여 전극(14)의 일부를 노출시켜도 된다. 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 것을 적용해도 된다. 패시베이션막(18)의 에칭시에, 전극(14)의 표면이 에칭되어도 된다.
본 실시 형태에서는 반도체 기판(10)에 관통 구멍(30)(도 1(D) 참조)을 형성한다. 이 때문에, 예를 들면, 도 1 (B)에 도시하는 바와 같이, 반도체 기판(10)에 레지스트(20)를 형성해도 된다. 레지스트(20)는 전극(14)이 형성된 제1 면과는 반대측의 제2 면에 형성해도 된다. 레지스트(20)는 개구(22)를 가지도록 패터닝한다. 개구(22)는 적어도 부분적으로 전극(14)과 오버랩하도록 형성해도 된다. 개구(22) 내에 관통 구멍(30)을 형성한다.
관통 구멍(30)을 형성하기 위해, 도 1 (C)에 도시하는 바와 같이, 반도체 기판(10)에 오목부(24)를 형성해도 된다. 오목부(24)는 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼지도록 형성한다. 즉, 오목부(24)는 바닥면보다 개구가 크게 되어 있다. 반도체 기판(10)의 표면(제2 면)과 오목부(24)의 내벽면의 각도( α)는 70°이상 90°미만이어도 된다. 이러한 형상의 오목부(24)는 샌드블래스트 가공으로 형성해도 된다.
도 1 (D)에 도시하는 바와 같이, 오목부(24)의 바닥면에 관통 구멍(26)을 형성한다. 그 형성에는 예를 들면 레이저(YAG 레이저, CO2 레이저, 엑시머 레이저 등)를 사용해도 되고, 에칭(드라이 에칭 또는 웨트 에칭)을 적용해도 된다. 관통 구멍(26)은 전극(14)을 관통하도록 형성해도 된다. 오목부(24) 및 관통 구멍(26)에 의해, 반도체 기판(10)에 관통 구멍(30)을 형성한다. 관통 구멍(30)의 일부의 내벽면은 오목부(24)의 내벽면이다. 따라서, 관통 구멍(30)은, 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼져 이루어진다. 관통 구멍(30)은 전극(14)을 관통하고 있다.
도 1 (E)에 도시하는 바와 같이, 관통 구멍(30)의 내면에 절연층(32)을 형성한다. 절연층(32)은 반도체 기판(10)의 전극(14)과는 반대측의 면(제2 면)에 이르도록 형성해도 된다. 관통 구멍(30)이 전극(14)을 관통하는 경우, 전극(14)에 형성된 구멍의 내면에도 절연층(32)이 형성되어도 된다. 단, 절연층(32)은 전극(14)의 적어도 일부(예를 들면 표면)가 노출하도록 형성한다. 절연층(32)은 절연 재료를 관통 구멍(30)에 공급하여 형성한다. 절연 재료는 관통 구멍(30)의 테이퍼진 개구(오목부(24)의 개구)로부터 공급한다. 이렇게 함으로써, 넓은 개구로부터 절연 재료를 공급할 수 있어, 절연층(32)을 형성하기 쉽다. 절연 재료는, 스크린 인쇄방식, 잉크젯 프린터 방식, 화학기상퇴적(CVD), 스프레이 방식 또는 디스펜서에 의한 도포 등으로 형성할 수 있다.
도 2 (A)에 도시하는 바와 같이, 절연층(32) 상에 도전층(34)을 형성한다. 도전층(34)은 적어도 관통 구멍(30) 내에 형성한다. 도전층(34)의 형성은 관통 구멍(30)내에 도전 재료를 공급하는 것을 포함한다. 도전 재료는, 스크린 인쇄방식, 잉크젯 프린터 방식, 화학기상퇴적(CVD), 스프레이 방식 또는 디스펜서에 의한 도포 등으로 형성할 수 있다. 도전층(34)은 적어도 배리어층을 포함해도 된다. 배리어층은, 그 위에 형성되는 재료가 반도체 기판(10)(예를 들면 Si)에 확산하는 것을 방지하는 것이다. 배리어층은 그 위의 재료와는 다른 재료(예를 들면 TiW, TiN)로 형성해도 된다. 도전층(34)은 시드층을 포함해도 된다. 시드층은 배리어층을 형성한 후에 형성한다. 시드층은 그 위에 형성되는 재료와 동일한 재료(예를 들면 Cu)로 형성해도 된다. 도전층(34)은 관통 구멍(30) 내를 메우지 않도록 형성해도 된다. 즉, 관통 구멍(30) 내에서, 도전층(34)에 의해 둘러싸인 관통 구멍이 형성되어도 된다. 도전층(34)을 절연층(32) 위에만 형성하는 경우, 도전층(34)은 전극(14)과 전기적으로 접속되어 있지 않다.
도 2 (B)에 도시하는 바와 같이, 도전층(제1 도전층)(34) 및 전극(14) 상에 도전층(제2 도전층)(36)을 형성한다. 도전층(36)의 내용은 도전층(34)의 내용이 해당한다. 도전층(36)은 패시베이션막(18) 상에 이르도록 형성해도 된다. 도전층(36)은 관통 구멍(30)을 막지 않도록 형성해도 된다. 즉, 도전층(36)에 관통 구멍(30)과 연통하는 구멍이 형성되어 있어도 된다.
도 2 (C)에 도시하는 바와 같이, 레지스트(40)를 형성한다. 레지스트(40)는 개구(42)를 가지도록 패터닝한다. 개구(42)는 관통 구멍(30)과 오버랩되도록 형성한다. 레지스트(40)는, 관통 구멍(30) 내의 영역을 제외하고, 도전층(34, 36)을 덮어도 된다.
도 2 (D)에 도시하는 바와 같이, 관통 구멍(30) 내에 도전 재료를 공급하여, 도전층(제3 도전층)(38)을 형성한다. 도전층(38)은, 예를 들면 Cu로 형성해도 된다. 도전층(38)은 무전해 도금이나 잉크젯 방식에 의해서 형성해도 된다. 도전층(38)은 반도체 기판(10)의 전극(14)이 형성된 제1 면과는 반대측의 제2 면(예를 들면 절연층(32) 또는 도전층(34)의 표면)보다 돌출해 있어도 된다.
이상의 공정에 의해, 도전부(44)를 형성할 수 있다. 도전부(44)는 반도체 기판(10)의 양면의 전기적인 접속을 도모하기 위한 것이다. 본 실시 형태에서는, 도전층(34, 36, 38)에 의해서 도전부(44)가 구성된다. 관통 전극(44)은, 절연층(32)이 형성된 관통 구멍(30)에, 테이퍼진 개구로부터 도전 재료를 공급하여 형성한다. 이것에 의하면, 넓은 개구로부터 도전 재료를 공급하므로 도전부(44)를 형성하기 쉽다.
도 3 (A)에 도시하는 바와 같이, 레지스트(40)를 제거하고, 도 3 (B)에 도시하는 바와 같이, 다른 레지스트(50)를 형성해도 된다. 레지스트(50)는 개구(52)를 가지도록 패터닝한다. 개구(52)는 전극(14)과 적어도 부분적으로 오버랩하도록 형성한다. 레지스트(50)는, 전극(14)의 적어도 일부를 제외하고, 도전층(34, 36, 38)을 덮어도 된다. 개구(52) 내(전극(14) 위 또는 그 위에 형성된 도전층(36) 위)에 도전층(제4 도전층)(54)을 형성한다. 도전층(54)은 무전해 도금이나 잉크젯 방식에 의해서 형성해도 된다. 도전층(54)은 반도체 기판(10)의 전극(14)이 형성된 제1 면(예를 들면 패시베이션막(18) 또는 도전층(36)의 표면)보다 돌출되어 있어도 된다.
도 3 (C)에 도시하는 바와 같이, 레지스트(50)를 제거한다. 또한, 도전층(38)을 마스크로 하여, 그 밑에 형성된 도전층(34)의 일부(도전층(38)의 외측의 부분)를 제거(예를 들면 에칭)해도 된다. 마찬가지로, 도전층(54)을 마스크로 하여, 그 밑에 형성된 도전층(36)의 일부(도전층(54)의 외측의 부분)를 제거(예를 들면 에칭)해도 된다.
도 3 (D)에 도시하는 바와 같이, 도전부(44)(혹은 도전층(38)) 상에는 납재(연납 또는 강납)(56)를 형성해도 된다. 납재(56)는 전극(14)측의 도전층(54) 상에도 형성해도 된다.
이상의 공정에 의해, 관통 전극(60)을 형성할 수 있다. 본 실시 형태에서는, 관통 전극(60)은 도전부(44)(도전층(34, 36, 38)) 및 도전층(54)을 가지고 있고, 또한 납재(56)를 가지고 있어도 된다. 관통 전극(60)은 반도체 기판(10)을 관통하고, 전극(14)이 형성된 제1 면과, 그 반대측의 제2 면의 사이에서 전기적 접속을 도모할 수 있다. 관통 전극(60)은 반도체 기판(10)의 양면으로부터 돌출되어 있어도 된다. 관통 전극(60)은, 전극(14)을 관통하고, 전극(14)에 전기적으로 접속되어 있다. 관통 전극(60)은 반도체 기판(10)의 관통 구멍(30)(도 1 (D) 참조)의 내측에 설치되어 있다. 반도체 기판(10)의 기재(基材)와 관통 전극(60)의 사이는 절연층(32)에 의해 전기적으로 절연되어 있다.
도 4에 도시하는 바와 같이, 반도체 기판(10)이 반도체 웨이퍼인 경우, 각각의 집적회로(12)(도 1 (A) 참조)에 대응하여 관통 구멍(30)을 형성하고, 관통 전극(60)을 형성하며, 반도체 기판(10)을 절단(예를 들면 다이싱)해도 된다. 절단에는 커터(예를 들면 다이서)(70) 또는 레이저(예를 들면 CO2 레이저, YAG 레이저 등)를 사용해도 된다.
이상의 공정에 의해, 반도체 장치를 제조할 수 있다. 반도체 장치는 반도체 기판(10)을 가진다. 반도체 기판(10)에는 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼진 관통 구멍(30)이 형성되어 이루어진다. 관통 구멍(30)의 내면에는 절연층(32)이 형성되어 있다. 절연층(32)의 내측에는 도전부(44)가 형성되어 있다. 그 밖의 구성은 상술한 제조방법에 의해 얻어지는 내용이다.
또한, 도 5에 도시하는 바와 같이, 상술한 방법에 의해 제조한 다수의 반도체 장치를 적층하고, 관통 전극(60)을 통해서 각각의 전기적 접속을 도모해도 된다. 본 실시 형태는 이러한 삼차원 실장을 행할 때에 효과적이다. 도 5에 도시하는 반도체 장치는 다수의 반도체 기판(10)을 가진다. 전극(14)(제1 면)의 방향으로 가장 외측(도 5에서는 가장 밑)에 위치하는 반도체 기판(10)은 외부 단자(예를 들면 땜납 볼)(62)를 가진다. 외부 단자(62)는 수지층(예를 들면 응력 완화층)(64) 상에 형성된 배선(66) 상에 설치되어 있다. 배선(66)은 전극(14)의 측에서 관통 전극(60)에 접속되어 있다.
도 6에는 다수의 반도체 칩이 적층되어 이루어지는 반도체 장치(1)가 실장된 회로기판(1000)이 도시되어 있다. 다수의 반도체 칩은 상술한 관통 전극(60)에 의해서 전기적으로 접속되어 있다. 상술한 반도체 장치를 가지는 전자기기로서, 도 7에는 노트형 퍼스널 컴퓨터(2000)가 도시되고, 도 8에는 휴대전화(3000)가 도시되어 있다.
본 발명은 상술한 실시 형태에 한정되는 것이 아니고, 다양한 변형이 가능하다. 예를 들면, 본 발명은, 실시 형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일의 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은 실시 형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시 형태에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시 형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 의하면, 관통 구멍의 개구가 크게 되어 있어, 절연 재료나 도전 재료를 공급하기 쉽기 때문에, 관통 전극을 간단히 형성할 수 있다.

Claims (6)

  1. (a) 집적회로가 형성된 반도체 기판에, 개구로부터 깊이 방향으로 끝이 가늘어지게 테이퍼진 오목부를 형성하는 제1 단계와, 상기 오목부의 바닥면에 동일 내 직경이 연속하도록 구멍을 형성하는 제2 단계에 의해, 관통 구멍을 형성하고,
    (b) 상기 관통 구멍에 상기 개구로부터 절연 재료를 공급하여, 상기 관통 구멍의 내면에 절연층을 형성하며,
    (c) 상기 절연층이 형성된 상기 관통 구멍에, 상기 개구로부터 도전 재료를 공급하여, 상기 절연층의 내측에 도전부를 형성하는 것을 포함하고,
    상기 반도체 기판은, 제1 면에 전극을 구비하고,
    상기 관통구멍을, 상기 반도체 기판의 상기 전극이 형성된 상기 제1 면과는 반대측의 제2 면으로부터 형성함으로써 반도체 장치를 제조하고, 복수의 상기 반도체 장치를 적층하고, 상기 도전부를 통하여 전기적 접속을 도모하는 것을 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 관통 구멍을, 샌드블래스트 가공을 포함하는 방법으로 형성하는 반도체 장치의 제조방법.
  3. 제2항에 있어서,
    상기 샌드블래스트 가공에 의해 상기 오목부를 형성하고, 상기 오목부의 상기 바닥면에 레이저 가공을 행하여 상기 구멍을 형성하는 반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 관통 구멍을, 상기 전극을 관통하도록 형성하는 반도체 장치의 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면과 상기 오목부의 내벽면과의 각도가 70°이상 90°미만의 각도로 되도록, 상기 오목부를 형성하는 반도체 장치의 제조방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판은, 반도체 웨이퍼이고, 다수의 상기 집적회로가 형성되며, 각각의 상기 집적회로에 대응하여 상기 도전부를 형성하고,
    상기 (c)공정 후에, 상기 반도체 기판을 절단하는 것을 더 포함하는 반도체 장치의 제조방법.
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TW (1) TWI227923B (ko)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902872B2 (en) * 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2005051150A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
EP1515364B1 (en) 2003-09-15 2016-04-13 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7081411B2 (en) * 2003-10-18 2006-07-25 Northrop Grumman Corporation Wafer etching techniques
US6867073B1 (en) * 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) * 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP4454369B2 (ja) * 2004-03-31 2010-04-21 シャープ株式会社 貫通電極構造、半導体基板積層モジュールおよび貫通電極形成方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP2006066412A (ja) * 2004-08-24 2006-03-09 Mitsubishi Electric Corp 半導体装置および半導体装置製造方法
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7279407B2 (en) 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI240397B (en) * 2004-11-15 2005-09-21 Advanced Semiconductor Eng BGA package having substrate with exhaust function for molding
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
DE102005006280B4 (de) * 2005-02-10 2006-11-16 Infineon Technologies Ag Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
US20060177999A1 (en) * 2005-02-10 2006-08-10 Micron Technology, Inc. Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
JP4581864B2 (ja) * 2005-06-21 2010-11-17 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
JP4552770B2 (ja) * 2005-06-21 2010-09-29 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP4758712B2 (ja) * 2005-08-29 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP4564434B2 (ja) * 2005-09-30 2010-10-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
AU2006315079B2 (en) * 2005-11-18 2011-03-24 Ewise Systems Pty Ltd A method and apparatus for facilitating a secure transaction
US8026594B2 (en) 2005-11-25 2011-09-27 Panasonic Electric Works Co., Ltd. Sensor device and production method therefor
WO2007061054A1 (ja) * 2005-11-25 2007-05-31 Matsushita Electric Works, Ltd. ウェハレベルパッケージ構造体、および同パッケージ構造体から得られるセンサ装置
EP3257809A1 (en) 2005-11-25 2017-12-20 Panasonic Intellectual Property Management Co., Ltd. Wafer level package structure and production method therefor
JP4795102B2 (ja) * 2006-04-27 2011-10-19 株式会社フジクラ 配線基板およびその製造方法
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8021981B2 (en) * 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
KR101175393B1 (ko) * 2006-10-17 2012-08-20 쿠퍼 에셋 엘티디. 엘.엘.씨. 웨이퍼 비아 형성
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7804175B2 (en) * 2007-01-31 2010-09-28 Hewlett-Packard Development Company, L.P. Semiconductor structures including conductive vias continuously extending therethrough and methods of making the same
DK1962344T3 (da) * 2007-02-25 2012-07-02 Samsung Electronics Co Ltd Emballager til elektroniske indretninger og fremgangsmåder til fremstilling
DE102008024443A1 (de) 2007-05-18 2008-12-18 Samsung Electronics Co., Ltd., Suwon Integrierte Halbleiterschaltkreispackung, Herstellungsverfahren, optisches Bauelementmodul und elektronisches System
US20080284041A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
TWI351751B (en) 2007-06-22 2011-11-01 Ind Tech Res Inst Self-aligned wafer or chip structure, self-aligned
WO2009005462A1 (en) * 2007-07-05 2009-01-08 ÅAC Microtec AB Low resistance through-wafer via
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
KR101533663B1 (ko) 2007-08-03 2015-07-03 테세라, 인코포레이티드 재구성된 웨이퍼를 이용한 스택 패키지
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8034702B2 (en) * 2007-08-16 2011-10-11 Micron Technology, Inc. Methods of forming through substrate interconnects
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
KR20090047776A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
KR100980096B1 (ko) 2008-03-14 2010-09-07 박태석 다이싱 공정을 이용한 집적소자의 웨이퍼 레벨 칩 사이즈패키지 및 그 제조방법
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
US7843072B1 (en) * 2008-08-12 2010-11-30 Amkor Technology, Inc. Semiconductor package having through holes
KR20100020718A (ko) * 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
US7872332B2 (en) * 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
KR20100042021A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
KR101655331B1 (ko) * 2008-10-15 2016-09-07 사일렉스 마이크로시스템스 에이비 비아 상호접속을 제조하는 방법
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US7843052B1 (en) 2008-11-13 2010-11-30 Amkor Technology, Inc. Semiconductor devices and fabrication methods thereof
US8513119B2 (en) * 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
TW201114003A (en) * 2008-12-11 2011-04-16 Xintec Inc Chip package structure and method for fabricating the same
US7786008B2 (en) * 2008-12-12 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system having through silicon vias with partial depth metal fill regions and method of manufacture thereof
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
JP5330065B2 (ja) * 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
JP2010272737A (ja) * 2009-05-22 2010-12-02 Elpida Memory Inc 半導体装置の製造方法
US8587129B2 (en) * 2009-07-31 2013-11-19 Stats Chippac Ltd. Integrated circuit packaging system with through silicon via base and method of manufacture thereof
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8362515B2 (en) 2010-04-07 2013-01-29 Chia-Ming Cheng Chip package and method for forming the same
US8202797B2 (en) 2010-06-22 2012-06-19 Stats Chippac Ltd. Integrated circuit system with recessed through silicon via pads and method of manufacture thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
CN102592982B (zh) * 2011-01-17 2017-05-03 精材科技股份有限公司 晶片封装体的形成方法
US20120193809A1 (en) * 2011-02-01 2012-08-02 Nanya Technology Corp. Integrated circuit device and method for preparing the same
JP5870493B2 (ja) * 2011-02-24 2016-03-01 セイコーエプソン株式会社 半導体装置、センサーおよび電子デバイス
US8853857B2 (en) 2011-05-05 2014-10-07 International Business Machines Corporation 3-D integration using multi stage vias
JP5613620B2 (ja) * 2011-05-27 2014-10-29 新光電気工業株式会社 配線基板及びその製造方法
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8487425B2 (en) 2011-06-23 2013-07-16 International Business Machines Corporation Optimized annular copper TSV
CN102891120B (zh) * 2011-07-22 2016-06-08 精材科技股份有限公司 晶片封装体及其形成方法
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
JP5810921B2 (ja) * 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
CN102903671A (zh) * 2012-10-12 2013-01-30 江阴长电先进封装有限公司 一种新型的芯片背面硅通孔结构的成形方法
CN102881644B (zh) * 2012-10-12 2014-09-03 江阴长电先进封装有限公司 一种圆片级芯片封装方法
KR20140104778A (ko) 2013-02-21 2014-08-29 삼성전자주식회사 관통전극을 갖는 반도체 소자의 제조방법
US10115693B2 (en) * 2013-03-14 2018-10-30 Longitude Licensing Limited Solder layer of a semiconductor chip arranged within recesses
JP5826782B2 (ja) * 2013-03-19 2015-12-02 株式会社東芝 半導体装置の製造方法
JP2015002299A (ja) * 2013-06-17 2015-01-05 株式会社ザイキューブ 漏斗状の貫通電極およびその製造方法
JP6177639B2 (ja) * 2013-09-20 2017-08-09 日本メクトロン株式会社 多層プリント配線板の製造方法、および多層プリント配線板
US9401323B1 (en) * 2015-04-03 2016-07-26 International Business Machines Corporation Protected through semiconductor via (TSV)
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
KR20190083054A (ko) * 2018-01-03 2019-07-11 삼성전자주식회사 반도체 패키지
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
DE102018108611B4 (de) * 2018-04-11 2019-12-12 RF360 Europe GmbH Gehäuse für elektrische Vorrichtung und Verfahren zum Herstellen des Gehäuses
US10903142B2 (en) * 2018-07-31 2021-01-26 Intel Corporation Micro through-silicon via for transistor density scaling
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
KR20210053537A (ko) 2019-11-04 2021-05-12 삼성전자주식회사 반도체 패키지
US11393791B2 (en) * 2020-01-28 2022-07-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies with near zero bond line thickness

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2692625B2 (ja) * 1994-12-08 1997-12-17 日本電気株式会社 半導体基板の製造方法
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6871396B2 (en) * 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
US9070678B2 (en) 2006-11-22 2015-06-30 Tessera, Inc. Packaged semiconductor chips with array
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8405196B2 (en) 2007-03-05 2013-03-26 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8735205B2 (en) 2007-03-05 2014-05-27 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8809190B2 (en) 2010-09-17 2014-08-19 Tessera, Inc. Multi-function and shielded 3D interconnects
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US10354942B2 (en) 2010-09-17 2019-07-16 Tessera, Inc. Staged via formation from both sides of chip
US9847277B2 (en) 2010-09-17 2017-12-19 Tessera, Inc. Staged via formation from both sides of chip
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US9362203B2 (en) 2010-09-17 2016-06-07 Tessera, Inc. Staged via formation from both sides of chip
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9368476B2 (en) 2010-12-02 2016-06-14 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US9620437B2 (en) 2010-12-02 2017-04-11 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers
US8796828B2 (en) 2010-12-08 2014-08-05 Tessera, Inc. Compliant interconnects in wafers
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers

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