KR20020079378A - 전압 발생 회로 및 그 제어 방법 - Google Patents

전압 발생 회로 및 그 제어 방법

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KR20020079378A
KR20020079378A KR1020020012107A KR20020012107A KR20020079378A KR 20020079378 A KR20020079378 A KR 20020079378A KR 1020020012107 A KR1020020012107 A KR 1020020012107A KR 20020012107 A KR20020012107 A KR 20020012107A KR 20020079378 A KR20020079378 A KR 20020079378A
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    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Abstract

본 발명의 전압 발생 회로는 파워 다운 모드로 변환시에 관통 전류의 발생을 방지하여 전류 소비를 저감할 수 있다. 전압 발생 회로는 기준 전압에 의해 활성화되고 출력 전압을 발생하는 전압 발생기를 포함한다. 기준 전압 클램프 회로는 전압 발생기에 접속되고 파워 다운 신호에 응답하여 기준 전압을 전압 발생기를 비활성화시키는 제1 전압으로 클램프한다. 출력 전압 클램프 회로는 전압 발생기에 접속되고 출력 전압을 제2 전압으로 클램프한다. 제어 회로는 출력 전압 클램프 회로에 접속되고 파워 다운 신호에 응답하여 전압 발생기를 비활성화한 후에 출력 전압 클램프 회로를 인에이블시킨다.

Description

전압 발생 회로 및 그 제어 방법{VOLTAGE GENERATOR CIRCUIT AND METHOD FOR CONTROLLING THEREOF}
본 발명은 전압 발생 회로에 관한 것으로, 특히 반도체 장치에 탑재된 전압 발생 회로에 관한 것이다.
반도체 장치에는 외부 전원 전압을 수신하여 내부 전원 전압을 발생시켜서 반도체 장치의 내부 회로로 공급하는 전압 발생 회로가 제공될 수 있다.
전압 발생 회로를 강압 회로로 구성하는 경우, 내부 회로의 소비 전력의 저감 및 트랜지스터의 미세화에 따른 절연 파괴 및 드레인-소스 절연 파괴의 저하에 대처할 수 있다. 파워 다운 모드를 구비한 시스템에 탑재하고자 하는 반도체 장치에서는 파워 다운 모드시에 전압 발생 회로의 동작을 비활성화하여 내부 회로의 전류 소비를 차단하도록 구성된다.
도 1은 종래 기술의 제1 실시예에 따른 전압 발생 회로(100)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(100)는 복수의 N 채널 MOS 트랜지스터를 구비한 강압 회로로서 기능한다. N 채널 MOS 트랜지스터로 구성된 강압 트랜지스터 Tr1의 드레인으로는 외부 전원(고전위 전원) Vcc의 전압이 공급되고, 게이트로는 기준 전압 발생 회로(도시하지 않음)에 의해 발생된 기준 전압 Vg가 공급된다.
강압 트랜지스터 Tr1의 소스에는 내부 회로(1)가 접속된다. 기준 전압 Vg가 강압 트랜지스터 Tr1의 게이트로 공급되면, 내부 회로(1)로는 외부 전원 Vcc의 전압으로부터 강압 트랜지스터 Tr1의 임계치 Vthn분만큼 저감된 내부 전압(내부 전원 전압) Vdd가 공급된다.
강압 트랜지스터 Tr1의 게이트와 외부 전원(저전위 전원) Vss 사이에는 용량 C1이 접속된다. 이 용량 C1은 내부 전압 Vdd의 변동에 응답하여 기준 전압 Vg에 발생하는 결합 노이즈(coupling noise)를 저감한다.
강압 트랜지스터 Tr1의 게이트와 외부 전원 Vss 사이에는 N 채널 MOS 트랜지스터로 구성된 기준 전압 클램프 트랜지스터 Tr2가 접속된다. 이 기준 전압 클램프 트랜지스터 Tr2의 게이트로는 파워 다운 신호 pd가 공급된다. 파워 다운 모드시에 파워 다운 신호 pd가 H 레벨로 상승하면, 기준 전압 클램프 트랜지스터 Tr2가 턴온되고 기준 전압 Vg가 외부 전원 Vss의 전압으로 클램프됨으로써, 강압 트랜지스터 Tr1이 턴오프된다.
강압 트랜지스터 Tr1의 소스(내부 전압 Vdd)와 외부 전원 Vss 사이에는 용량 C2가 접속된다. 이 용량 C2는 내부 전압 Vdd를 안정화시키기 위해 사용된다. 용량 C2는 내부 회로(1)의 기생 용량을 포함한다.
강압 트랜지스터 Tr1의 소스와 외부 전원 Vss 사이에는 N 채널 MOS 트랜지스터로 구성된 내부 전압 클램프 트랜지스터 Tr3가 접속된다. 내부 전압 클램프 트랜지스터 Tr3의 게이트에는 파워 다운 신호 pd가 공급된다. 파워 다운 신호 pd가 H 레벨로 상승하면, 강압 트랜지스터 Tr1이 턴오프된 상태에서 내부 전압 클램프 트랜지스터 Tr3이 턴온되고 도 3에 도시된 바와 같이 내부 전압 Vdd가 외부 전원 Vss의 전압으로 클램프된다. 이러한 동작에 의해, 파워 다운 모드시에는 내부 전압 Vdd의 공급이 중지되기 때문에, 내부 회로(1)의 전류 소비가 방지된다.
전압 발생 회로(100)에 있어서, 파워 다운 신호 pd가 H 레벨로 상승하여 통상 모드로부터 파워 다운 모드로 변환되는 경우, 기준 전압 클램프 트랜지스터 Tr2 및 내부 전압 클램프 트랜지스터 Tr3이 턴온되고 도 3에 도시된 바와 같이 기준 전압 Vg 및 내부 전압 Vdd가 저하된다. 이 때, 용량 C1 및 강압 트랜지스터 Tr1의 용량치가 기준 전압 클램프 트랜지스터 Tr2의 구동 능력과 비교해서 매우 크기 때문에, 기준 전압 클램프 트랜지스터 Tr2가 턴온되는 경우 기준 전압 Vg는 기준 전압 클램프 트랜지스터 Tr2에 응답하여 CR 시정수에 따라 완만하게 저하된다. 이 상태에 있어서, 강압 트랜지스터 Tr1 및 내부 전압 클램프 트랜지스터 Tr3이, 기준 전압 Vg와 내부 전압 Vdd간의 전위차가 강압 트랜지스터 Tr1의 임계치 Vthn 이하로 저감될 때까지의 시간 주기 t1으로 동시에 턴온되고 관통 전류가 외부 전원 Vcc로부터 외부 전원 Vss로 흐른다. 이 관통 전류에 의해, 외부 전원 Vcc의 전압은 저하되고 내부 회로(1)에서는 오동작이 발생한다.
또한, 전압 발생 회로(100)에 있어서, 파워 다운 모드시에 강압 트랜지스터 Tr1의 게이트-소스간 전압 Vgs가 0 V가 되더라도, 트랜지스터의 물리적 특성에 의해 강압 트랜지스터 Tr1의 드레인 및 소스간에 서브임계치 전류(sub-threshold current)가 흐르고, 이 서브임계치 전류가 내부 전압 클램프 트랜지스터 Tr3을 통하여 외부 전원 Vss로 흐른다.
Vgs = 0 V인 경우, N 채널 MOS 트랜지스터로 흐르는 서브임계치 전류 IL은 일반적으로 이하의 수학식 1과 같이 나타내어진다.
여기서, W는 트랜지스터의 채널폭이고, Vtc는 채널폭 WO의 트랜지스터로 일정한 임의의 드레인-소스간 전류 IO가 흐르기 시작한 경우의 게이트-소스간 전압이며, S는 테일링 계수(tailing coefficient)이다.
예를 들면, 수 10 ㎛ 내지 수 10만 ㎛ 범위의 채널폭을 갖는 강압 트랜지스터 Tr1로는 수 10 ㎂ 내지 수 100 ㎂ 범위의 서브임계치 전류가 흐름으로써, 파워 다운 모드시에도 전류 소비가 증대된다.
도 2는 종래 기술의 제2 실시예에 따른 전압 발생 회로(200)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(200)는 복수의 P 채널 MOS 트랜지스터를 구비한 강압 회로로서 기능한다. P 채널 MOS 트랜지스터로 구성된 강압 트랜지스터 Tr4의 소스로는 외부 전원 Vcc의 전압이 공급되고, 게이트로는 기준 전압 발생 회로(도시하지 않음)에 의해 발생된 기준 전압 Vg가 공급된다.
기준 전압 발생 회로에 의해 기준 전압 Vg가 발생되기 때문에, 기준 전압은 내부 전압 Vdd가 증가하면 상승하고 내부 전압 Vdd가 감소하면 저하된다. 또한, 기준 전압 Vg는 내부 전압 Vdd가 외부 전원 Vcc의 전압보다 소정 전압만큼 작은 전압으로 설정되도록 발생된다.
강압 트랜지스터 Tr4의 드레인은 내부 회로(1)에 접속된다. 기준 전압 Vg가 강압 트랜지스터 Tr4의 게이트로 공급되면, 내부 회로(1)로는 내부 전압 Vdd가 공급된다.
강압 트랜지스터 Tr4의 게이트와 외부 전원 Vcc 사이에는 P 채널 MOS 트랜지스터로 구성된 기준 전압 클램프 트랜지스터 Tr5가 접속된다. 기준 전압 클램프 트랜지스터 Tr5의 게이트로는 인버터 회로(2)를 통하여 파워 다운 신호 pd가 공급된다. 파워 다운 모드시에 파워 다운 신호 pd가 H 레벨로 상승하면, 기준 전압 클램프 트랜지스터 Tr5가 턴온되고 기준 전압 Vg를 외부 전원 Vcc의 전압으로 클램프함으로써, 강압 트랜지스터 Tr4가 턴오프된다.
강압 트랜지스터 Tr4(내부 전압 Vdd)의 드레인과 외부 전원 Vss 사이에는 용량 C4가 접속된다. 용량 C4는 내부 전압 Vdd를 안정화시키기 위해 사용된다. 용량 C4는 내부 회로(1)의 기생 용량을 포함한다.
강압 트랜지스터 Tr4의 드레인과 외부 전원 Vss 사이에는 N 채널 MOS 트랜지스터로 구성된 내부 전압 클램프 트랜지스터 Tr6이 접속된다. 내부 전압 클램프 트랜지스터 Tr6의 게이트로는 파워 다운 신호 pd가 공급된다. 파워 다운 신호 pd가 H 레벨로 상승하면, 강압 트랜지스터 Tr4가 턴오프된 상태에서 내부 전압 클램프 트랜지스터 Tr6이 턴온되고 도 4에 도시된 바와 같이 내부 전압 Vdd가 외부 전원 Vss의 전압으로 클램프된다. 이러한 동작에 의해, 파워 다운 모드시에는 내부 전압 Vdd의 공급이 중지되기 때문에, 내부 회로(1)의 전류 소비가 방지된다.
전압 발생 회로(200)에 있어서, 파워 다운 신호 pd가 H 레벨로 상승하여 통상 모드로부터 파워 다운 모드로 변환되는 경우, 기준 전압 클램프 트랜지스터 Tr5 및 내부 전압 클램프 트랜지스터 Tr6이 턴온되고 기준 전압 Vg를 증가시킴으로써 내부 전압 Vdd가 도 4에 도시된 바와 같이 저하된다. 이 때, 강압 트랜지스터 Tr4의 용량치가 기준 전압 클램프 트랜지스터 Tr5의 구동 능력과 비교해서 매우 크기 때문에, 기준 전압 클램프 트랜지스터 Tr5가 턴온되는 경우 기준 전압 Vg는 기준 전압 클램프 트랜지스터 Tr5에 응답하여 CR 시정수에 따라 완만히 증가된다. 이 결과, 강압 트랜지스터 Tr4 및 내부 전압 클램프 트랜지스터 Tr6이, 기준 전압 Vg와 외부 전원 Vcc의 전압간의 전위차가 강압 트랜지스터 Tr4의 임계치 Vthp 이하로 저감될 때까지의 시간 주기 t2로 동시에 턴온되고 관통 전류가 외부 전원 Vcc로부터 외부 전원 Vss로 흐른다. 이에 따라, 이 관통 전류에 의해 외부 전원 Vcc의 전압은 저하되고 내부 회로(1)에서는 오동작이 발생한다.
전압 발생 회로(100, 200)에 있어서, 기준 전압 클램프 트랜지스터 Tr2 및 Tr5의 크기를 증가시켜 전류 구동 능력을 개량하면, 기준 전압 Vg가 고속으로 저하 또는 상승될 수 있다. 그러나, 용량 C1과 강압 트랜지스터 Tr1 및 Tr4의 용량에 상당하는 부하 구동 능력을 보증하기 위해 기준 전압 클램프 트랜지스터 Tr2 및 Tr5의 크기가 증가되면, 회로 면적이 증가되고 고속 집적이 방해받는다.
또한, 전압 발생 회로(200)에 있어서, 강압 트랜지스터 Tr4의 게이트-소스간 전압 Vgs가 0 V로 되더라도 서브임계치 전류가 강압 트랜지스터 Tr4로 흐름으로써 전류 소비가 방지된다.
예를 들면, 전압 발생 회로(200)는 파워 다운 모드시에 내부 전압 Vdd를 외부 전원 Vcc의 전압으로 클램프하도록 제안되고 있다. 전압 발생 회로(200)는 도 2에 도시된 강압 회로의 내부 전압 클램프 트랜지스터 Tr6를 생략하고, 파워 다운 모드시에 강압 트랜지스터 Tr4를 턴온하여 내부 전압 Vdd를 외부 전원 Vcc의 전압으로 클램프한다. 상기 전압 발생 회로(200)는 서브임계치 전류가 내부 회로(1)의 다수의 N 채널 MOS 트랜지스터로 흐름으로 인해 전류 소비를 증가시키는 문제가 있다.
본 발명의 제1 목적은 파워 다운 모드로 변환시에 관통 전류의 발생을 방지하여 전류 소비를 저감할 수 있는 전압 발생 회로를 제공하는 것이다.
본 발명의 제2 목적은 파워 다운 모드시의 서브임계치 전류를 감소시켜 전류 소비를 저감시킬 수 있는 전압 발생 회로를 제공하는 것이다.
도 1은 종래 기술의 제1 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 2는 종래 기술의 제2 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 3은 도 1에 도시된 전압 발생 회로의 동작을 도시하는 파형도.
도 4는 도 2에 도시된 전압 발생 회로의 동작을 도시하는 파형도.
도 5는 본 발명의 제1 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 6은 본 발명의 제2 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 7은 도 6에 도시된 전압 발생 회로의 동작을 도시하는 파형도.
도 8은 본 발명의 제3 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 9는 도 8에 도시된 전압 발생 회로의 동작을 도시하는 파형도.
도 10은 본 발명의 제4 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 11은 본 발명의 제5 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 12는 도 11에 도시된 전압 발생 회로의 동작을 도시하는 파형도.
도 13은 본 발명의 제6 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 14는 본 발명의 제7 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 15는 본 발명의 제8 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 16은 본 발명의 제9 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 17은 본 발명의 제10 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 18은 본 발명의 제11 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 19는 본 발명의 제12 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 20은 본 발명의 제13 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 21은 본 발명의 제14 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 22는 본 발명의 제15 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 23은 본 발명의 제16 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 24는 본 발명의 제17 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 25는 본 발명의 제18 실시예에 따른 전압 발생 회로를 개략적으로 도시하는 회로도.
도 26은 도 15에 도시된 전압 발생 회로의 저항과 전압 사이의 관계를 도시하는 그래프.
도 27은 도 15에 도시된 전압 발생 회로의 저항과 전류 사이의 관계를 도시하는 그래프.
도 28은 도 15에 도시된 전압 발생 회로의 저항과 전압 사이의 관계를 도시하는 그래프.
도 29는 도 15에 도시된 전압 발생 회로의 저항과 전류 사이의 관계를 도시하는 그래프.
도 30은 도 17에 도시된 전압 발생 회로의 저항과 전압 사이의 관계를 도시하는 그래프.
도 31은 도 17에 도시된 전압 발생 회로의 저항과 전류 사이의 관계를 도시하는 그래프.
도 32는 도 17에 도시된 전압 발생 회로의 저항과 전압 사이의 관계를 도시하는 그래프.
도 33은 도 17에 도시된 전압 발생 회로의 저항과 전류 사이의 관계를 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
1 : 내부 회로
2 : 인버터 회로
11 : 전압 발생기
12 : 제어 회로
21 : 기준 전압 클램프 회로
22 : 내부 전압 클램프 회로
50, 80 : 외부 회로
70 : 기판 전위 발생 회로
Tr1, Tr4 : 강압 트랜지스터
Tr2, Tr5 : 기준 전압 클램프 트랜지스터
Tr3, Tr6 : 내부 전압 클램프 트랜지스터
Tr7 : 추가의 트랜지스터
Tr11, Tr14, Tr15, Tr16 : P 채널 MOS 트랜지스터
Tr12, Tr13, Tr17, Tr18, Tr19, Tr20 : N 채널 MOS 트랜지스터
Tr21 : 다이오드 접속된 N 채널 MOS 트랜지스터
Vcc, Vss : 외부 전원
Vdd : 내부 전압
C1, C2, C3, C4 : 용량
pd : 파워 다운 신호
본 발명의 제1 특징에 있어서, 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기를 포함하는 전압 발생 회로가 제공된다. 상기 전압 발생기에는 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 상기 전압발생기에는 상기 출력 전압을 제2 전압으로 클램프하는 출력 전압 클램프 회로가 접속된다. 상기 출력 전압 클램프 회로에는 상기 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화한 후에 상기 출력 전압 클램프 회로를 인에이블하는 제어 회로가 접속된다.
본 발명의 제2 특징에 있어서, 기준 전압에 의해 활성화되고 외부 전원 전압을 강압하여 출력 전압을 발생시키는 전압 발생기를 포함하는 전압 발생 회로가 제공된다. 상기 전압 발생기에는 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 상기 전압 발생기에는 상기 출력 전압을 제2 전압으로 클램프하는 출력 전압 클램프 회로가 접속된다. 상기 출력 전압 클램프 회로에는 상기 파워 다운 신호에 응답하여 상기 전압 발생기에 의한 상기 출력 전압의 발생을 중지시킨 후에 상기 출력 전압 클램프 회로를 인에이블시키는 제어 회로가 접속된다.
본 발명의 제3 특징에 있어서, 기준 전압에 의해 활성화되고 내부 전압을 발생시키는 전압 발생기를 구비한 전압 발생 회로를 포함하는 반도체 장치가 제공된다. 상기 전압 발생기에는 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 상기 전압 발생기에는 상기 내부 전압을 제2 전압으로 클램프하는 내부 전압 클램프 회로가 접속된다. 상기 내부 전압 클램프 회로에는 상기 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화한 후에 내부 전압 클램프 회로를 인에이블시키는 제어 회로가 접속된다. 상기 내부 회로는 상기 전압 발생기 및 상기내부 전압에 의해 인에이블되는 상기 내부 전압 클램프 회로에 접속되고, 상기 제2 전압에 의해 비활성화된다.
본 발명의 제4 특징에 있어서, 기준 전압에 의해 활성화되고 외부 전원 전압을 저감하여 내부 전압을 발생시키는 전압 발생기를 구비한 전압 발생 회로를 포함하는 반도체 장치가 제공된다. 상기 전압 발생기에는 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 상기 전압 발생기에는 상기 내부 전압을 제2 전압으로 클램프하는 내부 전압 클램프 회로가 접속된다. 상기 내부 전압 클램프 회로에는 상기 파워 다운 신호에 응답하여 상기 전압 발생기에 의한 상기 내부 전압의 발생을 중지시킨 후에 상기 내부 전압 클램프 회로를 동작시키는 제어 회로가 접속된다. 내부 회로는 상기 전압 발생기 및 상기 내부 전압에 의해 인에이블되는 상기 내부 전압 클램프 회로에 접속되고, 상기 제2 전압에 의해 비활성화된다.
본 발명의 제5 특징에 있어서, 전압 발생 회로를 제어하는 방법이 제공된다. 상기 전압 발생 회로는 기준 전압에 의해 활성화되고 내부 회로로 공급되는 내부 전압을 발생시키는 전압 발생기를 포함한다. 상기 전압 발생 회로의 제어 방법은 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 단계와, 상기 전압 발생기를 비활성화한 후에 상기 내부 회로를 비활성화하기 위한 제2 전압으로 내부 전압을 클램프하는 단계를 포함한다.
본 발명의 제6 특징에 있어서, 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기를 포함하는 전압 발생 회로가 제공된다. 상기 전압 발생기에는 상기 기준 전압을 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화하기 위한 소정의 클램프 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 서브임계치 전류 저감 회로는 상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 내부로 흐르는 서브임계치 전류를 저감한다.
본 발명의 제7 특징에 있어서, 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기를 구비한 전압 발생 회로를 포함하는 반도체 장치가 제공된다. 상기 전압 발생기에는 상기 기준 전압을 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화하기 위한 소정의 클램프 전압으로 클램프하는 기준 전압 클램프 회로가 접속된다. 서브임계치 전류 저감 회로는 상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 내부로 흐르는 서브임계치 전류를 저감한다. 내부 회로는 상기 전압 발생기에 접속되고 상기 출력 전압에 의해 인에이블된다.
본 발명의 제8 특징에 있어서, 내부 회로로 공급되는 내부 전압을 발생시키는 전압 발생기를 포함하는 전압 발생 회로를 제어하는 방법이 제공된다. 상기 전압 발생 회로의 제어 방법은 파워 다운 신호에 응답하여 전압 발생기를 비활성화하는 단계와, 상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 상기 내부 전압을, 상기 전압 발생기의 내부로 흐르는 서브임계치 전류와 상기 내부 회로의 내부로 흐르는 서브임계치 전류를 평형을 이루게 하는 평형 전압으로 설정하는 단계를 포함한다.
본 발명의 제9 특징에 있어서, MOS 트랜지스터로 구성된 전압 발생기를 포함하는 전압 발생 회로를 제어하는 방법이 제공된다. 상기 전압 발생 회로의 제어 방법은 파워 다운 신호에 응답하여 상기 MOS 트랜지스터를 비활성화하는 단계와, 상기 MOS 트랜지스터를 비활성화하는 경우 상기 MOS 트랜지스터의 게이트 및 백 게이트 중 적어도 어느 하나로 서브임계치 전류를 차단할 수 있는 전압을 공급하는 단계를 포함한다.
본 발명의 다른 특징 및 이점은 첨부된 도면을 참조하면서 본 발명의 원리를 예시적으로 설명하는 이하의 상세한 설명을 통하여 보다 명확히 이해할 수 있을 것이다.
또한, 본 발명의 목적 및 이점은 첨부된 도면과 이하의 바람직한 실시예의 상세한 설명을 참조하면 보다 명확히 이해할 수 있을 것이다.
도면에 있어서, 도면 전체에 걸쳐서 동일한 구성 요소에 대해서는 동일한 참조 번호가 사용된다.
도 5는 본 발명의 제1 실시예에 따른 전압 발생 회로(300)를 개략적으로 도시하는 블럭도이다. 전압 발생 회로(300)는 전압 발생기(11), 기준 전압 클램프 회로(21), 내부 전압 클램프 회로(22) 및 제어 회로(12)를 포함한다. 전압 발생기(11)는 기준 전압 Vg를 수신하여 내부 전압 Vdd를 발생시킨다. 기준 전압 클램프 회로(21)는 파워 다운 신호 pd에 응답하여 기준 전압 Vg를 전압 발생기(11)를 비활성화하기 위한 제1 전압 Vss로 클램프한다. 내부 전압 클램프 회로(22)는 내부 전압 Vdd를 제2 전압(이 경우, 제1 전압 Vss)으로 클램프한다. 제어 회로(12)는 파워 다운 신호 pd에 응답하여 전압 발생기(11)가 비활성화된 후에 내부 전압 클램프 회로(22)를 활성화한다. 전압 발생기(11) 및 내부 전압 클램프 회로(22)는 절대로 동시에 활성화될 수 없기 때문에, 외부 전원 Vcc로부터 외부 전원 Vss로의 관통 전류가 차단된다.
도 6은 본 발명의 제2 실시예에 따른 전압 발생 회로(400)를 개략적으로 도시하는 블럭도이다. 반도체 장치는 전압 발생 회로(400) 및 이 전압 발생 회로(400)에 접속된 내부 회로(1)를 포함한다. 전압 발생 회로(400)는 강압 회로(11a) 및 파워 다운 모드시에 상기 강압 회로(11a)를 제어하기 위한 제어 회로(12a)를 포함한다. 강압 회로(11a)는 도 1에 도시된 전압 발생 회로(100)와 유사하게 구성되어 있기 때문에, 상응하는 소자에는 동일한 참조 번호를 붙인다. 이하, P 채널 MOS 트랜지스터 Tr1은 도 5에 도시된 전압 발생기(11)에 상응하고, P 채널 MOS 트랜지스터 Tr2는 도 5에 도시된 기준 전압 클램프 회로(21)에 상응하며, P 채널 MOS 트랜지스터 Tr3은 도 5에 도시된 내부 전압 클램프 회로(22)에 상응한다.
제어 회로(12a)는 기준 전압 검출 회로(13a) 및 클램프 신호 발생 회로(14a)를 포함한다. 기준 전압 검출 회로(13a)에 있어서, P 채널 MOS 트랜지스터 Tr11의 소스는 외부 전원 Vcc에 접속되고, 드레인은 저항 R1을 통하여 N 채널 MOS 트랜지스터 Tr12 및 Tr13에 접속된다. 저항 R1은 N 채널 MOS 트랜지스터의 ON 저항에 대해서 충분히 큰 저항값을 갖는다.
P 채널 MOS 트랜지스터 Tr11 및 N 채널 MOS 트랜지스터 Tr13의 게이트로는 파워 다운 신호 pd가 인버터 회로(15a)를 통하여 공급된다. N 채널 MOS 트랜지스터 Tr12의 게이트로는 기준 전압 Vg가 공급된다.
기준 전압 검출 회로(13a)에 있어서, 파워 다운 신호 pd가 L 레벨인 경우 P 채널 MOS 트랜지스터 Tr11은 턴오프되는 반면, N 채널 MOS 트랜지스터 Tr13은 턴온된다. 따라서, N 채널 MOS 트랜지스터 Tr12 및 Tr13의 드레인 전압(노드 N1)은 기준 전압 Vg에 상관없이 L 레벨로 저하된다.
파워 다운 신호 pd가 H 레벨로 상승하는 경우, 기준 전압 Vg가 외부 전원 Vss의 전압보다 N 채널 MOS 트랜지스터 Tr12의 임계치 Vthn만큼 높은 레벨이면, P 채널 MOS 트랜지스터 Tr11이 턴온되고, N 채널 MOS 트랜지스터 Tr12가 턴온된다. 따라서, 노드 N1의 전압은 L 레벨로 저하된다.
파워 다운 신호 pd가 H 레벨로 상승하고 기준 전압 Vg가 L 레벨로 저하되는 경우, P 채널 MOS 트랜지스터 Tr11이 턴온되는 반면, N 채널 MOS 트랜지스터 Tr12 및 Tr13이 턴오프됨으로써 노드 N1의 전압이 H 레벨로 상승한다.
노드 N1의 전압 신호는 인버터 회로(15b)로 공급되고, 인버터 회로(15b)의 출력 단자(노드 N2)로부터 반전된 전압 신호가 클램프 신호 발생 회로(14a)로 공급된다.
클램프 신호 발생 회로(14a)는 NAND 회로(16a, 16b) 및 인버터 회로(15c)를 포함한다. 인버터 회로(15b)에 의해 반전된 전압 신호는 NAND 회로(16a)의 제1 입력 단자로 공급된다. NAND 회로(16b)의 제1 입력 단자로는 NAND 회로(16a)의 출력 신호가 공급되고, NAND 회로(16b)의 제2 입력 단자로는 파워 다운 신호 pd가 공급된다.
NAND 회로(16b)의 출력 신호는 NAND 회로(16a)의 제2 입력 단자 및 인버터 회로(15c)로 공급된다. 인버터 회로(15c)에 의해 반전된 출력 신호는 인버터 회로(15c)의 출력 단자(노드 N3)로부터 강압 회로(11a)의 내부 전압 클램프 트랜지스터 Tr3의 게이트로 공급된다.
파워 다운 신호 pd가 L 레벨인 경우, NAND 회로(16b)가 H 레벨의 신호를 출력하기 때문에 노드 N3의 전압은 L 레벨로 설정되고 내부 전압 클램프 트랜지스터 Tr3은 턴오프된다.
파워 다운 신호 pd가 H 레벨로 상승하고 기준 전압 Vg가 L 레벨로 저하되는 경우, P 채널 MOS 트랜지스터 Tr11이 턴온되는 반면, N 채널 MOS 트랜지스터 Tr12 및 Tr13이 턴오프됨으로써 노드 N1의 전압은 H 레벨로 상승한다.
노드 N1의 전압이 H 레벨로 상승하는 경우, NAND 회로(16b)로는 2 개의 H 레벨 신호가 공급됨에 의해 NAND 회로(16)가 L 레벨 신호를 출력함으로써 노드 N3의 전압이 H 레벨로 설정되고 내부 전압 클램프 트랜지스터 Tr3이 턴온된다.
다음에, 전압 발생 회로(300)의 동작을 도 7을 참조하여 설명한다.
통상 모드시에 파워 다운 신호 pd가 L 레벨인 경우, 강압 회로(11a)에 있어서 기준 전압 클램프 트랜지스터 Tr2가 턴오프되고, 제어 회로(12a)는 노드 N3의 전압을 L 레벨로 설정하며, 내부 전압 클램프 트랜지스터 Tr3은 턴오프된다. 따라서, 강압 회로(11a)는 기준 전압 Vg를 수신하고, 내부 전압 Vdd를 내부 회로(1)로 공급한다.
동작 모드가 통상 모드로부터 파워 다운 모드로 변환되는 경우, 기준 전압Vg의 공급이 중지됨으로써 파워 다운 신호 pd가 H 레벨로 상승한다. 이에 따라, 강압 회로(11a)에 있어서, 기준 전압 클램프 트랜지스터 Tr2가 턴온되고 용량 C1 상의 충전 전하가 방전됨으로써 강압 트랜지스터 Tr1의 게이트로 공급되는 기준 전압 Vg가 점진적으로 저하된다. 기준 전압 Vg와 내부 전압 Vdd의 전위차가 강압 트랜지스터 Tr1의 임계치 Vthn 이하인 경우, 강압 트랜지스터 Tr1은 턴오프된다.
기준 전압 검출 회로(13a)에 있어서, P 채널 MOS 트랜지스터 Tr11은 턴온되는 반면, N 채널 MOS 트랜지스터 Tr13은 턴오프된다. 이 경우, 기준 전압 Vg가 외부 전원 Vss의 전압보다 N 채널 MOS 트랜지스터 Tr12의 임계치 Vthn만큼 높은 경우, N 채널 MOS 트랜지스터 Tr12가 ON 상태로 유지되고, 노드 N1의 전압이 L 레벨로 유지되며, 노드 N2의 전압이 H 레벨로 유지된다. 이에 따라, 노드 N3의 전압이 L 레벨로 유지됨으로써 내부 전압 클램프 트랜지스터 Tr3이 계속해서 턴오프되어 있다.
다음에, 기준 전압 Vg와 외부 전원 Vss간의 전위차가 N 채널 MOS 트랜지스터 Tr12의 임계치 Vthn 이하인 경우, N 채널 MOS 트랜지스터 Tr12가 턴오프됨으로써 노드 N1의 전압이 H 레벨로 상승하고 노드 N2의 전압이 L 레벨로 저하된다. 이 결과, NAND 회로(16b)로 2 개의 H 레벨 신호가 공급됨으로써 노드 N3의 전압이 H 레벨로 상승하고 내부 전압 클램프 트랜지스터 Tr3이 턴온된다. 이 후, 내부 전압 클램프 트랜지스터 Tr3의 ON 동작에 의해 내부 전압 Vdd가 외부 전원 Vss의 전압까지 저하된다.
제2 실시예에 따른 내부 전압 발생 회로(400)는 이하와 같은 이점을 갖는다.
(1) 파워 다운 모드시에 있어서, 강압 트랜지스터 Tr1이 턴오프되는 반면, 내부 전압 클램프 트랜지스터 Tr3은 턴온되기 때문에, 강압 회로(11a)에 의해 내부 전압 Vdd를 외부 전원 Vss의 전압까지 저하시킨다. 이에 따라, 파워 다운 모드시에 내부 회로(1)의 무용(無用)한 전류 소비를 저감할 수 있다.
(2) 동작 모드가 통상 모드로부터 파워 다운 모드로 변환되는 경우, 제어 회로(12a)는 강압 트랜지스터 Tr1을 턴오프한 후에 내부 전압 클램프 트랜지스터 Tr3을 턴온시킨다. 따라서, 강압 회로(11a)의 외부 전원 Vcc로부터 외부 전원 Vss로의 관통 전류가 차단된다.
(3) 통상 모드에 있어서, 기준 전압 검출 회로(13a)가 비활성화되기 때문에 기준 전압 검출 회로(13a)에 의해 소비되는 전류가 차단된다.
도 8은 본 발명의 제3 실시예에 따른 전압 발생 회로(500)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(500)는 제어 회로(12b) 및 강압 회로(11a)를 포함한다. 강압 회로(11a)의 구성은 제2 실시예와 동일하다.
제어 회로(12b)는 기준 전압 검출 회로(13b) 및 클램프 신호 발생 회로(14b)를 포함한다. 기준 전압 검출 회로(13b)는 차동 증폭기를 포함한다. 차동 증폭기의 P 채널 MOS 트랜지스터 Tr14, Tr15 및 Tr16의 소스는 외부 전원 Vcc에 결합된다. P 채널 MOS 트랜지스터 Tr14 및 Tr15의 게이트는 서로 접속됨과 동시에 P 채널 MOS 트랜지스터 Tr14의 드레인에도 접속된다. P 채널 MOS 트랜지스터 Tr14의 드레인은 N 채널 MOS 트랜지스터 Tr17의 드레인에 접속된다.
P 채널 MOS 트랜지스터 Tr15 및 Tr16의 드레인은 N 채널 MOS 트랜지스터Tr18의 드레인(노드 N4)에 접속된다. N 채널 MOS 트랜지스터 Tr17 및 Tr18의 소스는 N 채널 MOS 트랜지스터 Tr19를 통하여 외부 전원 Vss에 접속된다.
N 채널 MOS 트랜지스터 Tr17의 게이트로는 기준 전압 Vg가 공급되는 반면, P 채널 MOS 트랜지스터 Tr16 및 N 채널 MOS 트랜지스터 Tr19의 게이트로는 파워 다운 신호 pd가 공급된다.
외부 전원 Vcc와 외부 전원 Vss 사이에는 저항 R2, 저항 R3 및 N 채널 MOS 트랜지스터 Tr20이 직렬로 접속된다. N 채널 MOS 트랜지스터 Tr18의 게이트는 저항 R2와 저항 R3 사이의 노드 N6에 접속된다. 바꿔 말하면, N 채널 MOS 트랜지스터 Tr18의 게이트는 저항 R2를 통하여 외부 전원 Vcc에 접속되고, 저항 R3 및 N 채널 MOS 트랜지스터 Tr20을 통하여 외부 전원 Vss에 접속된다. N 채널 MOS 트랜지스터 Tr20의 게이트로는 파워 다운 신호 pd가 공급된다.
파워 다운 신호 pd가 H 레벨로 상승하여 N 채널 MOS 트랜지스터 Tr20이 턴온되는 경우, N 채널 MOS 트랜지스터 Tr18의 게이트로는 외부 전원 Vcc와 외부 전원 Vss 사이의 전위차를 저항 R2 및 R3에 의해 분압하여 발생된 전압이 공급된다. 이 분압된 전압은 실질적으로 N 채널 MOS 트랜지스터 Tr17의 임계치 Vthn으로 설정된다.
P 채널 MOS 트랜지스터 Tr15 및 Tr16과 N 채널 MOS 트랜지스터 Tr18 사이의 노드 N4는 인버터 회로(15d)를 통하여 내부 전압 클램프 트랜지스터 Tr3의 게이트에 접속된다. 인버터 회로(15d)는 클램프 신호 발생 회로(14b)를 구성한다. 바꿔 말하면, 인버터 회로(15d)는 노드 N4의 전압 신호를 수신하고, 출력 단자(노드 N5)로부터 강압 회로(11a)의 내부 전압 클램프 트랜지스터 Tr3의 게이트로 인버터 회로(15d)에 의해 반전된 전압 신호를 공급한다.
다음에, 전압 발생 회로(500)의 동작을 도 9를 참조하여 설명한다.
통상 모드시에 파워 다운 신호 pd가 L 레벨인 경우, 강압 회로(11a)에 있어서 기준 전압 클램프 트랜지스터 Tr2가 턴오프된다. 기준 전압 검출 회로(13b)에 있어서, P 채널 MOS 트랜지스터 Tr16은 노드 N4의 전압을 H 레벨로 설정하는 L 레벨의 파워 다운 신호 pd에 의해 턴온된다. 이 결과, 노드 N5의 전압이 L 레벨로 설정되고 내부 전압 클램프 트랜지스터 Tr3이 턴오프되고, 강압 회로(11a)는 기준 전압 Vg를 수신하고, 내부 전압 Vdd가 내부 회로(1)로 공급된다.
동작 모드가 파워 다운 모드로부터 통상 모드로 변환되는 경우, 기준 전압 Vg의 공급이 중지됨으로써 파워 다운 신호 pd가 H 레벨로 상승한다. 이에 따라, 강압 회로(11a)에 있어서 기준 전압 클램프 트랜지스터 Tr2가 턴온되고 용량 C1상의 충전 전하가 방전됨으로써 강압 트랜지스터 Tr1의 게이트로 공급되는 기준 전압 Vg이 점진적으로 저하된다. 기준 전압 Vg와 내부 전압 Vdd 사이의 전위차가 강압 트랜지스터 Tr1의 임계치 Vthn 이하인 경우, 강압 트랜지스터 Tr1은 턴오프된다.
기준 전압 검출 회로(13b)에 있어서, P 채널 MOS 트랜지스터 Tr16은 H 레벨의 파워 다운 신호 pd에 의해 턴오프되는 반면, N 채널 MOS 트랜지스터 Tr19 및 Tr20은 턴온된다. 이 결과, 기준 전압 검출 회로(13b)가 활성화되고, 노드 N6에서는 정전압이 발생된다.
또한, 기준 전압 Vg가 노드 N6의 전압보다 높은 경우, N 채널 MOS 트랜지스터 Tr17은 ON 상태를 유지하고, 노드 N4는 H 레벨을 유지하며, 노드 N5는 L 레벨을 유지한다. 따라서, 내부 전압 클램프 트랜지스터 Tr3은 계속해서 턴오프되어 있다.
기준 전압 Vg가 노드 N6의 전압보다 낮은 경우, N 채널 MOS 트랜지스터 Tr17은 턴오프되고 N 채널 MOS 트랜지스터 Tr18은 턴온됨으로써 노드 N4의 전압은 L 레벨로 저하된다. 이 경우, 노드 N5의 전압이 H 레벨로 상승하여 내부 전압 클램프 트랜지스터 Tr3이 턴온된다. 내부 전압 클램프 트랜지스터 Tr3의 ON 동작에 기초하여 내부 전압 Vdd가 외부 전원 Vss의 전압까지 저하된다.
제3 실시예의 내부 전압 발생 회로(500)는 상기 제2 실시예와 유사한 이점을 가짐과 동시에 이하에 나타내는 바와 같은 이점을 갖는다.
기준 전압 검출 회로(13b)는 통상 동작 모드시에 비활성화되기 때문에 통상 동작 모드시에 있어서의 전류 소비 증가를 방지한다.
도 10은 본 발명의 제4 실시예에 따른 전압 발생 회로(600)를 개략적으로 도시하는 회로도이다. 제4 실시예의 제어 회로(12c)는 기준 전압 검출 회로(13c)를 포함하고, 이 기준 전압 검출 회로(13c)는 N 채널 MOS 트랜지스터 Tr18을 포함하며, 이 N 채널 MOS 트랜지스터 Tr18의 게이트(노드 N6)에는 저항 R4를 통하여 외부 전원 Vcc가 접속되고, 다이오드 접속된 N 채널 MOS 트랜지스터 Tr21을 통하여 외부 전원 Vss가 접속된다. 기준 전압 검출 회로(13c) 및 클램프 신호 발생 회로(14c) 이외의 나머지 구성은 상기 제3 실시예와 동일하다.
외부 전원 Vcc 및 Vss가 스위칭되는 경우, 노드 N6은 통상적으로 외부 전원Vss보다 다이오드 접속된 N 채널 MOS 트랜지스터 Tr21의 임계치 Vthn만큼 높은 전압으로 설정된다. 이에 따라, 제4 실시예의 전압 발생 회로(600)는 상기 제3 실시예와 유사하게 동작한다.
도 11은 본 발명의 제5 실시예에 따른 전압 발생 회로(700)를 개략적으로 도시하는 회로도이다. 제5 실시예의 강압 회로(11b)는 도 2에 도시된 강압 회로(200)의 구성과 동일하다. 전압 발생 회로(700)는 제어 회로(12d)를 포함한다. 제어 회로(12d)는 기준 전압 검출 회로(13d) 및 클램프 신호 발생 회로(14d)를 포함한다. 또한, N 채널 MOS 트랜지스터 Tr4는 도 5에 도시된 전압 발생기(11)에 상응하고, N 채널 MOS 트랜지스터 Tr5 및 인버터 회로(2)는 도 5에 도시된 기준 전압 클램프 회로(21)에 상응하며, N 채널 MOS 트랜지스터 Tr6은 도 5에 도시된 내부 전압 클램프 회로(22)에 상응한다.
기준 전압 검출 회로(13d)에 있어서, P 채널 MOS 트랜지스터 Tr22 및 Tr23의 소스에는 외부 전원 Vcc가 접속되고, 드레인에는 저항 R5를 통하여 N 채널 MOS 트랜지스터 Tr24의 드레인이 접속된다. N 채널 MOS 트랜지스터 Tr24의 소스에는 외부 전원 Vss가 접속된다. 저항 R5의 저항치는 N 채널 MOS 트랜지스터 Tr24의 ON 저항과 비교해서 충분히 큰 저항치를 갖는다.
P 채널 MOS 트랜지스터 Tr23 및 N 채널 MOS 트랜지스터 Tr24의 게이트로는 파워 다운 신호 pd가 공급된다. P 채널 MOS 트랜지스터 Tr22의 게이트로는 기준 전압 Vg가 공급된다.
기준 전압 검출 회로(13d)에 있어서, 파워 다운 신호 pd가 L 레벨인 경우 N채널 MOS 트랜지스터 Tr24는 턴오프되는 반면, P 채널 MOS 트랜지스터 Tr23은 턴온된다. 따라서, P 채널 MOS 트랜지스터 Tr22 및 Tr23의 드레인(노드 N7)의 전압은 기준 전압 Vg에 상관없이 H 레벨로 상승한다.
파워 다운 신호 pd가 H 레벨로 상승하는 경우, N 채널 MOS 트랜지스터 Tr24가 턴온되는 한편 P 채널 MOS 트랜지스터 Tr22가 턴온됨으로써, 기준 전압 Vg와 외부 전원 Vcc의 전압 사이의 전위차가 P 채널 MOS 트랜지스터 Tr22의 임계치 Vthp 이하인 경우 노드 N7은 H 레벨로 상승한다.
파워 다운 신호 pd가 H 레벨로 상승하는 경우, N 채널 MOS 트랜지스터 Tr24가 턴온되는 반면, P 채널 MOS 트랜지스터 Tr22 및 Tr23이 턴오프됨으로써, 기준 전압 Vg와 외부 전원 Vcc의 전압 사이의 전위차가 P 채널 MOS 트랜지스터 Tr22의 임계치 Vthp 이하인 경우 노드 N7은 L 레벨로 저하된다.
클램프 신호 발생 회로(14d)는 상기 제2 실시예의 클램프 신호 발생 회로(14a)의 입력단에 있어서 인버터 회로(15b)를 생략한 구성이다. 클램프 신호 발생 회로(14d)로는 노드 N7의 전압 신호 및 파워 다운 신호 pd가 공급된다. 클램프 신호 발생 회로(14d)[인버터 회로(15c)]의 출력 단자(노드 N8)로부터의 출력 신호는 N 채널 MOS 트랜지스터 Tr6의 게이트로 공급된다.
다음에, 본 발명의 제5 실시예에 따른 전압 발생 회로(700)의 동작을 도 12를 참조하여 설명한다. 통상 모드시에 파워 다운 신호 pd가 L 레벨인 경우, 강압 회로(11b)에 있어서 N 채널 MOS 트랜지스터 Tr5는 턴오프된다. 또한, 클램프 신호 발생 회로(14d)의 노드 N8의 전압은 L 레벨로 유지되고 N 채널 MOS 트랜지스터 Tr6이 턴오프된다. 강압 회로(11b)는 기준 전압 Vg를 수신하여 내부 전압 Vdd를 내부 회로(1)로 공급한다.
동작 모드가 통상 모드로부터 파워 다운 모드로 변환되는 경우, 기준 전압 Vg의 공급이 중지되고 파워 다운 신호 pd가 H 레벨로 상승한다. 이에 따라, 강압 회로(11b)에 있어서 N 채널 MOS 트랜지스터 Tr5가 턴온됨으로써 N 채널 MOS 트랜지스터 Tr4의 게이트로 공급되는 기준 전압 Vg가 점진적으로 상승한다. 기준 전압 Vg와 외부 전원 Vcc의 전압 사이의 전위차가 N 채널 MOS 트랜지스터 Tr4의 임계치 Vthp 이하인 경우, N 채널 MOS 트랜지스터 Tr4는 턴오프된다. 기준 전압 검출 회로(13d)에 있어서, H 레벨인 파워 다운 신호에 의해 N 채널 MOS 트랜지스터 Tr24는 턴온되고 P 채널 MOS 트랜지스터 Tr23은 턴오프된다. 이 경우, 기준 전압 Vg가 외부 전원 Vcc의 전압보다 P 채널 MOS 트랜지스터 Tr22의 임계치 Vthp만큼 작은 경우, P 채널 MOS 트랜지스터 Tr22는 ON 상태로 유지되고 노드 N7은 H 레벨로 유지된다. 이에 따라, 노드 N8이 L 레벨로 유지되기 때문에 N 채널 MOS 트랜지스터 Tr6은 오프 상태로 유지된다.
기준 전압 Vg와 외부 전원 Vcc의 전압 사이의 전위차가 P 채널 MOS 트랜지스터 Tr22의 임계치 Vthp까지 저하되는 경우, P 채널 MOS 트랜지스터 Tr22가 턴오프됨으로써 노드 N7의 전압이 L 레벨로 저하되고 노드 N8의 전압이 H 레벨로 상승하며 N 채널 MOS 트랜지스터 Tr6은 턴온된다. N 채널 MOS 트랜지스터 Tr6의 ON 동작에 의해 내부 전압 Vdd가 외부 전원 Vss의 전압까지 저하된다.
제5 실시예의 내부 전압 발생 회로(700)는 상기 제2 실시예의 내부 전압 발생 회로(400)와 동일한 이점을 갖는다.
도 13은 본 발명의 제6 실시예에 따른 전압 발생 회로(800)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(800)는 제어 회로(12), 지연 회로(17) 및 강압 회로(11a)[또는 강압 회로(11b)]를 포함한다. 파워 다운 신호 pd는 제어 회로(12) 및 지연 회로(17)로 공급된다.
제어 회로(12)는 상기 제2 실시예 내지 제5 실시예의 제어 회로(12a∼12d) 중 어느 하나일 수 있고, 제어 회로(12)의 출력 신호는 AND 회로(18)의 제1 입력 단자로 공급된다. 지연 회로(17)는 파워 다운 신호 pd를 소정 시간만큼 지연하고, 지연된 파워 다운 신호 pd를 발생시킨다. 지연된 파워 다운 신호 pd는 AND 회로(18)의 제2 입력 단자로 공급된다. AND 회로(18)의 출력 신호는 강압 회로(11a)[또는 강압 회로(11b)]의 내부 전압 클램프 트랜지스터의 게이트로 공급된다.
동작 모드가 통상 모드로부터 파워 다운 모드로 변환되는 경우, 파워 다운 신호 pd는 H 레벨로 상승한다. 제어 회로(12) 및 지연 회로(17)의 출력 신호의 양쪽 모두는 파워 다운 신호 pd가 H 레벨로 상승한 후에 H 레벨로 상승하고, AND 회로(18)의 출력 신호에 의해 내부 전압 클램프 트랜지스터가 턴온된다. 이에 따라, 지연 회로(17)의 지연 시간을 적절히 설정함으로써, 강압 회로(11a 또는 11b)에서의 관통 전류의 발생을 확실히 방지할 수 있다. 또한, 지연 회로(17)의 출력 신호만에 의해 내부 전압 클램프 트랜지스터가 턴온될 수 있다.
도 14는 본 발명의 제7 실시예에 따른 전압 발생 회로(900)를 개략적으로 도시하는 블럭도이다. 전압 발생 회로(900)는 전압 발생기(11), 기준 전압 클램프 회로(212) 및 서브임계치 전류 저감 회로(213)를 포함한다. 전압 발생기(11)는 기준 전압 Vg에 응답하여 내부 전압 Vdd를 발생한다. 기준 전압 클램프 회로(212)는 파워 다운 신호 pd에 응답하여 기준 전압 Vg를 전압 발생기(11)를 비활성화하는 소정 전압으로 클램프한다. 서브임계치 전류 저감 회로(213)는 전압 발생기(11)가 비활성화되는 경우 서브임계치 전압의 발생을 방지한다.
도 15는 본 발명의 제8 실시예에 따른 전압 발생 회로(1000)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(1000)는 도 1에 도시된 강압 회로(100)의 내부 전압 클램프 트랜지스터 Tr3 대신에 저항 R201를 포함한다. 강압 트랜지스터 Tr1(내부 전압 Vdd의 출력 노드 N1)의 소스와 외부 전원 Vss 사이에는 저항 R201이 접속된다. 저항 R201의 저항치는 1010Ω이상, 즉 10 GΩ이상으로 설정된다.
다음에, 전압 발생 회로(1000)의 동작이 설명된다. 통상 모드시에 L 레벨의 파워 다운 신호 pd가 전압 발생 회로(1000)로 공급되는 경우, 기준 전압 클램프 회로 Tr2는 턴오프된다. 이어서, 기준 전압 Vg에 기초하여 외부 전원 Vcc의 전압이 강압되고 내부 전압 Vdd가 내부 회로(1)로 공급된다. 이 때, 저항 R201이 매우 큰 저항치를 갖기 때문에 저항 R201은 내부 전압의 발생에 영향을 미치지 않는다.
내부 회로(1)는 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀의 내부로 셀 정보를 기입하거나 메모리 셀로부터 셀 정보를 판독할 때에 동작하는 제어 회로이고, 종래의 CMOS 회로로 구성된다.
동작 모드가 통상 모드로부터 파워 다운 모드로 변환되는 경우, 기준 전압 Vg의 공급이 중지되고, 파워 다운 신호 pd가 H 레벨로 상승한다. 이에 따라, 기준 전압 클램프 트랜지스터 Tr2가 턴온되고 용량 C1의 충전 전하가 방전됨으로써, 강압 트랜지스터 Tr1의 게이트로 공급되는 기준 전압 Vg가 점진적으로 저하된다.
기준 전압 Vg와 내부 전압 Vdd 사이의 전위차가 강압 트랜지스터 Tr1의 임계치 Vthn 이하인 경우, 강압 트랜지스터 Tr1은 턴오프된다. 이어서, 내부 전압 Vdd는 외부 전원 Vss의 전압까지 저하된다.
기준 전압 Vg와 내부 전압 Vdd 사이의 전위차가 강압 트랜지스터 Tr1의 임계치 Vthn 이하인 경우, 서브임계치 전류가 강압 트랜지스터 Tr1의 내부로 흐른다.
도 26은 강압 회로(1000)의 파워 다운 모드시에 있어서의 저항 R201의 저항치와 내부 전압 Vdd 사이의 관계를 도시하는 그래프이다.
3 V의 외부 전원 Vcc가 공급되고 있는 상태에서 저항 R201의 저항치가 대략 105Ω이상인 경우, 서브임계치 전류에 의해 내부 전압 Vdd가 대략 0.3 V로 설정된다.
도 27은 저항 R201의 저항치와, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is1, 저항 R201을 통하여 흐르는 전류 Ir1 및 내부 회로(1)의 트랜지스터의 내부로 흐르는 서브임계치 전류 Is2를 포함하는 전류 사이의 관계를 도시하는 그래프이다.
저항 R201의 저항치가 1010Ω이상, 즉 10 GΩ이상인 경우, 강압 트랜지스터Tr1의 내부로 흐르는 서브임계치 전류 Is1은 키르히호프 법칙(Kirchihoff's law)에 따라서 저항 R201을 통하여 흐르는 전류 Ir1 및 내부 회로(1)의 트랜지스터의 내부로 흐르는 서브임계치 전류 Is2와 평형을 이룬다. 이 경우, 전압 발생 회로(1000)에 의한 전류 소비는 대략 0.01 ㎂이고, 내부 전압 Vdd는 대략 0.3 V이다.
저항 R201이 매우 높은 저항치를 갖기 때문에, 저항 R201은 실질적으로 노드 N1이 외부 전원 Vss와 접속하지 않은 상태와 동등하다.
강압 회로(1000)는 이하와 같은 이점을 갖는다.
(1) 노드 N1이 고저항 R201을 통하여 외부 전원 Vss에 접속됨에 따라, 파워 다운 모드시에 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is2는 저감된다.
(2) 종래 기술의 실시예에 있어서, 파워 다운 모드시에 강압 트랜지스터 Tr1의 내부로 수 10 ㎂의 서브임계치 전류가 흐른다. 제8 실시예에 있어서, 노드 N1이 10 GΩ이상의 저항치를 갖는 저항 R201을 통하여 외부 전원 Vss에 접속되기 때문에, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is1은 대략 0.01 ㎂로 저감된다.
(3) 서브임계치 전류 Is1을 저감함으로써, 파워 다운 모드시에 전류 소비가 저감될 수 있다.
(4) 도 28 및 도 29는 프로세스의 편차에 기인하여 강압 트랜지스터 Tr1의 전류 구동 능력이 높은 경우의 전압 발생 회로의 동작을 도시한다. 이 경우, 종래 기술의 실시예의 경우와 마찬가지로 파워 다운 모드시에 노드 N1이 외부 전원 Vss에 접속되면, 대략 300 ㎂의 서브임계치 전류 Is3이 흐른다. 노드 N1과 외부 전원 Vss 사이에 저항 R201을 접속함으로써, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is3은 대략 0.01 ㎂로 저감된다. 이 때, 내부 전압 Vdd는 대략 0.35 V이다.
도 16은 본 발명의 제9 실시예에 따른 전압 발생 회로(1100)를 개략적으로 도시하는 회로도이다. 제9 실시예에 따른 전압 발생 회로(1100)는 상기 제8 실시예의 전압 발생 회로(1000)에 추가의 트랜지스터 Tr7을 포함하고 있다.
노드 N1과 저항 R201 사이에 접속된 추가의 트랜지스터 Tr7의 게이트로는 파워 다운 신호 pd가 공급된다. 추가의 트랜지스터 Tr7은 통상 모드시에 L 레벨의 파워 다운 신호 pd에 의해 턴오프되고, 파워 다운 모드시에 H 레벨의 파워 다운 신호 pd에 의해 턴온된다. 파워 다운 모드시에 추가의 트랜지스터 Tr7이 턴온되는 경우, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류는 상기 제8 실시예와 동일한 방법으로 저항 R201에 의해 저감된다.
통상 모드시에 추가의 트랜지스터 Tr7이 턴오프되기 때문에, 노드 N1로부터 저항 R201을 통하여 외부 전원 Vss로 흐르는 전류는 차단되고 전류 소비가 더욱 저감된다.
도 17은 본 발명의 제10 실시예에 따른 전압 발생 회로(1200)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(1200)는 상기 제8 실시예의 저항 R201 대신에 노드 N1과 외부 전원 Vcc 사이에 접속된 저항 R202를 구비한다.
제10 실시예에 있어서, 저항 R202의 저항치는 1010Ω, 즉 10 GΩ이상으로 설정된다. 저항 R202의 저항치가 낮은 저항치를 갖는 경우, 파워 다운 모드시에 내부 전압 Vdd는 외부 전원 Vcc의 전압으로 설정됨으로써 대략 5 ㎂의 서브임계치 전류가 내부 회로(1)의 내부로 흘러 도 31에 도시한 바와 같이 전류 소비를 증가시킨다.
그러나, 저항 R202의 저항치가 1010Ω, 즉 10 GΩ이상이기 때문에, 파워 다운 모드시에 강압 트랜지스터 Tr1이 턴오프되는 경우 내부 전압 Vdd는 도 30에 도시된 바와 같이 대략 0.3 V로 설정된다. 또한, 도 31에 도시된 바와 같이, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is5 및 저항 R202를 통하여 흐르는 전류 Ir3이 내부 회로(1)의 내부로 흐르는 서브임계치 전류 Is6과 평형을 이룸으로써, 대략 0.01 ㎂의 서브임계치 전류 Is5가 강압 트랜지스터 Tr1의 내부로 흐른다.
따라서, 제10 실시예에 따른 전압 발생 회로(1200)는 상기 제8 실시예에 따른 전압 발생 회로(1000)와 유사한 이점을 갖는다.
도 32 및 도 33은 프로세스의 편차에 기인하여 강압 트랜지스터 Tr1의 전류 구동 능력이 높은 경우의 전압 발생 회로(1200)의 동작을 도시한다. 이 경우, 종래 기술의 실시예의 경우와 마찬가지로 파워 다운 모드시에 노드 N1이 외부 전원 Vcc에 접속되면, 대략 100 ㎂의 서브임계치 전류 Is7이 흐른다. 이 제10 실시예에 있어서, 노드 N1과 외부 전원 Vcc 사이에 저항 R202를 접속함으로써 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 Is7은 대략 0.01 ㎂로 저감된다. 이 때, 내부 전압 Vdd는 대략 0.35 V이다.
저항 R202가 매우 높은 저항치를 갖기 때문에, 저항 R202는 실질적으로 노드 N1이 외부 전원 Vcc와 접속하지 않은 상태와 동등하다.
도 18은 본 발명의 제11 실시예에 따른 전압 발생 회로(1300)를 개략적으로 도시하는 회로도이다. 전압 발생 회로(1300)는 상기 제8 실시예의 저항 R201 및 상기 제10 실시예의 저항 R202를 포함한다. 이 저항 R201 및 R202의 저항치는 상기 제8 실시예 및 제10 실시예에서와 동일한 저항치를 가지며, 통상 동작 모드시에 내부 전압 Vdd의 발생에 영향을 미치지 않는다.
파워 다운 모드시에 강압 트랜지스터 Tr1이 턴오프되는 경우, 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류 및 외부 전원 Vcc로부터 저항 R202를 통하여 노드 N1의 내부로 흐르는 전류는 노드 N1로부터 저항 R201을 통하여 외부 전원 Vss의 내부로 흐르는 전류 및 내부 회로(1)의 내부로 흐르는 서브임계치 전류와 평형을 이룬다. 이 경우, 내부 전압 Vdd는 대략 0.3 V이다.
상기한 바와 같은 동작에 있어서, 제11 실시예도 또한 상기 제8 실시예 및 제10 실시예와 유사한 이점을 제공한다.
도 19는 본 발명의 제12 실시예에 따른 전압 발생 회로(1400)를 개략적으로 도시하는 회로도이다. 이 제12 실시예에 있어서, 파워 다운 모드시에 내부 전압 Vdd가 발생하여 강압 트랜지스터 Tr1의 내부로 흐르는 서브임계치 전류를 저감하도록 전압은 외부 회로(50)로부터 저항 R203을 통하여 노드 N1로 공급된다. 높은 저항치를 갖는 저항 R203에 의해 내부 회로(1)에 있어서 서브임계치 전류의 발생이 방지된다.
외부 회로(50)로부터 공급되는 전압에는 외부 기준 전압 Vref를 강요하는 전압, 외부 전원 Vcc의 전압보다 큰 내부 전압 Vpp, 외부 전원 Vss의 전압보다 작은 전압 Vbb, 내부 기준 전압 Vpr 또는 강압 트랜지스터 Tr1의 서브임계치 전류와 내부 회로의 내부로 흐르는 서브임계치 전류가 평형을 이루게 하는 전압이 포함된다.
외부 회로(50)는 파워 다운 모드시에 저전류 공급 능력 및 이에 따른 저전류 소비를 갖는 회로인 것이 바람직하다. 또한, 통상 모드시에 외부 회로(50)의 구동 능력이 제어될 수 있다.
파워 다운 모드시에 외부 회로(50)로부터 공급되는 전압은 외부 전원 Vcc 또는 외부 전원 Vss의 전압으로 클램프된다.
도 20은 본 발명의 제13 실시예에 따른 전압 발생 회로(1500)를 개략적으로 도시하는 회로도이다. 이 제13 실시예에 따른 전압 발생 회로(1500)는 상기 제8 실시예에 따른 전압 발생 회로(1000)에 대한 예시적인 변형예이고, 기준 전압 클램프 트랜지스터 Tr2의 소스로는 기판 전위 발생 회로(70)로부터의 외부 전원 Vss의 전압보다 작은 기판 전압 Vbb가 공급된다. 이에 따라, 파워 다운 모드시에 공급된 기판 전압 Vbb에 의해 강압 트랜지스터 Tr1에 있어서 서브임계치 전류의 발생이 방지된다.
제13 실시예는 상기 제8 실시예의 전압 발생 회로(1000)에 있어서 저항 R201을 생략한 구성이다.
통상 모드에 있어서, 전압 발생 회로(1500)는 상기 제8 실시예의 전압 발생 회로(1000)와 유사한 방법으로 동작하고, 외부 전원 Vcc의 전압을 강압하여 내부 전압 Vdd를 발생시킨다.
파워 다운 모드시에, H 레벨의 파워 다운 신호 pd에 의해 기준 전압 클램프 트랜지스터 Tr2가 턴온되고 강압 트랜지스터 Tr1의 게이트로 기판 전압 Vbb를 공급한다. 기판 전압 Vbb는 강압 트랜지스터 Tr1의 게이트-소스간 전압을 -0.5 V 이상으로 설정하기 위한 전압이다. 이 경우, 서브임계치 전류는 강압 트랜지스터 Tr1의 내부로 흐르지 않고, 서브임계치 전류는 내부 회로(1)의 내부로도 흐르지 않는다.
기판 전압 발생 회로(70)는 파워 다운 모드시에 강압 트랜지스터 Tr1의 게이트 전위만을 제어하기 위한 회로로, 매우 작은 구동 능력을 갖는 것이 바람직하다.
종래의 기판 전압 발생 회로를 이용하여 기판 전압 Vbb가 공급될 수 있다. 이 경우, 파워 다운 모드시에 기판 전압 발생 회로는 강압 트랜지스터 Tr1만의 게이트 전위를 제어하는 데 필요한 구동 능력을 갖는 것이 바람직하다. 다시 말하면, 파워 다운 모드시에 기판 전압 발생 회로의 구동 능력은 저하될 수 있다.
제13 실시예에 있어서, 전류 소비를 저감하는 파워 다운 모드시에 서브임계치 전류의 발생이 방지된다.
도 21은 본 발명의 제14 실시예에 따른 전압 발생 회로(1600)를 개략적으로 도시하는 회로도이다. 이 제14 실시예에 따른 전압 발생 회로(1600)에 있어서, 기판 전위 발생 회로(70)는 강압 트랜지스터 Tr1의 백 게이트(back gate)로 기준 전압 클램프 트랜지스터 Tr2의 소스로 공급되는 외부 전원 Vss의 전압보다 작은 기판 전압 Vbb를 공급한다.
소스 전위보다 작은 전압이 N 채널 MOS 트랜지스터의 백 게이트로 공급되는 경우, 임계치는 채널 영역과 공핍층 사이의 관계에 따라 증가한다. 이에 따라, 백 게이트로 공급되는 기판 전압 Vbb에 의해 강압 트랜지스터 Tr1의 임계치가 증가한다. 이 때문에, 파워 다운 모드시에 강압 트랜지스터 Tr1의 게이트 전압이 외부 전원 Vss의 전압으로 설정되는 경우, 서브임계치 전류가 강압 트랜지스터 Tr1의 내부로 흐르지 않는다.
이 제14 실시예에서는 전류 소비를 저감하는 파워 다운 모드시에 강압 트랜지스터 Tr1에서의 서브임계치 전류 및 내부 회로(1)에서의 서브임계치 전류의 발생을 방지한다.
도 22는 본 발명의 제15 실시예에 따른 전압 발생 회로(1700)를 개략적으로 도시하는 회로도이다. 이 전압 발생 회로(1700)는 상기 제13 실시예의 전압 발생 회로(1500)와 상기 제14 실시예의 전압 발생 회로(1600)을 조합한 구성이다.
기판 전위 발생 회로(70)는 기준 전압 클램프 트랜지스터 Tr2의 소스 및 강압 트랜지스터 Tr1의 백 게이트로 외부 전원 Vss의 전압보다 작은 기판 전압 Vbb를 공급한다. 이 경우, 강압 트랜지스터 Tr1의 임계치는 상기 제13 실시예 및 제14 실시예와 비교해서 더욱 증가된다. 이에 따라, 전류 소비를 저감하는 파워 다운 모드시에 서브임계치 전류의 발생이 방지된다.
도 23은 본 발명의 제16 실시예에 따른 전압 발생 회로(1800)를 개략적으로도시하는 회로도이다. 이 전압 발생 회로(1800)는 도 2에 도시된 종래 기술의 실시예에 대한 개선 방법으로서, 강압 트랜지스터 Tr4 및 기준 전압 클램프 트랜지스터 Tr5는 P 채널 MOS 트랜지스터로 구성된다.
기준 전압 클램프 트랜지스터 Tr5의 소스로는 외부 회로(80)로부터 외부 전원 Vcc의 전압보다 높은 부스트 전압 Vpp가 공급된다. 통상 모드시에 전압 발생 회로(강압 회로)(1800)는 종래 기술의 실시예와 유사한 방법으로 동작한다.
파워 다운 모드시에, 기준 전압 클램프 트랜지스터 Tr5는 턴온되는 반면, 강압 트랜지스터 Tr4는 턴오프된다. 이 경우, 강압 트랜지스터 Tr4의 게이트 전압은 부스트 전압 Vpp까지 상승하기 때문에, 이에 따라 소스 전위보다 높게 설정되고, 서브임계치 전류가 강압 트랜지스터 Tr4의 내부로 흐르지 않는다.
부스트 전압 Vpp를 공급하기 위한 외부 회로(80)는 파워 다운 모드시에 강압 트랜지스터 Tr4의 게이트만을 구동하기 위한 최소 구동 능력을 가질 수 있다. 대안적으로, 파워 다운 모드시에 외부 회로(80)는 최소 구동 능력을 갖도록 제어될 수 있다.
이 제16 실시예에서는 전류 소비를 저감하는 파워 다운 모드시에 서브임계치 전류의 발생이 방지된다.
도 24는 본 발명의 제17 실시예에 따른 전압 발생 회로(1900)를 개략적으로 도시하는 회로도이다. 이 전압 발생 회로(1900)에 있어서, P 채널 MOS 트랜지스터로 구성된 강압 트랜지스터 Tr4의 백 게이트로는 부스트 전압 Vpp가 공급된다. 이에 따라, 강압 트랜지스터 Tr4의 임계치가 증가하기 때문에 파워 다운 모드시에 강압 트랜지스터 Tr4의 게이트 전위가 외부 전원 Vcc의 전압으로 설정되는 경우, 강압 트랜지스터 Tr4는 턴오프된다. 그러나, 이 경우 서브임계치 전류가 강압 트랜지스터 Tr4의 내부로 흐르지 않는다. 또한, 서브임계치 전류가 강압 트랜지스터 Tr4의 내부로 흐르지 않기 때문에, 서브임계치 전류가 내부 회로(1)의 내부로는 흐르지 않는다. 이 결과, 전류 소비를 저감하는 파워 다운 모드시에 서브임계치 전류의 발생이 방지된다.
도 25는 본 발명의 제18 실시예에 따른 전압 발생 회로(2000)를 개략적으로 도시하는 회로도이다. 이 전압 발생 회로(2000)는 상기 제16 실시예의 전압 발생 회로(1800)와 상기 제17 실시예의 전압 발생 회로(1900)를 조합한 구성이다.
이 제18 실시예에 있어서, 부스트 전압 Vpp는 기준 전압 클램프 트랜지스터 Tr5의 소스 및 강압 트랜지스터 Tr4의 백 게이트로 공급된다. 따라서, 상기 제16 실시예 및 상기 제17 실시예와 비교하면, 강압 트랜지스터 Tr4의 임계치가 더욱 상승한다. 이 결과, 전류 소비를 저감하는 파워 다운 모드시에 서브임계치 전류의 발생이 방지된다.
당업자라면 본 발명을 본 발명의 기술적 사상 또는 범주로부터 벗어나는 일이 없이 다른 많은 특정 형태로 실시할 수 있음을 명백히 이해할 수 있을 것이다. 특히, 본 발명을 이하와 같은 형태로 실시할 수 있음을 이해할 수 있을 것이다.
상기 제3 실시예의 전압 발생 회로(500)에 있어서, N 채널 MOS 트랜지스터 Tr20이 생략될 수 있다.
파워 다운 모드시에, 내부 전압 Vdd는 소정의 내부 전압과 저전위 전원 Vss의 전압 사이의 중간값으로 설정될 수 있다. 이 경우, 동작 모드가 파워 다운 모드로부터 통상 모드로 변환되면, 내부 전압 Vdd는 저전위 전원 Vss의 전압으로부터 즉시 회복된다.
상기 제2 실시예 내지 제4 실시예에 있어서, 파워 다운 모드시에 기준 전압 Vg는 소정의 기준 전압과 저전위 전원 Vss의 전압 사이의 중간값으로 설정될 수 있다. 이 경우, 동작 모드가 파워 다운 모드로부터 통상 모드로 변환되면, 기준 전압 Vg는 저전위 전원 Vss의 전압으로부터 즉시 회복된다.
상기 제5 실시예에 있어서, 파워 다운 모드시에 기준 전압 Vg는 소정의 기준 전압과 고전위 전원 Vdd의 전압 사이의 중간값으로 설정될 수 있다. 이 경우, 동작 모드가 파워 다운 모드로부터 통상 모드로 변환되면, 기준 전압 Vg는 고전위 전원 Vdd의 전압으로부터 즉시 회복된다.
상기 제7 실시예 내지 제18 실시예에 있어서, 내부 회로(1)의 N 채널 MOS 트랜지스터의 게이트 전위는 파워 다운 모드시와 동일한 소스 전위보다 작게 설정되고, 서브임계치 전류의 발생이 방지될 수 있다.
상기 제7 실시예 내지 제18 실시예에 있어서, 내부 회로(1)의 N 채널 MOS 트랜지스터의 게이트 전위는 파워 다운 모드시와 동일한 소스 전위보다 크게 설정되고, 서브임계치 전류의 발생이 방지될 수 있다.
도 20 내지 도 25에 도시된 각각의 전압 발생 회로(1500, 1600, 1700, 1800, 1900, 2000)에 있어서, 강압 트랜지스터가 턴오프되면 노드 N1이 불안정해진다. 따라서, 트랜지스터가 파워 다운 신호 pd에 응답하여 턴온되고 노드 N1의 전압을외부 전원 Vss의 전압으로 클램프하도록 트랜지스터가 노드 N1과 외부 전원 Vss 사이에 접속될 수 있다.
비록, 본 발명이 특정 실시예를 예시적으로 설명하고 있지만, 당업자라면 본 발명을 전술한 상세한 설명에 개시된 사항으로서 제한하는 것이 아니며, 첨부된 특허 청구 범위에 명시된 바와 같은 본 발명의 기술적 사상 및 범위 내에서 여러 가지의 변형이 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 파워 다운 모드로 변환시에 관통 전류의 발생을 방지하여 전류 소비를 저감시킬 수 있는 전압 발생 회로가 제공될 수 있다.
본 발명에 따르면, 파워 다운 모드시의 서브임계치 전류를 감소시켜 전류 소비를 저감시킬 수 있는 전압 발생 회로가 제공될 수 있다.

Claims (32)

  1. 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기와;
    상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로와;
    상기 전압 발생기에 접속되고 상기 출력 전압을 제2 전압으로 클램프하는 출력 전압 클램프 회로와;
    상기 출력 전압 클램프 회로에 접속되고 상기 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화한 후에 상기 출력 전압 클램프 회로를 인에이블시키는 제어 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  2. 제1항에 있어서, 상기 제어 회로는,
    상기 기준 전압의 변화를 검사하여 상기 기준 전압이 소정의 레벨에 도달하였을 때 검출 신호를 발생시키는 기준 전압 검출 회로와;
    상기 기준 전압 검출 회로에 접속되고 상기 검출 신호에 응답하여 상기 출력 전압 클램프 회로를 인에이블하기 위한 클램프 신호를 발생하는 클램프 신호 발생 회로를 포함하는 것인 전압 발생 회로.
  3. 제2항에 있어서, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력전압과 같은 강압 전압을 발생시키기 위한 MOS 트랜지스터를 포함하고, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 제1 전압 사이의 전위차가 상기 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  4. 제2항에 있어서, 상기 제1 전압 및 제2 전압은 저전위 전원 전압이고, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력 전압과 같은 강압 전압을 발생시키기 위한 N 채널 MOS 트랜지스터를 포함하며, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 저전위 전원 전압 사이의 전위차가 상기 N 채널 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  5. 제2항에 있어서, 상기 제1 전압은 고전위 전원 전압이고, 상기 제2 전압은 저전위 전원 전압이며, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력 전압과 같은 강압 전압을 발생시키기 위한 P 채널 MOS 트랜지스터를 포함하고, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 고전위 전원 전압 사이의 전위차가 상기 P 채널 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  6. 기준 전압에 의해 활성화되고 외부 전원 전압을 강압하여 출력 전압을 발생시키는 전압 발생기와;
    상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로와;
    상기 전압 발생기에 접속되고 상기 출력 전압을 제2 전압으로 클램프하는 출력 전압 클램프 회로와;
    상기 출력 전압 클램프 회로에 접속되고 상기 파워 다운 신호에 응답하여 상기 전압 발생기에 의한 상기 출력 전압의 발생을 중지시킨 후에 상기 출력 전압 클램프 회로를 인에이블시키는 제어 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  7. 제6항에 있어서, 상기 제어 회로는,
    상기 기준 전압의 변화를 검사하여 상기 기준 전압이 소정의 레벨에 도달하였을 때 검출 신호를 발생시키는 기준 전압 검출 회로와;
    상기 기준 전압 검출 회로에 접속되고 상기 검출 신호에 응답하여 상기 출력 전압 클램프 회로를 인에이블하기 위한 클램프 신호를 발생하는 클램프 신호 발생 회로를 포함하는 것인 전압 발생 회로.
  8. 제7항에 있어서, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력 전압과 같은 강압 전압을 발생시키기 위한 MOS 트랜지스터를 포함하고, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 제1 전압 사이의 전위차가 상기 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  9. 제7항에 있어서, 상기 제1 전압 및 제2 전압은 저전위 전원 전압이고, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력 전압과 같은 강압 전압을 발생시키기 위한 N 채널 MOS 트랜지스터를 포함하며, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 저전위 전원 전압 사이의 전위차가 상기 N 채널 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  10. 제7항에 있어서, 상기 제1 전압은 고전위 전원 전압이고, 상기 제2 전압은 저전위 전원 전압이며, 상기 전압 발생기는 상기 기준 전압에 응답하여 상기 출력 전압과 같은 강압 전압을 발생시키기 위한 P 채널 MOS 트랜지스터를 포함하고, 상기 기준 전압 검출 회로는 상기 기준 전압과 상기 고전위 전원 전압 사이의 전위차가 상기 P 채널 MOS 트랜지스터의 임계치 이하인 경우 상기 검출 신호를 발생시키는 것인 전압 발생 회로.
  11. 제6항에 있어서, 상기 제어 회로는 상기 출력 전압 클램프 회로를 인에이블시키기 위한 클램프 신호를 발생시키기 위해 상기 파워 다운 신호를 지연하기 위한 지연 회로를 포함하는 것인 전압 발생 회로.
  12. 제6항에 있어서, 상기 제어 회로는,
    상기 기준 전압의 변화를 검사하여 상기 기준 전압이 소정의 레벨에 도달하였을 때 검출 신호를 발생시키는 기준 전압 검출 회로와;
    상기 기준 전압 검출 회로에 접속되고 상기 검출 신호에 응답하여 상기 출력 전압 클램프 회로를 인에이블하기 위한 클램프 신호를 발생하는 클램프 신호 발생 회로와;
    상기 파워 다운 신호를 지연하고, 지연된 파워 다운 신호를 발생시키는 지연 회로와;
    상기 지연 회로 및 클램프 신호 발생 회로에 접속되고 상기 클램프 신호 및 상기 파워 다운 신호를 수신하여 소정의 논리 신호를 발생시키는 논리 회로를 포함하는 것인 전압 발생 회로.
  13. 반도체 장치에 있어서,
    기준 전압에 의해 활성화되고 내부 전압을 발생시키는 전압 발생기, 상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로, 상기 전압 발생기에 접속되고 상기 내부 전압을 제2 전압으로 클램프하는 내부 전압 클램프 회로 및 상기 내부 전압 클램프 회로에 접속되고 상기 파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화한 후에 상기 내부 전압 클램프를 인에이블시키는 제어 회로를 구비한 전압 발생 회로와;
    상기 전압 발생기 및 상기 내부 전압에 의해 인에이블되는 상기 내부 전압 클램프 회로에 접속되고 상기 제2 전압에 의해 비활성화되는 내부 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치에 있어서,
    기준 전압에 의해 활성화되고 외부 전원 전압을 저감하여 내부 전압을 발생시키는 전압 발생기, 상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 기준 전압 클램프 회로, 상기 전압 발생기에 접속되고 상기 내부 전압을 제2 전압으로 클램프하는 내부 전압 클램프 회로 및 상기 내부 전압 클램프 회로에 접속되고 상기 파워 다운 신호에 응답하여 상기 전압 발생기에 의한 상기 내부 전압의 발생을 중지시킨 후에 상기 내부 전압 클램프 회로를 동작시키는 제어 회로를 구비한 전압 발생 회로와;
    상기 전압 발생기 및 상기 내부 전압에 의해 인에이블되는 상기 내부 전압 클램프 회로에 접속되고 상기 제2 전압에 의해 비활성화되는 내부 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 기준 전압에 의해 활성화되고 내부 회로로 공급되는 내부 전압을 발생시키는 전압 발생기를 포함하는 전압 발생 회로를 제어하는 방법에 있어서,
    파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 제1 전압으로 클램프하는 단계와;
    상기 전압 발생기를 비활성화한 후에 상기 내부 회로를 비활성화하기 위한제2 전압으로 상기 내부 전압을 클램프하는 단계를 포함하는 것을 특징으로 하는 전압 발생 회로의 제어 방법.
  16. 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기와;
    상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 소정의 클램프 전압으로 클램프하는 기준 전압 클램프 회로와;
    상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 내부로 흐르는 서브임계치 전류를 저감하는 서브임계치 전류 저감 회로를 포함하는 것을 특징으로 하는 전압 발생 회로.
  17. 제16항에 있어서, 상기 출력 신호는 반도체 장치의 내부 회로로 공급되고, 상기 서브임계치 전류 저감 회로는 상기 전압 발생기의 내부로 흐르는 상기 서브임계치 전류와 상기 내부 회로의 내부로 흐르는 서브임계치 전류를 평형을 이루게 하는 평형 전압(balance voltage)을 설정하기 위한 평형 전압 설정 회로를 포함하는 것인 전압 발생 회로.
  18. 제17항에 있어서, 상기 전압 발생기는 고전위 전원 전압을 수신하는 드레인, 상기 기준 전압을 수신하는 게이트 및 소스를 구비하는 N 채널 MOS 트랜지스터를 포함하며, 상기 평형 전압 설정 회로는 상기 N 채널 MOS 트랜지스터의 소스와 외부전원 사이에 접속되고 고저항치를 갖는 저항을 포함하는 것인 전압 발생 회로.
  19. 제18항에 있어서, 상기 저항은 상기 N 채널 MOS 트랜지스터의 소스와 외부 고전위 전원 및 외부 저전위 전원 중 어느 하나의 전원 사이에 접속되는 것인 전압 발생 회로.
  20. 제19항에 있어서, 상기 N 채널 MOS 트랜지스터의 소스와 상기 고전위 전원 및 저전위 전원 중 어느 하나의 전원 사이에 저항을 결합하기 위한 스위치를 더 포함하는 것인 전압 발생 회로.
  21. 제17항에 있어서, 상기 전압 발생기는 고전위 전원 전압을 수신하는 드레인, 상기 기준 전압을 수신하는 게이트 및 소스를 구비하는 N 채널 MOS 트랜지스터를 포함하고, 상기 평형 전압 설정 회로는 상기 N 채널 MOS 트랜지스터의 소스로 상기 평형 전압을 공급하는 것인 전압 발생 회로.
  22. 제16항에 있어서, 상기 서브임계치 전류 저감 회로는 상기 전압 발생기의 서브임계치 전류의 발생을 차단하기 위한 서브임계치 전류 차단 회로를 포함하는 것인 전압 발생 회로.
  23. 제22항에 있어서, 상기 전압 발생기는 상기 기준 전압을 수신하는 게이트를구비하는 MOS 트랜지스터를 포함하고, 상기 서브임계치 전류 차단 회로는 상기 MOS 트랜지스터의 상기 게이트에서의 소정의 클램프 전압을 상기 서브임계치 전류를 차단할 수 있는 전압으로 설정하기 위한 클램프 전압 설정 회로를 포함하는 것인 전압 발생 회로.
  24. 제23항에 있어서, 상기 MOS 트랜지스터는 N 채널 MOS 트랜지스터이고, 상기 클램프 전압 설정 회로는 상기 저전위 전원의 전압보다 낮은 기판 전압을 상기 N 채널 MOS 트랜지스터의 게이트로 공급하는 것인 전압 발생 회로.
  25. 제23항에 있어서, 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터이고, 상기 클램프 전압 설정 회로는 상기 고전위 전원의 전압보다 높은 부스트 전압을 상기 P 채널 MOS 트랜지스터의 게이트로 공급하는 것인 전압 발생 회로.
  26. 제22항에 있어서, 상기 전압 발생기는 상기 기준 전압을 수신하는 게이트 및 백 게이트를 구비하는 MOS 트랜지스터를 포함하고, 상기 서브임계치 전류 차단 회로는 상기 서브임계치 전류를 차단할 수 있는 전압을 상기 MOS 트랜지스터의 백 게이트로 공급하기 위한 백 게이트 전압 공급 회로를 포함하는 것인 전압 발생 회로.
  27. 제26항에 있어서, 상기 MOS 트랜지스터는 N 채널 MOS 트랜지스터이고, 상기 백 게이트 전압 공급 회로는 저전위 전원의 전압보다 낮은 기판 전압을 상기 N 채널 MOS 트랜지스터의 백 게이트로 공급하는 것인 전압 발생 회로.
  28. 제26항에 있어서, 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터이고, 상기 백 게이트 전압 공급 회로는 고전위 전원의 전압보다 높은 부스트 전압을 상기 P 채널 MOS 트랜지스터의 백 게이트로 공급하는 것인 전압 발생 회로.
  29. 제22항에 있어서, 상기 전압 발생기는 상기 기준 전압을 수신하는 게이트 및 백 게이트를 구비하는 MOS 트랜지스터를 포함하고,
    상기 서브임계치 전류 차단 회로는,
    상기 MOS 트랜지스터의 게이트에서의 소정의 클램프 전압을 상기 서브임계치 전류를 차단할 수 있는 전압으로 설정하기 위한 클램프 전압 설정 회로와;
    상기 서브임계치 전류를 차단할 수 있는 전압을 상기 MOS 트랜지스터의 백 게이트로 공급하기 위한 백 게이트 전압 공급 회로를 포함하는 것인 전압 발생 회로.
  30. 기준 전압에 의해 활성화되고 출력 전압을 발생시키는 전압 발생기, 상기 전압 발생기에 접속되고 파워 다운 신호에 응답하여 상기 기준 전압을 상기 전압 발생기를 비활성화하기 위한 소정의 클램프 전압으로 클램프하는 기준 전압 클램프 회로, 상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 내부로 흐르는 서브임계치 전류를 저감하는 서브임계치 전류 저감 회로를 구비한 전압 발생 회로와;
    상기 전압 발생기에 접속되고 상기 출력 전압에 의해 인에이블되는 내부 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  31. 내부 회로로 공급되는 내부 전압을 발생시키기 위한 전압 발생기를 구비한 전압 발생 회로를 제어하는 방법에 있어서,
    파워 다운 신호에 응답하여 상기 전압 발생기를 비활성화하는 단계와;
    상기 전압 발생기를 비활성화하는 경우 상기 전압 발생기의 내부 전압을, 상기 전압 발생기의 내부로 흐르는 서브임계치 전류와 상기 내부 회로의 내부로 흐르는 서브임계치 전류를 평형을 이루게 하는 평형 전압으로 설정하는 단계를 포함하는 것을 특징으로 하는 전압 발생 회로의 제어 방법.
  32. MOS 트랜지스터로 구성된 전압 발생기를 구비한 전압 발생 회로를 제어하는 방법에 있어서,
    파워 다운 신호에 응답하여 상기 MOS 트랜지스터를 비활성화하는 단계와;
    상기 MOS 트랜지스터를 비활성화하는 경우 상기 MOS 트랜지스터의 게이트 및 백 게이트 중 적어도 어느 하나로 서브임계치 전류를 차단할 수 있는 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 전압 발생 회로의 제어 방법.
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