KR20010029968A - 알루미늄 도핑 지르코늄 유전체 막 트랜지스터 구조 및그의 퇴적 방법 - Google Patents

알루미늄 도핑 지르코늄 유전체 막 트랜지스터 구조 및그의 퇴적 방법 Download PDF

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Abstract

비교적 높은 어닐링 온도에서 무정형 상태로 잔류하는 고 k-유전체 막이 제공된다. 고 k-유전체 막은 Al과 같은 3가 금속으로 도핑된 Zr 또는 Hf의 금속 산화물이다. 이 막은 결정 구조의 형성을 억제하기 때문에 인접하는 막의 계면이 덜 불규칙하다. 게이트 유전체로서 사용될 때, 이 막은 더 작은 트랜지스터 지오메트리를 형성하도록 얇아질 수 있지만, 채널 영역의 표면이 높은 전자 이동성을 유지하도록 평탄하게 제조될 수 있다. 또한, 상기 3가 금속 도핑 고 유전체 막에 대한 CVD, 스퍼터링 및 기화퇴적 방법이 제공된다.

Description

알루미늄 도핑 지르코늄 유전체 막 트랜지스터 구조 및 그의 퇴적 방법{ALUMINUM-DOPED ZIRCONIUM DIELECTRIC FILM TRANSISTOR STRUCTURE AND DEPOSITION METHOD SAME}
본 발명은 일반적으로 집적회로(IC) 공정, 더욱 상세하게는 높은 유전상수 게이트 절연막 및 그의 퇴적 방법에 관한 것이다.
최근의 Si VLSI 기술은 MOS 장치 내의 게이트 유전체로서 SiO2를 사용한다. 장치 크기가 작아짐에 따라 SiO2층의 두께도 게이트와 채널 영역 사이에서 동일한 커패시턴스를 유지하도록 감소해야 한다. 앞으로는 2㎚미만의 두께까지도 예상된다. 그러나, 그러한 SiO2은 얇은 층을 통해 높은 터널링 전류가 발생하려면 대체 물질이 필요하다. 높은 유전 상수를 갖는 물질은 게이트 유전층이 더 두껍게 형성되도록 하여 터널링 전류 문제를 완화시킨다. 이러한 소위 고-k 유전체 막은 본 발명에서 이산화실리콘에 비해 높은 유전상수를 갖는 것으로 정의되어 있다. 전형적으로, 이산화실리콘은 약 4의 유전 상수를 갖지만, 고-k 유전체 막은 약 10 이상의 유전 상수를 갖는다. 최근의 고-k 유전 물질로서는 산화티탄 (TiO2), 산화지르코늄 (ZrO2), 산화탄탈 (Ta2O5) 및 (바륨, 스트론튬)산화티탄 (Ba, Sr)TiO3이 사용될 수 있다.
상기 고-k 유전체와 관련된 문제 중 하나는 그것이 보통 제조 조건하에서 결정 구조를 발달시킨다는 것이다. 그 결과, 막의 표면이 매우 거칠다. 표면 조도는 유전체 막에 인접한 채널 영역 내에 불균일한 전기장을 초래한다. 그러한 막은 MOSFET 장치의 게이트 유전체에 적당하지 못하다.
높은 직접 터널링 전류로 인해, 1.5㎚ 미만의 SiO2막은 CMOS 장치에서 게이트 유전체로서 사용될 수 없다. SiO2대신 TiO2및 Ta2O5로 대체하려는 연구가 매우 활발하게 이루어지고 있다. 그러나, 사후-퇴적 어닐링의 높은 온도 및 계면 SiO2층 형성은 1.5㎚ 미만의 동일한 SiO2두께 (EOT)의 제조를 곤란하게 한다.
만일 고-k 유전체 막이 게이트 전극 및 MOS 트랜지스터 내의 하부 채널 영역 사이에서 절연 배리어로 이용될 수 있다면 유리할 것이다.
만일 고 k-유전체 막의 표면 조도, 결정도 및 전기 누설이 감소될 수 있다면 유리할 것이다. 만일 이러한 비정질의 고 유전상수 물질이 게이트 유전체 및 집적 회로의 저장 커패시터로 사용될 수 있다면 유리할 것이다.
만일 일반적으로 존재하는 고 k-유전 물질에 간단히 도핑을 하거나 또는 추가의 성분을 부가하여 향상된 고-k 유전 물질을 제조할 수 있다면 유리할 것이다.
도 1은 본 발명에 따른 Al-도핑 금속 산화막에 대한 스퍼터링 퇴적 방법을 나타낸 공정도.
도 2는 ZrO2막과 본 발명에 따른 Al-도핑 ZrO2막을 비교하는 X-레이 회절 측정치를 나타낸 도면.
도 3은 100㎛×100㎛ 커패시터용 63Å Zr-Al-O 막의 고주파 CV 곡선을 나타낸 그래프.
도 4는 상술한 본 발명의 막에 대한 누설 전류 특성을 나타내는 IV 곡선을 나타낸 그래프.
도 5는 약 400∼500℃에서 사후 퇴적 어닐링 이후의 누설 전류 특성을 나타내는 그래프.
도 6은 세 가지 서로 다른 두께를 갖는 본 발명의 막에 대한 고주파 CV 곡선을 나타낸 그래프.
도 7은 최소 계면 SiO2층 이 존재한다는 것을 의미하는 것으로서, 막 두께의 함수로서 막 유효 유전 상수가 약간의 의존성을 나타내는 그래프.
도 8은 도6의 막에 대한 IV 곡선을 나타낸 그래프.
도 9는 n형 기판 상의 누설 전류가 p형 기판 상의 유사한 두께의 막에서보다 약 10배 더 크다는 것을 나타내는 그래프.
도 10 및 11은 막 내에 전하 트랩이 존재함에도 불구하고 도6의 막의 신뢰성(reliability)을 나타내는 그래프.
도 12 및 도 13은 본 발명에 따른 Al-도핑 금속 산화물 막을 이용하여 완성된 트랜지스터의 제조 단계를 나타낸 도면.
도 14는 본 발명의 Al-도핑 금속 산화막을 형성하는 CVD법의 단계를 나타내는 공정도.
도 15는 Al-도핑 금속 산화막을 형성하는 기화법의 단계를 나타내는 공정도.
따라서, 높은 유전 상수(10∼25)를 갖는 박막이 제공된다. 이 막은 알루미늄(Al), 스칸듐(Sc) 또는 란탄(La)과 같은 3가 금속, 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군으로부터 선택된 금속과 산소를 포함한다.
전형적으로 막 내의 3가 금속은 약 50%를 넘지 않으며, Al은 약 25%가 바람직하다.
또한 MOSFET 트랜지스터가 제공된다. 이 트랜지스터는 게이트 전극, 상기 게이트 전극 위에 상부 표면을 갖는 채널 영역 및 게이트 전극과 채널 영역 상부 표면 사이에 삽입된 게이트 유전체 막을 포함한다. 유전체 막의 내용은 상술한 바와 같다. 전형적으로, 게이트 유전체 막은 약 20∼200Å 범위의 두께를 갖는다.
또한, 본 발명의 요지는 채널 영역 및 게이트 유전체 막 사이에 삽입된 약 2∼5Å 범위 두께의 계면 배리어를 갖는 트랜지스터를 포함한다. 계면 물질은 실리콘 질화물 및 실리콘 옥시질화물로 이루어진 군으로부터 선택됨으로써 채널 영역 상부 표면이 더욱 평탄하게 되어 MOSFET의 전자 이동성 저하를 방지한다.
또한, 표면을 갖는 집적회로(IC)의 제조시, IC 표면상에 Al-도핑 금속 산화막을 형성하기 위해 스퍼터링법이 제공된다. 이 방법은 하기의 단계를 포함한다:
a) 산소를 포함한 분위기를 설정하는 단계;
b) Zr 및 Hf로 이루어진 군으로부터 선택된 금속을 포함하고, IC 실리콘 표면상에 3가 금속을 포함하는 하나 이상의 표적 금속을 스퍼터링하는 단계;
c) 단계 a) 및 b)에 대하여, Al-도핑 금속 산화막을 형성하는 단계; 및
d) 약 400∼800℃ 범위의 온도에서 어닐링함으로써 높은 유전상수 및 양호한 절연성을 갖는 박막을 형성하는 단계.
본 발명의 요지에서, 단계 a)가 Zr 및 Hf로 이루어진 군으로부터 선택된 제 1 표적의 금속 및 3가 금속을 포함한 제 2 표적의 금속을 개별적으로 공스퍼터링하는 단계를 포함한다.
다르게는, Al-도핑 금속 산화막을 퇴적하는 화학증착법(CVD)이 하기의 단계를 포함한다:
a) Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 하나 이상의 전구체를 제조하는 단계;
b) 전구체를 기화하는 단계;
c) 산소를 포함하는 분위기를 설정하는 단계;
d) IC 표면상에 전구체를 분해시켜 Zr 및 Hr로 이루어진 군으로부터 선택된 금속, 3가 금속 및 산소를 포함하는 합금 막을 화학증착법(CVD)에 의해 퇴적하는 단계; 및
e) 약 400∼800℃ 범위의 온도에서 어닐링함으로써 높은 유전상수 및 양호한 배리어 특성을 갖는 박막을 형성하는 단계.
다르게는, 하기의 단계를 포함하는 Al-도핑 금속 산화막을 퇴적하는 기화 퇴적 방법이 제공된다:
a) 진공 (기체가 없는) 분위기를 설정하는 단계;
b) Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 하나 이상의 크루서블(crucible)을 제조하는 단계;
c) 약 1000∼2000℃ 범위의 온도에서 하나 이상의 크루서블을 가열함으로써 단계 b)에서 제조된 금속을 기화시키는 단계;
d) 단계 a) 내지 c)에 대하여, Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 합금 막을 퇴적하는 단계; 및
e) 약 400∼800℃ 범위의 온도에서 산소를 포함하는 분위기에서 어닐링하여 산소를 갖는 합금 막을 형성함으로써 높은 유전 상수 및 양호한 배리어 특성을 갖는 박막을 형성하는 단계.
본 발명에서는 Al-도핑 지르코늄 산화물에 관한 연구를 하였다. Al 도핑은 누설전류를 감소시키고, 게이트 유전체의 결정화 온도를 증가시킨다. 유효 유전 상수 12∼18을 갖는 3nm Zr-Al-O 막에 대하여 약 28 fF/μm2의 기록 최대 축적 커패시턴스, 0.1 A/cm2미만의 누설 전류가 얻어졌다. 우수한 특성을 갖는 Zr-Al-O 게이트 유전체로 서브미크론 PMOSFET가 제조되었다. 다시 말해서, ZrO2막을 Al과 같은 3가 금속으로 도핑하면 전형적인(고온) 공정 조건하에서 무정형으로 남아있는 막을 얻게 되다는 것을 알아냈다.
본 발명에 따른 박막은 이산화 실리콘에 대해 높은 유전 상수를 갖고 3가 금속; 지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군으로부터 선택된 금속; 및 산소를 포함한다. 고 유전체 막은 결정화에 내성이 있고, 무정형으로 남아 있어 더 평탄한 표면을 형성한다. 3가 금속은 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택된다.
유용한 이용 분야에서, 박막은 통상 약 20∼200Å의 두께와 약 10∼25의 유전 상수를 갖는다.
막 중에 Al 이나 기타 3가 금속의 함량은 통상 약 50%, 바람직하게는 약 25%를 초과하지 않는다.
도1은 본 발명의 Al-도핑 금속 산화막에 대한 스퍼터 퇴적법을 나타낸 공정도이다. 단계(10)는 표면을 갖는 집적회로(IC)를 제공한다. 단계(12)는 산소를 포함하는 분위기를 형성한다. 통상, 단계(12)는 Ar에 대한 O3의 비율 약 5∼25%의 비로 아르곤(Ar)을 함유하는 분위기를 제공한다. 압력은 약 1∼10 밀리토르(mT)이다. 단계(14)는 IC 표면에 Zr 및 Hf로 이루어진 군으로부터 선택된 금속을 포함하는 적어도 하나의 표적 금속을 스퍼터링 한다. 단계(14)는 IC 표면에 3가 금속을 또한 스퍼터링 한다. 3가 금속은 Al, Sc 및 La로 이루어진 군으로부터 선택된다. 본 발명의 요지에서, 단계(14)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속의 제1 표적과 3가 금속을 포함하는 제2 표적을 별개로 공스퍼터링 하는 공정을 포함한다.
단계(12, 14)에 대하여 단계(16)는 Al-도핑 금속 산화막을 형성한다. 단계(18)는 약 400∼800℃의 온도에서 어닐링한다. 어닐링 시간은 어닐링 온도에 따라 약 10초∼30분이 될 수 있다. 단계(18)는 Ar, N2, N2:H2형성 가스, O2, H2O, N2O, NO, 무가스(가스가 없는 분위기), 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 형성한다. 단계(20)에서는 고 유전 상수와 양호한 절연성을 갖는 박막이 형성되는 제품이 얻어진다.
본 발명의 또 다른 요지에서, 단계(10)는 실리콘 IC 표면을 제공하고, 단계(16) 앞에 또 다른 단계를 포함한다. 단계(14a)(도시하지 않음)는 약 실온∼400℃에서 IC 실리콘 표면 온도를 설정한다.
Zr-Al-O 및 Hf-Al-O 막은 상기 공스퍼터링법에 의해 제조되었다. 스퍼터링 전력(power)비는 지르코늄 산화물 중의 Al 함량을 변경하도록 조절되었다.
다음 도면은 O2:Ar=1:5 mT의 가스 혼합물에서 Zr=300 와트(W)/Al=60W의 스퍼터링 비로 제조된 63Å Zr-Al-O막의 커패시턴스 대 전압(C-V), 및 전류 대 전압(I-V) 특성을 나타냈다. 그 막은 500℃의 산소 중에서 30초 동안 더 어닐링되었다.
도2는 ZrO2막을 본 발명의 Al-도핑 ZrO2막과 비교하여 X-선 회절 측정을 나타낸다. 강한 피크는 ZrO2가 결정형이고, 스퍼터링된 Zr-Al-O 막은 800℃에서 어닐링한 후에도 무정형으로 남아있다는 것을 나타낸다.
Al/TiN 상부 전극은 스퍼터링에 의해 퇴적되고, 전기적 시험을 위해 100 x 100 μm2커패시터를 제조하도록 패터닝되었다. 도3은 100 μm x 100 μm 커패시터에 대해 63Å Zr-Al-O 막의 고주파 CV 곡선을 나타낸다. -1.5 nm의 SiO2등가 두께를 CV 측정으로부터 얻었는데, 이는 이 막에 대한 유전 상수가 -16이라는 것을 나타낸다.
도4는 상기 본 발명에 따른 막의 누설 전류 특성을 나타낸 IV 곡선이다. 누설 전류는 등가 두께의 SiO2보다 훨씬 적은 약 6x10-5A/cm2이다.
Al 도핑 ZrO2막은 실온에서 산소와 Ar의 혼합물에서 전력비 1:5로 Al 및 Zr 표적을 공스퍼터링 함으로써 제조되었다. 도5는 약400∼500℃에서 사후 퇴적 어닐링 후의 누설 전류 특성을 나타낸다. 이 온도는 TiO2와 같이 기타 막에 필요한 것보다 훨씬 낮고, 이 때 750℃ 이상에서의 어닐링이 누설 전류를 감소하는데 통상 필요하다. 막의 두께는 분광 타원편광반사법(spectroscopic ellipsometry)에 의해 평가된다.
도6은 두께가 서로 다른 3개의 본 발명에 따른 막에 대한 고주파 CV 곡선을 나타낸다. 26 fF/μm2의 최대 축적 커패시턴스는 -1.5V의 게이트 바이어스에서 3nm 막에 대해 얻어진다. 더 높은 게이트 바이어스에서, 게이트 누설 전류는 CV 곡선을 급상승시켜 커패시턴스의 정확한 측정을 방해한다. 외삽법에 의해 커패시턴스가 -2V의 게이트 바이어스에서 약 28 fF/μm2이라는 것을 예측할 수 있다. 이는 약 1.2 nm의 고전 유전체 두께(CDT=SiO2/C)에 해당한다. 약 0.3 nm로 예측된 양자 여학적 보정을 포함하여 1.0 nm 미만의 EOT가 얻어진다.
도7은 막 두께의 함수로서 막의 유효 유전 상수의 약간의 의존성을 나타내는 데, 이는 최소 계면 SiO2층 이 존재한다는 것을 의미한다.
도8은 도6의 막에 대한 IV 곡선을 나타낸다. 3nm 막에 대해, 게이트 누설 전류는 -1.5 V에서 약 0.5A/cm2이고, -1V의 유사 작동 전압에서 약 0.1A/cm2이다.
도9는 n형 기판 상의 누설 전류가 p형 기판 상의 유사한 두께의 막에서보다 약 10배 더 크다는 것을 나타낸다. 누설 전류의 온도 의존성은 또한 훨씬 더 크다. 이는 전도 메카니즘이 Frenkel-Poole 형과 가장 가깝고, 전자 전도에 대한 에너지 배리어가 전공 전도의 경우보다 훨신 더 작다. 유전체 막이 스퍼터링 기술을 이용하여 제조되기 때문에 전자 트랩이 존재하는 것은 놀라운 일이 아니다.
도10 및 11은 막 내의 전하 트랩의 존재에도 불구하고 도6의 막의 신뢰성 (reliability)을 나타낸다. 시간 의존 유전 파괴(TDDB) 수명은 약 1.3V 이하의 작동에서 10년 이상으로 외삽법에 의해 추정할 수 있다.
Zr-Al-O 게이트 유전체를 갖는 PMOS 트랜지스터는 최종 게이트 스택(stack)이 정 위치에 있기 전에 약간 도핑된 드레인(LDD)과 소스/드레인 영역이 형성되는 질화물 게이트 치환 공정을 이용하여 제조되었다. Zr-Al-O 게이트 유전체의 두께는 20 fF/μm2의 축적에서 측정된 Cmax로 약 6nm이다.
본 발명에 따른 커패시터 막의 연구로부터 얻어진 동일한 일반 특성은 게이트 유전체, 저장 커패시터, 및 하나의 트랜지스터(IT) 강자성 메모리와 같은 기타 분야에 이용할 수 있다는 것이다.
도12 및 도13은 본 발명에 따른 Al-도핑 금속 산화 막을 이용하여 완성된 MOSFET 트랜지스터의 제조 단계를 나타낸다. 도12는 상부 표면(54)와 함께 채널 영역(52)을 갖는 트랜지스터(50)을 나타낸다.
도13은 게이트 전극(58)과 채널 영역 상부 표면(54) 사이에 위치한 게이트 유전체 막(56)을 나타낸다. 게이트 유전체 막(56)은 이산화 실리콘에 대한 고 유전 상수를 갖고, 지르코늄 및 하프늄으로 이루어진 군으로부터 선택된 금속과 산소를 포함한다. 게이트 유전체 막(56)은 알루미늄, 스칸듐 및 란탄으로 이루어진 군으로부터 선택된 3가 금속을 포함한다.
막(56)에서 Al 또는 기타 3가 금속의 함량은 약 0∼50%, 바람직하기로는 25%이다. 게이트 유전체 막(56)은 약 20∼200Å의 두께(60)(도13)를 갖는다. 게이트 유전체 막(56)은 약 10∼25의 유전 상수를 갖는다.
본 발명의 또 다른 요지에서, 트랜지스터(50)는 채널 영역(52)과 게이트 유전체 막(56) 사이에 위치하는 약 2∼5Å의 두께(64)를 갖는 계면 배리어(62)를 더 포함한다. 계면 배리어(62)는 실리콘 질화물 및 실리콘 옥시질화물로 이루어진 군으로부터 선택된 재료로 되어 있어 채널 영역 상부 표면(54)은 더 평탄해지므로 MOSFET(50)의 전자 이동성을 증가시킨다.
벌크 CMOS 디바이스에 게이트 유전체를 이용하는 경우에, 웨이퍼는 분리와 같은 공지 방법의 어떠한 상태를 이용한 다음, P-웰 및 N-웰 형성을 거쳐 채널 영역을 노출시킴으로써 제조된다. 산화 배리어의 초 박층이 필요할 수 있다. 이 경우에, 가능한 배리어는 실리콘 질화물과 실리콘 옥시질화물을 포함한다. 그 다음, 고-K 유전체가 퇴적된다. 막을 제조하기 위한 몇 가지 방법이 있다:
A. 불활성이나 산화 분위기에서 Zr 및 Al을 공 스퍼터링;
B. 불활성이나 산화 분위기에서 Zr-Al과 같은 표적 화합물을 공 스퍼터링;
C. Zr-Al-O 및 Hf-Al-O의 화학적 증착; 또는
D. 기화.
퇴적 후에, 불활성(예, Ar, N2, N2:H2형성 가스) 및/또는 산화(O2, H2O, N2O, NO) 및 무가스(gas-free) 분위기 및 승온(400∼900℃)에서 막을 어닐링하여 고 k-막 및 고-k/Si 계면을 조절(condition)한다. 그러나, 막이 기화에 의해 퇴적되면, 어닐링 공정은 통상 산소를 포함하여 합금 막에 산소를 포함하게 한다.
어닐링 후에, 게이트를 퇴적하고 게이트 스택으로 패턴화한다. 게이트 재료는 금속 또는 폴리실리콘일 수 있다. 그 다음, 디바이스 제조 공정의 어떠한 상태를 이용하여, 종래의 방법이나 질화물, 폴리실리콘 또는 폴리 SiGe 더미(dummy) 게이트를 이용하는 게이트 치환법으로 디바이스를 완성한다.
도14는 본 발명의 Al-도핑 금속 산화막을 형성하는 CVD 법의 단계를 나타내는 공정도이다. 단계(100)은 표면을 갖는 집적회로(IC)를 제공한다. 단계(102)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 적어도 하나의 전구체를 제조한다. 단계(102)는 알루미늄, 스칸듐 및 란탄으로 이루어진 군으로부터 선택된 3가 금속을 포함한다. 본 발명의 또 다른 요지에서, 단계(102)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속을 갖는 제1 전구체, 그리고 3가 금속을 갖는 제2 전구체를 포함한다. 단계(104)는 적어도 하나의 전구체를 기화한다. 단계(106)은 산소 함유 분위기를 형성한다. 통상, 단계(106)는 아르곤(Ar)에 대한 O2의 비율 약 5∼25%을 포함하고 압력이 약 1∼10T인 분위기를 포함한다. 단계(108)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속, 3가 금속 및 산소를 포함하는 합금 막을 CVD에 의해 퇴적하기 위해 IC 표면에 전구체를 분해한다.
단계(110)는 약 400∼800℃의 온도에서 어닐링한다. 단계(110)는 Ar, N2, N2:H2형성 가스, O2, H2O, N2O, NO, 무가스(gas-free) 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 형성한다. 단계(112)는 고 유전상수를 갖는 박막과 양호한 배리어 특성을 갖는 제품을 형성한다.
본 발명의 또 다른 요지에서, 단계(100)는 실리콘 IC 표면을 제공하고, 단계(108) 앞에 또 다른 단계를 갖는다. 단계(106a)는 약 300∼500℃의 IC 실리콘 표면 온도를 설정한다.
도15는 Al-도핑 금속 산화막을 형성하는 기화법의 단계를 나타내는 공정도이다. 단계(200)은 실리콘 표면을 갖는 집적회로(IC)를 제공한다. 단계(202)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속과 3가 금속을 포함하는 적어도 하나의 크루서블을 제조한다. 단계(202)는 Al, Sc 및 La로 이루어진 군으로부터 선택된 3가 금속을 포함한다. 단계(204)는 진공(무가스) 상태를 형성한다. 단계(206)는 단계(202)에서 제조된 금속을 기화시키기 위해서 약 1000∼2000℃의 크루서블 온도로 적어도 하나의 크루서블을 가열한다. 단계(202) 내지 단계(206)에 대하여 단계(208)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 합금 막을 퇴적한다. 단계(210)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속, 3가 금속 및 산소를 포함하는 합금 막을 형성하기 위해 약 400∼800℃의 산소를 포함하는 분위기에서 어닐링한다. 단계(210)는 Ar, N2, N2:H2형성 가스, O2, H2O, N2O, NO, 무가스(gas-free) 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 형성한다. 단계(212)는 고 유전상수를 갖는 박막과 양호한 배리어 특성을 갖는 제품을 형성한다.
본 발명의 또 다른 요지에서, 단계(202)는 Zr 및 Hf로 이루어진 군으로부터 선택된 금속에 대한 제1 curcible, 및 3가 금속에 대한 제2 크루서블을 포함한다. 그 다음, 단계(206)는 약 1000∼2000℃로 제1 크루서블을 가열하고, 약 1000∼2000℃로 제2 크루서블을 가열한다. Zr/Hf 크루서블은 3가 금속 크루서블과 동일한 온도일 필요가 없다.
본 발명의 또 다른 요지에서, 단계(210)는 서브 단계(도시하지 않음)를 포함한다. 단계(210a)는 약 400∼800℃에서 산소 함유 분위기에서 어닐링한다. 단계(210b)는 Ar, N2, N2:H2형성 가스, O2, H2O, N2O, NO, 무가스(gas-free) 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 400∼800℃의 분위기에서 어닐링한다.
비교적 높은 어닐링 온도에서 무정형으로 남아있는 고-k 유전체 막이 설명되었다. 막은 결정 구조를 형성하지 않기 때문에, 인접 막에 대한 계면은 더 낮은 불규칙성을 갖는다. 게이트 유전체로서 사용될 때, 막은 게이트 전기장을 채널 영역으로 커플링할 필요가 있는 커패시턴스를 제공하기에 충분한 두께로 이루어질 수 있는 반면, 채널 영역의 표면은 고 전자 이동성을 지지하기 위해서 평탄하게 이루어질 수 있다. 막은 CVD, 스퍼터링 또는 기화 퇴적법으로 형성된다. 본 발명은 당해 기술 분야의 숙련자라면 변경될 수 있다.
본 발명에 따른 박막은 이산화 실리콘에 대해 높은 유전 상수를 갖는다.
또한 본 발명에서는 고-k 유전체 막이 게이트 전극 및 MOS 트랜지스터 내의 하부 채널 영역 사이에서 절연 배리어로 이용될 수 있고, 고 k-유전체 막의 표면 조도, 결정도 및 전기 누설이 감소될 수 있으며, 이러한 비정질의 고 유전상수 물질이 게이트 유전체 및 집적 회로의 저장 커패시터로 사용될 수 있다.

Claims (30)

  1. 3가 금속;
    지크코늄(Zr) 및 하프늄(Hf)으로 이루어진 군으로부터 선택된 금속; 및
    산소를 포함함으로써 무정형의 고 유전체 막이 형성되는, 이산화실리콘에 대해 높은 유전 상수를 갖는 박막.
  2. 제 1항에 있어서, 상기 3가 금속이 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택되는 박막.
  3. 제 1항에 있어서, 박막의 두께가 약 20∼200Å인 박막.
  4. 제 1항에 있어서, 박막의 유전상수가 약 10∼25인 박막.
  5. 제 1항에 있어서, 막 내의 Al 함량이 약 50%를 초과하지 않는 박막.
  6. 제 5항에 있어서, 막 내의 Al 함량이 약 25%인 박막.
  7. 하기 요소를 포함하는 MOSFET 트랜지스터:
    게이트 전극;
    상기 게이트 전극 위에 상부 표면을 갖는 채널 영역; 및
    지르코늄(Zr) 및 하프늄(Hf)으로 이루어진 군으로부터 선택된 금속과 산소를 포함하고, 이산화실리콘에 대해 높은 유전상수를 갖는, 상기 게이트 전극과 상기 채널 영역 상부 표면 사이에 삽입된 게이트 유전체 막.
  8. 제 7항에 있어서, 상기 게이트 유전체 막이 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택된 3가 금속을 포함하는 트랜지스터.
  9. 제 8항에 있어서, 막 내의 Al 함량이 약 0∼50%인 트랜지스터.
  10. 제 9항에 있어서, 막 내의 Al 함량이 약 25%인 트랜지스터.
  11. 제 7항에 있어서, 상기 게이트 유전체 막의 두께가 약 20∼200Å인 트랜지스터.
  12. 제 7항에 있어서, 상기 게이트 유전체 막의 유전상수가 약 10∼25인 트랜지스터.
  13. 제 7항에 있어서, 상기 채널 영역 및 상기 게이트 유전체 막 사이에 삽입된 약 2∼5Å 범위의 두께를 갖고, 실리콘 질화물 및 실리콘 옥시질화물로 이루어진 군으로부터 선택된 물질을 포함함으로써 채널 영역 상부 표면이 MOSFET의 전자 이동성을 높일 수 있도록 더 평탄한 계면 배리어를 더 포함하는 트랜지스터.
  14. 표면을 갖는 집적회로(IC) 제조에 있어 하기의 단계를 포함하는, IC 표면에 Al-도핑 금속 산화막을 형성하는 방법:
    a) 산소를 포함하는 분위기를 설정하는 단계;
    b) Zr 및 Hr로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 하나 이상의 표적 금속을 IC 실리콘 표면상에 스퍼터링하는 단계;
    c) 단계 a) 및 b)에 대해, Al-도핑 금속 산화막을 형성하는 단계; 및
    d) 약 400∼800℃ 범위의 온도에서 어닐링함으로써 높은 유전상수 및 양호한 배리어 특성을 갖는 박막을 형성하는 단계.
  15. 제 14항에 있어서, 단계 c) 이전에 하기의 단계를 더 포함하여 실리콘 IC 표면이 제공되는 방법:
    b1) 약 상온 내지 약 400℃로 IC 실리콘 표면 온도를 설정하는 단계.
  16. 제 14항에 있어서, 단계 a)가 아르곤(Ar)을 포함하는 분위기이고, Ar에 대한 O2의 비율이 약 5∼25%이며, 압력이 약 1∼10밀리토르(mT)인 방법.
  17. 제 14항에 있어서, 단계 d)가 Ar, N2, N2:H2형성 기체, O2, H2O, N2O, NO, 무가스 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 설정하는 방법.
  18. 제 14항에 있어서, 단계 b)가 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택된 3가 금속을 포함하는 방법.
  19. 제 14항에 있어서, 단계 b)가 Zr 및 Hf로 이루어진 군으로부터 선택된 제 1 표적의 금속 및 3가 금속을 포함한 제 2 표적의 금속을 개별적으로 공스퍼터링하는 방법.
  20. 표면을 갖는 집적회로(IC) 제조에 있어 하기의 단계를 포함하는 Al-도핑 금속 산화막을 형성하는 방법:
    a) Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 하나 이상의 전구체를 제조하는 단계;
    b) 적어도 하나의 전구체를 기화하는 단계;
    c) 산소를 포함하는 분위기를 설정하는 단계;
    d) IC 표면상에서 전구체를 분해시켜 Zr 및 Hr로 이루어진 군으로부터 선택된 금속, 3가 금속 및 산소를 포함하는 합금 막을 화학증착법(CVD)에 의해 퇴적하는 단계; 및
    e) 약 400∼800℃ 범위의 온도에서 어닐링함으로써 높은 유전상수 및 양호한 배리어 특성을 갖는 박막을 형성하는 단계.
  21. 제 20항에 있어서, 단계 d) 이전에 하기의 단계를 더 포함하여 실리콘 IC 표면이 제공되는 방법:
    c1) IC 실리콘 표면 온도를 약 300∼500℃로 설정하는 단계.
  22. 제 20항에 있어서, 단계 c)가 아르콘(Ar)을 포함하는 분위기이고, Ar에 대한 O2의 비율이 약 5∼25%이며, 압력이 약 1∼10토르(T)인 방법.
  23. 제 20항에 있어서, 단계 e)가 Ar, N2, N2:H2형성 기체, O2, H2O, N2O, NO, 무가스 및산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 설정하는 방법.
  24. 제 20항에 있어서, 단계 a)가 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택된 3가 금속을 포함하는 방법.
  25. 제 20항에 있어서, 단계 a)가 Zr 및 Hf로 이루어진 군으로부터 선택된 금속을 포함하는 제 1 전구체 및 3가 금속을 포함하는 제 2 전구체를 포함하는 방법.
  26. 실리콘 표면을 갖는 집적회로(IC) 제조에 있어 하기의 단계를 포함하는 Al-도핑 금속 산화막을 형성하는 방법:
    a) Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 하나 이상의 크루서블을 제조하는 단계;
    b) 진공 분위기를 설정하는 단계;
    c) 하나 이상의 크루서블을 약 1000∼2000℃ 범위의 온도로 가열함으로써 단계 a)에서 제조된 금속을 기화시키는 단계;
    d) 단계 a) 내지 c)에 대하여, Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 3가 금속을 포함하는 합금 막을 퇴적시키는 단계; 및
    e) 약 400∼800℃ 범위의 온도의 산소를 포함하는 분위기에서 어닐링함으로써 Zr 및 Hf로 이루어진 군으로부터 선택된 금속 및 산소를 포함하는 합금 막을 형성하여 높은 유전 상수 및 양호한 배리어 특성을 갖는 박막을 형성하는 단계.
  27. 제 26항에 있어서, 단계 a)가 Zr 및 Hf로 이루어진 군으로부터 선택된 금속에 대한 제 1 크루서블, 3가 금속에 대한 제 2 크루서블을 포함하고, 단계 c)가 제 1 크루서블을 약 1000∼2000℃로 가열한 후, 제 2 크루서블을 약 1000∼2000℃로 가열하는 것을 포함하는 방법.
  28. 제 26항에 있어서, 단계 e)가 Ar, N2, N2:H2형성 기체, O2, H2O, N2O, NO, 무가스 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기를 설정하는 방법.
  29. 제 28항에 있어서, 단계 e)가 하기와 같은 하부 단계를 포함하는 방법:
    e1) 약 400∼800℃의 산소를 포함하는 분위기에서 어닐링하는 단계; 및
    e2) 약 400∼800℃에서 Ar, N2, N2:H2형성 기체, O2, H2O, N2O, NO, 무가스 및 산소 플라즈마로 이루어진 군으로부터 선택된 성분을 포함하는 분위기에서 어닐링하는 단계.
  30. 제 26항에 있어서, 단계 a)가 알루미늄(Al), 스칸듐(Sc) 및 란탄(La)으로 이루어진 군으로부터 선택된 3가 금속을 포함하는 방법.
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Families Citing this family (165)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
KR100455737B1 (ko) * 1998-12-30 2005-04-19 주식회사 하이닉스반도체 반도체소자의게이트산화막형성방법
US6235594B1 (en) * 1999-01-13 2001-05-22 Agere Systems Guardian Corp. Methods of fabricating an integrated circuit device with composite oxide dielectric
JP3417866B2 (ja) * 1999-03-11 2003-06-16 株式会社東芝 半導体装置およびその製造方法
US6297539B1 (en) * 1999-07-19 2001-10-02 Sharp Laboratories Of America, Inc. Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
FI117979B (fi) * 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
US6184072B1 (en) * 2000-05-17 2001-02-06 Motorola, Inc. Process for forming a high-K gate dielectric
US6444512B1 (en) * 2000-06-12 2002-09-03 Motorola, Inc. Dual metal gate transistors for CMOS process
WO2002001622A2 (en) * 2000-06-26 2002-01-03 North Carolina State University Novel non-crystalline oxides for use in microelectronic, optical, and other applications
KR100545706B1 (ko) * 2000-06-28 2006-01-24 주식회사 하이닉스반도체 반도체 소자 제조방법
US6943078B1 (en) * 2000-08-31 2005-09-13 Micron Technology, Inc. Method and structure for reducing leakage current in capacitors
KR100815009B1 (ko) 2000-09-28 2008-03-18 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 산화물, 규산염 및 인산염의 증기를 이용한 석출
US6486080B2 (en) * 2000-11-30 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
US6602805B2 (en) * 2000-12-14 2003-08-05 Macronix International Co., Ltd. Method for forming gate dielectric layer in NROM
US20020102797A1 (en) * 2001-02-01 2002-08-01 Muller David A. Composite gate dielectric layer
US6844604B2 (en) * 2001-02-02 2005-01-18 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
US7371633B2 (en) * 2001-02-02 2008-05-13 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
JP3732098B2 (ja) 2001-02-19 2006-01-05 株式会社ルネサステクノロジ 半導体装置
US6541280B2 (en) 2001-03-20 2003-04-01 Motorola, Inc. High K dielectric film
EP1256638B1 (en) * 2001-05-07 2008-03-26 Samsung Electronics Co., Ltd. Method of forming a multi-components thin film
US7358578B2 (en) * 2001-05-22 2008-04-15 Renesas Technology Corporation Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring
US7037862B2 (en) * 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
JP2003017687A (ja) * 2001-06-29 2003-01-17 Hitachi Ltd 半導体装置
KR100411306B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 수소확산방지막을 구비하는 반도체소자의 제조 방법
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2003069013A (ja) 2001-08-29 2003-03-07 Hitachi Ltd 半導体装置及びその製造方法
US8026161B2 (en) * 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6844203B2 (en) * 2001-08-30 2005-01-18 Micron Technology, Inc. Gate oxides, and methods of forming
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
CN1332451C (zh) * 2001-09-12 2007-08-15 日本电气株式会社 半导体器件及其制造方法
US6472337B1 (en) * 2001-10-30 2002-10-29 Sharp Laboratories Of America, Inc. Precursors for zirconium and hafnium oxide thin film deposition
US6743681B2 (en) * 2001-11-09 2004-06-01 Micron Technology, Inc. Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
US6667246B2 (en) * 2001-12-04 2003-12-23 Matsushita Electric Industrial Co., Ltd. Wet-etching method and method for manufacturing semiconductor device
US6953730B2 (en) 2001-12-20 2005-10-11 Micron Technology, Inc. Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics
EP1324393B1 (en) * 2001-12-28 2008-04-09 STMicroelectronics S.r.l. Manufacturing process of a semiconductor non-volatile memory cell and corresponding memory-cell
US6563183B1 (en) * 2001-12-31 2003-05-13 Advanced Micro Devices, Inc. Gate array with multiple dielectric properties and method for forming same
US6894355B1 (en) * 2002-01-11 2005-05-17 Advanced Micro Devices, Inc. Semiconductor device with silicide source/drain and high-K dielectric
US6767795B2 (en) 2002-01-17 2004-07-27 Micron Technology, Inc. Highly reliable amorphous high-k gate dielectric ZrOXNY
US6893984B2 (en) * 2002-02-20 2005-05-17 Micron Technology Inc. Evaporated LaA1O3 films for gate dielectrics
US7323422B2 (en) * 2002-03-05 2008-01-29 Asm International N.V. Dielectric layers and methods of forming the same
US6812100B2 (en) 2002-03-13 2004-11-02 Micron Technology, Inc. Evaporation of Y-Si-O films for medium-k dielectrics
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US7087480B1 (en) * 2002-04-18 2006-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to make high-k transistor dielectrics
US7045430B2 (en) * 2002-05-02 2006-05-16 Micron Technology Inc. Atomic layer-deposited LaAlO3 films for gate dielectrics
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US6642066B1 (en) * 2002-05-15 2003-11-04 Advanced Micro Devices, Inc. Integrated process for depositing layer of high-K dielectric with in-situ control of K value and thickness of high-K dielectric layer
CA2386380A1 (en) * 2002-05-27 2003-11-27 Mohammed Saad Heavy metal oxide thin film, active and passive planar waveguides and optical devices
US7205218B2 (en) * 2002-06-05 2007-04-17 Micron Technology, Inc. Method including forming gate dielectrics having multiple lanthanide oxide layers
US7135421B2 (en) * 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
EP1372160B1 (en) * 2002-06-10 2008-05-28 Interuniversitair Microelektronica Centrum (IMEC) Transistors or memory capacitors comprising a composition of HfO2 with enhanced dielectric constant
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US20030232501A1 (en) * 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US7326988B2 (en) * 2002-07-02 2008-02-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2004047503A (ja) * 2002-07-08 2004-02-12 Fujitsu Ltd 半導体装置及びその製造方法
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6915592B2 (en) * 2002-07-29 2005-07-12 Applied Materials, Inc. Method and apparatus for generating gas to a processing chamber
US6921702B2 (en) * 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
US6884739B2 (en) * 2002-08-15 2005-04-26 Micron Technology Inc. Lanthanide doped TiOx dielectric films by plasma oxidation
CN100423266C (zh) * 2002-08-20 2008-10-01 独立行政法人产业技术综合研究所 半导体-铁电体存储器设备以及制造该设备的工艺
JP5019297B2 (ja) * 2002-08-20 2012-09-05 独立行政法人産業技術総合研究所 半導体強誘電体記憶デバイスの製造方法
JP4887481B2 (ja) * 2002-08-20 2012-02-29 独立行政法人産業技術総合研究所 半導体強誘電体記憶デバイス
US7041609B2 (en) * 2002-08-28 2006-05-09 Micron Technology, Inc. Systems and methods for forming metal oxides using alcohols
US7112485B2 (en) * 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
US6958300B2 (en) 2002-08-28 2005-10-25 Micron Technology, Inc. Systems and methods for forming metal oxides using metal organo-amines and metal organo-oxides
US7084078B2 (en) 2002-08-29 2006-08-01 Micron Technology, Inc. Atomic layer deposited lanthanide doped TiOx dielectric films
JP3773475B2 (ja) * 2002-09-06 2006-05-10 株式会社日立製作所 半導体装置
US6905737B2 (en) * 2002-10-11 2005-06-14 Applied Materials, Inc. Method of delivering activated species for rapid cyclical deposition
US6713358B1 (en) * 2002-11-05 2004-03-30 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US6982230B2 (en) * 2002-11-08 2006-01-03 International Business Machines Corporation Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
US6958302B2 (en) * 2002-12-04 2005-10-25 Micron Technology, Inc. Atomic layer deposited Zr-Sn-Ti-O films using TiI4
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
US6753224B1 (en) 2002-12-19 2004-06-22 Taiwan Semiconductor Manufacturing Company Layer of high-k inter-poly dielectric
JP4290421B2 (ja) 2002-12-27 2009-07-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004214366A (ja) * 2002-12-27 2004-07-29 Nec Electronics Corp 半導体装置及びその製造方法
US6762114B1 (en) * 2002-12-31 2004-07-13 Texas Instruments Incorporated Methods for transistor gate fabrication and for reducing high-k gate dielectric roughness
US6828200B2 (en) * 2003-01-03 2004-12-07 Texas Instruments Incorporated Multistage deposition that incorporates nitrogen via an intermediate step
JP2004241612A (ja) * 2003-02-06 2004-08-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2004247341A (ja) * 2003-02-10 2004-09-02 Renesas Technology Corp 半導体装置
US6930059B2 (en) * 2003-02-27 2005-08-16 Sharp Laboratories Of America, Inc. Method for depositing a nanolaminate film by atomic layer deposition
US20040168627A1 (en) * 2003-02-27 2004-09-02 Sharp Laboratories Of America, Inc. Atomic layer deposition of oxide film
US7192892B2 (en) * 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
JP4203070B2 (ja) * 2003-03-07 2008-12-24 日鉱金属株式会社 ハフニウム合金ターゲット及びその製造方法
US6716707B1 (en) * 2003-03-11 2004-04-06 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
JP4051063B2 (ja) * 2003-03-13 2008-02-20 富士通株式会社 半導体装置の製造方法
AU2003221174A1 (en) * 2003-03-20 2004-10-11 Fujitsu Limited Semiconductor device having high dielectric film neutralizing fixed charge
US7135369B2 (en) * 2003-03-31 2006-11-14 Micron Technology, Inc. Atomic layer deposited ZrAlxOy dielectric layers including Zr4AlO9
US20040198069A1 (en) 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US7183186B2 (en) * 2003-04-22 2007-02-27 Micro Technology, Inc. Atomic layer deposited ZrTiO4 films
US20040232408A1 (en) * 2003-05-21 2004-11-25 Heeger Alan J. Bilayer high dielectric constant gate insulator
US7192824B2 (en) * 2003-06-24 2007-03-20 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectric layers
US7049192B2 (en) * 2003-06-24 2006-05-23 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectrics
US20050124121A1 (en) * 2003-12-09 2005-06-09 Rotondaro Antonio L. Anneal of high-k dielectric using NH3 and an oxidizer
US7351626B2 (en) * 2003-12-18 2008-04-01 Texas Instruments Incorporated Method for controlling defects in gate dielectrics
KR100639673B1 (ko) * 2003-12-22 2006-10-30 삼성전자주식회사 고유전 합금으로 이루어지는 게이트 유전막을 구비하는반도체 소자 및 그 제조 방법
US7005333B2 (en) * 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US20050233477A1 (en) * 2004-03-05 2005-10-20 Tokyo Electron Limited Substrate processing apparatus, substrate processing method, and program for implementing the method
WO2005088727A1 (en) * 2004-03-11 2005-09-22 National University Of Singapore Memory gate stack structure
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US20060062917A1 (en) * 2004-05-21 2006-03-23 Shankar Muthukrishnan Vapor deposition of hafnium silicate materials with tris(dimethylamino)silane
US7141857B2 (en) * 2004-06-30 2006-11-28 Freescale Semiconductor, Inc. Semiconductor structures and methods of fabricating semiconductor structures comprising hafnium oxide modified with lanthanum, a lanthanide-series metal, or a combination thereof
US7601649B2 (en) 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US7106088B2 (en) * 2005-01-10 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of predicting high-k semiconductor device lifetime
JP4185057B2 (ja) 2005-01-28 2008-11-19 富士通株式会社 半導体装置の製造方法
US7374964B2 (en) 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
US7390756B2 (en) 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7572695B2 (en) 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100644724B1 (ko) * 2005-07-26 2006-11-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
JP2006140514A (ja) * 2005-12-19 2006-06-01 Fujitsu Ltd 半導体装置及びその製造方法
JPWO2007091302A1 (ja) * 2006-02-07 2009-06-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
JP4965878B2 (ja) * 2006-03-24 2012-07-04 株式会社東芝 不揮発性半導体メモリ装置
WO2007110936A1 (ja) * 2006-03-28 2007-10-04 Fujitsu Limited 半導体装置の製造方法
US7537804B2 (en) * 2006-04-28 2009-05-26 Micron Technology, Inc. ALD methods in which two or more different precursors are utilized with one or more reactants to form materials over substrates
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US7563730B2 (en) * 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
JP5590886B2 (ja) 2006-09-26 2014-09-17 アプライド マテリアルズ インコーポレイテッド 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理
JP2008193005A (ja) * 2007-02-07 2008-08-21 Eudyna Devices Inc 半導体装置の製造方法
JPWO2008108128A1 (ja) * 2007-03-08 2010-06-10 日本電気株式会社 誘電体、誘電体を用いたキャパシタ、誘電体を用いた半導体装置、及び誘電体の製造方法
US20090035946A1 (en) * 2007-07-31 2009-02-05 Asm International N.V. In situ deposition of different metal-containing films using cyclopentadienyl metal precursors
JP2009035784A (ja) * 2007-08-02 2009-02-19 Kobe Steel Ltd 酸化物皮膜、酸化物皮膜被覆材および酸化物皮膜の形成方法
US20100123993A1 (en) * 2008-02-13 2010-05-20 Herzel Laor Atomic layer deposition process for manufacture of battery electrodes, capacitors, resistors, and catalyzers
WO2009119803A1 (ja) 2008-03-28 2009-10-01 日本電気株式会社 キャパシタとそれを有する半導体装置並びにそれらの製造方法
JP5279312B2 (ja) 2008-03-28 2013-09-04 株式会社東芝 半導体装置、及び半導体装置の製造方法
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US8383525B2 (en) * 2008-04-25 2013-02-26 Asm America, Inc. Plasma-enhanced deposition process for forming a metal oxide thin film and related structures
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
KR101547313B1 (ko) * 2008-11-25 2015-09-07 삼성전자주식회사 유전막을 포함하는 반도체 소자
WO2010099163A2 (en) * 2009-02-24 2010-09-02 Graphic Packaging International, Inc. Carton with handle
WO2010098121A1 (ja) * 2009-02-27 2010-09-02 キヤノンアネルバ株式会社 誘電体ならびに半導体装置の製造方法、プログラム、および、記録媒体
EP2462611B1 (en) * 2009-08-05 2019-09-25 Faculdade De Ciências E Tecnologia/ Universidade Nova De Lisboa Amorphous multicomponent dielectric based on the mixture of high band gap and high k materials, respective devices and manufacture
JP5932221B2 (ja) * 2011-01-14 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US20120235276A1 (en) * 2011-03-18 2012-09-20 Intermolecular, Inc. Electrode treatments for enhanced dram performance
WO2012141698A1 (en) 2011-04-13 2012-10-18 Empire Technology Development Llc Dielectric nanocomposites and methods of making the same
US8383490B2 (en) 2011-07-27 2013-02-26 International Business Machines Corporation Borderless contact for ultra-thin body devices
CN103367409B (zh) * 2013-07-04 2015-10-28 西安电子科技大学 基于锗衬底的La基高介电常数栅介质材料的制备方法
US10134732B2 (en) * 2014-04-07 2018-11-20 International Business Machines Corporation Reduction of negative bias temperature instability
KR102208520B1 (ko) 2016-07-19 2021-01-26 어플라이드 머티어리얼스, 인코포레이티드 디스플레이 디바이스들에서 활용되는 지르코늄 산화물을 포함하는 하이-k 유전체 재료들
US20180026055A1 (en) 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
US10354871B2 (en) 2017-09-11 2019-07-16 General Electric Company Sputtering system and method for forming a metal layer on a semiconductor device
US10714486B2 (en) 2018-09-13 2020-07-14 Sandisk Technologies Llc Static random access memory cell employing n-doped PFET gate electrodes and methods of manufacturing the same
CN109962112B (zh) * 2019-03-26 2021-04-27 湘潭大学 一种铁电栅场效应晶体管及其制备方法
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode
KR102276021B1 (ko) * 2019-08-12 2021-07-12 아주대학교산학협력단 높은 유전상수 및 낮은 누설전류를 갖는 스트론튬 티타네이트 기반 유전막의 제조방법 및 상기 스트론튬 티타네이트 기반 유전막을 구비하는 커패시터의 제조방법
CN115968501A (zh) * 2020-07-16 2023-04-14 恩特格里斯公司 用于铁电存储器的无碳层压氧化铪/氧化锆膜

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4520413A (en) * 1982-04-13 1985-05-28 Minnesota Mining And Manufacturing Company Integrated magnetostrictive-piezoelectric-metal oxide semiconductor magnetic playback head
US6069070A (en) * 1993-09-20 2000-05-30 East/West Technology Partners, Ltd. Multilevel interconnections of electronic components
JP3320180B2 (ja) * 1993-12-22 2002-09-03 ティーディーケイ株式会社 薄膜トランジスタの製造方法
JP3336747B2 (ja) * 1994-06-09 2002-10-21 ソニー株式会社 絶縁膜の形成方法、並びに半導体装置の作製方法及び半導体装置
JP2907111B2 (ja) * 1996-04-22 1999-06-21 日本電気株式会社 気相成長方法及びその装置
US6033919A (en) * 1996-10-25 2000-03-07 Texas Instruments Incorporated Method of forming sidewall capacitance structure
US5780922A (en) * 1996-11-27 1998-07-14 The Regents Of The University Of California Ultra-low phase noise GE MOSFETs
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
US6054331A (en) * 1997-01-15 2000-04-25 Tong Yang Cement Corporation Apparatus and methods of depositing a platinum film with anti-oxidizing function over a substrate
JP3734586B2 (ja) * 1997-03-05 2006-01-11 富士通株式会社 半導体装置及びその製造方法
KR100236098B1 (ko) * 1997-09-06 1999-12-15 김영환 반도체소자 및 그 제조방법

Also Published As

Publication number Publication date
JP3703373B2 (ja) 2005-10-05
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