KR20010013562A - 수지성형형 반도체 장치 및 그 제조방법 - Google Patents

수지성형형 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20010013562A
KR20010013562A KR1019997011569A KR19997011569A KR20010013562A KR 20010013562 A KR20010013562 A KR 20010013562A KR 1019997011569 A KR1019997011569 A KR 1019997011569A KR 19997011569 A KR19997011569 A KR 19997011569A KR 20010013562 A KR20010013562 A KR 20010013562A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
thin metal
lead frame
portions
metal wire
Prior art date
Application number
KR1019997011569A
Other languages
English (en)
Other versions
KR100397539B1 (ko
Inventor
미나미오마사노리
코니시사토루
모리시타요시히코
야마다유이치로
이토후미토
Original Assignee
모리 가즈히로
마츠시다 덴시 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26414858&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20010013562(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 모리 가즈히로, 마츠시다 덴시 고교 가부시키가이샤 filed Critical 모리 가즈히로
Publication of KR20010013562A publication Critical patent/KR20010013562A/ko
Application granted granted Critical
Publication of KR100397539B1 publication Critical patent/KR100397539B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

리드 프레임(9)의 다이패드 부분(11) 상에 장착되는 반도체 칩(12)과; 이 반도체 칩(12)의 터미널들을 이 리드 프레임(9)의 내부 리드 부분(13)으로 연결하는 얇은 금속 와이어(14)들로 이루어져 있고, 지지부분(11)이 이 내부 리드 부분(13)보다 높은 장소에 위치하도록 이 리드 프레임(9)은 업세팅 처리를 거친다. 이 업세팅의 스텝 디퍼런스에 관한 실링수지의 두께가 지지부재 아래에 존재하기 때문에, 리드 프레임과 실링수지 사이의 접착력은 향상될 수 있고, 높은 신뢰도와 박형화가 가능하다. 각 내부 리드 부분(13)들 내에 적어도 하나의 홈부분이 위치하였기 때문에, 실링수지(15)로의 앵커링 효과, 제품의 리드 프레임에 작용하는 스트레스 및 얇은 금속와이어(14)로의 스트레스는 완화될 수 있고, 리드들과 얇은 금속 와이어들이 벗겨지는 것이 방지된다.

Description

수지성형형 반도체 장치 및 그 제조방법{RESIN MOLDED TYPE SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
최근에, 보드장착밀도가 증가함에 따라, 보드상에 장착될 반도체 제품들은 소형화되고 박형화 될 것이 요구된다. 소형화와 얇게 하는 것을 실현하기 위해 수지 테이프를 이용한 TAB 장착기술이 개발되어 왔다. 리드 프레임을 이용한 얇은 반도체 제품의 개발 중에서, 반도체 칩이 리드 프레임상에 장착되고 장착면이 실링(sealing)수지에 의해 성형되는, 단일측 성형형 수지성형형 반도체 장치가 개발되었다.
아래에 종래기술에 의한 수지성형형 반도체 장치가 설명될 것이다. 도 5는 종래기술의 수지성형형 반도체 장치를 나타내는 단면도이다.
도 5에 나타낸 종래기술의 수지성형형 반도체 장치에 있어서, 반도체 칩(3)이 리드 프레임(1)의 다이패드(die pad) 부분(2)상에 장착되고, 이 반도체 칩(3)의 터미널들(도시하지 않음)이 얇은 금속 와이어(5)에 의해 리드 프레임(1)의 내부 리드 부분(4)에 전기적으로 연결된다. 리드 프레임(1)의 단일면, 즉, 반도체 칩(3)이 장착된 리드 프레임(1)의 면 내에, 반도체 칩(3)의 외주 영역이 실링수지(6)에 의해 성형된다.
도 5에 도시한 구조를 갖도록 생산된 수지성형형 반도체 장치내에, 외부 터미널로서 이용되는 외부 리드 부분(7)이 반도체 장치의 바닥면 상에 배열되는 구조가 제공된다. 반도체 칩(3)이 장착되는 리드 프레임(1)의 면은 실링수지(6)에 의해 성형되고, 이 리드 프레임(1)의 뒷면은 실질적으로 성형되지 않기 때문에, 얇은 수지성형형 반도체 장치를 실현하는 것이 가능하다.
다음에, 도 5에 도시한 종래기술의 수지성형형 반도체 장치의 제조방법에서, 기계적 또는 화학적 공정을 거쳐서 점점 가늘어지는 모양이 리드 프레임(1)의 내부 리드 부분(4)의 말단 부분에 첫째로 형성된다. 그리고 다음에, 반도체 칩(3)이 리드 프레임(1)상에 결합된다. 다음, 얇은 금속 와이어(5)에 의해 반도체 칩(3)이 리드 프레임(1)의 내부 리드 부분(4)에 전기적으로 연결되고, 반도체 칩(3)을 장착하기 위한 리드 프레임(1)의 면이 다음에 트랜스퍼(transfer) 성형에 의해 실링수지(6)로 성형된다. 외부 터미널을 형성하기 위해, 최종적으로 실링수지(6)로 부터 돌출한 리드 프레임(1)의 외부 리드 부분(7) 제작되고, 이로써 수지성형형 반도체 장치가 완성된다.
종래기술에서, 도 5에 도시한 수지성형형 반도체 장치에 추가하여 도 6에 도시한 구조 또한 적용될 수 있다.
도 6에 도시한 수지성형형 반도체 장치내에서, 반도체 칩(3)이 장착되는 절연성 수지 테이프(8)는 리드 프레임(1)의 내부 리드 부분(4)의 말단 부분(4a)에 결합된다. 이것에 의해, 다이패드 부분에 형성된다. 반도체 칩(3)이 수지 테이프(8)상에 장착된 후에, 이 소자는 반도체 칩(3)의 터미널들이 얇은 금속 와이어(5)에 의해 내부 리드 부분(4)과 전기적으로 연결되고, 반도체 칩(3)을 장착하기 위한 리드 프레임(1)의 면은 실링수지(6)에 의해 성형된다. 도 6에 도시한 수지성형형 반도체 장치는 도 5에 도시한 수지성형형 반도체 장치보다 얇게 만들 수 있다는 잇점을 가지고 있다. 특히, 도 6에 도시한 수지성형형 반도체 장치 내에서, 수지 테이프(8)가 리드 프레임(1)의 내부 리드 부분(4)의 하면에 결합되고, 반도체 칩(3)은 이 부분의 상면에 장착된다. 그러므로, 내부 리드 부분(4)과 반도체 칩(3)의 상면과의 사이의 스텝(step) 디퍼런스(difference)는 줄어든다. 결과적으로, 실링수지(6)의 수지 두께도 또한 줄어들고, 산출된 수지성형형 반도체 장치도 줄어든 두께를 갖는다. 도 5에 도시한 수지성형형 반도체 장치내에서, 반도체 칩(3)이 내부 리드 부분(4)과 같은 수준을 갖는 다이패드 부분(2) 상에 장착되기 때문에, 실링수지(6)의 두께는, 도 6에 도시한 수지성형형 반도체 장치내에서 얻어진 정도로 줄일 수는 없다.
그러나, 박형화 하기 위해 종래기술의 수지성형형 반도체 장치는, 반도체 칩이 장착되는 리드 프레임의 면만이, 즉, 리드 프레임의 상면이 실질적으로 실링수지에 의해 성형되는 구조를 가지고 있다. 그러므로, 점점 가늘어지는 모양이 내부 리드 부분내에 형성될 때 조차도, 리드 프레임과 실링수지 사이의 접촉영역이 전반적으로 줄어들고, 이것에 의해 접착력이 떨어지고 생산 신뢰도가 낮아지는 문제점이 야기되었다. 이런 소자는 실질적으로 리드 프레임의 단일 면만이 수지성형되는 구조를 가지고 있으므로, 반대로 반도체 칩이 실링수지의 스트레스에 영향을 받고, 실링수지 내에 패키지 균열이 발생한다는 심화된 문제점도 있다. 얇은 금속 와이어에 의해 내부 리드 부분이 반도체 칩에 연결되고 단일측 성형이 수행될 때, 단일측 성형 구조내의 스트레스 때문에, 스트레스를 유발하는 부하가 얇은 금속 와이어들로 연결된 내부 리드 부분에 작용하고, 연결 실패로 인한 결과로서 연결부분이 깨어지는 심화된 문제가 발생한다.
그러므로, 본 발명은 상술한 종래기술의 문제점들을 해결한 수지성형형 반도체 장치 및 이 반도체 장치의 제조방법을 제공하는 것을 그 목적으로 한다. 이로써 리드 프레임과 실링수지사이의 접착력이 유지되고 얇은 금속 와이어와 내부 리드 부분과의 안정적인 연결이 가능하고, 높은 신뢰도와 박형화를 실현한다.
본 발명은 반도체 칩이 리드(lead) 프레임 상에 장착되고, 반도체 칩의 외주 특히, 반도체 칩의 상면이 실(seal) 수지에 의해 성형되는 수지성형형 반도체 장치 및 이 반도체 장치를 제조하는 방법에 관한 것이다.
도 1은 본 발명의 실시예의 수지성형형 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시예의 수지성형형 반도체 장치를 나타내는 개략도이다.
도 3은 본 발명의 실시예의 수지성형형 반도체 장치의 주요 부분을 나타내는 확대단면도이다.
도 4(a)는 본 발명의 실시예의 수지성형형 반도체 장치의 내부 리드 부분의 개략도이고, 도 4(b)는 좌측면도, 도 4(c)는 정면도이다.
도 5는 종래기술의 수지성형형 반도체 장치를 나타내는 단면도이다.
도 6은 종래기술의 수지성형형 반도체 장치의 다른 예를 나타내는 단면도이다.
이 목적을 달성하기 위해서, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역 및 다이패드 부분의 하부영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역내에 배열된 외부 리드 부분으로 이루어져 있고, 다이패드 부분이 내부 리드 부분보다 높은 장소에 위치하도록 리드 프레임이 업세팅(upsetting) 처리된 것을 특징으로 한다.
이 방법에서, 리드 프레임이 업세팅 처리를 거치어서 다이패드 부분이 내부 리드 부분보다 높은 장소에 위치한다. 그러므로, 업세팅의 스텝 디퍼런스와 연관된 두께의 실링수지는 다이패드 부분 아래에 존재하고, 리드 프레임과 실링수지 사이의 접착력이 향상되고, 제품의 신뢰도가 유지될 수 있다. 리드 프레임의 양면 또는 상면과 하면이 수지성형되고, 하면의 수지의 두께는 업세팅의 스텝 디퍼런스와 연관된 값과 같다. 결과적으로 박형화가 실현된다.
또한, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어져 있고, 여기에서 적어도 하나의 홈부분이 각 내부 리드 부분의 표면내에 형성된다.
이 방법에서, 적어도 하나의 홈부분이 각 내부 리드 부분의 표면내에 형성된다. 그러므로, 실링수지로의 앵커링(anchoring) 효과가 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스와 얇은 금속 와이어로의 스트레스가 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것이 방지된다. 결과적으로, 제품의 신뢰도가 유지된다.
또한, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어져 있고, 다수의 홈부분이 각 내부 리드 부분의 표면내에 형성되고 내부 리드 부분의 측상에 얇은 금속 와이어의 연결부분이 홈부분 사이에 배치된 것을 특징으로 한다.
이 방법에서, 다수의 홈부분이 각 내부 리드 부분의 표면내에 형성되고 내부 리드 부분의 측상에 얇은 금속 와이어의 연결부분이 홈부분 사이에 배치되어 있다. 그러므로, 실링수지로의 앵커링 효과가 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스와 얇은 금속 와이어로의 스트레스가 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것이 방지된다. 이 경우에, 리드 프레임의 단일면이 실링수지로 성형되는 구조로 인해 유발된 스트레스는 홈부분들에 의해 흡수되고, 홈부분들 사이의 영역에는 영향를 주지 않는다. 그러므로, 얇은 금속 와이어의 연결부분이 깨어지지 않고 안정적인 연결이 가능하다.
또한, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어져 있고, 확장된 부분이 각 내부 리드 부분들 내에 형성되는 것을 특징으로 한다.
이 방법에서, 확장된 부분이 각 내부 리드 부분들 내에 형성된다. 그러므로, 실링수지로의 앵커링 효과가 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스와 얇은 금속 와이어로의 스트레스가 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것이 방지된다. 결과적으로, 제품의 신뢰도가 유지된다.
또한, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어져 있고, 확장된 부분이 각 내부 리드 부분들 내에 형성되고 적어도 하나의 홈부분이 표면내에 형성되는 것을 특징으로 한다.
이 방법에서, 확장된 부분이 각 내부 리드 부분들 내에 형성되고 적어도 하나의 홈부분이 표면내에 형성된다. 그러므로, 실링수지로의 앵커링 효과가 더욱 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스와 얇은 금속 와이어로의 스트레스가 더욱 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것을 방지하는 효과가 향상된다.
또한, 본 발명의 수지성형형 반도체 장치는, 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 실링수지의 바닥면 영역내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어져 있고, 확장된 부분이 각 내부 리드 부분들 내에 형성되고, 다수의 홈부분이 표면내에 형성되어 있고, 내부 리드 부분의 측상에 얇은 금속 와이어들의 연결부분들이 이 홈부분 사이에 배치된 것을 특징으로 한다.
이 방법에서, 확장된 부분이 각 내부 리드 부분들 내에 형성되고, 다수의 홈부분이 표면내에 형성되어 있고, 내부 리드 부분의 측상에 얇은 금속 와이어들의 연결부분들이 이 홈부분들 사이에 배치되어 있다. 그러므로, 실링수지로의 앵커링 효과가 더욱 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스와 얇은 금속 와이어로의 스트레스가 더욱 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것을 방지하는 효과가 향상된다. 이 경우에 2개 또는 그 이상의 홈부분이 배치되고, 얇은 금속 와이어가 홈부분들 사이의 영역에 연결되고, 스트레스를 흡수하는 효과는 향상된다. 더욱이, 리드 프레임의 단일면이 실링수지로 성형되는 구조로 인해 유발된 스트레스는 홈부분들에 의해 흡수되고, 홈부분들 사이의 영역에는 영향를 주지 않는다. 그러므로, 얇은 금속 와이어의 연결부분이 깨어지지 않고 안정적인 연결이 가능하다.
본 발명의 수지성형형 반도체 장치에 따르면, 위의 구성에서, 외부 리드 부분의 노출면은 실링수지의 외면과 같은 레벨로 배열된다. 이 방법에서 외부 리드 부분의 노출면은 실링수지의 상기 외면과 같은 레벨로 배열된다. 그러므로, 이전의 기술들과는 다르게 외부 리드 부분들이 실링수지의 바닥면내에 파묻히도록 배열될 수 있고, 외부 리드 부분들은 실링수지의 측면에서 돌출된다. 그러므로, 외부 터미널로서 기능하는 외부 리드 부분의 신뢰도가 향상될 수 있고, 외부 리드 부분들의 비돌출구조로 인해 크기가 줄어든 수지성형형 반도체 장치를 제공하는 것이 가능하다.
더욱이, 본 발명의 수지성형형 반도체 장치를 제조하는 방법은, 다이패드 부분이 내부 리드 부분보다 높은 장소에 위치하도록 리드 프레임상에서 업세팅 처리를 수행하는 단계와; 반도체 칩을 리드 프레임상의 다이패드 부분에 결합하는 단계와; 반도체 칩의 터미널들을 얇은 금속 와이어로 리드 프레임의 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 반도체 칩의 상면 영역을 포함하고 얇은 금속 와이어에 의해 전기적으로 연결되는 반도체 칩의 외주 영역과, 다이패드 부분의 하부영역을 밀봉하는 단계와; 실링수지의 외면으로부터 노출되도록 리드 프레임의 외부 리드 부분을 형성하는 단계로 이루어진다.
이 방법에서, 리드 프레임은 업세팅 처리를 거치어서 다이패드 부분이 내부 리드 부분들 보다 높은 장소에 위치하도록 하고, 반도체 칩의 외주 영역은 반도체 칩의 상면 영역을 포함하고 얇은 금속 와이어로 전기적으로 연결되며, 다이패드 부분의 하부영역은 실링수지를 형성하여 성형된다. 그러므로, 업세팅의 스텝 디퍼런스에 따른 두께를 갖는 실링수지는 다이패드 아래에 존재하게 되고, 리드 프레임과 실링수지 사이의 접착력은 향상될 수 있고, 제품의 신뢰도가 유지된다. 리드 프레임의 양면들 또는 상면과 하면이 수지성형될 때 조차도, 낮은 면의 수지 두께는 업세팅의 단차의 두께와 같다. 결과적으로 박형화가 실현된다.
더욱이, 본 발명의 수지성형형 반도체 장치를 제조하는 방법은, 표면내에 적어도 하나의 홈이 형성되고 각각 확장된 부분이 배치된 내부 리드 부분들을 갖는 리드 프레임에 반도체 칩을 결합하는 단계와; 반도체 칩의 터미널들을 얇은 금속 와이어로 리드 프레임의 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 반도체 칩의 상면 영역을 포함하고 얇은 금속 와이어에 의해 전기적으로 연결되는 반도체 칩의 외주 영역과, 다이패드 부분의 하부영역을 밀봉하는 단계와; 실링수지의 외면으로부터 노출되도록 리드 프레임의 외부 리드 부분을 형성하는 단계로 이루어진 것과, 반도체 칩의 터미널들이 얇은 금속 와이어들로 내부 리드 부분들과 전기적으로 연결되야 할 때, 연결이, 내부 리드 부분들의 측상에 얇은 금속 와이어의 연결부분들이 홈부분의 근처에 배치된 것을 특징으로 한다.
이 방법에서, 반도체 칩의 터미널들이 얇은 금속 와이어들로 내부 리드 부분들과 전기적으로 연결되야 할 때, 연결이, 내부 리드 부분들의 측상에 얇은 금속 와이어의 연결부분들이 홈부분의 근처에 배치된다. 그러므로, 리드 프레임의 단일면이 실링수지로 성형되는 구조로 인해 유발된 스트레스는 홈부분들에 의해 흡수되고, 얇은 금속 와이어의 연결부분이 깨어지지 않고 안정적인 연결이 가능하다. 더욱이, 실링수지로의 앵커링 효과가 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스가 홈부분에 의해 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것이 방지된다.
또한, 본 발명의 수지성형형 반도체 장치를 제조하는 방법은, 표면내에 다수의 홈이 형성되고 각각 확장된 부분이 배치된 내부 리드 부분들을 갖는 리드 프레임에 반도체 칩을 결합하는 단계와; 반도체 칩의 터미널들을 얇은 금속 와이어로 리드 프레임의 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 반도체 칩의 상면 영역을 포함하고 얇은 금속 와이어에 의해 전기적으로 연결되는 반도체 칩의 외주 영역과, 다이패드 부분의 하부영역을 밀봉하는 단계와; 실링수지의 외면으로부터 노출되도록 리드 프레임의 외부 리드 부분을 형성하는 단계로 이루어진 것과, 반도체 칩의 터미널들이 얇은 금속 와이어들로 내부 리드 부분들과 전기적으로 연결되야 할 때, 연결이, 내부 리드 부분들의 측상에 얇은 금속 와이어의 연결부분들이 홈부분들 사이에 배치된 것을 특징으로 한다.
이 방법에서, 반도체 칩의 터미널들이 얇은 금속 와이어들로 내부 리드 부분들과 전기적으로 연결되야 할 때, 연결이, 내부 리드 부분들의 측상에 얇은 금속 와이어의 연결부분들이 홈부분들 사이에 배치된다. 그러므로, 리드 프레임의 단일면이 실링수지로 성형되는 구조로 인해 유발된 스트레스는 홈부분들에 의해 흡수되고, 홈부분들 사이의 영역에는 영향를 주지 않는다. 결과적으로, 얇은 금속 와이어의 연결부분이 깨어지지 않고 안정적인 연결이 가능하다. 이 경우에 2개 또는 그 이상의 홈부분이 배치되고, 얇은 금속 와이어가 홈부분 사이의 영역에 연결되고, 스트레스를 흡수하는 효과는 향상된다. 더욱이, 실링수지로의 앵커링 효과가 더욱 향상되고, 제품의 리드 부분상에 영향을 끼치는 스트레스가 다수의 홈부분들로 의해 더욱 완화되고, 리드들과 얇은 금속 와이어들이 벗겨지는 것을 방지하는 효과가 향상된다.
본 발명의 실시예의 수지성형형 반도체 장치는 도 1에서 4를 참조하여 기술될 것이다.
도 1은 본 발명의 실시예의 수지성형형 반도체 장치의 단면도이고, 도 2는 이 반도체 장치의 개략도이고, 도 3은 이 반도체 장치의 주요 부분을 나타내는 확대단면도이고, 도 4(a)는 본 발명의 실시예의 수지성형형 반도체 장치의 내부 리드 부분의 말단을 나타내는 확대개략도이며, 도 4(b)는 좌측면도, 도 4(c)는 정면도이다. 도 2에서 편의를 위해, 개략도는 내부구조를 보이기 위해 실링수지를 부분적으로 제거함에 의해 얻어진 도면이다. 도면에서, 파선은 서스펜션(suspension) 리드들의 부분과 다이패드 부분을 가리킨다.
도 1과 2에 도시한 대로, 수지성형형 반도체 장치는, 리드 프레임(9)의 서스펜션 리드(10)에 지지되는 반도체 칩(12)의 지지부분인 다이패드 부분(11) 상에 장착된 반도체 칩(12)과; 반도체 칩(12)의 상면의 터미널들을 리드 프레임(9)의 내부 리드 부분(13)으로 전기적으로 연결하는 얇은 금속 와이어(14)와; 반도체 칩(12)의 상면의 얇은 금속 와이어(14) 영역 및 다이패드 부분(11)의 하부영역을 포함하는, 반도체 칩(12)의 외주 영역을 밀봉하는 실링수지(15)와; 각각의 내부 리드 부분들(13)에 연속적으로 형성되며, 외부 터미널로서 역할하는, 실링수지(15)의 바닥면 영역내에 배열된 외부 리드 부분(16)으로 이루어져 있다. 리드 프레임(9)은 업세팅 처리를 거쳐서 다이패드 부분(11)이 내부 리드 부분들(13)보다 높은 장소에 위치한다. 이 실시예에서, 다이패드 부분(11)은 장착될 반도체 칩(12)보다 면적상 더 작게 되도록 소자가 구성된다. 상술한대로, 수지성형형 반도체 장치내에서, 서스펜션 리드(10)는 업세팅 처리를 거치고 스텝 부분(17)이 구비된다. 그러므로, 실링수지(15a)는 또한 다이패드 부분(11) 아래에 존재할 수 있다. 비록 이 소자가 박형이지만, 이 소자는 실질적으로 리드 프레임(9) 관점에서 이중측 성형형이다.
도 3과 4에 도시한 대로, 각각의 내부 리드 부분(13)은 말단 부분에서 확장된 부분(18)을 갖고, 다수의 홈부분(19)이 이 표면내에 형성된다. 내부리드 부분(13)의 말단부분의 단면내에, 역 테이퍼(reverse taper)가 두께방향으로 형성되어 있다. 외부 리드 부분(16)들이 그들의 노출면들이 실질적으로 실링수지(15)의 측면 부분으로서 같은 레벨이 되도록 배열되고, 종래기술의 구성과는 달리 실링수지(15)로부터 돌출되지 않는다. 그러므로, 외부 리드 부분(16)의 변형 등이 발생하는 것이 방지되고, 이 소자는 면장착 방식의 반도체 장치가 된다. 나아가서, 각 얇은 금속 와이어(14)의 연결부분은 홈부분들(19) 사이에 위치한다.
이 실시예의 수지성형형 반도체 장치는 총두께 0.7mm를 갖고, 반도체 칩 두께에 1mm보다 크지 않는 두께를 더한 값을 목표로 한 매우 얇은 수지성형형 반도체 장치이다. 서스펜션 리드들의 업세팅 처리의 스텝 디퍼런스는 0.1mm이고, 다이패드 부분(11) 아래의 실링수지(15a)의 두께는 0.1mm이다. 반도체 칩(12)의 두께는 0.2mm이고, 다이패드 부분(11) 위의 실링수지(15b)는 0.15mm이다.
다음에, 도 1에서 4에 도시된 실시예의 수지성형형 반도체 장치를 제조하는 방법이 설명될 것이다.
첫째로, 리드 프레임(9)의 다이패드 부분(11)을 지지하는 서스펜션 리드(10)가 업세팅 처리를 거치도록 압력이 맞춰지고, 이에 의해 스텝 부분(17)을 형성한다. 반도체 칩(12)이 바닥면에 리드 프레임(9)의 다이패드 부분(11)으로 전기적으로 전도적인 접착제를 사용하여 결합된다.
다음에, 다이패드 부분(11) 상의 반도체 칩(12)의 터미널들이 리드 프레임(9)의 내부리드 부분(13)들에 얇은 금속 와이어(14)에 의해 전기적으로 연결된다. 이 때, 연관된 내부리드 부분(13)의 측부에 연결되는 각 얇은 금속 와이어(14)는, 내부 리드 부분(13)의 표면 내에 위치하는 2개의 홈부분(19) 사이에 존재하도록 연결된다.
다음에, 반도체 칩(12)의 외주부분이 트랜스퍼 성형에 의해 실링수지(15)로 성형된다. 이 경우에, 반도체 칩(12)의 상면 즉, 전기적 연결이 얇은 금속 와이어(14)들에 의해 이루어진 영역 및 다이패드 부분(11)의 하부영역이 성형되고, 이에 의해 실링수지(15a) 및 실링수지(15b)가 성형된다. 실링수지(15)에 의한 실링의 두께는, 다이패드 부분(11) 아래의 실링수지(15a)가 내부리드 부분(13)의 바닥면과 같은 높이가 되고, 반도체 칩(12)의 상면상의 실링수지(15b)가 얇은 금속 와이어(14)들의 루프 높이보다 큰 두께를 갖도록 설정된다. 수지 실링 단계에서, 실링은 실링수지(15)가 내부 리드 부분(13)들의 바닥 영역으로 나오지 않게 하기 위해 탁월한 기밀도를 얻도록 수행되어야 한다.
그 다음 리드 프레임(9)의 외부 리드 부분(16)들이 실링수지(15)의 외면과 같은 높이로 노출되도록 형성된다.
상술한 단계들의 결과로서, 리드 프레임(9)의 관점에서 이중측 성형형의 수지성형형 반도체 장치를 실현하는 것이 가능해 진다. 이중측 성형 구조 때문에, 실링수지(15)와 리드 프레임(9) 사이의 접착력이 확실히 되고, 패키지 균열이 발생하는 것이 방지되며, 따라서 신뢰도를 유지하는 것이 가능하다.
나아가서, 각 내부 리드 부분(13)들의 표면내에 배치된 확장된 부분(18) 및 홈부분(19)에 의해, 실링수지(15)와의 접착력이 향상될 수 있고, 리드 부분상에 영향을 끼치고 단일측 성형구조에 기인한 스트레스가 완화될 수 있고, 실링수지(15)와의 접착력(앵커링 효과)이 또한 향상될 수 있다. 다시 말하면, 실링수지(15)로부터 내부 리드 부분(13)들로의 이탈이 발생하는 것이 방지된다.
내부 리드 부분(13)에 대하여, 실링수지(15)가 단일측 성형 구조로 형성된다. 그러므로 이 구조에 따라, 실링수지(15)에 의한 스트레스는 내부 리드 부분(13)에 작용한다. 그러나, 홈부분(19)이 내부 리드 부분(13) 내에 형성되고, 내부 리드 부분(13)에 작용하는 스트레스는 완화되도록 홈부분(19)들에 의해 흡수될 수 있다. 연결부분들이 홈부분들(19) 사이에 위치하므로, 연결부분들은 깨뜨리는 스트레스에 손상되지 않는다.
상술한대로, 이 실시예에 따라, 리드 프레임(9)의 서스펜션 리드(10)들은 업세팅 처리가 수행되고, 다이패드 부분(11)이 내부 리드 부분(13)보다 높은 레벨로 올려진다. 그러므로, 업세팅의 스텝 디퍼런스에 연관된 두께의 실링수지(15)는 다이패드 부분(11) 아래에 존재하고, 리드 프레임(9)과 실링수지(15) 사이의 접착력은 향상될 수 있으며, 제품의 신뢰도가 유지될 수 있다. 종래기술과는 달리, 외부 리드 부분(16)들이 실링수지(15)의 측면에서 돌출됨 없이 실링수지(15)의 바닥면 부분으로 묻히도록 배열된다. 그러므로, 외부 터미널로서 기능하는 외부 리드 프레임의 신뢰도가 향상될 수 있고, 외부 리드 부분들의 비돌출 구조에 따른 크기로 제조되는 수지성형형 반도체 장치를 제공하는 것이 가능하다. 리드 프레임(9)의 상면과 하면 또는 양면이 수지성형될 때에도, 하면의 수지의 두께는 업세팅의 스텝 디퍼런스의 두께와 같다. 결과적으로 박형화가 실현된다.
더욱이, 다이패드 부분(11) 영역의 축소 및 입구의 배치는 실링수지(15)와 반도체 칩(12)의 뒷면 사이의 접착력을 향상시킬수 있고, 신뢰도가 확실하게 된다.
나아가서, 실링수지와의 접착력이 향상될 수 있고, 내부 리드 부분들(13)에 작용하고 단일측 성형 구조에 기인한 스트레스는, 각 내부 리드 부분들(13)의 표면 내에 배치된 확장된 부분(18) 및 홈부분(19)에 의해 완화될 수 있다. 특히, 홈부분들(19)이 내부 리드 부분(13)들의 측부 상의 얇은 금속 와이어(14)의 연결부분에의 스트레스를 흡수한다. 그러므로, 얇은 금속 와이어(14)들의 연결부분들은 스트레스에 의해 영향받지 않고, 연결부분의 깨짐이 발생하는 것을 방지하며, 안전한 연결이 가능하고, 제품의 신뢰도를 향상시킬 수 있으며, 이에의해 수지성형형 반도체 장치의 신뢰도를 향상시킬 수 있다.
이 실시예에서, 각 내부 리드 부분(13)의 홈부분(19)의 개수는 2이다. 선택적으로, 단일홈부분이 배치될 수 있고, 얇은 금속 와이어가 홈부분의 근처에 형성될 수 있고, 이에의해 내부 리드 부분(13) 및 얇은 금속 와이어에 작용하는 스트레스는 완화될 수 있다. 선택적으로, 2개 이상의 홈부분이 형성될 수 있고, 얇은 금속 와이어는 홈부분들 사이에 연결될 수 있으며, 이에의해 스트레스를 흡수하는 효과가 향상될 수 있다. 홈부분의 홈 방향은 반도체 칩의 측면을 따라 연장된다. 선택적으로 이 홈 방향이 측면을 교차하는 어떤 방향으로 설정될 수 있다. 홈부분들은 홈들이 가로 세로로 연장되는 그물코 비슷한 모양으로 형성될 수 있다. 이 홈부분들과 확장된 부분이 배치된다. 선택적으로, 이 두부분 중 어느 한 부분만이 배치될 수도 있다.

Claims (10)

  1. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역 및 다이패드 부분의 하부영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    상기 다이패드 부분이 상기 내부 리드 부분보다 높은 장소에 위치하도록 상기 리드 프레임이 업세팅 처리된 것을 특징으로 하는 수지성형형 반도체 장치.
  2. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 상기 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    적어도 하나의 홈부분이 상기 각 내부 리드 부분의 표면내에 형성된 것을 특징으로 하는 수지성형형 반도체 장치.
  3. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 상기 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    다수의 홈부분이 상기 각 내부 리드 부분의 표면 내에 형성되고, 상기 내부 리드 부분의 측상에 상기 얇은 금속 와이어의 연결부분이 상기 홈부분들 사이에 배치된 것을 특징으로 하는 수지성형형 반도체 장치.
  4. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 상기 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    확장된 부분이 상기 각 내부 리드 부분들 내에 형성되는 것을 특징으로 하는 수지성형형 반도체 장치.
  5. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 상기 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    확장된 부분이 상기 각 내부 리드 부분들 내에 형성되고, 적어도 하나의 홈부분이 표면 내에 형성되는 것을 특징으로 하는 수지성형형 반도체 장치.
  6. 리드 프레임의 다이패드 부분 상에 장착되는 반도체 칩과; 상기 반도체 칩의 상면의 터미널들을 상기 리드 프레임의 내부 리드 부분에 전기적으로 연결하는 얇은 금속 와이어와; 상기 반도체 칩의 상면의 얇은 금속 와이어 영역을 포함하는, 상기 반도체 칩의 외주 영역을 밀봉하는 실링수지와; 상기 실링수지의 바닥면 영역 내에 배열되고, 각각의 내부 리드 부분들과 연속적으로 형성된 외부 리드 부분으로 이루어진 수지성형형 반도체 장치로서,
    확장된 부분이 상기 각 내부 리드 부분들 내에 형성되고, 다수의 홈부분이 표면내에 형성되어 있고, 상기 내부 리드 부분의 측상에 상기 얇은 금속 와이어들의 연결부분들이 상기 홈부분 사이에 배치된 것을 특징으로 하는 수지성형형 반도체 장치.
  7. 제1항 내지 6항 중 어느 한 항에 있어서, 상기 외부 리드 부분의 노출면들이 상기 실링수지의 외면과 같은 레벨로 배열된 것을 특징으로 하는 수지성형형 반도체 장치.
  8. 다이패드 부분이 내부 리드 부분들보다 높은 장소에 위치하도록 리드 프레임상에서 업세팅 처리를 수행하는 단계와; 반도체 칩을 상기 리드 프레임의 상기 다이패드 부분에 결합하는 단계와; 상기 반도체 칩의 터미널들을 얇은 금속 와이어로 상기 리드 프레임의 상기 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 상기 반도체 칩의 상면 영역을 포함하고 상기 얇은 금속 와이어에 의해 전기적으로 연결되는 상기 반도체 칩의 외주 영역과, 상기 다이패드 부분의 하부영역을 밀봉하는 단계와; 상기 실링수지의 외면으로부터 노출되도록 이 리드 프레임의 외부 리드 부분들을 형성하는 단계로 이루어지는 것을 특징으로 하는 수지성형형 반도체 장치를 제조하는 방법.
  9. 표면내에 적어도 하나의 홈이 형성되고 각각 확장된 부분이 배치된 내부 리드 부분들을 갖는 리드 프레임에 반도체 칩을 결합하는 단계와; 상기 반도체 칩의 터미널들을 얇은 금속 와이어로 상기 리드 프레임의 상기 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 상기 반도체 칩의 상면 영역을 포함하고 상기 얇은 금속 와이어에 의해 전기적으로 연결되는 상기 반도체 칩의 외주 영역과, 상기 다이패드 부분의 하부영역을 밀봉하는 단계와; 상기 실링수지의 외면으로부터 노출되도록 상기 리드 프레임의 외부 리드 부분들을 형성하는 단계로 이루어지고,
    상기 반도체 칩의 상기 터미널들이 상기 얇은 금속 와이어들로 상기 내부 리드 부분들과 전기적으로 연결되어야 할 때, 상기 내부 리드 부분들의 측상에 상기 얇은 금속 와이어의 연결부분들이 상기 홈부분의 근처에 배치되면서 연결이 수행되는 것을 특징으로 하는 수지성형형 반도체 장치를 제조하는 방법.
  10. 표면내에 다수의 홈들이 형성되고 각각 확장된 부분이 배치된 내부 리드 부분들을 갖는 리드 프레임에 반도체 칩을 결합하는 단계와; 상기 반도체 칩의 터미널들을 얇은 금속 와이어로 상기 리드 프레임의 상기 내부 리드 부분들에 전기적으로 연결하는 단계와; 실링수지를 성형하며, 상기 반도체 칩의 상면 영역을 포함하고 상기 얇은 금속 와이어에 의해 전기적으로 연결되는 상기 반도체 칩의 외주 영역과, 상기 다이패드 부분의 하부영역을 밀봉하는 단계와; 상기 실링수지의 외면으로부터 노출되도록 상기 리드 프레임의 외부 리드 부분들을 형성하는 단계로 이루어지고,
    상기 반도체 칩의 상기 터미널들이 상기 얇은 금속 와이어들로 상기 내부 리드 부분들과 전기적으로 연결되어야 할 때, 상기 내부 리드 부분들의 측상에 상기 얇은 금속 와이어의 연결부분들이 상기 홈부분들 사이에 배치되면서 연결이 수행되는 것을 특징으로 하는 수지성형형 반도체 장치를 제조하는 방법.
KR10-1999-7011569A 1997-06-27 1998-06-08 수지밀봉형 반도체 장치 및 그 제조방법 KR100397539B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP17139597 1997-06-27
JP97-171395 1997-06-27
JP98-73711 1998-03-23
JP7371198A JP2915892B2 (ja) 1997-06-27 1998-03-23 樹脂封止型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20010013562A true KR20010013562A (ko) 2001-02-26
KR100397539B1 KR100397539B1 (ko) 2003-09-13

Family

ID=26414858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-7011569A KR100397539B1 (ko) 1997-06-27 1998-06-08 수지밀봉형 반도체 장치 및 그 제조방법

Country Status (8)

Country Link
US (1) US6900524B1 (ko)
EP (1) EP0996962B1 (ko)
JP (1) JP2915892B2 (ko)
KR (1) KR100397539B1 (ko)
CN (2) CN101114629B (ko)
DE (1) DE69841847D1 (ko)
TW (1) TW384534B (ko)
WO (1) WO1999000826A2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP3768762B2 (ja) * 2000-02-03 2006-04-19 ローム株式会社 樹脂パッケージ型半導体装置
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
US6483178B1 (en) * 2000-07-14 2002-11-19 Siliconware Precision Industries Co., Ltd. Semiconductor device package structure
JP4547086B2 (ja) 2000-12-25 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6882048B2 (en) * 2001-03-30 2005-04-19 Dainippon Printing Co., Ltd. Lead frame and semiconductor package having a groove formed in the respective terminals for limiting a plating area
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP2003224239A (ja) * 2002-01-29 2003-08-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US6841854B2 (en) 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
WO2004004005A1 (ja) * 2002-07-01 2004-01-08 Renesas Technology Corp. 半導体装置およびその製造方法
JP2004335710A (ja) * 2003-05-07 2004-11-25 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005159103A (ja) 2003-11-27 2005-06-16 Renesas Technology Corp 半導体装置およびその製造方法
US20050167796A1 (en) * 2004-01-29 2005-08-04 Tay Kheng C. Miniaturised surface mount optoelectronic component
MY136216A (en) * 2004-02-13 2008-08-29 Semiconductor Components Ind Method of forming a leadframe for a semiconductor package
JP2006108306A (ja) * 2004-10-04 2006-04-20 Yamaha Corp リードフレームおよびそれを用いた半導体パッケージ
US20060131708A1 (en) * 2004-12-16 2006-06-22 Ng Kee Y Packaged electronic devices, and method for making same
US8138586B2 (en) * 2005-05-06 2012-03-20 Stats Chippac Ltd. Integrated circuit package system with multi-planar paddle
JP4055175B2 (ja) * 2005-10-07 2008-03-05 ヤマハ株式会社 半導体パッケージ
JP4489791B2 (ja) * 2007-05-14 2010-06-23 株式会社ルネサステクノロジ Ｑｆｎパッケージ
JP2009032906A (ja) * 2007-07-27 2009-02-12 Seiko Instruments Inc 半導体装置パッケージ
JP5097639B2 (ja) * 2008-08-01 2012-12-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置
US8072770B2 (en) * 2008-10-14 2011-12-06 Texas Instruments Incorporated Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
CN101859827A (zh) * 2009-04-07 2010-10-13 裕星企业有限公司 发光二极管
JP2010118712A (ja) * 2010-03-04 2010-05-27 Renesas Technology Corp Ｑｆｎパッケージの製造方法
JP2015153987A (ja) * 2014-02-18 2015-08-24 株式会社デンソー モールドパッケージ
JP2015177080A (ja) * 2014-03-15 2015-10-05 新日本無線株式会社 リード内蔵型回路パッケージ及びその製造方法
JP6253531B2 (ja) * 2014-06-30 2017-12-27 ルネサスエレクトロニクス株式会社 半導体装置
CN104505379A (zh) * 2014-12-19 2015-04-08 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装体
WO2016203787A1 (ja) * 2015-06-18 2016-12-22 シャープ株式会社 送風装置
JP6561331B2 (ja) * 2016-03-30 2019-08-21 パナソニックＩｐマネジメント株式会社 半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL159818B (nl) * 1972-04-06 1979-03-15 Philips Nv Halfgeleiderinrichting, bevattende een flexibele isolerende folie, die aan een zijde is voorzien van metalen geleider- sporen.
JPS6049089B2 (ja) 1977-03-02 1985-10-31 日本電気株式会社 Ｆｒｐアンテナレフレクタ−の製造方法
JPS6086851A (ja) * 1983-10-19 1985-05-16 Nec Corp 樹脂封止型半導体装置
JPH0612796B2 (ja) * 1984-06-04 1994-02-16 株式会社日立製作所 半導体装置
JPS611042A (ja) 1984-06-13 1986-01-07 Toshiba Corp 半導体装置
FR2568411B1 (fr) 1984-07-30 1989-12-01 Accumulateurs Fixes Procede pour ameliorer la resistance electrique d'une jonction non soudee dans un accumulateur electrique, ou une batterie d'accumulateurs electriques et jonction obtenue par ce procede.
JPS6364351A (ja) * 1986-09-04 1988-03-22 Toshiba Corp リ−ドフレ−ム
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
JPH01106456A (ja) 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPH01106455A (ja) * 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US4994895A (en) * 1988-07-11 1991-02-19 Fujitsu Limited Hybrid integrated circuit package structure
JPH02201946A (ja) * 1989-01-30 1990-08-10 Nec Ic Microcomput Syst Ltd 半導体装置
JPH0485952A (ja) * 1990-07-27 1992-03-18 Fujitsu Ltd 半導体装置
JPH04123550A (ja) 1990-09-14 1992-04-23 Yaesu Musen Co Ltd データ信号のアナログ／デジタル変換方式
JPH04155854A (ja) * 1990-10-19 1992-05-28 Hitachi Ltd 半導体集積回路装置およびそれに用いるリードフレーム
JP2917575B2 (ja) * 1991-05-23 1999-07-12 株式会社日立製作所 樹脂封止型半導体装置
JPH05129473A (ja) * 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
US5436492A (en) * 1992-06-23 1995-07-25 Sony Corporation Charge-coupled device image sensor
JPH0621315A (ja) 1992-07-02 1994-01-28 Seiko Epson Corp 半導体装置用リードフレーム及び、それを用いた半導体装置
JPH0621304A (ja) 1992-07-06 1994-01-28 Seiko Epson Corp リードフレーム及び半導体装置の製造方法
JPH0685132A (ja) 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
JPH06104364A (ja) 1992-09-22 1994-04-15 Sony Corp リードフレーム、これを用いた半導体チップのモールド方法及びモールド用金型
US5389739A (en) * 1992-12-15 1995-02-14 Hewlett-Packard Company Electronic device packaging assembly
JP3281994B2 (ja) * 1993-06-10 2002-05-13 日本テキサス・インスツルメンツ株式会社 樹脂封止型半導体装置
JP3136029B2 (ja) 1993-08-09 2001-02-19 株式会社日立製作所 半導体装置
JP3233507B2 (ja) * 1993-08-13 2001-11-26 株式会社東芝 半導体装置
DE69530037T2 (de) * 1994-09-22 2003-10-16 Nec Electronics Corp., Kawasaki Automatische Bandmontage für Halbleiteranordnung
JP3309686B2 (ja) * 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US5872395A (en) * 1996-09-16 1999-02-16 International Packaging And Assembly Corporation Bent tip method for preventing vertical motion of heat spreaders during injection molding of IC packages
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad
US5869889A (en) * 1997-04-21 1999-02-09 Lsi Logic Corporation Thin power tape ball grid array package

Also Published As

Publication number Publication date
CN101114629B (zh) 2011-05-11
CN1268246A (zh) 2000-09-27
US6900524B1 (en) 2005-05-31
WO1999000826A2 (en) 1999-01-07
CN101114629A (zh) 2008-01-30
JPH1174440A (ja) 1999-03-16
KR100397539B1 (ko) 2003-09-13
EP0996962B1 (en) 2010-08-18
EP0996962A2 (en) 2000-05-03
CN100423253C (zh) 2008-10-01
TW384534B (en) 2000-03-11
WO1999000826A3 (en) 1999-05-27
DE69841847D1 (de) 2010-09-30
JP2915892B2 (ja) 1999-07-05

Similar Documents

Publication Publication Date Title
KR20010013562A (ko) 수지성형형 반도체 장치 및 그 제조방법
US6403398B2 (en) Semiconductor device, manufacturing method thereof and aggregate type semiconductor device
US5942794A (en) Plastic encapsulated semiconductor device and method of manufacturing the same
JPH098206A (ja) リードフレームおよびｂｇａタイプの樹脂封止型半導体装置
EP0732744B1 (en) Resin sealing type semiconductor device and method of making the same
US6861735B2 (en) Resin molded type semiconductor device and a method of manufacturing the same
JP2009544159A (ja) 平坦な構造を有するモジュールと構成部品の設置方法
JPH11214606A (ja) 樹脂封止型半導体装置及びリードフレーム
JP4185665B2 (ja) ウェーハレベルパッケージ
JP2002314003A (ja) ベース配線基板およびその製造方法ならびに半導体装置およびその製造方法
JP3295457B2 (ja) 半導体装置
JPH03161958A (ja) プラスチックピングリッドアレイ型半導体パッケージ構造
JPH02216839A (ja) 半導体装置
JP2773762B2 (ja) 半導体装置の製造方法
JPH09199631A (ja) 半導体装置の構造と製造方法
KR100321149B1 (ko) 칩사이즈 패키지
JP2000021920A (ja) 半導体装置
JP4587573B2 (ja) 半導体素子実装体および半導体素子実装体の製造方法
JP2561415Y2 (ja) 半導体装置
JPH1126643A (ja) 半導体装置
JP2557732B2 (ja) リードフレームおよびその製造方法
JPH08191129A (ja) 半導体装置
KR19990003760U (ko) 반도체 패키지 및 인쇄회로기판과의 결합구조
JPH0992767A (ja) 複合リードフレームおよび半導体装置
JP2002217329A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee