KR102035890B1 - 에칭 처리 방법 - Google Patents

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Abstract

본 발명은 상이한 종류의 에칭 대상막을 에칭할 때의 가공 시간을 단축하여, 생산성을 향상시키는 것을 목적으로 한다.
플라즈마 생성용의 고주파 전력에 의해 수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, -30℃ 이하의 극저온 환경에 있어서, 생성된 플라즈마에 의해 실리콘 산화막 및 질화 실리콘막의 에칭 대상막을 에칭하며, 상기 에칭에서는, 하나의 에칭 대상막을 에칭하는 제1 에칭의 에칭률과, 상기 하나의 에칭 대상막과 상이한 구조의 다른 에칭 대상막을 에칭하는 제2 에칭의 에칭률의 차가 ±20% 이내가 되도록 제어하는 에칭 처리 방법이 제공된다.

Description

에칭 처리 방법{ETCHING PROCESSING METHOD}
본 발명은 에칭 처리 방법에 관한 것이다.
실리콘 산화막에 고애스펙트비의 홀을 저온 환경하에서 에칭하는 방법이 제안되어 있다(예컨대, 특허문헌 1을 참조). 예컨대, 3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에 있어서, 상기 방법을 이용하여 실리콘 산화막과 질화 실리콘막의 적층막과 실리콘 산화막의 단층막에 고애스펙트비의 홀이나 홈을 에칭할 수 있다.
[특허문헌 1] 일본 특허 공개 평성 제7-22393호 공보 [특허문헌 2] 일본 특허 공고 소화 제62-50978호 공보 [특허문헌 3] 일본 특허 공고 평성 제7-22149호 공보 [특허문헌 4] 일본 특허 제2956524호 공보
그러나, 상기 방법에서는, 상기 적층막 및 단층막을 동시 가공하는 경우에 양방의 에칭 대상막의 에칭률이 상이하기 때문에, 가공 시간이 길어져 생산성이 나빠진다고 하는 과제를 갖는다.
상기 과제에 대해, 일 측면에서는, 본 발명은 상이한 종류의 에칭 대상막을 에칭할 때의 가공 시간을 단축하여, 생산성을 향상시키는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 하나의 양태에 의하면, 플라즈마 생성용의 고주파 전력에 의해 수소 함유 가스 및 불소 함유 가스로부터 플라즈마를 생성하고, -30℃ 이하의 극저온 환경에 있어서, 생성된 플라즈마에 의해 실리콘 산화막 및 질화 실리콘막의 에칭 대상막을 에칭하며, 상기 에칭에서는, 하나의 에칭 대상막을 에칭하는 제1 에칭의 에칭률과, 상기 하나의 에칭 대상막과 상이한 구조의 다른 에칭 대상막을 에칭하는 제2 에칭의 에칭률의 차가 ±20% 이내가 되도록 제어하는 에칭 처리 방법이 제공된다.
하나의 측면에 의하면, 상이한 종류의 에칭 대상막을 에칭할 때의 가공 시간을 단축하여, 생산성을 향상시킬 수 있다.
도 1은 제1 및 제2 실시형태에 따른 에칭 처리 장치의 종단면의 일례를 도시한 도면이다.
도 2는 저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 3은 제1 실시형태에 따른 에칭 처리 방법의 개요를 도시한 도면이다.
도 4는 제1 실시형태에 따른 극저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 5는 제1 실시형태에 따른 극저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 6은 제1 실시형태에 따른 극저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 7은 제1 실시형태에 따른 극저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 8은 제2 실시형태에 따른 극저온에서의 에칭 처리 결과의 일례를 도시한 도면이다.
도 9는 제2 실시형태에 따른 에칭 처리 방법의 개요를 도시한 도면이다.
도 10은 제2 실시형태에 따른 에칭 처리 방법의 사이클수의 최적화를 도시한 도면이다.
도 11은 제2 실시형태의 변형예에 따른 에칭 처리 결과의 일례를 도시한 도면이다.
이하, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복된 설명을 생략한다.
[에칭 처리 장치의 전체 구성]
먼저, 본 발명의 일 실시형태에 따른 에칭 처리 장치(1)에 대해, 도 1을 참조하여 설명한다. 도 1은 본 실시형태에 따른 에칭 처리 장치(1)의 종단면의 일례를 도시한다. 본 실시형태에 따른 에칭 처리 장치(1)는, 챔버(10) 내에 배치대(20)와 가스 샤워 헤드(25)를 대향 배치한 평행 평판형의 플라즈마 처리 장치(용량 결합형 플라즈마 처리 장치)이다. 배치대(20)는 반도체 웨이퍼(이하, 간단히 「웨이퍼(W)」라고 함)를 유지하는 기능을 가지며 하부 전극으로서 기능한다. 가스 샤워 헤드(25)는 가스를 챔버(10) 내에 샤워 형상으로 공급하는 기능을 가지며 상부 전극으로서 기능한다.
챔버(10)는 예컨대 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어지고, 원통형이다. 챔버(10)는 전기적으로 접지되어 있다. 배치대(20)는 챔버(10)의 바닥부에 설치되고, 웨이퍼(W)를 배치한다. 웨이퍼(W)는 에칭 대상인 기판의 일례이며, 웨이퍼(W)에는, 실리콘 산화막 및 질화 실리콘막 상에 마스크막이 형성되어 있다.
배치대(20)는 예컨대 알루미늄(Al)이나 티탄(Ti), 탄화규소(SiC) 등으로 형성되어 있다. 배치대(20)의 상면에는, 웨이퍼를 정전 흡착하기 위한 정전 척(106)이 설치되어 있다. 정전 척(106)은 절연체(106b) 사이에 척 전극(106a)을 끼워 넣은 구조로 되어 있다.
척 전극(106a)에는 직류 전압원(112)이 접속되고, 직류 전압원(112)으로부터 척 전극(106a)에 직류 전류가 공급된다. 이에 의해, 쿨롱의 힘에 의해 웨이퍼(W)가 정전 척(106)에 흡착된다.
배치대(20)는 지지체(104)에 의해 지지되어 있다. 지지체(104)의 내부에는, 냉매 유로(104a)가 형성되어 있다. 냉매 유로(104a)에는, 냉매 입구 배관(104b) 및 냉매 출구 배관(104c)이 접속되어 있다. 칠러(107)로부터 출력된 예컨대 냉각수나 브라인 등의 냉각 매체는, 냉매 입구 배관(104b), 냉매 유로(104a) 및 냉매 출구 배관(104c)을 순환한다. 이에 의해, 배치대(20) 및 정전 척(106)은 냉각된다.
전열 가스 공급원(85)은 헬륨 가스(He)나 아르곤 가스(Ar) 등의 전열 가스를 가스 공급 라인(130)에 통과시켜 정전 척(106) 상의 웨이퍼(W)의 이면에 공급한다. 이러한 구성에 의해, 정전 척(106)은 냉매 유로(104a)에 순환시키는 냉각 매체와, 웨이퍼(W)의 이면에 공급하는 전열 가스에 의해 온도 제어된다. 이 결과, 웨이퍼를 소정의 온도로 제어할 수 있다.
배치대(20)에는, 2주파 중첩 전력을 공급하는 전력 공급 장치(30)가 접속되어 있다. 전력 공급 장치(30)는 제1 주파수의 제1 고주파 전력[플라즈마 발생용의 고주파 전력(HF)]을 공급하는 제1 고주파 전원(32)과, 제1 주파수보다 낮은 제2 주파수의 제2 고주파 전력[바이어스용의 고주파 전력(LF)]을 공급하는 제2 고주파 전원(34)을 갖는다. 제1 고주파 전원(32)은 제1 정합기(33)를 통해 배치대(20)에 전기적으로 접속된다. 제2 고주파 전원(34)은 제2 정합기(35)를 통해 배치대(20)에 전기적으로 접속된다. 제1 고주파 전원(32)은 예컨대 40 ㎒의 플라즈마 여기용의 고주파 전력(HF)을 배치대(20)에 인가한다. 제2 고주파 전원(34)은 예컨대 0.3 ㎒의 바이어스용의 고주파 전력(LF)을 배치대(20)에 인가한다. 한편, 본 실시형태에서는, 고주파 전력(HF)은 배치대(20)에 인가되지만, 가스 샤워 헤드(25)에 인가해도 좋다.
제1 정합기(33)는 제1 고주파 전원(32)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시킨다. 제2 정합기(35)는 제2 고주파 전원(34)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시킨다. 제1 정합기(33)는 챔버(10) 내에 플라즈마가 생성되고 있을 때에 제1 고주파 전원(32)의 내부 임피던스와 부하 임피던스가 외관상 일치하도록 기능한다. 제2 정합기(35)는 챔버(10) 내에 플라즈마가 생성되고 있을 때에 제2 고주파 전원(34)의 내부 임피던스와 부하 임피던스가 외관상 일치하도록 기능한다.
가스 샤워 헤드(25)는 그 둘레 가장자리부를 피복하는 실드 링(40)을 통해 챔버(10)의 천장부의 개구를 폐색하도록 부착되어 있다. 가스 샤워 헤드(25)는 도 1에 도시된 바와 같이 전기적으로 접지해도 좋다. 또한, 가변 직류 전원을 접속하여 가스 샤워 헤드(25)에 소정의 직류(DC) 전압이 인가되도록 해도 좋다.
가스 샤워 헤드(25)에는, 가스를 도입하는 가스 도입구(45)가 형성되어 있다. 가스 샤워 헤드(25)의 내부에는 가스 도입구(45)로부터 분기된 센터측의 확산실(50a) 및 에지측의 확산실(50b)이 형성되어 있다. 가스 공급원(15)으로부터 출력된 가스는, 가스 도입구(45)를 통해 확산실(50a, 50b)에 공급되고, 각각의 확산실(50a, 50b)에서 확산되어 다수의 가스 공급 구멍(55)으로부터 배치대(20)를 향해 도입된다.
챔버(10)의 바닥면에는 배기구(60)가 형성되어 있고, 배기구(60)에 접속된 배기 장치(65)에 의해 챔버(10) 내가 배기된다. 이에 의해, 챔버(10) 내를 소정의 진공도로 유지할 수 있다. 챔버(10)의 측벽에는 게이트 밸브(G)가 설치되어 있다. 게이트 밸브(G)의 개폐에 의해 챔버(10)로부터 웨이퍼(W)의 반입 및 반출이 행해진다.
에칭 처리 장치(1)에는, 장치 전체의 동작을 제어하는 제어부(100)가 설치되어 있다. 제어부(100)는 CPU(Central Processing Unit)(105), ROM(Read Only Memory)(110) 및 RAM(Random Access Memory)(115)을 갖고 있다. CPU(105)는 이들의 기억 영역에 저장된 각종 레시피에 따라, 후술되는 에칭 처리 및 제전 처리 등의 원하는 처리를 실행한다. 레시피에는 프로세스 조건에 대한 장치의 제어 정보인 프로세스 시간, 압력(가스의 배기), 고주파 전력이나 전압, 각종 가스 유량, 챔버 내 온도(상부 전극 온도, 챔버의 측벽 온도, 정전 척 온도 등), 칠러(107)의 온도 등이 기재되어 있다. 한편, 이들 프로그램이나 처리 조건을 나타내는 레시피는, 하드 디스크나 반도체 메모리에 기억되어도 좋다. 또한, 레시피는 CD-ROM, DVD 등의 가반성(可搬性)의 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로 기억 영역의 소정 위치에 세트하도록 해도 좋다.
에칭 처리시에는, 게이트 밸브(G)의 개폐가 제어되어, 웨이퍼(W)가 챔버(10)에 반입되어, 배치대(20)에 배치된다. 직류 전압원(112)으로부터 척 전극(106a)에 직류 전류가 공급됨으로써, 쿨롱의 힘에 의해 웨이퍼(W)가 정전 척(106)에 흡착되어, 유지된다.
계속해서, 에칭용의 가스, 플라즈마 여기용의 고주파 전력(HF) 및 바이어스용의 고주파 전력(LF)이 챔버(10) 내에 공급되어, 플라즈마가 생성된다. 생성된 플라즈마에 의해 웨이퍼(W)에 플라즈마 에칭 처리가 실시된다.
에칭 처리 후, 직류 전압원(112)으로부터 척 전극(106a)에 웨이퍼(W)의 흡착시와는 정부(正負)가 반대인 직류 전압(HV)을 인가하여 웨이퍼(W)의 전하를 제전하고, 웨이퍼(W)를 정전 척(106)으로부터 떼어낸다. 게이트 밸브(G)의 개폐가 제어되어, 웨이퍼(W)가 챔버(10)로부터 반출된다.
<제1 실시형태>
[에칭 처리]
실리콘 산화막(SiO2) 및 질화 실리콘막(SiN)의 에칭 대상막을 수소 함유 가스 및 불소 함유 가스의 플라즈마에 의해 에칭할 때, 하나의 에칭 대상막 및 이 막과는 상이한 구조의 다른 에칭 대상막을 동시에 에칭하는 공정이 있다.
예컨대, 3D NAND 플래시 메모리 등의 삼차원 적층 반도체 메모리의 제조에 있어서, 실리콘 산화막 및 질화 실리콘막을 적층한 적층막과, 실리콘 산화막의 단층막에 고애스펙트비의 에칭을 동시에 또는 병행하여 실시하는 것이 행해지고 있다.
도 2의 (a)의 좌측에는, 실리콘 산화막과 질화 실리콘막을 교대로 복수 층 적층한 적층막(12)을 ACL(비정질 카본 레이어)의 마스크막(11)에 형성된 홀의 패턴으로 에칭한 결과의 일례를 도시한다. 적층막(12)을 에칭하는 공정은 제1 에칭의 일례이며, 이하, 적층막 에칭이라고도 한다.
도 2의 (a)의 우측에는, 실리콘 산화막의 단층막(13)을 ACL의 마스크막(11)에 형성된 홀의 패턴으로 에칭한 결과의 일례를 도시한다. 단층막(13)을 에칭하는 공정은 제2 에칭의 일례이며, 이하, 단층막 에칭이라고도 한다. 단, 제1 및 제2 에칭 대상막은 이것에 한하지 않고, 예컨대 제1 에칭과 제2 에칭의 에칭 대상막이 상이한 구조의 실리콘을 포함하는 막이면 된다.
도 2의 결과를 얻을 때의 적층막 에칭 및 단층막 에칭의 프로세스 조건은 이하이다.
·하부 전극(배치대)의 온도 0℃
· 가스 CF4(사불화탄소), 수소(H2)
도 2의 (b)에 도시된 바와 같이, 적층막 에칭 및 단층막 에칭을 소정 시간 행한 결과, 각 막에 형성된 홀의 깊이(Depth)의 차분은 446 ㎚이고, 에칭률(E/R)의 차분은 297 ㎚/min이었다.
이와 같이 적층막 에칭 및 단층막 에칭의 에칭률에 배 가까운 차가 있으면, 적층막(12)과 단층막(13)을 동시에 또는 병행하여 가공할 때의 시간이 길어져, 생산성이 나빠진다. 이에 대해, 에칭률을 저하시키지 않고, 적층막(12)과 단층막(13)의 에칭률을 1:1 또는 그에 근사한 비율로 제어할 수 있으면, 생산성을 개선할 수 있다.
그래서, 본 발명의 제1 실시형태에 따른 에칭 처리 방법에서는, 도 3의 (1)에 도시된 바와 같이 하부 전극이 극저온의 온도로 제어된다. 도 3의 (a)에는 하부 전극의 온도가 0℃(저온)이고 CF4 가스 및 수소 가스로부터 생성된 플라즈마를 이용했을 때의 에칭 결과의 일례가 도시되어 있다. 이에 비해, 도 3의 (b)에는 하부 전극의 온도가 -60℃이고 CF4 가스 및 수소 가스로부터 생성된 플라즈마를 이용했을 때의 에칭 결과의 일례가 도시되어 있다. 이에 의하면, 하부 전극의 온도를 저온으로부터 극저온으로 변경함으로써 적층막(12)의 에칭률이 약 2배가 되는 것을 알 수 있다. 이에 비해, 단층막(13)의 에칭률은 1.3배 정도이다.
즉, 하부 전극을 극저온으로 제어하면, 적층막(12) 및 단층막(13) 모두 에칭률이 높아지지만, 특히 적층막(12)의 에칭률이 대폭 상승하기 때문에, 적층막(12)과 단층막(13)의 에칭률의 차가 보다 커져 버린다.
도 4에는, 이하의 프로세스 조건에 있어서 하부 전극을 저온으로부터 극저온으로 제어했을 때의 에칭 결과가 모식적으로 도시되어 있다.
적층막 에칭 및 단층막 에칭의 프로세스 조건은 이하이다.
·하부 전극의 온도 0℃[저온: 도 4의 (a)]→-60℃[극저온: 도 4의 (b)]
·가스 CF4, H2, HBr(브롬화수소), NF3(삼불화질소), CH2F2(디플루오로메탄), CH4(메탄)
이에 의하면, 도 4의 중앙의 그래프에 나타낸 바와 같이, -30℃ 이하의 극저온에 있어서, 하부 전극의 온도가 내려갈수록, 적층막(12) 및 단층막(13)의 에칭률은 높아지는 것을 알 수 있다. 또한, 적층막(12)의 에칭률은 단층막(13)의 에칭률보다 높고, 특히 -30℃ 이하의 극저온에 있어서 적층막(12)의 에칭률은 단층막(13)의 에칭률보다 상승율이 높은 것을 알 수 있다. 이상으로부터, 하부 전극의 온도를 극저온으로 제어한 것만으로는, 적층막(12)과 단층막(13)의 에칭률의 차가 큰 것을 해소하기는 어렵다.
그래서, 본 실시형태에 따른 에칭 처리 방법에서는, 또한 도 3의 (2)에 도시된 바와 같이 바이어스용의 고주파 전력(LF)의 최적화와 공급하는 가스계를 최적화한다. 이에 의해, 도 3의 (c)에 도시된 바와 같이 특히 단층막(13)의 에칭률을 대폭 상승시킬 수 있어, 적층막(12)과 단층막(13)의 에칭률을 대략 1:1로 제어할 수 있다. 이 결과, 에칭 처리 시간을 단축하여, 생산성을 향상시킬 수 있다.
도 5에는, 이하의 프로세스 조건에 있어서 바이어스용의 고주파 전력(LF)의 최적화와 가스계의 최적화가 행해졌을 때의 에칭 결과의 일례를 도시한다.
적층막 에칭 및 단층막 에칭에 있어서의 고주파 전력(LF) 및 가스계의 최적화 전 및 최적화 후의 프로세스 조건은 이하이다.
LF 및 가스계의 최적화 전[도 5의 (a)]
·하부 전극의 온도 -60℃
·가스 CF4, H2, HBr, NF3, CH2F2, CH4
·LF 연속파
LF 및 가스계의 최적화 후[도 5의 (b)]
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 펄스파 주파수 0.3 kHz Duty비 75%
단, 고주파 전력(LF)의 주파수 및 Duty비는 이것에 한하지 않는다.
이에 의하면, 도 5의 중앙의 그래프에 나타낸 바와 같이, -30℃ 이하의 극저온에 있어서 고주파 전력(LF)의 실효값이 2000 W∼3000 W일 때, 적층막(12) 및 단층막(13)의 에칭률이 대략 1:1이 되는 것을 알 수 있다.
따라서, 본 실시형태에 따른 에칭 처리 방법에 의하면, 하부 전극의 온도를 극저온으로 제어하고, 또한 실효값이 2000 W∼3500 W인 LF의 펄스파를 인가한다. 이에 의해, 에칭률을 저하시키지 않고, 적층막(12) 및 단층막(13)의 에칭률을 1:1 또는 1:1에 근접시키도록 제어할 수 있어, 생산성을 향상시킬 수 있다.
한편, 본 실시형태에서는 극저온은 -30℃ 이하의 온도로서 정의된다. 본 실시형태에 따른 하부 전극은, 바람직하게는 -30℃∼-100℃, 보다 바람직하게는 -30℃∼-60℃의 범위의 극저온으로 제어된다. 이에 의해, 적층막(12) 및 단층막(13)의 에칭률을 보다 1:1에 근접시켜, 생산성을 보다 높일 수 있다.
한편, 제1 실시형태에 따른 에칭 처리 방법에서는, 바이어스용의 고주파 전력(LF)은 2000 W∼3500 W로 제어된다. 즉, 제1 실시형태에서는, 바이어스용의 고주파 전력(LF)의 실효값이 2000 W∼3500 W일 때, 웨이퍼(W)의 면적을 3.14 ㎠라고 하면, 하부 전극에 인가되는 단위 면적당의 바이어스용의 고주파 전력(LF)은 2.8 W/㎠∼5.0 W/㎠로 제어된다.
도 6에는, 이하의 프로세스 조건일 때에 하부 전극의 온도를 0℃[도 6의 (a)], -30℃[도 6의 (b)], -60℃[도 6의 (c)]로 제어했을 때의 에칭 결과의 일례를 도시한다. 한편, 본 프로세스에서는 바이어스용의 고주파 전력(LF)에 대해 본 실시형태의 최적화는 도모되어 있지 않다.
프로세스 조건
·가스 CF4, H2, HBr, NF3, CH2F2, CH4
이에 의하면, 도 6의 (a)의 0℃의 저온에 비해, 도 6의 (b)의 -30℃ 및 도 6의 (c)의 -60℃의 극저온에 있어서의 적층막(12) 및 단층막(13)의 에칭률은 높은 것을 알 수 있다. 단, 적층막(12)이 단층막(13)보다 에칭률이 높기 때문에, 적층막(12) 및 단층막(13)의 에칭률의 비는 1:1로부터 좀 먼 결과가 되고 있다.
도 7에는, 이하의 프로세스 조건일 때에 바이어스용의 고주파 전력(LF)의 실효값을 2000 W[도 7의 (a)], 3000 W[도 7의 (b)], 4000 W[도 7의 (c)]로 제어했을 때의 에칭 결과의 일례를 도시한다. 프로세스 조건은 이하이다.
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 펄스파 주파수 0.3 kHz
도 7의 (a)에서는 LF 3000 W, Duty비 66%이기 때문에, 고주파 전력(LF)의 실효값은 약 2000 W가 된다. 또한, 도 7의 (b)에서는 LF 4000 W, Duty비 75%이기 때문에, 고주파 전력(LF)의 실효값은 약 3000 W가 된다. 도 7의 (c)에서는 LF 5500 W, Duty비 73%이기 때문에, 고주파 전력(LF)의 실효값은 약 4000 W가 된다.
이에 의하면, -60℃의 극저온에 있어서 고주파 전력(LF)의 고저에 의해 에칭률에 차이가 있는 것을 알 수 있다. 즉, 도 7의 (c)에서는 고주파 전력(LF)의 실효값이 높기 때문에, 단층막(13)의 에칭률이 저하되어, 적층막(12) 및 단층막(13)의 에칭률을 1:1에 근접시키는 것은 곤란한 결과가 되고 있다. 따라서, 적층막(12) 및 단층막(13)의 에칭률을 1:1에 근접시키기 위해서는, 고주파 전력(LF)의 실효값이 2000 W∼3500 W가 되도록 제어하는 것이 바람직한 것을 알 수 있다.
이상에 설명한 바와 같이, 제1 실시형태에 따른 에칭 처리 방법에 의하면, -30℃ 이하의 극저온 환경에 있어서 실리콘 산화막 및 질화 실리콘막의 적층막(12)과 실리콘 산화막의 단층막(13)을 H2 가스 및 CF4 가스의 플라즈마를 이용하여 에칭한다. 그때, 바이어스용의 고주파 전력(LF)의 조건을 최적화한다. 이에 의해, 에칭률을 유지하면서, 가공 시간을 단축할 수 있고, 이 결과, 생산성을 향상시킬 수 있다. 제1 실시형태에 따른 에칭 처리 방법에 의하면, 에칭 대상막에 40 이상의 애스펙트비의 홀이나 홈을 형성할 수 있다.
이상의 설명에서는, 본 실시형태에 따른 에칭 처리 방법에 사용되는 가스종에 H2 가스 및 CF4 가스를 선택하였으나, 이것에 한하지 않는다. 본 실시형태에 따른 에칭 처리 방법에 사용되는 가스는, 예컨대, CF4 가스를 대신하여 CHF3(트리플루오로메탄) 가스나 NF3 가스를 이용할 수 있다. CF4 가스, CHF3 가스, NF3 가스는 불소 함유 가스의 일례이다. 또한, H2 가스는 수소 함유 가스의 일례이다. 이에 의해서도, 에칭률을 유지하면서, 적층막(12) 및 단층막(13)의 에칭률을 1:1에 근접시킬 수 있어, 가공 시간을 단축하여, 생산성을 향상시킬 수 있다. 한편, 적층막(12) 및 단층막(13)의 에칭률이 1:1이 되거나 또는 1:1에 근접한다는 것은, 적층막(12) 및 단층막(13)의 에칭률의 차가 ±20% 이내를 만족시키는 경우를 말한다. 예컨대, 적층막(12)의 에칭률을 1로 했을 때, 단층막(13)의 에칭률이 0.8∼1.2의 범위의 값이면, 적층막(12) 및 단층막(13)의 에칭률은 1:1이거나 또는 1:1에 근접하기 때문에, 본 실시형태의 효과를 나타낼 수 있다.
<제2 실시형태>
[에칭 처리]
제1 실시형태에서는, 에칭률을 유지하면서, 에칭 대상막의 가공 시간을 단축하는 에칭 처리 방법에 대해 설명하였다. 이에 대해, 실리콘 산화막의 단층막(13)의 에칭률을 더욱 높여, 생산성을 향상시키고자 하면 에칭한 홀 끝이 비틀리는 현상 (이하, 「트위스팅(Twisting)」이라고 함)이 발생하여, 에칭 형상이 나빠진다.
예컨대, 도 8의 (a)에는, 단층막(13)의 에칭률이 높아지는 프로세스 조건(이하, 「제1 프로세스 조건」이라고도 함)으로 에칭했을 때의 결과가 도시되어 있다. 도 8의 (b)에는, 적층막(12)의 에칭률이 높아지는 프로세스 조건(이하, 「제2 프로세스 조건」이라고도 함)으로 에칭했을 때의 결과가 도시되어 있다. 각 프로세스 조건은 이하이다.
1. 제1 프로세스 조건[단층막의 에칭률이 높아지는 조건: 도 8의 (a)]
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 35%
·에칭 시간 90 sec
2. 제2 프로세스 조건[적층막의 에칭률이 높아지는 조건: 도 8의 (b)]
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 75%
·에칭 시간 90 sec
제1 프로세스 조건과 제2 프로세스 조건에서는, 상이한 Duty비를 갖는 점이 다르고, 그 이외의 조건은 동일하다. 이에 의하면, 제1 프로세스 조건에 의한 제1 에칭에서는, 도 8의 (a)에 도시된 바와 같이, 단층막(13)의 에칭률이 적층막(12)의 에칭률보다 높아지고 있다. 또한, 제1 에칭에서는 트위스팅이 발생하고 있다.
한편, 제2 프로세스 조건에 의한 제2 에칭에서는, 도 8의 (b)에 도시된 바와 같이, 적층막(12)의 에칭률이 단층막(13)의 에칭률보다 높아지고 있다. 또한, 제2 에칭에서는 트위스팅은 발생하고 있지 않다.
즉, 바이어스용의 고주파 전력(LF)의 실효값이 낮아질수록, 적층막(12)보다 단층막(13)의 에칭률이 높아지지만, 트위스팅이 발생하기 쉬워지는 것을 알 수 있다. 보다 상세하게는, 제1 프로세스 조건에서는, 도 9의 (a)에도 도시된 바와 같이 적층막(12)보다 단층막(13)의 에칭률이 높아지는 조건이며, 또한, 트위스팅이 발생하기 쉬운 조건이다. 한편, 제2 프로세스 조건에서는, 도 9의 (b)에 도시된 바와 같이 단층막(13)보다 적층막(12)의 에칭률이 높아지는 조건이며, 또한, 트위스팅이 발생하기 어려운 조건이다.
그래서, 제2 실시형태에 따른 에칭 처리 방법에서는, 도 9의 (c)에 도시된 바와 같이 제1 프로세스 조건에 있어서의 제1 에칭의 단계(이하, 「제1 단계」라고 함)와, 제2 프로세스 조건에 있어서의 제2 에칭의 단계(이하, 「제2 단계」라고 함)가 교대로 반복된다. 제1 단계는 제1 프로세스 조건에 있어서 적층막(12) 및 단층막(13)의 에칭을 동시 또는 병행하여 행하는 단계이다. 제2 단계는 제2 프로세스 조건에 있어서 적층막(12) 및 단층막(13)의 에칭을 동시 또는 병행하여 행하는 단계이다. 제1 프로세스 조건에 있어서의 제1 단계와 제2 프로세스 조건에 있어서의 제2 단계를 소정 횟수 반복하여 적층막(12) 및 단층막(13)의 에칭을 행하는 프로세스를, 이후 「사이클 에치」라고도 호칭한다. 도 8의 (c)에 사이클 에치의 결과의 일례를 도시한다. 도 8의 (c)의 사이클 에치의 프로세스 조건은 이하이다.
1. 제1 프로세스 조건(제1 단계)
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 35%
·에칭 시간 45 sec
2. 제2 프로세스 조건(제2 단계)
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 75%
·에칭 시간 45 sec
이에 의하면, 에칭률을 높이면서, 적층막(12) 및 단층막(13)에 형성된 홀의 트위스팅을 해소할 수 있다. 이 결과, 보다 생산성을 높일 수 있다. 또한, 에칭 대상막에 40 이상의 애스펙트비의 홀이나 홈을 형성할 수 있다.
(사이클수의 최적화)
다음으로, 제2 실시형태에 따른 에칭 처리 방법에 있어서의 사이클수의 최적화에 대해, 도 10을 참조하면서 설명한다. 도 10의 (a) 내지 도 10의 (c)의 프로세스 조건은 제1 단계 및 제2 단계에 있어서 상기에 나타낸 조건과 같다. 상이한 점은 제1 단계 및 제2 단계의 실행을 1사이클로 하고, 사이클수와 각 단계의 에칭 시간을 변화시킨 점이다. 상세하게는, 도 10의 (a)에서는, 사이클수는 1회이고, 제1 단계 및 제2 단계의 에칭 시간은 각각 45 sec이다. 도 10의 (b)에서는, 사이클수는 3회이고, 제1 단계 및 제2 단계의 에칭 시간은 각각 15 sec이다. 도 10의 (c)에서는, 사이클수는 9회이고, 제1 단계 및 제2 단계의 에칭 시간은 각각 5 sec이다. 도 10의 (a) 내지 도 10의 (c)의 프로세스 조건에서는, 총 에칭 시간은 동일하다.
이에 의하면, 도 10의 (d-1) 내지 도 10의 (d-3)에 도시된 바와 같이, 1회의 에칭 시간을 짧게 하여 사이클수를 늘릴수록, 에칭한 홀 끝의 형상은 수직이 되어, 트위스팅이 해소되고 있다. 이 결과, 본 실시형태에 따른 에칭 방법에 의하면, 제1 실시형태와 마찬가지로, 바이어스용의 고주파 전력(LF)을 제어함으로써 적층막(12) 및 단층막(13)의 에칭률을 제어하여, 양 막의 에칭률을 동일 또는 1:1에 근접시킬 수 있다. 덧붙여, 제1 프로세스 조건에 의한 제1 단계 및 제2 프로세스 조건에 의한 제2 단계의 에칭 시간을 짧게 하고, 또한 사이클수를 많게 함으로써 에칭한 홀의 트위스팅을 해소할 수 있다.
(변형예)
다음으로, 제2 실시형태의 변형예에 따른 에칭 처리 방법에 대해, 도 11을 참조하면서 설명한다. 변형예에 따른 사이클 에치의 프로세스 조건은 이하이다.
1. 제1 프로세스 조건: 단층막의 에칭률이 높아지는 조건[도 11의 (a)]
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 50%
·에칭 시간 90 sec
2. 제2 프로세스 조건: 적층막의 에칭률이 높아지는 조건[도 11의 (b)]
·하부 전극의 온도 -60℃
·가스 CF4, H2, HBr, CH2F2, NF3, CH4
·LF 4000 W 연속파(펄스 없음)
·에칭 시간 90 sec
제2 실시형태와 그 변형예의 제1 프로세스 조건의 차이점은 가스종과 LF의 펄스의 유무이다. 상세하게는, 제2 프로세스 조건에 있어서 제2 실시형태에서는 H2 가스 및 CF4 가스를 이용하는 데 비해, 변형예에서는 CF4, H2, HBr, CH2F2, NF3, CH4의 6종류의 가스를 이용한다. 또한, 제2 프로세스 조건에 있어서 제2 실시형태에서는 고주파 전력(LF)은 펄스파인 데 비해, 변형예에서는 고주파 전력(LF)은 펄스파가 아닌 점이다.
이에 의하면, 제1 프로세스 조건에 의한 에칭에서는, 도 11의 (a)에 도시된 바와 같이, 단층막(13)의 에칭률이 적층막(12)의 에칭률보다 높아지고 있다. 그러나, 제1 프로세스 조건에서는, 단층막(13)에 형성된 홀의 선단 근방에 트위스팅이 발생하고 있다.
한편, 제2 프로세스 조건에 의한 에칭에서는, 도 11의 (b)에 도시된 바와 같이, 적층막(12)의 에칭률이 단층막(13)의 에칭률보다 높아지고 있다. 또한, 제2 프로세스 조건에서는, 트위스팅은 발생하고 있지 않다.
그래서, 제2 실시형태의 변형예에 따른 에칭 처리 방법은, 도 11의 (c)에 도시된 바와 같이, 변형예의 제1 프로세스 조건에 의해 에칭하는 제1 단계와, 변형예의 제2 프로세스 조건에 의해 에칭하는 제2 단계를 교대로 반복하는 사이클 에치를 실행한다. 사이클 에치의 프로세스 조건은 이하이다.
1. 제1 단계(제1 프로세스 조건)
·하부 전극의 온도 -60℃
·가스 CF4, H2
·LF 4000 W 펄스파 주파수 0.3 kHz Duty비 50%
·에칭 시간 15 sec
2. 제2 단계(제2 프로세스 조건)
·하부 전극의 온도 -60℃
·가스 CF4, H2, HBr, CH2F2, NF3, CH4
·LF 4000 W 연속파(펄스 없음)
·에칭 시간 15 sec
도 11의 (c)에서는 사이클수는 3회이다. 이에 의하면, 에칭률을 높이면서 홀의 트위스팅을 해소할 수 있다. 이 결과, 보다 생산성을 높일 수 있다. 또한, 에칭 대상막에 40 이상의 애스펙트비의 홀이나 홈을 형성할 수 있다.
한편, 제2 실시형태 및 그 변형예에 따른 에칭 처리 방법에 있어서, 1회의 에칭 시간이 짧고, 사이클수가 많은 것이 좋은 결과가 되고 있다. 이것은, 제1 프로세스 조건의 제1 단계에서 트위스팅이 발생하기 전에 제2 프로세스 조건의 제2 단계로 전환하여 에칭을 반복해서 행함으로써 제1 단계에서 트위스팅이 발생하는 것을 억제할 수 있기 때문이라고 생각된다. 단, 사이클수는 2 이상이면 된다.
한편, 제2 실시형태에 따른 에칭 처리 방법에서는, 바이어스용의 고주파 전력(LF)은 1000 W∼4000 W로 제어된다. 즉, 하부 전극에 인가되는 단위 면적당의 바이어스용의 고주파 전력(LF)은 1.4 W/㎠∼5.7 W/㎠로 제어된다. 또한, 적층막(12) 및 단층막(13)의 에칭률의 차가 ±20% 이내가 되도록 제어되는 것이 바람직하다.
이상에 설명한 바와 같이, 제1 실시형태, 제2 실시형태 및 그 변형예에 따른 에칭 처리 방법에 의하면, 상이한 종류의 에칭 대상막을 에칭할 때의 가공 시간을 단축하여, 생산성을 향상시킬 수 있다. 특히, 제2 실시형태 및 그 변형예에서는, 사이클 에치에 의해, 에칭률을 유지하면서 홀의 트위스팅을 해소할 수 있다.
이상, 에칭 처리 방법을 상기 실시형태에 의해 설명하였으나, 본 발명에 따른 에칭 처리 방법은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은 모순되지 않는 범위에서 조합할 수 있다.
예컨대, 본 발명에 따른 에칭 처리 방법은, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 장치뿐만이 아니라, 그 외의 에칭 처리 장치에 적용할 수 있다. 그 외의 에칭 처리 장치로서는, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma), 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치, 헬리콘파 여기형 플라즈마(HWP: Helicon Wave Plasma) 장치, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance Plasma) 장치 등이어도 좋다.
또한, 본 발명에 따른 에칭 처리 장치에 의해 처리되는 기판은 웨이퍼에 한정되지 않고, 예컨대, 플랫 패널 디스플레이(Flat Panel Display)용의 대형 기판, EL 소자 또는 태양 전지용의 기판이어도 좋다.
1: 에칭 처리 장치 10: 챔버
11: 마스크막 12: 단층막
13: 적층막 15: 가스 공급원
20: 배치대 25: 가스 샤워 헤드
32: 제1 고주파 전원 34: 제2 고주파 전원
85: 전열 가스 공급원 100: 제어부
104a: 냉매 유로 106: 정전 척
106a: 척 전극 107: 칠러
112: 직류 전압원

Claims (13)

  1. 내부에 하부 전극을 구비하는 처리 용기 안에서 기판을 에칭하는 방법으로서,
    상기 기판은, 실리콘 산화막으로 구성되는 단층막과, 실리콘 산화막과 실리콘 질화막을 적층한 적층막을 가지며,
    상기 방법은,
    상기 기판을 상기 하부 전극에 재치(載置)하는 공정과,
    상기 하부 전극을 -30℃ 이하로 설정하는 공정과,
    상기 하부 전극에 실효치가 2000 W~3000 W의 바이어스용 고주파 전력을 인가하는 공정과,
    상기 처리 용기 안에서 수소 함유 가스 및 불소 함유 가스에서 생성된 플라즈마에 의해 상기 단층막 및 상기 적층막을 에칭하는 공정을 가지며,
    상기 단층막의 에칭률이 상기 적층막의 에칭률에 대해서 0.8~1.2배인, 에칭 방법.
  2. 내부에 하부 전극을 구비하는 처리 용기 안에서 기판을 에칭하는 방법으로서,
    실리콘 산화막으로 구성되는 단층막과, 실리콘 산화막과 실리콘 질화막을 적층한 적층막을 가지는 기판을 준비하고,
    플라즈마 생성용 고주파 전력에 의해 수소 함유 가스 및 불소 함유 가스에서 플라즈마를 생성하고,
    상기 하부 전극에 실효치가 2.8 W/cm2 ~ 4.24 W/cm2 의 바이어스용 고주파 전력을 인가하고,
    -30℃ 이하의 극저온 환경에서, 생성된 플라즈마에 의해 상기 단층막 및 상기 적층막을 에칭하고,
    상기 에칭은, 상기 단층막을 에칭하는 제1 에칭의 에칭률과 상기 적층막을 에칭하는 제2 에칭의 에칭률과의 차이가 ±20% 이내가 되도록 제어하는, 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 수소 함유 가스는, 수소 가스이며, 상기 불소 함유 가스는, 사불화탄소 가스인, 에칭 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 하부 전극에 펄스파의 바이어스용 고주파 전력을 인가하는, 에칭 방법.
  5. 내부에 하부 전극을 구비하는 처리 용기 안에서 기판을 에칭하는 방법으로서,
    상기 기판은, 실리콘 산화막으로 구성되는 단층막과, 실리콘 산화막과 실리콘 질화막을 적층한 적층막을 가지며,
    상기 방법은,
    상기 기판을 상기 하부 전극에 재치하는 공정과,
    상기 하부 전극을 -30℃ 이하로 설정하는 공정과,
    상기 처리 용기 안에서 수소 함유 가스 및 불소 함유 가스에서 생성된 플라즈마에 의해 상기 단층막 및 상기 적층막을 에칭하는 공정을 가지며,
    상기 단층막 및 상기 적층막을 에칭하는 공정에 있어서,
    상기 하부 전극에 인가되는 바이어스용 고주파 전력은, 1.4 W/cm2~5.7 W/cm2 이고,
    상기 적층막보다 상기 단층막의 에칭률이 높아지는 제1 프로세스 조건에서 에칭을 하는 제1 단계와,
    상기 단층막보다 상기 적층막의 에칭률이 높아지는 제2 프로세스 조건에서 에칭을 하는 제2 단계를, 복수회 반복하고,
    상기 제1 프로세스 조건의 바이어스용 고주파 전력과 상기 제2 프로세스 조건의 바이어스용 고주파 전력은 다른 Duty비를 가지는, 에칭 방법.
  6. 제5항에 있어서,
    상기 단층막의 에칭률이 상기 적층막의 에칭률에 대해서 0.8~1.2배인, 에칭 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 프로세스 조건에서 에칭을 하는 제1 단계에서 제어되는 바이어스용 고주파 전력의 Duty비는 상기 제2 프로세스 조건에서 에칭을 하는 제2 단계에서 제어되는 바이어스용 고주파 전력의 Duty비보다 작은 것인, 에칭 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 제2 프로세스 조건에서, 수소 함유 가스 및 불소 함유 가스 대신에, H2, HBr, CH2F2, NF3, CH4 및 CF4의 혼합 가스에서 플라즈마를 생성하는, 에칭 방법.
  9. 제1항, 제2항 및 제5항 중 어느 한 항에 있어서,
    상기 하부 전극의 온도를 -30℃~-100℃로 설정하여 상기 단층막 및 상기 적층막을 동시 또는 병행하여 에칭을 행하는 것인, 에칭 방법.
  10. 제1항, 제2항 및 제5항 중 어느 한 항에 있어서,
    상기 하부 전극은, 티탄에 의해 형성되는 것인, 에칭 방법.
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