CN110246760A - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN110246760A
CN110246760A CN201910508471.6A CN201910508471A CN110246760A CN 110246760 A CN110246760 A CN 110246760A CN 201910508471 A CN201910508471 A CN 201910508471A CN 110246760 A CN110246760 A CN 110246760A
Authority
CN
China
Prior art keywords
monofilm
etch
lower electrode
rate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910508471.6A
Other languages
English (en)
Other versions
CN110246760B (zh
Inventor
富永翔
高山航
五十岚義树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN110246760A publication Critical patent/CN110246760A/zh
Application granted granted Critical
Publication of CN110246760B publication Critical patent/CN110246760B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Plasma Technology (AREA)

Abstract

[课题]提供一种蚀刻方法，目的在于缩短对不同种类的蚀刻对象膜进行蚀刻时的加工时间、提高生产率。[解决手段]一种蚀刻方法，其为在内部具有下部电极的处理容器内对基板进行蚀刻的方法，所述基板具有：由氧化硅膜形成的单层膜；和、将氧化硅膜与氮化硅膜层叠而得到的层叠膜，所述方法具备：将所述基板载置于所述下部电极的工序；将所述下部电极设定为‑30℃以下的工序；以及在所述处理容器内，利用由含氢气体和含氟气体生成的等离子体对所述单层膜和所述层叠膜进行蚀刻的工序，所述单层膜的蚀刻速率相对于所述层叠膜的蚀刻速率为0.8～1.2倍。

Description

蚀刻方法
本申请是申请日为2016年4月21日，申请号为201610252496.0、发明名称为“蚀刻处理方法”的申请的分案申请。
技术领域
本发明涉及蚀刻处理方法。
背景技术
提出了在低温环境下对氧化硅膜蚀刻高长径比的孔的方法(例如参照专利文献1)。例如，在3D NAND闪存等三维层叠半导体存储器的制造中，可以使用上述方法对氧化硅膜与氮化硅膜的层叠膜和氧化硅膜的单层膜蚀刻高长径比的孔、槽。
现有技术文献
专利文献
专利文献1：日本特开平7-22393号公报
专利文献2：日本特公昭62-50978号公报
专利文献3：日本特公平7-22149号公报
专利文献4：日本专利第2956524号公报
发明内容
发明要解决的问题
然而，上述方法中具有如下问题：对上述层叠膜和单层膜同时进行加工时，由于两者蚀刻对象膜的蚀刻速率不同，加工时间变长且生产率变差。
对于上述课题，一个方面中，本发明的目的在于，缩短对不同种类的蚀刻对象膜进行蚀刻时的加工时间、提高生产率。
用于解决问题的方案
为了解决上述课题，根据一实施方式，通过等离子体生成用的高频电力，由含氢气体和含氟气体生成等离子体；在-30℃以下的极低温环境中，利用生成的等离子体对氧化硅膜和氮化硅膜的蚀刻对象膜进行蚀刻；前述蚀刻中，按照对一个蚀刻对象膜进行蚀刻的第1蚀刻的蚀刻速率与对结构不同于前述一个蚀刻对象膜的其他蚀刻对象膜进行蚀刻的第2蚀刻的蚀刻速率之差为±20％以内的方式进行控制。
发明的效果
根据一个方面，能够缩短对不同种类的蚀刻对象膜进行蚀刻时的加工时间、提高生产率。
附图说明
图1是表示第1和第2实施方式的蚀刻处理装置的纵截面的一例的图。
图2是表示低温下的蚀刻处理结果的一例的图。
图3是表示第1实施方式的蚀刻处理方法的概要的图。
图4是表示第1实施方式的极低温下的蚀刻处理结果的一例的图。
图5是表示第1实施方式的极低温下的蚀刻处理结果的一例的图。
图6是表示第1实施方式的极低温下的蚀刻处理结果的一例的图。
图7是表示第1实施方式的极低温下的蚀刻处理结果的一例的图。
图8是表示第2实施方式的极低温下的蚀刻处理结果的一例的图。
图9是表示第2实施方式的蚀刻处理方法的概要的图。
图10是表示第2实施方式的蚀刻处理方法的循环数最优化的图。
图11是表示第2实施方式的变形例的蚀刻处理结果的一例的图。
具体实施方式
以下，对于用于实施本发明的方式，参照附图进行说明。需要说明的是，本说明书和附图中，对于实质上相同的构成标记相同的符号，省略重复的说明。
[蚀刻处理装置的总体构成]
首先，对于本发明的一实施方式的蚀刻处理装置1，参照图1进行说明。图1表示本实施方式的蚀刻处理装置1的纵截面的一例。本实施方式的蚀刻处理装置1是指，在腔室10内相对配置有载置台20和气体喷头25的平行平板型的等离子体处理装置(电容耦合型等离子体处理装置)。载置台20具有保持半导体晶圆(以下，简称为“晶圆W”。)的功能，并且作为下部电极起作用。气体喷头25具有对腔室10内喷淋状地供给气体的功能，并且作为上部电极起作用。
腔室10例如由表面经过铝阳极化处理(阳极氧化处理)的铝形成，是圆筒形。腔室10被电接地。载置台20被设置于腔室10的底部、载置晶圆W。晶圆W是作为蚀刻对象的基板的一例，对于晶圆W，在氧化硅膜和氮化硅膜上形成有掩膜。
载置台20由例如铝(Al)、钛(Ti)、碳化硅(SiC)等形成。在载置台20的上面，设有用于静电吸附晶圆的静电卡盘106。静电卡盘106成为在绝缘体106b之间夹设有卡盘电极106a的结构。
卡盘电极106a与直流电压源112连接，由直流电压源112对卡盘电极106a供给直流电流。由此，晶圆W通过库仑力被吸附于静电卡盘106。
载置台20被支撑体104支撑。在支撑体104的内部形成有制冷剂流路104a。制冷剂流路104a与制冷剂入口配管104b和制冷剂出口配管104c连接。由冷却器107输出的例如冷却水、盐水等冷却介质在制冷剂入口配管104b、制冷剂流路104a和制冷剂出口配管104c中循环。由此，载置台20和静电卡盘106被冷却。
导热气体供给源85通过气体供给线路130对静电卡盘106上的晶圆W的背面供给氦气(He)、氩气(Ar)等导热气体。通过所述构成利用制冷剂流路104a中循环的冷却介质和对晶圆W的背面供给的导热气体，对静电卡盘106进行温度控制。其结果，可以将晶圆控制在规定的温度。
载置台20与供给双频叠加电力的电力供给装置30连接。电力供给装置30具有：供给第1频率的第1高频电力(用于产生等离子体的高频电力HF)的第1高频电源32；和供给低于第1频率的第2频率的第2高频电力(偏压用高频电力LF)的第2高频电源34。第1高频电源32通过第1匹配器33与载置台20进行电连接。第2高频电源34通过第2匹配器35与载置台20进行电连接。第1高频电源32对载置台20施加例如40MHz的等离子体激发用的高频电力HF。第2高频电源34对载置台20施加例如0.3MHz的偏压用高频电力LF。需要说明的是，本实施方式中，高频电力HF可以对载置台20施加，也可以对气体喷头25施加。
第1匹配器33使第1高频电源32的内部(或输出)阻抗与负载阻抗相匹配。第2匹配器35使第2高频电源34的内部(或输出)阻抗与负载阻抗相匹配。第1匹配器33起到在腔室10内生成等离子体时使第1高频电源32的内部阻抗与负载阻抗表观上一致的作用。第2匹配器35起到在腔室10内生成等离子体时使第2高频电源34的内部阻抗与负载阻抗表观上一致的作用。
气体喷头25以隔着覆盖其周缘部的屏蔽环40且闭塞腔室10顶部的开口的方式安装。如图1所示，气体喷头25也可以电接地。另外，也可以连接可变直流电源而对气体喷头25施加规定的直流(DC)电压。
气体喷头25形成有用于导入气体的气体导入口45。气体喷头25的内部设置有由气体导入口45分支的中心侧的扩散室50a和边缘侧的扩散室50b。由气体供给源15输出的气体通过气体导入口45被供给至扩散室50a、50b，被扩散至各个扩散室50a、50b，由多个气体供给孔55向载置台20导入。
在腔室10的底面形成有排气口60，通过与排气口60连接的排气装置65，腔室10内被排气。由此，能够将腔室10内维持规定的真空度。腔室10的侧壁设置有闸阀G。通过闸阀G的开闭由腔室10进行晶圆W的输入和输出。
蚀刻处理装置1设置有控制装置整体动作的控制部100。控制部100具有CPU(中央处理单元，Central Processing Unit)105、ROM(只读存储器，Read Only Memory)110和RAM(随机存储器，Random Access Memory)115。CPU105根据收纳于这些存储区域的各种制程来实施后述的蚀刻处理和除电处理等所希望的处理。制程中记载了作为对应于工艺条件的装置的控制信息即：工艺时间、压力(气体的排气)、高频电力、电压、各种气体流量、腔室内温度(上部电极温度、腔室的侧壁温度、静电卡盘温度等)、冷却器107的温度等。需要说明的是，这些程序、表示处理条件的制程也可以存储于硬盘、半导体存储器中。另外，制程也可以以容纳于CD-ROM、DVD等可移动的能够通过计算机读取的存储介质的状态设置于存储区域的规定位置。
蚀刻处理时，闸阀G的开闭被控制，晶圆W被输入至腔室10而载置于载置台20。通过由直流电压源112对卡盘电极106a供给直流电流，晶圆W通过库仑力被吸附、保持于静电卡盘106。
接着，蚀刻用的气体、等离子体激发用高频电力HF和偏压用高频电力LF被供给至腔室10内而生成等离子体。通过生成的等离子体对晶圆W实施等离子体蚀刻处理。
蚀刻处理之后，由直流电压源112对卡盘电极106a施加与晶圆W的吸附时正负相反的直流电压HV而对晶圆W的电荷进行除电，从而由静电卡盘106将晶圆W剥离。控制闸阀G的开闭，晶圆W由腔室10被输出。
＜第1实施方式＞
[蚀刻处理]
利用含氢气体和含氟气体的等离子体对氧化硅膜(SiO2)和氮化硅膜(SiN)的蚀刻对象膜进行蚀刻时，具有同时对一个蚀刻对象膜和结构不同于该膜的其他蚀刻对象膜进行蚀刻的工序。
例如，在3D NAND闪存等三维层叠半导体存储器的制造中，对将氧化硅膜与氮化硅膜层叠而成的层叠膜以及氧化硅膜的单层膜同时或并行实施高长径比的蚀刻。
图2的(a)的左侧表示将氧化硅膜和氮化硅膜交替地多层层叠的层叠膜12蚀刻成形成于ACL(非晶碳膜)的掩膜11的孔的图案的结果的一例。对层叠膜12进行蚀刻的工序是第1蚀刻的一例，以下，也称为层叠膜蚀刻。
图2的(a)的右侧表示将氧化硅膜的单层膜13蚀刻成形成于ACL的掩膜11的孔的图案的结果的一例。对单层膜13进行蚀刻的工序为第2蚀刻的一例，以下，也称为单层膜蚀刻。其中，第1和第2蚀刻对象膜不限于此，例如，只要第1蚀刻和第2蚀刻的蚀刻对象膜是结构不同的含硅膜即可。
得到图2的结果时的层叠膜蚀刻和单层膜蚀刻的工艺条件如下。
·下部电极(载置台)的温度 0℃
·气体 CF4(四氟化碳)、氢气(H2)
如图2的(b)所示，进行规定时间的层叠膜蚀刻和单层膜蚀刻的结果，各膜中形成的孔的深度(Depth)差为446nm，蚀刻速率(E/R)的差为297nm/分钟。
这样，为与层叠膜蚀刻和单层膜蚀刻的蚀刻速率倍数相近的差时，对层叠膜12和单层膜13同时进行加工或者并行进行加工时的时间变长，生产率变差。与此相对，不降低蚀刻速率而能够将层叠膜12与单层膜13的蚀刻速率控制在1：1或接近于1:1时的比率时，则能够改善生产率。
此处，本发明的第1实施方式所述的蚀刻处理方法中，如图3的(1)所示，下部电极能够控制在极低温的温度。图3的(a)表示下部电极的温度为0℃(低温)时，使用由CF4气体和氢气生成的等离子体时的蚀刻结果的一例。与此相对，图3的(b)表示下部电极的温度为-60℃时使用由CF4气体和氢气生成的等离子体时的蚀刻结果的一例。由此可知，通过将下部电极的温度由低温变更为极低温，层叠膜12的蚀刻速率成为约2倍。与此相对，单层膜13的蚀刻速率为1.3倍左右。
即，将下部电极控制在极低温时，层叠膜12与单层膜13的蚀刻速率均变高，特别是层叠膜12的蚀刻速率大幅地上升，因此层叠膜12与单层膜13的蚀刻速率的差变得更大。
图4中示意地示出在以下的工艺条件下，将下部电极由低温控制在极低温时的蚀刻结果。
层叠膜蚀刻和单层膜蚀刻的工艺条件如下。
·下部电极的温度 0℃(低温：图4的(a))→-60℃(极低温：图4的(b))
·气体 CF4、H2、HBr(溴化氢)、NF3(三氟化氮)、CH2F2(二氟甲烷)、CH4(甲烷)
由此可知，如图4的中央的曲线图所示，在-30℃以下的极低温下，下部电极的温度越下降，则层叠膜12与单层膜13的蚀刻速率变得越高。另外，可知层叠膜12的蚀刻速率高于单层膜13的蚀刻速率，特别是在-30℃以下的极低温下，层叠膜12的蚀刻速率比单层膜13的蚀刻速率的上升率高。由以上可知，仅仅将下部电极的温度控制在极低温时，难以解决层叠膜12与单层膜13的蚀刻速率的差变大。
此处，本实施方式所述的蚀刻处理方法中，进一步如图3的(2)所示，将偏压用高频电力LF最优化以及将供给的气体体系最优化。由此，如图3的(c)所示，特别是能够使单层膜13的蚀刻速率大幅地上升，能够将层叠膜12与单层膜13的蚀刻速率控制在几乎1：1。其结果，能够缩短蚀刻处理时间并且提高生产率。
图5中表示在以下的工艺条件中，进行偏压用高频电力LF的最优化与气体体系的最优化时的蚀刻结果的一例。
层叠膜蚀刻和单层膜蚀刻中的高频电力LF和气体体系的最优化前和最优化后的工艺条件如下。
LF和气体体系的最优化前(图5的(a))
·下部电极的温度 -60℃
·气体 CF4、H2、HBr、NF3、CH2F2、CH4
·LF 连续波
LF和气体体系的最优化后(图5的(b))
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 脉冲波 频率0.3kHz 占空比75％
其中，高频电力LF的频率和占空比不限于此。
由此，可知如图5的中央的曲线图所示，在-30℃以下的极低温下，高频电力LF的有效值为2000W～3000W时，层叠膜12与单层膜13的蚀刻速率几乎成为1：1。
由此，根据本实施方式的蚀刻处理方法，将下部电极的温度控制在极低温，并且施加有效值为2000W～3500W的LF的脉冲波。由此，能够不降低蚀刻速率而将层叠膜12与单层膜13的蚀刻速率控制在1：1或接近1：1，由此能够提高生产率。
需要说明的是，本实施方式中，极低温被定义为-30℃以下的温度。本实施方式所述的下部电极优选控制在-30℃～-100℃，更优选控制在-30℃～-60℃范围的极低温。由此，能够使层叠膜12与单层膜13的蚀刻速率更接近1：1，能够进一步提高生产率。
需要说明的是，第1实施方式中所述的蚀刻处理方法中，偏压用高频电力LF被控制在2000W～3500W。即，第1实施方式中，偏压用高频电力LF的有效值为2000W～3500W时，将晶圆W的面积设为3.14cm2时，对下部电极施加的每单位面积的偏压用高频电力LF被控制在2.8W/cm2～5.0W/cm2。
图6中示出在以下的工艺条件时，将下部电极的温度控制在0℃(图6的(a))、-30℃(图6的(b))、-60℃(图6的(c))时的蚀刻结果的一例。需要说明的是，本工艺中，对于偏压用高频电力LF，没有实现本实施方式的最优化。
工艺条件
·气体 CF4、H2、HBr、NF3、CH2F2、CH4
由此可知，相对于图6的(a)的0℃的低温，图6的(b)的-30℃和图6的(c)的-60℃极低温时的层叠膜12和单层膜13的蚀刻速率高。但是，层叠膜12比单层膜13的蚀刻速率高，因此成为层叠膜12与单层膜13的蚀刻速率的比远离1：1的结果。
图7中示出在以下的工艺条件时，将偏压用高频电力LF的有效值控制在2000W(图7的(a))、3000W(图7的(b))、4000W(图7的(c))时的蚀刻结果的一例。工艺条件为以下。
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 脉冲波 频率0.3kHz
图7的(a)中，由于为LF3000W、占空比66％，因此高频电力LF的有效值为约2000W。另外，图7的(b)中，由于为LF4000W、占空比75％，因此高频电力LF的有效值为约3000W。图7的(c)中，由于为LF5500W、占空比73％，因此高频电力LF的有效值为约4000W。
由此可知，在-60℃的极低温下，由高频电力LF的高低导致蚀刻速率存在差异。即，图7的(c)中，高频电力LF的有效值高，因此单层膜13的蚀刻速率降低，成为层叠膜12与单层膜13的蚀刻速率难以接近1：1的结果。由此，可知为了使层叠膜12与单层膜13的蚀刻速率接近1：1，优选以高频电力LF的有效值成为2000W～3500W的方式进行控制。
如以上说明，根据第1实施方式的蚀刻处理方法，在-30℃以下的极低温环境下，使用H2气体和CF4气体的等离子体对氧化硅膜与氮化硅膜的层叠膜12以及氧化硅膜的单层膜13进行蚀刻。此时，对偏压用高频电力LF的条件进行最优化。由此，能够维持蚀刻速率并且缩短加工时间，其结果，能够提高生产率。通过第1实施方式的蚀刻处理方法，能够在蚀刻对象膜形成40以上长径比的孔、槽。
以上的说明中，作为本实施方式的蚀刻处理方法中使用的气体种，选择H2气体和CF4气体，但并不限于此。本实施方式中所述的蚀刻处理方法所使用的气体，例如，可以代替CF4气体而使用CHF3(三氟甲烷)气体、NF3气体。CF4气体、CHF3气体、NF3气体为含氟气体的一例。另外，H2气是含氢气体的一例。由此，能够维持蚀刻速率并且使层叠膜12与单层膜13的蚀刻速率接近1：1，能够缩短加工时间而提高生产率。需要说明的是，层叠膜12与单层膜13的蚀刻速率成为1：1或者接近1：1是指层叠膜12与单层膜13的蚀刻速率的差满足±20％以内的情况。例如，只要将层叠膜12的蚀刻速率设为1时，单层膜13的蚀刻速率为0.8～1.2的范围的值，则层叠膜12与单层膜13的蚀刻速率为1：1或者接近1：1，因此能够达到本实施方式的效果。
＜第2实施方式＞
[蚀刻处理]
第1实施方式中，对于维持蚀刻速率并且缩短蚀刻对象膜的加工时间的蚀刻处理方法进行说明。与此相对，在进一步提高氧化硅膜的单层膜13的蚀刻速率而需要提高生产率时，产生所蚀刻的孔的前端扭曲的现象(以下，称为“扭曲(Twisting)”。)，蚀刻形状变差。
例如，图8的(a)中，示出了在单层膜13的蚀刻速率变高的工艺条件(以下，也称为“第1工艺条件”。)下进行蚀刻时的结果。图8的(b)中，示出了在层叠膜12的蚀刻速率变高的工艺条件(以下，也称为“第2工艺条件”。)下进行蚀刻时的结果。各工艺条件如下。
1.第1工艺条件(单层膜的蚀刻速率变高的条件：图8的(a))
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比35％
·蚀刻时间90秒
2.第2工艺条件(层叠膜的蚀刻速率变高的条件：图8的(b))
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比75％
·蚀刻时间 90秒
第1工艺条件与第2工艺条件下，具有不同的占空比方面不同，除此以外的条件相同。由此，利用第1工艺条件的第1蚀刻中，如图8的(a)所示，单层膜13的蚀刻速率比层叠膜12的蚀刻速率高。另外，第1蚀刻中产生扭曲。
另一方面，利用第2工艺条件的第2蚀刻中，如图8的(b)所示，层叠膜12的蚀刻速率高于单层膜13的蚀刻速率。另外，第2蚀刻中没有产生扭曲。
即，可知偏压用高频电力LF的有效值越低，单层膜13的蚀刻速率比层叠膜12变得越高，但变得容易产生扭曲。更详细而言，第1工艺条件中，如图9的(a)所示，是单层膜13的蚀刻速率比层叠膜12变高的条件、并且是容易产生扭曲的条件。另一方面，第2工艺条件中，如图9的(b)所示，是层叠膜12的蚀刻速率比单层膜13变高的条件、并且是不易产生扭曲的条件。
因此，第2实施方式的蚀刻处理方法中，如图9的(c)所示，交替地进行第1工艺条件中第1蚀刻的步骤(以下，称为“第1步骤”。)、和第2工艺条件中的第2蚀刻步骤(以下，称为“第2步骤”。)。第1步骤是在第1工艺条件下同时进行或并行层叠膜12和单层膜13的蚀刻的步骤。第2步骤是在第2工艺条件下同时进行或并行层叠膜12和单层膜13的蚀刻的步骤。以下，也将第1工艺条件中的第1步骤和第2工艺条件中的第2步骤重复规定次数而进行层叠膜12和单层膜13的蚀刻的工艺称为“循环蚀刻”。图8的(c)中示出循环蚀刻的结果的一例。图8的(c)的循环蚀刻的工艺条件如下。
1.第1工艺条件(第1步骤)
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比35％
·蚀刻时间 45秒
2.第2工艺条件(第2步骤)
·下部电极的温度-60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比75％
·蚀刻时间 45秒
由此，能够提高蚀刻速率并且解消层叠膜12和单层膜13中形成的孔的扭曲。结果，能够进一步提高生产率。另外，蚀刻对象膜能够形成40以上长径比的孔、槽。
(循环数的最优化)
接着，对于第2实施方式的蚀刻处理方法中的循环数的最优化，一边参照图10一边进行说明。图10的(a)～图10的(c)的工艺条件是在第1步骤和第2步骤中如上述所示的条件。不同点在于，将第1步骤和第2步骤的实施作为1循环，改变循环数与各步骤的蚀刻时间这点。详细而言，图10的(a)中，循环数为1次，第1步骤和第2步骤的蚀刻时间分别为45秒。图10的(b)中，循环数为3次，第1步骤和第2步骤的蚀刻时间分别为15秒。图10的(c)中，循环数为9次，第1步骤和第2步骤的蚀刻时间分别为5秒。图10的(a)～图10的(c)的工艺条件中，总蚀刻时间是相同的。
由此，如图10的(d-1)～图10的(d-3)所示，越是缩短1次的蚀刻时间而增加循环数，蚀刻的孔的前端的形状变得越垂直，扭曲越被解消。结果，通过本实施方式的蚀刻方法，与第1实施方式同样地，能够通过控制偏压用高频电力LF来控制层叠膜12与单层膜13的蚀刻速率，能够使两膜的蚀刻速率相同或接近1：1。除此之外，通过缩短利用第1工艺条件的第1步骤和利用第2工艺条件的第2步骤的蚀刻时间并且增加循环数，能够解消蚀刻的孔的扭曲。
(变形例)
接着，对于第2实施方式的变形例中的蚀刻处理方法，一边参照图11一边进行说明。变形例所述的循环蚀刻的工艺条件如下。
1.第1工艺条件：单层膜的蚀刻速率变高的条件(图11的(a))
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比50％
·蚀刻时间 90秒
2.第2工艺条件：层叠膜的蚀刻速率变高的条件(图11的(b))
·下部电极的温度 -60℃
·气体 CF4、H2、HBr、CH2F2、NF3、CH4
·LF 4000W 连续波(没有脉冲)
·蚀刻时间 90秒
第2实施方式与其变形例的第1工艺条件的差异在于气体种类和有无LF的脉冲。详细而言，第2工艺条件下在第2实施方式中，使用H2气体和CF4气体，与此相对，变形例中使用CF4、H2、HBr、CH2F2、NF3、CH4的6种气体。还有一点，在第2工艺条件下第2实施方式中，高频电力LF为脉冲波，与此相对，变形例中高频电力LF不是脉冲波。
由此，利用第1工艺条件的蚀刻中，如图11的(a)所示，单层膜13的蚀刻速率高于层叠膜12的蚀刻速率。然而，第1工艺条件中，在单层膜13所形成的孔的前端附近产生了扭曲。
另一方面，利用第2工艺条件的蚀刻中，如图11的(b)所示，层叠膜12的蚀刻速率高于单层膜13的蚀刻速率。另外，第2工艺条件中没有产生扭曲。
因此，第2实施方式的变形例的蚀刻处理方法如图11的(c)所示，实施循环蚀刻，所述循环蚀刻交替地重复利用变形例的第1工艺条件进行蚀刻的第1步骤、和利用变形例的第2工艺条件进行蚀刻的第2步骤。循环蚀刻的工艺条件如下。
1.第1步骤(第1工艺条件)
·下部电极的温度 -60℃
·气体 CF4、H2
·LF 4000W 脉冲波 频率0.3kHz 占空比50％
·蚀刻时间 15秒
2.第2步骤(第2工艺条件)
·下部电极的温度 -60℃
·气体 CF4、H2、HBr、CH2F2、NF3、CH4
·LF 4000W 连续波(没有脉冲)
·蚀刻时间 15秒
图11的(c)中，循环数为3次。由此，能够提高蚀刻速率并且解消孔的扭曲。结果，能够进一步提高生产率。另外，可以使蚀刻对象膜形成40以上长径比的孔、槽。
需要说明的是，第2实施方式及其变形例所述的蚀刻处理方法中，1次的蚀刻时间短且循环数多者得到更好的结果。可以认为这是因为，在第1工艺条件的第1步骤中扭曲产生之前，切换成第2工艺条件的第2步骤而重复进行蚀刻，由此能够抑制第1步骤中扭曲产生。其中，循环数可以为2以上。
需要说明的是，第2实施方式中所述的蚀刻处理方法中，偏压用高频电力LF被控制在1000W～4000W。即，对下部电极施加的每单位面积的偏压用高频电力LF被控制在1.4W/cm2～5.7W/cm2。另外，层叠膜12与单层膜13的蚀刻速率的差优选控制在±20％以内。
如以上说明那样，通过第1实施方式、第2实施方式及其变形例所述的蚀刻处理方法，能够缩短对不同种类的蚀刻对象膜进行蚀刻时的加工时间、提高生产率。特别是，第2实施方式及其变形例中，通过循环蚀刻能够维持蚀刻速率并且解消孔的扭曲。
以上，通过上述实施方式对蚀刻处理方法进行了说明，但本发明所述的蚀刻处理方法不限定于上述实施方式，可以在本发明的范围内进行各种变形和改良。上述多个实施方式中记载的事项，可以在不矛盾的范围内进行组合。
例如，本发明的蚀刻处理方法不仅适用于电容耦合型等离子体(CCP:Capacitively Coupled Plasma)装置，也可以适用于其他的蚀刻处理装置。作为其他的蚀刻处理装置，也可以是电感耦合型等离子体装置(ICP:Inductively Coupled Plasma)、使用了径向线缝隙天线(Radial Line Slot Antenna)的等离子体处理装置、螺旋波激发型等离子体(HWP：Helicon Wave Plasma)装置、电子回旋共振等离子体(ECR：ElectronCyclotron Resonance Plasma)装置等。
另外，通过本发明所述的蚀刻处理装置处理的基板不限定于晶圆，也可以为例如平板显示器(Flat Panel Display)用的大型基板、EL元件或太阳能电池用的基板。
附图标记说明
1：蚀刻处理装置
10：腔室
11：掩膜
12：单层膜
13：层叠膜
15：气体供给源
20：载置台
25：气体喷头
32：第1高频电源
34：第2高频电源
85：导热气体供给源
100：控制部
104a：制冷剂流路
106：静电卡盘
106a：卡盘电极
107：冷却器
112：直流电压源

Claims (10)

1.一种蚀刻方法，其为在内部具有下部电极的处理容器内对基板进行蚀刻的方法，
所述基板具有：由氧化硅膜形成的单层膜；和、将氧化硅膜与氮化硅膜层叠而得到的层叠膜，
所述方法具备：
将所述基板载置于所述下部电极的工序；
将所述下部电极设定为-30℃以下的工序；以及
在所述处理容器内，利用由含氢气体和含氟气体生成的等离子体对所述单层膜和所述层叠膜进行蚀刻的工序，
所述单层膜的蚀刻速率相对于所述层叠膜的蚀刻速率为0.8～1.2倍。
2.根据权利要求1所述的蚀刻方法，其中，所述含氢气体为氢气，所述含氟气体为四氟化碳气体。
3.根据权利要求1或2所述的蚀刻方法，其中，对所述下部电极施加脉冲波的偏压用高频电力。
4.根据权利要求1～3中任一项所述的蚀刻方法，其中，将对所述下部电极施加的偏压用高频电力控制在2.8W/cm2～5.0W/cm2。
5.一种蚀刻方法，
其为在内部具有下部电极的处理容器内对基板进行蚀刻的方法，
所述基板具有：由氧化硅膜形成的单层膜；和、将氧化硅膜与氮化硅膜层叠而得到的层叠膜，
所述方法具备：
将所述基板载置于所述下部电极的工序；
将所述下部电极设定为-30℃以下的工序；以及
在所述处理容器内，利用由含氢气体和含氟气体生成的等离子体对所述单层膜和所述层叠膜进行蚀刻的工序，
在对所述单层膜和所述层叠膜进行蚀刻的工序中，
对所述下部电极施加的偏压用高频电力为1.4W/cm2～5.7W/cm2，
重复多次第1步骤和第2步骤，其中，所述第1步骤在所述单层膜的蚀刻速率高于所述层叠膜的第1工艺条件下进行蚀刻；所述第2步骤在所述层叠膜的蚀刻速率高于所述单层膜的第2工艺条件下进行蚀刻，
所述第1工艺条件的偏压用高频电力与所述第2工艺条件的偏压用高频电力具有不同的占空比。
6.根据权利要求5所述的蚀刻方法，其中，所述单层膜的蚀刻速率相对于所述层叠膜的蚀刻速率为0.8～1.2倍。
7.根据权利要求5或6所述的蚀刻方法，其中，在所述第1工艺条件下进行蚀刻的第1步骤中所控制的偏压用高频电力的占空比小于在所述第2工艺条件下进行蚀刻的第2步骤中所控制的偏压用高频电力的占空比。
8.根据权利要求5～7中任一项所述的蚀刻方法，其中，在所述第2工艺条件中，代替含氢气体和含氟气体，由H2、HBr、CH2F2、NF3、CH4和CF4的混合气体生成等离子体。
9.根据权利要求1～8中任一项所述的蚀刻方法，其中，将所述下部电极的温度设定为-30℃～-100℃，同时进行或者并行进行所述单层膜和所述层叠膜的蚀刻。
10.根据权利要求1～9中任一项所述的蚀刻方法，其中，所述下部电极由钛形成。
CN201910508471.6A 2015-04-22 2016-04-21 蚀刻方法 Active CN110246760B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015087900A JP6498022B2 (ja) 2015-04-22 2015-04-22 エッチング処理方法
JP2015-087900 2015-04-22
CN201610252496.0A CN106067418B (zh) 2015-04-22 2016-04-21 蚀刻处理方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610252496.0A Division CN106067418B (zh) 2015-04-22 2016-04-21 蚀刻处理方法

Publications (2)

Publication Number Publication Date
CN110246760A true CN110246760A (zh) 2019-09-17
CN110246760B CN110246760B (zh) 2023-02-17

Family

ID=55806203

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910508471.6A Active CN110246760B (zh) 2015-04-22 2016-04-21 蚀刻方法
CN201610252496.0A Active CN106067418B (zh) 2015-04-22 2016-04-21 蚀刻处理方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610252496.0A Active CN106067418B (zh) 2015-04-22 2016-04-21 蚀刻处理方法

Country Status (5)

Country Link
US (1) US9666446B2 (zh)
EP (2) EP3621102A1 (zh)
JP (1) JP6498022B2 (zh)
KR (1) KR102035890B1 (zh)
CN (2) CN110246760B (zh)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6498152B2 (ja) * 2015-12-18 2019-04-10 東京エレクトロン株式会社 エッチング方法
US9997374B2 (en) 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6385915B2 (ja) * 2015-12-22 2018-09-05 東京エレクトロン株式会社 エッチング方法
JP6568822B2 (ja) * 2016-05-16 2019-08-28 東京エレクトロン株式会社 エッチング方法
KR102356741B1 (ko) 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
JP7344867B2 (ja) * 2017-08-04 2023-09-14 ラム リサーチ コーポレーション 水平表面上におけるＳｉＮの選択的堆積
JP6945388B2 (ja) * 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP6883495B2 (ja) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
US10811267B2 (en) 2017-12-21 2020-10-20 Micron Technology, Inc. Methods of processing semiconductor device structures and related systems
JP7158252B2 (ja) * 2018-02-15 2022-10-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP7018801B2 (ja) 2018-03-29 2022-02-14 東京エレクトロン株式会社 プラズマ処理装置、及び被処理体の搬送方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
JP7325224B2 (ja) 2018-06-04 2023-08-14 東京エレクトロン株式会社 エッチング処理方法およびエッチング処理装置
CN111066129B (zh) 2018-06-04 2024-04-05 东京毅力科创株式会社 蚀刻处理方法和蚀刻处理装置
JP7204348B2 (ja) * 2018-06-08 2023-01-16 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR102554014B1 (ko) * 2018-06-15 2023-07-11 삼성전자주식회사 저온 식각 방법 및 플라즈마 식각 장치
CN116387129A (zh) * 2018-06-22 2023-07-04 东京毅力科创株式会社 等离子体处理装置、等离子体处理方法和存储介质
US10720337B2 (en) * 2018-07-20 2020-07-21 Asm Ip Holding B.V. Pre-cleaning for etching of dielectric materials
US10720334B2 (en) 2018-07-20 2020-07-21 Asm Ip Holding B.V. Selective cyclic dry etching process of dielectric materials using plasma modification
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
WO2020154310A1 (en) 2019-01-22 2020-07-30 Applied Materials, Inc. Feedback loop for controlling a pulsed voltage waveform
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
JP7190940B2 (ja) 2019-03-01 2022-12-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7277225B2 (ja) 2019-04-08 2023-05-18 東京エレクトロン株式会社 エッチング方法、及び、プラズマ処理装置
EP3909069A4 (en) 2019-06-28 2022-06-01 Yangtze Memory Technologies Co., Ltd. METHOD OF SEMICONDUCTOR DEVICE MANUFACTURE
JP7372073B2 (ja) 2019-08-02 2023-10-31 東京エレクトロン株式会社 基板処理方法、基板処理装置及びクリーニング装置
JP7390134B2 (ja) * 2019-08-28 2023-12-01 東京エレクトロン株式会社 エッチング処理方法およびエッチング処理装置
JP2021174872A (ja) 2020-04-24 2021-11-01 東京エレクトロン株式会社 配管システム及び処理装置
US11087989B1 (en) 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases
JP2022021226A (ja) 2020-07-21 2022-02-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11462389B2 (en) 2020-07-31 2022-10-04 Applied Materials, Inc. Pulsed-voltage hardware assembly for use in a plasma processing system
TW202209480A (zh) * 2020-08-17 2022-03-01 日商東京威力科創股份有限公司 蝕刻方法及蝕刻裝置
JP7534046B2 (ja) 2020-08-19 2024-08-14 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
JP7565763B2 (ja) 2020-11-17 2024-10-11 東京エレクトロン株式会社 基板処理方法および基板処理システム
JP2022101060A (ja) 2020-12-24 2022-07-06 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US20220399185A1 (en) 2021-06-09 2022-12-15 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US12106938B2 (en) 2021-09-14 2024-10-01 Applied Materials, Inc. Distortion current mitigation in a radio frequency plasma processing chamber
JP2023082809A (ja) * 2021-12-03 2023-06-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
WO2023224950A1 (en) * 2022-05-19 2023-11-23 Lam Research Corporation Hardmask for high aspect ratio dielectric etch at cryo and elevated temperatures
WO2023235188A1 (en) * 2022-06-02 2023-12-07 Lam Research Corporation Reduced temperature etching of doped silicon oxide
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US12111341B2 (en) 2022-10-05 2024-10-08 Applied Materials, Inc. In-situ electric field detection method and apparatus

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115231A (ja) * 1983-11-28 1985-06-21 Hitachi Ltd 平行平板形ドライエッチング装置
JPH05160077A (ja) * 1991-12-05 1993-06-25 Sharp Corp プラズマエッチング方法
CN101093796A (zh) * 2002-06-27 2007-12-26 东京毅力科创株式会社 等离子体处理方法
CN101110361A (zh) * 2006-07-19 2008-01-23 东京毅力科创株式会社 等离子体蚀刻方法及计算机可读取的存储介质
CN102683196A (zh) * 2011-03-14 2012-09-19 东京毅力科创株式会社 蚀刻方法、蚀刻装置及计算机可读存储介质
US20140024221A1 (en) * 2012-07-20 2014-01-23 Tokyo Electron Limited Etching method
CN104347521A (zh) * 2013-07-31 2015-02-11 东京毅力科创株式会社 半导体器件的制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772346A (en) 1980-10-24 1982-05-06 Toshiba Corp Manufacture of semiconductor device
JPH07104927B2 (ja) 1985-08-30 1995-11-13 キヤノン株式会社 画像処理装置
US5279705A (en) * 1990-11-28 1994-01-18 Dainippon Screen Mfg. Co., Ltd. Gaseous process for selectively removing silicon nitride film
JP3179872B2 (ja) * 1991-12-19 2001-06-25 東京エレクトロン株式会社 エッチング方法
JPH0722393A (ja) 1993-06-23 1995-01-24 Toshiba Corp ドライエッチング装置及びドライエッチング方法
JPH0722149A (ja) 1993-06-28 1995-01-24 Yazaki Corp 電線の接続装置及び接続方法
JP2956524B2 (ja) 1995-04-24 1999-10-04 日本電気株式会社 エッチング方法
JP3524763B2 (ja) * 1998-05-12 2004-05-10 株式会社日立製作所 エッチング方法
US7432207B2 (en) * 2001-08-31 2008-10-07 Tokyo Electron Limited Method for etching object to be processed
JP2010205967A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US9384992B2 (en) * 2012-02-09 2016-07-05 Tokyo Electron Limited Plasma processing method
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6154820B2 (ja) * 2012-11-01 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6140575B2 (ja) * 2013-08-26 2017-05-31 東京エレクトロン株式会社 半導体装置の製造方法
JP6423643B2 (ja) * 2014-08-08 2018-11-14 東京エレクトロン株式会社 多層膜をエッチングする方法
US9728422B2 (en) * 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
JP6339963B2 (ja) * 2015-04-06 2018-06-06 東京エレクトロン株式会社 エッチング方法
US9613824B2 (en) * 2015-05-14 2017-04-04 Tokyo Electron Limited Etching method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115231A (ja) * 1983-11-28 1985-06-21 Hitachi Ltd 平行平板形ドライエッチング装置
JPH05160077A (ja) * 1991-12-05 1993-06-25 Sharp Corp プラズマエッチング方法
CN101093796A (zh) * 2002-06-27 2007-12-26 东京毅力科创株式会社 等离子体处理方法
CN101110361A (zh) * 2006-07-19 2008-01-23 东京毅力科创株式会社 等离子体蚀刻方法及计算机可读取的存储介质
CN102683196A (zh) * 2011-03-14 2012-09-19 东京毅力科创株式会社 蚀刻方法、蚀刻装置及计算机可读存储介质
US20140024221A1 (en) * 2012-07-20 2014-01-23 Tokyo Electron Limited Etching method
CN104347521A (zh) * 2013-07-31 2015-02-11 东京毅力科创株式会社 半导体器件的制造方法

Also Published As

Publication number Publication date
KR102035890B1 (ko) 2019-10-23
JP2016207840A (ja) 2016-12-08
KR20160125896A (ko) 2016-11-01
CN110246760B (zh) 2023-02-17
JP6498022B2 (ja) 2019-04-10
US9666446B2 (en) 2017-05-30
CN106067418A (zh) 2016-11-02
EP3086359B1 (en) 2019-09-11
CN106067418B (zh) 2019-07-05
EP3621102A1 (en) 2020-03-11
EP3086359A1 (en) 2016-10-26
US20160314986A1 (en) 2016-10-27

Similar Documents

Publication Publication Date Title
CN106067418B (zh) 蚀刻处理方法
US10707090B2 (en) Plasma etching method
TWI731101B (zh) 蝕刻處理方法
US10381237B2 (en) Etching method
KR102121640B1 (ko) 에칭 방법
KR102436237B1 (ko) 에칭 방법 및 에칭 장치
CN105742148B (zh) 蚀刻处理方法和蚀刻处理装置
TWI746566B (zh) 蝕刻處理方法
TWI723096B (zh) 蝕刻方法
TWI685014B (zh) 蝕刻方法及蝕刻裝置
CN109755123A (zh) 等离子体蚀刻方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant