KR101925957B1 - 기판 캐리어를 이용한 하이브리드 레이저 및 플라즈마 에칭 웨이퍼 다이싱 - Google Patents

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사라브지트 싱흐
브래드 이튼
아제이 쿠마르
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제임스 엠. 홀든
매드하바 라오 얄라만칠리
토드 제이. 이간
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 반도체 웨이퍼는 기판 캐리어에 의해 지지된다. 이후, 상기 마스크를 레이저 스크라이빙 프로세스에 의해 패터닝하여, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 기판 캐리어에 의해 지지되는 동안, 집적 회로들을 싱귤레이트(singulate)하기 위해, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼가 에칭된다.

Description

기판 캐리어를 이용한 하이브리드 레이저 및 플라즈마 에칭 웨이퍼 다이싱{HYBRID LASER AND PLASMA ETCH WAFER DICING USING SUBSTRATE CARRIER}
본 발명의 실시예들은 반도체 프로세싱 분야에 관한 것이고 그리고, 특히, 반도체 웨이퍼들을 다이싱하는 방법들에 관한 것이며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 이루어진 웨이퍼(또한 기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 반도체성, 전도성 또는 절연성의 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 이용된다. 이러한 재료들은, 집적 회로들을 형성하기 위해 다양한 주지의(well-known) 프로세스들을 이용하여 도핑되고, 증착되고 그리고 에칭된다. 각각의 웨이퍼를 프로세싱하여, 다이스(dice)로서 알려져있는, 집적 회로들을 포함하는 많은 수의 개별적인 영역들을 형성한다.
집적 회로 형성 프로세스 이후에, 웨이퍼는, 패키징을 위해 또는 보다 큰 회로들 내에서의 패키징되지 않은(unpackaged) 형태의 사용을 위해 개별적인 다이(die)를 서로로부터 분리하기 위해 "다이싱된다(diced)". 웨이퍼 다이싱을 위해 이용되는 2개의 주요 기술들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙을 이용하게 되면, 다이아몬드 선단형 스크라이브(diamond tipped scribe)가, 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러서 이동된다. 이러한 스크라이브 라인들은 다이스 사이의 공간들을 따라서 연장한다. 이러한 공간들은 일반적으로 "스트리트(street)들"로서 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라서 웨이퍼 표면 내에 얕은 스크래치(scratch)들을 형성한다. 예를 들어 롤러를 이용하여 압력을 인가하게 되면, 웨이퍼는 스크라이브 라인들을 따라서 분리된다. 웨이퍼 내의 파괴(breaks)는 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mils(천분의 1인치) 또는 그 미만인 웨이퍼들에 대해서 이용될 수 있다. 보다 두꺼운 웨이퍼들에 대해서는, 쏘잉이 다이싱을 위한 현재의 바람직한 방법이다.
쏘잉을 이용하게 되면, 높은 분당 회전수들로 회전하는 다이아몬드 선단형 톱(saw)이 웨이퍼 표면과 접촉하고 그리고 스트리트들을 따라서 웨이퍼를 쏘잉한다. 웨이퍼는 필름 프레임에 걸쳐서 연신된(stretched) 접착 필름(adhesive film)과 같은 지지 부재 상에 장착되며, 그리고 톱은 수직 및 수평 스트리트들 모두에 대해서 반복적으로 적용된다. 스크라이빙 또는 쏘잉에 대한 하나의 문제는, 다이스의 절단된 엣지들을 따라서 칩(chip)들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 또한, 균열(crack)들이 형성될 수 있고, 다이스의 엣지들로부터 기판 내로 전파(propagate)될 수 있고 그리고 집적 회로를 불능이 되게 할 수 있다. 칩핑(chipping) 및 균열은 특히 스크라이빙에 대해 문제가 되는데, 왜냐하면 정사각형 또는 직사각형 다이의 단지 하나의 측부(side) 만이 결정 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측부의 클리빙(cleaving)은 들쭉날쭉한(jagged) 분리 라인을 초래한다. 칩핑 및 균열 때문에, 집적 회로들에 대한 손상을 방지하기 위해서는 웨이퍼 상의 다이스 사이에 부가적인 간격이 요구되고, 예를 들어, 칩들 및 균열들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요건들의 결과로서, 표준 크기의 웨이퍼 상에 많은 다이스가 형성될 수 없으며 그리고, 그렇지 않으면 회로망(circuitry)을 위해 사용될 수 있는 웨이퍼 부지(real estate)가 낭비된다. 톱의 이용은 반도체 웨이퍼 상의 부지의 낭비를 악화시킨다. 톱의 블레이드(blade)는 두께가 대략 15 미크론이다. 따라서, 톱에 의해 만들어진 컷팅 주위의 균열 및 다른 손상이 집적 회로들을 손상시키지 않도록 보장하기 위해, 각각의 다이스의 회로망이 300 내지 500 미크론 만큼 종종 분리되어야 한다. 또한, 컷팅 후에, 쏘잉 프로세스로부터 초래된 입자들 및 다른 오염물질들을 제거하기 위해, 각각의 다이는 실질적인(substantial) 세정을 필요로 한다.
플라즈마 다이싱이 또한 이용되어 왔지만, 또한 한계들을 가질 수 있다. 예를 들어, 플라즈마 다이싱의 실시를 방해하는 하나의 한계는 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 실시 비용을 터무니없이 높일 수 있다. 플라즈마 다이싱의 실시를 아마도 방해할 수 있는 다른 한계는, 스트리트들을 따라서 다이싱함에 있어서 일반적으로 만나게 되는(encountered) 금속들(예를 들어, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량(throughput) 한계들을 생성할 수 있다는 것이다.
본 발명의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법들을 포함하고, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
일 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 반도체 웨이퍼는 기판 캐리어에 의해 지지된다. 이후, 상기 마스크를 레이저 스크라이빙 프로세스(laser scribing process)로 패터닝하여, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 기판 캐리어에 의해 지지되는 동안, 집적 회로들을 싱귤레이트(singulate)하기 위해, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼를 에칭한다.
일 예에서, 에칭 반응기(etch reactor)는 챔버, 챔버 위에 위치되는 유도 결합형 플라즈마(inductively coupled plasma, ICP) 소스, 및 기판 캐리어를 챔버로 그리고 챔버로부터 이송하기 위한 엔드 이펙터(end effector)를 포함한다.
일 실시예에서, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템은, 팩토리 인터페이스(factory interface), 및 팩토리 인터페이스와 커플링되며 그리고 레이저를 하우징하는 레이저 스크라이브 장치를 포함한다. 시스템은 또한 팩토리 인터페이스와 커플링된 플라즈마 에칭 반응기를 포함한다. 플라즈마 에칭 반응기는 챔버, 및 기판 캐리어를 챔버로 그리고 챔버로부터 이송하기 위한 엔드 이펙터를 포함한다.
도 1은 본 발명의 일 실시예에 따른, 다이싱될 반도체 웨이퍼의 상부도(top plan)를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 다이싱 마스크(dicing mask)가 상부에 형성되어 있는, 다이싱될 반도체 웨이퍼의 상부도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도이다.
도 4a는 본 발명의 일 실시예에 따른, 도 3의 흐름도의 동작(302)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 4b는 본 발명의 일 실시예에 따른, 도 3의 흐름도의 동작(304)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 4c는 본 발명의 일 실시예에 따른, 도 3의 흐름도의 동작(308)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 펄스 시간들(times)에 대비한(versus) 펨토초(femtosecond) 범위의 레이저 펄스를 이용하는 효과들을 도시한다.
도 6은 본 발명의 일 실시예에 따른, 최소 폭으로 제한될 수 있는 통상의 다이싱과 대비하여 더 좁은 스트리트들을 이용함으로써 달성되는 반도체 웨이퍼 상에서의 압축(compaction)을 도시한다.
도 7은 본 발명의 일 실시예에 따른, 그리드 정렬 접근법(grid alignment approach)들과 대비하여, 더 밀도 높은 패킹(packing) 및 그에 따라, 웨이퍼 마다 더 많은 다이를 허용하는 프리폼(freeform) 집적 회로 배열을 도시한다.
도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃(tool layout)의 블록도를 도시한다.
도 9는 본 발명의 일 실시예에 따른, 싱귤레이션 프로세스 동안 얇은 웨이퍼를 지지하는 데에 적합한 기판 캐리어의 평면도를 도시한다.
도 10a 및 10b는 본 발명의 일 실시예에 따른, 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판을 핸들링하기 위한 엔드 이펙터의 평면도 및 측면도를 각각 도시한다.
도 10c 및 10d는 본 발명의 일 실시예에 따른, 기판 캐리어(우측)를 지지하는 엔드 이펙터(좌측)의 평면도 및 측면도를 각각 도시한다.
도 11a 및 11b는 본 발명의 일 실시예에 따른, 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판을 핸들링하기 위한 캡춰 링(capture ring)의 평면도 및 측면도를 각각 도시한다.
도 11c 및 11d는 본 발명의 일 실시예에 따른, 기판 캐리어를 지지하는 엔드 이펙터를 수용하는 캡춰 링의 평면도 및 측면도를 각각 도시한다.
도 11e는 본 발명의 일 실시예에 따른, 에칭 챔버 내부의 캡춰 링과 엔드 이펙터 사이의 핸드 오프(hand-off)를 위한 모션 시퀀스(motion sequence)를 도시한다.
도 12a 및 12b는 본 발명의 일 실시예에 따른, 기판 캐리어와 함께 이용하기에 호환성이 있는 에칭 캐소드(etch cathode)의 평면도 및 측면도를 각각 도시한다.
도 12c 및 12d는 본 발명의 일 실시예에 따른, 조립된(assembled) 에칭 캐소드, 커버 링(cover ring), 및 캡춰 링의 평면도 및 측면도를 각각 도시한다.
도 12e는 본 발명의 일 실시예에 따른, 조립된 에칭 캐소드, 커버 링, 캡춰 링, 및 기판 캐리어(단지 프레임)의 평면도를 도시한다.
도 13a 및 13b는 본 발명의 일 실시예에 따른, 얇은 웨이퍼 또는 기판을 지지하는 기판 캐리어를 보호하기 위한 보호 플레이트(protective plate)의 평면도 및 측면도를 각각 도시한다.
도 13c 및 13d는 본 발명의 일 실시예에 따른, 조립된 에칭 캐소드, 커버 링, 캡춰 링, 기판 캐리어, 및 보호 플레이트의 평면도 및 측면도를 각각 도시한다.
도 14는 본 발명의 일 실시예에 따른 에칭 반응기의 횡단면도를 도시한다.
도 15는 본 발명의 일 실시예에 따른 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다. 하기의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 얇은 웨이퍼들을 위한 기판 캐리어들, 스크라이빙 및 플라즈마 에칭 조건들 및 재료 레짐(regime)들과 같은 많은 구체적인 상세사항들이 기술된다. 본 발명의 실시예들이 이러한 구체적인 상세사항들이 없이도 실행될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록, 집적 회로 제조와 같은, 주지의 양상들에 대해서는 상세하게 설명하지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 설명적인 표현들이며 그리고 반드시 규모(scale)대로 그려진 것이 아님을 이해해야 한다.
초기(initial) 레이저 스크라이브 및 후속 플라즈마 에칭을 포함하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 실시될 수 있다. 레이저 스크라이브 프로세스를 이용하여, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게 제거할 수 있다. 이후, 웨이퍼 또는 기판의 노출 시에, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 이후, 다이싱 프로세스의 플라즈마 에칭 부분을 사용하여, 벌크(bulk) 단결정 실리콘을 통해서와 같이, 웨이퍼 또는 기판의 벌크를 통해서 에칭하여, 다이 또는 칩 싱귤레이션 또는 다이싱을 산출할 수 있다. 웨이퍼 또는 기판은, 예를 들어 대략 100 미크론 또는 그 미만의 두께를 갖는 얇은 웨이퍼 또는 기판일 수 있으며, 그리고 싱귤레이션 프로세스 동안 기판 캐리어에 의해 지지될 수 있다.
본 발명의 일 실시예에 따르면, 본원에서는, 싱귤레이션 프로세스에서 플라즈마 에칭 동안 얇은 웨이퍼 테이프 및 테이프 프레임으로 구성되는 기판 캐리어를 이송, 지지 및 보호하기 위한 장치 및 방법이 설명된다. 예를 들어, 장치는 얇은 실리콘 웨이퍼를 홀딩하는 데에 이용되는 필름 프레임 및 필름을 지지하고 에칭 가스들로부터 보호하는 데에 이용될 수 있다. 집적 회로(IC) 패키징과 관련된 제조 프로세스들은, 박형화된(thinned) 실리콘 웨이퍼가 다이 부착 필름과 같은 필름 상에 지지 및 장착될 것을 요구할 수 있다. 일 실시예에서, 다이 부착 필름은 또한 기판 캐리어에 의해 지지되며, 얇은 실리콘 웨이퍼를 기판 캐리어에 접착시키는 데에 이용된다.
통상의 웨이퍼 다이싱 접근법들은 순수하게 기계적인 분리에 기초한 다이아몬드 쏘잉 커팅(diamond saw cutting), 초기 레이저 스크라이빙 및 후속 다이아몬드 쏘잉 다이싱, 또는 나노초 또는 피코초 레이저 다이싱을 포함한다. 50 미크론 두께의 벌크 실리콘 싱귤레이션과 같은 얇은 웨이퍼 또는 기판 싱귤레이션에 대해, 통상의 접근법들은 단지 빈약한(poor) 프로세스 품질 만을 산출하였다. 얇은 웨이퍼들 또는 기판들로부터 다이를 싱귤레이트할 때에 직면할(face) 수 있는 난제들 중 일부는, 상이한 층들 간의 마이크로균열(microcrack) 형성 또는 박리(delamination), 무기 유전체 층들의 칩핑(chipping), 엄격한(strict) 커프 폭(kerf width) 제어의 유지, 또는 정확한 삭마(ablation) 깊이 제어를 포함할 수 있다. 본 발명의 실시예들은, 상기 난제들 중 하나 또는 둘 이상을 극복하는 데에 유용할 수 있는 하이브리드 레이저 스크라이빙 및 플라즈마 에칭 다이 싱귤레이션 접근법을 포함한다.
본 발명의 일 실시예에 따르면, 레이저 스크라이빙 및 플라즈마 에칭의 조합은 반도체 웨이퍼를 개별화된(individualized) 또는 싱귤레이트된(singulated) 집적 회로들로 다이싱하는 데에 이용된다. 일 실시예에서, 펨토초-기반의 레이저 스크라이빙은, 비록 완전히 그렇지는 않더라도, 본질적으로 비-열적(non-thermal) 프로세스로서 이용된다. 예를 들어, 펨토초-기반의 레이저 스크라이빙은, 열 손상 구역(heat damage zone)을 갖지 않거나 또는 무시할만한(negligible) 정도로 가지면서 국부화될 수 있다. 일 실시예에서, 본원에서의 접근법들은 초저(ultra-low) k 필름들을 갖는 집적 회로들을 싱귤레이트하는 데에 이용된다. 통상의 다이싱을 이용하게 되면, 톱(saw)들은 이러한 저 k 필름들에 적합하도록(accommodate) 속도가 늦춰질 필요가 있을 수 있다. 또한, 반도체 웨이퍼들은 이제, 다이싱 이전에 종종 박형화된다. 따라서, 일 실시예에서, 펨토초-기반의 레이저에 의한 마스크 패터닝 및 부분적인 웨이퍼 스크라이빙 및 그 이후의 플라즈마 에칭 프로세스의 조합이 현재(now) 실용적이다. 일 실시예에서, 레이저에 의한 직접적인 라이팅(direct writing)은 포토-레지스트 층의 리소그래피 패터닝 동작에 대한 필요성을 제거할 수 있으며, 그리고 매우 적은 비용으로 실시될 수 있다. 일 실시예에서, 비아-관통(through-via) 타입 실리콘 에칭을 이용하여, 플라즈마 에칭 환경에서 다이싱 프로세스를 완료한다.
따라서, 본 발명의 일 양상에서, 레이저 스크라이빙 및 플라즈마 에칭의 조합이 반도체 웨이퍼를 싱귤레이트된 집적 회로들로 다이싱하는 데에 이용될 수 있다. 도 1은 본 발명의 일 실시예에 따른, 다이싱될 반도체 웨이퍼의 상부도를 도시한다. 도 2는 본 발명의 일 실시예에 따른, 다이싱 마스크가 상부에 형성되어 있는, 다이싱될 반도체 웨이퍼의 상부도를 도시한다.
도 1을 참조하면, 반도체 웨이퍼(100)는 집적 회로들을 포함하는 복수의 영역들(102)을 갖는다. 영역들(102)은 수직 스트리트들(104) 및 수평 스트리트들(106)에 의해 분리된다. 스트리트들(104 및 106)은, 집적 회로들을 포함하지 않으며 그리고 웨이퍼가 다이싱될 위치들로서 설계되는 반도체 웨이퍼의 구역들이다. 본 발명의 일부 실시예들은, 다이스가 개별적인 칩들 또는 다이로 분리되도록, 스트리트들을 따라서 반도체 웨이퍼를 통해 트렌치들을 컷팅하기 위해, 레이저 스크라이브 및 플라즈마 에칭 기술의 조합의 이용을 포함한다. 레이저 스크라이브와 플라즈마 에칭 프로세스 모두는 결정 구조 배향에 독립적이기 때문에, 다이싱될 반도체 웨이퍼의 결정 구조는 웨이퍼를 통해서 수직 트렌치를 달성하는 데에 있어서 중요하지 않을 수 있다.
도 2를 참조하면, 반도체 웨이퍼(100)는 반도체 웨이퍼(100) 상에 증착되는 마스크(200)를 갖는다. 일 실시예에서, 마스크는 대략 4-10 미크론 두께의 층을 달성하기 위해 통상의 방식으로 증착된다. 마스크(200) 및, 반도체 웨이퍼(100)의 일부가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 스트리트들(104 및 106)을 따라서 위치들(예를 들어, 갭들(202 및 204))을 정의하는 바, 여기에서 반도체 웨이퍼(100)가 다이싱될 것이다. 반도체 웨이퍼(100)의 집적 회로 영역들은 마스크(200)에 의해 커버되고 보호된다. 마스크(200)의 영역들(206)은, 후속 에칭 프로세스 동안 에칭 프로세스에 의해 집적 회로들이 열화(degrade)되지 않도록 위치된다. 영역들(206) 사이에 수평 갭들(204) 및 수직 갭들(202)이 형성됨으로써, 반도체 웨이퍼(100)를 최종적으로 다이싱하기 위해 에칭 프로세스 동안 에칭될 구역들을 정의한다.
도 3은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도(300)이다. 도 4a-4c는 본 발명의 일 실시예에 따른, 흐름도(300)의 동작들에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도들을 도시한다.
흐름도(300)의 동작(302), 및 상응하는 도 4a을 참조하면, 마스크(402)가 반도체 웨이퍼 또는 기판(404) 위에 형성된다. 마스크(402)는, 반도체 웨이퍼(404)의 표면 상에 형성된 집적 회로들(406)을 커버하고 보호하는 층으로 이루어진다. 마스크(402)는 또한 각각의 집적 회로들(406) 사이에 형성된 개재하는(intervening) 스트리트들(407)을 커버한다. 반도체 웨이퍼 또는 기판(404)은 기판 캐리어(414)에 의해 지지된다.
일 실시예에서, 기판 캐리어(414)는, 테이프 링에 의해 둘러싸이는 백킹 테이프의 층을 포함하는데, 그 일부분이 도 4a에서 414로서 도시된다. 그러한 하나의 실시예에서, 도 4a에 도시된 바와 같이, 반도체 웨이퍼 또는 기판(404)은 기판 캐리어(414) 상에 배치된 다이 부착 필름(416) 상에 배치된다.
본 발명의 일 실시예에 따르면, 마스크(402)를 형성하는 것은, 제한되는 것은 아니지만, 포토-레지스트 층 또는 I-라인 패터닝 층과 같은 층을 형성하는 것을 포함한다. 예를 들어, 포토-레지스트 층과 같은 폴리머 층은, 그렇지 않으면 리소그래피 프로세스에서 이용하기에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, 극자외선(extreme ultra-violet; EUV) 레지스트, 또는 다이아조나프토퀴논 감광제(diazonaphthoquinone sensitizer)를 갖는 페놀 수지 매트릭스(phenolic resin matrix)와 같은 포지티브(positive) 포토-레지스트 재료로 이루어진다. 다른 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은 네거티브(negative) 포토-레지스트 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 제조 프로세스를 견디기에 적합하고 그리고 반도체 프로세싱 층들이 상부에 적절하게 배치될 수 있는 재료로 이루어진다. 예를 들어, 일 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 제한되는 것은 아니지만, 결정(crystalline) 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은, Ⅳ 족-기반의 재료로 이루어진다. 구체적인 실시예에서, 반도체 웨이퍼(404)를 제공하는 것은 단결정(monocrystalline) 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 예를 들어, 발광 다이오드(LED)들의 제조에 이용되는 Ⅲ-Ⅴ 재료 기판과 같은, Ⅲ-Ⅴ 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404)은 대략 100 미크론 또는 그 미만의 두께를 갖는다. 예를 들어, 일 실시예에서, 벌크 단결정 실리콘 기판은, 다이 부착 필름(416)에 부착되기 전에, 후면측(backside)으로부터 박형화된다(thinned). 이러한 박형화는 후면측 그라인드 프로세스(backside grind process)에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정 실리콘 기판은 대략 50 -100 미크론 범위의 두께로 박형화된다. 일 실시예에서, 이러한 박형화는 레이저 삭마 및 플라즈마 에칭 다이싱 프로세스에 이전에 수행된다는 것을 주목하는 것이 중요하다. 일 실시예에서, 다이 부착 필름(416)(또는, 박형화된 또는 얇은 웨이퍼 또는 기판을 기판 캐리어(414)에 본딩할 수 있는 임의의 적합한 대체물(substitute))은 대략 20 미크론의 두께를 갖는다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404) 내에 또는 그 상부에, 집적 회로들(406)의 일부로서, 반도체 디바이스들의 어레이가 배치된다. 그러한 반도체 디바이스들의 예들에는, 제한되는 것은 아니지만, 실리콘 기판 내에 제조되고 그리고 유전체 층 내에 인케이싱되는(encased) 메모리 디바이스들 또는 상보형 금속-산화물-반도체(CMOS) 트랜지스터들이 포함된다. 복수의 금속 배선(interconnect)들이 디바이스들 또는 트랜지스터들 위에, 그리고 주위의 유전체 층들 내에 형성될 수 있으며, 그리고 집적 회로들(406)을 형성하기 위해 디바이스들 또는 트랜지스터들을 전기적으로 결합시키는 데에 이용될 수 있다. 스트리트들(407)을 구성하는 재료들은, 집적 회로들(406)을 형성하는 데에 이용되는 그러한 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들(407)은 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 층들로 이루어질 수 있다. 일 실시예에서, 스트리트들(407) 중 하나 또는 둘 이상은 집적 회로들(406)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(300)의 동작(304), 및 상응하는 도 4b를 참조하면, 마스크(402)가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들(410)을 갖는 패터닝된 마스크(408)를 제공함으로써, 집적 회로들(406) 사이의 반도체 웨이퍼 또는 기판(404)의 영역들을 노출시킨다. 그러한 하나의 실시예에서, 레이저 스크라이빙 프로세스는 펨토초-기반의 레이저 스크라이빙 프로세스이다. 따라서, 집적 회로들(406) 사이에 처음에(originally) 형성된 스트리트들(407)의 재료를 제거하기 위해, 레이저 스크라이빙 프로세스가 이용된다. 본 발명의 일 실시예에 따르면, 레이저 스크라이빙 프로세스에 의해 마스크(402)를 패터닝하는 것은, 도 4b에 도시된 바와 같이, 집적 회로들(406) 사이의 반도체 웨이퍼(404)의 영역들 내로 부분적으로 트렌치들(412)을 형성하는 것을 포함한다.
일 실시예에서, 레이저 스크라이빙 프로세스에 의해 마스크(402)를 패터닝하는 것은, 펨토초 범위의 펄스 폭을 갖는 레이저를 이용하는 것을 포함한다. 구체적으로, 가시 스펙트럼 더하기(plus) 자외선(UV) 및 적외선(IR) 범위들의 파장(다 합쳐서(totaling) 광대역 광학 스펙트럼)을 갖는 레이저를 이용하여, 펨토초-기반의 레이저 즉, 대략적으로 펨토초(10-15 초)의 펄스 폭을 갖는 레이저를 제공할 수 있다. 일 실시예에서, 삭마는 파장 의존적이 아니거나 또는 본질적으로 파장 의존적이 아니며, 그에 따라 복합(complex) 필름들, 예를 들어 마스크(402)의 필름들, 스트리트들(407), 및 가능하게는, 반도체 웨이퍼 또는 기판(404)의 일부에 대해 적합하다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 주파수들에 대비하여(versus) 펨토초 범위의 레이저 펄스를 이용하는 것의 효과들을 도시한다. 도 5를 참조하면, 펨토초 범위의 펄스 폭을 갖는 레이저를 이용함으로써, 보다 긴 펄스 폭들(예를 들어, 비아(500B)의 피코초 프로세싱에 의한 손상(502B) 및 비아(500A)의 나노초 프로세싱에 의한 상당한 손상(502A))과 대비하여, 열 손상 문제들이 완화되거나 제거된다(예를 들어, 비아(500C)의 펨토초 프로세싱에 의한 손상(502C)은 최소이거나 없다(minimal to no)). 비아(500C)를 형성하는 동안의 손상의 제거 또는 완화는, 도 5에 도시된 바와 같이, (나노초-기반의 레이저 삭마에 대해 보여지는) 열 평형 또는 (피코초-기반의 레이저 삭마에 대해 보여지는) 낮은 에너지 재결합(recoupling)이 없는 것(lack)에 기인할 수 있다.
펄스 폭과 같은 레이저 파라미터들의 선택이, 깨끗한(clean) 레이저 스크라이브 컷(laser scribe cut)들을 달성하기 위해 칩핑, 마이크로균열들 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데에 있어서 중요할 수 있다. 레이저 스크라이브 컷이 깨끗할수록, 최종의 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 보다 원활해진다(smoother). 반도체 디바이스 웨이퍼들에서는, 전형적으로, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 상부에 배치된다. 그러한 재료들은, 제한되는 것은 아니지만, 폴리머들과 같은 유기 재료들, 금속들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체들을 포함할 수 있다.
대조적으로, 예를 들어 무기 유전체, 유기 유전체, 반도체, 또는 금속 중에서 둘 또는 셋 이상을 포함하는 스택형(stacked) 구조에서, 비최적의(non-optimal) 레이저 파라미터들이 선택된다면, 레이저 삭마 프로세스는 박리 문제들을 야기할 수 있다. 예를 들어, 레이저는, 측정가능한 흡수(absorption) 없이, (대략 9eV의 밴드갭을 갖는 실리콘 이산화물과 같은) 높은 밴드갭 에너지 유전체들을 통해 침투한다(penetrate). 하지만, 하부의(underlying) 금속 또는 실리콘 층에서 레이저 에너지가 흡수될 수 있으며, 이에 의해 금속 또는 실리콘 층들의 상당한 증발(vaporization)을 야기할 수 있다. 이러한 증발은 위에 있는(overlying) 실리콘 이산화물 유전체 층을 리프트-오프시킬 정도의 높은 압력을 발생시킬 수 있으며, 심각한 층간(interlayer) 박리 및 마이크로균열을 잠재적으로 야기할 수 있다. 일 실시예에서, 피코초-기반의 레이저 조사 프로세스들이 복합 스택들에서 마이크로균열 및 박리를 이끄는 반면, 펨토초-기반의 레이저 조사 프로세스들은 동일한 재료 스택들의 마이크로균열 또는 박리를 이끌지 않는 것으로 입증되었다.
유전체 층들을 직접적으로 삭마하는 것이 가능하기 위해서는, 유전체 재료들의 이온화가 일어나서, 이들이 광자들을 강력하게 흡수함으로써 전도성 재료와 유사하게 작용(behave)할 필요가 있을 수 있다. 이러한 흡수는, 대부분의 레이저 에너지가, 유전체 층의 최종적인 삭마 이전에, 아래에 있는 실리콘 또는 금속 층들로 침투하는 것을 막을 수 있다. 일 실시예에서, 무기 유전체들의 이온화는, 광자-이온화를 개시하고 무기 유전체 재료들에서의 이온화에 영향을 줄 정도로 레이저 강도(intensity)가 충분히 높을 때에, 실행가능하다.
본 발명의 일 실시예에 따르면, 적합한 펨토초-기반의 레이저 프로세스들은, 다양한 재료들에서 비선형적인 상호작용들을 일반적으로 일으키는 높은 피크 강도(방사조도(irradiance))를 특징으로 한다. 그러한 하나의 실시예에서, 펨토초 레이저 소스들은 대략적으로 10 펨토초 내지 500 펨토초 범위, 하지만 바람직하게는 100 펨토초 내지 400 펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략적으로 1570 나노미터 내지 200 나노미터 범위, 하지만 바람직하게는 540 나노미터 내지 250 나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 상응하는 광학 시스템은 대략적으로 3 미크론 내지 15 미크론 범위, 하지만 바람직하게는 대략적으로 5 미크론 내지 10 미크론 범위의 작업 표면(work surface)에서의 초점(focal spot)을 제공한다.
작업 표면에서의 공간적인 빔 프로파일은 단일 모드(가우시안(Gaussian))일 수 있거나, 또는 성형된(shaped) 톱-햇 프로파일(top-hat profile)을 가질 수 있다. 일 실시예에서, 레이저 소스는 대략적으로 200㎑ 내지 10㎒ 범위, 하지만 바람직하게는 대략적으로 500㎑ 내지 5㎒ 범위의 펄스 반복 레이트를 갖는다. 일 실시예에서, 레이저 소스는 대략적으로 0.5 μJ 내지 100 μJ 범위, 하지만 바람직하게는 대략적으로 1 μJ 내지 5 μJ 범위의 작업 표면에서의 펄스 에너지를 전달한다. 일 실시예에서, 레이저 스크라이빙 프로세스는 대략적으로 500 mm/sec 내지 5 m/sec 범위, 하지만 바람직하게는 대략적으로 600 mm/sec 내지 2 m/sec 범위의 속도로 워크피스(work piece) 표면을 따라서 진행된다(run).
스크라이빙 프로세스는 단지 단일 패스로 또는 다중 패스들로 진행될 수 있지만, 일 실시예에서는, 바람직하게는 1-2 패스들로 진행될 수 있다. 일 실시예에서, 워크피스 내의 스크라이빙 깊이는 대략적으로 5 미크론 내지 50 미크론 범위의 깊이, 바람직하게는 대략적으로 10 미크론 내지 20 미크론 범위의 깊이이다. 레이저는 주어진 펄스 반복 레이트로 단일 펄스들의 트레인으로, 또는 펄스 버스트(burst)들의 트레인으로 적용될 수 있다. 일 실시예에서, 발생되는 레이저 빔의 커프 폭은 대략적으로 2 미크론 내지 15 미크론 범위이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서, 디바이스/실리콘 인터페이스에서 측정되는 바와 같이, 바람직하게는 대략적으로 6 미크론 내지 10 미크론의 범위이다.
무기 유전체들(예를 들어, 실리콘 이산화물)의 이온화(ionization)를 달성하기 위해 그리고 무기 유전체들의 직접적인 삭마 이전에 하부층(underlayer) 손상에 의해 야기되는 박리 및 칩핑을 최소화하기 위해, 예를 들어 충분히 높은 레이저 강도를 제공하는 것과 같이, 이득들 및 장점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 삭마 폭(예를 들어, 커프 폭) 및 깊이를 가지고 산업적인 적용예들에 대해 의미있는(meaningful) 프로세스 처리량을 제공하도록 선택될 수 있다. 상기 설명한 바와 같이, 피코초-기반의 그리고 나노초-기반의 레이저 삭마 프로세스들과 비교하여, 펨토초-기반의 레이저가 그러한 장점들을 제공하는 데에 있어서 훨씬 더 적합하다. 하지만, 심지어 펨토초-기반의 레이저 삭마의 스펙트럼 내에서도, 특정 파장들이 다른 파장들 보다 더 양호한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스가, IR 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스 보다 더 깨끗한 삭마 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초-기반의 레이저 프로세스는 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저에 기초한다. 그러한 특정 실시예에서, 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저의 대략적으로 400 펨토초와 같은 또는 그 미만의 펄스들이 이용된다. 하지만, 대안적인 실시예에서는, 이중 레이저 파장들(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
흐름도(300)의 선택적인 동작(306)을 참조하면, 본 발명의 일 실시예에 따르면, 기판 캐리어의 일부는 보호 플레이트에 의해 커버된다. 이러한 보호 플레이트는 도 13a-13d와 관련하여 하기에서 더 상세히 설명된다. 일 실시예에서, 보호 플레이트는 반도체 웨이퍼 또는 기판(404)의 적어도 일부를 노출된 채로 남기는데, 이것 또한 도 13a-13d를 참조하여 하기에서 더 상세히 설명된다. 구체적인 실시예에서, 보호 플레이트는, 흐름도(300)에 도시된 바와 같이, 레이저 스크라이브 프로세스 이후에, 하지만 플라즈마 에칭 프로세스 이전에 실시될 수 있다. 하지만, 다른 구체적인 실시예에서, 보호 플레이트는 레이저 스크라이브 프로세스와 플라즈마 에칭 프로세스 모두 이전에 실시된다.
흐름도(300)의 동작(308) 및 상응하는 도 4c를 참조하면, 집적 회로들(406)을 싱귤레이트하기 위해, 패터닝된 마스크(408) 내의 갭들(410)을 통해 반도체 웨이퍼 또는 기판(404)을 에칭한다. 본 발명의 일 실시예에 따르면, 도 4c에 도시된 바와 같이, 반도체 웨이퍼(404)를 에칭하는 것은, 반도체 웨이퍼 또는 기판(404)을 완전히 통해서 최종적으로 에칭하기 위해, 레이저 스크라이빙 프로세스에 의해 형성된 트렌치들(412)을 에칭하는 것을 포함한다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404)을 에칭하는 것은 플라즈마 에칭 프로세스를 이용하는 것을 포함한다. 일 실시예에서, 실리콘-관통 비아(through-silicon via) 타입 에칭 프로세스가 이용된다. 예를 들어, 구체적인 실시예에서, 반도체 웨이퍼 또는 기판(404)의 재료의 에칭 레이트는 분당 25 미크론 보다 크다. 초고밀도(ultra-high-density) 플라즈마 소스가 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예로는, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure 112014027336897-pct00001
SilviaTM Etch 시스템이 있다. Applied Centura
Figure 112014027336897-pct00002
SilviaTM Etch 시스템은 용량성 및 유도성 RF 결합을 조합하는데, 이러한 조합은 자기성 증강(magnetic enhancement)에 의해 제공되는 개선들을 가지면서도, 용량성 결합 만을 가지고 가능했던 것 보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은 이온 밀도를 이온 에너지로부터 효과적으로 디커플링(decoupling)할 수 있게 하며, 그에 따라, 매우 낮은 압력들에서도, 잠재적으로 불리한(damaging) 높은 DC 바이어스 레벨들 없이 비교적 고밀도의 플라즈마들을 달성할 수 있게 한다. 예외적으로 넓은 프로세스 윈도우(window)가 초래된다. 하지만, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 실시예에서, 깊은(deep) 실리콘 에칭을 이용하여, 본질적으로 정밀한 프로파일 제어 및 실질적으로 스캘럽이 없는(scallop-free) 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40% 보다 큰 에칭 레이트로 단결정 실리콘 기판 또는 웨이퍼(404)를 에칭한다. 구체적인 실시예에서, 실리콘-관통 비아 타입 에칭 프로세스가 이용된다. 에칭 프로세스는 반응 가스(reactive gas)로부터 발생되는 플라즈마에 기초하며, 상기 반응 가스는 일반적으로 불소-기반의 가스, 예를 들어 SF6, C4F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스(reactant gas)이다.
일 실시예에서, 싱귤레이션은 다이 부착 필름(416)의 패터닝을 더 포함할 수 있다. 일 실시예에서, 다이 부착 필름(416)은, 제한되는 것은 아니지만, 레이저 삭마, 건식 에칭 또는 습식 에칭과 같은 기술에 의해 패터닝된다. 일 실시예에서, 다이 부착 필름(416)은, 도 4c에 도시된 바와 같이, 다이 부착 필름 부분들(418)을 제공하기 위해, 싱귤레이션 프로세스의 레이저 스크라이브 및 플라즈마 에칭 부분들 이후에 차례로(in sequence) 패터닝된다. 일 실시예에서, 또한 도 4c에 도시된 바와 같이, 싱귤레이션 프로세스의 레이저 스크라이브 및 플라즈마 에칭 부분들 이후, 패터닝된 마스크(408)가 제거된다. 패터닝된 마스크(408)는, 다이 부착 필름(416)의 패터닝 이전에, 패터닝 동안에, 또는 패터닝 이후에 제거될 수 있다. 일 실시예에서, 반도체 웨이퍼 또는 기판(404)은 기판 캐리어(414)에 의해 지지되는 동안에 에칭된다. 일 실시예에서, 다이 부착 필름(416)은 또한, 기판 캐리어(414) 상에 배치되는 동안에 패터닝된다.
따라서, 흐름도(300) 및 도 4a-4c를 다시 참조하면, 마스크를 통해서, (메탈라이제이션을 포함하는) 웨이퍼 스트리트들을 통해서, 그리고 실리콘 기판 내로 부분적으로, 초기 레이저 삭마에 의해 웨이퍼 다이싱이 수행될 수 있다. 레이저 펄스 폭은 펨토초 범위로 선택될 수 있다. 그런 다음, 후속하는 실리콘 관통의(through-silicon) 깊은 플라즈마 에칭(deep plasma etching)에 의해, 다이 싱귤레이션이 완료될 수 있다. 또한, 다이 부착 필름의 노출된 부분들의 제거가 수행되어, 싱귤레이트된 집적 회로들을 제공하는 바, 집적 회로들 각각은 상부에 다이 부착 필름의 일부를 갖는다. 그런 다음, 도 4c에 도시된 바와 같이, 다이 부착 필름 부분들을 포함하는 개별적인 집적 회로들이 기판 캐리어(414)로부터 제거될 수 있다. 일 실시예에서, 싱귤레이트된 집적 회로들은 패키징을 위해 기판 캐리어(414)로부터 제거된다. 그러한 하나의 실시예에서, 패터닝된 다이 부착 필름(418)은 각각의 집적 회로의 후면측 상에 유지되며, 최종 패키징에 포함된다. 하지만, 다른 실시예에서, 패터닝된 다이 부착 필름(418)은 싱귤레이션 프로세스 동안 또는 싱귤레이션 프로세스 이후에 제거된다.
도 4a-4c를 다시 참조하면, 복수의 집적 회로들(406)은 대략 10 미크론 또는 그 보다 작은 폭을 갖는 스트리트들(407)에 의해 분리될 수 있다. (펨토초-기반의 레이저 스크라이빙 접근법과 같은) 레이저 스크라이빙 접근법의 이용은, 레이저의 엄격한(tight) 프로파일 제어에 적어도 부분적으로 기인하여, 집적 회로들의 레이아웃에 있어서 그러한 압축을 가능하게 할 수 있다. 예를 들어, 도 6은 본 발명의 일 실시예에 따른, 최소 폭으로 제한될 수 있는 통상의 다이싱과 대비하여 더 좁은 스트리트들을 이용함으로써 달성되는 반도체 웨이퍼 또는 기판 상에서의 압축을 도시한다.
도 6을 참조하면, 반도체 웨이퍼 상에서의 압축은, 최소 폭(예를 들어, 레이아웃(600)에서 대략 70 미크론 또는 그 보다 큰 폭들)으로 제한될 수 있는 통상의 다이싱과 대비하여, 더 좁은 스트리트들(예를 들어, 레이아웃(602)에서 대략 10 미크론 또는 그 보다 작은 폭들)을 이용함으로써 달성된다. 하지만, 펨토초-기반의 레이저 스크라이빙 프로세스에 의해 달리(otherwise) 가능하다고 할지라도, 스트리트 폭을 10 미크론 미만으로 감소시키는 것이 항상 바람직한 것은 아닐 수도 있음을 이해해야 한다. 예를 들어, 일부 적용예들은, 집적 회로들을 분리하는 스트리트들 내에 더미 또는 테스트 디바이스들을 제조하기 위해, 적어도 40 미크론의 스트리트 폭을 요구할 수 있다.
도 4a-4c를 다시 참조하면, 복수의 집적 회로들(406)은 비제한적(non-restricted) 레이아웃에서 반도체 웨이퍼 또는 기판(404) 상에 배열될 수 있다. 예를 들어, 도 7은 더 밀도 높은 패킹(denser packing)을 허용하는 프리폼 집적 회로 배열을 도시한다. 본 발명의 일 실시예에 따르면, 더 밀도 높은 패킹은 그리드 정렬 접근법들과 대비하여 웨이퍼 마다 더 많은 다이를 제공할 수 있다. 도 7을 참조하면, 프리폼 레이이웃(예를 들어, 반도체 웨이퍼 또는 기판(702) 상에서의 비제한적 레이아웃)은, 그리드 정렬 접근법들(예를 들어, 반도체 웨이퍼 또는 기판(700) 상에서의 제한된(restricted) 레이아웃)과 대비하여, 더 밀도 높은 패킹 및 그에 따라 웨이퍼 마다 더 많은 다이를 허용한다. 일 실시예에서, 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스의 속도는 다이 크기, 레이아웃 또는 스트리트들의 수에 독립적이다.
단일 프로세스 툴이, 하이브리드 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스에서의 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예를 들어, 도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 도시한다.
도 8을 참조하면, 프로세스 툴(800)은 팩토리 인터페이스(FI)(802)를 포함하며, 이러한 팩토리 인터페이스(FI)(802)에는 복수의 로드 록들(load locks)(804)이 커플링되어 있다. 클러스터 툴(806)이 팩토리 인터페이스(802)와 커플링된다. 클러스터 툴(806)은 플라즈마 에칭 챔버(808)와 같은 하나 또는 둘 이상의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(810)가 또한 팩토리 인터페이스(802)에 커플링된다. 프로세스 툴(800)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터) 일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(810)는 펨토초-기반의 레이저를 하우징한다. 펨토초-기반의 레이저는, 상기 설명한 레이저 삭마 프로세스들과 같은, 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 삭마 부분을 수행하기에 적합할 수 있다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(810)에 포함되고, 상기 이동가능한 스테이지는 웨이퍼 또는 기판(또는 그 캐리어)을 펨토초-기반의 레이저에 대해서 이동시키도록 구성된다. 구체적인 실시예에서, 펨토초-기반의 레이저가 또한 이동가능하다. 레이저 스크라이브 장치(810)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
일 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은, 복수의 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 웨이퍼 또는 기판을 에칭하도록 구성된다. 그러한 하나의 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure 112014003745974-pct00003
SilviaTM Etch 시스템이다. 이러한 에칭 챔버는, 단결정 실리콘 기판들 또는 웨이퍼들 상에 또는 그 내부에 하우징되는 싱귤레이트된 집적 회로들을 생성하기 위하여 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 일 실시예에서, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(808) 내에 포함되어, 높은 실리콘 에칭 레이트들을 촉진한다. 일 실시예에서, 하나 초과의 에칭 챔버가 프로세스 툴(800)의 클러스터 툴(806) 부분 내에 포함되어, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 한다.
팩토리 인터페이스(802)는 레이저 스크라이브 장치(810)를 갖는 외부 제조 설비와 클러스터 툴(806) 사이의 인터페이스에 대한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(802)는, 저장 유닛들(예를 들어, 전면 개방형 통합 포드(front opening unified pod)들)로부터 클러스터 툴(806) 또는 레이저 스크라이브 장치(810)로 또는 양자 모두로 웨이퍼들(또는 그 캐리어들)을 이송하기 위한 아암들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(806)은 싱귤레이션 방법의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(812)가 포함된다. 증착 챔버(812)는, 웨이퍼 또는 기판의 레이저 스크라이빙에 앞서서, 웨이퍼 또는 기판의 디바이스 층 상에서의 또는 위에서의 마스크 증착을 위해 구성될 수 있다. 그러한 하나의 실시예에서, 증착 챔버(812)는 포토-레지스트 층을 증착하기에 적합하다. 다른 실시예에서, 부가적인 에칭 챔버 대신에, 습식/건식 스테이션(814)이 포함된다. 습식/건식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스 이후에, 잔류물들 및 파편(fragment)들을 세정하거나 마스크를 제거하기에 적합할 수 있다. 일 실시예에서, 계측 스테이션(metrology station)이 또한 프로세스 툴(800)의 컴포넌트로서 포함된다.
본 발명의 일 양상에서, 하이브리드 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스에서는, (예를 들어, 대략 100 미크론 또는 그 미만의 두께를 갖는) 얇은 기판이 수용된다. 그러한 하나의 실시예에서, 얇은 기판은 기판 캐리어 상에 지지된다. 예를 들어, 도 9는 본 발명의 일 실시예에 따른, 싱귤레이션 프로세스 동안 얇은 웨이퍼를 지지하는 데에 적합한 기판 캐리어의 평면도를 도시한다.
도 9를 참조하면, 기판 캐리어(900)는 테이프 링(904)에 의해 둘러싸이는 백킹 테이프(902)의 층을 포함한다. 얇은 웨이퍼 또는 기판과 같은 웨이퍼 또는 기판(906)은 기판 캐리어(900)의 백킹 테이프(902)에 의해 지지된다. 일 실시예에서, 웨이퍼 또는 기판(906)은 다이 부착 필름에 의해 백킹 테이프(902)에 부착된다. 일 실시예에서, 테이프 링(904)은 스테인리스 강으로 이루어진다.
일 실시예에서, 싱귤레이션 프로세스는 기판 캐리어(900)와 같은 기판 캐리어를 수용하도록 크기가 정해지는(sized) 시스템에서 적합하게 될(accommodated) 수 있다. 그러한 하나의 실시예에서, 시스템(800)과 같은 시스템은, 그렇지 않으면 기판 캐리어에 의해 지지되지 않는 기판 또는 웨이퍼를 수용하도록 크기가 정해지는 시스템 풋프린트에 영향을 주지 않으면서, 얇은 웨이퍼 프레임을 수용할 수 있다. 일 실시예에서, 시스템(800)은 300 밀리미터 직경(millimeter-in-diameter)의 웨이퍼들 또는 기판들을 수용하도록 크기가 정해진다. 동일한 시스템은, 도 9에 도시된 바와 같은 대략 380 밀리미터 폭 × 380 밀리미터 길이의 웨이퍼 캐리어를 수용할 수 있다.
본 발명의 일 양상에서, 기판 캐리어는 싱귤레이션 프로세스 동안 에칭 챔버 내에 수용된다. 일 실시예에서, 기판 캐리어 상의 얇은 웨이퍼 또는 기판을 포함하는 조립체는, 필름 프레임(예를 들어, 테이프 링(904)) 및 필름(예를 들어, 백킹 테이프(902))에 영향을 주지 않으면서(예를 들어, 에칭하지 않으면서), 플라즈마 에칭 반응기에 종속된다(subjected). 또한, 본 발명의 양상들은 에칭 프로세스 동안 필름과 필름 프레임의 조합(기판 캐리어)에 의해 지지되는 웨이퍼 또는 기판을 이송 및 지지하는 것에 대해 다룬다. 본 발명의 실시예들은 로봇 엔드 이펙터(robotic end effector), 캡춰 링, 또는 보호 플레이트의 이용을 포함할 수 있으며, 그 예가 하기에서 설명된다.
엔드 이펙터는 싱귤레이션 프로세스의 에칭 부분 동안 기판 캐리어를 수용하는 데에 이용될 수 있다. 예를 들어, 도 10a 및 10b는 본 발명의 일 실시예에 따른, 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판을 핸들링하기 위한 엔드 이펙터의 평면도 및 측면도를 각각 도시한다.
도 10a 및 10b를 참조하면, 기판 캐리어를 핸들링하기 위한 엔드 이펙터(1000)(예를 들어, 로봇 블레이드)는, X-Y 방향 지지를 위한 지지 엣지들(1002), X 방향 지지를 위한 지지 엣지(1004), 및 Z 방향 지지를 위한 지지 표면(1006)을 포함한다. 교정(calibration) 또는 센터링 링(1008)이 또한 포함된다. 도 10c 및 10d는 본 발명의 일 실시예에 따른, 기판 캐리어(우측)를 지지하는 엔드 이펙터(좌측)의 평면도 및 측면도를 각각 도시한다.
도 10c 및 10d를 참조하면, 상기 설명한 기판 캐리어(900)와 같은 기판 캐리어를 지지하는 엔드 이펙터(1000)가 도시된다. 일 실시예에서, 로봇 엔드 이펙터(1000)는 대기압 미만 압력(subatmospheric pressure)(진공) 하에서 에칭 반응기로의 그리고 에칭 반응기로부터의 이송 동안 필름 프레임 조립체(예를 들어, 기판 캐리어(900))를 지지한다. 엔드 이펙터(1000)는 중력의 도움으로 X-Y-Z 축에서 기판 캐리어를 지지하기 위한 피쳐(feature)들을 포함한다. 엔드 이펙터(1000)는 또한, 프로세싱 툴의 원형 피쳐들(예를 들어, 에칭 캐소드 중심, 또는 원형 실리콘 웨이퍼의 중심)에 대해 엔드 이펙터를 교정 및 센터링하기 위한 피쳐를 포함한다.
캡춰 링이 싱귤레이션 프로세스의 에칭 부분 동안 기판 캐리어를 수용하는 데에 이용될 수 있다. 예를 들어, 도 11a 및 11b는 본 발명의 일 실시예에 따른, 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판을 핸들링하기 위한 캡춰 링의 평면도 및 측면도를 각각 도시한다.
도 11a 및 11b를 참조하면, 캡춰 링(1100)은 기판 캐리어를 지지하기 위한 수용 구역(receiving area)(1102)을 포함한다. 프레임(1104)이 수용 구역(1102)을 둘러싼다. 프레임은 이송 프로세스들에 대해 적합한 피쳐들, 예를 들어 핀 수용 피쳐들(1106)(예를 들어, 홀들에 대향하는(opposed) 부분적인 슬롯들) 및 슬롯(1108)을 포함할 수 있다. 캡춰 링은, 기판 캐리어를 로봇 엔드 이펙터로부터 플라즈마 반응기로 이송하도록 크기가 정해질 수 있다. 예를 들어, 도 11c 및 11d는 본 발명의 일 실시예에 따른, 기판 캐리어를 지지하는 엔드 이펙터를 수용하는 캡춰 링의 평면도 및 측면도를 각각 도시한다. 도 11c 및 11d를 참조하면, 캡춰 링(1100)은 슬롯(1108) 내에 기판 캐리어(900)를 지지하는 엔드 이펙터(1000)를 수용한다.
캡춰 링(1100)은, 일 실시예에서, 기판 캐리어의 외측 엣지(outer edge)들 상에 필름 프레임 또는 기판 캐리어를 지지하며, 기판 캐리어를 로봇 엔드 이펙터로부터 에칭 캐소드 상으로 이송할 수 있다. 따라서, 캡춰 링(1100)은, 로봇 엔드 이펙터와 충돌하지 않으면서, 후면측 및 외측 엣지들로부터 필름 프레임 또는 기판 캐리어를 핸들링하도록 형상화된다(shaped). 일 실시예에서, 이러한 접근법은 지지되는 얇은 웨이퍼 또는 기판에 대해 기계적 응력을 거의 제공하지 않거나 아예 제공하지 않는다. 일 예로서, 도 11e는 본 발명의 일 실시예에 따른, 에칭 챔버 내부의 캡춰 링과 엔드 이펙터 사이의 핸드 오프(hand-off)를 위한 모션 시퀀스(motion sequence)를 도시한다.
도 11e를 참조하면, 위치 1은, 기판 캐리어(900)를 지지하며 그리고 빈(empty) 캡춰 링(1100) 위에 위치되는 로드된(loaded) 엔드 이펙터(1000)를 도시한다. 위치 2는, 이제 기판 캐리어(900)를 지지하는 로드된 캡춰링(1100) 아래에 위치되는 빈 엔드 이펙터(1000)를 도시한다. 따라서, 일 실시예에서, 엔드 이펙터(1000)로부터 캡춰 링(1100)으로의 기판 캐리어(900)의 이송은, 엔드 이펙터(1000) 아래의 위치(예를 들어, 위치 1)로부터 엔드 이펙터(1000) 위의 위치(예를 들어, 위치 2)로 캡춰 링(1100)을 이동시킴으로써, 수행된다.
에칭 캐소드는, 싱귤레이션 프로세스의 에칭 부분 동안 기판 캐리어를 수용하도록 크기가 정해질 수 있다. 예를 들어, 도 12a 및 12b는 본 발명의 일 실시예에 따른, 기판 캐리어와 함께 이용하기에 호환성이 있는 에칭 캐소드의 평면도 및 측면도를 각각 도시한다.
도 12a 및 12b를 참조하면, 에칭 캐소드(1200)는, 외측의 더 얇은 링 부분(1202) 및 내측의 더 두꺼운 원통형 부분(1204)을 포함하는 단일 몸체(unitary body)로 이루어진다. 에칭 캐소드(1200)는 이송 프로세스들에 적합한 피쳐들, 예를 들어 핀 수용 피쳐들(1206)(예를 들어, 부분적인 슬롯들에 대향하는 홀들)을 포함할 수 있다. 일 실시예에서, 에칭 캐소드(1200)는 열적으로 제어된다. 일 실시예에서, 에칭 캐소드(1200)는 전기적으로 그리고 열적으로 전도성이며, 그리고 에칭에 저항력이 있는(etch resistant) 유전체 코팅을 포함한다.
캡춰 링을 지지하고 그리고 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)으로부터 캡춰 링을 이격시키기 위해, 커버 링이 에칭 캐소드(1200)와 커플링될 수 있다. 예를 들어, 도 12c 및 12d는 본 발명의 일 실시예에 따른, 조립된 에칭 캐소드, 커버 링, 및 캡춰 링의 평면도 및 측면도를 각각 도시한다. 도 12c 및 12d를 참조하면, 캡춰 링(1100)은 에칭 캐소드(1200)의 내측의 더 두꺼운 원통형 부분(1204)을 부분적으로 둘러싸도록 센터링된다. 커버 링(1210)은 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)을 커버하고, 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)으로부터 캡춰 링(1100)을 이격시킨다.
도 12e는 본 발명의 일 실시예에 따른, 조립된 에칭 캐소드, 커버 링, 캡춰 링, 및 기판 캐리어(단지 프레임)의 평면도를 도시한다. 도 12e를 참조하면, 캡춰 링(1100)은 에칭 캐소드(1200)의 내측의 더 두꺼운 원통형 부분(1204)을 부분적으로 둘러싸도록 센터링된다. 커버 링(1210)은 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)을 커버하고, 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)으로부터 캡춰 링(1100)을 이격시킨다. 기판 캐리어(명확성을 위해 단지 캐리어 프레임(904) 만이 도시됨)는 에칭 캐소드(1200)의 내측의 더 두꺼운 원통형 부분(1204)에 의해 센터링된다. 따라서, 일 실시예에서, 에칭 전극(1200)은 플라즈마 프로세싱 동안 기판 캐리어를 지지하는 데에 적합한 장치이다. 일 실시예에서, 기판 캐리어는 에칭 전극의 내측의 더 두꺼운 원통형 부분에 의해 지지된다. 일 실시예에서, 에칭 전극은 기판 캐리어와의 RF 및 열적 결합(thermal coupling)이 플라즈마 에칭을 가능하게 허용하도록 구성된다. 하지만, 일 실시예에서, 도 12e에 도시된 조립체에 따르면(consistent), 에칭 전극은 기판 캐리어의 백킹 테이프 부분 만을 접촉하며, 기판 캐리어의 프레임은 접촉하지 않는다.
보호 플레이트가 싱귤레이션 프로세스의 에칭 부분 동안 기판 캐리어의 부분을 보호하는 데에 이용될 수 있다. 예를 들어, 도 13a 및 13b는 본 발명의 일 실시예에 따른, 얇은 웨이퍼 또는 기판을 지지하는 기판 캐리어를 보호하기 위한 보호 플레이트의 평면도 및 측면도를 각각 도시한다.
도 13a 및 13b를 참조하면, 보호 플레이트(1300)는, 기판 캐리어의 프레임 부분과 같은, 기판 캐리어의 일부 또는 영역을 보호하도록 형상화된다. 일 실시예에서, 보호 플레이트(1300)는 중심 개구(central aperture)(1304)를 갖는 환형 링(annular ring)(1302)이다. 환형 링(1302)은, 핀 수용 피쳐들(1306)(예를 들어, 홀들에 대향되는 부분적인 슬롯들)과 같은, 이송 프로세스들에 적합한 피쳐들을 포함할 수 있다. 일 실시예에서, 보호 플레이트(1300)는, 에칭 프로세스의 지속기간 동안 백킹 테이프 영역(예를 들어, 웨이퍼 또는 기판을 지지하는 영역)을 노출시키는 동안에, 기판 캐리어의 프레임 부분을 커버하는 데에 이용된다. 그러한 구체적인 실시예에서, 보호 플레이트는 기판 캐리어의 프레임을 커버하고, 플라즈마 에칭 동안 얇은 웨이퍼 또는 기판의 엣지까지 기판 캐리어의 백킹 테이프 또는 필름을 또한 커버함으로써, 지지되는 웨이퍼 또는 기판에 의해 커버되지 않는 기판 캐리어의 노출된 부분들 상에서의 에칭 공격(attack)을 막는다.
도 13c 및 13d는 본 발명의 일 실시예에 따른, 조립된 에칭 캐소드, 커버 링, 캡춰 링, 기판 캐리어, 및 보호 플레이트의 평면도 및 측면도를 각각 도시한다. 도 13c 및 13d를 참조하면, 캡춰 링(1100)은 에칭 캐소드(1200)의 내측의 더 두꺼운 원통형 부분(1204)를 부분적으로 둘러싸도록 센터링된다. 커버 링(1210)은 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)을 커버하고, 에칭 캐소드(1200)의 외측의 더 얇은 링 부분(1202)으로부터 캡춰 링(1100)을 이격시킨다. 웨이퍼 또는 기판(1350)을 지지하는 기판 캐리어(900)는 에칭 캐소드(1200)의 내측의 더 두꺼운 원통형 부분(1204)에 의해 센터링된다. 따라서, 일 실시예에서, 에칭 전극(1200)은 플라즈마 프로세싱 동안 기판 캐리어를 지지하는 데에 적합한 장치이다. 일 실시예에서, 기판 캐리어(900)는 에칭 전극(1200)의 내측의 더 두꺼운 원통형 부분(1204)에 의해 지지된다. 보호 링(1300)은, 에칭 프로세스를 위해 웨이퍼 또는 기판(1350)을 노출시키는 동안, 기판 캐리어(900)의 적어도 일부를 커버한다.
(예를 들어, 보호 링과 같은) 보호 플레이트를 포함하는 예시적인 실시예는 다음과 같다. 보호 플레이트 조립체는 보호 플레이트, 리프트 후프(lift hoop), 리프트 후프와 보호 플레이트 사이에 커플링되는 세개 또는 그 초과의 지지 핀들을 포함한다.
리프트 후프는 프로세싱 볼륨 내에서 지지 조립체의 방사상 바깥쪽으로 배치된다. 리프트 후프는 실질적으로 수평의 배향으로 샤프트 상에 장착된다. 샤프트는 프로세싱 볼륨 내에서 리프트 후프를 수직으로 이동시키기 위해 액츄에이터(actuator)에 의해 구동된다. 세개 또는 그 초과의 지지 핀들은 리프트 후프로부터 위쪽으로 연장하며 그리고 보호 플레이트를 지지 조립체 위에 위치시킨다. 세개 또는 그 초과의 지지 핀들은 보호 플레이트를 리프트 후프에 단단하게 부착시킬 수 있다. 보호 플레이트는 프로세싱 볼륨 내에서 리프트 후프와 수직으로 이동하며, 이에 따라 보호 플레이트는 기판 위의 요구되는 거리에 위치될 수 있으며, 및/또는 (예를 들어, 기판 캐리어와 같은) 외부 기판 핸들링 디바이스가 보호 플레이트와 지지 조립체 사이에서 프로세싱 볼륨에 들어감으로써, 기판(예를 들어, 박형화된 반도체 웨이퍼)을 이송할 수 있다.
세개 또는 그 초과의 지지 핀들은, 기판이 지지 핀들 사이에서 프로세싱 챔버 내로 그리고 프로세싱 챔버 외부로 이송될 수 있게 허용하도록 위치될 수 있다. 일 실시예에서, 세개 또는 그 초과의 지지 핀들 각각은 복수의 지지 레그(leg)들 중 하나에 가까이 위치된다.
일 실시예에서, 보호 플레이트는, 지지 조립체의 직경 보다 크고 그리고 챔버 벽의 내부 치수(inner dimension) 보다 약간 더 작은 크기의 평면 플레이트이며, 이에 따라 보호 플레이트는 프로세싱 볼륨 내에서 프로세싱 가스 또는 플라즈마의 아래쪽으로의 유동(flow)을 막을 수 있다. 일 실시예에서, 챔버 벽은 원통형이며, 그리고 보호 플레이트는 챔버 벽의 내경(inner diameter) 보다 약간 더 작은 외경(outer diameter)을 갖는 원형 디스크일 수 있다. 일 실시예에서, 보호 플레이트는 중심 영역 근처에 형성되는 개구를 갖는다. 보호 플레이트는 지지 조립체의 상부 표면에 대해 실질적으로 평행하게 위치될 수 있다. 개구는 정전 척의 상승된 부분(raised portion)과 정렬될 수 있다. 개구는 프로세싱 가스 또는 활성 종(active species)에 대한 제한된 경로를 제공할 수 있는데, 이러한 경로는, 기판이 위치되는 상승된 부분을 향해 아래쪽으로 가스를 지향시키며, 이에 따라, 기판의, 또는 아마도 가장 중요하게는, 기판 캐리어의 플라즈마-노출을 제어한다.
개구의 형상은 프로세싱되고 있는 기판의 형상과 실질적으로 유사할 수 있다. 예를 들어, 개구의 형상은 원형, 정사각형, 직사각형, 삼각형, 타원형, 평탄부(flat)를 갖는 원형, 육각형, 팔각형, 또는 프로세싱되고 있는 기판 상의 프로세싱 영역의 임의의 적합한 형상일 수 있다. 일 실시예에서, 개구는, 기판의 엣지에 대한 보호를 제공하기 위해 기판의 상부 표면 보다 약간 더 작다. 일 실시예에서, 보호 플레이트와 상승된 부분의 상부 표면 사이의 거리는 기판의 요구되는 플라즈마-노출을 달성하도록 조정될 수 있다. 다른 실시예에서, 개구의 크기는 기판의 요구되는 플라즈마-노출을 달성하도록 조정될 수 있다.
대안적으로(alternately), 개구의 거리 및 크기는 기판의 요구되는 플라즈마-노출을 달성하도록 함께 조정될 수 있다. 개구의 크기가 기판의 크기 보다 약간 더 작을 때, 기판의 엣지는 윗쪽의 프로세싱 볼륨으로부터 아래로 향하는(descending) 프로세스 가스 내의 임의의 종으로부터 보호 플레이트에 의해 실딩될(shielded) 수 있다. 마찬가지로, 개구의 크기가 본질적으로 기판과 동일한 크기이지만, 지지 기판 캐리어(supporting substrate carrier) 보다 작을 때, 기판 캐리어는 윗쪽의 프로세싱 볼륨으로부터 아래로 향하는 프로세스 가스 내의 임의의 종으로부터 보호 플레이트에 의해 실딩될 수 있다. 한편, 거리를 변경하게 되면, 보호 플레이트가 기판에 어떻게 영향을 미치는 지를 또한 변경할 수 있다.
일 실시예에서, 보호 플레이트는 이온-라디칼 실드 아래에 그리고 지지 조립체 위에 이동가능하게 위치된다. 보호 플레이트는, 이온-라디칼 실드의 편평한 플레이트(flat plate)를 지지하고 있는 복수의 지지 레그들을 수용하기 위해 복수의 관통 홀(through hole)들을 가질 수 있다.
프로세싱 동안, 플라즈마는 일반적으로 프로세싱 볼륨 내에서 형성된다. 라디칼들 및 이온들과 같은, 플라즈마 내의 종은 보호 플레이트의 개구를 통해 기판으로 통과한다. 보호 플레이트는, 플라즈마 내의 종을 물리적으로 차단함으로써, 플라즈마 내의 종의 충격(bombardment)으로부터 지지 기판 캐리어를 보호한다. 보호 플레이트는, 프로세싱 케미스트리(chemistry)와 호환성이 있는 재료들로부터 형성될 수 있다. 일 실시예에서, 보호 플레이트는, 특히, 알루미나, 이트리아(yttria)(이트륨 산화물), 및 K140(교세라(Kyocera)로부터 입수가능한 특허 재료(proprietary material))과 같은, 석영 또는 세라믹들로부터 형성된다. 일 실시예에서, 보호 플레이트(및 가능하게는, 본원에서 설명되는 다른 컴포넌트들)는, 제한되는 것은 아니지만, 알루미늄 상의 플라즈마 스프레이 코팅된 알루미나 또는 양극화된(anodized) 알루미늄과 같은, 코팅된 금속으로 이루어진다. 그러한 구체적인 실시예에서, 코팅된 금속을 포함시키게 되면, 보호 플레이트(및/또는, 코팅된 금속으로부터 또한 제조될 수 있는, 본원에서 설명되는 다른 컴포넌트들)의 전기적인 에너자이징(energizing)을 촉진시킨다.
본 발명의 일 양상에서, 에칭 반응기는 기판 캐리어에 의해 지지되는 얇은 웨이퍼 또는 기판의 에칭에 적합하도록(accommodate) 구성된다. 예를 들어, 도 14는 본 발명의 일 실시예에 따른 에칭 반응기의 횡단면도를 도시한다.
도 14를 참조하면, 에칭 반응기(1400)는 챔버(1402)를 포함한다. 엔드 이펙터(1404)는 기판 캐리어(1406)를 챔버(1402)로 그리고 챔버(1402)로부터 이송하기 위해 포함된다. 유도 결합형 플라즈마(ICP) 소스(1408)가 챔버(1402) 위에 위치된다. 챔버(1402)는 또한 쓰로틀 밸브(1410) 및 터보 분자 펌프(1412)를 갖추고 있다. 에칭 반응기(1400)는 또한 캐소드 조립체(1414)(예를 들어, 에칭 캐소드(1300)와 같은 에칭 캐소드를 포함하는 조립체), (예를 들어, 캡춰 링(1100)과 같은 캡춰 링을 위한) 캡춰 링 액츄에이터(1416), 및 (예를 들어, 보호 플레이트(1300)를 위한) 보호 플레이트 또는 링 액츄에이터(1418)를 포함한다.
본 발명의 실시예들은, 본 발명의 실시예들에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데에 이용될 수 있는 명령들이 저장되어 있는 머신-판독가능한 매체를 포함할 수 있는, 컴퓨터 프로그램 물건, 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 8과 관련하여 설명된 프로세스 툴(800), 또는 도 14와 관련하여 설명된 에칭 챔버(1400)와 커플링된다. 머신-판독가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신-판독가능한(예를 들어, 컴퓨터-판독가능한) 매체는, 머신(예를 들어, 컴퓨터) 판독가능한 저장 매체(예를 들어, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들, 등), 머신(예를 들어, 컴퓨터) 판독가능한 전송 매체(전기적, 광학적, 음향적 또는 다른 형태의 전파되는 신호들(예를 들어, 적외선 신호들, 디지털 신호들, 등)) 등을 포함한다.
도 15는 컴퓨터 시스템(1500)의 예시적인 형태의 머신의 개략적인 표현을 도시하며, 상기 머신 내에서, 머신으로 하여금 본원에서 설명된 방법론(methodology)들 중 임의의 하나 또는 둘 이상을 수행하게 하기 위한 명령들의 세트가 실행될 수 있다. 대안적인 실시예들에서, 머신은 근거리 통신망(LAN), 인트라넷, 엑스트라넷, 또는 인터넷으로 다른 머신들에 연결(예를 들어, 네트워킹(networked))될 수 있다. 머신은 클라이언트-서버 네트워크 환경의 서버 또는 클라이언트 머신으로서, 또는 피어-투-피어(peer-to-peer)(또는 분산형) 네트워크 환경의 피어 머신으로서 동작할 수 있다. 머신은 개인용 컴퓨터(PC), 타블렛 PC, 셋탑 박스(STB), 개인용 휴대 정보 단말기(PDA), 셀룰러 전화기, 웹 어플라이언스(web appliance), 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해서 취해질 액션(action)들을 명시하는 (순차적인 또는 다른 방식의(otherwise)) 명령들의 세트를 실행할 수 있는 임의의 머신일 수 있다. 추가적으로, 단지 하나의 머신 만이 예시되지만, "머신"이라는 용어는 또한 본원에서 설명된 방법론들 중 임의의 하나 또는 둘 이상을 수행하기 위해 개별적으로 또는 공동으로 명령들의 세트(또는 복수의 세트들)를 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 집합을 포함하는 것으로 받아들여져야 한다.
예시적인 컴퓨터 시스템(1500)은, 버스(1530)를 통해 서로 통신하는, 프로세서(1502), 메인 메모리(1504)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM) 예를 들어, 동기식 DRAM(SDRAM), 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(1506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 보조 메모리(secondary memory)(1518)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(1502)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 또는 둘 이상의 범용 프로세싱 디바이스들을 나타낸다. 보다 구체적으로, 프로세서(1502)는 복합 명령 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(1502)는 또한 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 둘 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(1502)는 본원에서 설명된 동작들을 수행하기 위한 프로세싱 로직(1526)을 실행하도록 구성된다.
컴퓨터 시스템(1500)은 네트워크 인터페이스 디바이스(1508)를 더 포함할 수 있다. 컴퓨터 시스템(1500)은 또한 비디오 디스플레이 유닛(1510)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 음극선관(CRT)), 영숫자(alphanumeric) 입력 디바이스(1512)(예를 들어, 키보드), 커서 제어 디바이스(1514)(예를 들어, 마우스) 및 신호 생성 디바이스(1516)(예를 들어, 스피커)를 포함할 수 있다.
보조 메모리(1518)는, 본원에서 설명된 방법론들 또는 기능들 중 임의의 하나 또는 둘 이상을 구현하는 명령들(예를 들어, 소프트웨어(1522))의 하나 또는 둘 이상의 세트들이 저장되어 있는 머신-액세스가능한 저장 매체(또는, 보다 구체적으로는, 컴퓨터-판독가능한 저장 매체)(1531)를 포함할 수 있다. 소프트웨어(1522)는 또한, 컴퓨터 시스템(1500)에 의한 소프트웨어의 실행 동안에 프로세서(1502) 내에서 및/또는 메인 메모리(1504) 내에서 완전히 또는 적어도 부분적으로 상주할 수 있고, 메인 메모리(1504) 및 프로세서(1502)는 머신-판독가능한 저장 매체들을 또한 구성한다. 소프트웨어(1522)는 또한, 네트워크 인터페이스 디바이스(1508)에 의해 네트워크(1520)를 통해 송신 또는 수신될 수 있다.
머신-액세스가능한 저장 매체(1531)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신-판독가능한 저장 매체"라는 용어는 명령들의 하나 또는 둘 이상의 세트들을 저장하는 단일 매체 또는 복수의 매체들(예를 들어, 중앙식 또는 분산식 데이터베이스, 및/또는 연관 캐쉬들(associated caches) 및 서버들)을 포함하는 것으로 받아들여져야 한다. "머신-판독가능한 저장 매체"라는 용어는 또한, 머신에 의해 실행하기 위한 명령들의 세트를 저장 또는 인코딩할 수 있고, 그리고 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 또는 둘 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 받아들여져야 한다. 그에 따라, "머신-판독가능한 저장 매체"라는 용어는, 제한되는 것은 아니지만, 고상 메모리들 및, 광학 및 자기 매체들을 포함하는 것으로 받아들여져야 한다.
본 발명의 일 실시예에 따르면, 머신-액세스가능한 저장 매체에는 명령들이 저장되어 있으며, 이러한 명령들은 데이터 프로세싱 시스템으로 하여금 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 한다. 이러한 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 반도체 웨이퍼는 기판 캐리어에 의해 지지된다. 이후, 상기 마스크가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 기판 캐리어에 의해 지지되는 동안, 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼가 에칭된다.
이와 같이, 반도체 웨이퍼들을 다이싱하는 방법들이 개시되었으며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 본 발명의 일 실시예에 따르면, 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어지며, 그리고 반도체 웨이퍼는 기판 캐리어에 의해 지지된다. 방법은 또한, 갭들을 갖는 패터닝된 마스크를 제공하여 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계를 포함한다. 방법은 또한, 기판 캐리어에 의해 지지되는 동안, 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼를 에칭하는 단계를 포함한다. 일 실시예에서, 방법은, 에칭 단계 이전에, 보호 플레이트에 의해 기판 캐리어의 일부를 커버하는 단계를 더 포함하며, 상기 보호 플레이트는 반도체 웨이퍼의 적어도 일부를 노출된 채로 남긴다. 일 실시예에서, 반도체 웨이퍼는 대략 100 미크론 또는 그 미만의 두께를 갖는다.

Claims (15)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱(dicing)하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는, 상기 집적 회로들을 커버하고 보호하는 층을 포함하고, 상기 반도체 웨이퍼는 기판 캐리어에 의해 지지됨 ―;
    갭(gap)들을 갖는 패터닝된 마스크를 제공하여 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 레이저 스크라이빙 프로세스(laser scribing process)에 의해 패터닝하는 단계;
    보호 플레이트에 의해 상기 기판 캐리어의 일부를 커버하는 단계 ― 상기 보호 플레이트는 상기 반도체 웨이퍼의 적어도 일부를 노출된 채로 남김 ―; 및
    상기 기판 캐리어에 의해 지지되는 동안, 상기 집적 회로들을 싱귤레이트(singulate)하기 위해, 상기 패터닝된 마스크 내의 상기 갭들을 통해서 상기 반도체 웨이퍼를 에칭하는 단계를 포함하고,
    상기 보호 플레이트가 프로세싱 볼륨 내에서 프로세싱 가스 또는 플라즈마의 아래쪽으로의 유동(flow)을 막을 수 있도록, 상기 보호 플레이트는 지지 조립체의 직경보다 크고 그리고 챔버 벽의 내부 치수(inner dimension)보다 약간 더 작은 크기의 평면 플레이트인,
    반도체 웨이퍼를 다이싱하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 기판 캐리어는 테이프 링에 의해 둘러싸이는 백킹 테이프(backing tape)의 층을 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  6. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 상기 기판 캐리어 상에 배치된 다이 부착 필름 상에 배치되며,
    상기 방법은, 상기 기판 캐리어 상에 배치되는 동안, 상기 다이 부착 필름을 패터닝하는 단계를 더 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  7. 제 1 항에 있어서,
    상기 마스크를 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는,
    상기 마스크를 펨토초 기반의(femtosecond-based) 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  8. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 100 미크론 또는 그 미만의 두께를 갖는,
    반도체 웨이퍼를 다이싱하는 방법.
  9. 에칭 반응기(etch reactor)로서,
    프로세싱 볼륨을 형성하는 챔버;
    상기 프로세싱 볼륨 내에 배치되고 중심 개구를 가지는 보호 플레이트 ― 상기 보호 플레이트는, 상기 보호 플레이트가 상기 프로세싱 볼륨 내에서 프로세싱 가스 또는 플라즈마의 아래쪽으로의 유동을 막을 수 있도록 챔버 벽의 내부 치수보다 약간 더 작은 크기의 평면 플레이트임 ―;
    상기 보호 플레이트를 이동시키기 위해 상기 챔버와 커플링된 보호 플레이트 액츄에이터;
    상기 챔버 위에 위치되는 유도 결합형 플라즈마(ICP) 소스; 및
    상기 챔버로 그리고 상기 챔버로부터 기판 캐리어를 이송하기 위한 엔드 이펙터(end effector)를 포함하는,
    에칭 반응기.
  10. 제 9 항에 있어서,
    상기 챔버와 커플링된 캐소드 조립체(cathode assembly); 및
    상기 챔버와 커플링된 캡춰 링 액츄에이터(capture ring actuator)를 더 포함하는,
    에칭 반응기.
  11. 제 9 항에 있어서,
    상기 챔버와 커플링된 쓰로틀 밸브; 및
    상기 챔버와 커플링된 터보 분자 펌프(turbo molecular pump)를 더 포함하는,
    에칭 반응기.
  12. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서,
    팩토리 인터페이스(factory interface);
    상기 팩토리 인터페이스와 커플링되며 그리고 레이저를 포함하는 레이저 스크라이브 장치; 및
    상기 팩토리 인터페이스와 커플링된 플라즈마 에칭 반응기를 포함하고,
    상기 플라즈마 에칭 반응기는,
    프로세싱 볼륨을 형성하는 챔버,
    상기 프로세싱 볼륨 내에 배치되고 중심 개구를 가지는 보호 플레이트 ― 상기 보호 플레이트는, 상기 보호 플레이트가 상기 프로세싱 볼륨 내에서 프로세싱 가스 또는 플라즈마의 아래쪽으로의 유동을 막을 수 있도록 챔버 벽의 내부 치수보다 약간 더 작은 크기의 평면 플레이트임 ―,
    상기 보호 플레이트를 이동시키기 위해 상기 챔버와 커플링된 보호 플레이트 액츄에이터, 및
    상기 챔버로 그리고 상기 챔버로부터 기판 캐리어를 이송하기 위한 엔드 이펙터를 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  13. 제 12 항에 있어서,
    상기 플라즈마 에칭 반응기는,
    상기 챔버와 커플링된 캐소드 조립체; 및
    상기 챔버와 커플링된 캡춰 링 액츄에이터를 더 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  14. 제 12 항에 있어서,
    상기 플라즈마 에칭 반응기는,
    상기 챔버와 커플링된 쓰로틀 밸브; 및
    상기 챔버와 커플링된 터보 분자 펌프를 더 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  15. 제 12 항에 있어서,
    상기 레이저 스크라이브 장치는 반도체 웨이퍼의 집적 회로들 사이의 스트리트(street)들의 레이저 삭마(laser ablation)를 수행하도록 구성되며, 그리고
    상기 플라즈마 에칭 반응기는, 상기 레이저 삭마 이후에 상기 집적 회로들을 싱귤레이트하기 위해 상기 반도체 웨이퍼를 에칭하도록 구성되는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
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