KR101734062B1 - 반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 ｓｏｉ 기판의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

양호한 평탄성을 갖는 반도체 기판의 재생에 적합한 방법을 제공하는 것을 과제의 하나로 하고, 양호한 평탄성을 갖는 반도체 기판의 재생에 적합한 방법을 사용하여 재생 반도체 기판을 제작하는 것을 과제의 하나로 하고, 상기 재생 반도체 기판을 사용하여 SOI 기판을 제작하는 것을 과제의 하나로 한다.
이온의 조사 등에 의하여 손상된 반도체 영역을 선택적으로 제거할 수 있는 방법을 사용하여 반도체 기판의 볼록부를 제거하고, 또한, CMP법을 비롯한 연마 처리에 의하여 반도체 기판의 평탄화를 행할 때, 반도체 기핀 표면에 산화막을 형성함으로써, 반도체 기판의 연막 레이트를 균일하게 하여 일정한 연마 처리를 행한다. 또는 상기 방법을 사용하여 재생 반도체 기판을 제작하고, 상기 재생 반도체 기판을 사용하여 SOI 기판을 제작한다.

Description

반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 ＳＯＩ 기판의 제작 방법{METHOD FOR REPROCESSING SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING REPROCESSED SEMICONDUCTOR SUBSTRATE, AND METHOD FOR MANUFACTURING SOI SUBSTRATE}
개시되는 발명의 기술 분야의 하나는, 반도체 기판의 재생 방법에 관한 것이다. 또는, 반도체 기판의 재생 방법을 이용한 재생 반도체 기판의 제작 방법, SOI(Silicon on Insulator) 기판의 제작 방법에 관한 것이다.
최근, 벌크 형상의 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 실리콘층이 형성된 SOI 기판을 사용한 집적 회로가 개발되고 있다. 절연 표면 위에 형성된 얇은 단결정 실리콘층의 특징을 활용함으로써, 집적 회로 중의 트랜지스터끼리를 전기적으로 분리하여 형성할 수 있다. 또한, 트랜지스터를 완전 공핍형(空乏型)으로 할 수 있으므로, 고집적, 고속 구동, 저소비 전압 등, 부가 가치가 높은 반도체 집적 회로를 실현할 수 있다.
SOI 기판을 제작하는 방법의 하나로서 수소 이온 주입 박리법이 알려져 있다. 수소 이온 주입 박리법은 수소 이온을 주입한 단결정 실리콘 기판(본드 기판)을, 절연층을 사이에 두고 다른 기판(베이스 기판)에 접합하고, 그 후의 열 처리에 의하여 단결정 실리콘 기판(본드 기판)을 이온 주입 영역에 있어서 분리함으로써, 단결정 실리콘층을 얻는 방법이다. 상기 수소 이온 주입 박리법을 사용함으로써, 유리 기판 등의 절연 기판 위에 단결정 실리콘층을 갖는 SOI 기판을 제작할 수 있다(예를 들어, 특허 문헌 1 참조).
특개 2004-87606호 공보
SOI 기판의 제작 방법으로서 수소 이온 주입 박리법을 사용하는 경우에는, 하나의 본드 기판으로부터 복수의 SOI 기판을 제작할 수 있기 때문에, SOI 기판의 제작에 차지하는 본드 기판의 비용을 압축할 수 있는 장점이 있다. 단결정 실리콘층이 분리된 후의 본드 기판에 대하여 재생 처리를 실시함으로써, 사용 후의 본드 기판을 다시 SOI 기판의 제작에 사용할 수 있기 때문이다.
여기서, 상기 수소 이온 주입 박리법에 사용되는 단결정 실리콘 기판 등의 본드 기판은, 본드 기판의 제작 단계에 있어서의 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP법)을 사용한 처리에 기인하여, 주연부에 에지 롤 오프(Edge Roll Off: E.R.O.)라고 불리는 영역을 갖는다. 상기 영역은, 연마포(硏磨布)에 의하여 본드 기판의 에지가 연마됨으로써 형성되는 것이다. 본드 기판의 에지 롤 오프 영역에서는, 그 표면이 곡면 형상이 되어 있고, 또 본드 기판의 중앙 영역과 비교하여 두께가 얇게 되어 있다.
이온 주입 박리법을 사용하여 SOI 기판을 제작하는 경우, 본드 기판과 베이스 기판을 접합하게 되지만, 상기 접합은 분자간력이나 반데르발스 힘(Van der Waal's forces)을 메커니즘으로 하는 것이므로, 접합 표면에는 소정의 평탄성이 요구된다. 표면의 평탄성이 확보될 수 없는 에지 롤 오프 영역에서는, 본드 기판과 베이스 기판의 접합은 행해지지 않는다.
그래서, 단결정 실리콘층을 분리한 후의 본드 기판의 상기 에지 롤 오프 영역에 대응하는 영역에는, 분리되지 않았던 단결정 실리콘층 영역 및 절연층이 볼록부로서 잔존하게 된다. 그리고, 상기 볼록부는 본드 기판의 재생 처리의 단계에 있어서 문제가 된다. 상기 볼록부와, 그 이외의 영역(접합이 적절히 행해진 영역)과의 고저차(高低差)는, 겨우 수백nm이긴 하다. 그러나, CMP법에 의한 표면의 연마에 의하여, 상기 볼록부를 제거하여 본드 기판으로서 다시 SOI 기판의 제작에 사용하기 위해서는, 막 두께 10㎛ 전후의 반도체를 제거할 필요가 있고, 본드 기판의 재생 횟수, 사용 횟수를 충분히 확보할 수 없게 되기 때문이다. 특히, 양호한 평탄성을 갖는 본드 기판을 재생하고자 하면, 보다 많은 반도체를 제거할 필요가 있다.
상기 문제를 감안하여, 개시하는 발명의 일 형태에서는 양호한 평탄성을 갖는 반도체 기판의 재생에 적용한 방법을 제공하는 것을 목적의 하나로 한다. 또는, 개시하는 발명의 일 형태에서는, 양호한 평탄성을 갖는 반도체 기판의 재생에 적용한 방법을 사용하여 재생 반도체 기판을 제작하는 것을 목적의 하나로 한다. 또한, 개시하는 발명의 일 형태에서는, 상기 재생 반도체 기판을 사용하여 SOI 기판을 제작하는 것을 목적의 하나로 한다.
개시하는 발명의 일 형태에서는, 이온의 조사 등에 의하여 손상된 반도체 영역을 선택적으로 제거할 수 있는 방법을 사용하여 볼록부를 제거한다. 또한, CMP법을 비롯한 연마 처리에 의하여, 반도체 기판의 평탄화를 행할 때 반도체 기판 표면에 산화막을 형성함으로써, 반도체 기판의 연마 레이트를 균일하게 하여, 일정한 연마 처리를 행한다. 또는, 상기 방법을 사용하여 재생 반도체 기판을 제작하고, 상기 재생 반도체 기판을 사용하여 SOI 기판을 제작한다. 자세한 내용에 대해서는, 다음과 같다.
본 발명의 일 형태는, 이온의 조사 및 열 처리를 거쳐 일부가 반도체층으로서 분리함으로써, 주연부에 손상 반도체 영역과 절연층을 포함하는 볼록부가 잔존한 반도체 기판에 대하여, 절연층이 제거되는 에칭 처리와, 반도체 기판을 구성하는 반도체 재료를 산화하는 물질, 산화된 반도체 재료를 용해하는 물질, 및 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질을 포함하는 혼합액을 사용하여, 미손상의 반도체 영역에 대하여 손상 반도체 영역이 선택적으로 제거되는 에칭 처리와, 반도체 기판 표면에 산화막의 형성과, 산화막 표면으로부터의 연마 처리에 의하여, 반도체 기판 표면의 노출과 함께 반도체 기판 표면의 평탄화를 행하는 반도체 기판의 재생 방법이다.
본 발명의 다른 일 형태는, 이온의 조사 및 열 처리를 거쳐 일부가 반도체층으로서 분리함으로써, 주연부에 손상 반도체 영역과 절연층을 포함하는 볼록부가 잔존한 반도체 기판에 대하여, 절연층이 제거되는 에칭 처리와, 반도체 기판을 구성하는 반도체 재료를 산화하는 물질, 산화된 반도체 재료를 용해하는 물질, 및 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질을 포함하는 혼합액을 사용하여, 미손상의 반도체 영역에 대하여 손상 반도체 영역이 선택적으로 제거되는 에칭 처리와, 손상 반도체 영역이 선택적으로 제거되는 에칭 처리에 있어서 부분적으로 잔존한 제 1 산화막이 제거되는 에칭 처리와, 반도체 기판 표면에 제 2 산화막의 형성과, 제 2 산화막 표면으로부터의 연마 처리에 의하여, 반도체 기판 표면의 노출과 함께 반도체 기판 표면의 평탄화를 행하는 반도체 기판의 재생 방법이다.
또한, 오존을 포함하는 수용액을 사용하여, 제 2 산화막을 형성하는 것이 바람직하다. 또한, 제 1 산화막이 제거되는 에칭 처리와, 제 2 산화막의 형성을 반복하여 행하는 것이 바람직하다. 또한, 불산을 포함하는 용액을 사용하여 제 1 산화막이 제거되는 에칭 처리를 행하는 것이 바람직하다. 또한, CMP 처리를 사용하여 연마 처리를 행하는 것이 바람직하다.
또한, 이온의 조사는 질량 분리를 행하지 않고 실시된 것이라도 좋다. 또한, 이온의 조사는 질량 분리를 행하고 실시된 것이라도 좋다. 또한, 이온은 H3 +를 포함하는 것이 바람직하다. 또한, 반도체 기판을 구성하는 반도체 재료를 산화하는 물질로서 질산을 사용하는 것이 바람직하고, 산화된 반도체 재료를 용해하는 물질로서 불산을 사용하는 것이 바람직하고, 반도체 재료의 산화 속도 및 산화된 반도체 재료의 용해 속도를 제어하는 물질로서 초산을 사용하는 것이 바람직하다.
본 발명의 다른 일 형태는, 상술한 방법을 사용하여 반도체 기판으로부터 재생 반도체 기판을 제작하는 재생 반도체 기판의 제작 방법이다. 또한, 본 발명의 다른 일 형태는, 상술한 방법으로 제작된 재생 반도체 기판 중에 이온을 조사하여 취화 영역을 형성하고, 절연층을 사이에 두고 재생 반도체 기판과 베이스 기판을 접합하고, 열 처리에 의하여 재생 반도체 기판을 분리하여 베이스 기판 위에 반도체층을 형성하는 SOI 기판의 제작 방법이다.
또한, 본 명세서 등에 있어서, SOI 기판이란 절연 표면 위에 반도체층이 형성된 기판을 가리키고, 절연층 위에 실리콘층이 형성된 구성에는 한정되지 않는다. 예를 들어, 유리 기판 위에 직접 실리콘층이 형성된 구성이나, 절연층 위에 탄화 실리콘층이 형성된 기판 등을 포함한다.
개시하는 발명의 일 형태에서는, 손상되지 않는 반도체 영역(또는, 손상 정도가 작은 반도체 영역)에 대하여, 손상된 반도체 영역을 선택적으로 제거할 수 있다. 그래서, 반도체 기판의 재생 처리에 있어서 제거되는 반도체의 양을 충분히 억제할 수 있고, 반도체 기판의 재생 횟수, 사용 횟수를 충분히 확보할 수 있다. 또한, 개시하는 발명의 일 형태에서는, CMP법을 비롯한 연마 처리에 의하여 반도체 기판의 평탄화를 행할 때에, 반도체 기판 표면에 산화막을 형성함으로써, 반도체 기판의 연마 레이트를 균일하게 하여, 일정한 연마 처리를 행한다. 따라서, 양호한 평탄성을 갖는 반도체 기판을 제작할 수 있다.
또한, 상기 반도체 기판의 재생 방법을 사용하여 재생 반도체 기판을 제작함으로써, 재생 처리에 있어서의 반도체의 제거량을 충분히 억제할 수 있다. 그래서, 재생 반도체 기판의 제작에 드는 비용을 저감할 수 있다.
또한, 상기 재생 반도체 기판을 사용하여 SOI 기판을 제작함으로써, SOI 기판의 제작에 드는 비용을 충분히 억제할 수 있다.
도 1a 내지 도 1d는 반도체 기판의 재생 처리 방법을 도시하는 단면도.
도 2a 내지 도 2d는 반도체 기판의 재생 처리 방법을 도시하는 단면도.
도 3a 내지 도 3c는 SOI 기판의 제작 방법을 도시하는 단면도.
도 4a 내지 도 4c는 SOI 기판의 제작 방법을 도시하는 단면도.
도 5a 내지 도 5f는 SOI 기판의 제작 방법을 도시하는 단면도.
도 6은 SOI 기판의 제작 공정을 도시하는 도면.
도 7은 SOI 기판을 사용한 반도체 장치를 도시하는 단면도.
도 8a 및 도 8b는 반도체 기판의 마경 평가 시스템에 의한 관찰상을 도시하는 도면.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 다만, 본 발명은 많은 상이한 형태로 실시할 수 있고, 그 취지 및 범위로부터 벗어나지 않고, 형태 및 자세한 내용을 변경할 수 있다는 것은, 당업자에게는 자명하다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 명세서 등에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 붙이고, 그의 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 반도체 기판의 재생 방법에 대하여, 도 1a 내지 도 1d를 사용하여 설명한다.
도 1a에 재생 처리를 하기 전의 반도체 기판(121)(반도체층이 분리된 후의 반도체 기판)의 구성의 일례를 도시한다. 반도체 기판(121)의 주연부에는, 볼록부(126)가 존재한다. 상기 볼록부(126)는, 절연층(123), 미분리의 반도체 영역(125), 반도체 영역(127)을 포함한다. 또한, 미분리의 반도체 영역(125) 및 반도체 영역(127)은 SOI 기판의 제작 공정에 있어서의 이온의 조사 처리 등에 의하여 양쪽 모두가 손상되고, 결정 결함이나 보이드(void), 블리스터(blister) 등을 많이 포함한다. 그래서, 미분리의 반도체 영역(125) 및 반도체 영역(127)을 합쳐 손상 반도체 영역이라고 부를 수 있다. 또한, 손상 반도체 영역은 단결정 반도체 영역이 결정을 구성하는 원자가 공간적 및 규칙적으로 배열되어 있는 것에 대하여, 이온 등의 조사에 기인하여 결정을 구성하는 원자의 배열(결정 구조)의 흐트러짐, 결정 결함, 또는 결정 격자의 변형 등을 일부에 포함하는 영역을 가리킨다. 또한, 미손상 반도체 영역이란, 단결정 반도체 영역이 결정을 구성하는 원자가 공간적 및 규칙적으로 배열되어 있는 것을 가리키고, 이온 등의 조사가 없는 단결정 반도체 영역과 동등의 영역을 가리킨다.
상술한 볼록부(126)는, 반도체 기판의 소위 에지 롤 오프(Edge Roll Off: E.R.O.)라고 불리는 영역을 포함한다. 에지 롤 오프 영역은, 반도체 기판의 표면 처리(CMP 처리)에 기인하여 생기는 것이다. 상기 에지 롤 오프 영역은, 반도체 기판의 두께가 반도체 기판의 중앙 영역과 비교하면 작고, SOI 기판을 제작할 때 접합이 행해지지 않는 영역이 된다. 결과적으로, 반도체 기판(121)의 에지 롤 오프 영역에는, 상기 볼록부(126)가 잔존하게 된다.
또한, 반도체 기판(121)의 볼록부(126) 이외의 영역(특히, 상기 에지 롤 오프 영역에 둘러싸이는 영역)에는, 반도체 영역(129)이 존재한다. 반도체 영역(129)은, SOI 기판의 제작 공정에 있어서 형성되는 이온이 조사된 영역이, 반도체층이 분리된 후의 반도체 기판(121)에 잔존함으로써 형성되는 것이다.
여기서 반도체 영역(129)은, 볼록부(126)에 있어서의 반도체 영역(반도체 영역(125) 및 반도체 영역(127))과 비교하여 충분히 얇다. 또한, 반도체 영역(129)도 이온의 조사 처리 등에 의하여 손상되고, 결정 결함 등을 많이 포함한다. 그래서, 반도체 영역(129)은 반도체 영역(125) 및 반도체 영역(127)과 마찬가지로 손상 반도체 영역이라고 부를 수 있다.
도 1b에 볼록부(126)를 확대한 모식도를 도시한다. 볼록부(126)는 상기 에지 롤 오프 영역에 대응하는 영역과 모따기(chamfer)부에 대응하는 영역을 포함한다. 본 실시형태에서는, 에지 롤 오프 영역을 상기 볼록부(126) 표면에 있어서의 접평면과 기준면으로 이루어지는 각 θ가 0.5° 이하가 되는 점이 집합한 영역을 가리킨다. 여기서, 기준면으로서는 반도체 기판 표면 또는 뒷면에 평행한 평면이 채용된다.
또한, 모따기부를 기판 단부로부터의 거리가 0.2mm 전후의 영역으로서, 에지 롤 오프 영역을 이것보다 내측의 영역이며 접합이 행해지지 않은 영역으로 규정할 수도 있다. 구체적으로는, 예를 들어, 기판 단부로부터의 거리가 0.2mm 내지 0.9mm 정도의 영역을 에지 롤 오프 영역이라고 부를 수 있다.
또한, 모따기부는 베이스 기판과 본드 기판의 접합에는 관여하지 않기 때문에, 모따기부의 평탄성은 기판의 재생 처리에 있어서 문제가 되지 않는다. 한편으로, 에지 롤 오프 영역의 근방은, 베이스 기판과 본드 기판의 접합에 관여한다. 그래서, 에지 롤 오프 영역의 평탄성에 따라서는 재생 반도체 기판을 SOI 기판의 제작 공정에 사용할 수 없는 경우도 있다. 이와 같은 이유로, 반도체 기판의 재생 처리에 있어서 에지 롤 오프 영역에 있어서의 볼록부(126)를 제거하여 평탄성을 향상시키는 것은 극히 중요하다.
또한, 도 1d에 볼록부(126)의 일부를 확대한 모식도를 도시한다. 미분리의 반도체 영역(125) 및 반도체 영역(127)은, SOI 기판의 제작 공정에 있어서의 이온의 조사 처리 등에 의하여 양쪽 모두가 손상되고, 결정 결함이나 보이드, 블리스터(144) 등을 많이 포함한다. 점선으로 둘러싸인 영역(145)은, 블리스터 위의 반도체층이나 절연막이 결손되어 있는 상태를 나타낸다. 절연층(123) 표면에는, 블리스터 등의 영향에 의하여 다수의 요철(凹凸)이 존재한다.
반도체 기판의 재생 처리는, 적어도 절연층(123)을 제거하는 에칭 처리(이하, 제 1 에칭 처리라고 부름) 및 손상 반도체 영역을 제거하는 에칭 처리(이하, 제 2 에칭 처리라고 부름)의 2개의 에칭 처리를 포함한다. 또한, 제 2 에칭 처리에 있어서, 부분적으로 잔존한 제 1 산화막을 제거하는 에칭 처리와 반도체 기판 표면 전체에 제 2 산화막을 형성하는 처리와, 제 2 산화막의 제거 및 반도체 기판 표면의 연마를 행한다. 이하, 이것에 대하여 기술한다.
우선, 제 1 에칭 처리에 대하여, 도 1c를 참조하여 설명한다. 제 1 에칭 처리는, 상술한 바와 같이, 반도체 기판(121)의 절연층(123)을 제거하는 에칭 처리이다. 여기서, 절연층(123)은, 불산을 포함하는 용액을 에천트로 하는 웨트 에칭 처리에 의하여 제거할 수 있다. 불산을 포함하는 용액으로서는, 불산과 불화 암모늄과 계면 활성제를 포함하는 혼합 용액(예를 들어, Stella Chemifa Corporation 제, 상품명: LAL500) 등을 사용하는 것이 바람직하다. 상기 웨트 에칭 처리는, 120초 내지 1200초 행하는 것이 바람직하고, 예를 들어 600초 정도 행하는 것이 바람직하다.
또한, 웨트 에칭 처리는 반도체 기판(121)을 처리조(處理槽) 내의 용액에 침지(浸漬)함으로써 행할 수 있으므로, 복수의 반도체 기판(121)을 일괄 처리할 수 있다. 그래서, 재생 처리의 효율화를 도모할 수 있다. 또한, 절연층(123)을 제 1 에칭 처리로 제거함으로써, 제 2 에칭 처리로 절연층(123)을 제거할 필요가 없으므로, 에칭 시간을 단축할 수 있다. 또한, 제 1 에칭 처리에서는 반도체는 거의 에칭되지 않으므로, 반도체 기판(121)의 에칭 제거량을 억제하고, 재생 횟수를 증가시킬 수 있다.
제 1 에칭 처리로서는, 절연층(123)을 제거할 수 있으면 좋고, 드라이 에칭 처리를 사용하여도 좋다. 또한, 웨트 에칭 처리와 드라이 에칭 처리를 조합하여 사용하여도 좋다. 드라이 에칭 처리로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법 등을 사용할 수 있다.
다음에, 제 2 에칭 처리에 대하여 도 2a를 참조하여 설명한다. 제 2 에칭 처리에서는, 손상 반도체 영역, 즉, 볼록부(126)를 구성하는 미분리의 반도체 영역(125), 반도체 영역(127), 및 반도체 영역(129)을 선택적으로 제거한다. 보다 구체적으로는, 반도체 재료를 산화하는 물질과, 산화된 반도체 재료를 용해하는 물질과, 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질을 포함하는 혼합액을 에천트로서 사용하는 웨트 에칭 처리를 행한다. 상기 에칭 처리는, 1분 내지 10분 정도 행하는 것이 바람직하고, 예를 들어, 2분 내지 4분 정도 행하는 것이 바람직하다. 또한, 혼합액의 온도는, 10℃ 내지 30℃ 정도로 하는 것이 바람직하고, 예를 들어 25℃로 하는 것이 바람직하다.
상술한 바와 같이, 반도체 재료를 산화하는 물질로서는, 질산을 사용하는 것이 바람직하다. 또한, 산화된 반도체 재료를 용해하는 물질로서는, 불산을 사용하는 것이 바람직하다. 또한, 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질로서는 초산을 사용하는 것이 바람직하다. 여기서, 70wt% 질산의 체적을 97.7wt% 초산의 체적의 0.01배보다 크고, 1배 미만으로 하고, 또 50wt% 불산의 체적의 0.1배보다 크고, 100배 미만으로 하고, 50wt% 불산의 체적은, 97.7wt% 초산의 체적의 0.01배보다 크고, 0.5배 미만으로 함으로써 얻어지는 조성을 갖는 혼합 용액을 에천트로서 사용하는 것이 바람직하다. 예를 들어, 불산과 질산과 질산의 체적 비율을 1: 3: 10으로 하는 것이 바람직하다. 상기 구성을, 구성 분자의 몰 비로 표현하면, HF: HNO3: CH3COOH: H2O=2.1: 3.3: 12: 7.5가 된다. 또한, 다른 분자의 구성에 대해서는, 특히 한정할 필요는 없다.
손상 반도체 영역에는, 이온의 조사에 따라 결정 결함이나 보이드 등이 존재하고, 에천트가 용이하게 침투한다. 그래서, 손상 반도체 영역에는 표면뿐만이 아니라, 내부로부터도 웨트 에칭 처리가 진행되게 된다. 구체적으로는, 에칭은 기판 평면에 수직의 방향으로 깊은 수혈을 형성하도록 진행하고, 그 수혈(縱穴)을 확대하도록 행해지는 경향이 있다. 즉, 손상 반도체 영역에는 저손상의 반도체 영역 또는 미손상의 반도체 영역과 비교하여 큰 에칭 레이트로 에칭 처리가 진행되게 된다. 여기서, “에칭 레이트”란, 단위 시간당의 에칭 양(피에칭량)을 가리킨다. 즉, "에칭 레이트가 크다"란 보다 에칭되기 쉬운 것을 의미하고, "에칭 레이트가 작다"란 보다 에칭되기 어려운 것을 의미한다. 또한, “에칭 선택 비율을 취할 수 있다”란, 예를 들어 A층과 B층을 에칭하는 경우에, A층의 에칭 레이트와 B층의 에칭 레이트에 충분한 차이가 존재하는 조건을 의미한다. 또한, 저손상의 반도체 영역이란, 미분리의 반도체 영역(125)이나 반도체 영역(127), 반도체 영역(129) 등과 비교하여 상대적으로 손상의 정도가 작은 반도체 영역을 가리킨다.
보다 구체적으로는, 손상 반도체 영역의 에칭 레이트는 미손상의 반도체 영역(또는 저손상의 반도체 영역)의 에칭 레이트의 2배 이상이다. 즉, 손상 반도체 영역과 미손상의 반도체 영역(또는 저손상의 반도체 영역)의 에칭 선택 비율은 2 이상이다.
이와 같이, 반도체 재료를 산화하는 물질과, 산화된 반도체 재료를 용해하는 물질과, 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질을 포함하는 혼합액을 에천트로 하여 웨트 에칭 처리를 행함으로써, 손상 반도체 영역을 선택적으로 제거할 수 있다. 그래서, 재생 처리에 따른 반도체의 제거량을 저감할 수 있고, 재생 사용 횟수를 증가시킬 수 있다. 또한, 웨트 에칭 처리를 사용함으로써, 복수의 반도체 기판(121)을 일괄 처리할 수 있게 되므로, 재생 처리의 효율화를 도모할 수 있다. 또한, 제 2 에칭 처리는, 단시간으로 행할 수 있고, 이 점에 있어서도 재생 처리의 효율화가 달성된다.
또한, 볼록부(126)에 있어서의 손상 반도체 영역(반도체 영역(125) 및 반도체 영역(127))의 두께와, 그 이외의 영역에 있어서의 손상 반도체 영역(반도체 영역(129))의 두께는 크게 상이하다. 그래서, 볼록부(126)(주연부)와 그 이외의 영역(중앙부)의 에칭 선택 비율은 제 2 에칭 처리의 사이에 있어서 일정하지 않다.
구체적으로는, 다음과 같다. 우선, 제 2 에칭 처리를 시작한 직후는, 볼록부(126) 및 그 이외의 영역에 있어서, 양쪽 모두 손상 반도체 영역이 에칭되게 되므로, 에칭 선택 비율은 1 전후가 된다. 그리고, 볼록부(126) 이외의 손상 반도체 영역(반도체 영역(129))이 에칭 제거된 후에는, 볼록부(126) 이외의 영역에는, 저손상의 반도체 영역 또는 미손상의 반도체 영역이 나타나게 되므로, 볼록부(126)의 손상 반도체 영역이 우선적으로 제거되게 되어, 에칭 선택 비율은 2 이상이 된다. 그리고, 볼록부(126)의 손상 반도체 영역(반도체 영역(125) 및 반도체 영역(127))이 에칭 제거되면, 상기 영역에도 저손상의 반도체 영역 또는 미손상의 반도체 영역이 나타나게 되므로, 에칭 선택 비율은 1 전후가 된다.
이와 같이, 제 2 에칭 처리 사이에서 에칭 선택 비율은 변동되므로, 이것을 에칭 종료시의 기준으로 할 수 있다. 예를 들어, 에칭 선택 비율이 2 미만까지 저하된 단계에서 에칭 처리를 정지시킴으로써, 제 2 에칭 처리에 있어서의 반도체의 제거량을 억제하면서, 손상 반도체 영역을 제거할 수 있다. 이 경우, 확실한 재생 처리를 실현하는 것과 동시에, 충분한 재생 횟수를 확보할 수 있다. 또한, 에칭 선택 비율은 소정 시간(예를 들어, 30초, 1분 등)에 있어서의 막 두께의 감소량을 비교하여 구한 것(차분 값)이라도 좋고, 순간의 막 두께의 감소량을 비교하여 구한 것(미분 값)이라도 좋다.
이상으로, 반도체 영역(125), 반도체 영역(127) 및 반도체 영역(129)이 제거된 반도체 기판(130)이 형성된다. 여기서, 반도체 기판(130)은 충분한 평탄성을 갖지 않으므로, 나중의 공정에서 CMP법을 비롯한 연마 처리를 행한다. 또한, 반도체 기판(130) 표면에는, 도 2a에 도시하는 바와 같이, 제 1 산화막(134)이 부분적으로 잔존하는 경우가 있다. 이것은, 제 2 에칭 처리에 있어서, 반도체 재료를 산화하는 물질이 형성하는 산화막이, 산화된 반도체 재료를 용해하는 물질에 용해되는 도중에 에칭 처리가 종료되어 버리는 것으로 용해되지 않은 산화막이 제 1 산화막(134)으로서 반도체 기판(130) 표면에 부분적으로 잔존하게 되기 때문이다.
재생 반도체 기판의 평탄화를 위하여, 나중의 공정에서 CMP법을 비롯한 연마 처리를 행하면, 반도체 기판(130)과 제 1 산화막(134)에서 연마 레이트가 상이하고, 반도체 기판(130) 표면에서 일정한 연마를 행할 수 없게 되므로, 재생 반도체 기판 표면에 제 1 산화막(134)에 따른 불균일한 부분(요철)이 형성되고, 재생 반도체 기판의 충분한 평탄성을 얻을 수 없게 된다.
또한, 발수성(撥水性)을 갖는 반도체 기판(130)이 부분적으로 노출되어 있으므로, 그 부분에 수분이 부착되면 워터 마크(water mark)라고 불리는 반응 생성물이 형성되어 반도체 기판(130) 표면에 불균일한 부분(요철)이 형성되게 되고, 재생 반도체 기판의 충분한 평탄성을 얻을 수 없게 된다.
따라서, 본 실시형태에서는 반도체 가판(130) 표면에 부분적으로 잔존한 제 1 산화막(134)을 제거한 후, 반도체 가판(130) 표면 전체에 제 2 산화막(135)을 형성하고, 친수성의 제 2 산화막(135)의 제거와, 반도체 기판(130) 표면의 연마 처리를 행하여 재생 반도체 기판을 제작한다. 또한, 제 1 산화막(134)의 제거, 제 2 산화막(135)의 형성 및 제 2 산화막(135)의 제거와 반도체 기판(130) 표면의 연마 처리는, 적어도 재생 반도체 기판의 평탄성을 향상시키고자 하는 면에 대하여 행하면 좋고, 반드시 반도체 기판(130) 표면 전체에 행할 필요는 없다.
우선, 반도체 기판(130) 표면에 부분적으로 잔존한 제 1 산화막(134)을 제거하는 에칭 처리에 대하여, 도 2b를 참조하여 설명한다. 제 1 산화막(134)을 제거하는 에칭 처리는, 상술한 제 1 처리와 마찬가지로 행한다. 따라서, 제 1 산화막(134)은, 불산을 포함하는 용액, 바람직하게는 불산을 포함하는 수용액을 에천트로 하는 웨트 에칭 처리에 의하여 제거할 수 있다. 여기서, 불산을 포함하는 수용액의 농도는, 0.1% 내지 50%, 예를 들어 0.5% 정도로 하는 것이 바람직하다. 상기 웨트 에칭 처리는, 1초 내지 60초 정도 행하는 것이 바람직하고, 예를 들어, 6초 정도 행하는 것이 바람직하다.
이로써, 제 1 산화막(134)을 제거할 수 있으므로, 나중의 공정에서 CMP법을 비롯한 연마 처리를 행할 때, 반도체 기판(130) 표면에서 연마 레이트가 상이한 부분이 없어진다. 따라서, 반도체 기판(130) 표면에서 일정한 연마 처리를 행할 수 있기 때문에, 충분한 평탄성을 갖는 재생 반도체 기판을 형성할 수 있다.
또한, 제 1 산화막(134)을 제거하는 에칭 처리로서는, 제 1 산화막(134)을 제거할 수 있으면 좋고, 드라이 에칭 처리를 사용하여도 좋다. 또한, 웨트 에칭 처리와 드라이 에칭 처리를 조합하여 사용하여도 좋다. 드라이 에칭 처리로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법 등을 사용할 수 있다.
또한, 제 1 산화막(134)을 제거하는 에칭 처리는, 반드시 행할 필요는 없고, 제 1 산화막(134)이 잔존한 채, 반도체 기판(130) 표면 전체에 제 2 산화막(135)을 형성하여도 좋다.
다음에, 반도체 기판(130) 표면에 제 2 산화막(135)을 형성하는 공정에 대하여 도 2c를 참조하여 설명한다. 제 2 산화막(135)은, 반도체 기판(130) 표면을 오존을 포함하는 수용액으로 처리함으로써 형성할 수 있다. 여기서, 제 2 산화막(135)은 막 두께가 1nm 내지 10nm, 바람직하게는 2nm 내지 5nm 정도의 얇은 산화막이다. 여기서, 제 2 산화막(135)의 형성에 사용하는 오존을 포함하는 수용액의 농도는, 5ppm 내지 100ppm, 예를 들어 10ppm 정도로 하는 것이 바람직하다. 오존을 포함하는 수용액에 의한 처리는, 5초 내지 1000초 정도 행하는 것이 바람직하고, 예를 들어 20초 정도 행하는 것이 바람직하다.
따라서, 반도체 기판(130) 표면 전체를 덮도록 친수성의 제 2 산화막(135)을 형성할 수 있으므로, 나중의 공정에서 CMP법을 비롯한 연마 처리를 행할 때, 제 2 산화막(135) 및 반도체 기판(130) 표면에서 연마 레이트가 상이한 부분이 없어지고, 제 2 산화막(135)의 제거 및 반도체 기판(130) 표면에 있어서의 연마 처리를 일정하게 행할 수 있기 때문에, 충분한 평탄성을 갖는 재생 반도체 기판을 형성할 수 있다. 또한, 제 2 산화막(135)은 친수성이기 때문에, 워터 마크를 방지할 수 있고, 표면에 불균일한 부분(요철)이 형성되지 않고, 충분한 평탄성을 갖는 재생 반도체 기판을 형성할 수 있다.
또한, 제 1 산화막(134)을 제거하지 않고, 제 2 산화막(135)을 형성한 경우에도, 반도체 기판(130)의 노출한 부분에 제 2 산화막(135)을 형성하고, 반도체 기판(130) 표면 전체를 덮도록 제 2 산화막(135)을 형성할 수 있다.
또한, 제 2 산화막(135)을 형성한 후, 제 2 산화막(135)을 제거하고, 다시 새로운 산화막을 형성하여도 좋다. 또한, 산화막 제거와 새로운 산화막 형성의 사이클을 복수 횟수 반복하여도 좋다. 이로써, 반도체 기판(130) 위에 형성되는 산화막의 균일성이 향상되므로, 더 평탄성이 양호한 재생 반도체 기판을 제작할 수 있다. 또한, 산화막의 제거와 새로운 산화막의 형성을 행하는 경우, 합계의 처리 시간이 동일하면, 긴 시간의 처리를 적은 사이클로 행하는 것보다, 짧은 시간의 처리를 많은 사이클로 반복한 쪽이 효율 좋게 균일한 산화막을 형성할 수 있다. 또한, 산화막의 제거와 새로운 산화막의 형성을 반복함으로써, 반도체 기판(130) 표면에 부착하는 파티클(particle)이나 금속 불순물을 제거할 수 있으므로, 반도체 기판(130) 및 반도체 기판(130) 처리에 사용하는 장치의 오염을 방지할 수 있다.
다음에, 제 2 산화막(135) 표면으로부터 CMP법을 비롯한 연마 처리를 행하고, 반도체 기판(130) 표면을 노출시키는 것과 동시에 반도체 기판(130) 표면을 평탄화시켜, 재생 반도체 기판(132)을 제작한다(도 2d 참조). 이것은, 제 2 에칭 처리 후의 반도체 기판(130) 표면의 평탄성이 충분하지 않는 경우에는, 상기 반도체 기판을 SOI 기판의 제작 공정에 사용할 수 없기 때문이다. 또한, 본 실시형태에서는, 제 2 에칭 처리에서 반도체 영역(129)이 완전히 제거되는 경우를 나타내지만, 제 2 에칭 처리에서 반도체 영역(129)을 충분히 제거할 수 없던 경우에는, 이하에 나타내는 평탄화 처리에 의하여 잔존한 반도체 영역(129)을 함께 제거하는 것이 바람직하다.
제 2 산화막(135)의 제거 및 반도체 기판(130)의 평탄화를 행하는 연마 방법으로서는, 화학적 기계적 연마법(Chemical Mechanical Polishing: CMP법)을 사용하는 것이 바람직하다. 여기서, CMP법이란 피처리물 표면을 화학적·기계적인 복합 작용에 의하여 평탄화하는 수법을 가리킨다. 예를 들어, 연마 스테이지 위에 연마포(硏磨布)를 부착하고, 피처리물과 연마포 사이에 슬러리(slurry; 연마제)를 공급하면서 연마 스테이지와 피처리물을 각각 회전 또는 요동(搖動)시킴으로써 행해진다. 이로써, 슬러리와 피처리물 표면 사이의 화학 반응 및 연마포에 의한 피처리물의 기계적 연마의 작용에 의하여 피처리물의 표면이 연마된다.
CMP법을 사용한 연마 처리의 횟수는, 1번이라도 좋고, 복수 횟수라도 좋다. 연마 처리를 복수 횟수 행하는 경우에는, 예를 들어, 연마 레이트가 높은 1차 연마를 행한 후, 연마 레이트가 낮은 마무리 연마를 행하는 것이 바람직하다. 1차 연마에는, 폴리우레탄 연마포를 사용하는 것이 바람직하고, 슬러리의 입경은 120nm 내지 180nm, 예를 들어, 150nm 정도로 하는 것이 바람직하다. 마무리 연마에는, 스웨드 천의 연마포를 사용하는 것이 바람직하고, 슬러리의 입경은 45nm 내지 75nm, 예를 들어, 60nm 정도로 하는 것이 바람직하다.
또한, 연마 처리에 더하여, 레이저 광의 조사 처리를 행할 수 있다. 연마 처리나 레이저 광의 조사 처리는 복수 횟수 행하여도 좋고, 조합하여 행하여도 좋다. 레이저 광의 조사 처리 대신에 램프 광의 조사 처리를 행하여도 좋다.
이와 같이 상술한 재생 방법에 더하여, 반도체 기판(130)에 CMP법을 사용한 연마 처리를 행함으로써, 평균 표면 거칠기 0.2nm 내지 0.5nm 정도로 평탄화된 재생 반도체 기판(132)을 형성할 수 있다. 또한, 연마 레이트가 상이한 복수 횟수의 연마 처리를 행함으로써, 짧은 시간으로 반도체 기판(130)의 평탄화를 실현할 수 있다.
본 실시형태에서 나타낸 바와 같이, 제 1 에칭 처리에서 절연층을 제거한 후, 반도체 재료를 산화하는 물질과, 산화된 반도체 재료를 용해하는 물질과, 반도체 재료의 산화의 속도 및 산화된 반도체 재료의 용해의 속도를 제어하는 물질을 포함하는 혼합액을 사용하여 제 2 에칭 처리를 행함으로써, 반도체 기판의 주연부에 잔존하는 손상 반도체 영역을 선택적으로 제거할 수 있다. 그래서, 반도체의 제거량을 저감하고, 반도체 기판의 재생 횟수, 사용 횟수를 증가시킬 수 있다.
또한, 제 1 에칭 처리 및 제 2 에칭 처리에서 반도체 영역(125), 반도체 영역(127) 및 반도체 영역(129)을 제거한 후, 반도체 기판(130) 표면에 부분적으로 잔존한 제 1 산화막(134)을 제거하고, 반도체 기판(130) 표면에 제 2 산화막(135)을 형성하고, CMP법을 비롯한 연마 처리를 행함으로써, 제 2 산화막(135)을 제거하고, 반도체 기판(130)의 연마 레이트를 균일하게 하여 일정한 연마 처리를 행할 수 있으므로, 더 평탄성이 양호한 재생 반도체 기판(132)을 얻을 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에 따른 SOI 기판의 제작 방법은, 본드 기판인 반도체 기판으로부터 분리시킨 반도체층을 베이스 기판에 접합하여 SOI 기판을 제작한다. 그리고, 반도체층이 분리된 후의 반도체 기판에 재생 처리를 실시하고, 본드 기판으로서 다시 이용한다. 이하, 도 3a 내지 도 5f의 단면도와 도 6의 SOI 기판 제작 공정도를 참조하여, 본 실시형태에 따른 SOI 기판의 제작 방법의 일례에 대하여 설명한다.
먼저, 반도체 기판(100)에 취화 영역(104)을 형성하고, 베이스 기판(120)과의 접합의 준비를 행하는 공정에 대하여 설명한다. 상기 공정은, 반도체 기판(100)에 대한 처리에 관한 것이고, 도 6의 공정 A에 상당한다.
우선, 반도체 기판(100)을 준비한다(도 3a 및 도 6의 공정(A-1) 참조). 반도체 기판(100)으로서는, 예를 들어, 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 사용할 수 있다. 시판되고 있는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 실리콘 기판이 대표적이다. 또한, 실리콘 기판의 주연부에는 도 3a에도 도시하는 바와 같은 깨짐이나 금을 방지하기 위한 모따기부가 존재한다. 또한, 형상은 원형에 한정되지 않고, 직사각형 상태 등으로 가공된 실리콘 기판을 사용할 수도 있다. 이하의 설명에서는, 반도체 기판(100)으로서 직사각형 상태의 단결정 실리콘 기판을 사용하는 경우에 대하여 나타낸다.
또한, 반도체 기판(100) 표면은, 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF), 불산, 과산화 수소수, 순수의 혼합액(FPM) 등을 사용하여 적절히 세정해 두는 것이 바람직하다. 또한, 희불산과 오존 수를 교대로 사용하여 반도체 기판(100) 표면을 세정하여도 좋다.
다음에, 반도체 기판(100) 표면을 세정한 후, 반도체 기판(100) 위에 절연층(102)을 형성한다(도 3b 및 도 6의 공정(A-2) 참조). 절연층(102)은 단수의 절연막을 사용한 것이어도 좋고, 복수의 절연막을 적층하여 사용한 것이어도 좋다. 절연층(102)은 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막 등의 실리콘을 조성에 포함하는 절연막을 사용하여 형성할 수 있다. 본 실시형태에서는, 일례로서 산화 실리콘막을 절연층(102)으로서 사용하는 경우에 대하여 설명한다.
또한, 본 명세서 등에 있어서, 산화질화 실리콘막이란, 그 조성으로서, 질소 원자수보다 산소 원자수가 많고, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화 실리콘막이란, 그 조성으로서, 산소 원자수보다 질소 원자수가 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화 실리콘 또는 질화산화 실리콘을 구성하는 원자의 합계를 100at.%로 하였을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
산화 실리콘막을 절연층(102)으로서 이용하는 경우, 절연층(102)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연층(102) 표면을 산소 플라즈마 처리에 의하여 치밀화시켜도 좋다.
또한, 유기 실란 가스를 사용하여 화학 기상 성장법에 의하여 제작되는 산화 실리콘막을, 절연층(102)으로서 사용하여도 좋다. 유기 실란 가스로서는, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 반도체 기판(100)을 산화함으로써 얻어지는 산화막으로 절연층(102)을 형성할 수도 있다. 상기 산화막을 형성하기 위한 열 산화 처리에는, 드라이 산화를 사용하여도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하여도 좋다. 할로겐을 포함하는 가스로서는, HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등에서 선택된 1종류 또는 복수 종류의 가스를 사용할 수 있다. 또한, 도 3b에서는, 반도체 기판(100)을 덮도록 절연층(102)이 형성되지만, 본 실시형태는 이것에 한정되지 않는다. 반도체 기판(100)에 CVD법 등을 사용하여 절연층(102)을 형성하는 경우, 반도체 기판(100)의 한쪽 면에만 절연층(102)이 형성되어 있어도 좋다.
열 산화막의 형성 조건의 일례로서는, 산소에 대하여 HCl을 0.5volume% 내지 10volume%(바람직하게는 3volume%)의 비율로 포함하는 분위기 중에서, 700℃ 이상 1100℃ 이하(대표적으로는 950℃ 정도)의 온도에서 열 처리를 행하는 것이 있다. 처리 시간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1100nm(바람직하게는 50nm 내지 150nm), 예를 들어, 100nm로 할 수 있다.
이와 같은 할로겐 원소를 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐 원소를 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 1×1021atoms/cm3의 농도로 산화막에 포함시킴으로써, 외인성의 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 산화막이 포집(捕集)하므로, 나중에 형성되는 반도체층의 오염을 방지할 수 있다.
또한, 절연층(102) 중에 염소 등의 할로겐 원소를 포함시킴으로써, 반도체 기판(100)에 악영향을 주는 불순물(예를 들어, Na 등의 가동 이온)을 게터링할 수 있다. 구체적으로는, 절연층(102)을 형성한 후에 행해지는 열 처리에 의하여, 반도체 기판(100)에 포함되는 불순물이 절연층(102)에 석출하여, 할로겐 원소(예를 들어, 염소 원소)와 반응하여 포획되게 된다. 따라서, 절연층(102) 중에 포집한 상기 불순물을 고정하여 반도체 기판(100)의 오염을 방지할 수 있다. 또한, 절연층(102)은 유리 기판과 서로 접합한 경우에, 유리에 포함되는 Na 등의 불순물을 고정하는 막으로서도 기능할 수 있다.
특히, 할로겐을 포함하는 분위기 하에 있어서의 열 처리에 의하여, 절연층(102) 중에 염소 등의 할로겐 원소를 포함시키는 것은, 반도체 기판(100)의 세정이 충분하지 않는 경우나, 반복하여 재생 처리를 실시하여 사용되는 반도체 기판의 오염 제거에 있어서 유효하다.
또한, 산화 처리 분위기에 포함되는 할로겐 원소에 의하여, 반도체 기판(100) 표면의 결함이 종단되기 때문에, 산화막과 반도체 기판(100)의 계면의 국재 준위 밀도를 저감할 수 있다.
또한, 절연층(102) 중에 포함되는 할로겐 원소는, 절연층(102)에 변형을 형성한다. 결과적으로, 절연층(102)의 수분에 대한 흡수 비율이 향상되고, 수분의 확산 속도가 증대된다. 즉, 절연층(102) 표면에 수분이 존재하는 경우에, 상기 표면에 존재하는 수분을 절연층(102) 중에 신속하게 흡수하여, 확산시킬 수 있다.
또한, 베이스 기판으로서, 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 유리 기판을 사용하는 경우, 상기 불순물이 베이스 기판으로부터 SOI 기판의 반도체층에 확산되는 것을 방지할 수 있는 막을, 절연층(102)이 적어도 1층 이상 포함하는 것이 바람직하다. 이와 같은 막에는, 질화 실리콘막, 질화산화 실리콘막 등이 있다. 이와 같은 막을 절연층(102)이 가짐으로써, 절연층(102)을 배리어막(블로킹막이라고도 함)으로서 기능시킬 수 있다.
질화 실리콘막은, 예를 들어 실란과 암모니아의 혼합 가스를 사용하고, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다. 또한, 질화산화 실리콘막은 예를 들어, 실란과 암모니아와 일산화 이질소의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다.
예를 들어, 절연층(102)을 단층 구조의 배리어막으로서 형성하는 경우, 두께15nm 이상 300nm 이하의 질화 실리콘막, 질화산화 실리콘막으로 형성할 수 있다.
절연층(102)을 배리어막으로서 기능하는 2층 구조로 하는 경우는, 상층은, 배리어 기능이 높은 절연막으로 구성한다. 상층의 절연막은, 예를 들어 두께 15nm 내지 300nm의 질화 실리콘막, 질화산화 실리콘막으로 형성할 수 있다. 이들의 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만 내부 응력이 높다. 그래서, 반도체 기판(100)과 접하는 하층 절연막에는, 상층 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 상층 절연막의 응력을 완화하는 효과가 있는 절연막으로서, 산화 실리콘막, 산화질화 실리콘막, 및 반도체 기판(100)을 열 산화하여 형성한 열 산화막 등이 있다. 하층 절연막의 두께는 5nm 이상 200nm 이하로 할 수 있다.
예를 들어, 절연층(102)을 배리어층으로서 기능시키기 위하여, 산화 실리콘막과 질화 실리콘막, 산화질화 실리콘막과 질화 실리콘막, 산화 실리콘막과 질화산화 실리콘막, 산화질화 실리콘막과 질화산화 실리콘막 등의 조합으로 절연층(102)을 형성하면 좋다.
다음에, 반도체 기판(100)에 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을 화살표로 나타내는 바와 같이 절연층(102)을 사이에 두고 반도체 기판(100)에 조사하고, 반도체 기판(100)의 표면으로부터 원하는 깊이의 영역에 취화 영역(104)을 형성한다(도 3c 및 도 6의 공정(A-3) 참조). 취화 영역(104)이 형성되는 영역의 깊이는, 이온의 평균 침입 깊이와 거의 같은 깊이이고, 이것은 이온 빔의 가속 에너지와 이온 빔의 입사각에 의하여 조절할 수 있다. 또한, 가속 에너지는 가속 전압, 도즈 양 등에 의하여 조절할 수 있다. 취화 영역(104)이 형성되는 영역의 깊이에 따라, 나중에 반도체 기판(100)으로부터 분리되는 반도체층(124)의 두께가 결정된다. 취화 영역(104)이 형성되는 영역의 깊이는, 예를 들어, 반도체 기판(100) 표면으로부터 10nm 이상 500nm 이하로 할 수 있고, 바람직한 깊이 범위는 50nm 이상 200nm 이하, 예를 들어 100nm 정도이다. 또한, 본 실시형태에서는, 이온의 조사를 절연층(102)을 형성한 후에 행하지만, 이것에 한정되지 않고, 절연층(102)을 형성하기 전에 이온의 조사를 행하여도 좋다.
취화 영역(104)의 형성은, 이온 도핑 처리로 행할 수 있다. 이온 도핑 처리에는, 이온 도핑 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표적인 예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온 종을 챔버 내에 배치된 피처리체에 조사하는 비질량 분리형의 장치이다. 비질량 분리형 장치에서는, 플라즈마 중의 이온 종을 질량 분리하지 않고, 모든 이온 종을 피처리체에 조사한다.
이온 도핑 장치의 주요한 구성은, 피처리물을 배치하는 챔버, 원하는 이온을 발생시키는 이온원, 및 이온을 가속하고, 조사하기 위한 가속 기구이다. 이온원은, 원하는 이온 종을 생성하기 위한 소스 가스를 공급하는 가스 공급 장치, 소스 가스를 여기하고, 플라즈마를 생성시키기 위한 전극 등으로 구성된다. 플라즈마를 형성하기 위한 전극으로서, 필라멘트형의 전극이나 용량 결합 고주파 방전용의 전극 등이 사용된다. 가속 기구는, 인출 전극, 가속 전극, 감속 전극, 접지 전극 등의 전극 등, 및 이들의 전극에 전력을 공급하기 위한 전원 등으로 구성된다. 가속 기구를 구성하는 전극에는 복수의 개구나 슬릿이 형성되어 있고, 이온 원에서 생성된 이온은 전극에 형성된 개구나 슬릿을 통과하여 가속된다. 또한, 이온 도핑 장치의 구성은 상술한 것에 한정되지 않고, 필요에 따라 그 구성을 변경할 수 있다.
본 실시형태에서는, 이온 도핑 장치를 사용하여 수소 가스로부터 생성되는 이온을 반도체 기판(100)에 조사하는 경우에 대하여 설명한다. 플라즈마 소스 가스로서는 수소를 포함하는 가스, 예를 들어 H2를 공급한다. 수소 가스를 여기하여 플라즈마를 생성하고, 질량 분리하지 않고 플라즈마 중에 포함되는 이온을 가속하고, 가속된 이온을 반도체 기판(100)에 조사한다.
상기 이온의 조사 처리에 있어서는, 수소 가스로부터 생성되는 이온 종(H+, H2 +, H3 +)의 총량에 대하여 H3 +의 비율을 50% 이상으로 한다. 보다 바람직하게는, 그 H3 +의 비율을 80% 이상으로 한다. 플라즈마 중의 H3 + 이온의 비율을 높게 함으로써, 수소 이온을 효율 좋게 반도체 기판(100)에 조사할 수 있기 때문이다. 또한, H3 + 이온은 H+ 이온의 3배의 질량을 갖기 때문에, 같은 깊이에 수소 원자를 1개 조사하는 경우, H3 + 이온의 가속 전압은, H+ 이온의 가속 전압의 3배로 할 수 있다. 이로써, 이온의 조사 공정의 택트 타임을 단축할 수 있고, 생산성이나 스루풋의 향상을 도모할 수 있다. 또한, 같은 질량의 이온을 조사함으로써, 반도체 기판(100)의 같은 깊이에 집중시켜 이온을 조사할 수 있다.
이온 도핑 장치는 저가이며, 대면적 처리에 뛰어나기 때문에, 이온 도핑 장치를 사용하여 H3 +을 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 또한, 이온 도핑 장치를 사용한 경우에는, 중금속도 동시에 도입될 우려가 있지만, 염소 원자를 함유하는 절연층(102)을 사이에 두고, 이온의 조사를 행함으로써, 중금속에 의한 반도체 기판(100)의 오염을 방지할 수 있다.
또한, 취화 영역(104)의 형성은, 이온 주입 장치를 사용한 이온 주입 처리로 행할 수 있다. 이온 주입 장치는, 챔버 내에 배치된 피처리체에, 소스 가스를 플라즈마 여기하여 생성된 복수의 이온 종을 질량 분리하여, 특정의 이온 종을 조사하는 질량 분리형 장치이다. 이온 주입 장치를 사용하는 경우에는, 수소 가스나 PH3를 여기하여 생성된 H+ 이온, H2 + 이온, H3 + 이온을 질량 분리하여, 이들의 어느 것을 반도체 기판(100)에 조사한다.
이온 주입 장치에서는, 반도체 기판(100)에 대하여 단일의 이온을 조사할 수 있고, 반도체 기판(100)의 같은 깊이에 집중시켜 이온을 조사할 수 있다. 그래서, 조사되는 이온의 프로파일을 샤프하게 할 수 있고, 분리되는 반도체층의 표면 평탄성을 높이는 것이 용이하다. 또한, 그 전극 구조에 의하여 중금속에 의한 오염이 비교적으로 작고, 제작하는 트랜지스터의 특성 악화를 억제할 수 있으므로 바람직하다.
다음에, 절연층(102)이 형성된 반도체 기판(100)을 세정한다. 이 세정 공정은, 순수에 의한 초음파 세정이나 순수와 질소에 의한 2류체 젯 세정 등으로 행할 수 있다. 초음파 세정으로서는 메가 헤르츠 초음파 세정(메가 소닉 세정)을 사용하는 것이 바람직하다. 상술한 초음파 세정이나 2류체 젯 세정 후, 반도체 기판(100)을 오존 수로 세정하여도 좋다. 오존 수로 세정함으로써, 유기물의 제거와, 절연층(102) 표면의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다.
절연층(102) 표면의 활성화 처리는, 오존 수에 의한 세정 외, 원자 빔 또는 이온 빔의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리 또는 라디칼 처리로 행할 수 있다(도 6의 공정(A-4) 참조). 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다.
여기서, 오존 처리의 일례를 설명한다. 예를 들어, 산소를 포함하는 분위기 하에서 자외선(UV)을 조사함으로써, 피처리체 표면에 오존 처리를 행할 수 있다. 산소를 포함하는 분위기 하에 있어서 자외선을 조사하는 오존 처리는, UV 오존 처리, 또는 자외선 오존 처리 등으로 불리기도 한다. 산소를 포함하는 분위기 하에 있어서, 자외선 중 200nm 미만의 파장을 포함하는 광과, 200nm 이상의 파장을 포함하는 광을 조사함으로써, 오존을 생성시킴과 함께, 오존으로부터 일중항 산소를 생성시킬 수 있다. 자외선 중 180nm 미만의 파장을 포함하는 광을 조사함으로써, 오존을 생성시킴과 함께, 오존으로부터 일중항 산소를 생성시킬 수도 있다.
산소를 포함하는 분위기 하에서, 200nm 미만의 파장을 포함하는 광 및 200nm 이상의 파장을 포함하는 광을 조사함으로써 일어나는 반응 예를 이하에 제시한다.
O2+hν1(λ1nm)→O(3P)+O(3P) (1)
O(3P)+O2→O3 (2)
O3+hν2(λ2nm)→O(1D)+O2 (3)
상기 반응식(1)에 있어서, 산소(O2)를 포함하는 분위기 하에서 200nm 미만의 파장(λ1nm)을 포함하는 광(hν)을 조사함으로써, 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(2)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 그리고, 반응식(3)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에서 200nm 이상의 파장(λ2nm)을 포함하는 광(hν2)이 조사됨으로써, 여기 상태의 일중항 산소(O(1D))가 생성된다. 산소를 포함하는 분위기 하에 있어서, 자외선 중 200nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시키는 것과 동시에, 200nm 이상의 파장을 포함하는 광을 조사함으로써 오존을 분해하고 일중항 산소를 생성한다. 상술한 바와 같은 오존 처리는, 예를 들어, 산소를 포함하는 분위기 하에서의 저압 수은 램프의 조사(λ1=185nm, λ2=254nm)에 의하여 행할 수 있다.
또한, 산소를 포함하는 분위기 하에서, 180nm 미만의 파장을 포함하는 광을 조사함으로써 일어나는 반응 예를 나타낸다.
O2＋hν3(λ3nm)→O(1D)＋O(3P) (4)
O(3P)＋O2→O3 (5)
O3＋hν3(λ3nm)→O(1D)＋O2 (6)
상기 반응식(4)에 있어서, 산소(O2)를 포함하는 분위기 하에서 180nm 미만의 파장(λ3nm)을 포함하는 광(hν3)을 조사함으로써, 여기 상태의 일중항 산소(O(1D))와 기저 상태의 산소 원자(O(3P))가 생성된다. 다음에, 반응식(5)에 있어서, 기저 상태의 산소 원자(O(3P))와 산소(O2)가 반응하여 오존(O3)이 생성된다. 반응식(6)에 있어서, 생성된 오존(O3)을 포함하는 분위기 하에 있어서 180nm 미만의 파장(λ3nm)을 포함하는 광(hν3)이 조사됨으로써, 여기 상태의 일중항 산소와 산소가 생성된다. 산소를 포함하는 분위기 하에서, 자외선 중 180nm 미만의 파장을 포함하는 광을 조사함으로써 오존을 생성시키는 것과 동시에 오존 또는 산소를 분해하고 일중항 산소를 생성한다. 상술한 바와 같은 오존 처리는, 예를 들어, 산소를 포함하는 분위기 하에서의 Xe 엑시머 UV 램프의 조사(λ3=172nm)에 의하여 행할 수 있다.
상기 200nm 미만의 파장을 포함하는 광을 조사함으로써, 피처리체 표면에 부착하는 유기물 등의 화학 결합을 절단하고, 오존 또는 오존으로부터 생성된 일중항 산소에 의하여 피처리체 표면에 부착하는 유기물, 또는 화학 결합을 절단한 유기물 등을 산화 분해하여 제거할 수 있다. 상술한 바와 같은 오존 처리를 행함으로써, 피처리체 표면의 친수성 및 청정성을 높일 수 있고, 접합을 양호하게 행할 수 있다.
산소를 포함하는 분위기 하에서 자외선을 조사함으로써, 오존이 생성된다. 오존은 피처리체 표면에 부착하는 유기물의 제거에 효과를 갖는다. 또한, 일중항 산소도 오존과 동등, 또는 동등 이상으로 피처리체 표면에 부착하는 유기물의 제거에 효과를 갖는다. 오존 및 일중항 산소는, 활성 상태에 있는 산소의 예이며, 총칭하여 활성 산소라고도 한다. 상기 반응식 등으로 설명한 바와 같이, 일중항 산소를 생성할 때, 오존이 생기는 반응, 또는 오존으로부터 일중항 산소를 생성하는 반응도 있기 때문에, 여기서는 일중항 산소가 기여하는 반응도 포함하여 편의적으로 오존 처리라고 부른다.
다음에, 베이스 기판(120)에 대하여, 반도체 기판(100)과의 접합에 대한 준비를 행하는 공정에 대하여 설명한다. 상기 공정은, 베이스 기판(120)에 대한 처리에 관한 것이며, 도 6의 공정 B에 상당한다.
우선 베이스 기판(120)을 준비한다(도 6의 공정(B-1) 참조). 베이스 기판(120)으로서는, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등의 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 한 열 팽창 계수가 실리콘에 가까운 세라믹 기판을 사용하여도 좋다. 그 외에도, 베이스 기판(120)으로서 단결정 반도체 기판(예를 들어, 단결정 실리콘 기판)이나 다결정 반도체 기판(예를 들어, 다결정 실리콘 기판)을 사용하여도 좋다. 예를 들어, 다결정 실리콘 기판은 단결정 실리콘 기판보다 저가이고, 유리 기판보다 내열성이 높다는 이점을 갖는다.
베이스 기판(120)으로서 유리 기판을 사용하는 경우에는, 예를 들어, 액정 패널의 제작용으로 개발된 마더 유리 기판을 사용하는 것이 바람직하다. 마더 유리 기판으로서는, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2850mm×3050mm) 등의 사이즈의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(120)으로서 사용하여 SOI 기판을 제작함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 한번에 다수의 IC를 제작할 수 있어, 1장의 기판으로부터 제작되는 반도체 장치의 개수가 증가되므로, 생산성을 비약적으로 향상시킬 수 있다.
또한, 베이스 기판(120) 위에는 절연층(122)을 형성해 두는 것이 바람직하다(도 6의 공정(B-2) 참조). 물론, 베이스 기판(120) 위의 절연층(122)은 필수 구성이 아니지만, 예를 들어, 베이스 기판(120) 위에 절연층(122)으로서 배리어막으로서 기능하는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막 또는 질화산화 알루미늄막 등을 형성해 둠으로써, 베이스 기판(120)으로부터 반도체 기판(100)에 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 침입하는 것을 방지할 수 있다.
또한, 절연층(122)은 접합층으로서 사용하므로, 접합 불량을 억제하기 위해서는 절연층(122) 표면을 평활하게 하는 것이 바람직하다. 구체적으로는, 절연층(122) 표면의 평균 면 거칠기(Ra)를 0.50nm 이하, 자승 평균 거칠기(Rms)를 0.60nm 이하, 보다 바람직하게는, 평균 면 거칠기를 0.35nm 이하, 제곱 평균 거칠기를 0.45nm 이하가 되도록 절연층(122)을 형성한다. 막 두께는, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 적절히 설정할 수 있다.
접합을 행하기 전에, 베이스 기판(120) 표면을 세정한다. 베이스 기판(120) 표면은, 반도체 기판(100)과 마찬가지로 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF), 불산, 과산화 수소수, 순수의 혼합액(FPM) 등을 사용하여 적절히 세정해 두는 것이 바람직하다. 또한, 메가 헤르츠 초음파 세정, 2류체 젯 세정, 오존 수에 의한 세정 등을 사용하여 행하여도 좋다. 또한, 절연층(102)과 마찬가지로 절연층(122) 표면에 원자 빔 또는 이온 빔의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리 또는 라디칼 처리 등의 표면 활성화 처리를 행한 후에 접합을 행하면 좋다(도 6의 공정(B-3) 참조).
다음에, 반도체 기판(100)과 베이스 기판(120)을 접합하고, 반도체 기판(100)을 반도체층(124)과 반도체 기판(121)으로 분리하는 공정에 대하여 설명한다. 상기 공정은, 도 6의 공정 C에 상당한다.
우선, 상술한 공정을 거친 반도체 기판(100)과 베이스 기판(120)을 접합한다(도 4a 및 도 6의 공정(C-1) 참조). 여기서는, 절연층(102) 및 절연층(122)을 사이에 두고, 반도체 기판(100)과 베이스 기판(120)을 접합하지만, 절연층이 형성되지 않는 경우는 이것에 한정되지 않는다.
접합은, 베이스 기판(120)의 선단의 1개소에 0.001N/cm2 이상 100N/cm2 이하, 바람직하게는 1N/cm2 이상 20N/cm2 이하 정도의 압력을 가하여, 접합면을 접근시킴으로써 실현된다. 압력을 가하여 접근 또는 밀착시킴으로써, 반도체 기판(100)과 베이스 기판(120)이 접합되기 시작하고, 자발적으로 접합이 전체 면에 미쳐, 베이스 기판(120)과 반도체 기판(100)의 접합이 완료된다. 상기 접합은, 반데르발스 힘 등을 그 원리로 하는 것이며, 실온에서도 강고한 접합 상태가 형성될 수 있다.
또한, 반도체 기판(100)의 주연부에는, 에지 롤 오프 영역이라고 불리는 영역이 존재하고, 상기 영역에서는 반도체 기판(100)(절연층(102))과 베이스 기판(120)(절연층(122))은 접촉하지 않는 경우가 있다. 또한, 에지 롤 오프 영역보다 외측(반도체 기판(100)의 단부 측)에 존재하는 모따기부에서도 베이스 기판(120)과 반도체 기판(100)은 접촉하지 않는다.
반도체 기판(100)의 제작에 사용되는 CMP법에서는, 그 원리 때문에 반도체 기판 주연부의 연마가 중앙부보다 빨리 진행되는 경향이 있고, 따라서, 반도체 기판(100)의 주연부에는 반도체 기판(100)의 중앙부보다 두께가 얇고 평탄성이 낮은 영역이 형성된다. 상기 영역이 에지 롤 오프라고 불리는 영역이다. 반도체 기판(100)의 단부가 모따기 가공되지 않는 경우에도, 이와 같은 에지 롤 오프 영역에서는, 베이스 기판(120)과 접합되지 않는 경우가 있다.
하나의 베이스 기판(120)에 복수의 반도체 기판(100)을 접합하는 경우에는, 각 반도체 기판(100)에 압력을 가하도록 하는 것이 바람직하다. 반도체 기판(100)의 두께의 차이에 따라, 베이스 기판(120)과 접촉하지 않는 반도체 기판(100)이 생길 수 있기 때문이다. 또한, 반도체 기판(100)의 두께가 다소 상이한 경우에도, 베이스 기판(120)의 변형 등에 의하여 반도체 기판(100)과 베이스 기판(120)을 밀착시킬 수 있는 경우에는, 접합을 양호하게 행할 수 있기 때문에, 이것에 한정되지 않는다.
베이스 기판(120)에 반도체 기판(100)을 접합한 후, 접합을 강화하기 위한 열 처리를 행하는 것이 바람직하다(도 6의 공정(C-2) 참조). 상기 열 처리의 온도는, 취화 영역(104)에 균열을 발생시키지 않는 온도, 예를 들어 200℃ 이상 450℃ 이하로 하는 것이 바람직하다. 또한, 이 온도 범위에서 가열한 상태로 베이스 기판(120)에 반도체 기판(100)을 접합함으로써, 마찬가지의 효과를 얻을 수 있다. 또한, 상술한 열 처리는, 접합을 행한 장치 또는 장소에 있어서 연속적으로 행하는 것이 바람직하다. 열 처리를 하기 전의 기판의 반송에 의한 기판의 박리를 방지할 수 있기 때문이다.
또한, 반도체 기판(100)과 베이스 기판(120)을 접합할 때, 접합면에 파티클 등이 부착되면, 부착 부분에서는 접합이 행해지지 않는다. 파티클의 부착을 방지하기 위해서는, 반도체 기판(100)과 베이스 기판(120)의 접합은 기밀성이 확보된 처리실 내에서 행하는 것이 바람직하다. 또한, 반도체 기판(100)과 베이스 기판(120)을 접합할 때, 처리실 내를 감압 상태(예를 들어, 5.0×10-3Pa 정도)로 하고, 접합 처리의 분위기를 세정하도록 하여도 좋다.
또한, 열 처리를 행함으로써, 취화 영역(104)에 있어서 반도체 기판(100)을 분리하고, 베이스 기판(120) 위에 반도체층(124)을 형성하는 것과 동시에, 반도체 기판(121)을 형성한다(도 4b 및 도 6의 공정(C-3) 참조). 상술한 에지 롤 오프 영역 및 모따기부 이외의 영역에서는, 반도체 기판(100)과 베이스 기판(120)은 접합되어 있으므로, 베이스 기판(120) 위에는, 반도체 기판(100)으로부터 분리된 반도체층(124)이 고정되게 된다.
여기서, 반도체층(124)을 분리하기 위한 열 처리의 온도는, 베이스 기판(120)의 변형점을 넘지 않는 온도로 한다. 상기 열 처리는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치 등을 사용하여 행할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등이 있다. GRTA 장치를 사용하는 경우에는, 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열로를 사용하는 경우는, 온도를 200℃ 이상 650℃ 이하, 처리 시간을 2시간 이상 4시간 이내로 할 수 있다. 또한, 반도체층(124)을 분리한 후, 500℃ 이상의 온도로 열 처리를 행하고, 반도체층(124) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
또한, 상기 열 처리는, 마이크로파 등의 조사에 의하여 행하여도 좋다. 구체적으로는, 예를 들어, 2.45GHz의 마이크로파를 900W, 5분 내지 30분 정도 조사함으로써, 반도체 기판(100)을 분리시킬 수 있다.
반도체층(124) 및, 반도체 기판(121)의 분리에 따른 계면에는, 반도체 영역(129) 및 반도체 영역(133)이 잔존한다. 상기 영역은, 분리하기 전의 취화 영역(104)에 대응한다. 그래서, 반도체 영역(129) 및 반도체 영역(133)은 많은 수소를 포함하고, 다수의 결정 결함이 존재한다.
또한, 반도체 기판(121)의 접합이 행해지지 않은 영역(구체적으로는 반도체 기판(100)의 에지 롤 오프 영역 및 모따기부에 대응하는 영역)에는, 볼록부(126)가 존재한다. 볼록부(126)는, 반도체 영역(127), 미분리의 반도체 영역(125) 및 절연층(123)에 의하여 구성되어 있다. 반도체 영역(127)은, 반도체 영역(129) 등과 마찬가지로 취화 영역(104)의 일부이었던 것이므로, 많은 수소를 포함하고, 다수의 결정 결함을 갖는다. 또한, 반도체 영역(125)은 반도체 영역(127) 등과 비교하여 수소의 함유량은 작지만, 이온의 조사에 따라 결정 결함이 형성되어 있다.
다음에, 베이스 기판(120)에 접합된 반도체층(124) 표면을 평탄화하고, 결정성을 회복시키는 공정에 대하여 설명한다. 상기 공정은, 도 6의 공정 D에 상당한다.
베이스 기판(120)에 밀착된 반도체층(124) 위의 반도체 영역(133)에서는, 취화 영역(104)의 형성 및 취화 영역(104)에 있어서의 반도체 기판(100)의 분리에 의하여, 결정 결함이 형성되고, 평탄성이 손실된다. 따라서, 반도체 영역(133)을 연마 등에 의하여 제거하여, 반도체층(124) 표면을 평탄화하여도 좋다(도 4c 및 도 6의 공정(D-1) 참조). 평탄화는 필수가 아니지만, 평탄화를 행함으로써 반도체층과, 나중에 반도체층 표면에 형성되는 층(예를 들어, 절연층)의 계면의 특성을 향상시킬 수 있다. 구체적으로 연마는, 화학적 기계적 연마 또는 액체 젯 연마 등에 의하여 행할 수 있다. 여기서, 반도체 영역(133)을 제거할 때, 반도체층(124)도 연마되고, 반도체층(124)이 박막화되는 경우도 있다.
또한, 반도체 영역(133)을 에칭에 의하여 제거하여, 반도체층(124)을 평탄화할 수도 있다. 상기 에칭에는, 예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 또한, 상기 연마와 상기 에칭의 양쪽 모두를 사용하여 반도체 영역(133)을 제거하여 반도체층(124)의 표면을 평탄화하여도 좋다.
또한, 상기 연마 및 상기 에칭에 의하여, 반도체층(124) 표면을 평탄화하는 것과 동시에 나중에 형성되는 반도체 소자에 대하여 최적의 두께까지 반도체층(124)을 박막화할 수 있다.
또한, 결정 결함의 저감 및 평탄성 향상을 위하여, 반도체 영역(133) 및 반도체층(124)에 레이저 광을 조사하여도 좋다(도 6의 공정(D-2) 참조).
또한, 레이저 광을 조사하기 전에 드라이 에칭에 의하여 반도체 영역(133)을 제거하여, 반도체층(124) 표면을 평탄화하는 경우, 반도체층(124) 표면 부근에서는 결함이 생기는 경우가 있다. 그러나, 상기 레이저 광의 조사에 의하여, 이와 같은 결함을 보수할 수 있다.
레이저 광의 조사 공정을 사용함으로써, 다른 열 처리와 비교하여, 베이스 기판(120)의 온도 상승을 작게 할 수 있으므로, 내열성이 낮은 기판을 베이스 기판(120)으로서 사용할 수 있게 된다. 상기 레이저 광의 조사에 의하여, 반도체 영역(133)을 완전히 용융시키고, 반도체층(124)은 부분적으로 용융시키는 것이 바람직하다. 반도체층(124)을 완전히 용융시키면, 액상(液相)이 된 반도체층(124)에서의 무질서한 핵 발생에 의하여, 반도체층(124)이 재결정화하게 되고, 반도체층(124)의 결정성이 저하되기 때문이다. 반도체층(124)을 부분적으로 용융시킴으로써, 용융되지 않는 고상 부분으로부터 결정 성장이 진행되고, 반도체층(124)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 반도체층(124)이 완전히 용융하는 것은, 반도체층(124)이 절연층(102)과의 계면까지 용융되고, 액상 상태가 되는 것을 가리킨다. 한편, 반도체층(124)이 부분적으로 용융하는 것은, 반도체층(124)의 일부(여기서는 상층)가 용융되어 액상이 되고, 다른 일부(여기서는 하층)가 고상을 유지하는 것을 가리킨다.
레이저 광을 조사한 후에는, 반도체층(124) 표면을 에칭하여도 좋다. 또한, 이 경우에는, 레이저 광의 조사를 행하기 전에 반도체 영역(133)을 에칭하여도 좋고, 에칭하지 않아도 좋다. 상기 에칭에 의하여, 반도체층(124) 표면을 평탄화하는 것과 동시에 나중에 형성되는 반도체 소자에 대하여 최적의 두께까지 반도체층(124)을 박막화할 수 있다.
레이저 광을 조사한 후에는, 반도체층(124)에 550℃ 이상 650℃ 이하의 열 처리를 행하는 것이 바람직하다(도 6의 공정(D-3) 참조). 이 가열 처리에 의하여, 반도체층(124)의 결함을 더 저감시키고, 또한 반도체층(124)의 변형을 완화시킬 수 있다. 열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치 등을 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등이 있다. 예를 들어, 저항 가열로를 사용하는 경우에는, 600℃로 4시간 정도의 열 처리를 행하면 좋다.
산술한 공정에 의하여 얻어진 SOI 기판을, 그 후의 반도체 장치의 제작 공정에 사용하여 각종의 반도체 장치를 제작할 수 있다(도 6 참조).
다음에, 반도체 기판(121)에 재생 처리를 실시하고, 재생 반도체 기판을 제작하는 공정에 대하여 설명한다. 상기 공정은, 도 6의 공정 E에 상당한다. 또한, 상기 공정의 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있기 때문에, 여기서는 대략의 설명만을 행한다.
반도체 기판(121)의 주연부에는, 볼록부(126)가 형성되어 있다(도 5a 참조). 또한, 상기 볼록부(126)는 반도체 영역(127), 미분리의 반도체 영역(125), 절연층(123)으로 구성되어 있다. 반도체 영역(125) 및 반도체 영역(127)은, 상술한 이온 조사에 의하여 결정 결함이 형성되고, 또한 반도체 기판(121)의 반도체 영역(129)에도 결정 결함이 형성되고, 그 평탄성은 손실되어 있다. 그래서, 반도체 영역(125), 반도체 영역(127), 반도체 영역(129)을 합쳐 손상 반도체 영역이라고 부를 수 있다.
상술한 반도체 기판(121)에 대하여, 제 1 에칭 처리를 행하여 반도체 기판(121)의 절연층(123)을 제거한다(도 5b 및 도 6의 공정(E-1) 참조). 상기 공정의 자세한 내용에 대해서는 상술한 실시형태를 참작하면 좋다.
다음에, 제 2 에칭 처리를 행하여, 반도체 기판(121)의 볼록부(126)를 형성하는 반도체 영역(125) 및 반도체 영역(127)을 선택적으로 제거하고, 재생 반도체 기판(132)을 형성한다(도 5c 및 도 6의 공정(E-2) 참조). 또한, 이 때 동시에 반도체 영역(129)의 제거도 행해진다. 상기 공정의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
다음에, 반도체 기판(130) 표면에 부분적으로 잔존한 제 1 산화막(134)을 제거한다(도 5d 및 도 6의 공정(E-3) 참조). 상기 공정의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
다음에, 반도체 기판(130) 표면을 덮도록 제 2 산화막(135)을 형성한다(도 5e 및 도 6의 공정(E-4) 참조). 상기 공정의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
마지막으로, 제 2 산화막(135)의 제거 및 반도체 기판(130) 표면의 평탄화를, CMP법을 비롯한 연마 처리에 의하여 행한다(도 5f 및 도 6의 공정(E-5) 참조). 상기 공정의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
이와 같이, 제 1 에칭 처리 및 제 2 에칭 처리에서 반도체 기판(121)의 볼록부(126)를 제거한 후, 반도체 기판(130) 표면에 제 2 산화막(135)을 형성함으로써, 반도체 기판(130)의 연마 레이트를 균일하게 하여 일정한 연마 처리를 행할 수 있다. 따라서, 양호한 평탄성을 갖는 재생 반도체 기판(132)을 얻을 수 있다.
상술한 공정에 의하여, 반도체 기판(121)은 재생 반도체 기판(132)으로 재생된다. 얻어진 재생 반도체 기판(132)은, 공정 A에 있어서 반도체 기판(100)으로서 다시 이용할 수 있다.
본 실시형태에서 나타낸 바와 같이, 재생 처리 공정을 거친 반도체 기판을 반복하여 사용함으로써, SOI 기판의 제작 비용을 억제할 수 있다. 특히, 본 실시형태 등에 있어서 설명하는 방법을 사용하는 경우에는, 손상 반도체 영역을 선택적으로 제거할 수 있으므로, 재생 처리에 의한 반도체의 제거량을 억제하고, 충분한 재생 횟수를 확보할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 내열성이 높은 실리콘 기판 등을 베이스 기판으로서 사용하여 SOI 기판을 제작하는 경우에 대하여 설명한다. 또한, 본 실시형태에 있어서 나타내는 방법은, 많은 부분에서 상술한 실시형태와 공통적이다. 따라서, 본 실시형태에서는, 주로 상위한 점에 대하여 설명하기로 한다. 도면에 대해서는, 상술한 실시형태와 공통적이므로 여기서는 특히 나타내지 않는다.
본드 기판으로서 사용되는 반도체 기판에 절연층 및 취화 영역을 형성한다. 절연층, 취화 영역의 형성을 포함하는 반도체 기판에 대한 처리 등에 대해서는, 상술한 실시형태에 나타낸 것과 마찬가지다. 따라서, 이들에 관해서는, 상술한 실시형태의 기재를 참작하면 좋다.
본 실시형태에서는, 베이스 기판으로서 내열성이 높은 기판을 사용한다. 내열성이 높은 기판의 예로서는, 석영 기판, 사파이어 기판, 반도체 기판(예를 들어, 단결정 실리콘 기판이나 다결정 실리콘 기판) 등이 있다. 본 실시형태에서는, 베이스 기판으로서 단결정 실리콘 기판을 사용하는 경우에 대하여 설명한다.
단결정 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 것이 대표적이다. 또한, 형상은 원형에 한정되지 않고 직사각형 등으로 가공한 실리콘 기판을 사용할 수도 있다. 이하의 설명에서는, 베이스 기판으로서, 직사각형 상태의 단결정 실리콘 기판을 사용하는 경우에 대하여 설명한다. 또한, 베이스 기판과 본드 기판의 크기는, 같은 정도로 하여도 좋고, 상이하게 하여도 좋다.
베이스 기판 표면은, 황산과수(SPM), 암모니아과수(APM), 염산과수(HPM), 희불산(DHF), 불산, 과산화 수소수, 순수의 혼합액(FPM) 등을 사용하여 적절히 세정해 두는 것이 바람직하다. 또한, 희불산과 오존 수를 교대로 토출하여 베이스 기판 표면을 세정하여도 좋다.
베이스 기판 위에는, 절연층을 형성하여도 좋다. 베이스 기판 위에 절연층을 형성하는 경우에는, 본드 기판 측의 절연층을 생략한 구성으로 할 수도 있다. 절연층은, 단수의 절연막을 사용한 것이어도 좋고, 복수의 절연막을 적층하여 사용한 것이어도 좋다. 절연층은, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막 등의, 실리콘을 조성에 포함하는 절연막을 사용하여 형성할 수 있다.
일례로서, 상기 절연층을 열 산화 처리에 의하여 형성할 수 있다. 열 산화 처리로서는, 드라이 산화를 사용하는 것이 바람직하지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하여도 좋다. 할로겐을 포함하는 가스로서는 HCl, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종의 가스를 사용할 수 있다.
접합을 행하기 전에는, 베이스 기판 표면을 세정한다. 베이스 기판 표면의 세정은, 염산과 과산화 수소수를 사용한 세정이나, 메가 헤르츠 초음파 세정, 2류체 젯 세정, 오존 수에 의한 세정 등을 사용하여 행할 수 있다. 또한, 표면에 원자 빔 또는 이온 빔의 조사 처리, 자외선 처리, 오존 처리, 플라즈마 처리, 바이어스 인가 플라즈마 처리 또는 라디칼 처리 등의 표면 활성화 처리를 행한 후에 접합을 행하면 좋다.
다음에, 반도체 기판(본드 기판)과 베이스 기판을 접합하고, 반도체 기판을 분리한다. 이로써, 베이스 기판 위에는 반도체층이 형성되게 된다. 상기 공정의 자세한 내용에 대해서도 상술한 실시형태를 참작할 수 있다.
본 실시형태에서는, 베이스 기판으로서 내열성이 높은 단결정 실리콘 기판을 사용한다. 그래서, 각종 열 처리 온도의 상한을, 단결정 실리콘 기판의 융점 부근까지 올릴 수가 있다.
예를 들어, 반도체 기판을 분리하기 위한 열 처리 온도의 상한을 1200℃ 정도로 할 수 있다. 또한, 상기 열 처리의 온도를 700℃ 이상으로 함으로써, 베이스 기판과의 접합이 한층 더 강화된다.
다음에, 베이스 기판에 접합된 반도체층 표면을 평탄화하여, 결정성을 회복시킨다.
베이스 기판에 밀착된 반도체층에는, 취화 영역의 형성 및 취화 영역에 있어서의 반도체 기판의 분리에 따라 결정 결함이 형성되고, 또한, 그 평탄성은 손실된다. 따라서, 열 처리를 행하여 결정 결함을 저감시키는 것과 동시에 표면의 평탄성을 향상시키는 것이 바람직하다. 상기 열 처리는, 800℃ 내지 1300℃, 대표적으로는 850℃ 내지 1200℃의 온도 조건으로 행하는 것이 바람직하다. 이와 같은 비교적으로 고온의 조건으로의 열 처리를 행함으로써, 결정 결함을 충분히 저감하고, 표면 평탄성을 향상시킬 수 있다.
열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치 등을 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우에는, 950℃ 내지 1150℃에서 1분 내지 4시간 정도의 열 처리를 행하면 좋다. 또한, 반도체 기판을 분리시킬 때의 열 처리를 고온으로 행함으로써 상기 열 처리에 대체할 수 있다.
열 처리하기 전 또는 열 처리한 후에 있어서, 반도체층에 레이저 광을 조사하여도 좋다. 레이저 광을 조사함으로써, 열 처리에서는 수복할 수 없는 결정 결함까지 수복할 수 있다. 레이저 광 조사의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
또한, 열 처리하기 전 또는 열 처리한 후에는, 반도체층 상방의 반도체 영역을 연마 등에 의하여 제거하여, 표면을 평탄화하여도 좋다. 상기 평탄화 처리에 의하여, 반도체층 표면을 한층 더 평탄하게 할 수 있다. 구체적으로, 연마는 화학적 기계적 연마 또는 액체 젯 연마 등에 의하여 행할 수 있다. 또한, 상기 처리에 의하여 반도체층이 박막화되는 경우도 있다.
또한, 반도체층 상방의 반도체 영역을 에칭에 의하여 제거하여 평탄화할 수도 있다. 예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 또한, 상기 연마와 상기 에칭 양쪽 모두를 사용하여 평탄화하여도 좋다.
또한, 상기 연마 및 상기 에칭에 의하여, 반도체층 표면을 평탄화하는 것과 동시에, 나중에 형성되는 반도체 소자에 대하여 최적의 두께까지 반도체층을 박막화할 수 있다.
상술한 공정에 의하여 얻어진 SOI 기판을, 그 후의 반도체 장치의 제작 공정에 사용하여 각종의 반도체 장치를 제작할 수 있다.
재생 처리의 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
본 실시형태에서 나타내는 바와 같이, 재생 처리 공정을 거친 반도체 기판을 반복하여 사용함으로써, SOI 기판의 제작 비용을 억제할 수 있다. 특히, 본 실시형태 등에 있어서 나타내는 바와 같은 고온에서의 열 처리를 사용하는 경우에는, 본드 기판에 극히 약간의 결함이 잔존하는 경우에도 양호한 특성을 갖는 SOI 기판을 제작할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
상술한 실시형태에 있어서 제작된 SOI 기판을 사용한 반도체 장치의 일례를 도 7에 도시한다.
도 7은, n채널형 박막 트랜지스터인 트랜지스터(280) 및 p채널형 박막 트랜지스터인 트랜지스터(281)를 갖는 반도체 장치의 일례이다. 트랜지스터(280), 트랜지스터(281)는, 절연층(102) 및 절연층(122)을 사이에 두고 베이스 기판(120) 위에 형성되어 있다. 이와 같은 복수의 박막 트랜지스터(TFT)를 조합함으로써, 각종의 반도체 장치를 형성할 수 있다. 이하, 도 7에 도시하는 반도체 장치의 제작 방법에 대하여 설명한다.
우선, SOI 기판을 준비한다. SOI 기판으로서는, 상술한 실시형태에서 제작한 SOI 기판을 사용할 수 있다.
다음에, 에칭에 의하여 반도체층을 분리하여 섬 형상의 반도체층(251), 반도체층(252)을 형성한다. 반도체층(251)은 n채널형의 TFT를 구성하고, 반도체층(252)은 p채널형의 TFT를 구성한다.
반도체층(251), 반도체층(252) 위에 절연층(254)을 형성한 후, 절연층(254)을 사이에 두고, 반도체층(251) 위에 게이트 전극(255)을 형성하고, 반도체층(252) 위에 게이트 전극(256)을 형성한다.
또한, 반도체층에는, TFT의 임계 값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 억셉터가 되는 불순물 원소, 또는 인, 비소 등의 도너가 되는 불순물 원소를 첨가해 두는 것이 바람직하다. 예를 들어, n채널형 TFT가 형성되는 영역에 억셉터가 되는 불순물 원소를 첨가하고, p채널형 TFT가 형성되는 영역에 도너가 되는 불순물 원소를 첨가한다.
다음에, 반도체층(251)에 n형의 저농도 불순물 영역(257)을 형성하고, 반도체층(252)에 p형의 고농도 불순물 영역(259)을 형성한다. 구체적으로는, 우선, p채널형 TFT가 되는 반도체층(252)을 레지스트 마스크로 덮고, 불순물 원소를 반도체층(251)에 첨가하여 반도체층(251)에 n형의 저농도 불순물 영역(257)을 형성한다. 첨가하는 불순물 원소로서는, 인 또는 비소를 사용하면 좋다. 게이트 전극(255)이 마스크가 됨으로써, 반도체층(251)에 자기 종합적으로 n형의 저농도 불순물 영역(257)이 형성된다. 또한, 반도체층(251)의 게이트 전극(255)과 겹치는 영역은, 채널 형성 영역(258)이 된다. 다음에, 반도체층(252)을 덮는 마스크를 제거한 후, n채널형 TFT가 되는 반도체층(251)을 레지스트 마스크로 덮는다. 또한, 불순물 원소를 반도체층(252)에 첨가한다. 첨가하는 불순물 원소로서는, 붕소, 알루미늄, 갈륨 등을 사용하면 좋다. 여기서는, 게이트 전극(256)이 마스크로서 기능하여, 반도체층(252)에 자기 종합적으로 p형의 고농도 불순물 영역(259)이 형성된다. 반도체층(252)의 게이트 전극(256)과 겹치는 영역은 채널 형성 영역(260)이 된다. 또한, 여기서는, n형의 저농도 불순물 영역(257)을 형성한 후, p형의 고농도 불순물 영역(259)을 형성하는 방법을 설명하였지만, 먼저 p형의 고농도 불순물 영역(259)을 형성할 수도 있다.
다음에, 반도체층(251)을 덮는 레지스트 마스크를 제거한 후, 플라즈마 CVD법 등에 의하여 질화 실리콘 등의 질화물이나 산화 실리콘 등의 산화물을 포함하는 단층 구조 또는 적층 구조의 절연층을 형성한다. 또한, 상기 절연층에 수직 방향의 이방성 에칭을 적용함으로써, 게이트 전극(255), 게이트 전극(256)의 측면에 접하는 사이드 월 절연층(261), 사이드 월 절연층(262)을 형성한다. 또한, 상기 이방성 에칭에 의하여, 절연층(254)도 에칭된다.
다음에, 반도체층(252)을 레지스트 마스크로 덮고, 반도체층(251)에 고 도즈량으로 불순물 원소를 첨가한다. 이로써, 게이트 전극(255) 및 사이드 월 절연막(261)이 마스크가 되어, n형의 고농도 불순물 영역(267)이 형성된다.
불순물 원소의 활성화 처리(열 처리) 후, 수소를 포함하는 절연막(268)을 형성한다. 절연막(268)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 열 처리를 행하고, 절연층(268) 중에 포함되는 수소를 반도체층(251), 반도체층(252) 중에 확산시킨다. 절연층(268)은, 프로세스 온도가 350℃ 이하인 플라즈마 CVD법에 의하여 질화 실리콘 또는 질화산화 실리콘을 퇴적시킴으로써 형성할 수 있다. 반도체층(251), 반도체층(252)에 수소를 공급함으로써, 반도체층(251), 반도체층(252) 중, 또는 이들과 절연층(254)의 계면에서의 포획 중심이 되는 결함을 효과적으로 보상할 수 있다.
그 후, 층간 절연층(269)을 형성한다. 층간 절연층(269)은, 산화 실리콘, BPSG(Boron Phosphorus Silicon Glass) 등의 무기 재료를 포함하는 절연막, 또는, 폴리이미드, 아크릴 등의 유기 재료를 포함하는 절연막을 사용한 단층 구조 또는 적층 구조로 할 수 있다. 층간 절연막(269)에 콘택트 홀을 형성한 후, 배선(270)을 형성한다. 배선(270)의 형성에는, 예를 들어, 알루미늄막 또는 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막을 사용할 수 있다. 배리어 메탈막은, 몰리브덴, 크롬, 티타늄 등을 사용하여 형성할 수 있다.
이상의 공정에 의하여, n채널형 TFT와 p채널형 TFT를 갖는 반도체 장치를 제작할 수 있다. 본 실시형태의 반도체 장치에 사용하는 SOI 기판은, 상술한 실시형태에서 나타낸 바와 같이, 매우 저비용으로 제작된다. 그래서, 반도체 장치의 제작에 따른 비용을 억제할 수 있다.
또한, 본 실시형태에서는, 도 7에 따른 반도체 장치 및 그 제작 방법에 대하여 설명하지만, 개시하는 발명의 일 형태에 따른 반도체 장치의 구성은 이것에 한정되지 않는다. 반도체 장치는 TFT 외, 용량 소자, 저항 소자, 광전 변환 소자, 발광 소자 등을 가져도 좋다.
또한, 본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, SOI 기판의 제작에 의하여 형성되는 반도체 기판에 대하여, 절연층의 제거 및 반도체 기판 주연부의 단차(段差) 제거를 행하였다. 상기 처리를 행한 반도체 기판에 있어서, 반도체 기판의 사이클 세정과 CMP 처리를 행한 반도체 기판과, CMP 처리만을 행한 반도체 기판의 평탄성을, 마경(魔鏡) 평가 시스템을 사용하여 비교하였다. 이하에 그 결과를 나타낸다.
먼저, 본 실시예에서 사용한 반도체 기판에 대하여 설명한다.
본 실시예에서는, 반도체 기판으로서 5인치 각의 직사각형 상태의 단결정 실리콘 기판을 사용하였다. 우선 반도체 기판을 HCl 분위기 하에서 열 산화하여, 기판 표면에 100nm의 두께의 열 산화막을 형성하였다. 열 산화의 조건은, 950℃에서 4시간이고, 열 산화의 분위기는 HCl가 산소에 대하여 3volume%의 비율로 포함되는 것으로 하였다.
다음에, 열 산화막 표면으로부터 이온 도핑 장치를 사용하여 반도체 기판에 수소를 조사하였다. 본 실시예에서는, 수소를 이온화하여 조사함으로써, 반도체 기판에 취화 영역을 형성하였다. 이온 도핑의 조건은 가속 전압을 40kV, 도즈를 2.0×1016ions/cm2로 하였다.
그리고, 반도체 기판을 열 산화막을 사이에 두고 유리 기판에 접합하였다. 그 후, 200℃에서 120분의 열 처리를 행하고, 또한, 600℃에서 120분의 열 처리를 행하고, 취화 영역에 있어서 반도체 기판으로부터 박막의 단결정 실리콘층을 분리하였다. 이로써, SOI 기판이 제작되는 것과 동시에 주연부에 볼록부를 갖는 반도체 기판이 제작되었다.
다음에, 상술한 반도체 기판에 대한 처리에 대하여 설명한다.
우선, 반도체 기판을 덮도록 형성되어 있는 절연층을 제거하기 위하여, 반도체 기판에 불산과 불화 암모늄과 계면 활성제를 포함하는 혼합액(STELLA CHEMIFA CORPORATION 제, 상품명: LAL500)을 사용한 웨트 에칭 처리를 실시하였다. 이 때, 액온은 실온, 에칭 시간은 300초로 하였다.
다음에, 절연층을 제거한 반도체 기판에 대하여, 불산과 질산과 초산을 1:3:10의 체적 비율로 혼합한 혼합액 A를 에천트로서 사용하여 웨트 에칭을 행하고, 반도체 기판 주연부의 단차(段差)를 선택적으로 제거하였다. 혼합액 A의 제작에 있어서는, 불산은 농도가 50wt%의 불산(STELLA CHEMIFA CORPORATION 제), 질산은 농도가 70wt%의 질산(Wako Pure Chemical Industries, Ltd. 제), 초산은 농도가 97.7wt%의 초산(Kishida Chemical Co., Ltd. 제)을 사용하였다. 또한, 에천트의 액온은 실온으로 하고, 에칭 시간은 4분으로 하였다. 상술한 바와 같은 처리를 실시한 2장의 반도체 기판 A, 반도체 기판 B를 준비하였다.
다음에, 반도체 기판 A에 대해서만, 사이클 세정을 행하였다. 여기서, 사이클 세정이란, 반도체 기판 표면에 형성되는 산화막의 제거와 새로운 산화막의 형성을 반복하여 행하는 세정 처리를 가리킨다. 구체적으로는, 반도체 기판을 600회전/초로 회전시키면서, 반도체 기판 표면을 오존 수로 6초 처리하고, 불산을 포함하는 수용액으로 6초 처리하고, 그것을 4번 반복한다. 그리고, 반도체 기판을 600회전/초로 회전시키면서, 반도체 기판 표면을 오존 수로 20초 처리한다. 여기서, 오존 수의 농도는 9.5ppm 내지 10.5ppm 정도로 하고, 불산을 포함하는 수용액의 농도는 0.5%로 하였다.
다음에, 반도체 기판 A와 반도체 기판 B에 연마 레이트가 높은 CMP 처리를 행하였다. 상기 CMP 처리에서는, 폴리우레탄의 연마포 및 실리카계 슬러리액(Nitta Haas Inc. 제 ILD1300, 입자 직경 150nm, 20배 희석)을 사용하였다. 또한, 슬러리 유량을 200ml/min, 연마압을 0.02MPa, 스핀들 회전수를 30rpm, 테이블 회전수를 30rpm, 처리 시간을 6분으로 하였다.
그 후, 반도체 기판 A와 반도체 기판 B에 연마 레이트가 낮은 CMP 처리를 행하였다. 상기 CMP 처리에서는, 스웨드 천의 연마포(Nitta Haas Inc. 제 supreme), 및 실리카계 슬러리액(Nitta Haas Inc. 제 NP8020, 입자 직경 60nm, 20배 희석)을 사용하였다. 또한, 슬러리 유량을 200ml/min, 연마압을 0.01MPa, 스핀들 회전수 30rpm, 테이블 회전수를 30rpm, 처리 시간을 6분으로 하였다.
다음에, 반도체 기판 A와 반도체 기판 B를 KOBELCO Research Institute, Inc. 제 마경 시스템 MIS-2000Z를 사용하여 측정하고, 관찰상을 촬영하였다.
여기서, 마경 평가 시스템에 대하여 설명한다. 마경 평가 시스템은, 가까이에서는 용이하게 보이지 않는 정도의 미세한 요철을 거울 표면에 새기고, 광을 반사시켜 결상(結像)시키는 거리를 수 미터 정도 길게 함으로써 광의 초점이 빗나가기 시작되고, 무늬가 되어 보이는 마경의 원리를 응용하여, 표면의 미세한 요철을 검출하는 장치이다. 마경의 원리에 의하여, 경면 가공된 시료 표면의 눈으로 볼 수 없는 요철을 볼록부는 어두운 상으로서 표시할 수 있고, 오목부는 밝은 상으로서 표시할 수 있다. 이 장치를 이용함으로써, 기판 표면 위의 마크로 레벨에서의 약간의 표면 거칠기, 돌기, 요면(凹面), 연마 흔(痕), 연마 불균일, 크랙(crack), 서멀 슬립(Thermal Slip) 등을 관찰할 수 있다.
마경 평가 시스템에 의한 반도체 기판 A의 관찰상을 도 8a에 도시하고, 반도체 기판 B의 관찰상을 도 8b에 도시한다. 도 8a에 의하여, CMP 처리를 하기 전에 사이클 세정을 행한 반도체 기판 A는, 반도체 기판 표면에 요철이 적고, 평탄성이 양호한 것을 알 수 있다. 그것에 대하여, 사이클 세정을 행하지 않고 CMP 처리를 행한 반도체 기판 B는, 마주보고 왼쪽 위의 모서리에 어두운 상이 찍혀 볼록부(300)가 형성되어 있는 것을 알 수 있다.
반도체 기판 B에 나타나는 볼록부(300)에 있어서, 혼합액 A에 의한 에칭 후에 반도체 기판 B 표면에 부분적으로 잔존한 산화막과 반도체 기판 B의 노출 부분은 CMP 처리의 연마 레이트가 상이하고, 반도체 기판 B 표면이 일정하게 연마되지 않았기 때문이라고 생각된다. 그것에 대하여, 사이클 세정에 있어서, 반도체 기판 A 표면의 산화막 형성과 산화막 제거를 반복하여 균일하고 얇은 산화막이 형성된 반도체 기판 A는, CMP 처리에 의하여 일정하게 산화막이 제거된 후에 기판 표면이 일정한 연마 레이트로 연마되기 때문에, 평탄성이 양호하게 되어 있다.
이상의 공정에 의하여, 기판 주연부의 단차를 선택적으로 제거할 때, 부분적으로 잔존하는 산화막을 제거하여, 반도체 기판 표면에 균일하고 얇은 산화막을 형성한 후, CMP 처리를 행함으로써 보다 양호한 평탄성을 갖는 재생 반도체 기판을 제작할 수 있다.
130: 반도체 기판
132: 재생 반도체 기판
134: 제 1 산화막
135: 제 2 산화막

Claims (24)

  1. 절연층을 제거하기 위하여, 제 1 손상 반도체 영역 및 제 2 손상 반도체 영역과 상기 제 2 손상 반도체 영역 위의 상기 절연층을 포함하는 볼록부를 포함하는 반도체 기판에 제 1 에칭 처리를 행하는 단계와;
    미손상의 반도체 영역에 대하여 상기 제 1 손상 반도체 영역과 상기 제 2 손상 반도체 영역을 선택적으로 제거하기 위하여, 상기 제 1 에칭 처리를 행한 후에, 상기 반도체 기판에 포함되는 반도체 재료를 산화할 수 있는 제 1 물질, 산화된 반도체 재료를 용해할 수 있는 제 2 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어할 수 있는 제 3 물질을 포함하는 용액을 사용하여, 상기 반도체 기판에 제 2 에칭 처리를 행하는 단계와;
    상기 반도체 기판의 표면에서 부분적으로 잔존한 산화막을 제거하기 위하여, 상기 제 2 에칭 처리 후에 제 3 에칭 처리를 행하는 단계와;
    상기 제 3 에칭 처리를 행한 후에 상기 반도체 기판의 상기 표면 상에 산화막을 형성하는 단계와;
    상기 반도체 기판의 상기 표면을 노출하고 평탄화하기 위하여, 상기 산화막의 표면에 연마 처리를 행하는 단계를 포함하는, 반도체 기판의 재생 방법.
  2. 제 1 항에 있어서,
    상기 볼록부는 상기 반도체 기판의 주연부에 상당하는, 반도체 기판의 재생 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 3 에칭 처리와 상기 산화막의 형성을 반복하여 행하는, 반도체 기판의 재생 방법.
  5. 제 1 항에 있어서,
    상기 제 2 에칭 처리 후에 상기 반도체 기판의 상기 표면에서, 제 2 산화막의 형성 및 상기 제 2 산화막의 제거를 반복하여 행하는 단계를 더 포함하는, 반도체 기판의 재생 방법.
  6. 제 1 항에 있어서,
    상기 산화막은 오존을 포함하는 수용액을 사용하여 형성되는, 반도체 기판의 재생 방법.
  7. 제 1 항에 있어서,
    상기 제 3 에칭 처리는 불산을 포함하는 용액을 사용하여 행해지는, 반도체 기판의 재생 방법.
  8. 제 1 항에 있어서,
    상기 연마 처리는 화학적 기계적 연마법(CMP법)을 사용하여 행해지는, 반도체 기판의 재생 방법.
  9. 제 1 항에 있어서,
    질산은 상기 반도체 기판에 포함되는 상기 반도체 재료를 산화하는 상기 제 1 물질로서 사용되고,
    불산은 상기 산화된 반도체 재료를 용해하는 상기 제 2 물질로서 사용되고,
    초산은 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 상기 제 3 물질로서 사용되는, 반도체 기판의 재생 방법.
  10. 반도체 기판의 표면 상에 절연층을 형성하는 단계와;
    취화 영역을 형성하기 위하여, 상기 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계와;
    상기 절연층을 사이에 두고 베이스 기판에 상기 반도체 기판을 접합하기 위하여, 상기 반도체 기판의 상기 절연층과 상기 베이스 기판의 절연 표면을 접촉시키는 단계와;
    제 1 SOI 기판을 형성하고, 제 1 손상 반도체 영역 및 제 2 손상 반도체 영역과 상기 제 2 손상 반도체 영역 위의 상기 절연층의 일부를 포함하는 볼록부를 상기 반도체 기판 상에 형성하기 위하여, 상기 취화 영역을 따라 상기 반도체 기판이 절단되도록, 상기 접합된 기판에 열 처리를 행하는 단계와;
    상기 열 처리를 행한 후에, 상기 절연층을 제거하기 위하여, 상기 반도체 기판에 제 1 에칭 처리를 행하는 단계와;
    미손상의 반도체 영역에 대하여 상기 제 1 손상 반도체 영역과 상기 제 2 손상 반도체 영역을 선택적으로 제거하기 위하여, 상기 제 1 에칭 처리를 행한 후에, 상기 반도체 기판에 포함되는 반도체 재료를 산화할 수 있는 제 1 물질, 산화된 반도체 재료를 용해할 수 있는 제 2 물질, 및 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어할 수 있는 제 3 물질을 포함하는 용액을 사용하여, 상기 반도체 기판에 제 2 에칭 처리를 행하는 단계와;
    상기 반도체 기판의 상기 표면에서 부분적으로 잔존한 산화막을 제거하기 위하여, 상기 제 2 에칭 처리 후에 제 3 에칭 처리를 행하는 단계와;
    상기 제 3 에칭 처리를 행한 후에 상기 반도체 기판의 상기 표면 상에 산화막을 형성하는 단계;및
    상기 반도체 기판의 상기 표면을 노출하고 평탄화하기 위하여, 상기 산화막의 표면에 연마 처리를 행하는 단계를 포함하는, SOI 기판의 제작 방법.
  11. 제 10 항에 있어서,
    상기 접합된 기판에 접합 강도를 높이는 열 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  12. 제 10 항에 있어서,
    상기 볼록부는 상기 반도체 기판의 주연부에 상당하는, SOI 기판의 제작 방법.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 제 3 에칭 처리와 상기 산화막의 형성을 반복하여 행하는, SOI 기판의 제작 방법.
  15. 제 10 항에 있어서,
    상기 제 2 에칭 처리 후에 상기 반도체 기판 표면에서, 제 2 산화막의 형성 및 상기 제 2 산화막의 제거를 반복하여 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  16. 제 10 항에 있어서,
    상기 산화막은 오존을 포함하는 수용액을 사용하여 형성되는, SOI 기판의 제작 방법.
  17. 제 10 항에 있어서,
    상기 제 3 에칭 처리는 불산을 포함하는 용액을 사용하여 행해지는, SOI 기판의 제작 방법.
  18. 제 10 항에 있어서,
    상기 연마 처리는 화학적 기계적 연마법(CMP법)을 사용하여 행해지는, SOI 기판의 제작 방법.
  19. 제 10 항에 있어서,
    질산은 상기 반도체 기판에 포함되는 상기 반도체 재료를 산화하는 상기 제 1 물질로서 사용되고,
    불산은 상기 산화된 반도체 재료를 용해하는 상기 제 2 물질로서 사용되고,
    초산은 상기 반도체 재료의 산화 속도 및 상기 산화된 반도체 재료의 용해 속도를 제어하는 상기 제 3 물질로서 사용되는, SOI 기판의 제작 방법.
  20. 제 10 항에 있어서,
    상기 반도체 기판은 중앙 영역보다 얇은 주연부를 갖는, SOI 기판의 제작 방법.
  21. 제 1 항에 있어서,
    상기 연마처리 후에:
    상기 반도체 기판 상에 제 2 절연층을 형성하는 단계;
    취화 영역을 형성하기 위하여, 상기 제 2 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계;
    상기 제 2 절연층을 사이에 두고 베이스 기판에 상기 반도체 기판을 접합하기 위하여, 상기 반도체 기판의 상기 제 2 절연층과 상기 베이스 기판의 절연 표면을 접촉시키는 단계;및
    SOI 기판을 형성하기 위하여, 상기 취화 영역을 따라 상기 반도체 기판이 절단되도록, 상기 접합된 기판에 열 처리를 행하는 단계를 더 포함하는, 반도체 기판의 재생 방법.
  22. 제 10 항에 있어서,
    상기 연마처리 후에:
    상기 반도체 기판 상에 제 2 절연층을 형성하는 단계;
    제 2 취화 영역을 형성하기 위하여, 상기 제 2 절연층을 통하여 상기 반도체 기판에 이온을 조사하는 단계;
    상기 제 2 절연층을 사이에 두고 제 2 베이스 기판에 상기 반도체 기판을 접합하기 위하여, 상기 반도체 기판의 상기 제 2 절연층과 상기 제 2 베이스 기판의 절연 표면을 접촉시키는 단계;및
    제 2 SOI 기판을 형성하기 위하여, 상기 제 2 취화 영역을 따라 상기 반도체 기판이 절단되도록, 상기 접합된 기판에 열 처리를 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  23. 제 1 항에 있어서,
    상기 제 1 물질은 질산을 포함하고, 상기 제 2 물질은 불산을 포함하고, 상기 제 3 물질은 초산을 포함하는, 반도체 기판의 재생 방법.
  24. 제 10 항에 있어서,
    상기 제 1 물질은 질산을 포함하고, 상기 제 2 물질은 불산을 포함하고, 상기 제 3 물질은 초산을 포함하는, SOI 기판의 제작 방법.
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