KR101465369B1

KR101465369B1 - 인덕터 부품과 그 부품을 내장하고 있는 프린트 배선판 및 인덕터 부품의 제조 방법

Info

Publication number: KR101465369B1
Application number: KR1020130140921A
Authority: KR
Inventors: 야스히코 마노; 시노부 가토; 다카시 가리야
Original assignee: 이비덴 가부시키가이샤
Priority date: 2011-02-18
Filing date: 2013-11-19
Publication date: 2014-11-25
Also published as: TW201249270A; KR20130135217A; US20120212919A1; JP2012186440A; TWI496519B; US9265158B2; CN102647854B; KR20120095294A; KR20140109347A; CN102647854A

Abstract

(과제)
인덕터 부품을 내장하는 프린트 배선판의 제공.
(해결수단)
인덕터 부품이 교대로 적층되어 있는 코일층과 수지 절연층으로 형성되어 있다. 그 인덕터 부품이 프린트 배선판의 코어 기판에 내장된다.

Description

인덕터 부품과 그 부품을 내장하고 있는 프린트 배선판 및 인덕터 부품의 제조 방법{INDUCTOR COMPONENT, PRINTED CIRCUIT BOARD INCORPORATING THE INDUCTOR COMPONENT THEREIN, AND METHOD OF MANUFACTURING INDUCTOR COMPONENT}

본 발명은, 인덕터 부품과 그 부품을 내장하는 프린트 배선판, 및 프린트 배선판에 내장하기 위한 인덕터 부품의 제조 방법에 관한 것이다.

특허문헌 1 은 다층 기판의 복수층에 소용돌이 형상의 패턴을 형성하고 있다. 그리고, 상이한 층에 존재하는 소용돌이 형상의 패턴은 접속되어 있다.

일본 공개특허공보 2009-16504호

특허문헌 1 의 기술로 인덕턴스를 크게 하기 위해서는 소용돌이 형상의 패턴의 층수가 늘어날 것으로 생각된다. 그 경우, 소용돌이 형상의 패턴의 층수와 함께 인접하는 소용돌이 형상의 패턴 사이에 개재되는 절연층의 층수가 많아질 것으로 생각된다. 그 때문에, 프린트 배선판이 두꺼워질 것으로 생각된다. 또한, 층수가 적은 프린트 배선판에서는, 충분한 층수의 소용돌이 형상의 패턴이 프린트 배선판에 형성되지 않을 것으로 예상된다. 그 경우, 목표 인덕턴스가 얻어지지 않을 것으로 생각된다.

본 발명의 목적은, 인덕터 부품이 내장되어도 얇은 프린트 배선판을 제공하는 것이다. 다른 목적은, 프린트 배선판이 얇아도 충분한 인덕턴스를 갖는 인덕터 부품을 내장하는 프린트 배선판을 제공하는 것이다. 또 다른 목적은, 프린트 배선판에 내장하기 위한 인덕터 부품을 제공하는 것이다.

본 발명의 제 1 관점에 관련된 배선판은, 기재와, 그 기재 상에 형성되고, 도체층과 절연층이 교대로 적층되어 이루어지는 빌드 업층과, 상기 기재의 내부에 수용되고, 제 2 절연층과 그 제 2 절연층 상에 형성되어 있는 제 2 도체 패턴을 갖는 인덕터 부품을 구비하는 배선판으로서, 상기 인덕터 부품의 두께 방향에서의 단면의 면적이 S1, 그 단면에 있어서의 상기 제 2 도체 패턴의 단면의 면적의 합이 P1 이고, 상기 기재 및 상기 빌드 업층의 두께 방향에서의 단면의 면적이 S2, 그 단면에 있어서의 상기 도체층의 단면의 면적의 합이 P2 일 때, P1/S1 은 P2/S2 보다 크다.

본 발명의 제 2 관점에 관련된 배선판의 제조 방법은, 제 2 절연층과 그 제 2 절연층 상에 형성되어 있는 제 2 도체 패턴을 갖는 인덕터 부품을 준비하는 것과, 기재를 준비하는 것과, 그 기재의 내부에 상기 인덕터 부품을 수용하는 것과, 상기 기재 상에, 도체층과 절연층이 교대로 적층되어 이루어지는 빌드 업층을 형성하는 것을 포함하고, 상기 인덕터 부품의 두께 방향에서의 단면의 면적이 S1, 그 단면에 있어서의 상기 제 2 도체 패턴의 단면의 면적의 합이 P1 이고, 상기 기재 및 상기 빌드 업층의 두께 방향에서의 단면의 면적이 S2, 그 단면에 있어서의 상기 도체층의 단면의 면적의 합이 P2 일 때, P1/S1 은 P2/S2 보다 크다.

본 발명의 제 3 관점에 관련된 프린트 배선판은, 인덕터 부품을 내장하기 위한 개구를 가짐과 함께 제 1 면과 그 제 1 면과 반대측의 제 2 면을 갖는 코어 기판과, 상기 개구에 수용되어 있는 인덕터 부품과, 상기 코어 기판의 개구의 측벽과 상기 인덕터 부품의 간극을 충전하고 있는 충전 수지와, 상기 코어 기판의 제 1 면과 상기 인덕터 부품 상에 형성되어 있는 제 1 빌드 업층을 갖는다. 그리고, 상기 인덕터 부품은, 1 개의 평면에 배선 패턴으로 형성되어 있는 적어도 1 개의 코일층과 그 코일층 상에 형성되어 있는 적어도 1 개의 수지 절연층과 그 수지 절연층 상에 형성되어 있는 전극과 상기 수지 절연층에 형성되어 상기 코일층과 상기 전극을 접속하는 비아 도체로 형성되어 있고, 상기 전극이 상기 코어 기판의 제 1 면을 향하도록 상기 인덕터 부품은 상기 개구에 수용되어 있고, 상기 제 1 빌드 업층은 상기 코어 기판의 제 1 면과 상기 인덕터 부품 상에 형성되어 있는 제 1 층간 수지 절연층과 그 제 1 층간 수지 절연층 상의 상측의 도체층과 그 상측의 도체층과 상기 전극을 접속하는 접속 비아 도체를 갖는다.

본 발명의 제 4 관점에 관련된 인덕터 부품의 제조 방법은, 지지판 상에 최하의 수지 절연층을 형성하는 것과, 상기 최하의 수지 절연층 상에 배선 패턴으로 형성되어 있는 코일층을 형성하는 것과, 상기 코일층과 상기 최하의 수지 절연층 상에 제 2 수지 절연층을 형성하는 것과, 상기 코일층에 도달하는 비아 도체용 개구를 상기 제 2 수지 절연층에 형성하는 것과, 도금으로 상기 비아 도체용 개구를 충전하여 비아 도체를 형성하는 것과 동시에 상기 제 2 수지 절연층 상에 도금막을 형성하는 것과, 상기 도금막을 패터닝하는 것에 의해 전극을 형성하는 것과, 상기 지지판과 상기 최하의 수지 절연층을 분리하는 것을 포함한다.

도 1 은 본 발명의 제 1 실시형태에 관련된 배선판의 단면도.
도 2 는 인덕터 부품의 단면도.
도 3 은 인덕터 부품을 구성하는 도체 패턴의 사시도.
도 4 는 인덕터 부품을 구성하는 도체 패턴의 사시도.
도 5 는 인덕터 부품을 구성하는 도체 패턴의 사시도.
도 6 은 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 7 은 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 8 은 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 9 는 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 10 은 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 11 은 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 12 는 인덕터 부품의 제조 방법을 설명하기 위한 도면.
도 13 은 배선판의 제조 방법을 설명하기 위한 도면.
도 14 는 배선판의 제조 방법을 설명하기 위한 도면.
도 15 는 배선판의 제조 방법을 설명하기 위한 도면.
도 16 은 배선판의 제조 방법을 설명하기 위한 도면.
도 17 은 배선판의 제조 방법을 설명하기 위한 도면.
도 18 은 배선판의 제조 방법을 설명하기 위한 도면.
도 19 는 배선판의 제조 방법을 설명하기 위한 도면.
도 20 은 배선판의 제조 방법을 설명하기 위한 도면.
도 21 은 배선판의 제조 방법을 설명하기 위한 도면.
도 22 는 배선판의 제조 방법을 설명하기 위한 도면.
도 23 은 배선판의 제조 방법을 설명하기 위한 도면.
도 24 는 배선판의 제조 방법을 설명하기 위한 도면.
도 25 는 배선판의 제조 방법을 설명하기 위한 도면.
도 26 은 배선판의 제조 방법을 설명하기 위한 도면.
도 27 은 배선판의 제조 방법을 설명하기 위한 도면.
도 28 은 배선판의 제조 방법을 설명하기 위한 도면.
도 29 는 배선판의 제조 방법을 설명하기 위한 도면.
도 30 은 배선판의 제조 방법을 설명하기 위한 도면.
도 31 은 배선판의 변형예를 설명하기 위한 도면.
도 32 는 본 발명의 제 2 실시형태에 관련된 프린트 배선판의 단면도.
도 33 은 제 2 실시형태의 인덕터 부품의 단면도.
도 34 는 제 2 실시형태에 관련된 인덕터 부품의 각 코일층을 나타내는 평면도.
도 35 는 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 36 은 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 37 은 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 38 은 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 39 는 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 40 은 제 2 실시형태의 인덕터 부품의 제조 방법을 나타내는 공정도.
도 41 은 제 2 실시형태의 프린트 배선판의 제조 방법을 나타내는 공정도.
도 42 는 제 2 실시형태의 프린트 배선판의 제조 방법을 나타내는 공정도.
도 43 은 제 2 실시형태의 프린트 배선판의 제조 방법을 나타내는 공정도.
도 44 는 제 2 실시형태의 프린트 배선판의 제조 방법을 나타내는 공정도.
도 45 는 제 2 실시형태의 프린트 배선판의 제조 방법을 나타내는 공정도.
도 46 은 제 2 실시형태의 제 1 개변예 (改變例) 에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 47 은 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 48 은 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 49 는 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 50 은 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 51 은 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 방법을 나타내는 공정도.
도 52 는 본 발명의 제 2 실시형태의 제 2 개변예에 관련된 프린트 배선판의 단면도.
도 53 은 본 발명의 제 3 실시형태에 관련된 프린트 배선판의 단면도.
도 54 는 본 발명의 제 4 실시형태에 관련된 프린트 배선판의 단면도.
도 55 는 다른 예에 관련된 적층 코일의 각 코일층을 나타내는 평면도.
도 56 은 본 발명의 제 5 실시형태에 관련된 프린트 배선판의 단면도.
도 57 은 적층 코일의 최상과 최하의 코일층을 나타내는 평면도.
도 58 은 적층 코일의 최상의 코일층과 접속 배선과 공통 전극을 도시하는 도면.
도 59 는 적층 코일의 코일층을 나타내는 평면도.
도 60 은 본 발명의 제 6 실시형태에 관련된 프린트 배선판의 단면도.
도 61 은 본 발명의 제 7 실시형태에 관련된 프린트 배선판의 단면도 및 코일층의 평면도.

[제 1 실시형태]

이하, 본 발명의 제 1 실시형태가 도면을 참조하면서 설명된다. 또, 설명에 있어서는, 서로 직교하는 X 축, Y 축 및 Z 축으로 이루어지는 좌표계가 사용된다.

또한, 제 1 실시형태의 단면은, 인덕터를 포함하는 지점을 XY 평면에 수직인 임의의 평면으로 절단함으로써 얻어지는 면이다.

도 1 은, 제 1 실시형태에 관련된 배선판 (프린트 배선판) (10) 의 XZ 단면도이다. 코어 기판 (20A) 은, 제 1 면 (F) 과, 그 제 1 면과는 반대측의 제 2 면 (S) 을 갖는 절연성 기재 (기재) (20) 와, 절연성 기재 (20) 의 제 1 면 (F) 상에 형성되어 있는 제 1 빌드 업층 (11) 과, 절연성 기재 (20) 의 제 2 면 (S) 상에 형성되어 있는 제 2 빌드 업층 (12) 으로 이루어진다.

제 1 빌드 업층 (11) 은, 절연성 기재 (20) 의 제 1 면 (F) 상에 형성되어 있는 제 1 도체층 (31) 과, 제 1 도체층 (31) 을 덮도록 절연성 기재 (20) 의 제 1 면 (F) 상에 형성되어 있는 제 1 층간 수지 절연층 (절연층) (21) 과, 제 1 층간 수지 절연층 (21) 상에 형성되어 있는 상측의 도체층 (33) 과, 상측의 도체층 (33) 을 덮도록 제 1 층간 수지 절연층 (21) 상에 형성되어 있는 솔더 레지스트층 (23) 으로 이루어진다.

제 2 빌드 업층 (12) 은, 절연성 기재 (20) 의 제 2 면 (S) 상에 형성되어 있는 제 2 도체층 (32) 과, 제 2 도체층 (32) 을 덮도록 절연성 기재 (20) 의 제 2 면 (S) 상에 형성되어 있는 제 2 층간 수지 절연층 (절연층) (22) 과, 제 2 층간 수지 절연층 (22) 상에 형성되어 있는 하측의 도체층 (34) 과, 하측의 도체층 (34) 을 덮도록 제 2 층간 수지 절연층 (22) 상에 형성되어 있는 솔더 레지스트층 (24) 으로 이루어진다.

또, 여기서는 제 1 빌드 업층 (11), 제 2 빌드 업층 (12) 은, 1 층의 층간 수지 절연층 (절연층) 을 갖고 있는데, 복수의 절연층을 갖고 있어도 된다.

절연성 기재 (기재) (20) 의 내부에는, 인덕터 부품 (60) 과 칩 커패시터 (80) 가 수용되어 있다. 절연성 기재 (20) 는, 예를 들어 글래스 파이버, 아라미드 파이버 등의 강화재에, 에폭시 수지를 함침시킴으로써 형성되어 있다. 도 1 에 나타내는 바와 같이, 이 절연성 기재 (20) 에는, 스루홀 도체용 관통 구멍 (20a) 과, 인덕터 부품 (60) 이 수용되는 캐비티 (개구) (20b) 와, 칩 커패시터 (80) 가 수용되는 캐비티 (개구) (20c) 가 형성되어 있다.

관통 구멍 (20a) 의 내부에는, 스루홀 도체 (40) 가 형성되어 있다. 이 스루홀 도체 (40) 는, 구리 도금으로 이루어진다.

여기서, 절연성 기재 (20) 및 제 1 빌드 업층 (11), 제 2 빌드 업층 (12) 의 두께 방향에서의 단면의 면적이 S2, 당해 단면에 있어서의 제 1 도체층 (31), 제 2 도체층 (32), 상측의 도체층 (33), 하측의 도체층 (34) 의 단면적의 합이 P2 일 때, P2/S2 는 약 0.3 이다. 또, 여기서의 S2 는, 절연성 기재 (20), 제 1 층간 수지 절연층 (21), 제 2 층간 수지 절연층 (22) 및 솔더 레지스트층 (23, 24) 을 합한 Z 축 방향의 프린트 배선판 (10) 의 두께 (D1) 와, X 축 방향의 프린트 배선판 (10) 의 폭 (D2) 의 곱으로 나타낸다.

도 2 는, 캐비티 (20b) 에 수용되는 인덕터 부품 (60) 의 XZ 단면도이다. 도 2 에 나타내는 바와 같이, 인덕터 부품 (60) 은, 복수의 수지 절연층 (자성체층, 제 2 절연층) (61a∼61e) 과, 각 자성체층 상에 형성되어 있는 배선 패턴 (제 2 도체 패턴) (71a∼71d, 72a∼72d) 과, 최상의 수지 절연층 (최상의 자성체층) (61a) 의 상면에 형성되어 있는 전극 (패드) (62) 과, 자성체층 (61e) 의 하면에 형성되어 있는 전극 (도체 패턴) (63a, 63b) 과, 도체 패턴 (62) 을 피복하는 보호막 (64) 과, 도체 패턴 (63a, 63b) 을 피복하는 보호막 (65) 을 갖고 있다.

자성체층 (61a∼61e) 은, 자성을 갖고 있다. 이 자성체층 (61a∼61e) 은, 예를 들어 자성을 갖는 입자를 포함하는 페이스트상의 수지를 경화시킴으로써 형성된다. 이들 자성체층 (61a∼61e) 의 두께는, 15∼60 ㎛ 정도이다. 보호막 (64, 65) 은, 도체 패턴 (62), 도체 패턴 (63a, 63b) 을 보호하기 위해 형성된다.

도 3 은, 도체 패턴 (71a∼71d, 72a∼72d) 을 나타내는 사시도이다. 도체 패턴 (71a, 72a) 은, 자성체층 (61a) 과 자성체층 (61b) 사이에 형성되어 있다. 이들 도체 패턴 (71a, 72a) 은, 자성체층 (61b) 에 형성되어 있는 도금막을 패터닝함으로써 형성된다.

동일하게, 도체 패턴 (71b, 72b) 은, 자성체층 (61b) 과 자성체층 (61c) 사이에 형성되고, 도체 패턴 (71c, 72c) 은, 자성체층 (61c) 과 자성체층 (61d) 사이에 형성되고, 도체 패턴 (71d, 72d) 은, 자성체층 (61d) 과 자성체층 (61e) 사이에 형성되어 있다. 이들 도체 패턴 (71a∼71d, 72a∼72d) 의 두께는 10∼80 ㎛ 이다.

또, 인덕터의 성능을 높일 목적으로, 도체 패턴 (71a∼71d, 72a∼72d) 의 두께를, 자성체층 (61a∼61e) 의 두께보다 두껍게 하는 것이 바람직하다.

도 4 는, 도체 패턴 (71a∼71d) 을 나타내는 도면이다. 도 4 에 나타내는 바와 같이, 도체 패턴 (71a∼71d) 은, 자성체층 (61b, 61c, 61d) 에 형성되어 있는 비아 도체 (75) 에 의해 서로 접속되고, 인덕터 (코일) (71) 를 형성하고 있다.

구체적으로는, 도체 패턴 (71a) 의 -Y 측의 단부는, 도체 패턴 (71b) 의 -Y 측의 단부에 접속되어 있다. 동일하게, 도체 패턴 (71b) 의 +Y 측의 단부는, 도체 패턴 (71c) 의 +Y 측의 단부에 접속되고, 도체 패턴 (71c) 의 -Y 측의 단부는, 도체 패턴 (71d) 의 -Y 측의 단부에 접속되어 있다. 이들 직렬로 접속되어 있는 도체 패턴 (71a∼71d) 에 의해, 인덕터 (71) 가 형성되어 있다. 이 인덕터의 턴 수는 2 이다.

도 5 는, 도체 패턴 (72a∼72d) 을 나타내는 도면이다. 도 5 에 나타내는 바와 같이, 도체 패턴 (72a∼72d) 은, 자성체층 (61b, 61c, 61d) 에 형성되어 있는 비아 도체 (75) 에 의해 서로 접속되고, 인덕터 (72) 를 형성하고 있다.

구체적으로는, 도체 패턴 (72a) 의 +Y 측의 단부는, 도체 패턴 (72b) 의 +Y 측의 단부에 접속되어 있다. 동일하게, 도체 패턴 (72b) 의 -Y 측의 단부는, 도체 패턴 (72c) 의 -Y 측의 단부에 접속되고, 도체 패턴 (72c) 의 +Y 측의 단부는, 도체 패턴 (72d) 의 +Y 측의 단부에 접속되어 있다. 이들 직렬로 접속되어 있는 도체 패턴 (72a∼72d) 에 의해, 인덕터 (72) 가 형성되어 있다. 이 인덕터 (72) 의 턴 수는 2 이다.

도 3 에 나타내는 바와 같이, 인덕터 (71) 를 구성하는 도체 패턴 (71d) 은, 비아 도체 (75) 를 개재하여 전극 (하측의 전극 (하측의 제 1 전극)) (63b) 에 접속되어 있다. 인덕터 (72) 를 구성하는 도체 패턴 (72d) 은, 비아 도체 (75) 를 개재하여 전극 (하측의 전극 (하측의 제 2 전극)) (63a) 에 접속되어 있다. 또한, 인덕터 (71) 와 인덕터 (72) 가, 각각 비아 도체 (75) 를 개재하여, 전극 (상측의 전극) (62) 에 접속됨으로써, 서로 병렬로 접속되어 있다.

제 1 실시형태의 인덕터 부품 (60) 에서는, 2 층의 도체 패턴으로 1 턴의 인덕터가 복수 (도 3 에서는 2 개) 형성되어 있다. 예를 들어, 도체 패턴 (71a) 과 도체 패턴 (71b) 에서 1 턴의 코일이 형성되어 있다. 도체 패턴 (71a) 과 도체 패턴 (71b) 은 상이한 층에 형성되어 있다. 도체 패턴 (71a, 71b) 과 도체 패턴 (72a, 72b) 에서 각각 1 턴의 코일이 형성되어 있다. 이 때문에, 인덕터 부품 (60) 과 동등한 크기의 영역에서, 1 개의 인덕터를 형성하는 경우와 비교하여, 전류가 흐르는 경로의 면적이 증가한다. 그 결과, 1 개의 인덕터에 비해, 인덕터 부품 (60) 의 저항값은, 겉보기상 작아진다. 또한, 전극 (62) 은, 인덕터 부품 (60) 의 저항값을 저감시킨다는 관점에서, 각각 도체 패턴 (71a∼71d, 72a∼72d) 보다 두꺼운 것이 바람직하다.

도 2 에 나타내는 바와 같이, 인덕터 부품 (60) 의 두께 방향에서의 단면의 면적이 S1 이고, 당해 단면에 있어서의 제 2 도체 패턴 (71a∼71d, 72a∼72d) 의 단면적의 합이 P1 일 때, P1/S1 의 값은, 상기 P2/S2 의 값보다 크고, 0.6∼0.9 이다. 또, 인덕터 부품 (60) 의 두께 방향에서의 단면적 S1 은, Z 축 방향의 두께 D3 과 X 축 방향의 폭 D4 의 곱으로 나타낸다.

P1/S1 의 값이 0.6 미만인 경우, 인덕터 부품 (60) 의 인덕턴스를 충분히 확보하는 것이 곤란하게 된다. 한편, P1/S1 의 값이 0.9 를 초과하는 경우, 제 2 도체 패턴의 비율이 과잉으로 증가한다. 그 때문에, 인접하는 인덕터끼리가 단락되고, 인덕터의 성능이 저하되는 경우가 있다.

P2/S2 에 대한, 상기 P1/S1 의 비율은 2 이상이고 3 이하이다. 상기와 동일하게, 이 값이 2 미만인 경우, 인덕터 부품의 인덕턴스를 충분히 확보하는 것이 곤란하게 된다. 한편, 이 값이 3 을 초과하는 경우, 제 2 도체 패턴의 비율이 과잉으로 증가한다. 그 때문에, 인접하는 인덕터끼리가 단락되고, 인덕터의 성능이 저하되는 경우가 있다.

다음으로, 상기 서술한 인덕터 부품 (60) 의 제조 방법의 일례가 설명된다.

먼저, 도 6 에 나타내는 바와 같이, 표면이 평활한 베이스 기판 (100) 의 상면에, 자성을 갖는 입자를 포함하는 수지 페이스트가 도포되고, 그 수지 페이스트를 경화시킴으로써 자성체층 (61e) 이 형성된다.

다음으로, 자성체층 (61e) 의 상면에, 무전해 도금 처리, 및 전해 도금 처리가 실시됨으로써, 도금막이 형성된다. 그리고, 이 도금막을 패터닝함으로써, 도 7 에 나타내는 도체 패턴 (71d, 72d) 이 형성된다. 계속해서, 자성체층 (61e) 및 도체 패턴 (71d, 72d) 의 상면에, 수지 페이스트가 도포되고, 그 수지 페이스트를 경화시킴으로써 자성체층 (61d) 이 형성된다.

다음으로, 도 8 에 나타내는 바와 같이, 자성체층 (61d) 에 레이저광이 조사되고, 비아 홀 (75a) 이 형성된다.

다음으로, 자성체층 (61d) 의 상면에, 무전해 도금 처리, 및 전해 도금 처리가 실시됨으로써, 도금막이 형성된다. 그리고, 이 도금막이 패터닝된다. 이것에 의해, 도 9 에 나타내는 바와 같이, 도체 패턴 (71d) 에, 비아 도체 (75) 를 개재하여 접속되는 도체 패턴 (71c) 과, 도체 패턴 (72d) 에, 비아 도체 (75) 를 개재하여 접속되는 도체 패턴 (72c) 이, 자성체층 (61d) 상에 형성된다.

동일한 순서로, 자성체층 (61c, 61b, 61a) 과, 도체 패턴 (71b, 72b, 71a, 72a) 이 순차 형성된다. 이것에 의해, 도 10 에 나타내는 5 층의 자성체층 (61a∼61e) 과, 도체 패턴 (71a∼71d, 72a∼72d) 으로 이루어지는 인덕터 부품 (60) 의 본체부가 형성된다.

다음으로, 도 11 에 나타내는 바와 같이, 인덕터 부품 (60) 의 본체부와 베이스 기판 (100) 이 분리된다. 그리고, 자성체층 (61a, 61e) 에 비아 홀이 형성된다.

다음으로, 도 12 에 나타내는 바와 같이, 자성체층 (61a) 의 표면과, 자성체층 (61e) 의 표면에, 무전해 도금 처리, 및 전해 도금 처리를 실시함으로써, 도금막이 형성된다. 그리고, 이 도금막을 패터닝함으로써, 전극 (62, 63a, 63b) 이 형성된다.

전극 (62) 은, 비아 도체 (75) 를 개재하여, 도체 패턴 (71a) 과 도체 패턴 (72a) 에 접속되어 있다. 또, 전극 (62) 과 도체 패턴 (71a) 을 접속하는 비아 도체는, 여기서는 도시되어 있지 않다.

다음으로, 자성체층 (61a) 상에 보호막 (64) 이 형성되고, 전극 (62, 63a, 63b) 이 덮인다. 이것에 의해, 도 2 에 나타내는 인덕터 부품 (60) 이 완성된다.

상기 서술한 인덕터 부품 (60) 은, 도 1 에 나타내는 바와 같이, 절연성 기재 (20) 에 형성되어 있는 캐비티 (20b) 에 수용되어 있다. 또한, 절연성 기재 (20) 에 형성되어 있는 캐비티 (20c) 의 내부에는, 칩 커패시터 (80) 가 수용되어 있다.

제 1 도체층 (31) 은, 절연성 기재 (20) 의 상면 (+ Z 측의 면) 에 형성되어 있다. 또한, 제 2 도체층 (32) 은, 절연성 기재 (20) 의 하면 (-Z 측의 면) 에 형성되어 있다. 제 1 도체층 (31), 제 2 도체층 (32) 의 두께는 각각 5∼30 ㎛ 이고, 소정의 형상으로 패터닝되어 있다. 이들 제 1 도체층 (31), 제 2 도체층 (32) 은, 프린트 배선판 (10) 의 전자 회로를 구성하고, 스루홀 도체 (40) 에 의해 전기적으로 접속되어 있다.

제 1 층간 수지 절연층 (21) 은, 절연성 기재 (20) 의 상면을 덮도록 형성되어 있다. 제 1 층간 수지 절연층 (21) 은, 예를 들어 경화되어 있는 프리프레그로 이루어진다.

프리프레그는, 예를 들어 글래스 파이버 또는 아라미드 파이버에, 에폭시 수지, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화 페닐렌에테르 수지 (A-PPE 수지) 등을 함침시킴으로써 형성된다. 프린트 배선판 (10) 에서는, 제 1 층간 수지 절연층 (21) 의 두께는, 10∼60 ㎛ 이다.

제 1 층간 수지 절연층 (21) 에는, 복수의 비아 홀 (21a) 이 형성되어 있다. 비아 홀 (21a) 의 내부에는, 비아 도체 (33a) 가 형성된다. 이 비아 도체 (33a) 는, 구리 도금으로 이루어진다.

제 2 층간 수지 절연층 (22) 은, 절연성 기재 (20) 의 하면을 덮도록 형성되어 있다. 제 2 층간 수지 절연층 (22) 은, 제 1 층간 수지 절연층 (21) 과 동일하게, 예를 들어 경화되어 있는 프리프레그로 이루어진다. 이 제 2 층간 수지 절연층 (22) 의 두께는, 제 1 층간 수지 절연층 (21) 과 동일하게, 10∼60 ㎛ 이다.

제 2 층간 수지 절연층 (22) 에는, 복수의 비아 홀 (22a) 이 형성되어 있다. 비아 홀 (22a) 의 내부에는, 비아 도체 (34a) 가 형성된다. 이 비아 도체 (34a) 는, 구리 도금으로 이루어진다.

상측의 도체층 (33) 은, 제 1 층간 수지 절연층 (21) 의 상면에 형성되어 있다. 또한, 하측의 도체층 (34) 은, 제 2 층간 수지 절연층 (22) 의 하면에 형성되어 있다. 상측의 도체층 (33), 하측의 도체층 (34) 의 두께가 각각 5∼20 ㎛ 이고, 소정의 형상으로 패터닝되어 있다. 그리고, 상측의 도체층 (33) 은, 제 1 층간 수지 절연층 (21) 에 형성되어 있는 비아 도체 (33a) 에 의해, 제 1 도체층 (31), 인덕터 부품 (60), 및 칩 커패시터 (80) 와 전기적으로 접속되어 있다. 또한, 하측의 도체층 (34) 은, 제 2 층간 수지 절연층 (22) 에 형성되어 있는 비아 도체 (34a) 에 의해, 제 2 도체층 (32) 및 인덕터 부품 (60) 과 전기적으로 접속되어 있다. 인덕터 부품과 접속되는 비아 도체는 접속 비아 도체이다.

솔더 레지스트층 (23) 은, 제 1 층간 수지 절연층 (21) 을 덮도록 형성되어 있다. 또한, 솔더 레지스트층 (24) 은, 제 2 층간 수지 절연층 (22) 을 덮도록 형성되어 있다.

솔더 레지스트층 (23) 에는, 복수의 개구 (23a) 가 형성되어 있다. 그 개구 (23a) 에 의해 노출되는 상측의 도체층이나 비아 도체의 상면이 전자 부품과 접속하기 위한 패드로서 기능한다. 그리고, 개구 (23a) 의 내부에는, 패드의 표면을 피복하는, 니켈 도금막과 금 도금막으로 이루어지는 2 층 구조의 땜납 접속층 (51) 이 형성되어 있다. 프린트 배선판 (10) 에 실장되는 전자 부품의 단자는, 땜납 접속층 (51) 에 땜납 (53) 을 개재하여 접속된다.

동일하게, 솔더 레지스트층 (24) 에는, 복수의 개구 (24a) 가 형성되어 있다. 그리고, 개구의 내부에는, 하측의 도체층 (34) 의 표면을 피복하기 위한, 니켈 도금막과 금 도금막으로 이루어지는 2 층 구조의 땜납 접속층 (52) 이 형성되어 있다. 그 땜납 접속층 (52) 에 형성되어 있는 땜납 (54) 을 개재하여 프린트 배선판의 마더 보드에 접속되어 있다.

다음으로, 상기 서술한 프린트 배선판 (10) 의 제조 방법이 설명된다.

먼저, 도 13 에 나타내는 바와 같이 동장 적층판 (200) 이 준비된다.

다음으로, 도 14 에 나타내는 바와 같이, 동장 적층판 (200) 에, 예를 들어 CO₂레이저를 사용하여, 관통 구멍 (20a) 이 형성된다. 이 때, 동장 적층판 (200) 의 표리에서 각각 레이저광이 조사된다. 또, 동장 적층판 (200) 의 표면측에서만 레이저광이 조사되어도 된다. 그리고, 예를 들어 팔라듐 (Pd) 을 주성분으로 하는 촉매가, 동장 적층판 (200) 의 표면, 및 관통 구멍 (20a) 의 내벽에 부여된다. 그 후, 동장 적층판 (200) 에 무전해 구리 도금이 실시된다. 이것에 의해, 도 15 에 나타내는 바와 같이, 동장 적층판 (200) 의 표면, 및 관통 구멍 (20a) 의 내벽에, 시드층으로서의 무전해 도금막 (203) 이 형성된다.

다음으로, 무전해 도금막 (203) 을 갖는 동장 적층판 (200) 에, 전해 구리 도금이 실시된다. 이것에 의해, 도 16 에 나타내는 바와 같이, 동장 적층판 (200) 의 표면에 도금막 (204) 이 형성되고, 관통 구멍 (20a) 의 내부에 스루홀 도체 (40) 가 형성된다.

다음으로, 텐팅법 등에 의해, 동박 (201, 202), 및 도금막 (204) 이 패터닝된다. 이것에 의해, 도 17 에 나타내는 바와 같이, 동박 (201) 및 도금막 (204) 으로 이루어지는 제 1 도체층 (31), 및 동박 (202) 및 도금막 (204) 으로 이루어지는 제 2 도체층 (32) 이 형성된다.

다음으로, 예를 들어 루터 등을 사용하여, 도 18 에 나타내는 바와 같이, 절연성 기재 (20) 에 캐비티 (20b, 20c) 가 형성된다. 그리고, 동장 적층판 (200) 의 하면측에 점착 시트 (101) 가 첩부된다.

다음으로, 도 19 에 나타내는 바와 같이, 캐비티 (20b) 에 인덕터 부품 (60) 이 수용되고, 캐비티 (20c) 에 칩 커패시터 (80) 가 수용된다.

다음으로, 도 20 에 나타내는 바와 같이, 동장 적층판 (200) 의 상면에, 열경화성 수지로 이루어지는 필름 (221) 이 배치된다. 그리고, 필름 (221) 에 라미네이트 처리를 실시함으로써, 동장 적층판 (200) 에 필름 (221) 이 적층된다. 이것에 의해, 도 21 에 나타내는 바와 같이, 절연성 기재 (20) 의 상면에, 제 1 도체층 (31) 을 덮는 제 1 층간 수지 절연층 (21) 이 형성된다.

다음으로, 도 21 에 나타내는 바와 같이, 동장 적층판 (200) 으로부터 점착 시트 (101) 가 박리된다. 동장 적층판 (200) 의 하면에, 열경화성 수지로 이루어지는 필름 (222) 이 배치된다. 그리고, 필름 (222) 에 라미네이트 처리를 실시함으로써, 동장 적층판 (200) 에 필름 (222) 이 적층된다. 이것에 의해, 도 22 에 나타내는 바와 같이, 절연성 기재 (20) 의 하면에, 제 2 도체층 (32) 을 덮는 제 2 층간 수지 절연층 (22) 이 형성된다.

또, 이 상태일 때, 캐비티 (20b, 20c) 에는, 필름 (221, 222) 을 구성하는 수지가 캐비티에 스며들어, 그 수지로 캐비티가 충전된다.

다음으로, 제 1 층간 수지 절연층 (21) 및 제 2 층간 수지 절연층 (22) 각각에 레이저광이 조사되고, 도 23 에 나타내는 바와 같이 비아 홀 (21a, 22a) 이 형성된다.

다음으로, 동장 적층판 (200) 이 무전해 구리 도금액에 침지된다. 이것에 의해, 도 24 에 나타내는 바와 같이, 제 1 층간 수지 절연층 (21) 의 표면, 및 비아 홀 (21a) 의 내벽에, 무전해 도금막 (205) 이 형성된다. 또한, 제 2 층간 수지 절연층 (22) 의 표면, 및 비아 홀 (22a) 의 내벽에, 무전해 도금막 (206) 이 형성된다.

다음으로, 무전해 도금막 (205, 206) 의 표면에 도금 레지스트 (301, 302) 가 형성된다 (도 25).

다음으로, 도금 레지스트 (301, 302) 의 개구 (301a, 302a) 로부터 노출되는 무전해 도금막 (205, 206) 상에 전해 구리 도금이 실시된다. 이것에 의해, 도 26 에 나타내는 바와 같이, 도금 레지스트 (301, 302) 로부터 노출되어 있는 무전해 도금막 상에 전해 도금막 (207, 208) 이 형성된다.

다음으로, 도금 레지스트 (301, 302) 가 제거된다. 그리고, 전해 도금막 사이의 무전해 도금막 (205, 206) 이 에칭으로 제거된다. 이것에 의해, 도 27 에 나타내는 바와 같이, 제 1 층간 수지 절연층 (21) 의 표면에 상측의 도체층 (33) 이 형성되고, 비아 홀 (21a) 에 비아 도체 (33a) 가 형성된다. 또한, 제 2 층간 수지 절연층 (22) 의 표면에 하측의 도체층 (34) 이 형성되고, 비아 홀 (22a) 에 비아 도체 (34a) 가 형성된다.

다음으로, 도 28 에 나타내는 바와 같이, 상측의 도체층 (33) 및 하측의 도체층 (34) 을 덮도록, 제 1 층간 수지 절연층 (21) 상 및 제 2 층간 수지 절연층 (22) 상에 각각 솔더 레지스트층 (23, 24) 이 형성된다.

다음으로, 도 29 에 나타내는 바와 같이, 솔더 레지스트층 (23, 24) 에 개구 (23a, 24a) 가 형성됨으로써, 상측의 도체층 (33), 하측의 도체층 (34) 의 적어도 일부가 노출된다.

다음으로, 개구 (23a, 24a) 로부터 노출되는 상측의 도체층 (33), 하측의 도체층 (34) 의 표면에, 무전해 Ni/Pd/Au 등의 땜납 접속층 (51, 52) 이 형성된다. 이것에 의해, 도 1 에 나타내는 프린트 배선판 (10) 이 완성된다.

제 1 실시형태에서는, 인덕터 부품 (60) 은, 절연성 기재 (20) 에 형성되어 있는 캐비티 (20b) 에 수용된다. 따라서, 프린트 배선판 (10) 의 층 구조에 관계 없이, 인덕터 부품 (60) 의 점적률이 충분히 확보된다. 적절한 인덕턴스가 얻어진다.

가령, 제 1 빌드 업층 (11) 또는, 제 2 빌드 업층 (12) 의 내부에 인덕터가 형성되면, 인덕터의 점적률이, 빌드 업층 내의 도체층의 층수나, 제 1 층간 수지 절연층 (21), 제 2 층간 수지 절연층 (22) 의 두께 등에 의존한다. 이것에 대하여, 제 1 실시형태에서는, 인덕터 부품 (60) 이, 프린트 배선판 (10) 의 목적이나 용도에 따라 미리 제조된다. 이 때문에, 프린트 배선판 (10) 의 빌드 업층의 층 구조에 관계 없이, 인덕터 부품 (60) 의 점적률을 충분히 확보할 수 있다. 따라서, 프린트 배선판 (10) 의 용도에 따라, 적절한 성능을 갖는 인덕터를 형성하는 것이 가능해진다.

이상으로부터, 제 1 실시형태에 관련된 프린트 배선판 (10) 은, 프린트 배선판 (10) 에 구동 전압이 낮고 소비 전력이 작은 저전압형 마이크로 프로세서가 실장되었다고 해도, 인덕터 부품 (60) 및 칩 커패시터 (80) 를 포함하여 구성되는 회로를 개재하여, 마이크로 프로세서에 안정적으로 전원의 공급을 실시하는 것이 가능해진다.

예를 들어, 제 1 실시형태에서는, 절연성 기재 (20) 의 상면에, 제 1 도체층 (31), 상측의 도체층 (33), 및, 제 1 층간 수지 절연층 (21) 으로 이루어지는 빌드 업층이 형성되고, 절연성 기재 (20) 의 하면에, 제 2 도체층 (32), 하측의 도체층 (34), 및 제 2 층간 수지 절연층 (22) 으로 이루어지는 제 2 빌드 업층이 형성되어 있다. 이것에 한정되지 않고, 절연성 기재 (20) 의 표면에는, 3 이상의 도체층, 및 2 이상의 층간 수지 절연층으로 이루어지는 빌드 업층이 형성되어 있어도 된다.

기재의 재료는 특별히 한정되지 않는다. 즉, 절연성 수지 이외, 기재로서 Cu, Al 등의 금속이나, Si 등의 반도체 재료가 사용되어도 된다. 또한, 기재는 금속과 수지가 교대로 적층되어 이루어지는 다층 구조여도 된다.

제 1 실시형태에서는, 인덕터 부품 (60) 을 구성하는 도체 패턴 (71a∼71d, 72a∼72d) 의 두께가, 도체층 (31∼34) (절연성 기재 상의 도체층이나 빌드 업층의 도체층) 의 두께보다 크다. 이것에 한정되지 않고, 제 1 빌드 업층 (11), 제 2 빌드 업층 (12) 은, 도체 패턴 (71a∼71d, 72a∼72d) 의 두께보다 두꺼운 도체층을 포함하고 있어도 된다.

제 1 실시형태에서는, 인덕터 부품 (60) 이, 병렬로 접속되어 있는 인덕터 (71, 72) 로 형성되어 있다. 이것에 한정되지 않고, 인덕터 부품 (60) 은, 1 개의 인덕터로 구성되어 있어도 된다. 도 3 에 도시되어 있는 인덕터 부품은 2 세트의 인덕터가 병렬로 연결되어 있기 때문에, 인덕터의 저항이 낮아진다. 그 때문에 저항이 낮은 인덕터 부품이 얻어진다. 또한, 인덕터 (71, 72) 의 턴 수는 2 턴에 한정되는 것이 아니라, 3 턴 이상이어도 된다.

제 1 실시형태에서는, 절연성 기재 (20) 의 내부에 칩 커패시터 (80) 가 수용되어 있다. 이 칩 커패시터 (80) 대신에, 도 31 에 나타내는 바와 같이, 제 1 빌드 업층 (11) 에 박막 커패시터 (90) 가 형성되어도 된다. 이와 같이, Z 축 방향에서, 반도체 소자 (도시하지 않음) 와 인덕터 부품 (60) 사이에 박막 커패시터 (90) 를 형성함으로써, 안정적으로 전원의 공급을 실시하는 것이 가능해진다.

절연성 기재 (20), 제 1 층간 수지 절연층 (21), 제 2 층간 수지 절연층 (22), 솔더 레지스트층 (23, 24) 의 재료는, 프린트 배선판 (10) 의 사용 목적 등에 따라 임의로 선택된다. 예를 들어, 제 1 층간 수지 절연층 (21), 제 2 층간 수지 절연층 (22) 은, 프리프레그 외에, 액상 또는 필름상의 열경화성 수지나, 그들의 혼합물, 나아가서는 RCF (Resin Coated copper Foil) 로 구성되어 있어도 된다.

무전해 도금의 재료로서, 니켈이나, 티탄, 크롬 등이 사용되어도 된다. 무전해 도금 이외에, PVD 막이나 CVD 막을 사용할 수도 있다. PVD 막이나 CVD 막의 경우, 촉매는 불필요하다.

동일하게, 전해 도금막의 재료로서, 니켈이나, 티탄, 크롬 등이 사용되어도 된다.

또한, 도금은, 금속이나 수지 등의 표면에 층상으로 도체 (예를 들어 금속) 를 석출시키는 것과, 석출에 의해 형성되는 도체 (예를 들어 금속층) 를 포함한다. 또한, 도금은, 전해 도금이나 무전해 도금 등의 습식 도금 외에, PVD (Physical Vapor Deposition) 나 CVD (Chemical Vapor Deposition) 등의 건식 도금도 포함한다.

또한, 도체층 (31∼34) 의 형성 방법, 패터닝 방법은 한정되지 않고, 세미 애디티브법, 서브트랙티브법 등을, 프린트 배선판 (10) 의 용도에 따라 적절히 선택한다.

[제 2 실시형태]

본 발명의 제 2 실시형태에 관련된 프린트 배선판 (410) 의 단면이 도 32 에 도시된다. 그 프린트 배선판 (410) 에서는, 인덕터 부품 (510) 이 제 1 면 (F) 과 그 제 1 면과 반대측의 제 2 면 (S) 을 갖는 코어 기판 (430) 에 내장되어 있다. 코어 기판은 인덕터 부품을 내장하기 위한 개구 (420) 를 가짐과 함께 제 1 면과 그 제 1 면과 반대측의 제 2 면을 갖는 절연성 기재 (430A) 와 그 절연성 기재의 제 1 면 상의 제 1 도체층 (434A) 과 그 절연성 기재의 제 2 면 상의 제 2 도체층 (434B) 과 그 제 1 도체층 (434A) 과 그 제 2 도체층 (434B) 을 접속하고 있는 스루홀 도체 (436) 를 갖는다.

스루홀 도체 (436) 는, 절연성 기재에 형성되어 있는 관통 구멍 (431) 내를 도금막으로 충전함으로써 형성된다. 관통 구멍 (431) 은, 절연성 기재의 제 1 면측에 형성되어 있는 제 1 개구부 (431a) 와, 제 2 면측에 형성되어 있는 제 2 개구부 (431b) 로 형성되어 있다. 제 1 개구부 (431a) 는 제 1 면으로부터 제 2 면을 향하여 테이퍼되어 있음과 함께, 제 2 개구부 (431b) 는 제 2 면으로부터 제 1 면을 향하여 테이퍼되어 있고, 그 제 1 개구부 (431a) 와 그 제 2 개구부 (431b) 는 절연성 기재의 내부에서 연결되어 있다.

코어 기판의 제 1 면과 절연성 기재의 제 1 면은 동일한 면이고, 코어 기판의 제 2 면과 절연성 기재의 제 2 면은 동일한 면이다. 코어 기판 (430) 의 제 1 면 (F) 과 인덕터 부품 상에 제 1 빌드 업층이 형성되어 있다. 제 1 빌드 업층은 코어 기판 (430) 의 제 1 면 (F) 과 인덕터 부품 상에 형성되어 있는 절연층 (제 1 층간 수지 절연층) (450A) 과 그 절연층 (450A) 상의 도체층 (상측의 도체층) (458A) 과 절연층 (450A) 을 관통하여 제 1 도체층이나 스루홀 도체와 도체층 (458A) 을 접속하고 있는 비아 도체 (460A) 를 갖는다. 또한, 절연층 (450A) 에 인덕터 부품의 전극 (558GD) 과 도체층 (458A) 을 접속하는 접속 비아 도체 (460Aa) 가 형성되어 있다. 제 1 빌드 업층은 추가로 절연층 (450A) 과 도체층 (458A) 상의 절연층 (최상의 층간 수지 절연층) (450C) 과 절연층 (450C) 상의 도체층 (최상의 도체층) (458C) 과 절연층 (450C) 을 관통하여 도체층 (458A) 이나 비아 도체 (460A, 460Aa) 와 도체층 (458C) 을 접속하는 비아 도체 (460C) 를 갖는다.

코어 기판 (430) 의 제 2 면 (S) 과 인덕터 부품 아래에 제 2 빌드 업층이 형성되어 있다. 제 2 빌드 업층은 코어 기판 (430) 의 제 2 면 (S) 과 인덕터 부품 아래에 형성되어 있는 절연층 (제 2 층간 수지 절연층) (450B) 과 그 절연층 (450B) 아래의 도체층 (하측의 도체층) (458B) 과 절연층 (450B) 을 관통하여 제 2 도체층이나 스루홀 도체와 도체층 (458B) 을 접속하고 있는 비아 도체 (460B) 를 갖는다. 제 2 빌드 업층은 추가로 절연층 (450B) 과 도체층 (458B) 아래의 절연층 (최하의 층간 수지 절연층) (450D) 과 절연층 (450D) 아래의 도체층 (최하의 도체층) (458D) 과 절연층 (450D) 을 관통하여 도체층 (458B) 과 도체층 (458D) 을 접속하는 비아 도체 (460D) 를 갖는다.

제 1 과 제 2 빌드 업층에 개구 (471) 를 갖는 솔더 레지스트층 (470) 이 형성되어 있다. 솔더 레지스트층의 개구에 의해 노출되어 있는 도체층 (458C, 458D) 이나 비아 도체 (460C, 460D) 의 상면은 패드로서 기능한다. 패드 상에 Ni/Pd/Au 등의 금속막 (471, 472, 474) 이 형성되고, 그 금속막 상에 땜납 범프 (476U, 476D) 가 형성되어 있다. 제 1 빌드 업층 상에 형성되어 있는 땜납 범프 (476U) 를 개재하여 IC 칩이 프린트 배선판에 탑재된다. 제 2 빌드 업층 상에 형성되어 있는 땜납 범프 (476D) 를 개재하여 프린트 배선판은 마더 보드에 탑재된다.

제 2 실시형태의 프린트 배선판 (410) 에서는, 코어 기판 (430) 에 형성되어 있는 개구 (420) 에 인덕터 부품 (510) 이 수용되어 있다. 개구 (420) 는 절연성 기재의 제 1 면으로부터 제 2 면에 도달하는 관통 구멍 (개구) (420) 이다. 그 관통 구멍 (420) 에는 충전 수지 (450) 가 충전되어 있다. 개구 (420) 의 측벽 (개구 (420) 에 의해 노출되는 절연성 기재의 측벽) 과 인덕터 부품의 간극은 충전 수지 (450) 로 충전되어 있다.

제 2 실시형태에서는, 코어 기판에 인덕터 부품이 내장되기 때문에, 빌드 업층의 절연층의 층수를 늘리지 않고, 인덕터 부품을 프린트 배선판에 내장할 수 있다. 복수의 코일층과 수지 절연층이 교대로 적층되어 있는 인덕터 부품이 프린트 배선판에 내장되어도, 제 2 실시형태에서는, 코어 기판 상의 절연층 (제 1 이나 제 2 빌드 업층의 층간 수지 절연층) 의 층수가 증가하지 않는다. 코어 기판의 두께는 코어 기판 상의 절연층의 두께보다 일반적으로 두껍기 때문에, 제 2 실시형태에서는, 코어 기판 상의 절연층의 층수를 늘리지 않고, 코일층의 층수가 많은 인덕터 부품을 프린트 배선판에 내장할 수 있다. 얇은 프린트 배선판에 인덕턴스가 높은 인덕터 부품이 내장된다. 제 2 실시형태에서는, 프린트 배선판에 코일을 내장하기 위해 빌드 업층의 절연층 (층간 수지 절연층) 을 늘릴 필요가 없다. 빌드 업층에 패턴으로 코일이 형성되면 절연층이나 도체층의 수가 증가하고 프린트 배선판이 두꺼워진다. 제 1 빌드 업층, 또는 제 2 빌드 업층에 코일이 형성되면, 제 1 또는 제 2 빌드 업층의 층수가 많아지기 쉽다. 프린트 배선판의 단면 방향에서 대칭성이 나빠지므로 프린트 배선판의 휨이 발생하기 쉽다. 그러나, 제 2 실시형태는, 제 1 과 제 2 빌드 업층의 절연층과 도체층의 수를 동일하게 할 수 있기 때문에, 프린트 배선판의 휨이 작다.

도 32 중의 인덕터 부품 (510) 의 확대도가 도 33 에 도시된다. 인덕터 부품은 최하의 수지 절연층 (550A) 과 제 1 코일층 (558A) 과 그 코일층 (558A) 상의 수지 절연층 (550C, 550E, 550G) 과 코일층 (558C, 558E) 과 수지 절연층 (최상의 수지 절연층) (550G) 상의 전극 (558GD) 을 갖는다. 도 33 에서는, 전극은 노출되어 있고, 전극 상에 수지 절연층이나 코팅층은 형성되어 있지 않다. 전극 (558GD) 이 코어 기판의 제 1 면을 향하도록 인덕터 부품은 코어 기판에 내장되어 있다.

제 1 수지 절연층 (최하의 수지 절연층) (550A) 상에 제 1 코일층 (558A) 이 형성되어 있다. 제 1 코일층 (558A) 과 제 1 수지 절연층 상에 제 2 수지 절연층 (550C) 이 형성되고, 그 제 2 수지 절연층 상에 제 2 코일층 (558C) 이 형성되어 있다. 제 1 코일층 (558A) 과 제 2 코일층이 제 2 수지 절연층에 형성되어 있는 비아 도체 (560C) 로 접속되어 있다. 제 2 코일층 (558C) 과 제 2 수지 절연층 상에 제 3 수지 절연층 (550E) 이 형성되어 있다. 그 제 3 수지 절연층 상에 제 3 코일층 (558E) 이 형성되어 있다. 제 2 코일층 (558C) 과 제 3 코일층 (558E) 이 제 3 수지 절연층에 형성되어 있는 비아 도체 (560E) 로 접속되어 있다. 제 3 코일층 (558E) 과 제 3 수지 절연층 상에 제 4 수지 절연층 (최상의 수지 절연층) (550G) 이 형성되어 있다. 제 4 수지 절연층 상에 제 4 코일층 (최상의 코일층) (558G) 이 형성되어 있다. 제 3 코일층 (558E) 과 제 4 코일층 (558G) 이 제 4 수지 절연층에 형성되어 있는 비아 도체 (560G) 로 접속되어 있다. 제 4 코일층의 일부는 전극 (558GD) 으로서 기능한다. 그 전극 (558GD) 상에 접속 비아 도체 (460Aa) 가 형성된다. 제 2 실시형태에서는, 제 4 코일층이 최상의 코일층에 상당하고, 제 4 수지 절연층이 최상의 수지 절연층에 상당한다. 최상의 코일층 이외의 내층의 코일층 (제 1 코일층 (558A), 제 2 코일층 (558C), 제 3 코일층 (558E)) 의 표면이 조화 (粗化) 되어 있다. 수지 절연층과 코일층에서 박리가 발생하기 어렵다. 제 4 코일층 (최상의 코일층) 의 표면은, 조면 (粗面) 이어도 되고 조면이 아니어도 된다. 제 2 실시형태의 인덕터 부품은, 교대로 적층되어 있는 수지 절연층과 코일층을 갖고, 상이한 층의 코일층은 수지 절연층 내의 비아 도체로 접속되어 있다. 제 2 실시형태의 인덕터 부품은, 이러한 적층 코일 (CA, CB, CC) 을 복수 갖고, 각 적층 코일은 병렬 또는 직렬로 연결된다. 도 33 의 인덕터 부품은, 3 개의 적층 코일로 형성되어 있다 (CA : 도면 중 좌측, CB : 도면 중 정중앙, CC : 도면 중 우측). 각 적층 코일이 용이하게 접속된다. 코일층 사이에 개재되는 수지 절연층 (550C, 550E, 550G) 은 철-니켈 합금, 철 합금, 아몰퍼스 합금 등의 자성체 입자를 포함할 수 있다. 인덕턴스가 높아진다. 최하의 수지 절연층도 자성체 입자를 포함할 수 있다. 인덕터 부품 내의 자속이 외부에 누설되기 어려워진다. 인덕터 부품 바로 아래의 제 2 빌드 업층에 그라운드나 파워 등의 도체 회로가 형성되어도 인덕턴스의 값의 감소나 손실의 증대가 방지된다. 이러한 관점에서, 최상의 코일층과 최상의 수지 절연층 상에 자성체 입자를 포함하는 코팅층이 형성되는 것이 바람직하다. 인덕터 부품 바로 위의 제 1 빌드 업층에 그라운드나 파워 등의 도체 회로가 형성되어도 인덕턴스의 값의 감소나 손실의 증대가 방지된다. 코팅층은 전극을 노출하는 개구를 가질 수 있다. 자성체 입자의 양은 30∼60 vol% 이다. 수지 절연층에 자성체 입자를 혼합함으로써, 제 1 빌드 업층이나 제 2 빌드 업층의 절연층의 층수나 도체층의 층수가 적어진다. 그 때문에, 코어 기판에 인덕터 부품을 내장하고 있는 프린트 배선판의 두께를 얇게 할 수 있다.

인덕터 부품의 최하의 수지 절연층 아래와 최상의 코일층과 최상의 수지 절연층 위에 자성체막이 형성되는 것이 바람직하다. 또한, 인덕터 부품의 측벽에 자성체막이 형성되어도 된다. 인덕터 부품 내의 자속이 외부에 누설되기 어려워진다. 인덕턴스의 값의 감소나 Q 값의 저하 방지를 위해, 인덕터 부품 바로 위나 바로 아래에 도체 회로의 비형성 영역을 형성할 필요가 없다. 제 1 빌드 업층과 제 2 빌드 업층에서 도체 회로의 체적의 밸런스가 무너지기 어렵다. 휨이 적은 프린트 배선판이 제공된다. 최하의 수지 절연층은 자성체막이어도 된다. 자성체막이 최상의 코일층과 최하의 코일층 상에 형성되어 있는 경우, 자성체막은 코팅층이나 자성체 입자를 포함하는 수지 절연층을 개재하여 형성되는 것이 바람직하다.

이 경우, 자성체막과 코팅층은 전극을 노출하는 개구를 갖는 것이 바람직하다. 자성체막은 스퍼터 등으로 형성된다. 타깃으로서 산화철 (Ⅲ) 등이 사용된다.

각 코일층 (558A, 558C, 558E, 558G) 은 배선 패턴으로 형성되어 있다. 그 패턴의 형상의 일예가 도 55 에 도시된다. 각 코일층은 1 개의 평면 상에 형성되어 있다. 제 1 내지 제 4 코일층 (558A, 558C, 558E, 558G) 은 링상의 도체 회로로 형성되어 있다. 각 층의 코일층은 대략 1 둘레의 도체 회로로 형성되어 있다. 이것에 의해, 4 턴의 코일이 형성된다. 각 코일층의 전류의 방향은 동일하다. 도면 중의 화살표는 전류의 방향을 나타내고 있다. 이 예에서는, 방향은 좌회전이다. 또한, 각 코일층은 단면 방향에서 겹치는 것이 바람직하다.

이하에 제 1 적층 코일 (CA) 이 설명된다. 최상의 코일층 (제 4 코일층) (558G) 의 일단에 제 1 빌드 업층의 접속 비아 도체 (460Aa) 와 접속하기 위한 전극 (558GD) 이 형성되어 있다. 전극의 형상은 대략 원의 형상이다. 제 4 코일층은 전극과 반대측의 단 (端) 에 최상의 수지 절연층에 형성되어 있는 비아 도체 (560G) 와 접속되어 있는 접속부 (V4) 를 갖는다. 그 비아 도체 (560G) 를 개재하여 제 4 코일층과 제 3 코일층 (558E) 은 연결되어 있다. 제 3 코일층에는 비아 도체 (560G) 와 접속하기 위한 비아 패드 (P3) 를 갖고 있다. 비아 패드 (P3) 는 제 3 코일층의 일단에 형성되어 있다. 제 3 코일층은 비아 패드 (P3) 와 반대측의 단에 제 3 수지 절연층에 형성되어 있는 비아 도체 (560E) 와 접속되어 있는 접속부 (V3) 를 갖는다. 그 비아 도체 (560E) 를 개재하여 제 3 코일층과 제 2 코일층 (558C) 은 연결되어 있다. 제 2 코일층은 비아 도체 (560E) 와 접속하기 위한 비아 패드 (P2) 를 갖고 있다. 비아 패드 (P2) 는 제 2 코일층의 일단에 형성되어 있다. 제 2 코일층은 비아 패드 (P2) 와 반대측의 단에 제 2 수지 절연층에 형성되어 있는 비아 도체 (560C) 와 접속되어 있는 접속부 (V2) 를 갖는다. 그 비아 도체 (560C) 를 개재하여 제 2 코일층과 제 1 코일층 (558A) 은 연결되어 있다. 제 1 코일층은 비아 도체 (560C) 와 접속하기 위한 비아 패드 (P1) 를 갖고 있다. 비아 패드 (P1) 는 제 1 코일층의 일단에 형성되어 있다. 제 1 코일층의 비아 패드 (P1) 와 반대측의 단은 접속 배선 (L1O) 에 연결되어 있다. 그리고, 접속 배선 (L1O) 은 제 2 적층 코일에 연결되어 있다. 제 2 적층 코일은 제 1 적층 코일과 동일하고, 제 1 적층 코일과 제 2 적층 코일에 흐르는 전류의 방향은 동일하다. 제 2 적층 코일의 최상의 코일층은 제 3 적층 코일과 연결되는 접속 배선에 연결되어 있다.

도 57 은 다른 예의 적층 코일을 나타내고 있다. 이 도면에서는 최상과 최하의 코일층만 나타내고 있다. 이 예에서는 각 층의 코일층이 나선상으로 도체 회로 (배선 패턴) 로 형성되어 있다. 최상의 코일층 (658A) 은 도 55 에 도시되어 있는 적층 코일과 동일하게 전극 (658Aa) 과 접속부 (658Ab) 를 갖는다. 도 57 의 코일에서는, 최하의 코일층 (658B) 의 비아 패드 (658P) 는 최하의 코일층의 중심에 형성되어 있고, 최하의 코일층은 접속 배선 (L658) 과 외주에서 연결되어 있다. 코일층의 층수가 짝수일 때, 전극은 최상의 코일층의 외주에 형성되어 있다 (도 57(A)). 코일층의 층수가 홀수일 때, 전극 (658Aa) 은 최상의 코일층 (658A) 의 중심에 형성되고, 최하의 코일층의 비아 패드 (658P) 는 최하의 코일층의 중심에 형성되어 있다 (도 57(B)).

적층 코일의 다른 예가 도 34 에 도시되어 있다.

도 32 중에 나타내는 비아 도체 (460Aa) (제 1 빌드 업층의 접속 비아 도체) 가, 제 4 코일층 (최상의 코일층) (558G1) 의 전극 (입력 전극) (558GDI) 에 접속되고, 전류는 반시계 방향으로 대략 반둘레 흘러, 제 4 코일층 (558G1) 의 입력 접속부 (V4I) 에 도달한다 (도 34(D)). 제 4 코일층 (558G1) 은, 비아 도체 (560G) 를 개재하여 제 3 코일층 (558E1) 의 입력 비아 패드 (P3I) 에 접속된다. 전류는 반시계 방향으로 대략 반둘레 흘러, 제 3 코일층 (558E1) 의 입력 접속부 (V3I) 에 도달한다 (도 34(C)). 제 3 코일층 (558E1) 은, 비아 도체 (560E) 를 개재하여 제 2 코일층 (558C1) 의 입력 비아 패드 (P2I) 에 접속된다 (도 34(B)). 전류는 반시계 방향으로 대략 반둘레 흘러, 제 2 코일층 (558C1) 의 입력 접속부 (V2I) 에 도달한다 (도 34(B)). 제 2 코일층 (558C2) 은, 비아 도체 (560C) 를 개재하여 제 1 코일층 (558A) 의 입력 비아 패드 (P1I) 에 접속된다 (도 34(A)). 전류는 반시계 방향으로 제 1 코일층 (558A) 을 대략 일주하고, 그 제 1 코일층 (558A) 의 출력 비아 패드 (P1O) 로부터, 비아 도체 (560C) 를 개재하여 제 2 코일층 (558C2) 의 출력 접속부 (V2O) 에 접속된다. 전류는 반시계 방향으로 반둘레 흘러, 제 2 코일층 (558C2) 의 출력 비아 패드 (P2O) 에 도달한다 (도 34(B)). 제 2 코일층은 비아 도체 (560E) 를 개재하여 제 3 코일층 (558E2) 의 출력 접속부 (V3O) 에 접속된다 (도 34(C)). 전류는 반시계 방향으로 대략 반둘레 흘러, 제 3 코일층 (558E2) 의 출력 비아 패드 (P3O) 에 도달한다 (도 34(C)). 제 3 코일층은, 비아 도체 (560G) 를 개재하여 제 4 코일층 (558G2) 의 출력 접속부 (V4O) 에 접속된다 (도 34(D)). 전류는 반시계 방향으로 대략 반둘레 흘러 접속 배선 (L1O) 에 도달한다 (도 34(D)). 도 34 에 도시되어 있는 적층 코일은 접속 배선을 개재하여 다른 적층 코일에 직렬 또는 병렬로 접속된다. 제 4 코일층 (558G) 은 출력 접속부 (V4O) 와 반대측의 단에 전극 (출력 전극) (558GDO) 을 가져도 된다 (도 59). 이 경우, 도 34 에 도시되는 적층 코일은 다른 적층 코일에 연결되지 않고, 출력 전극 상의 접속 비아 도체 (460Aa) 를 개재하여 제 1 빌드 업층의 도체층에 연결된다. 최하의 코일층 이외의 코일층 (제 4 코일층, 제 3 코일층, 제 2 코일층) 은 배선 패턴으로 형성되어 있는 입력 회로 (558G1, 558E1, 558C1) 와 출력 회로 (558G2, 558E2, 558C2) 로 형성되어 있다. 각 입력 회로와 각 출력 회로는 대략 반둘레의 배선 패턴으로 형성되어 있다 (도 34).

제 1 코일층 (최하의 코일층) 은 대략 1 둘레의 코일 형상의 배선 패턴으로 형성되어 있다.

최하의 코일층 이외의 코일층은 2 개의 배선 패턴으로 형성되어 있다. 제 2 실시형태에서는, 적층 코일은 인접하는 동일 형상의 적층 코일과 접속 배선 (L1O) 을 개재하여 접속된다. 제 2 실시형태의 인덕터 부품 (510) 은, 3 개의 적층 코일로 형성되어 있다.

인덕터 부품이 복수의 적층 인덕터를 갖는 경우, 인덕터 부품은 공통의 출력 전극 (KD) 을 가질 수 있다 (도 58(A)). 각 적층 인덕터가 각각 입력 전극 (558GDI) 을 갖고, 각 적층 인덕터의 각 출력 전극 (558GDO) 이 공통의 출력 전극 (KD) 에 연결된다 (도 58(B)). 그 경우, 각 적층 인덕터는 병렬로 접속된다. 각 적층 코일의 각 출력 전극에 접속 비아 도체가 형성되어도 된다 (도 58(C)). 그 경우, 각 적층 코일은 빌드 업층 내의 접속 회로에서 접속 단자에 연결된다. 복수의 적층 코일이 빌드 업층 내에서 연결된다.

복수의 적층 코일이 병렬로 연결되면, 복수의 적층 코일이 낮은 저항으로 연결된다. 그 때문에, 복수의 적층 코일로 인덕터 부품이 형성되어도, 저저항의 인덕터 부품이 얻어진다. 도 58 은 최상의 수지 절연층 (550G) 상에 형성되어 있는 얼라인먼트 마크 (ALM) 를 나타내고 있다. 인덕터 부품이 얼라인먼트 마크 (ALM) 를 가지면, 코어 기판의 얼라인먼트 마크에 관련시켜 인덕터 부품이 코어 기판의 개구에 수용된다. 접속 비아 도체와 전극 사이의 접속 신뢰성이 높아진다.

도 33 이나 도 34 등에 도시되어 있는 인덕터 부품은 전극을 갖고 있다. 그 때문에, 이러한 인덕터 부품이 프린트 배선판의 코어 기판에 내장되면, 접속 비아 도체용 개구를 전극 상에 형성할 수 있다. 인덕터 부품의 전극과 접속 비아 도체 사이의 접속 신뢰성이 높다.

전극과 최상의 수지 절연층 상에 형성되는 자성체 입자를 포함하는 코팅층이나 자성체막은 전극을 노출하는 개구를 가질 수 있다. 인덕터 부품을 코어 기판에 내장 후, 전극에 도달하는 접속 비아 도체용 개구가 코팅층이나 자성체막을 관통하지 않아도 된다. 접속 비아 도체용 개구가 형성될 때, 인덕터 부품이나 그 전극이 데미지를 받기 어렵다. 인덕터 부품이 프린트 배선판에 내장되어도, 인덕터 부품의 초기 성능이 발휘된다.

인덕터 부품은 무기 입자를 포함하는 수지막으로 덮여도 된다. 수지막은 자성을 갖고 있지 않다. 수지막이나 코팅막은 입자 이외에 에폭시 등의 수지를 포함한다. 인덕터 부품과 충전 수지의 접합 강도가 높아진다. 인덕터 부품과 충전 수지 사이에서의 박리에 의한 프린트 배선판 내의 도체층의 단선 등의 문제가 방지된다. 코팅막은 자성체 입자 이외에 자성을 갖지 않는 무기 입자를 포함해도 된다. 자성을 갖지 않는 무기 입자로서 실리카 입자나 알루미나 입자를 들 수 있다. 코팅막의 열팽창 계수를 작게 할 수 있다.

인덕터 부품이 교대로 적층되어 있는 수지 절연층과 코일층으로 형성되고, 프린트 배선판의 접속 비아 도체와 접속하기 위한 전극을 갖는다. 그 때문에, 수지 절연층의 층수나 코일층의 층수를 조정함으로써 인덕터 부품의 두께가 조정된다. 따라서, 코어 기판의 두께를 고려하여 인덕터 부품이 제조된다. 그리고, 인덕턴스의 값은 코일층의 층수나 적층 인덕터의 수로 조정된다. 따라서, 본 발명의 실시형태의 인덕터 부품은 코어 기판에 내장되기 위한 부품에 적합하다. 또한, 접속 비아 도체로 프린트 배선판과 인덕터 부품이 접속되기 때문에, 본 발명의 실시형태의 인덕터 부품은 프린트 배선판에 내장되기 위한 부품에 적합하다. 인덕터 부품은 자성을 갖고 있지 않은 수지막으로 덮여도 된다. 인덕터 부품의 열화가 억제된다.

실시형태에서는, 빌드 업층과 인덕터 부품이 프린트 배선판의 기술분야에서 사용되고 있는 기술로 제조되고 있다. 빌드 업층과 인덕터 부품이 각각 제조되고 있기 때문에, 코일층의 배선 패턴의 두께를 빌드 업층의 도체층의 두께보다 두껍게 할 수 있다. 그 때문에 저항값이 낮은 인덕터 부품이 프린트 배선판에 내장되고, 미세한 도체 회로를 갖는 프린트 배선판이 제조된다. (코일층의 배선 패턴의 두께)/(빌드 업층의 도체층의 두께) 는 1.2∼3 배인 것이 바람직하다. 저항값이 낮고 인덕턴스의 값이 큰 인덕터 부품이 얻어진다. 얇고 미세한 회로를 갖는 프린트 배선판이 얻어진다.

최상의 코일층의 표면이 조면인 경우, 충전 수지나 코팅층이나 수지막과 인덕터 부품 사이의 박리가 방지된다. 최상의 코일층의 표면이 조면이 아닌 경우, 전극과 접속 비아 도체 사이에 수지가 존재하기 어렵다. 전극과 접속 비아 도체 사이의 박리가 방지된다. 접속 비아 도체용 개구에 의해 노출되는 인덕터 부품의 전극의 상면은 평탄하고, 그 이외의 최상의 코일층의 표면은 요철인 것이 바람직하다. 충전 수지나 코팅층이나 수지막과 인덕터 부품 사이의 박리와 전극과 접속 비아 도체 사이의 박리가 방지된다.

도 35∼도 40 은 제 2 실시형태의 인덕터 부품의 제조 공정을 나타낸다.

(자성체 입자를 포함하는 수지 절연층용 필름의 제조)

(A) 수지 함유 용액의 제조

MEK 6.8 g 과 자일렌 27.2 g 의 혼합 용매에, 에폭시 수지 (재팬·에폭시·레진사 제조, 상품명 : 에피코트 1007) 85 g 과 산화철 (Ⅲ) 등의 자성체 입자가 첨가된다. 자성체 입자의 예로서, 코발트산화철, 바륨페라이트 등을 들 수 있다.

(B) 수지 절연층용 필름의 제조

상기 (A) 의 수지 함유 용액에 경화제로서의 디시안디아미드 (비·티·아이·재팬사 제조, 상품명 : CG-1200) 와 경화 촉매 (시코쿠 화성사 제조, 상품명 : 큐아졸 2E4HZ) 가 첨가된다. 그 후, 이들 혼합물은 3 본 롤러로 혼련되고, 수지 절연층용 용액이 형성된다. 경화제와 경화 촉매의 첨가량은 에폭시 100 g 에 대하여 각각 3.3 g 이다.

이 수지 절연층용 용액이 롤 코터 (사마트로닉스 무역사 제조) 로 폴리에틸렌테레프탈레이트의 시트 상에 도포된다. 그리고, 그 용액은, 160 ℃, 5 분간의 조건에서 가열 건조되고, 용매가 제거된다. 자성체 입자를 포함하는 수지 절연층용 필름이 얻어진다. 두께가 약 20 ㎛∼50 ㎛ 이다.

그 수지 절연층용 필름 중의 자성체 입자의 양은 30 vol% 내지 60 vol% 이다. 또, 수지 절연층용 필름은 자성체 입자를 포함하지 않고, 실리카나 알루미나 등의 무기 입자를 포함해도 된다.

시판되는 양면 동장 적층판 (530) 과 동박 (534A, 534B) 이 준비되고, 양면 동장 적층판의 양면에 동박이 적층된다 (도 35(A)). 초음파로 동박의 외주부와 지지판으로서의 양면 동장 적층판 (530) 의 외주부가 접합된다 (도 35(B)). 도 35(B) 에서는 접합부는 536A, 536B 로 도시되어 있다. 동박 (534A, 534B) 상에 상기 (B) 의 필름이 적층되고, 그 후, 그 필름을 경화시킴으로써 최하의 수지 절연층 (550A, 550B) 이 형성된다 (도 35(C)). 제 2 실시형태의 수지 절연층은 에폭시 등의 수지와 자성체 입자로 형성되어 있다.

수지 절연층 (550A, 550B) 상에 무전해 도금막 (552A, 552B) 이 형성된다 (도 36(A)). 무전해 도금막 상에 소정 패턴의 도금 레지스트가 형성되고, 전해 도금에 의해, 도금 레지스트로부터 노출되는 무전해 도금막 (552A, 552B) 상에 전해 도금막 (556A, 556B) 이 형성된다. 그 후, 도금 레지스트가 제거되고 전해 도금막 (556A, 556B) 사이의 무전해 도금막이 제거된다. 무전해 도금막 (552A, 552B) 과 무전해 도금막 상의 전해 도금막 (556A, 556B) 으로 형성되는 제 1 코일층 (558A, 558B) 이 형성된다 (도 36(B)). 제 1 코일층과 최하의 수지 절연층 상에 상기 (B) 의 필름이 적층되고, 그 후, 그 필름을 경화시킴으로써 제 2 수지 절연층 (550C, 550D) 이 형성된다 (도 36(C)).

레이저로 제 2 수지 절연층 (550C, 550D) 에 제 1 코일층의 비아 패드 (P1I, P1O) 에 도달하는 비아 도체용 개구 (551C, 551D) 가 형성된다 (도 37(A)). 제 2 수지 절연층 (550C, 550D) 상, 및, 비아 도체용 개구 (551C, 551D) 내에 무전해 도금막 (552C, 552D) 이 형성된다 (도 37(B)).

무전해 도금막 (552C, 552D) 상에 소정 패턴의 도금 레지스트 (554C, 554D) 가 형성된다 (도 38(A)). 전해 도금에 의해, 도금 레지스트로부터 노출되는 무전해 도금막 상에 전해 도금막 (556C, 556D) 이 형성된다 (도 38(B)). 도금 레지스트가 제거되고 전해 도금막 (556C, 556D) 사이의 무전해 도금막이 제거된다. 무전해 도금막 (552C, 552D) 과 무전해 도금막 상의 전해 도금막 (556C, 556D) 으로 형성되는 제 2 코일층 (558C, 558D) 과 비아 도체 (560C, 560D) 와 접속부 (V2I, V2O) 가 형성된다 (도 38(C)). 비아 도체 (560C, 560D) 는 제 1 코일층의 비아 패드와 제 2 코일층의 접속부를 접속하고 있다. 제 2 코일층이 전극을 가지면, 2 층의 코일층을 갖는 적층 코일이 완성된다. 제 2 코일층의 표면이 조화된다 (도 39(A)).

제 2 수지 절연층의 형성 방법과 제 2 코일층의 형성 방법과 동일한 방법으로 제 2 수지 절연층과 제 2 코일층 상에 순차로 제 3 수지 절연층 (550E, 550F) 과 제 3 코일층 (558E, 558F) 과 제 4 수지 절연층 (550G, 550H) 과 제 4 코일층 (최상의 코일층) (558G, 558H) 이 형성된다. 최상의 수지 절연층 상에 코일층 이외에 입력 전극이나 접속 배선이나 출력 전극이 배선 패턴으로 형성되어 있다. 2 개의 적층체 (LA, LB) 가 동장 적층판 상에 형성된다. 적층 코일과 동장 적층판으로 이루어지는 적층체가 완성된다. 도 39(B) 에서는, 동장 적층판의 일방의 면 상에 3 개의 적층 코일 (제 1 적층 코일 (CA), 제 2 적층 코일 (CB), 제 3 적층 코일 (CC)) 이 도시되어 있다. 이 예에서는, 인덕터 부품은 제 1, 제 2, 제 3 적층 코일 (CA, CB, CC) 로 형성되어 있다. 제 1 적층 코일은 입력 전극 (558GDI) 을 갖고, 제 3 적층 코일은 출력 전극 (558GDO) 을 갖는다. 제 1 적층 코일과 제 2 적층 코일은 도시되어 있지 않은 접속 배선으로 연결되어 있다. 제 2 와 제 3 적층 코일은 도시되어 있지 않은 접속 배선으로 연결되어 있다. 제 1 과 제 2 와 제 3 적층 코일은 직렬로 연결되어 있다. 각 코일층과 각 적층 코일에서 흐르는 전류의 방향은 동일하다. 제 3 수지 절연층의 비아 도체 (560E, 560F) 는 제 2 코일층과 제 3 코일층을 접속하고 있고, 제 4 수지 절연층의 비아 도체 (560G, 560H) 는 제 3 코일층과 제 4 코일층을 접속하고 있다. 제 1, 제 2 와 제 3 코일층의 표면은 조화되어 있다. 제 4 코일층의 표면은 조화되어 있지 않다. 제 1 과 제 2 와 제 3 적층 코일 (복수의 적층 코일) 은 각각 입력 전극과 출력 전극을 갖고, 각 적층 코일은 병렬로 연결되어도 된다. 또한, 각 적층 코일은 공통 전극에 병렬로 연결되어도 된다.

도 39(B) 에 도시되어 있는 접합 지점 (536A, 536B) 의 내측의 X1, X1 선을 따라 적층체가 루터 등으로 절단되고, 적층체가 동박 (534A, 534B) 부착 적층 코일과 양면 동장 적층판 (530) 으로 분리된다 (도 40(A)). 제 4 코일층과 최상의 수지 절연층 상에 PET 필름 (535) 이 부착되고 (도 40(B)), 동박 (534A) 이 에칭으로 제거된다. 그 후, PET 필름이 박리되고, 인덕터 부품 (510) 이 완성된다 (도 40(C)).

제 2 실시형태의 프린트 배선판 (410) 의 제조 방법이 도 41∼도 45 에 도시된다.

(1) 절연성 기재 (430A) 와 그 양면에 동박 (432) 이 적층되어 있는 양면 동장 적층판 (430Z) 이 출발 재료이다. 절연성 기재의 두께는, 100∼400 ㎛ 이다. 두께가 100 ㎛ 보다 얇으면 기판 강도가 지나치게 낮다. 두께가 400 ㎛ 를 초과하면 프린트 배선판의 두께가 두꺼워진다. 절연성 기재는 제 1 면 (F) 과 그 제 1 면과 반대측의 제 2 면 (S) 을 갖는다. 동박 (432) 의 표면에 도시되지 않은 흑화 처리가 실시된다 (도 41(A)).

(2) 절연성 기재의 제 1 면 (F) 측으로부터 양면 동장 적층판 (430Z) 에 레이저가 조사된다. 절연성 기재의 제 1 면으로부터 제 2 면을 향하여 가늘게 되어 있는 제 1 개구부 (431a) 가 형성된다 (도 41(B)).

(3) 절연성 기재의 제 2 면 (S) 측으로부터 양면 동장 적층판 (430Z) 에 레이저가 조사된다. 절연성 기재의 제 2 면으로부터 제 1 면을 향하여 가늘게 되어 있는 제 2 개구부 (431b) 가 형성된다 (도 41(C)). 제 2 개구부 (431b) 는 절연성 기재 내에서 제 1 개구부 (431a) 와 연결되어 스루홀 도체용 관통 구멍이 형성된다.

(4) 무전해 도금 처리에 의해 무전해 도금막 (433) 이 관통 구멍의 내벽과 동박 상에 형성된다 (도 41(D)).

(5) 전해 도금 처리에 의해, 무전해 도금막 상에 전해 도금막 (437) 이 형성된다. 관통 구멍 내에 스루홀 도체 (436) 가 형성된다. 스루홀 도체 (436) 는 관통 구멍의 내벽에 형성되어 있는 무전해 도금막 (433) 과 관통 구멍을 충전하고 있는 전해 도금막 (437) 으로 형성된다 (도 41(E)).

(6) 코어 기판 (430) 표면의 전해 도금막 (437) 에 소정 패턴의 에칭 레지스트 (435) 가 형성된다 (도 41(F)).

(7) 에칭 레지스트로부터 노출되는 전해 도금막 (437), 무전해 도금막 (433), 동박 (432) 이 제거된다. 그 후, 에칭 레지스트가 제거되고 도체층 (434A, 434B) 및 스루홀 도체 (436) 가 형성된다 (도 42(A)).

(8) 절연성 기재 (430A) 의 중앙부에 인덕터 부품을 수용하기 위한 개구 (420) 가 레이저에 의해 형성되고, 코어 기판이 완성된다 (도 42(B)). 코어 기판의 두께 (CT) (도 42(B)) 는 120 ㎛∼450 ㎛ 이다.

(9) 코어 기판의 제 1 면에 테이프 (494) 가 부착된다. 개구 (420) 는 테이프로 가려진다 (도 42(C)). 테이프 (494) 의 예로서 PET 필름을 들 수 있다.

(10) 개구 (420) 에 의해 노출되는 테이프 (494) 상에 인덕터 부품이 놓인다 (도 42(D)). 이 때, 전극이 테이프를 향하고 있다. 코어 기판의 개구 (420) 에 수용되는 인덕터 부품의 두께는 코어 기판의 두께의 30 %∼100 % 이다.

(11) 코어 기판 (430) 의 제 2 면 (S) 상에 B-스테이지의 프리프레그가 적층된다. 가열 프레스에 의해 프리프레그로부터 수지가 개구 내로 스며들어, 개구 (420) 가 충전제 (수지 충전제) (450) 로 충전된다 (도 42(E)). 개구의 내벽과 인덕터 부품 사이의 간극이 충전제로 채워진다. 인덕터 부품이 코어 기판에 고정된다. 프리프레그 대신에 층간 절연층용 수지 필름이 적층되어도 된다. 프리프레그는 유리 크로스 등의 보강재를 갖지만 층간 수지 절연층용 수지 필름은 보강재를 갖고 있지 않다. 양자 모두 유리 입자 등의 무기 입자를 포함하는 것이 바람직하다. 충전제는 실리카 등의 무기 입자를 포함하고 있다.

(12) 테이프 박리 후 (도 43(A)), 코어 기판 (430) 의 제 1 면 (F) 상에 B-스테이지의 프리프레그가 적층된다. 코어 기판의 제 1 면과 제 2 면 상의 프리프레그가 경화된다. 코어 기판의 제 1 면과 제 2 면 상에 절연층 (층간 수지 절연층) (450A, 450B) 이 형성된다 (도 43(B)).

(13) 제 1 면측에서 CO₂ 가스 레이저로 절연층 (450A) 에 인덕터 부품의 전극에 도달하는 접속 비아 도체용 개구 (451A) 가 형성된다. 동시에, 도체층 (434A) 이나 스루홀 도체 (436) 에 도달하는 비아 도체용 개구 (451) 가 형성된다. 제 2 면측에서 절연층 (450B) 에 도체층 (434B) 이나 스루홀 도체 (436) 에 도달하는 비아 도체용 개구 (451) 가 형성된다 (도 43(C) 참조). 절연층 (450A, 450B) 에 조면이 형성된다 (도시하지 않음).

(14) 무전해 도금 처리에 의해, 비아 도체용 개구의 내벽과 절연층 상에 무전해 도금막 (452) 이 형성된다 (도 43(D)).

(15) 무전해 도금막 (452) 상에 도금 레지스트 (454) 가 형성된다 (도 44(A)).

(16) 다음으로, 전해 도금 처리에 의해, 도금 레지스트로부터 노출되는 무전해 도금막 상에 전해 도금막 (456) 이 형성된다 (도 44(B) 참조).

(17) 계속해서, 도금 레지스트 (454) 가 5% NaOH 로 제거된다. 그 후, 전해 구리 도금막으로부터 노출되는 무전해 도금막 (452) 이 에칭으로 제거되고, 무전해 도금막 (452) 과 전해 도금막 (456) 으로 이루어지는 도체층 (458A, 458B) 이 형성된다. 도체층 (458A, 458B) 은 복수의 도체 회로나 비아 도체의 랜드를 포함한다. 동시에, 비아 도체 (460A, 460B) 나 접속 비아 도체 (460Aa) 가 형성된다 (도 44(C)). 비아 도체 (460A, 460B) 는 코어 기판의 도체층이나 스루홀 도체와 절연층 상의 도체층 (458A, 458B) 을 접속하고 있다. 접속 비아 도체 (460Aa) 는 인덕터 부품의 전극 (입력 전극, 출력 전극) 과 절연층 상의 도체층 (458A) 을 접속하고 있다.

(18) 도 43(A)∼도 44(C) 의 처리가 반복되고, 절연층 (450A, 450B) 상에 최상과 최하의 절연층 (450C, 450D) 이 형성된다. 최상과 최하의 절연층 (450C, 450D) 상에 도체층 (458C, 458D) 이 형성된다. 최상과 최하의 절연층 (450C, 450D) 에 비아 도체 (460C, 460D) 가 형성되고, 도체층 (458A, 458B) 과 도체층 (458C, 458D) 은 그들의 비아 도체 (460C, 460D) 로 접속된다 (도 44(D)). 코어 기판의 제 1 면 상에 제 1 빌드 업층이 형성되고, 코어 기판의 제 2 면 아래에 제 2 빌드 업층이 형성된다. 각 빌드 업층은 절연층과 도체층과 상이한 도체층을 접속하기 위한 비아 도체를 갖는다. 제 2 실시형태에서는, 제 1 빌드 업층은 추가로 접속 비아 도체를 갖는다.

(19) 제 1 과 제 2 빌드 업층 상에 개구 (471) 를 갖는 솔더 레지스트층 (470) 이 형성된다 (도 45(A)). 개구 (471) 는 도체층이나 비아 도체의 상면을 노출한다. 그 부분은 패드로서 기능한다.

(20) 패드 상에 니켈층 (472) 과 니켈층 (472) 상의 금층 (474) 으로 형성되는 금속막이 형성된다 (도 45(B)). 니켈-금층 이외에 니켈-팔라듐-금층으로 이루어지는 금속막을 들 수 있다. 도 32 에 도시되는 프린트 배선판에서는, 접속 비아 도체를 제 1 빌드 업층만 갖는다. 그 때문에, 제 2 빌드 업층은 인덕터 부품의 하측에 도체 회로를 갖지 않아도 된다. 인덕턴스의 값의 저하가 억제된다. 인덕터 부품 바로 아래의 제 2 빌드 업층이 도체 회로를 갖지 않으면 프린트 배선판에 휨이 발생하기 쉽다. 그 경우, 제 1 빌드 업층의 절연층의 두께는 제 2 빌드 업층의 두께보다 두꺼운 것이 바람직하다. 다른 예로서, 제 1 빌드 업층의 절연층은 보강재를 갖지 않고, 제 2 빌드 업층은 보강재를 갖는 것이 바람직하다. 프린트 배선판의 휨이 감소한다.

(21) 이 후, 제 1 빌드 업층의 패드에 땜납 범프 (476U) 가 형성되고, 제 2 빌드 업층의 패드에 땜납 범프 (476D) 가 형성된다. 땜납 범프를 갖는 프린트 배선판 (410) 이 완성된다 (도 32).

땜납 범프 (476U) 를 개재하여 IC 칩이 프린트 배선판 (410) 에 실장된다 (도시하지 않음). 그 후, 땜납 범프 (476D) 를 개재하여 프린트 배선판이 마더 보드에 탑재된다.

[제 2 실시형태의 제 1 개변예]

도 46∼도 51 은 제 2 실시형태의 제 1 개변예에 관련된 인덕터 부품의 제조 공정을 나타낸다.

도 35(B) 와 동일하게 양면 동장 적층판 (530) 과 동박 (534A, 534B) 이 접합된다 (도 46(A)). 그 동박 (534A, 534B) 상에, Cu/Ni/Cu 막으로 이루어지는 제 1 도체 회로 (558AB, 558BB) 가 형성된다 (도 46(B)).

제 2 실시형태와 동일한 자성체 입자를 포함하는 수지 절연층 (550A, 550B) 이 동박 (534A, 534B) 과 제 1 도체 회로 (558AB, 558BB) 상에 형성된다 (도 47(A)). 레이저로 그 수지 절연층 (550A, 550B) 에 비아 도체용 개구 (551A, 551B) 가 형성된다 (도 47(B)). 수지 절연층 (550A, 550B) 의 표면이 조화된다 (도 47(C)).

수지 절연층 (550A, 550B) 의 표면, 및, 비아 도체용 개구 (551A, 551B) 내에 무전해 도금막 (552C, 552D) 이 형성된다 (도 48(A)). 무전해 도금막 (552C, 552D) 상에 소정 패턴의 도금 레지스트 (554C, 554D) 가 형성된다 (도 48(B)). 전해 도금에 의해, 도금 레지스트로부터 노출되는 무전해 도금막 상에 전해 도금막 (556C, 556D) 이 형성된다 (도 48(C)). 도금 레지스트 제거 후, 전해 도금막으로부터 노출되는 무전해 도금막이 제거되고, 무전해 도금막 (552C, 552D) 과 전해 도금막 (556C, 556D) 으로 형성되는 코일층 (558C, 558D) 이 수지 절연층 (550A, 550B) 상에 형성된다. 제 1 도체 회로와 코일층을 접속하는 비아 도체 (560C, 560D) 가 수지 절연층 (550A, 550B) 에 형성된다 (도 48(D)).

코일층 (558C, 558D) 의 표면에 조화층 (558β) 이 형성된다 (도 49(A)). 도 47(A)∼도 49(A) 에 나타내고 있는 처리가 반복된다. 4 층의 코일층과 3 층의 수지 절연층을 갖는 적층 코일이 형성된다 (도 49(B)).

제 2 실시형태와 동일하게 접합 지점 (536A, 536B) 의 내측의 X1, X1 선을 따라 적층체가 루터로 절단된다 (도 50(A)). 적층체는 동박 (534A, 534B) 과 양면 동장 적층판 (530Z) 사이에서 분리된다 (도 50(B)).

동박 (534A) 과 제 1 도체 회로 (558AB) 의 일부를 구성하는 Cu 막이 제거된다. 그 후, 제 1 도체 회로에서 Ni 층이 선택적으로 에칭으로 제거된다. 코일층 (최상의 코일층) (558A) 과 전극이 형성된다. 인덕터 부품 (510) 이 완성된다 (도 51). 인덕터 부품은 코일층 (558A) 이 코어 기판의 제 1 면을 향하도록 프린트 배선판에 수용된다. 이 실시형태에서는, 최상의 코일층이 최상의 수지 절연층에 메워져 있다.

[제 2 실시형태의 제 2 개변예]

도 52 에 제 2 실시형태의 제 2 개변예에 관련된 프린트 배선판 (410) 의 단면이 도시되어 있다.

제 2 실시형태의 제 2 개변예에서는, 인덕터 부품의 최상의 코일층 (제 4 코일층) (558G) 상에 도체 포스트 (돌출 전극) (498) 가 형성되어 있다. 돌출 전극은 구리로 형성되어 있다. 돌출 전극이 형성되어 있는 위치는 최상의 코일층의 일단이다. 그 돌출 전극 상에 접속 비아 도체가 형성된다. 그 도체 포스트 (498) 를 개재하여 제 4 코일층 (558G) 과 접속 비아 도체 (460Aa) 가 접속된다.

제 2 실시형태의 제 2 개변예에 관련된 프린트 배선판 (410) 에서는, 도체 포스트 (498) 에 의해 인덕터 부품의 두께를 조정할 수 있다.

코어 기판 (430) 의 두께보다 얇은 인덕터 부품 (510) 이 코어 기판에 내장되어도 코어 기판의 거의 중심에 인덕터 부품은 배치된다. 코어 기판의 중심선 C1-C1 과 인덕터 부품의 중심선이 가까워진다. 인덕터 부품을 내장하고 있는 프린트 배선판이 대칭 구조가 되기 때문에 휨이 억제된다.

제 2 실시형태에 있어서, 코일층을 형성하고 있는 배선 패턴의 두께는 코어 기판의 도체층의 두께보다 두꺼운 것이 바람직하다. 코일층의 저항값이 작아진다.

[제 3 실시형태]

도 53 에 제 3 실시형태에 관련된 프린트 배선판 (410) 의 단면이 도시되어 있다. 제 3 실시형태에서는, 제 2 빌드 업층은 코일층을 포함하는 영역 바로 아래에 도체층을 갖고 있지 않다. 인덕턴스의 값의 감소가 억제된다. 제 2 빌드 업층의 도체층은 코어 기판의 아래로부터 간극 내의 충전 수지 위를 넘어 인덕터 부품 외주의 바로 아래까지 연장되어 있는 도체 회로 (459Bo) 를 갖고 있다. 그 간극은 인덕터 부품과 코어 기판의 측벽 사이의 스페이스를 말한다. 이러한 도체 회로 (459Bo) 가 형성되어 있기 때문에, 제 2 빌드 업층의 도체층이 인덕터 부품 바로 아래에 개구를 가져도, 프린트 배선판의 휨이 작다. 또한, 제 2 빌드 업층에 크랙이 발생하기 어렵다.

제 3 실시형태에 있어서, 코일층을 형성하고 있는 배선 패턴의 두께는 코어 기판의 도체층의 두께보다 두꺼운 것이 바람직하다. 코일층의 저항값이 작아진다.

[제 4 실시형태]

도 54 에 제 4 실시형태에 관련된 프린트 배선판 (410) 의 단면이 도시되어 있다. 제 4 실시형태에서는, 인덕터 부품 바로 아래의 제 2 빌드 업층이 전원용이나 그라운드용의 베타층 (솔리드 패턴) (459F, 459H) 등의 도체 회로를 갖고 있는 층과 도체 회로를 갖고 있지 않은 층으로 형성되어 있다. 인덕터 부품 바로 아래에 있어서 제 2 빌드 업층의 절연층 (450B) (코어 기판 바로 아래의 절연층) 아래에 도체층이 형성되어 있지 않은 것이 바람직하다. 인덕터 부품에 가까운 도체층은 인덕터 부품 바로 아래에 도체 회로를 갖고 있지 않다. 도체층은 인덕터 부품 바로 아래에 개구를 갖고 있다. 또한, 인덕터 부품 바로 아래의 베타층은 슬릿 (459Fs, 459Hs) 을 갖고, 복수로 분할되어 있다. 인덕터 부품과 인덕터 부품 바로 아래의 도체 회로까지의 거리 K 는 60 ㎛ 이상인 것이 바람직하다. 그 거리 K 는 60 ㎛ 이상이고 400 ㎛ 이하인 것이 바람직하다. 인덕턴스의 저하가 억제된다.

제 4 실시형태의 프린트 배선판에서는, 인덕터 부품 바로 아래에 형성되는 베타층 (459F) 은, 복수의 절연층을 개재하여 인덕터 부품으로부터 떨어져 있기 때문에, 인덕턴스의 값이 작아지기 어렵다. 코어 기판에 가까운 2 층의 도체층은 인덕터 부품 바로 아래에 도체 회로를 갖고 있지 않은 것이 바람직하다. 또한, 베타층 (459F, 459H) 은 분할되어 있기 때문에, 인덕턴스의 값이 작아지기 어렵다.

제 4 실시형태에 있어서, 코일층을 형성하고 있는 배선 패턴의 두께는 코어 기판의 도체층의 두께보다 두꺼운 것이 바람직하다. 코일층의 저항값이 작아진다.

[제 5 실시형태의 인덕터 부품과 프린트 배선판]

제 5 실시형태의 인덕터 부품과 그것을 내장하고 있는 프린트 배선판이 도 56 에 도시되어 있다.

제 2 실시형태와 동일하게 동장 적층판에 동박이 접합된다. 최하의 수지 절연층 상에 하측의 전극과 제 1 코일층이 형성된다. 하측의 전극은 제 1 코일층의 일단에 형성되어 있고 타단에 비아 패드가 형성되어 있다. 최하의 수지 절연층과 제 1 코일층 상에 제 2 수지 절연층이 형성된다. 제 2 수지 절연층에 비아 패드에 도달하는 비아 도체용 개구가 형성된다. 제 2 수지 절연층 상에 제 2 코일층과 상측의 전극이 형성된다. 제 1 코일층과 제 2 코일층은 비아 도체로 접속된다. 이 예에서는 인덕터 부품이 상하에 전극 (상측과 하측의 전극) 을 갖는다. 상하에 전극을 갖는 인덕터 부품이 코어 기판에 내장되면, 제 2 빌드 업층의 도체층과 인덕터 부품은 하측의 접속 비아 도체 (460Bb) 로 접속되고, 제 1 빌드 업층의 도체층과 인덕터 부품은 상측의 접속 비아 도체 (460Aa) 로 접속된다. 하측의 접속 비아 도체는 하측의 전극에 연결되고, 상측의 접속 비아 도체는 상측의 전극에 연결된다. 인덕터 부품이 내장되어도 프린트 배선판 내의 배선 설계가 간단히 실시된다. 단면 방향에서 프린트 배선판은 대칭이 되기 쉽다. 또한, 인덕터 부품이 접속 비아 도체 사이에 개재되므로, 인덕터 부품과 빌드 업층의 도체층 사이의 접속 신뢰성이 높아진다.

제 5 실시형태에 있어서, 코일층을 형성하고 있는 배선 패턴의 두께는 코어 기판의 도체층의 두께보다 두꺼운 것이 바람직하다. 코일층의 저항값이 작아진다.

[제 6 실시형태]

제 6 실시형태의 인덕터 부품의 수지 절연층은 자성체 입자를 포함하지 않는다. 제 6 실시형태의 인덕터 부품의 수지 절연층은 실리카 등의 무기 입자와 에폭시 등의 수지로 형성되어 있다.

(무기 입자를 포함하는 수지 절연층용 필름의 제조)

(A) 수지 함유 용액의 제조

MEK 6.8 g 과 자일렌 27.2 g 의 혼합 용매에, 에폭시 수지 (재팬·에폭시·레진사 제조, 상품명 : 에피코트 1007) 85 g 과 실리카 등의 무기 입자가 첨가된다. 무기 입자는 자성체 입자를 포함하지 않는다.

(B) 수지 절연층용 필름의 제조

이 수지 절연층용 용액이 롤 코터 (사마트로닉스 무역사 제조) 로 폴리에틸렌테레프탈레이트의 시트 상에 도포된다. 그리고, 그 용액은, 160 ℃, 5 분간의 조건에서 가열 건조되고, 용매가 제거된다. 무기 입자를 포함하는 수지 절연층용 필름이 얻어진다. 두께가 약 20 ㎛∼50 ㎛ 이다. 또, 경화 후의 수지 절연층 중의 무기 입자의 양은 30 vol% 내지 60 vol% 이다.

(C) 인덕터 부품의 제조 방법

제 6 실시형태의 인덕터 부품이 도 33 에 도시되어 있다.

제 6 실시형태의 인덕터 부품의 제조 방법은 제 1 실시형태의 인덕터 부품의 제조 방법과 동일하다.

제 6 실시형태에서는, 이 무기 입자를 포함하는 수지 절연층용 필름을 사용함으로써, 제 1 실시형태와 동일하게 인덕터 부품이 얻어진다. 제 6 실시형태에서는, 최하와 최상의 수지 절연층을 포함하는 각 수지 절연층이 무기 입자와 에폭시 등의 수지로 형성되어 있다.

(D) 프린트 배선판의 제조 방법

제 6 실시형태의 프린트 배선판이 도 32 에 도시되어 있다.

제 6 실시형태의 프린트 배선판의 제조 방법은 제 1 실시형태의 프린트 배선판의 제조 방법과 동일하다.

[제 6 실시형태의 개변예]

(A) 수지 용액의 제조

(B) 충전 수지 용액의 제조

(C) 인덕터 부품의 제조

제 6 실시형태의 개변예에서 사용되는 인덕터 부품은 제 6 실시형태의 인덕터 부품이다.

(D) 프린트 배선판의 제조

제 1 실시형태와 동일하게 코어 기판이 제조되고, 코어 기판의 제 1 면에 테이프가 부착된다 (도 42(C)). 인덕터 부품이 테이프 상에 놓인다. 인덕터의 전극은 테이프에 대향하고 있다. 인덕터의 전극은 코어 기판의 제 1 면을 향하고 있다 (도 42(D)).

인덕터 부품과 코어 기판 사이 (스페이스) 에 상기 (B) 의 충전 수지 용액이 디스펜서로 넣어진다. 그 후, 충전 수지 용액의 건조와 경화가 실시된다. 인덕터 부품과 코어 기판 사이 (스페이스) 에 충전 수지 (450) 가 형성된다 (도 60(A)). 그 충전 수지 중의 자성체 입자의 양은 30 vol% 내지 60 vol% 이다.

그 후, 테이프가 코어 기판으로부터 박리된다. 그리고, 코어 기판의 제 1 면과 인덕터 부품 상에 제 1 층간 수지 절연층이 형성된다. 코어 기판의 제 2 면과 인덕터 부품 아래에 제 2 층간 수지 절연층이 형성된다 (도 43(B)). 그 후, 도 43(C) 내지 도 45(B) 와 동일한 공정에서 프린트 배선판이 제조된다 (도 60(B)). 이 실시형태에서는, 제 2 빌드 업의 제 2 층간 수지 절연층과 인덕터 부품 사이에 자성체 입자를 포함하는 충전 수지가 존재하고 있다. 그 때문에, 인덕터 부품 바로 아래의 제 2 층간 수지 절연층 아래에 하측의 도체층이 형성되어도 인덕턴스의 값의 저하가 억제된다. 인덕터 부품 바로 아래의 제 2 빌드 업층에 도체층을 형성할 수 있기 때문에 얇은 프린트 배선판이 제공된다. 또한, 프린트 배선판의 휨이 작아진다.

[제 7 실시형태]

제 3 실시형태에서는, 제 2 빌드 업층은 코일층을 포함하는 영역의 바로 아래에 도체층을 갖고 있지 않다.

이 예에서는, 인덕터 부품 바로 아래의 제 2 빌드 업층에 코일층이 형성되어 있다 (도 61). 이 예에서는, 인덕터 부품의 코일층은 2 층이다. 도 61(B) 는 각 코일층의 평면도를 나타낸다. 도 61 의 L1 은 인덕터 부품의 최상의 코일층의 평면도이고, L2 는 인덕터 부품의 최하의 코일층의 평면도이다. 도 61 의 L3 은 인덕터 부품 바로 아래의 하측의 도체층을 나타내고, 도 61 의 L4 는 인덕터 부품 바로 아래의 최하의 도체층을 나타내고 있다. 인덕터 부품 바로 아래의 제 2 빌드 업층에 코일층이 형성되어 있다. 하측의 도체층과 최하의 도체층은 인덕터 부품의 바로 아래에 코일층을 갖고 있다. 제 2 빌드 업층에 형성되어 있는 코일층은 제 2 빌드 업층의 비아 도체를 개재하여 인덕터 부품과 연결되어 있다. 이 예에서는, 인덕터 부품의 코일층과 제 2 빌드 업층 내의 코일층으로 인덕터가 형성된다. 인덕턴스의 값이 커진다. 인덕터 부품 내의 코일층과 제 2 빌드 업층의 코일층은 겹쳐 있는 것이 바람직하다. 요컨대, 이들 코일층이 코어 기판의 제 1 면에 등배로 투영되면 각 코일층의 이미지는 겹친다.

도 61 에 나타내는 프린트 배선판은, 제 2 빌드 업층이 형성될 때, 비아 도체의 위치나 도금 레지스트의 패턴을 연구함으로써 제 2 실시형태와 동일한 방법으로 제조된다.

각 실시형태, 각 개변예, 각 실시예에서는, 인덕터 부품 내의 각 코일층은 겹쳐 있는 것이 바람직하다. 요컨대, 각 코일층이 코어 기판의 제 1 면에 등배로 투영되면 각 코일층의 이미지는 겹친다.

각 실시형태, 각 개변예, 실시예에 도시되어 있는 인덕터 부품은 얼라인먼트 마크 (ALM) (도 58) 를 갖고 있는 것이 바람직하다. 또한, 코일층 내의 비아 패드나 접속부는 코일층의 배선의 폭보다 작아도 된다. 인덕터의 저항이 낮아진다.

(실시예 1)

도 35∼도 40 은 실시예 1 의 인덕터 부품의 제조 공정을 나타낸다.

(자성체 입자를 포함하는 수지 절연층용 필름의 제조)

(A) 수지 함유 용액의 제조

MEK 6.8 g 과 자일렌 27.2 g 의 혼합 용매에, 에폭시 수지 (재팬·에폭시·레진사 제조, 상품명 : 에피코트 1007) 85 g 과 산화철 (Ⅲ) 이 첨가된다.

(B) 수지 절연층용 필름의 제조

이 수지 절연층용 용액이 롤 코터 (사마트로닉스 무역사 제조) 로 폴리에틸렌테레프탈레이트의 시트 상에 도포된다. 그리고, 그 용액은, 160 ℃, 5 분간의 조건에서 가열 건조되고, 용매가 제거된다. 수지 절연층용 필름의 두께는 약 50 ㎛ 이고, 산화철 (Ⅲ) 의 양은 45 vol% 이다.

시판되는 양면 동장 적층판 (530) 과 동박 (534A, 534B) 이 준비되고, 양면 동장 적층판의 양면에 동박이 적층된다 (도 35(A)). 초음파로 동박의 외주부와 양면 동장 적층판 (530) 의 외주부가 접합된다 (도 35(B)). 동박 (534A, 534B) 상에 상기 (B) 의 필름이 적층되고, 그 후, 그 필름을 경화시킴으로써 최하의 수지 절연층 (550A, 550B) 이 형성된다 (도 35(C)).

수지 절연층 (550A, 550B) 상에 무전해 구리 도금막 (552A, 552B) 이 형성된다 (도 36(A)). 무전해 구리 도금막 상에 소정 패턴의 도금 레지스트가 형성되고, 전해 도금에 의해, 도금 레지스트로부터 노출되는 무전해 구리 도금막 (552A, 552B) 상에 전해 도금막 (556A, 556B) 이 형성된다. 그 후, 도금 레지스트가 제거되고 전해 도금막 (556A, 556B) 사이의 무전해 구리 도금막이 제거된다. 무전해 구리 도금막 (552A, 552B) 과 무전해 구리 도금막 상의 전해 구리 도금막 (556A, 556B) 으로 형성되는 제 1 코일층 (558A, 558B) 이 형성된다 (도 36(B)). 제 1 코일층과 최하의 수지 절연층 상에 상기 (B) 의 필름이 적층되고, 그 후, 그 필름을 경화시킴으로써 제 2 수지 절연층 (550C, 550D) 이 형성된다 (도 36(C)).

레이저로 제 2 수지 절연층 (550C, 550D) 에 제 1 코일층의 비아 패드 (P1I, P1O) 에 도달하는 비아 도체용 개구 (551C, 551D) 가 형성된다 (도 37(A)). 제 2 수지 절연층 (550C, 550D) 상, 및, 비아 도체용 개구 (551C, 551D) 내에 무전해 구리 도금막 (552C, 552D) 이 형성된다 (도 37(B)).

무전해 구리 도금막 (552C, 552D) 상에 소정 패턴의 도금 레지스트 (554C, 554D) 가 형성된다 (도 38(A)). 전해 도금에 의해, 도금 레지스트로부터 노출되는 무전해 구리 도금막 상에 전해 도금막 (556C, 556D) 이 형성된다 (도 38(B)). 도금 레지스트가 제거되고 전해 도금막 (556C, 556D) 사이의 무전해 구리 도금막이 제거된다. 무전해 구리 도금막 (552C, 552D) 과 무전해 구리 도금막 상의 전해 구리 도금막 (556C, 556D) 으로 형성되는 제 2 코일층 (558C, 558D) 과 비아 도체 (560C, 560D) 와 접속부 (V2I, V2O) 가 형성된다 (도 38(C)). 비아 도체 (560D, 560C) 는 제 1 코일층의 비아 패드와 제 2 코일층의 접속부를 접속하고 있다. 제 2 코일층의 표면이 조화된다 (도 39(A)).

제 2 수지 절연층의 형성 방법과 제 2 코일층의 형성 방법과 동일한 방법으로 제 2 수지 절연층과 제 2 코일층 상에 순차로 제 3 수지 절연층과 제 3 코일층과 제 4 수지 절연층과 제 4 코일층 (최상의 코일층) 이 형성된다. 최상의 수지 절연층 상에 코일층 이외에 입력 전극이나 접속 배선이나 출력 전극이 배선 패턴으로 형성되어 있다. 2 개의 적층체가 동장 적층판 상에 형성된다. 적층 코일과 동장 적층판으로 이루어지는 적층체가 완성된다. 도 39(B) 에서는, 동장 적층판의 일방의 면 상에 3 개의 적층 코일 (제 1 적층 코일 (CA), 제 2 적층 코일 (CB), 제 3 적층 코일 (CC)) 이 도시되어 있다. 이 예에서는, 인덕터 부품은 제 1, 제 2, 제 3 적층 코일 (CA, CB, CC) 로 형성되어 있다. 각 적층 코일은 입력 전극 (558GDI) 을 갖고, 각 적층 코일은 출력 전극 (558GDO) 을 갖는다. 각 적층 코일의 출력 전극은 도시되어 있지 않은 접속 배선으로 공통 전극 (KD) 에 연결되어 있다. 제 1 과 제 2 와 제 3 적층 코일은 병렬로 연결되어 있다. 각 코일층과 각 적층 코일에서 흐르는 전류의 방향은 동일하다.

도 39(B) 에 도시되어 있는 접합 지점 (536A, 536B) 의 내측의 X1, X1 선을 따라 적층체가 루터 등으로 절단되고, 적층체가 동박 (534A, 534B) 부착 적층 코일과 양면 동장 적층판 (530) 으로 분리된다 (도 40(A)). 제 4 코일층과 최상의 수지 절연층 상에 PET 필름 (535) 이 부착되고 (도 40(B)), 동박 (534A) 이 에칭으로 제거된다. 그 후, PET 필름이 박리되고, 인덕터 부품 (510) 이 완성된다 (도 40(C)). 각 수지 절연층의 두께는 50 ㎛ 이고, 각 코일층의 두께는 30 ㎛ 이고, 인덕터 부품의 두께는 약 230 ㎛ 이다.

실시예의 프린트 배선판 (410) 의 제조 방법이 도 41∼도 45 에 도시된다.

(1) 절연성 기재 (430A) 와 그 양면에 동박 (432) 이 적층되어 있는 양면 동장 적층판 (430Z) 이 출발 재료이다. 절연성 기재의 두께는 200 ㎛ 이고, 동박의 두께는 3 ㎛ 이다. 동박 (432) 의 표면에 도시되지 않은 흑화 처리가 실시된다 (도 41(A)).

(4) 무전해 구리 도금 처리에 의해 무전해 구리 도금막 (433) 이 관통 구멍의 내벽과 동박 상에 형성된다 (도 41(D)).

(5) 전해 구리 도금 처리에 의해, 무전해 구리 도금막 상에 전해 구리 도금막 (437) 이 형성된다. 관통 구멍 내에 스루홀 도체 (436) 가 형성된다. 스루홀 도체 (436) 는 관통 구멍의 내벽에 형성되어 있는 무전해 구리 도금막 (433) 과 관통 구멍을 충전하고 있는 전해 구리 도금막 (437) 으로 형성된다 (도 41(E)).

(6) 코어 기판 (430) 표면의 전해 구리 도금막 (437) 에 소정 패턴의 에칭 레지스트 (435) 가 형성된다 (도 41(F)).

(7) 에칭 레지스트로부터 노출되는 전해 구리 도금막 (437), 무전해 구리 도금막 (433), 동박 (432) 이 제거된다. 그 후, 에칭 레지스트가 제거되고 도체층 (434A, 434B) 및 스루홀 도체 (436) 가 형성된다 (도 42(A)). 코어 기판의 도체층 (434A, 434B) 은 20 ㎛ 이다. 코어 기판의 두께 (CT) (도 42(B)) 는 240 ㎛ 이다.

(8) 코어 기판 (430) 의 중앙부에 인덕터 부품을 수용하기 위한 개구 (420) 가 레이저에 의해 형성된다 (도 42(B)). 코어 기판 (430) 이 완성된다.

(10) 개구 (420) 에 의해 노출되는 테이프 (494) 상에 인덕터 부품이 놓인다 (도 42(D)).

(11) 코어 기판 (430) 의 제 2 면 (S) 상에 B-스테이지의 ABF-GX13GC (아지노모토 파인테크노 주식회사 제조) 가 적층된다. 가열 프레스에 의해 프리프레그로부터 수지가 개구 내로 스며들어, 개구 (420) 가 충전제 (450) 로 충전된다 (도 42(E)). 충전제는 유리 입자를 포함하고 있다.

(12) 테이프 박리 후 (도 43(A)), 코어 기판 (430) 의 제 1 면 (F) 상에 B-스테이지의 ABF-GX13GC (아지노모토 파인테크노 주식회사 제조) 가 적층된다. 코어 기판의 제 1 면과 제 2 면 상의 프리프레그가 경화된다. 코어 기판의 제 1 면과 제 2 면 상에 절연층 (층간 절연층) (450A, 450B) 이 형성된다 (도 43(B)).

(13) 제 1 면측에서 CO₂ 가스 레이저로 절연층 (450A) 에 인덕터 부품의 전극에 도달하는 비아 도체용 개구 (451A) 가 형성된다. 동시에, 도체층 (434A) 이나 스루홀 도체 (436) 에 도달하는 비아 도체용 개구 (451) 가 형성된다. 제 2 면측에서 절연층 (450B) 에 도체층 (434B) 이나 스루홀 도체 (436) 에 도달하는 비아 도체용 개구 (451) 가 형성된다 (도 43(C) 참조). 절연층 (450A, 450B) 에 조면이 형성된다 (도시하지 않음).

(14) 무전해 구리 도금 처리에 의해, 비아 도체용 개구의 내벽과 절연층 상에 무전해 구리 도금막 (452) 이 형성된다 (도 43(D)).

(15) 무전해 구리 도금막 (452) 상에 도금 레지스트 (454) 가 형성된다 (도 44(A)).

(16) 다음으로, 전해 구리 도금 처리에 의해, 도금 레지스트로부터 노출되는 무전해 구리 도금막 상에 전해 구리 도금막 (456) 이 형성된다 (도 44(B) 참조).

(17) 계속해서, 도금 레지스트 (454) 가 5% NaOH 로 제거된다. 그 후, 전해 구리 도금막으로부터 노출되는 무전해 구리 도금막 (452) 이 에칭으로 제거되고, 무전해 구리 도금막 (452) 과 전해 구리 도금막 (456) 으로 이루어지는 도체층 (458A, 458B) 이 형성된다. 도체층 (458A, 458B) 의 두께는 15 ㎛ 이다 (도 44(C)). 동시에 비아 도체 (460A, 460B) 나 접속 비아 도체 (460Aa) 가 형성된다. 도체층 (458B) 은 인덕터 부품의 바로 아래에 도체 회로를 갖고 있지 않다.

(18) 도 43(B)∼도 44(C) 의 처리가 반복되고, 절연층 (450A, 450B) 상에 최상과 최하의 절연층 (450C, 450D) 이 형성된다. 최상과 최하의 절연층 (450C, 450D) 상에 도체층 (458C, 458D) 이 형성된다. 최상과 최하의 절연층 (450C, 450D) 에 비아 도체 (460C, 460D) 가 형성된다 (도 44(D)). 도체층 (458C, 458D) 의 두께는 15 ㎛ 이다. 도체층 (458D) 는 인덕터 부품의 바로 아래에 도체 회로를 갖고 있지 않다.

(20) 패드 상에 니켈층 (472) 과 니켈층 (472) 상의 금층 (474) 으로 형성되는 금속막이 형성된다 (도 45(B)).

(실시예 2)

(돌출 전극을 갖는 인덕터 부품의 제조 방법)

실시예 1 과 동일하게 최상의 코일층이 형성된다. 그 후, 최상의 코일층과 최상의 수지 절연층 상에 무전해 구리 도금막이 형성된다. 그리고, 그 무전해 구리 도금막 상에 도금 레지스트가 형성된다. 도금 레지스트는 개구를 갖고, 그 개구는 최상의 코일층의 단부를 노출하고 있다. 도금 레지스트로부터 노출되는 무전해 구리 도금막 상에 전해 구리 도금막이 형성된다. 도금 레지스트가 제거된다. 도금 레지스트를 제거함으로써 노출되는 무전해 구리 도금막이 제거된다. 무전해 구리 도금막과 전해 구리 도금막으로 이루어지는 돌출 전극이 형성된다. 돌출 전극의 두께는 10 ㎛ 이다.

프린트 배선판의 제조 방법은 실시예 1 과 동일하다.

각 실시형태, 각 개변예, 각 실시예에서 내장되어 있는 인덕터 부품의 열팽창 계수의 값은 절연성 기재의 열팽창 계수의 값보다 작다.

10 : 배선판
11 : 제 1 빌드 업층
12 : 제 2 빌드 업층
20 : 절연성 기판
20a : 관통 구멍
20b : 캐비티
20c : 캐비티
21 : 제 1 층간 수지 절연층
22 : 제 2 층간 수지 절연층
22a, 21a : 비아 홀
23, 24 : 솔더 레지스트층
23a, 24a : 개구
31∼34 : 도체층
33a, 34a : 비아 도체
40 : 스루홀 도체
51, 52 : 땜납 접속층
53, 54 : 땜납
60 : 인덕터 부품
61a∼61e : 자성체층
62 : 전극
63a : 전극
63b : 전극
64, 65 : 보호막
71, 72 : 인덕터
71a∼71d, 72a∼72d : 도체 패턴
75 : 비아 도체
75a : 비아 홀
80 : 칩 커패시터
90 : 박막 커패시터
100 : 베이스 기판
101 : 점착 시트
200 : 동장 적층판
201, 202 : 동박
203∼208 : 도금막
221, 222 : 필름
301, 302 : 레지스트
301a, 302a : 개구
410 : 프린트 배선판
420 : 개구
430 : 코어 기판
434 : 도체층
450A : 제 1 층간 수지 절연층
458A : 상측의 도체층
460A : 비아 도체
460Aa : 접속 비아 도체
510 : 인덕터 부품
550G : 수지 절연층
558G : 코일층
560G : 비아 도체

Claims

지지판 상에 최하의 수지 절연층을 형성하는 것과,
상기 최하의 수지 절연층 상에 배선 패턴으로 형성되어 있는 코일층을 형성하는 것과,
상기 코일층과 상기 최하의 수지 절연층 상에 제 2 수지 절연층을 형성하는 것과,
상기 코일층에 도달하는 비아 도체용 개구를 상기 제 2 수지 절연층에 형성하는 것과,
도금으로 상기 비아 도체용 개구를 충전하여 비아 도체를 형성하는 것과 동시에 상기 제 2 수지 절연층 상에 도금막을 형성하는 것과,
상기 도금막을 패터닝하는 것에 의해 전극을 형성하는 것과,
상기 지지판과 상기 최하의 수지 절연층을 분리하는 것을 포함하는, 인덕터 부품의 제조 방법.
제 1 항에 있어서,
상기 전극을 형성하는 것은 상기 제 2 수지 절연층 상에 배선 패턴으로 형성되어 있는 제 2 코일층을 형성하는 것을 포함하고, 상기 전극은 상기 제 2 코일층의 종단에 형성되어 있는, 인덕터 부품의 제조 방법.
제 1 항에 있어서,
상기 최하의 수지 절연층 및 상기 제 2 수지 절연층은 자성 입자를 포함하는, 인덕터 부품의 제조 방법.
제 1 항에 있어서,
상기 인덕터 부품의 제조 방법으로 제조되는 인덕터 부품은 프린트 배선판에 내장하기 위한 부품인, 인덕터 부품의 제조 방법.