KR101364908B1 - 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

복수의 절연체층들이 적층된 래미네이트는 하면을 포함하며, 하면은 복수의 절연체층들의 일련의 외연들이다. y축 방향으로 절연체층을 관통하는 복수의 도전층들이 적층된 외부 전극은 하면에서 래미네이트의 외부로 노출된다. 외부 전극의 y축 방향의 적어도 일측은 절연체층들의 나머지와 오버레이된다. 외부 전극의 y축 방향의 양측 상의 측면들은 평탄하지 않다.

Description

전자 부품 및 그 제조 방법{ELECTRONIC COMPONENT AND METHOD OF PRODUCING SAME}
본 발명은 전자 부품 및 그 제조 방법에 관한 것으로, 특히 래미네이트(laminate)를 구비한 전자 부품 및 그 제조 방법에 관한 것이다.
종래의 전자 부품의 예는, 일본 특허 공개 공보 제2010-165975호에 기재된 적층 인덕터(stacked inductor)이다. 도 9는, 이 특허 문헌에 기재된 적층 인덕터(500)의 분해 사시도다.
적층 인덕터(500)는, 도 9에 도시된 바와 같이, 래미네이트(502), 외부 전극들(508 및 510) 및 코일(L)을 포함한다. 래미네이트(502)는, 절연층들(504a 내지 504d)이 적층된 것이다. 코일(L)은, 래미네이트(502) 내에 통합되어 있으며, 코일 도전 패턴들(506a 내지 506c) 및 비아 홀 도체들(V501 및 V502)을 포함한다. 코일 도전 패턴들(506a 내지 506c) 각각은, 고리 형상(ring shape)의 일부를 절단함으로써 형성된, 실질적으로 고리 형상이다. 코일 도전 패턴들(506a 내지 506c)은 각각 절연층들(504b 내지 504d) 상에 배치된다. 비아 홀 도체(V501)는 코일 도전 패턴들(506a 및 506b)과 접속한다. 비아 홀 도체(V502)는 코일 도전 패턴들(506b 및 506c)과 접속한다. 따라서, 코일(L)은 나선 형상을 갖는다.
외부 전극(508)은 외부 전극 패턴들(508a 내지 508c)을 포함한다. 외부 전극 패턴들(508a 내지 508c)은 각각 실질적으로 L자 형상을 갖는다. 외부 전극 패턴들(508a 내지 508c)은 각각 절연층들(504b 내지 504d)의 코너들에 배치된다. 외부 전극(510)은 외부 전극 패턴들(510a 내지 510c)을 포함한다. 외부 전극 패턴들(510a 내지 510c) 각각은 실질적으로 L자 형상을 갖는다. 외부 전극 패턴들(510a 내지 510c)은 각각 절연층들(504b 내지 504d)의 코너들에 배치된다. 외부 전극들(508 및 510)의 적층 방향의 상부 및 하부에는 각각 절연층들(504a 및 504d)이 적층된다.
그런데, 일본 특허 공개 공보 제2010-165975호에 기재된 적층 인덕터(500)에서는, 래미네이트(502)가 파손될 수 있다. 보다 상세하게, 적층 인덕터(500)를 제조하는 공정은 마더 래미네이트(mother laminate)를 개별 래미네이트들(502)로 분할하는 분할 단계 및 래미네이트들(502)을 소성(firing)하는 소성 단계를 포함한다. 분할 단계 및 소성 단계에서, 래미네이트들(502) 각각에 스트레스가 가해진다. 래미네이트(502)의 재료는 외부 전극들(508 및 510)의 재료와 상이하므로, 래미네이트(502)에 스트레스가 가해지면, 래미네이트(502)와 외부 전극들(508 및 510) 사이에 내부 스트레스가 잔류하게 된다. 내부 스트레스가 잔류한 상태에서, 래미네이트(502)가 배럴 연마 또는 도금을 받게 되면, 배럴 연마 또는 도금의 충격이 절연층들(504a 및 504d) 각각에서 외부 전극들(508 및 510)에 접촉하고 있는 부분에 크랙 등과 같은 파손을 야기할 수 있다.
따라서, 본 발명의 목적은, 래미네이트에 파손이 발생하는 것을 억제할 수 있는 전자 부품 및 전자 부품의 제조 방법을 제공하는 것이다.
본 발명의 바람직한 실시예들에 따르면, 전자 부품은 복수의 절연체층이 적층된 래미네이트와, 각각이 절연체층들의 일부를 적층 방향으로 관통하는 복수의 도전층이 적층된 외부 전극을 포함하며, 외부 전극은 래미네이트의 외부에 노출되어 있다. 외부 전극의 적층 방향의 적어도 한쪽은 절연체층들의 나머지와 오버레이된다(overlaid). 외부 전극의 적층 방향의 적어도 한쪽 면은 평탄하지 않다.
본 발명의 바람직한 실시예들에 따르면, 전자 부품을 제조하는 방법은, 외부 절연체층을 형성하는 제1 단계와, 개구가 형성된 내부 절연체층을 외부 절연체층 위에 형성하는 제2 단계와, 개구보다도 큰 면적을 가지며 개구와 중첩하는 도전층을 내부 절연체층 위에 형성하는 제3 단계와, 외부 절연체층 및 내부 절연체층을 포함하는 마더 래미네이트를 복수의 래미네이트로 절단하는 제4 단계를 포함한다. 제4 단계에서 절단에 의해 형성되는 제1 절단면에서는 도전층을 포함하는 외부 전극이 래미네이트로부터 노출된다.
본 발명의 바람직한 실시예에 따르면, 래미네이트에 파손이 발생하는 것이 억제될 수 있다.
본 발명의 다른 특징들, 요소들, 특성들 및 이점들은 첨부된 도면들을 참조하는 후속하는 본 발명의 바람직한 실시예들의 상세한 설명으로부터 더욱 명확해질 것이다.
도 1은 제1 실시예에 따른 전자 부품의 사시도이다.
도 2는 도 1의 전자 부품의 분해 사시도이다.
도 3a는 전자 부품을 음의 z축 방향에서 본 평면도이며, 도 3b는 전자 부품을 음의 x축 방향에서 본 평면도이며, 도 3c는, 전자 부품을 양의 x축 방향에서 본 평면도이다.
도 4a 내지 도 4d는 전자 부품의 제조시의 평면도이다.
도 5a 내지 도 5d는 전자 부품의 제조시의 평면도이다.
도 6a 내지 도 6d는 전자 부품의 제조시의 평면도이다.
도 7a 내지 도 7c는 전자 부품의 제조시의 평면도이다.
도 8a는 전자 부품을 음의 z축 방향에서 본 평면도이며, 도 8b는 전자 부품을 음의 x축 방향에서 본 평면도이며, 도 8c는 전자 부품을 양의 x축 방향에서 본 평면도이다.
도 9는 종래 기술에 기재된 적층 인덕터의 분해 사시도이다.
이하에, 본 발명의 실시예들에 따른 전자 부품 및 그 제조 방법에 대해서 설명한다.
(전자 부품의 구성)
이하에, 일 실시예에 따른 전자 부품의 구성이 도면들을 참조하여 기재된다. 도 1은 제1 실시예에 따른 전자 부품(10)의 사시도이다. 도 2는 도 1에 도시된 전자 부품(10)의 분해 사시도이다. 이하의 기재에서는, 전자 부품(10)의 적층 방향이 y축 방향으로 규정된다. 또한, y축 방향에서 본 평면도에서, 전자 부품(10)의 긴 변들이 연장하는 방향이 x축 방향으로 규정되고, 전자 부품(10)의 짧은 변들이 연장하고 있는 방향이 z축 방향으로 규정된다. 도 3a는 전자 부품(10)을 음의 z축 방향에서 본 평면도를 도시하며, 도 3b는 전자 부품(10)을 음의 x축 방향에서 본 평면도를 도시하며, 도 3c는 전자 부품(10)을 양의 x축 방향에서 본 평면도를 도시한다.
전자 부품(10)은, 도 1 및 도 2에 도시된 바와 같이, 래미네이트(12), 외부 전극들[14(14a, 14b)] 및 코일(L)(도 1에는 도시되어 있지 않음)을 포함한다.
래미네이트(12)는, 도 2에 도시된 바와 같이, 복수의 절연체층[16(16a 내지 16h)]이 y축 방향에 있어서 음으로부터 양으로의 순서로 적층된 것이다. 래미네이트(12)는 실질적으로 직육면체 형상을 갖는다. 래미네이트(12)는 상면(S1), 하면(S2), 끝면들(S3 및 S4) 및 측면들(S5 및 S6)을 포함한다. 상면(S1)은 래미네이트(12)의 양의 z축 방향의 면이다. 하면(S2)은 래미네이트(12)의 음의 z축 방향의 면이며, 전자 부품(10)이 회로 기판에의 실장될 때에 회로 기판과 대향하는 실장면이다. 상면(S1)은 절연체층들(16)의 양의 z축 방향의 일련의 긴 변들(외연들)이고 하면(S2)은 절연체층들(16)의 음의 z축 방향의 일련의 긴 변들(외연들)이다. 끝면(S3)은 래미네이트(12)의 음의 x축 방향의 면이고, 끝면(S4)은 래미네이트(12)의 양의 x축 방향의 면이다. 끝면(S3)은 절연체층들(16)의 음의 x축 방향의 일련의 짧은 변들(외연들)이고, 끝면(S4)은 절연체층들(16)의 양의 x축 방향의 일련의 짧은 변들(외연들)이다. 끝면들(S3 및 S4)은 하면(S2)에 인접한다. 측면(S5)은 래미네이트(12)의 양의 y축 방향의 면이고, 측면(S6)은 래미네이트(12)의 음의 y축 방향의 면이다.
도 2에 도시된 바와 같이, 절연체층들(16) 각각은 실질적으로 장방형을 하고 있으며, 예를 들면, 주성분이 붕규산 유리인 절연 재료에 의해 형성될 수 있다. 이하에서는, 절연체층(16)의 양의 y축 방향의 면은 전면(front surface)으로 지칭되고, 절연체층(16)의 음의 z축 방향의 면은 이면(back surface)으로 지칭된다.
코일(L)은 코일 도전층들[18(18a 내지 18g)] 및 비아 홀 도체들(Vl 내지 V6)을 포함한다. 코일(L)은, 양의 y축 방향에서 본 평면도에서, 시계 방향으로 선회하며 y축 방향의 음으로부터 양으로 감기는 나선 형상을 갖는다. 코일 도전층들(18a 내지 18g)은 절연체층들(16a 내지 16g)의 표면 상에 각각 배치된다. 코일 도전층들(18a 내지 18g)은 장방형의 고리 형상의 일부를 절단함으로써 형성되는, 실질적으로 장방형의 고리 형상을 갖는다. 코일 도전층들(18a 내지 18g) 각각의 턴(turn) 수는 약 3/4이다. 코일 도전층들(18)은 각각, 예를 들면, 주성분이 은인 도전성 재료로 제작될 수 있다. 이하에서는, 코일 도전층(18)의 시계 방향의 상류 끝(upstream end)이 상류 끝으로 지칭되며, 코일 도전층(18)의 시계 방향의 하류 끝(downstream end)이 하류 끝으로 지칭된다.
비아 홀 도체들(V1 내지 V6)은 각각 절연체층들(16b 내지 16g)을 y축 방향으로 관통한다. 비아 홀 도체들(V1 내지 V6)은, 예를 들면, 주성분이 은인 도전성 재료로 제조될 수 있다. 비아 홀 도체(V1)는 코일 도전층(18a)의 하류 끝과 코일 도전층(18b)의 상류 끝을 접속한다. 비아 홀 도체(V2)는 코일 도전층(18b)의 하류 끝과 코일 도전층(18c)의 상류 끝을 접속한다. 비아 홀 도체(V3)는 코일 도전층(18c)의 하류 끝과 코일 도전층(18d)의 상류 끝을 접속한다. 비아 홀 도체(V4)는 코일 도전층(18d)의 하류 끝과 코일 도전층(18e)의 상류 끝을 접속한다. 비아 홀 도체(V5)는 코일 도전층(18e)의 하류 끝과 코일 도전층(18f)의 상류 끝을 접속한다. 비아 홀 도체(V6)는 코일 도전층(18f)의 하류 끝과 코일 도전층(18g)의 상류 끝을 접속한다.
도 1에 도시된 바와 같이, 외부 전극(14a)은 래미네이트(12) 내에 포함되며, 끝면(S3) 및 하면(S2) 사이의 경계에 걸쳐서 연장하도록 래미네이트(12)의 외부에 노출된다. 즉, y축 방향에서 본 평면도에서, 외부 전극(14a)은 실질적으로 L자형이다. 도 2에 도시된 바와 같이, 외부 전극(14a)은 외부 전극 도전층들[20(20a~20d), 21(21a~21d), 22(22a~22d) 및 25(25a~25i)]이 적층된 것이다. 외부 전극 도전층들[20(20a~20d), 21(21a~21d), 22(22a~22d) 및 25(25a~25i)]은 도 2에 도시된 바와 같이 적층되어 있으며, 따라서 절연체층들(16b 내지 16g)을 y축 방향으로 관통하고 있고 전기적으로 함께 접속된다.
외부 전극 도전층들(25b, 25d, 25f 및 25h)은 각각 절연체층들(16c, 16d, 16e 및 16f)을 y축 방향으로 관통하며 실질적으로 L자 형이다. 외부 전극 도전층들(25b, 25d, 25f 및 25h)은, y축 방향에서 본 평면도에서, 절연체층들(16a 내지 16h) 각각의 음의 x축 방향의 짧은 변 및 음의 z축 방향의 긴 변에 접한다.
외부 전극 도전층들(25a 내지 25i)은, y축 방향에서 본 평면도에서, 서로 일치한다. 외부 전극 도전층(25b)은 외부 전극 도전층들(25a 및 25c)과 접한다. 외부 전극 도전층(25d)은 외부 전극 도전층들(25c 및 25e)과 접한다. 외부 전극 도전층(25f)은 외부 전극 도전층들(25e 및 25g)과 접한다. 외부 전극 도전층(25h)은 외부 전극 도전층들(25g 및 25i)과 접한다.
외부 전극 도전층(20a, 21a 및 22a)은 절연체층(16 a)의 전면 상에 배치되어 있으며 실질적으로 장방형을 갖는다. 외부 전극 도전층들(20a, 21a 및 22a)은, y축 방향에서 본 평면도에서, 외부 전극 도전층들(25a 내지 25i) 각각의 형상과는 다른 형상을 가지며, y축 방향에서 본 평면도에서 외부 전극 도전층들(25a 내지 25i)과 중첩한다. 보다 상세하게는, 외부 전극 도전층(21a)은 절연체층(16a)의 음의 x축 방향이며 음의 z축 방향의 코너에 배치된다. 외부 전극 도전층(20a)은 외부 전극 도전층(21a)에 대하여 양의 z축 방향에 배치되며, 절연체층(16a)의 음의 x축 방향의 짧은 변에 접한다. 외부 전극 도전층(20a)은 코일 도전층(18a)의 상류 끝에 접속된다. 외부 전극 도전층(22a)은 외부 전극 도전층(21a)에 대하여 양의 x축 방향에 배치되며, 절연체층(16a)의 음의 z축 방향의 긴 변에 접한다.
외부 전극 도전층들(20b, 2lb 및 22b)은 각각, 절연체층(16b)을 y축 방향으로 관통하며, y축 방향에서 본 평면도에서, 외부 전극 도전층들(20a, 21a 및 22a)과 각각 일치한다. 외부 전극 도전층들(20b, 2lb 및 22b)은 각각 외부 전극 도전층들(20a, 21a 및 22a)에 접한다.
외부 전극 도전층들(20c, 21c, 22c)은 각각, 절연체층(16g)을 y축 방향으로 관통하며, y축 방향에서 본 평면도에서, 외부 전극 도전층들(20a, 21a 및 22a)과 일치한다.
외부 전극 도전층들(20d, 21d 및 22d)은 각각, y축 방향에서 본 평면도에서, 외부 전극 도전층들(20c, 21c 및 22c)과 일치한다. 외부 전극 도전층들(20d, 21d 및 22d)은 각각, 외부 전극 도전층들(20c, 21c 및 22c)에 접한다.
전술한 방식으로 외부 전극 도전층들(20, 21, 22 및 25)이 적층된 외부 전극(14a)에서는, 도 3a 및 도 3b에 도시된 바와 같이, 외부 전극(14a)의 음의 y축 방향의 끝에 위치하는 측면(S10) 및 외부 전극(14a)의 양의 y축 방향의 끝에 위치하는 측면(S11)이 평탄하지 않다.
보다 상세하게, 측면(S10)은 외부 전극 도전층들(20a, 20b, 21a, 2lb, 22a, 22b, 25a)에 의해 규정된다. 외부 전극 도전층들(20a, 20b, 21a, 21b, 22a 및 22b)은 외부 전극 도전층(25a)보다도 음의 y축 방향으로 더 멀리 돌출한다. 따라서, 측면(S10)은, 음의 z축 방향에서 본 평면도에서, x축 방향에서 그 양끝이 음의 y축 방향으로 돌출하며, x축 방향의 실질적으로 중앙 부분이 양의 y축 방향으로 움푹 들어간 형상을 갖는다. 또한, 측면(S10)은, 음의 x축 방향에서 본 평면도에서, z축 방향에서 그 양끝이 음의 y축 방향으로 돌출하며, z축 방향의 실질적으로 중앙 부분이 양의 y축 방향으로 움푹 들어간 형상을 갖는다.
측면(S11)은, 외부 전극 도전층들(20c, 20d, 21c, 21d, 22c, 22d 및 25i)에 의해 규정된다. 외부 전극 도전층들(20c, 20d, 21c, 21d, 22c 및 22d)은 외부 전극 도전층(25i)보다도 양의 y축 방향으로 돌출한다. 측면(S11)은, 음의 z축 방향에서 본 평면도에서, x축 방향의 양끝이 양의 y축 방향으로 돌출하며, x축 방향의 실질적으로 중앙 부분이 음의 y축 방향으로 움푹 들어간 형상을 갖는다. 또한 측면(S11)은, 음의 x축 방향에서 본 평면도에서, z축 방향의 양끝이 양의 y축 방향으로 돌출하며, z축 방향의 실질적으로 중앙 부분이 음의 y축 방향으로 움푹 들어간 형상을 갖는다.
도 1에 도시된 바와 같이, 외부 전극(14b)은 래미네이트(12) 내에 포함되어 있으며, 끝면(S4) 및 하면(S2) 사이의 경계에 걸쳐서 연장하도록 래미네이트(12)의 외부에 노출된다. 즉, y축 방향에서 본 평면도에서, 외부 전극(14b)은 실질적으로 L자형이다. 도 2에 도시된 바와 같이, 외부 전극(14b)은 외부 전극 도전층들[30(30a 내지 30d), 31(31a 내지 31d), 32(32a 내지 32d) 및 35(35a 내지 35i)]이 적층된 것이다. 도 2에 도시된 바와 같이, 외부 전극 도전층들[30(30a 내지 30d), 31(31a 내지 31d), 32(32a 내지 32d) 및 35(35a 내지 35i)]이 적층되며, 따라서 절연체층(16)[절연체층(16b 내지 l6g)]의 일부를 y축 방향으로 관통하고 있고 전기적으로 함께 접속된다.
외부 전극 도전층들(35b, 35d, 35f 및 35h)은 각각, 절연체층들(16c, 16d, 16e 및 16f)을 y축 방향으로 관통하며 실질적으로 L자형이다. y축 방향에서 본 평면도에서, 외부 전극 도전층들(35b, 35d, 35f 및 35h)은 절연체층들(16a 및 16h)[절연체층들(16)의 나머지] 각각의 양의 x축 방향의 짧은 변 및 음의 z축 방향의 긴 변에 접한다.
외부 전극 도전층들(35a 내지 35i)은, y축 방향에서 본 평면도에서, 서로 일치한다. 외부 전극 도전층(35b)은 외부 전극 도전층들(35a 및 35c)과 접한다. 외부 전극 도전층(35d)은 외부 전극 도전층들(35c 및 35e)과 접한다. 외부 전극 도전층(35f)은 외부 전극 도전층들(35e 및 35g)과 접한다. 외부 전극 도전층(35h)은 외부 전극 도전층들(35g 및 35i)과 접한다.
외부 전극 도전층들(30a, 31a, 32a)은 절연체층(16a)의 전면 상에 배치되며 실질적으로 장방형을 갖는다. 외부 전극 도전층들(30a, 31a 및 32a)은, y축 방향에서 본 평면도에서, 외부 전극 도전층들(35a 내지 35i) 각각의 형상과는 다른 형상을 가지며, y축 방향에서 본 평면도에서, 외부 전극 도전층들(35a 내지 35i)과 중첩한다. 보다 상세하게, 외부 전극 도전층(31a)은, 절연체층(16a)의 양의 x축 방향이며 음의 z축 방향의 코너에 배치된다. 외부 전극 도전층(30a)은 외부 전극 도전층(31a)에 대하여 양의 z축 방향에 배치되며, 절연체층(16a)의 양의 x축 방향의 짧은 변에 접한다. 외부 전극 도전층(32a)은 외부 전극 도전층(31a)에 대하여 음의 x축 방향에 배치되며, 절연체층(16a)의 음의 z축 방향의 긴 변에 접한다.
외부 전극 도전층들(30b, 3lb 및 32b)은 각각, 절연체층(16b)을 y축 방향으로 관통하며, y축 방향에 본 평면도에서, 외부 전극 도전층들(30a, 31a 및 32a)과 일치한다. 외부 전극 도전층들(30b, 3lb 및 32b)은 각각, 외부 전극 도전층들(30a, 31a 및 32a)에 접한다.
외부 전극 도전층들(30c, 31c 및 32c)은 각각, 절연체층(16g)을 y축 방향으로 관통하며, y축 방향에서 본 평면도에서, 외부 전극 도전층들(30a, 31a 및 32a)과 일치한다.
외부 전극 도전층들(30d, 31d 및 32d)은 각각, y축 방향에서 본 평면도에서, 외부 전극 도전층들(30c, 31c 및 32c)과 일치한다. 외부 전극 도전층들(30d, 31d 및 32d)은 각각, 외부 전극 도전층들(30c, 31c 및 32c)에 접한다. 또한, 외부 전극 도전층(30d)은 코일 도전층(18g)의 하류 끝에 접속된다.
이상과 같은 방식으로 외부 전극 도전층들(30, 31, 32, 35)이 적층되며, 이에 의해 도 3a 및 도 3c에 도시된 바와 같이, 음의 y축 방향의 끝에 위치하는 외부 전극(14b)의 측면(S12) 및 양의 y축 방향의 끝에 위치하는 외부 전극(14b)의 측면(S13)이 평탄하지 않다.
보다 상세하게, 측면(S12)은 외부 전극 도전층들(30a, 30b, 31a, 31b, 32a, 32b 및 35a)에 의해 규정된다. 외부 전극 도전층들(30a, 30b, 31a, 31b, 32a 및 32b)은 외부 전극 도전층(35a)보다도 음의 y축 방향으로 더 멀리 돌출한다. 측면(S12)은, 음의 z축 방향에서 본 평면도에서, x축 방향의 그 양끝이 음의 y축 방향으로 돌출하며, x축 방향의 실질적으로 중앙 부분이 양의 y축 방향으로 움푹 들어간 형상을 갖는다. 또한, 측면(S12)은, 양의 x축 방향에서 본 평면도에서, z축 방향의 그 양끝이 음의 y축 방향으로 돌출하며, z축 방향의 실질적으로 중앙 부분이 양의 y축 방향으로 움푹 들어간 형상을 갖는다.
측면(S13)은 외부 전극 도전층들(30c, 30d, 31c, 31d, 32c, 32d 및 35i)에 의해 규정된다. 그리고, 외부 전극 도전층들(30c, 30d, 31c, 31d, 32c 및 32d)은 외부 전극 도전층(35i)보다도 양의 y축 방향으로 더 멀리 돌출한다. 측면(S13)은, 음의 z축 방향에서 본 평면도에서, x축 방향의 그 양끝이 양의 y축 방향으로 돌출하며, x축 방향의 실질적으로 중앙 부분이 음의 y축 방향으로 움푹 들어간 형상을 갖는다. 또한, 측면(S13)은, 양의 x축 방향에서 본 평면도에서, z축 방향의 그 양끝이 양의 y축 방향으로 돌출하며, z축 방향의 실질적으로 중앙 부분이 음의 y축 방향으로 움푹 들어간 형상을 갖는다.
래미네이트(12)로부터 외부에 노출된 외부 전극들(14a 및 14b) 각각의 부분에는, 부식 방지를 위해 니켈 도금 및 주석 도금이 되어 있다.
또한, 외부 전극들(14a 및 14b) 각각의 y축 방향의 양측의 각각은, 절연체층(16a 또는 16h)이 적층되어 있다. 이에 따라 외부 전극들(14a 및 14b)은 측면들(S5 및 S6)에는 노출되지 않는다.
(전자 부품의 제조 방법)
이하에, 제1 실시예에 따른 전자 부품(10)의 제조 방법에 대해서 도면을 참조하면서 설명한다. 도 4a 내지 도 7c는 전자 부품(10)의 제조시의 평면도들이다.
우선, 도 4a에 도시된 바와 같이, 주성분이 붕규산 유리인 절연 페이스트가 스크린 인쇄에 의해 도포되어, 절연 페이스트층(116a)을 형성한다. 절연 페이스트층(116a)은 코일(L)보다도 외부에 위치하는 외부 절연체층인 절연체층(16a)가 되어야 할 페이스트층이다.
다음으로, 도 4b에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18a) 및 외부 전극 도전층들(20a, 21a, 22a, 30a, 31a 및 32a)이 형성된다. 구체적으로, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116a) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해서 자외선들 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다.
다음으로, 도 4c에 도시된 바와 같이, 포토리소그래피 단계에 의해, 복수의 개구 그룹(h1) 및 비아 홀들(H1)을 갖는 절연 페이스트층(116b)이 형성된다. 구체적으로, 절연 페이스트가 스크린 인쇄에 의해 도포되고, 절연 페이스트층을 절연 페이스트층(116a) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해서 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116b)은 코일(L)이 배치되어 있는 내부 절연체층인 절연체층(16b)이 되어야 할 페이스트층이다. 개구 그룹(h1)은 외부 전극 도전층들(20a, 21a, 22a, 30a, 31a 및 32a)의 세트의 것과 동일한 형상을 가지며, 외부 전극 도전층들(20a, 21a, 22a, 30a, 31a 및 32a)과 중첩한다.
다음으로, 도 4d에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18b), 외부 전극 도전층들(20b, 21b, 22b, 30b, 31b, 32b, 25a 및 35a) 및 비아 홀 도체들(V1)이 형성된다. 구체적으로, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116b) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해서 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이 단계에서, 대응하는 개구 그룹(h1)보다도 더 큰 면적을 갖고, 대응하는 개구 그룹(h1)과 중첩하도록 도전층들이 절연 페이스트층(116b) 상에 형성된다. 이러한 방식으로, 외부 전극 도전층들(20b, 21b, 22b, 30b, 31b 및 32b)은 개구 그룹(h1) 내에 형성된다. 비아 홀 도체들(V1)은 비아 홀들(H1) 내에 형성된다. 도 4d에서는, 외부 전극 도전층들(20b, 21b, 22b, 30b, 31b 및 32b) 및 비아 홀 도체들(V1)이 코일 도전층(18b) 및 외부 전극 도전층들(25a 및 35a)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 5a에 도시된 바와 같이, 포토리소그래피 단계에 의해, 개구 그룹(h2) 및 비아 홀들(H2)을 갖는 절연 페이스트층(116c)이 형성된다. 구체적으로, 절연 페이스트가 스크린 인쇄에 의해 도포되어, 절연 베이스트층을 절연 페이스트층(116 b) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116c)은 내부 절연체층인 절연체층(16c)이 되어야 할 페이스트층이다. 개구 그룹들(h2) 각각은 2개의 외부 전극 도전층(25b) 및 2개의 외부 전극 도전층(35b)이 결합된 십자 형상을 갖는다.
다음으로, 도 5b에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18c), 외부 전극 도전층들(25b, 25c, 35b 및 35c) 및 비아 홀 도체들(V2)이 형성된다. 구체적으로는, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116c) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해서 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이러한 방식으로, 외부 전극 도전층들(25b 및 35b)은 개구들(h2) 내에 형성된다. 비아 홀 도체들(V2)은 비아 홀들(H2) 내에 형성된다. 도 5b에서는, 외부 전극 도전층들(25b 및 35b) 및 비아 홀 도체들(V2)이 코일 도전층들(18c) 및 외부 전극 도전층들(25c및 35c)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 5c에 도시된 바와 같이, 포토리소그래피 단계에 의해, 개구들(h3) 및 비아 홀들(H3)을 갖는 절연 페이스트층(116d)이 형성된다. 구체적으로, 절연 페이스트가 스크린 인쇄에 의해 도포되어, 절연 페이스트층을 절연 페이스트층(116c) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해서 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116d)은 내부 절연체층인 절연체층(16d)이 되어야 할 페이스트층이다. 개구들(h3) 각각은 개구들(h2) 각각과 실질적으로 같은 형상을 갖는다.
다음으로, 도 5d에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18d), 외부 전극 도전층들(25d, 25e, 35d 및 35e) 및 비아 홀들(V3)이 형성된다. 구체적으로는, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116d) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이러한 방식으로, 외부 전극 도전층들(25d 및 35d)은 개구들(h3) 내에 형성된다. 비아 홀 도체들(V3)은 비아 홀들(H3) 내에 형성된다. 도 5d에서는, 외부 전극 도전층들(25d 및 35d) 및 비아 홀 도체들(V3)은 코일 도전층(18d) 및 외부 전극 도전층들(25e 및 35e)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 6a에 도시된 바와 같이, 포토리소그래피 단계에 의해, 개구들(h4) 및 비아 홀들(H4)을 갖는 절연 페이스트층(116e)이 형성된다. 구체적으로, 절연 페이스트가 스크린 인쇄에 의해 도포되어, 절연 페이스트층을 절연 페이스트층(116d) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116e)은 내부 절연체층인 절연체층(16e)가 되어야 할 페이스트층이다. 개구들(h4) 각각은 개구들(h2) 각각과 같은 형상을 갖는다.
다음으로, 도 6b에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18e), 외부 전극 도전층들(25f, 25g, 35f 및 35g) 및 비아 홀 도체들(V4)이 형성된다. 구체적으로, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116e) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이러한 방식으로, 외부 전극 도전층들(25f 및 35f)이 개구들(h4) 내에 형성된다. 비아 홀 도체들(V4)은 비아 홀들(H4) 내에 형성된다. 도 6b에서는, 외부 전극 도전층들(25f 및 35f) 및 비아 홀 도체들(V4)이 코일 도전층들(18e) 및 외부 전극 도전층들(25g 및 35g)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 6c에 도시된 바와 같이, 포토리소그래피 단계에 의해, 개구들(h5) 및 비아 홀들(H5)을 갖는 절연 페이스트층(116f)이 형성된다. 구체적으로, 절연 페이스트가 스크린 인쇄에 의해 도포되어, 절연 페이스트층을 절연 페이스트층(116e) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116f)은 내부 절연체층인 절연체층(16f)이 되어야 할 페이스트층이다. 개구(h5)들 각각은 개구들(h2) 각각과 같은 형상을 갖는다.
다음으로, 도 6d에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18f), 외부 전극 도전층들(25h, 25i, 35h 및 35i) 및 비아 홀 도체들(V5)이 형성된다. 구체적으로는, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116f) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이러한 방식으로, 외부 전극 도전층들(25h 및 35h)이 개구들(h5) 내에 형성된다. 비아 홀 도체들(V5)은 비아 홀들(H5) 내에 형성된다. 도 6d에서는, 외부 전극 도전층들(25h 및 35h) 및 비아 홀 도체들(V5)이 코일 도전층들(18f) 및 외부 전극 도전층들(25i 및 35i)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 7a에 도시된 바와 같이, 포토리소그래피 단계에 의해, 복수의 개구들(h6) 및 비아 홀들(H6)을 갖는 절연 페이스트층(116g)이 형성된다. 구체적으로, 절연 페이스트는 스크린 인쇄에 의해 도포되어, 절연 페이스트층을 절연 페이스트층(116f) 상에 형성한다. 또한, 감광성 도전 페이스트층은 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 절연 페이스트층(116g)은 내부 절연체층인 절연체층(16g)이 되어야 할 페이스트층이다. 개구들(h6) 각각은 외부 전극 도전층들(20d, 21d, 22d, 30d, 31d 및 32d)의 세트의 것과 실질적으로 같은 형상을 가지며, 외부 전극 도전층들(20d, 21d, 22d, 30d, 31d 및 32d)과 중첩된다.
다음으로, 도 7b에 도시된 바와 같이, 포토리소그래피 단계에 의해, 코일 도전층들(18g), 외부 전극 도전층들(20c, 20d, 21c, 21d, 22c, 22d, 30c, 30d, 31c, 31d, 32c 및 32d) 및 비아 홀 도체들(V6)이 형성된다. 구체적으로는, 금속 주성분이 은인 감광성 도전 페이스트가 스크린 인쇄에 의해 도포되어, 감광성 도전 페이스트층을 절연 페이스트층(116g) 상에 형성한다. 또한, 감광성 도전 페이스트층이 포토마스크를 통해 자외선 또는 다른 선들을 조사받고, 알칼리 용액 또는 다른 용액들을 이용하여 현상된다. 이러한 방식으로, 외부 전극 도전층들(20c, 21c, 22c, 30c, 31c, 32c)이 개구들(h6) 내에 형성된다. 비아 홀 도체들(V6)은 비아 홀들(H6) 내에 형성된다. 도 7b에서는, 외부 전극 도전층들(20c, 21c, 22c, 30c, 31c, 32c) 및 비아 홀 도체들(V6)이 코일 도전층들(18g) 및 외부 전극 도전층들(21d, 22d, 30d 및 31d)에 의해 숨겨져 있기 때문에, 도시되어 있지 않다.
다음으로, 도 7c에 도시된 바와 같이, 절연 페이스트를 스크린 인쇄에 의해 도포함으로써, 절연 페이스트층(116h)이 절연 페이스트층(116g) 상에 형성된다. 절연 페이스트층(116g)은 외부 절연체층인 절연체층(16g)이 되어야 할 페이스트층이다. 이상의 단계들을 거쳐, 마더 래미네이트(112)가 구해진다.
다음으로, 예를 들어, 다이싱 의해 마더 래미네이트(112)가 복수의 미소성 래미네이트들(unfired laminates)(12)로 절단된다. 마더 래미네이트(112)를 절단하는 단계에서는, 절단에 의해 형성되는 서로 인접하는 2개의 절단면에서 외부 전극들(14a 및 14b)이 래미네이트들(12) 각각으로부터 노출되도록 제조된다. 외부 전극(14a)에 대한 서로 인접하는 2개의 절단면은 하면(S2) 및 끝면(S3)이며, 외부 전극(14b)에 대한 절단면들은 하면(S2) 및 끝면(S4)이다.
다음으로, 미소성의 래미네이트(12)가 소정 조건에서 소성되고, 소성된 래미네이트(12)가 구해진다. 또한, 래미네이트(12)는 배럴링을 받게 된다.
마지막으로, 래미네이트(12)로부터 노출된 외부 전극들(14a 및 14b)의 부분들은 대략 2μm~7μm의 두께로 니켈 도금되며, 대략 2μm~7μm의 두께로 주석 도금된다. 이상의 단계들을 거쳐 전자 부품(10)이 완성된다.
(유익한 효과)
전술한 방식으로 구성된 전자 부품(10)에서는, 래미네이트(12)에 파손이 발생하는 것이 억제될 수 있다. 보다 상세하게, 일본 특허 공개 공보 제2010-165975호에 기재된 적층 인덕터(500)의 제조 공정은, 마더 래미네이트를 개별의 래미네이트들(502)로 분할하는 분할 단계 및 래미네이트들(502)을 소성하는 소성 단계를 포함한다. 분할 단계 및 소성 단계에서는, 래미네이트들(502) 각각에 스트레스가 가해진다. 래미네이트들(502)의 재료는 외부 전극들(508 및 510)의 재료와 상이하므로, 래미네이트(502)에 스트레스가 가해지면, 래미네이트(502)과 외부 전극들(508 및 510) 사이에 내부 스트레스가 잔류하게 된다. 내부 스트레스가 잔류한 상태에서, 래미네이트(502)가 배럴 연마 또는 도금을 받게 되면, 배럴 연마 또는 도금의 충격이, 절연층들(504a 및 504d) 각각 내에서 외부 전극들(508 및 510)에 접하고 있는 부분에 발생할 수 있다. 그 결과, 크랙과 같은 파손이 상기 부분에 발생할 수 있다.
대조적으로, 전자 부품(10)에서는, 외부 전극들(14a 및 14b)의 y축 방향의 양측에 위치하는 측면들(S10 내지 S13)이 평탄하지 않다. 따라서, 외부 전극들(14a 및 14b)의 y축 방향의 양측의 절연체층들(16a 및 16h)이 외부 전극들(14a 및 14b)의 접하는 면적이 크고, 이에 의해 밀착성이 높다. 그 결과, 래미네이트(12)에 충격이 발생하더라도, 절연체층들(16a 및 16h)에 있어서 외부 전극(14a 및 14b)에 접하고 있는 부분들 내에 크랙과 같은 파손이 발생하는 것이 억제된다. 즉, 전자 부품(10)의 파손이 억제된다.
바람직한 실시예들의 전자 부품(10)에서, y축 방향의 외부 전극들(14a, 14b)의 양측은 절연체층들(16a, 16h)과 오버레이된다(overlaid). 그러나, 이는 제한적인 것은 아니며, 외부 전극들 중 한쪽이 절연체층과 오버레이되도록 변경하는 것이 가능하다.
(변형예)
다음으로, 변형예에 따른 전자 부품(l0a)에 대해서 도면을 참조하면서 설명한다. 도 8a는 전자 부품(l0a)을 음의 z축 방향에서 본 평면도이며, 도 8b는 전자 부품(10a)을 음의 x축 방향에서 본 평면도이며, 도 8c는 전자 부품(10a)을 양의 x축 방향에서 본 평면도이다.
전자 부품(10a)은 외부 전극들(14a 및 14b) 각각의 형상이 전자 부품(10)과는 상이하다. 전자 부품(l0a)은 외부 전극 도전층들(21 및 31)을 포함하지 않는다. 따라서, 측면(S10)은, 음의 z축 방향에서 본 평면도에서, 양의 x축 방향의 단부가 다른 부분들보다도 음의 y축 방향으로 더 멀리 돌출한 형상을 갖는다. 또한 측면(S10)은, 음의 x축 방향에서 본 평면도에서, 양의 z축 방향 단부가 다른 부분들보다도 음의 y축 방향으로 더 멀리 돌출한 형상을 갖는다.
마찬가지로, 측면(S11)은, 음의 z축 방향에서 본 평면도에서, 양의 x축 방향의 단부가 다른 부분들보다도 양의 y축 방향으로 더 멀리 돌출한 형상을 갖는다. 또한, 측면(S11)은, 음의 x축 방향에서 본 평면도에서, 양의 z축 방향의 단부가 다른 부분들보다도 양의 y축 방향으로 더 멀리 돌출한 형상을 갖는다.
측면(S12)은, 음의 z축 방향에서 본 평면도에서, 음의 x축 방향의 단부가 다른 부분들보다도 음의 y축 방향으로 더 멀리 돌출한 형상을 갖는다. 또한, 측면(S12)은, 양의 x축 방향으로부터 본 평면도에서, 양의 z축 방향의 단부가 다른 부분들보다도 음의 y축 방향으로 더 멀리 돌출한 형상을 갖는다.
마찬가지로, 측면(S13)은, 음의 z축 방향에서 본 평면도에서, 음의 x축 방향의 단부가 다른 부분들보다도 양의 y축 방향으로 더 멀리 돌출한 형상을 갖는다. 또한, 측면(S13)은, 양의 x축 방향에서 본 평면도에서, 양의 z축 방향의 단부가 다른 부분들보다도 양의 y축 방향으로 더 멀리 돌출한 형상을 갖는다.
전술한 바와 같은 전자 부품(10a)에서는, 래미네이트의 파손이 억제될 수 있다. 보다 상세하게는, 래미네이트의 코너는, 외부로부터의 충격에 의해 파손될 수 있다. 전자 부품(10a)에서는, 외부 전극(14a)의 y축 방향의 폭이, 하면(S2)과 끝면(S3) 사이의 코너에서 최대가 아니며, 외부 전극(14b)의 y축 방향의 폭이 하면(S2)과 끝면(S4) 사이의 코너에서 최대가 아니다. 따라서, 전자 부품(10a)의 코너에 있어서의 외부 전극들(14a 및 14b) 각각으로부터 측면들(S5 및 S6) 각각까지의 거리(d2)는, 전자 부품(10)의 코너에서의 외부 전극들(14a 및 14b) 각각으로부터 측면들(S5 및 S6)까지의 거리(d1)보다도 크다. 이에 따라, 전자 부품(10a)에서는 래미네이트(12)의 코너에서 파손의 발생이 억제된다.
전술한 외부 전극들(14a 및 14b)을 형성하기 위해, 도 4c 및 도 7a에 도시된 단계들에 있어서, 마더 래미네이트(112)의 절단에 의해 형성되는 서로 인접하는 2개의 절단면들 사이의 코너에 개구들(h1 및 h6)이 위치하지 않도록, 절연 페이스트층들(116b 및 116g)이 형성된다. 또한, 도 4b 및 도 7b에 도시하는 단계에 있어서, 외부 전극 도전층들(21 및 31)이 형성되지 않는다.
또한, 전자 부품들(10 및 10a)에서는, 외부 전극(14a)의 측면들(S10 및 S11)과 외부 전극(14b)의 측면들(S12 및 S13) 모두가 평탄하지 않다. 그러나, 측면들(S10 및 S11) 중 적어도 하나는 평탄하지 않고, 측면들(S12 및 S13) 중 적어도 하나는 평탄하지 않는 것이 요구된다
전자 부품들(10 및 10a)에서, y축 방향의 외부 전극들(14a 및 14b)의 양측은 절연체층들(16a 및 16b)과 오버레이된다. 그러나, 이는 제한적인 것은 아니며, 외부 전극들 중 단 하나만이 절연체층과 오버레이되도록 변경하는 것이 가능하다.
전술한 바와 같이, 본 발명의 바람직한 실시예들은 전자 부품 및 이를 생산하는 방법에 유용하며, 특히 래미네이트의 파손이 억제된다는 점에서 유익하다. 본 발명의 바람직한 실시예들이 전술되었지만, 당업자에게는 본 발명의 사상 및 범주를 벗어나지 않는 변경들 및 변형들이 자명할 것이라는 점이 이해되어야 한다. 따라서, 본 발명의 범주는 후속하는 특허청구범위에 의해서만 판정되어야 한다.

Claims (8)

  1. 복수의 절연체층(insulator layer)이 적층되어 구성되고, 실장면을 포함하는 래미네이트(laminate) - 상기 실장면은 상기 복수의 절연체층의 외연이 연결되는 것에 의해 구성됨 - 와,
    상기 복수의 절연체층의 일부를 적층 방향으로 관통하는 복수의 도전층(conductive layer)이 적층되어 구성되는 외부 전극 - 상기 외부 전극은 상기 래미네이트의 외부에 노출됨 -
    을 포함하며,
    상기 외부 전극의 적층 방향(stacking direction)의 적어도 한쪽의 측면에는 상기 복수의 절연체층의 나머지가 적층되고,
    상기 외부 전극의 적층 방향의 적어도 한쪽의 측면은 평탄하지 않으며(uneven),
    상기 외부 전극은, 상기 실장면과 상기 실장면에 인접하는 끝면에 걸쳐 상기 래미네이트의 외부에 노출되고 - 상기 끝면은 상기 복수의 절연체층의 외연이 연결되는 것에 의해 구성됨 -,
    상기 외부 전극의 적층 방향의 폭이, 적어도 실장면과 끝면과의 교선(交線) 부분에서 최대가 되지 않는, 전자 부품.
  2. 제1항에 있어서,
    상기 외부 전극의 적층 방향의 적어도 한쪽의 끝에 위치되는 측면은, 적층 방향으로부터 평면에서 볼 때, 상이한 형상들을 갖는 복수의 도전층이 적층되는 것에 의해, 평탄하지 않게 되는, 전자 부품.
  3. 제1항 또는 제2항에 따른 전자 부품을 제조하는 방법으로서,
    외부 절연체층을 형성하는 제1 단계와,
    상기 외부 절연체층 상에 개구가 형성된 내부 절연체층을 형성하는 제2 단계와,
    상기 내부 절연체층 상에 도전층을 형성하는 제3 단계와 - 상기 도전층은 상기 개구보다 더 큰 면적을 가지며 상기 개구와 중첩(overlapping)함 -,
    상기 외부 절연체층 및 상기 내부 절연체층을 포함하는 마더 래미네이트(mother laminate)를 복수의 래미네이트로 절단하는 제4 단계
    를 포함하며,
    상기 제4 단계에서는, 절단에 의해 형성되는 제1 절단면에서 상기 도전층을 포함하는 외부 전극의 일면이 상기 래미네이트로부터 노출되는, 전자 부품의 제조 방법.
  4. 제3항에 있어서,
    상기 제4 단계에서, 제2 절단면에서 상기 도전층을 포함하는 상기 외부 전극의 다른 일면이 상기 래미네이트로부터 노출되며,
    상기 제2 절단면은 절단에 의해 형성되고 상기 제1 절단면에 인접하는, 전자 부품의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 단계에서, 상기 제1 절단면과 상기 제2 절단면 사이의 코너에 상기 개구가 위치하지 않도록, 상기 내부 절연체층이 형성되는, 전자 부품의 제조 방법.
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