JP5831633B2 - 積層型素子およびその製造方法 - Google Patents

Description

この発明は、磁性体基板を含む複数の基板が積層されてなる積層型素子およびその製造方法に関するものである。

従来、磁性体基板を含む複数の基板を積層・焼成した積層型素子が知られている。例えば、特許文献１には、磁性体にコイルパターンを形成して積層する積層型インダクタ素子が開示されている。特許文献１における積層型インダクタ素子は、最外層および中間層に非磁性体を配置し、配線パターンの引き回しを非磁性体層内部で行うことで、素子表面での配線パターンをなくして電子部品の搭載領域を確保し、かつインダクタの直流重畳特性を向上させたものである。

しかし、最外層の表裏面にそれぞれ形成された実装用電極間を電気的に接続するためにビアホールを形成し、磁性体内部を通って接続する構成とすると、ビアホール内の導体は、周囲を完全に磁性体で囲まれた状態であるため、寄生インダクタンスが大きくなる。磁性体基板の天面にＩＣや電子部品が搭載される場合、ＧＮＤ端子が設けられることが多いが、上記寄生インダクタンスによって、磁性体基板の天面と底面との間で、ＧＮＤ端子の電位に差が生じる恐れがある。そこで、例えば、特許文献２のように、基板端部に凹部を設け、その凹んだ部分に端面電極を形成し、それを介して上下面を電気的に接続する構成が考えられる。

国際公開第２００７／１４５１８９号公報 特開２００６−２５３７１６号公報

しかし、特許文献２にあるような端面電極を介して上下面を電気的に接続するためには、端面電極は磁性体基板が集合基板状態である時に形成されるため、必然的に磁性体基板の各辺の中央部付近に形成せざるを得ず、また凹部が形成されることにより、電子部品を搭載するための領域が狭くなってしまう、という課題があった。

そこで、この発明は、電子部品の搭載領域を確保しつつ、寄生インダクタンスを小さくする積層型素子およびその製造方法を提供することを目的とする。

本発明の積層型素子は、磁性体基板を含む複数の基板が積層されてなる積層体であり、前記積層体の最外層の第１の表面には、電子部品搭載用の第１のランド電極が設けられ、前記積層体の最外層の第２の表面には、基板実装用の第２のランド電極が設けられている。

そして、本発明の積層型素子は、前記第１のランド電極及び第２のランド電極と電気的に接続する前記磁性体層内に設けられたビアホールを備え、前記ビアホールと前記積層型素子の端面との間の領域が非磁性材料からなることを特徴とする。

ビアホールと接する非磁性材料は積層型素子の端面との間に介在するため、ビアホールは、実質的に開磁路を構成する。したがって本発明の積層型素子は寄生インダクタンスを小さくすることができる。また、ビアホールは、積層体の端部近傍であれば任意の位置に配置できるので、配線パターンの引き回しの自由度が上がり、コイルパターンを積層体の端部近傍まで形成することができる。

この発明によれば、電子部品の搭載領域を確保し、配線パターンの煩雑化を防止しつつ、寄生インダクタンスを小さくすることができる。

積層型インダクタ素子の断面図である。 寄生インダクタンスを示す図である。 積層型素子の製造工程を示す図である。 積層型素子の製造工程を示す図である。 積層型素子の製造工程を示す図である。 積層型素子の製造工程を示す図である。

図１（Ａ）は、本発明の実施形態に係る積層型インダクタ素子の断面図であり、図１（Ｂ）は、積層型インダクタ素子の上面図である。この積層型素子は、磁性体フェライトからなる複数の磁性体基板が積層されてなる。本実施形態に示す断面図は、紙面上側を積層型インダクタ素子の上面側とし、紙面下側を積層型インダクタ素子の下面側とする。

図１の例における積層型インダクタ素子には、磁性体フェライト層１１が形成されており、磁性体フェライト層１１は磁性体材料からなる複数のセラミックグリーンシート（磁性体基板）を積層してなる。さらに、その素子の最上面は、非磁性体フェライト層１２で形成され、その素子の最下面は、非磁性体フェライト層１３で形成されてなる。非磁性体フェライト層１２および非磁性体フェライト層１３は、非磁性体材料からなる複数のセラミックグリーンシートを積層してなる。

このような構成とすることで、磁性体フェライト層１１は、非磁性体フェライト層１２および非磁性体フェライト層１３で挟持される構造となり、異なる材料による熱膨張係数の違いに起因する焼成時の応力によって積層体の強度が増すという利点を有する。また、非磁性体フェライト層１２内部、または非磁性体フェライト層１３内部に、配線パターンを形成し、積層体の表面とビアホールにて接続させることで、積層体の表面に配線パターンを形成する必要がなくなる。あるいは、磁性体フェライト層１１と非磁性体フェライト層１２の境界面、または磁性体フェライト層１１と非磁性体フェライト層１３との境界面にて配線パターンを形成する態様であっても、積層体の表面に配線パターンを形成する必要がなくなる。

積層体を構成する一部の基板上には、コイルパターンを含む内部電極が形成されている。コイルパターンは、積層方向に接続され、インダクタ２１を構成する。図１（Ａ）の例におけるインダクタ２１は、磁性体フェライト層１１の内部に配置されている。

素子の最上面には、外部電極３１が形成されている。外部電極３１は、ＩＣやコンデンサ等電子部品が実装されるためのランド電極であり、様々な半導体素子や受動素子を搭載することにより、積層型インダクタ素子を含めた電子部品モジュール（例えばＤＣ−ＤＣコンバータ等）が構成される。例えば図１（Ａ）では、ＩＣ５１を搭載している。本実施形態では、説明のために３つの外部電極３１を示しているが、実際の素子はさらに多数の外部電極を有している。

また、素子の最下面には、端子電極３２が形成される。この端子電極３２は、積層型インダクタ素子が電子部品モジュールとして出荷された後、電子機器の製品製造工程において、電子部品モジュールが実装される、実装基板側のランド電極となる。

この素子に含まれる非磁性体４１は、例えば非磁性ペーストからなる。非磁性体４１は素子の最上面から最下面まで貫通する角柱形状であり、図１（Ｂ）が示すように、素子の上面から見たときの一辺が円弧状に凹んでいる。非磁性体４１の形状は、円柱、他の柱形状でも構わない。図１（Ａ）において、非磁性体４１の一方の側面は素子の端面の一部を形成し、かつ他方の側面は導電体材料からなるビアホール４２と接する。ビアホール４２は素子の磁性体層の内部に設けられる。ビアホール４２の上面側は、外部電極３１の直下に設けられている。ビアホール４２の下面側は、端子電極３２の直上に設けられている。外部電極３１と端子電極３２は、ビアホール４２を介して電気的に接続される。

これらビアホール４２は、磁性体フェライトからなる複数の基板を積層した後にパンチ等で打ち抜き、打ち抜いた孔に導電性ペーストを充填することで形成する。あるいは、磁性体フェライトからなる複数の基板となるべきセラミックグリーンシート毎にパンチ等で打ち抜き、打ち抜いた孔に導電性ペーストを充填し、これらセラミックグリーンシートを積層することで形成する。なお、孔の形状は、円状に限らず、矩形状等、他の形状でもよい。

また、非磁性体４１は、磁性体フェライトからなる複数の基板を積層した後にパンチ等で打ち抜き、打ち抜いた孔に非磁性ペーストを充填することで形成する。あるいは、磁性体フェライトからなる複数の基板となるべきセラミックグリーンシート毎にパンチ等で打ち抜き、打ち抜いた孔に非磁性ペーストを充填し、これらセラミックグリーンシートを積層することで形成する。

なお、図１（Ｂ）の例における積層型インダクタ素子では、ビアホール４２は上面から見た素子の側面付近の中央に位置しているが、中央位置に限定されない。上面から見た素子の角に位置する態様でもよい。ビアホール４２が外部電極３１の直下に位置していない場合、または、ビアホール４２が端子電極３２の直上に位置していない場合は、ビアホール４２と、外部電極３１または端子電極３２と、を電気的に接続する配線を設ける。この配線は、磁性体フェライト層１１と非磁性体フェライト層１２の境界面、または、磁性体フェライト層１１と非磁性体フェライト層１３との境界面に形成される。あるいは、非磁性体フェライト層１２内部、または、非磁性体フェライト層１３内部に形成してもよい。

次に、ビアホール４２および非磁性体４１の作用効果について説明する。

一般に、磁性体フェライト層に配置された配線は、寄生インダクタとなる。仮に外部電極３１と端子電極３２をビアホールで電気的に接続すると、この寄生インダクタは、無視できない程度の高いインダクタンスを持つことになる。

ＤＣ−ＤＣコンバータにおけるスイッチング信号は、一般的に１００ｋＨｚ〜６ＭＨｚ程度の高周波信号である。高周波数領域における寄生インダクタンスは、高い抵抗となるため、スイッチング信号はＧＮＤに落ちず、ノイズとして現れることになる。また、出力電圧にリップル成分が重畳され、出力電圧の安定度が損なわれる。

しかし、ビアホール４２は、一部が非磁性体４１により磁気的に開放されているため、以下に示すように、寄生インダクタの影響を無視することができる。

図２は、スイッチング周波数を１ＭＨｚ、３ＭＨｚ及び６ＭＨｚとしたときの発生する寄生インダクタンスを測定した結果を示す。実験例１は、積層型インダクタ素子を上面から見たときに素子の側面中央に非磁性体を配置し、かつ当該非磁性体と素子内部で接するようビアホールを配置したときの測定結果である。実験例２は、積層型インダクタ素子を上面から見たときに、素子の角に非磁性体を配置し、かつ非磁性体と素子内部で接するようビアホールを配置した測定結果である。端面電極は、素子の最上面と最下面とを端面電極で接続したときの測定結果である。中央ビアホールは、素子の中央にビアホールのみを形成した時の測定結果である。実験例１および実験例２で測定された寄生インダクタンスは、中央ビアホールで測定された寄生インダクタンスと比べ無視できるほど小さい。これらの値は、端面電極で測定された寄生インダクタンスと実質的に差がない。

したがって、本実施形態の積層型素子は、ビアホールであっても端面電極と同程度の寄生インダクタンス抑制効果がある。また、端面電極を用いないため、積層体の端面に凹部を設ける必要がなく、電子部品の搭載領域の確保、配線パターンの煩雑化を防止できる。

次に、本実施形態の積層型インダクタ素子の製造方法について説明する。積層型インダクタ素子は、以下の工程により製造される。

まず、磁性体フェライト層１１となるべきセラミックグリーンシート上に、それぞれＡｇ等が含まれる導電性ペーストが塗布され、複数のセラミックグリーンシートが積層されることによりインダクタ２１（コイルパターン）が形成される。ビアホール４２が外部電極３１の直下にない場合、またはビアホール４２が端子電極３２の直上にない場合は、電気的に接続するため、この塗布工程で素子上面または下面に配線用の導体パターンを形成する。

図３（Ａ）に示すように、塗布工程を経た複数のセラミックグリーンシートからなる積層体にパンチ等で矩形状に孔を開け、第１の貫通孔を形成する。そして図３（Ｂ）に示すように、導電性ペースト（導電体材料）で第１の貫通孔を埋める。その後、図３（Ｃ）に示すように、開けた矩形状の第１の貫通孔とは異なる方向（直行する方向）にパンチ等でさらに矩形状の孔を開け、第２の貫通孔を形成する。そして、図３（Ｄ）が示すように、この異なる方向に開けた矩形状の第２の貫通孔を非磁性ペースト（非磁性材料）で埋める。非磁性ペーストで埋めた第２の貫通孔は、ブレイク後の各素子の非磁性体４１を形成し、導電性ペーストを埋めた第１の貫通孔はビアホール４２を形成する。

なお、図３（Ａ）から図３（Ｄ）に示す工程を、セラミックグリーンシートを積層した後ではなく積層する前の各セラミックグリーンシートに対し行う場合でも、非磁性体４１およびビアホール４２を形成することができる。この場合において、セラミックグリーンシートに導電性ペーストを塗布し、インダクタ２１を形成する工程は、図３（Ａ）から図３（Ｄ）に示す工程の前に限らず、後に行っても良い。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極３１および端子電極３２が形成される。この工程はインダクタ２１を形成するための塗布工程で行ってもよい。

その後、マザー積層体を所定の寸法で焼成後にブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。図３（Ｅ）に示すように、この溝は、非磁性ペーストで埋めた第２の貫通孔を横切り、かつ導電性ペーストで埋めた第１の貫通孔を横切らない。この溝に沿ってマザー積層体を焼成後にブレイクすれば、各積層型インダクタ素子の非磁性体４１の一方の側面が素子の端面の一部を形成し、かつ他方の側面はビアホール４２と接する構成となる。

次に、焼成がなされる。これにより、磁性体フェライト層が焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

最後に、マザー積層体に切込まれた溝に沿ってブレイクされ、マザー積層体は複数の積層型インダクタ素子へと個片化される。

このようにして製造された積層型インダクタ素子は、ＩＣ５１やコンデンサ等の電子部品を、素子の最上面に実装すれば、電子部品モジュールとなる。

図４は、図３の方法と異なる、積層型インダクタ素子を製造する方法を示す。図４に示す方法は、最初に開ける第１の貫通孔を導電性ペーストではなく、非磁性ペーストで充填する点、次に開ける第２の貫通孔を導電性ペーストで埋める点、および第２の貫通孔の個数において、図３に示す方法と異なる。

まず、図３の例と同様に、インダクタ２１を形成するため、各セラミックグリーンシート上に導電性ペーストが塗布される。この例では、積層前に非磁性体４１およびビアホール４２を形成する例を示す。ビアホール４２が外部電極３１の直下に位置していない場合、または、ビアホール４２が端子電極３２の直上に位置していない場合は、ビアホール４２と、外部電極３１または端子電極３２と、を電気的に接続する配線を設ける。この配線は、磁性体フェライト層１１と非磁性体フェライト層１２の境界面、または、磁性体フェライト層１１と非磁性体フェライト層１３との境界面に形成される。あるいは、非磁性体フェライト層１２内部、または、非磁性体フェライト層１３内部に形成してもよい。

図４（Ａ）に示すように、各セラミックグリーンシートにパンチ等で矩形状に孔を開け、第１の貫通孔を形成する。そして図４（Ｂ）に示すように、非磁性ペースト（非磁性材料）で第１の貫通孔を埋める。その後、図４（Ｃ）に示すように、開けた矩形状の第１の貫通孔の長尺方向の両端に、非磁性ペーストと接するように２つの円状の孔をレーザー等で開け、第２の貫通孔を形成する。そして、図４（Ｄ）が示すように、第２の貫通孔に導電性ペースト（導電体材料）を埋める。その後、各セラミックグリーンシートを積層し、マザー積層体を形成する。積層することにより、非磁性ペーストを埋めた第１の貫通孔はブレイク後の各素子の非磁性体４１を形成し、導電性ペーストを埋めた第２の貫通孔はビアホール４２を形成する。

図４（Ａ）から図４（Ｄ）に示す工程を、セラミックグリーンシートを積層する前ではなく積層した後に行う場合でも、非磁性体４１およびビアホール４２を形成することができる。積層した後に非磁性体４１およびビアホール４２を形成する場合は、レーザーではなく、パンチ等で第２の貫通孔を形成する。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極３１および端子電極３２が形成される。この工程はインダクタ２１を形成するための塗布工程で行ってもよい。

その後、マザー積層体を所定の寸法で焼成後にブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。図４（Ｅ）に示すように、この溝は非磁性ペーストで埋めた第１の貫通孔を横切り、かつ導電性ペーストで埋めた第２の貫通孔を横切らない。この溝に沿ってマザー積層体を焼成後にブレイクすれば、各積層型インダクタ素子の非磁性体４１の一方の側面が素子の端面の一部を形成し、かつ他方の側面はビアホール４２と接する構成となる。

次に、焼成がなされる。これにより、磁性体フェライト層が焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

最後に、マザー積層体に切込まれた溝に沿ってブレイクされ、マザー積層体は複数の積層型インダクタ素子へと個片化される。

図５は、図４の方法と異なる、積層型インダクタ素子を製造する方法を示す。図５に示す方法は、最初に開ける第１の貫通孔の個数、第１の貫通孔に導電性ペーストを充填する点、第２の貫通孔の個数、および第２の貫通孔に非磁性ペーストを充填する点において、図４に示す方法と異なる。

まず、インダクタ２１を形成するため、各セラミックグリーンシート上に導電性ペーストが塗布される。非磁性体４１およびビアホール４２を積層前に形成する工程は、この塗布工程の前あるいは後に行う。ビアホール４２が外部電極３１の直下に位置していない場合、または、ビアホール４２が端子電極３２の直上に位置していない場合は、ビアホール４２と、外部電極３１または端子電極３２と、を電気的に接続する配線を設ける。この配線は、磁性体フェライト層１１と非磁性体フェライト層１２の境界面、または、磁性体フェライト層１１と非磁性体フェライト層１３との境界面に形成される。あるいは、非磁性体フェライト層１２内部、または、非磁性体フェライト層１３内部に形成してもよい。
図５（Ａ）に示すように、各セラミックグリーンシートにレーザー等で円状に２つの孔を開け、第１の貫通孔を形成する。そして図５（Ｂ）に示すように、導電性ペースト（導電体材料）で第１の貫通孔を埋める。その後、図５（Ｃ）に示すように、２つの第１の貫通孔を跨ぐように、楕円上の孔をレーザー等で開け、第２の貫通孔を形成する。そして、図５（Ｄ）が示すように、第２の貫通孔に非磁性ペースト（非磁性材料）を埋める。その後、各セラミックグリーンシートを積層し、マザー積層体を形成する。積層することにより、非磁性ペーストを埋めた第２の貫通孔はブレイク後の各素子の非磁性体４１を形成し、導電性ペーストを埋めた第１の貫通孔はビアホール４２を形成する。

図５（Ａ）から図５（Ｄ）に示す工程を、セラミックグリーンシートを積層する前ではなく積層した後に行う場合でも、非磁性体４１およびビアホール４２を形成することができる。積層した後に非磁性体４１およびビアホール４２を形成する場合は、レーザーではなく、パンチ等で第１及び第２の貫通孔を形成する。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極３１および端子電極３２が形成される。この工程はインダクタ２１を形成するための塗布工程で行ってもよい。

その後、マザー積層体を所定の寸法でブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。図５（Ｅ）に示すように、この溝は非磁性ペーストで埋めた第２の貫通孔を横切り、かつ導電性ペーストで埋めた第１の貫通孔を横切らない。この溝に沿ってマザー積層体をブレイクすれば、各積層型インダクタ素子の非磁性体４１の一方の側面が素子の端面の一部を形成し、かつ他方の側面はビアホール４２と接する構成となる。

次に、焼成がなされる。これにより、磁性体フェライト層が焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

最後に、マザー積層体に切込まれた溝に沿ってブレイクされ、マザー積層体は複数の積層型インダクタ素子へと個片化される。

図６は、図３の方法と異なる、積層型インダクタ素子を製造する方法を示す。図６に示す方法は、非磁性ペーストではなく、非磁性フェライトシートを用いる点、およびセラミックグリーンシートを積層する前に非磁性体４１およびビアホールを形成する点において、図３に示す方法と異なる。

まず、インダクタ２１を形成するため、各セラミックグリーンシート上に導電性ペーストが塗布される。非磁性体４１およびビアホール４２を積層前に形成する工程は、この塗布工程の前あるいは後に行う。ビアホール４２が外部電極３１の直下に位置していない場合、または、ビアホール４２が端子電極３２の直上に位置していない場合は、ビアホール４２と、外部電極３１または端子電極３２と、を電気的に接続する配線を設ける。この配線は、磁性体フェライト層１１と非磁性体フェライト層１２の境界面、または、磁性体フェライト層１１と非磁性体フェライト層１３との境界面に形成される。あるいは、非磁性体フェライト層１２内部、または、非磁性体フェライト層１３内部に形成してもよい。 図６（Ａ）に示すように、各セラミックグリーンシートにパンチ等で矩形状に孔を開け、第１の貫通孔を形成する。そして図６（Ｂ）に示すように、導電性ペースト（導電体材料）で第１の貫通孔を埋める。その後、図６（Ｃ）に示すように、開けた矩形状の第１の貫通孔とは異なる方向（直行する方向）にパンチ等でさらに矩形状の孔を開け、第２の貫通孔を形成する。そして、図６（Ｄ）に示すように、第２の貫通孔と同じ形状の非磁性シート（非磁性材料）を複数枚用意する。この非磁性シートは、第２の貫通孔より大きい非磁性シートを、第２の貫通孔の外縁と同じ形状でレーザー等で切り、第２の貫通孔と同じ形状のシート部分を残し、他のシート部分を取り除くことにより形成される。その後、図６（Ｅ）が示すように、各セラミックグリーンシートと、各非磁性シートを、非磁性シートが第２の貫通孔と合致するように交互に積層し、マザー積層体を形成する。非磁性体４１は、第２の貫通孔に非磁性シートを積層することにより形成され、導電性ペーストを埋めた第１の貫通孔は、積層することによりビアホール４２を形成する。

次に、形成したマザー積層体の表面には、主成分が銀である電極ペーストが塗布され、外部電極３１および端子電極３２が形成される。この工程はインダクタ２１を形成するための塗布工程で行ってもよい。

その後、マザー積層体を所定の寸法で焼成後にブレイク可能となるように、ダイシング加工によりブレイク用の溝が設けられる。図６（Ｆ）に示すように、この溝は非磁性シートで埋めた第２の貫通孔を横切り、かつ導電性ペーストで埋めた第１の貫通孔を横切らない。この溝に沿ってマザー積層体を焼成後にブレイクすれば、各積層型インダクタ素子の非磁性体４１の一方の側面が素子の端面の一部を形成し、かつ他方の側面はビアホール４２と接する構成となる。

次に、焼成がなされる。これにより、磁性体フェライト層が焼成されたマザー積層体（ブレイク前の積層型インダクタ素子）が得られる。

最後に、マザー積層体に切込まれた溝に沿ってブレイクされ、マザー積層体は複数の積層型インダクタ素子へと個片化される。

１１…磁性体フェライト層
１２…非磁性体フェライト層
１３…非磁性体フェライト層
２１…インダクタ
３１…外部電極
３２…端子電極
４１…非磁性体
４２…ビアホール
５１…ＩＣ

Claims (6)

1. 磁性体基板を含む複数の基板が積層されてなる積層体と、
   前記積層体の最外層の第１の表面に設けられた電子部品搭載用の第１のランド電極と、
   前記積層体の最外層の第２の表面に設けられた基板実装用の第２のランド電極と、
   を備えた積層型素子であって、
   前記第１のランド電極及び第２のランド電極を電気的に接続し、前記積層体の磁性体層の内部に設けられたビアホール、を備え、
   前記ビアホールと前記積層型素子の端面との間の領域が非磁性材料からなることを特徴とする積層型素子。
2. 請求項１に記載の積層型素子と、
   前記第１のランド電極上に搭載された電子部品と、
   を備えた電子部品モジュール。
3. 磁性体基板を含む複数の基板を用意する工程と、
   各基板の厚み方向に第１の貫通孔を形成する工程と、
   前記第１の貫通孔に導電体材料を充填する工程と、
   各基板の厚み方向に第２の貫通孔を形成する工程と、
   前記第２の貫通孔に非磁性材料を充填する工程と、
   前記第１の貫通孔が前記厚み方向に合致するように前記基板を積層し、かつ
   前記第２の貫通孔が前記厚み方向に合致するように前記基板を積層する工程と、
   前記第１の貫通孔を横切らず、かつ前記第２の貫通孔を横切る、切込み溝を形成する工程と、
   前記積層された積層体を焼成する工程と、
   前記切込み溝に沿って前記積層体を個片化する工程と、
   からなる積層体の製造方法であって、
   前記個片化した積層体において前記第１の貫通孔が、前記第２の貫通孔と接しているよう形成されていることを特徴とする積層体の製造方法。
4. 磁性体基板を含む複数の基板を用意する工程と、
   各基板の厚み方向に第１の貫通孔を形成する工程と、
   前記第１の貫通孔に非磁性材料を充填する工程と、
   各基板の厚み方向に第２の貫通孔を形成する工程と、
   前記第２の貫通孔に導電体材料を充填する工程と、
   前記第１の貫通孔が前記厚み方向に合致するように前記基板を積層し、かつ
   前記第２の貫通孔が前記厚み方向に合致するように前記基板を積層する工程と、
   前記第２の貫通孔を横切らず、かつ前記第１の貫通孔を横切る、切込み溝を形成する工程と、
   前記積層された積層体を焼成する工程と、
   前記切込み溝に沿って前記積層体を個片化する工程と、
   からなる積層体の製造方法であって、
   前記個片化した積層体において前記第２の貫通孔が、前記第１の貫通孔と接しているよう形成されていることを特徴とする積層体の製造方法。
5. 磁性体基板を含む複数の基板を用意する工程と、
   前記基板を積層し積層体を形成する工程と、
   前記積層体の厚み方向に第１の貫通孔を形成する工程と、
   前記第１の貫通孔に導電体材料を充填する工程と、
   前記積層体の厚み方向に第２の貫通孔を形成する工程と、
   前記第２の貫通孔に非磁性材料を充填する工程と、
   前記第１の貫通孔を横切らず、かつ前記第２の貫通孔を横切る、切込み溝を形成する工程と、
   前記積層体を焼成する工程と、
   前記切込み溝に沿って前記積層体を個片化する工程と、
   からなる積層体の製造方法であって、
   前記個片化した積層体において前記第１の貫通孔が、前記第２の貫通孔と接しているよう形成されていることを特徴とする積層体の製造方法。
6. 磁性体基板を含む複数の基板を用意する工程と、
   前記基板を積層し積層体を形成する工程と、
   前記積層体の厚み方向に第１の貫通孔を形成する工程と、
   前記第１の貫通孔に非磁性材料を充填する工程と、
   前記積層体の厚み方向に第２の貫通孔を形成する工程と、
   前記第２の貫通孔に導電体材料を充填する工程と、
   前記第２の貫通孔を横切らず、かつ前記第１の貫通孔を横切る、切込み溝を形成する工程と、
   前記積層体を焼成する工程と、
   前記切込み溝に沿って前記積層体を個片化する工程と、
   からなる積層体の製造方法であって、
   前記個片化した積層体において前記第２の貫通孔が、前記第１の貫通孔と接しているよう形成されていることを特徴とする積層体の製造方法。

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