JP4931329B2 - コンデンサ、配線基板、デカップリング回路及び高周波回路 - Google Patents

Description

本発明は、コンデンサ、配線基板、デカップリング回路及び高周波回路に関するもので、特に、高周波領域において有利に適用され得るコンデンサ、ならびに、このコンデンサを用いて構成される、配線基板、デカップリング回路及び高周波回路に関するものである。

代表的なコンデンサとして、積層コンデンサを例にとって説明する。

積層コンデンサを用いた等価回路では、コンデンサの静電容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬとしたとき、共振周波数（ｆ_０）は、ｆ_０＝１／〔２π×（Ｌ×Ｃ）^１／２〕の関係で表され、共振周波数（ｆ_０）より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量（Ｃ）を維持するためには、できるだけＥＳＬ（Ｌ）を低くする必要がある。つまり、ＥＳＬが低ければ、共振周波数（ｆ_０）は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ＥＳＬ化が図られたものが必要となる。

また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、
近年のＭＰＵの高速、高周波化に伴って、低ＥＳＬ化が求められている。

ここで、従来の積層コンデンサについて、図６（ａ）、（ｂ）をもとに説明する。（ａ）は第１及び第２導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

図に示す従来の積層コンデンサ５０は、誘電体層５２の一方主面に第１導体層５３が、他方主面に第２導体層５４が夫々形成され、これらの誘電体層５２が複数積層されており、また、これらの誘電体層５２の厚み方向には第１及び第２導体層５３、５４同士を夫々接続する第１及び第２貫通導体５５、５６が形成され、
積層体５１が構成されている。そして、ここでは、第１及び第２貫通導体５５、５６が、積層体５１の一方の最表面に露出し、夫々第１及び第２接続端子５７、５８に接続され、積層コンデンサ５０が構成されている。さらに、第１及び第２導体層５３、５４内に、第２及び第１貫通導体５６、５５とは夫々接続しない第１及び第２非導体形成領域６３、６４が形成されている。

そして、第１及び第２貫通導体５５、５６は、第１及び第２導体層５３、５４の全域にわたって、交互に格子状に分散して配置されている。

上記積層コンデンサ５０によれば、静電容量は、第１及び第２導体層５３、５４の内、主に第１及び第２貫通導体５５、５６に囲まれた部分に発生していた。

また、上記積層コンデンサ５０の製造方法は、未焼成状態の積層体１に、脱バインダ処理、焼成を行い、積層体１を得た後、第１及び第２接続端子７、８を形成していた（特許文献１乃至４参照）。
特開平７−２０１６５１号公報 （３−５頁、図１−５） 特開平１１−２０４３７２号公報（４−６頁、図１−４） 特開２００１−１４８３２４号公報（４−７頁、図１−６） 特開２００１−１４８３２５号公報（５−７頁、図１−９）

しかしながら、上記積層コンデンサ５０によれば、低ＥＳＬ化を図るためには、第１及び第２貫通導体５５、５６の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、第１及び第２貫通導体５５、５６の数を増加した場合、第１及び第２導体層５３、５４内の非導体形成領域６３、６４の面積が増大するため、積層コンデンサ５０の静電容量が低下するという問題点があった。一方、上記中心間の距離を小さくした場合、未焼成状態の積層体１のハンドリングや、焼成時の誘電体層２と第１及び第２貫通導体５５、５６の収縮率の差、ＩＣパッケージなどへの実装時の誘電体層２と第１及び第２貫通導体５５、５６との熱膨張係数の差などにより、第１及び第２貫通導体５５、５６にまたがるように、クラックが発生するという問題点があった。

また、上記積層コンデンサ５０によれば、第１導体層５３と第２非導体形成領域６４、あるいは第２導体層５４と第１非導体形成領域６３が重なる部分は、静電容量が発生しないため、積層コンデンサ５０の高容量化には限界があった。

本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ＥＳＬ且つ高容量を実現し、且つクラックの発生を抑制できるコンデンサを提供することである。

本発明の他の目的は、上述したようなコンデンサを用いて構成される、配線基板、デカップリング回路及び高周波回路を提供することである。

本発明のコンデンサは、誘電体層の一方主面に第１導体層が、前記誘電体層の他方主面に第２導体層が配設されるとともに、前記誘電体層の厚み方向に、前記第２導体層と第１非導体形成領域によって隔てられ、且つ前記第１導体層に接続される複数の第１貫通導体と、前記第１導体層と第２非導体形成領域によって隔てられ、且つ前記第２導体層に接続される複数の第２貫通導体とが形成されてなるコンデンサにおいて、
２つの前記第１貫通導体及び２つの前記第２貫通導体が格子状に配置されて格子の縦横の方向に隣接する前記第１貫通導体の前記第１非導体形成領域と前記第２貫通導体の前記第２非導体形成領域とが積層方向に重なり合った貫通導体群を複数形成しているとともに、複数の前記貫通導体群が互いに一様な距離をもって配置され、前記第１導体層及び前記第２導体層の周縁部と前記貫通導体群との間に、前記格子の縦横の方向に隣接する前記第１貫通導体と前記第２貫通導体との中心間の間隔以上の幅で、前記第１導体層及び前記第２導体層が存在していることを特徴とするものである。

また、前記貫通導体群が、前記第１及び第２貫通導体及び前記第１及び第２導体層を流れる電流によって誘起される磁界を互いに相殺するように配置される。

また、前記貫通導体群内において、前記第１及び第２の貫通導体が、実質的に正方形の各頂点に位置する分布状態をもって互いに隣り合うように配置される。

また、本発明は上述のコンデンサを備えた配線基板にも適用できる。

さらに、本発明に係るコンデンサは、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとしても有利に用いられる。

また、本発明は、上述のコンデンサを備えた高周波回路にも適用できる。

以上の通り、本発明のコンデンサによれば、２つの第１貫通導体及び２つの第２貫通導体が格子状に配置されて格子の縦横の方向に隣接する第１貫通導体の第１非導体形成領域と第２貫通導体の第２非導体形成領域とが積層方向に重なり合った貫通導体群の複数が、互いに一様な距離をもって配置されているため、貫通導体群内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなる。このため、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第１及び第２貫通導体の数を増加する必要がないため、コンデンサの高容量化を実現できる。さらに、貫通導体群間に、貫通導体の無い領域が存在するため、複数の貫通導体群にまたがるように応力が発生することを防止でき、コンデンサのクラックの発生を抑制できる。

また、貫通導体群を構成し、且つ隣接しあう第１貫通導体と第２貫通導体との間に容量の発生する領域が存在しないため、第１貫通導体から他方、例えば第２貫通導体へ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のＥＳＬをさらに低くすることができる。また、第１導体層と第２非導体形成領域、あるいは第２導体層と第１非導体形成領域が重なる部分の面積が減少するため、コンデンサのさらなる高容量化を実現できる。

さらに、第１導体層及び第２導体層の周縁部と貫通導体群の間に、第１貫通導体と第２貫通導体との中心間の間隔Ｐ以上の幅で、第１貫通導体、第２貫通導体及び非導体形成領域の無い、静電容量領域が形成されているため、静電容量領域の第１導体層及び第２導体層に流れる電流の量が多くなり、このことによってもコンデンサ全体のＥＳＬをさらに効果的に低くすることができる。また、貫通導体群の周囲に静電容量が発生するため、加わる電界を大きくすることができ、このことによってもコンデンサの高容量化を実現できる。

またさらに、貫通導体群が、貫通導体及び導体層を流れる電流によって誘起される磁界を互いに相殺するように配置されるため、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

さらにまた、貫通導体群が、一様な距離をもって互いに隣り合うように配置されるため、貫通導体群間で部分的にＥＳＬが高くなることがなく、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

そして、貫通導体群内において、第１及び第２の貫通導体が、実質的に正方形の各頂点に位置する分布状態をもって互いに隣り合うように配置されるため、貫通導体群内で部分的にＥＳＬが高くなることがなく、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

また、本発明は、上述のコンデンサを備えた配線基板、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとしても有利に用いられる。

また、本発明は、上述のコンデンサを備えた高周波回路にも適用できる。

以下、本発明のコンデンサ、配線基板、デカップリング回路及び高周波回路を図面に基づいて詳説する。

図１は本発明のコンデンサの一例である積層コンデンサを示す図であり、（ａ）は第１及び第２導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。

図において、１０は積層コンデンサ、２は誘電体層、３、４は第１及び第２導体層（内部電極層）、５、６は第１及び第２貫通導体（ビアホール導体）、７、８は第１及び第２接続端子である。

図に示すように、積層コンデンサ１０は、誘電体層２の一方主面に第１導体層３が、他方主面に第２導体層４が夫々形成され、これらの誘電体層２が複数積層されており、また、これらの誘電体層２の厚み方向には第１及び第２導体層３、４同士を夫々接続する複数の第１及び第２貫通導体５、６が形成され、積層体１が構成されている。そして、ここでは、複数の第１及び第２貫通導体５、６が、積層体１の一方の最表面に露出し、第１及び第２接続端子７、８に接続され、積層コンデンサ１０が構成されている。さらに、第１及び第２導体層３、４内に、第２及び第１貫通導体６、５とは夫々接続しない第１及び第２非導体形成領域１３、１４が形成されている。

そして、第１及び第２貫通導体５、６は、例えば２つの第１貫通導体５と２つの第２貫通導体６が互いに格子状となるようにして貫通導体群Ｇを構成し、この貫通導体群Ｇが第１導体層３及び第２導体層４に分散して配置されている。例えば、図１では、４つの貫通導体群Ｇで構成され、平面視、矩形状の各頂点となる位置に配置されている。

誘電体層２は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層２が図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。第１及び第２導体層３、４は、Ｎｉ、Ｃｕ、あるいはこれらの合金を主成分とする材料から構成され、その厚みは１〜２μｍとしている。

第１及び第２接続端子７、８は、半田バンプ、半田ボールなどが用いられる。

本発明の特徴的なことは、少なくとも一対の第１貫通導体５及び第２貫通導体６（図１では２対の第１貫通導体５及び第２貫通導体６）とが近接してなる貫通導体群Ｇが、一様な距離をもって配置されていることである。

また、貫通導体群Ｇを構成し、且つ隣接しあう第１貫通導体５と第２貫通導体６との間に容量の発生する領域が存在しない。具体的には、近接してなる第１貫通導体５の中心と第２貫通導体６の中心との間隔をＰ、非導体形成領域１３、１４の半径をｍ１、ｍ２としたときに、Ｐ≦ｍ１＋ｍ２の関係を満足する。ここで、等価直列抵抗（ＥＳＲ）の増大を防ぐためには、第１及び第２の貫通導体３、４の半径を夫々ｒ１、ｒ２としたときに、ｒ１＋ｍ２≦Ｐ、あるいはｒ２＋ｍ１≦Pの関係を満足することが望ましい。また、高容量を実現するためには、P＞１．４ｍ１、且つP＞１．４ｍ２の関係にあることが望ましい。

さらに、第１導体層３及び第２導体層４の周縁部と貫通導体群Ｇの間に、間隔Ｐ以上の幅ｄで、第１貫通導体５、第２貫通導体６及び非導体形成領域１３、１４の無い、静電容量領域Ａが形成されている。好ましくはｄ≧１．５Ｐ、さらに好ましくはｄ≧２Pの関係にあることが望ましい。

またさらに、貫通導体群Ｇが、貫通導体５、６及び導体層３、４を流れる電流によって誘起される磁界を互いに相殺するように配置されている。

さらにまた、貫通導体群Ｇが、一様な距離をもって互いに隣り合うように配置されている。

そして、貫通導体群Ｇ内において、第１及び第２の貫通導体５、６が、実質的に正方形の各頂点に位置する分布状態をもって互いに隣り合うように配置されている。

次に、本発明の積層コンデンサ１０の製造方法について説明する。なお、図面において、各符号は焼成の前後で区別しないことにする。

まず、誘電体層となるセラミックグリーンシート２に、第１及び第２導体層となる導体膜３、４を導電性ペーストの印刷・乾燥により形成する。このとき、第１及び第２非導体形成領域１３、１４も形成される。なお、誘電体層２として、他のペロブスカイト構造を持つセラミック材料や、有機強誘電体材料を用いても良い。

次に、導体膜３、４が形成されたグリーンシート２を交互に所要枚数を積み重ね、積層体１が抽出される大型積層体を形成する。

次に、レーザの照射や、マイクロドリル又はパンチングを用いた打ち抜き法などにより、大型積層体の主面に導体膜３、４、セラミックグリーンシート２を貫く貫通孔を形成する。

次に、この貫通孔に導体層３、４に用いる導電性ペーストと同様の導電性ペーストを充填することにより、第１及び第２貫通導体となる導体部５、６が形成される。

なお、誘電体層となるセラミックグリーンシート２に、マイクロドリル又はパンチングを用いた打ち抜き法などにより、あらかじめ貫通孔をあけておき、スクリーン印刷法により、セラミックグリーンシート２上に導体層３、４となる導体膜を印刷すると同時に、貫通孔に導電性ペーストを充填することにより、導体部５、６を形成後、積層するようにしても良い。

次に、大型積層体を押し切り刃加工、ダイシング方式などにより切断し、未焼成状態の積層体１を得る。

次に、この未焼成状態の積層体１は、脱バインダ処理後、焼成を行い、内部に第１及び第２導体層３、４、第１及び第２貫通導体５、６が形成されるとともに、一方主面に第１及び第２貫通導体５、６が露出した積層体１が得られる。

このとき、積層体１の一方主面に露出した第１及び第２貫通導体５、６は、表面が酸化されているため、表面研磨により、酸化被膜を除去する。

次に、第１及び第２貫通導体５、６の露出部に、Ｎｉメッキ、Ｓｎメッキを形成する。

次に、半田ペーストをスクリーン印刷する方法や、フラックスを塗布後半田ボールを搭載する方法により、第１及び第２接続端子７、８となる半田を形成した後、リフロー処理を施すことにより、第１及び第２接続端子７、８が形成される。

このようにして、図１に示すような積層コンデンサ１０が得られる。

特に、複数の第１貫通導体５及び第２貫通導体６が一カ所に集中することがないため、誘電体の強度が維持・向上し、焼成時において、第１貫通導体５、第２貫通導体６でのクラックの発生を未然に防止できる。

なお、本発明は以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。

図２は、本発明の積層コンデンサ１０の他の実施の形態の概略図である。図２では、貫通導体群Ｇは、一対の第１及び第２貫通導体５、６が近接するように並んで構成されている。しかも、貫通導体群Ｇを構成する第１及び第２貫通導体５、６の配列方向が、各貫通導体群Ｇで異なっているため、複数の貫通導体群Ｇにまたがるように応力が発生することによるコンデンサ全体のクラックを、より効果的に抑制できる。

図３は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、第１及び第２貫通導体５、６が積層体１の両主面に露出しても良い。このことにより、ＩＣパッケージとＩＣ素子との間や、ＩＣパッケージ内部に、本積層コンデンサ１０を介在させて実装することができる。

図４は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、絶縁基板１１の表面に、第１導体層３、誘電体層２、第２導体層４、保護層１２が順次被着形成されるとともに、誘電体層２の厚み方向に、第２導体層４とは非導体形成領域１３によって隔てられ第１導体層３に接続される第１貫通導体５と、第１導体層３とは非導体形成領域１４によって隔てられ第２導体層４に接続される第２貫通導体６とが形成され、且つ第１貫通導体５及び第２貫通導体６とが、誘電体層２の最表面に露出してなる。このように、本発明の積層コンデンサを薄膜コンデンサに適用することにより、微細加工が可能であるため、さらなる低ＥＳＬ化を実現できる。

また、第１及び第２貫通導体の半径ｒ１、ｒ２、第１及び第２非導体形成領域の半径ｍ１、ｍ２は夫々等しくても良く、異なっても良い。

さらに、積層コンデンサ１０が安定して実装されるために、積層体１の一方主面の接続端子７、８が形成されていない領域に、ダミーの端子を形成しても良い。

また、第１及び第２貫通導体５、６の断面形状、または第１及び第２非導体形成領域１３、１４の形状は、略円形の他、楕円形、多角形など、任意の形状にすることができる。

図５は、本発明の積層コンデンサ１０をデカップリングコンデンサとして用いた、ＭＰＵ２０の構造例を示す断面図である。

図に示すように、ＭＰＵ２０は、下面側にキャビティ２２が設けられた多層構造の配線基板２１を備えている。配線基板２１の上面には、ＭＰＵチップ４０が表面実装されている。また、配線基板２１のキャビティ２２内には、デカップリングコンデンサとして機能する、本発明の積層コンデンサ１０が収容されている。さらに、配線基板２１は、マザーボード３１上に表面実装されている。

配線基板２１の内部には、電源側導体層２３及びグランド側導体層２４が形成されている。

電源側導体層２３は、電源側貫通導体２５を介して、積層コンデンサ１０の第１接続端子７に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４７に電気的に接続され、さらにマザーボード３１の電源側導体ランド３７に電気的に接続されている。

グランド側導体層２４は、グランド側貫通導体２６を介して、積層コンデンサ１０の第２接続端子８に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４８に電気的に接続され、さらにマザーボード３１のグランド側導体ランド３８に電気的に接続されている。

このように、本発明の積層コンデンサ１０は、ＥＳＬが低いので、ＭＰＵ２０におけるデカップリングコンデンサに用いた場合も、高速動作に十分対応することができる。さらに、積層コンデンサ１０を備えた配線基板にも適用できる。

また、本発明の積層コンデンサ１０は、低ＥＳＬ化が可能となることから、共振周波数（ｆ_０）は高くなり、より高周波で使用できることになる。このことから、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。

本発明者らは、図1に示す本発明の積層コンデンサ１０と、図６に示す従来の積層コンデンサ５０を作成し、静電容量Ｃ及び等価直列インダクタンスＬを測定した。ここで、積層コンデンサ１０、５０の両方とも、寸法は３．２ｍｍ×３．２ｍｍ×０．８５ｍｍ、積層数は１２０層、第１及び第２貫通導体５、６の数は両方合わせて３６個、第１及び第２貫通導体３、４の半径はｒ１＝ｒ２＝０．０７ｍｍ、第１及び第２非導体形成領域１３、１４の半径はｍ１＝ｍ２＝０．１７ｍｍとした。また、近接してなる第1及び第２貫通導体３、４の中心間の距離Ｐは、積層コンデンサ１０が０．２５ｍｍ、積層コンデンサ５０が０．４０ｍｍとした。測定の結果、図5に示す従来の積層コンデンサ５０はＣ＝７．８μＦ、Ｌ＝２０ｐＨとなったのに対し、図1に示す本発明の積層コンデンサ１０はＣ＝１０μＦ、Ｌ＝７ｐＨとなった。

また、図1の積層コンデンサ１０において、貫通導体群Ｇと第１及び第２導体層５、６の外周との最短距離ｄを０にした場合、ｄ≧Ｐにした場合に比べてＥＳＬが約１５％増大した。

さらに、図1の積層コンデンサ１０は、未焼成状態の積層体１のハンドリング、焼成時、ＩＣパッケージへの実装時のいずれにおいても、クラックが発生しなかった。

これらの結果から、本発明の積層コンデンサ１０は、少なくとも一対の第１及び第２貫通導体５、６とが近接してなる貫通導体群Ｇが、一様な距離をもって配置されているとともに、Ｐ≦ｍ１＋ｍ２の関係にあり、且つｄ≧Ｐの範囲にあるため、低ＥＳＬ且つ高容量を実現でき、且つクラックの発生を抑制できることがわかった。

なお、上述の実施例の他に、貫通導体群Ｇが、一様な距離をもって互いに隣り合うように配置された一例として、図７（ａ）、（ｂ）に示すように配置することができる。

すなわち、第１の貫通導体５と第２の貫通導体６とを直線的に配置し、貫通導体群Ｇとして、この直線的に配列された貫通導体群Ｇを一様な距離をもって、互いに平行となるように配置してもよい。ここで、図７（ａ）と図７（ｂ）との違いは、図７（ａ）では、例えば、第２の貫通導体６が各列状に配列された貫通導体群Ｇで、最も左側、３番・・に配列されているのに対して、図７（ｂ）では、第２の貫通導体６が図面の上から１番目と３番目の貫通導体群Ｇで、最も左側、３番・・に配列され、上から２番目の貫通導体群Ｇでは、第１の貫通導体５が、最も左側、３番・・に配列されている。

本発明のコンデンサによれば、２つの第１貫通導体及び２つの第２貫通導体が格子状に配置されて格子の縦横の方向に隣接する第１貫通導体の第１非導体形成領域と第２貫通導体の第２非導体形成領域とが積層方向に重なり合った貫通導体群の複数が、互いに一様な距離をもって配置されているため、貫通導体群内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなる。このため、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第１及び第２貫通導体の数を増加する必要がないため、コンデンサの高容量化を実現できる。さらに、貫通導体群間に、貫通導体の無い領域が存在するため、複数の貫通導体群にまたがるように応力が発生することを防止でき、コンデンサのクラックの発生を抑制できる。

また、貫通導体群を構成し、且つ隣接しあう第１貫通導体と第２貫通導体との間に容量の発生する領域が存在しないため、第１貫通導体から他方、例えば第２貫通導体へ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のＥＳＬをさらに低くすることができる。また、第１導体層と第２非導体形成領域、あるいは第２導体層と第１非導体形成領域が重なる部分の面積が減少するため、コンデンサのさらなる高容量化を実現できる。

さらに、第１導体層及び第２導体層の周縁部と貫通導体群の間に、第１貫通導体と第２貫通導体との中心間の間隔Ｐ以上の幅で、第１貫通導体、第２貫通導体及び非導体形成領域の無い、静電容量領域が形成されているため、静電容量領域の第１導体層及び第２導体層に流れる電流の量が多くなり、このことによってもコンデンサ全体のＥＳＬをさらに効果的に低くすることができる。また、貫通導体群の周囲に静電容量が発生するため、加わる電界を大きくすることができ、このことによってもコンデンサの高容量化を実現できる。

またさらに、貫通導体群が、貫通導体及び導体層を流れる電流によって誘起される磁界を互いに相殺するように配置されるため、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

さらにまた、貫通導体群が、一様な距離をもって互いに隣り合うように配置されるため、貫通導体群間で部分的にＥＳＬが高くなることがなく、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

そして、貫通導体群内において、第１及び第２の貫通導体が、実質的に正方形の各頂点に位置する分布状態をもって互いに隣り合うように配置されるため、貫通導体群内で部分的にＥＳＬが高くなることがなく、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。

本発明のコンデンサを示す図であり、（ａ）は第１、第２の導体層の重なり状態を示す概略図、（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。 本発明のコンデンサの他の実施の形態を示す概略図である。 本発明のコンデンサのさらに他の実施の形態を示す断面図である。 本発明のコンデンサのさらに他の実施の形態を示す断面図である。 本発明のコンデンサをデカップリングコンデンサとして用いた、ＭＰＵの構造例を示す断面図である。 従来のコンデンサを示す図であり、（ａ）は第１、第２の導体層の重なり状態を示す概略図、（ｂ）は図６（ａ）のＸ−Ｘ線断面図である。 （ａ）（ｂ）本発明のコンデンサのさらに別の実施の形態を示す概略図である。

符号の説明

１０ コンデンサ
１ 積層体
２ 誘電体層
３ 第１の導体層（内部電極層）
４ 第２の導体層（内部電極層）
５ 第１の貫通導体（ビアホール導体）
６ 第２の貫通導体（ビアホール導体）
１３ 第１の非導体形成領域
１４ 第２の非導体形成領域
Ａ 静電容量領域
Ｇ 貫通導体群
２０ ＭＰＵ
２１ 配線基板
２２ キャビティ
２３ 電源側導体層
２４ グランド側導体層
４０ ＭＰＵチップ
３７、３８ ＭＰＵチップの端子
３１ マザーボード

Claims (6)

1. 誘電体層の一方主面に第１導体層が、前記誘電体層の他方主面に第２導体層が配設されるとともに、前記誘電体層の厚み方向に、前記第２導体層と第１非導体形成領域によって隔てられ、且つ前記第１導体層に接続される複数の第１貫通導体と、前記第１導体層と第２非導体形成領域によって隔てられ、且つ前記第２導体層に接続される複数の第２貫通導体とが形成されてなるコンデンサにおいて、
   ２つの前記第１貫通導体及び２つの前記第２貫通導体が格子状に配置されて格子の縦横の方向に隣接する前記第１貫通導体の前記第１非導体形成領域と前記第２貫通導体の前記第２非導体形成領域とが積層方向に重なり合った貫通導体群を複数形成しているとともに、複数の前記貫通導体群が互いに一様な距離をもって配置され、前記第１導体層及び前記第２導体層の周縁部と前記貫通導体群との間に、前記格子の縦横の方向に隣接する前記第１貫通導体と前記第２貫通導体との中心間の間隔以上の幅で、前記第１導体層及び前記第２導体層が存在していることを特徴とするコンデンサ。
2. 前記貫通導体群が、前記第１貫通導体及び前記第２貫通導体並びに前記第１導体層及び前記第２導体層を流れる電流によって誘起される磁界を互いに相殺するように配置されていることを特徴とする請求項１記載のコンデンサ。
3. 前記貫通導体群内において、前記第１貫通導体及び前記第２貫通導体が、実質的に正方形の各頂点に位置する分布状態をもって互いに隣り合うように配置されていることを特徴とする請求項１又は２記載のコンデンサ。
4. 請求項１乃至３のうちいずれかに記載のコンデンサを備えたことを特徴とする配線基板。
5. 請求項１乃至３のうちいずれかに記載のコンデンサを備えたことを特徴とするデカップリング回路。
6. 請求項１乃至３のうちいずれかに記載のコンデンサを備えたことを特徴とする高周波回路。

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