KR101343265B1 - 워크피스들 및 그 사이에 도전성 부재를 포함하는 전자장치 - Google Patents

워크피스들 및 그 사이에 도전성 부재를 포함하는 전자장치 Download PDF

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Abstract

전자 장치는 전극(62) 및 유기층(54)을 포함하는 전자 컴포넌트를 포함하는 제1 워크피스, 및 도체(762)를 포함하는 제2 워크피스를 포함할 수 있다. 전자 장치는 또한 전극(62)과 도체(762)를 전기적으로 접속시키는 도전성 부재(1022)를 포함할 수 있으며, 도전성 부재(1022)는 전자 장치가 가역적으로 분해, 가역적으로 재조립, 또는 그의 임의의 조합이 될 수 있게 한다.
전자 장치, 워크피스, 도전성 부재

Description

워크피스들 및 그 사이에 도전성 부재를 포함하는 전자 장치{ELECTRONIC DEVICE INCLUDING WORKPIECES AND A CONDUCTIVE MEMBER THEREBETWEEN}
[관련 출원에의 상호 참조]
이 출원은, 35 U.S.C, § 119(e)의 규정에 의거하여, 2005년 6월 6일자로 출원된 미국 가출원 일련번호 60/687,350호의 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참고로 통합된다.
본 명세서는 전자 장치(electronic device)에 관한 것으로, 특히, 워크피스들 및 그 사이에 도전성 부재를 포함하는 전자 장치에 관한 것이다.
유기 전자 장치를 포함하는 전자 장치들은 일상의 생활에서 계속해서 더욱 광범위하게 사용되고 있다. 유기 전자 장치의 예로는, 유기 발광 다이오드("OLED" : Organic Light-Emitting Diode)가 포함된다. 종래의 OLED 디스플레이들은 전형적으로 단일 기판으로부터 형성된다. 수동 매트릭스이든 능동 매트릭스이든, OLED들을 구동하는 데 이용되는 전자 회로들은 OLED들 자체가 형성되기 전에 형성된다. 양호한 전자 회로들이 OLED들의 제조 중에 사실상 가치없게 될 수도 있다. 예를 들면, 0LED들을 형성할 때의 제조 결함 또는 오류로 인해, 기능하지 않거나 불완전하게 기능하는 0LED들에 전기적으로 접속되어 있는 동작 가능한 드라이 버 회로들이 생길 수 있다. 또 다른 예에서, OLED들의 제조는 프로세싱 조건들로 인해 드라이버 회로들을 기능하지 않거나 불완전하게 기능하게 만들 수 있다. 그러한 기능하지 않거나 불완전하게 기능하는 드라이버 회로들은 온도 순환(temperature cycling), 플라스마 손상 등으로부터 생길 수 있다. 또한, 0LED들에 대한 추가 프로세싱은 기판이 함몰(drop)되거나, 균열(fracture)되거나, 잘못 배치되거나, 잘못된 기판들과 결합되는 등의 가능성을 증가시킨다.
상기 문제를 해결하려는 시도에서, 하나의 기판은 전자 회로들을 포함하고, 또 하나의 기판은 OLED들을 포함한다. OLED 패널과 구동 패널을 함께 조립하기 위하여, 많은 방법들이 제안되어 있다. 이방성 도체, 예를 들어, 이방성 전기 도전성 페이스트(예컨대, 낮은 밀도의 도체들을 갖는 페이스트) 또는 이방성 전기 도전층(예컨대, z-축 도체들을 갖는 탄성 중합체 층(elastomeric layer)이 사용될 수 있다. 패터닝된 금속 범프는 2개의 패널들 간에 전기 접속을 행하기 위한 또 다른 방법이다. 이 시도들 모두에서는, OLED 픽셀들이 손상되기 쉬운 물리적 압력을 통하여 전기 접속이 이루어진다. 따라서, 이들 프로세스들은 실제로는 수율을 감소시키고 제조 비용을 증가시킬 수 있다. 그러한 불리점들의 효과를 감소시키기 위하여, 패시베이션 층이 OLED 픽셀들을 보호하기 위해 도입될 수 있고 또는 OLED 픽셀들이 OLED 기판의 다른 면에 형성될 수 있다. 이 2가지 방법들에서는, 패시베이션 층 또는 기판을 통하여 마이크로 비아(micro via)들을 형성하는 추가 프로세스가 요구된다. 수백만 개의 픽셀들에 대한 마이크로 비아들을 형성하는 것은 어려운 프로세스이다.
제1 양태에서, 전자 장치는, 제1 전극 및 제1 유기층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스, 제1 도체를 포함하는 제2 워크피스 및 제1 전극 및 제1 도체를 전기적으로 접속시키는 제1 도전성 부재를 포함하며, 제1 도전성 부재는 전자 장치가 가역적으로 분해(reversibly disassembled), 가역적으로 재조립(reversibly reassembled), 또는 그의 임의의 조합이 될 수 있게 한다.
제2 양태에서, 전자 장치는, 제1 전극 및 제1 유기 활성층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스, 및 제1 도체에 전기적으로 접속되는 전자 컴포넌트를 제어하기 위하여 제어 회로를 포함하는 제2 워크피스를 포함할 수 있다. 전자 장치는, 제1 전극 및 제1 도체를 전기적으로 접속시키는 제1 도전성 부재를 포함할 수 있으며, 제1 도전성 부재는 전자 장치가 가역적으로 분해, 가역적으로 재조립, 또는 그의 임의의 조합이 될 수 있게 한다.
전술한 일반 설명 및 이하의 상세한 설명은 예시와 설명을 위한 것일 뿐이고 첨부된 청구범위에서 정의된 발명을 제한하지는 않는다.
본 발명은 첨부 도면들에 제한되는 것이 아니라 예로서 예시되어 있다.
도 1은 본 명세서에서 설명된 프로세스들을 이용하여 제조될 수 있는 AMOLED 디스플레이의 일부의 회로도의 예시를 포함한다.
도 2는 공통 전극을 형성한 후의 워크피스의 일부의 단면도의 예시를 포함한다.
도 3은 공통 전극 위에 도전성 부재를 형성한 후의 도 2의 워크피스의 단면도의 예시를 포함한다.
도 4는 웰 구조들을 형성한 후의 도 3의 워크피스의 단면도의 예시를 포함한다.
도 5는 웰 구조들 내의 개구들 사이에 유기층을 형성한 후의 도 4의 워크피스의 단면도의 예시를 포함한다.
도 6은 다른 전극들을 형성한 후의 도 5의 워크피스의 단면도의 예시를 포함한다.
도 7은 제어 회로들 및 노출된 도체들을 포함하는 다른 워크피스의 일부의 단면도의 예시를 포함한다.
도 8은 실링재(sealing material) 및 정렬 마크들(alignment marks)을 포함하는 도 6 및 7의 워크피스들의 상면도의 예시를 포함한다.
도 9는 리플로우(reflow) 동작을 수행하기 전의 도 6 및 7의 워크피스들의 단면도의 예시를 포함한다.
도 10은 리플로우 동작을 수행한 후의 도 9의 워크피스의 단면도의 예시를 포함한다.
도 11은 리플로우 동작을 수행하고 캡슐화 층(encapsulating layer)을 형성한 후의 도 6 및 7의 워크피스들의 단면도의 예시를 포함한다.
도 12는 보호층의 형성 후의 도 5의 워크피스의 단면도의 예시를 포함한다.
도 13은 에치 동작 수행 후의 도 12의 워크피스의 단면도의 예시를 포함한 다.
도 14는 전극들 및 다른 도전성 부재들을 형성한 후의 도 13의 워크피스의 단면도의 예시를 포함한다.
도 15는 추가 도전성 부재들을 형성한 후의 도 14의 워크피스의 단면도의 예시를 포함한다.
도 16은 에치백 층(etch-back layer)을 형성한 후의 도 15의 워크피스의 단면도의 예시를 포함한다.
도 17은 상기 기판 구조들 위에 있는 도전성 부재들을 노출시킨 후의 도 16의 워크피스의 단면도의 예시를 포함한다.
도 18은 노출된 도전성 부재들을 제거한 후의 도 17의 워크피스의 단면도의 예시를 포함한다.
도 19는 상기 에치백 층의 남아 있는 부분들을 제거한 후의 도 18의 워크피스의 단면도의 예시를 포함한다.
도 20은 리플로우 동작을 수행하기 전의 예시적 워크피스들의 단면도의 예시를 포함한다.
도 21은 리플로우 동작을 수행한 후의 도 20의 예시적 워크피스들의 단면도의 예시를 포함한다.
도 22는 리플로우된 전기 접속을 통하여 절단(cutting)한 후의 도 21의 워크피스의 일부의 상면도의 예시를 포함한다.
도 23은 접합된 기판들을 포함하는 전자 장치의 상면도의 예시를 포함한다.
도 24는 다른 쪽 기판을 제거한 후의 상기 워크피스들 중 하나의 상면도의 예시를 포함한다.
도 25는 픽셀 어레이의 서로 다른 부분들 간의 위치 관계들을 예시하는 AMOLED 디스플레이의 레이아웃의 상면도의 예시를 포함한다.
숙련된 당업자라면 도면들 내의 구성요소들이 간단명료함을 예시된 것이고 반드시 일정한 비례로 도시되지는 않은 것임을 알 것이다. 예를 들면, 본 발명의 실시예들에 대한 이해의 증진을 돕기 위하여 도면들 내의 구성요소들 중 일부의 치수는 다른 구성요소들에 대하여 과장되어 있을 수 있다.
제1 양태에서, 전자 장치는, 제1 전극 및 제1 유기층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스, 제1 도체를 포함하는 제2 워크피스 및 제1 전극 및 제1 도체를 전기적으로 접속시키는 제1 도전성 부재를 포함할 수 있으며, 제1 도전성 부재는 전자 장치가 가역적으로 분해, 가역적으로 재조립, 또는 그의 임의의 조합이 될 수 있게 한다.
제1 양태의 일 실시예에서, 제1 워크피스는 제1 전자 컴포넌트에 인접하여 위치하는 기판 구조를 더 포함한다. 다른 실시예에서, 제1 도전성 부재는 300℃ 이하의 용융점(melting poing)을 갖는다. 또 다른 실시예에서, 제1 도전성 부재는 255℃ 이하의 용융점을 갖는다. 또 다른 실시예에서, 제1 도전성 부재는 240℃ 이하의 용융점을 갖는다. 또 다른 실시예에서, 제1 전극과 제1 도체 사이의 대략 중간 지점에서의 제1 도전성 부재의 폭은 제1 전극 또는 제1 도체에 더 가까운 지점 에서의 제1 도전성 부재의 폭보다 넓다. 또 다른 실시예에서, 제1 도전성 부재는 적어도 3.5 마이크로미터의 높이를 갖는다.
제1 양태의 또 다른 실시예에서, 전자 장치는 적어도 4,000개의 다른 도전성 부재들을 더 포함한다. 제1 워크피스는 적어도 4,000개의 다른 전자 컴포넌트들을 더 포함하고, 적어도 4,000개의 다른 전자 컴포넌트들 각각은 제1 전극을 포함한다. 제2 워크피스는 제1 도체와 실질적으로 유사한 적어도 4,000개의 다른 도체들을 포함한다. 제1 도전성 부재 및 적어도 4,000개의 다른 도전성 부재들 각각은 제1 전극들 중 적어도 하나에 및 제1 도체 또는 적어도 4,000개의 다른 도체들 중 어느 하나에 실질적으로 직접 접합되어 있다.
또 다른 실시예에서, 제1 도전성 부재 및 적어도 4,000개의 다른 도전성 부재들은 워크피스의 어레이 부분에 제곱 센티미터당 적어도 15.5개의 도전성 부재의 밀도로 형성된다. 또 다른 실시예에서, 제1 전자 컴포넌트는 복사-방출 컴포넌트, 복사-응답 컴포넌트, 또는 그의 조합을 포함하고, 제2 워크피스는 제1 전자 컴포넌트를 제어하는 제1 제어 회로를 포함하고, 제1 제어 회로는 제1 도체에 전기적으로 접속되어 있다.
제1 양태의 구체적인 실시예에서, 전자 장치는 제2 도전성 부재 및 제3 도전성 부재를 더 포함한다. 제1 전자 컴포넌트는 적색 발광 컴포넌트이고, 제1 유기층은 적색 발광 유기층을 포함한다. 제1 워크피스는, 제1 전극 및 녹색 발광 유기층을 포함하는 녹색 발광 컴포넌트, 및 제1 전극 및 청색 발광 유기층을 포함하는 청색 발광 컴포넌트를 더 포함한다. 제1 워크피스는 적색 발광 컴포넌트, 녹색 발 광 컴포넌트, 및 청색 발광 컴포넌트 사이에 위치하는 기판 구조를 더 포함한다. 제2 워크피스는, 녹색 발광 컴포넌트를 제어하는 제2 제어 회로 - 제2 제어 회로는 제2 도체에 전기적으로 접속되어 있음 -, 및 청색 발광 컴포넌트를 제어하는 제3 제어 회로 - 상기 제3 제어 회로는 제3 도체에 전기적으로 접속되어 있음 - 를 포함한다. 제2 도전성 부재는 녹색 발광 컴포넌트의 제1 전극 및 제2 도체에 실질적으로 직접 접합되어 있고, 제3 도전성 부재는 청색 발광 컴포넌트의 제1 전극 및 제3 도체에 실질적으로 직접 접합되어 있다. 보다 구체적인 실시예에서, 적색 발광 컴포넌트, 녹색 발광 컴포넌트, 및 청색 발광 컴포넌트는 공통 전극을 공유하고, 복사는 적색 발광 컴포넌트, 녹색 발광 컴포넌트, 및 청색 발광 컴포넌트의 공통 전극을 통하여 투과된다.
제1 양태의 또 다른 실시예에서, 제1 컴포넌트는 백라이트, 스태틱 이미지 디스플레이, 수동 매트릭스 디스플레이, 센서 어레이, 또는 광전지의 적어도 일부이다. 또 다른 실시예에서, 제1 워크피스는 기판 구조를 더 포함한다. 기판 구조는 제2 워크피스와 접촉하거나, 또는 기판 구조 위에 있는 층이 제2 워크피스와 접촉하고, 층은 제1 전극과 실질적으로 동일한 조성을 갖는다. 또 다른 실시예에서, 전자 장치는 제2 도전성 부재를 더 포함하고, 제1 및 제2 도전성 부재 각각은 제1 전극 및 제1 도체와 접촉한다. 또 다른 실시예에서, 제1 도전성 부재는 적어도 하나의 보이드를 갖는 금속-함유 재료를 포함한다.
제2 양태에서, 전자 장치는, 제1 전극 및 제1 유기 활성층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스 및 제1 도체에 전기적으로 접속되는 전자 컴포넌트를 제어하기 위하여 제어 회로를 포함하는 제2 워크피스를 포함한다. 또한, 전자 장치는 제1 전극 및 제1 도체를 전기적으로 접속시키는 제1 도전성 부재를 포함할 수 있으며, 제1 도전성 부재는 전자 장치가 가역적으로 분해, 가역적으로 재조립, 또는 그의 임의의 조합이 될 수 있게 한다.
제2 양태의 일 실시예에서, 제1 전극과 제1 도체 사이의 대략 중간 지점에서의 제1 도전성 부재의 폭은 제1 전극 또는 제1 도체에 더 가까운 지점에서의 제1 도전성 부재의 폭보다 넓다. 다른 실시예에서, 제1 워크피스는 기판을 더 포함하며, 여기서 제1 도전성 부재를 리플로우하는 데에 사용될 수 있는 복사가 기판을 통해 투과될 수 있다. 또 다른 실시예에서, 제1 도전성 부재는 인듐 함유 재료를 포함한다.
많은 양태들 및 실시예들이 위에서 설명되었지만 예시일 뿐이고 제한적인 것이 아니다. 이 명세서를 읽은 후, 숙련된 당업자라면 본 발명의 범위에서 벗어나지 않고 다른 양태들 및 실시예들이 가능하다는 것을 알 것이다.
본 발명의 다른 특징들 및 이점들은 이하의 상세한 설명, 및 청구항들로부터 명백할 것이다. 상세한 설명은 우선 용어들의 정의 및 설명을 필두로 하여 그 다음에 예시적 회로 설계, 제1 워크피스(유기 패널(Organic Panel)) 제조, 제2 워크피스(백 패널(Back Panel)) 제조, 제1 및 제2 워크피스의 정렬 및 리플로우, 전자 장치 및 그 동작, 대안 실시예, 이점, 및 마지막으로 예들을 다룬다.
1. 용어들의 정의 및 설명
후술되는 실시예들의 상세를 다루기 전에, 일부 용어를 정의하고 설명한다.
"어레이(array)", "주변 회로(perlpheral circuitry)", 및 "원격 회로(remote circuitry)"라는 용어들은 전자 장치의 상이한 영역들 또는 컴포넌트들을 의미하도록 한 것이다. 예를 들면, 어레이는 정돈된 배열(통상적으로 열과 행에 의해 지정됨) 내의 픽셀들, 셀들, 또는 기타 구조들을 포함할 수 있다. 어레이 내의 픽셀들, 셀들, 또는 기타 구조들은 주변 회로에 의해 제어될 수 있고, 주변 회로는 어레이와 동일 기판 상에 있지만 어레이 자체의 외부에 있을 수 있다. 원격 회로는 전형적으로 주변 회로로부터 떨어져서 위치하고 어레이에 신호를 송신하거나 어레이로부터 신호를 수신할 수 있다(전형적으로 주변 회로를 경유하여). 원격 회로는 또한 어레이에 무관한 기능들을 수행할 수 있다. 원격 회로는 어레이를 갖는 기판 상에 위치하거나 위치하지 않을 수 있다.
"부착(attach)"이라는 용어 및 그 변형 용어들은 2 이상의 부재, 2 이상의 구조, 또는 1 이상의 부재 및 1 이상의 구조를 접착성 재료를 이용하여 또는 접착성 재료 없이 물리적으로 서로 접속하는 것을 의미하도록 한 것이다.
"평균(averaged)"이라는 용어는, 값을 언급할 때, 높은 값과 낮은 값 사이의 중간 값을 의미하도록 한 것이다. 예를 들면, 평균 값은 평균, 기하 평균, 또는 메디안(median)일 수 있다.
"백라이트(backlight)"라는 용어는 패터닝되지 않은 넓은 영역 위에 복사를 방출하도록 설계되어 있는 전자 장치의 일부를 의미하도록 한 것이다. 일 실시예에서, 백라이트는 복사가, 사용자에 반대로, 주로 디스플레이의 부분을 향하여 지향되도록 배향(orient)되고, 상기 백라이트는 상기 전자 장치의 사용자에 보여질 콘텐츠를 조사(illuminate)한다.
"청색 발광 컴포넌트(blue light-emitting component)"라는 용어는 대략 400 내지 500 nm의 범위의 파장에서 최대 방출(emission maximum)을 갖는 복사를 방출할 수 있는 전자 컴포넌트를 의미하도록 한 것이다.
"청색 발광 유기층(blue light-emitting organic layer)"이라는 용어는 대략 400 내지 500 nm의 범위의 파장에서 최대 방출을 갖는 복사를 방출할 수 있는 유기층을 의미하도록 한 것이다.
"공통 전극(common electrode)"이라는 용어는 복수의 전자 컴포넌트에 또는 그로부터 캐리어들을 전송하도록 구성된 부재, 구조, 또는 그의 조합을 의미하도록 한 것이다. 예를 들면, 공통 양극(common anode)은 복수의 전자 컴포넌트들에 대한 양극들로서 작용하는 양극 부분들을 포함한다.
전자 컴포넌트, 회로, 또는 그의 부분들에 관하여, "전기적으로 접속(electrically connected)"이라는 용어 또는 그의 변형 용어는 2 이상의 전자 컴포넌트, 회로, 또는 적어도 하나의 전자 컴포넌트와 적어도 하나의 회로의 임의의 조합이 그들 사이에 개재하는 어떤 전자 컴포넌트도 갖고 있지 않다는 것을 의미하도록 한 것이다. 이 정의를 위하여 기생 저항, 기생 용량, 또는 둘 다는 전자 컴포넌트로 간주되지 않는다. 일 실시예에서, 전자 컴포넌트들이 서로 전기적으로 단락(short)되고 실질적으로 동일 전압에 있을 때 그 전자 컴포넌트들은 전기적으로 접속된다. 전기적으로 접속은 광 신호들이 전송되게 하는 하나 이상의 접속들을 포함한다는 것에 유의한다. 예를 들면, 전자 컴포넌트들은 그 전자 컴포넌트들 사이에 광 신호들이 전송되게 하는 광섬유 라인들을 이용하여 함께 전기적으로 접속될 수 있다.
"제어 회로(control circuit)"라는 용어는 2 이상의 픽셀에 대한 신호(들)를 제어하는 픽셀들 또는 서브픽셀들의 어레이 내의 회로를 의미하도록 한 것이다. 일 실시예에서는, 각 픽셀이 하나의 제어 회로를 갖고, 다른 실시예에서, 각 서브픽셀이 하나의 제어 회로를 갖는다.
"전기적으로 결합(electrically coupled)"이라는 용어, 또는 그의 변형 용어들은, 2 이상의 전자 컴포넌트, 회로, 시스템, 또는 (1) 적어도 하나의 전자 컴포넌트, (2) 적어도 하나의 회로, 또는 (3) 적어도 하나의 시스템의 임의의 조합의, 하나에서 다른 하나로 신호(예컨대, 전류, 전압, 또는 광 신호)가 전송될 수 있도록 한, 전기적 접속, 연결(linking), 또는 관련(association)을 의미하도록 한 것이다. "전기적 결합"의 비제한적인 예로는, 전자 컴포넌트(들), 회로(들) 또는 그들 사이에 스위치(들)(예컨대, 트랜지스터(들))가 전기적으로 접속된 전자 회로(들) 또는 회로(들) 간의 직접 전기적 접속을 포함할 수 있다.
"지향성 복사 소스(directional radiation source)"라는 용어는 특정 지점, 지역, 또는 영역으로 지향될 수 있는 복사를 발생시킬 수 있는 장비를 의미하도록 한 것이다. 지향성 복사 소스는 레이저를 포함할 수 있다.
"직접 접합(directly bond)"이라는 용어, 또는 그의 변형 용어는, 2 이상의 부재, 2 이상의 구조, 또는 1 이상의 부재 및 1 이상의 구조의 부착(attachment)을 의미하도록 한 것으로, 그러한 부착은 접착 재료가 없을 경우에 남아 있는 것이다. 예를 들면, 접착 재료(예컨대, 에폭시)에 의해서만 도체에 부착되는 도전성 부재는 도체에 직접 접합되지 않는다. 왜냐하면 그러한 도전성 부재는 접착 재료가 제거될 경우 부착되지 않을 것이기 때문이다. 도체들 간의 솔더 접속(solder connectin)은 직접 접합에 의해 형성될 수 있다.
"전극(electrode)"이라는 용어는, 전자 컴포넌트 내에서 캐리어들을 전송하도록 구성된 부재, 구조, 또는 그의 조합을 의미하도록 한 것이다. 예를 들면, 전극은 양극, 음극, 커패시터 전극, 게이트 전극 등일 수 있다. 전극은 트랜지스터, 커패시터, 저항기, 인덕터, 다이오드, 전자 컴포넌트, 전원, 또는 그의 임의 조합의 일부일 수 있다.
"전자 컴포넌트(electronic component)"라는 용어는 전기 또는 전기-복사(electro-radiative)(예컨대, 전기-광(electro-optic)) 기능을 수행하는 회로의 최하 레벨 단위를 의미하도록 한 것이다. 전자 컴포넌트는 트랜지스터, 다이오드, 저항기, 커패시터, 인덕터, 반도체 레이저, 광 스위치 등을 포함할 수 있다. 전자 컴포넌트는 기생 저항(예컨대, 배선(wire)의 저항) 또는 기생 용량(예컨대, 상이한 전자 컴포넌트들에 전기적으로 접속된 2개의 도체들 간의 용량 결합으로, 이 도체들 간의 커패시터는 의도하지 않은 것이거나 부수적인 것임)을 포함하지 않는다.
"전자 장치(electronic device)"라는 용어는, 적당히 전기적으로 접속되고 적절한 전위(들)가 공급될 때, 집합적으로 어떤 기능을 수행하는 회로들, 전자 컴포넌트들, 또는 그의 조합들의 집합(collection)을 의미하도록 한 것이다. 전자 장치는 시스템을 포함하거나 시스템의 일부일 수 있다. 전자 장치의 예로는, 디스 플레이, 센서 어레이, 컴퓨터 시스템, 항공 전자 공학(avionics) 시스템, 자동차, 휴대폰, 기타 소비자 또는 산업 전기 제품, 또는 그들의 임의 조합을 포함한다.
"캡슐화 층(encapsulating layer)"이라는 용어는, 전자 장치 외부의 환경이 그 층에 의해 보호된 전자 장치 내의 하나 이상의 전자 컴포넌트들에 확산하거나 또는 다르게 이동(migrate)하지 못하게 하는 데 도움을 주기 위해 이용되는 층을 의미하도록 한 것이다.
"공융(eutectic)"이라는 용어는, 금속 합금의 조성을 언급할 때, 그러한 조성은 금속 합금 내의 각 금속의 용융점보다 낮은 용융점을 갖는다는 것을 의미하도록 한 것이다. 일 실시예에서, 금속 합금은 그 금속 합금 내의 금속들의 조합에 대하여 달성될 수 있는 최저 가능한 용융 온도이거나 아닐 수 있는 조성을 가질 수 있다.
"제조(fabricate)"라는 용어는, 성공적일 때, 기능적 전자 장치를 산출하는 전자 장치를 형성하는 프로세스를 의미하도록 한 것이다.
"녹색 발광 컴포넌트(green light-emitting component)"라는 용어는 대략 500 내지 600 nm의 범위의 파장에서 최대 방출(emission maximum)을 갖는 복사를 방출할 수 있는 전자 컴포넌트를 의미하도록 한 것이다.
"녹색 발광 유기층(green light-emitting organic layer)"이라는 용어는 대략 500 내지 600 nm의 범위의 파장에서 최대 방출을 갖는 복사를 방출할 수 있는 유기층을 의미하도록 한 것이다.
"유기 활성층(organic active layer)"은 하나 이상의 유기층들을 의미하도록 한 것으로, 그 유기층들 중 적어도 하나는, 그 자체로, 또는 다른 재료와 접촉할 때 정류 접합(rectifying junction)을 형성할 수 있는 것이다.
"유기층(organic layer)"이라는 용어는, 하나 이상의 층들을 의미하도록 한 것으로, 그 층들 중 적어도 하나는, 탄소와 적어도 하나의 다른 원소, 예컨대, 수소, 산소, 질소, 플루오르(fluorine) 등을 포함하는 재료를 포함하는 것이다.
"주표면(primary surface)"이라는 용어는, 후속하여 전자 컴포넌트가 형성되는 기판의 표면을 의미하도록 한 것이다.
"복사-방출 컴포넌트(radiation-emitting component)"라는 용어는, 적절하게 바이어스될 때, 목표로 하는 파장 또는 파장들의 스펙트럼에서 복사를 방출하는 전자 컴포넌트를 의미하도록 한 것이다. 복사는 가시광 스펙트럼 내에 있거나 가시광 스펙트럼 외부(UV 또는 IR)에 있을 수 있다. 발광 다이오드는 복사-방출 컴포넌트의 일례이다.
"복사-응답 컴포넌트(radiation-responsive component)"는, 적절하게 바이어스될 때, 목표로 하는 파장 또는 파장들의 스펙트럼에서의 복사에 응답할 수 있는 전자 컴포넌트를 의미하도록 한 것이다. 복사는 가시광 스펙트럼 내에 있거나 가시광 스펙트럼 외부(UV 또는 IR)에 있을 수 있다. IR 센서 및 광전지(photovoltaic cell)는 복사-응답 컴포넌트들의 예들이다.
"정류 접합(rectifying junction)"이라는 용어는, 하나의 타입의 전하 캐리어들이 그 접합을 통하여 반대 방향에 비하여 하나의 방향으로 더 용이하게 유동하는, 반도체 층 내의 접합 또는 반도체 층과 다른 재료 간의 인터페이스에 의해 형 성된 접합을 의미하도록 한 것이다. pn 접합은 다이오드로서 이용될 수 있는 정류 접합의 일례이다.
"적색 발광 컴포넌트(red light-emitting component)"라는 용어는 대략 600 내지 700 nm의 범위의 파장에서 최대 방출(emission maximum)을 갖는 복사를 방출할 수 있는 전자 컴포넌트를 의미하도록 한 것이다.
"적색 발광 유기층(red light-emitting organic layer)"이라는 용어는 대략 600 내지 700 nm의 범위의 파장에서 최대 방출을 갖는 복사를 방출할 수 있는 유기층을 의미하도록 한 것이다.
"리플로우(reflow)"라는 용어 및 그의 변형 용어들은 층, 부재, 구조 또는 그의 임의 조합에, 그 층, 부재, 구조 또는 그의 임의 조합의 형상을 크게 변화시키기에 충분한 에너지를 인가하는 것을 의미하도록 한 것이다. 일 실시예에서, 리플로잉(reflowing)은 도전성 부재 내의 재료를 용융하는 것을 포함할 수 있다. 다른 실시예에서, 리플로잉은 유동 온도(flow temperature)(예컨대, SiO2의 경우 960℃)에 도달하거나 그를 초과하는 것을 포함할 수 있다.
"리페어(repair)" 및 그의 변형 용어들은, 전자 장치를 (2) 분해(disassembling)하고 (2) 다시 제조(re-fabricating)하거나, 재조립(reassembling)하거나, 다시 제조 및 재조립의 조합을 하지 않고 전자 장치의 적어도 일부를 수리(fix)하는 것을 의미하도록 한 것이다. 일 실시예에서, 리페어링(repairing)은 전자 장치의 부분 또는 부분들이 기능하지 않거나(non- functional)(예컨대, 전기 단락, 전기 개방 등) 특정된 한계 밖에서 동작하는지(예컨대, 방출 강도가 너무 낮은지)를 판정하는 테스팅이 수행된 후에 수행될 수 있다.
전자 장치에 관하여, "가역적으로 분해(reversibly disassembled)"라는 용어는, 그 전자 장치 또는 그의 일부가 그 전자 장치 또는 그의 일부 내의 전자 컴포넌트들에 크게 악영향을 미치지 않고 분해될 수 있다는 것을 의미하도록 한 것이다.
전자 장치에 관하여, "가역적으로 재조립(reversibly reassembled)"이라는 용어는, 그 전자 장치 또는 그의 일부가 그 전자 장치 또는 그의 일부 내의 전자 컴포넌트들에 크게 악영향을 미치지 않고 재조립될 수 있다는 것을 의미하도록 한 것이다.
"실링재(sealing materlal)"라는 용어는, 전자 장치 내의 환경 및 전자 장치 외부의 환경이 어떤 상당한 정도까지 혼합하지 못하게 하는 데 도움을 주기 위해 전자 장치 내에서 이용되는 재료를 의미하도록 한 것이다.
"스태틱 이미지 디스플레이(static image display)"라는 용어는 크게 변화하지 않는 이미지를 갖는 디스플레이를 의미하도록 한 것이다. 디스플레이는 그 디스플레이가 디스플레이 내의 전자 컴포넌트(예컨대, 복사-방출 컴포넌트, 트랜지스터 등)의 열화, 노화, 또는 둘 다에 기인하여 휘도, 색조(tone) 또는 둘다의 변화를 경험할 수 있다 하더라도 스태틱 이미지 디스플레이로 간주될 수 있다.
"실질적으로 유사(substantially similar)"라는 용어는, 2 이상의 부재, 2 이상의 구조, 또는 1 이상의 부재 및 1 이상의 구조가 관련 기술분야의 통상의 지식을 가진 자에 의해 서로 비교될 때, 그 2 이상의 부재, 2 이상의 구조, 또는 1 이상의 부재 및 1 이상의 구조가 크게 다르지 않다는 것을 의미하도록 한 것이다.
"기판(substrate)"이라는 용어는 강성(rigid) 또는 가요성(flexible)일 수 있고 하나 이상의 재료의 하나 이상의 층들을 포함할 수 있는 기자재(base material)를 의미하도록 한 것으로, 상기 하나 이상의 재료로는, 글라스(glass), 중합체(polymer), 금속 또는 세라믹 재료 또는 그의 조합들을 포함할 수 있지만, 이에 제한되는 것은 아니다. 기판에 대한 기준점은 프로세스 시퀀스의 시작점이다. 기판은 전자 컴포넌트들, 회로들, 또는 도전성 부재들을 포함하거나 포함하지 않을 수 있다.
"사용자 표면(user surface)"이라는 용어는 전자 장치의 정상 동작 중에 주로 이용되는 전자 장치의 표면을 의미하도록 한 것이다. 디스플레이의 경우에, 사용자가 보는 전자 장치의 표면이 사용자 표면일 것이다. 센서 또는 광전지의 경우에, 사용자 표면은 검지(sense)되거나 전기 에너지로 변환될 복사를 주로 전송하는 표면일 것이다. 전자 장치는 2 이상의 사용자 표면을 가질 수 있다는 것에 유의한다.
"보이드(void)"라는 용어는, 부재, 구조, 또는 그의 임의 조합을 언급할 때, 그 부재, 구조, 또는 그의 임의 조합 내에서 어떤 고체도 없는 영역을 의미하도록 한 것이다.
"워크피스(workpiece)"라는 용어는 프로세스 시퀀스의 어떤 특정 시점에서의 기판 및, 만일 존재한다면, 상기 기판 위에 있는 하나 이상의 층들을 의미하도록 한 것이다. 기판은 프로세스 시퀀스 중에 크게 변화하지 않을 수 있는 데 대하여, 워크피스는 프로세스 시퀀스 중에 크게 변화한다. 예를 들면, 프로세스 시퀀스의 맨 처음에, 기판과 워크피스는 동일하다. 기판 위에 층이 형성된 후, 기판은 변화하지 않았지만, 이제 워크피스는 기판 및 층을 포함한다.
여기에서 사용될 때, "comprises", "comprising", "includes", "including", "has", "having"이라는 용어들 또는 그의 어떤 다른 변형 용어들은, 비배타적인 포함(non-exclusive inclusion)을 커버하도록 한 것이다. 예를 들면, 특징들의 리스트를 포함하는(comprises) 프로세스, 방법, 물품, 또는 장치는 반드시 그 특징들에만 제한되는 것은 아니고 명시적으로 리스트되지 않거나 또는 그 프로세스, 방법, 물품, 또는 장치에 고유한 다른 특징들을 포함할 수 있다. 또한, 명시적으로 그와는 다르게 진술되지 않는 한, "or"는 포괄적(inclusive)-or를 언급하는 것이고 배타적(exclusive)-or를 언급하는 것이 아니다. 예를 들면, 조건 A or B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B가 거짓임(또는 존재하지 않음), A가 거짓이고(또는 존재하치 않고) B가 참임(또는 존재함), 그리고 A와 B 둘 다 참임(또는 존재함).
또한, 관사 "a" 또는 "an"의 사용은 발명의 요소들 및 컴포넌트들을 기술하기 위해 이용된다. 이것은 단지 편의를 위하여 그리고 발명의 일반적인 의미를 제공하기 위하여 행해진다. 다르게 의도된 것이 명백하지 않은 한, 이 기술(description)은 하나 또는 적어도 하나를 포함하도록 해독되어야 하고 단수는 또한 복수를 포함한다.
원소들의 주기율표 내의 열(column)들에 대응하는 그룹 번호들은 CRC Handbook of Chemistry and Physics, 제81판(81st Edition)(2000-2001)에서 보여지는 대로 "새로운 표기법" 협약을 이용한다.
다르게 정의되지 않는 한, 여기에서 사용되는 모든 기술 및 과학 용어들은 이 발명이 속하는 기술분야의 통상의 지식을 가진 자가 통상적으로 이해하는 것과 같은 의미를 갖는다. 여기에서 기술된 것들과 유사하거나 동등한 방법들 및 재료들이 본 발명의 실시 또는 테스팅에서 이용될 수 있지만, 적합한 방법들 및 재료들을 아래에서 설명한다. 여기에서 언급된 모든 공개, 특허 출원, 특허, 및 기타 참조문헌들은 그 전체 내용이 참고로 통합된다. 충돌의 경우에, 정의를 포함하는 본 명세서가 지배할 것이다. 또한, 재료들, 방법들, 및 예들은 단지 예시일 뿐이고 제한하려는 것이 아니다.
여기에서 기술되지 않은 한도까지, 특정 재료들, 프로세싱 단계들(processing acts), 및 회로들은 종래의 것이고 유기 발광 다이오드 디스플레이, 광검출기, 광전지, 및 반도체 부재 기술분야 내의 교재들 및 기타 출처에서 발견될 수 있다.
2. 예시적 회로 설계
도 1은 전자 장치에 대한 많은 가능한 회로 설계들 중 하나의 예시이다. 도 1은 전자 장치(100)의 일부의 회로도를 포함한다. 전자 장치(100)는 제1 픽 셀(120), 제2 픽셀(140), 및 제3 픽셀(160)을 포함한다. 이 픽셀들(120, 140, 및 160)의 각각은 도 1에 예시된 픽셀 회로를 포함한다. 각 픽셀 회로는 제어 회로 및 전자 컴포넌트(128, 148, 또는 168)를 포함한다.
제1 픽셀(120)은 선택 트랜지스터(122), 용량성 전자 컴포넌트(124), 구동 트랜지스터(126), 및 전자 컴포넌트(128)를 포함한다. 전자 컴포넌트(128)는 전류에 의해 구동되는 거의 모든 전자 컴포넌트이다. 하나의 장치에서, 전자 컴포넌트(128)는 OLED와 같은 복사-방출 컴포넌트이다. 픽셀(120) 내에서, 제어 회로는 선택 트랜지스터(122), 용량성 전자 컴포넌트(124), 및 구동 트랜지스터(126)를 포함한다.
선택 트랜지스터(122)는 선택 라인("SL")(134)에 전기적으로 접속된 게이트 전극, 데이터 라인("DL")(132)에 전기적으로 접속된 제1 소스/드레인("S/D") 영역, 및 용량성 전자 컴포넌트(124)의 제1 전극, 및 파워 트랜지스터(126)의 게이트 전극에 전기적으로 접속된 제2 S/D 영역을 포함한다. SL(134)은 선택 트랜지스터(122)에 제어 신호를 제공하고, DL(132)은 선택 트랜지스터(122)가 활성화될 때 용량성 전자 컴포넌트(124) 및 파워 트랜지스터(126)의 게이트 전극에 전달될 데이터 신호를 제공한다.
용량성 전자 컴포넌트(124)는 상기 제1 전극 및 제2 전극을 포함한다. 용량성 전자 컴포넌트(124)의 제1 전극은 선택 트랜지스터(122)의 제2 S/D 영역 및 파워 트랜지스터(126)의 게이트 전극에 전기적으로 접속된다. 용량성 전자 컴포넌트(124)의 제2 전극은 전원 라인에 전기적으로 접속되고, 전원 라인은 하나의 회로 설계에서 VSS1 라인(138)이다. 대안적인 회로 설계(예시되지 않음)에서는, 선택적인 열화 방지 유닛(anti-degradation unit)이 용량성 전자 컴포넌트(124) 및 픽셀(120)에 전기적으로 접속된 전원 라인들(예컨대, VSS1 라인(138), VDD 라인(136), 또는 둘 다) 중 적어도 하나에 전기적으로 접속될 수 있다.
파워 트랜지스터(126)는 게이트 전극, 제1 S/D 영역, 및 제2 S/D 영역을 포함한다. 파워 트랜지스터(126)의 제1 S/D 영역은 전자 컴포넌트(128)의 전극에 전기적으로 접속되고, 파워 트랜지스터(126)의 제2 S/D 영역은 VSS1 라인(138)에 전기적으로 접속된다. 일 회로 설계에서, 파워 트랜지스터(126)의 제2 S/D 영역은 VSS1 라인(138)에 전기적으로 접속된다. 또 다른 회로 설계에서는, 선택적인 열화 방지 유닛이 파워 트랜지스터(126)의 제2 S/D 영역 및 VSS1 라인(138)에 전기적으로 접속될 수 있다.
전자 컴포넌트(128)는 하나의 구성에서 양극인 전극, 및 그 동일 구성에서 음극인 또 다른 전극을 포함한다. 양극인 전극은 공통 VDD 라인(136)에 전기적으로 접속된다. 또 다른 구성에서, 전자 컴포넌트(128)는 OLED와 같은 유기 복사-방출 전자 컴포넌트이다. 하나의 구성에서 제어 회로인, 픽셀 회로의 나머지는, 전자 컴포넌트(128)를 구동하는 가변 전류원을 제공하는 데 적합하다. 그러므로, 전류 구동되는 하나 이상의 전자 컴포넌트들이 전자 컴포넌트(128) 대신에 또는 전자 컴포넌트(128)와 함께 사용될 수 있다. 하나 이상의 전자 컴포넌트들은 다이오드를 포함하거나 포함하지 않을 수 있다는 점에 유의한다.
다른 전자 장치들에서, 전자 컴포넌트(128)와 파워 트랜지스터(126)는 반대로 될 수 있다. 보다 구체적으로, (1) 전자 컴포넌트(128)의 양극인 전극은 파워 트랜지스터(126)의 S/D 영역들 중 하나에 전기적으로 접속되고, (2) 전자 컴포넌트(128)의 음극인 전극은 VSS1 라인(138)에 전기적으로 접속되고, (3) 파워 트랜지스터(126)의 다른 S/D 영역은 VDD 라인(136)에 전기적으로 접속된다.
제2 픽셀(140)은, 제2 픽셀(140) 내에서, 데이터 라인(152)이 선택 트랜지스터(122)의 제1 S/D 영역에 전기적으로 접속되고, VSS2 라인(158)이 파워 트랜지스터(126)의 제2 S/D 영역에 전기적으로 접속되고, 전자 컴포넌트(148)가 파워 트랜지스터(126)의 제1 S/D 영역과 VDD 라인(136) 사이에 전기적으로 접속되는 것을 제외하고는, 제1 픽셀(120)과 유사하다. 제3 픽셀(160)은, 제3 픽셀(160) 내에서, 데이터 라인(172)이 선택 트랜지스터(122)의 제1 S/D 영역에 전기적으로 접속되고, VSS3 라인(178)이 파워 트랜지스터(126)의 제2 S/D 영역에 전기적으로 접속되고, 전자 컴포넌트(168)가 파워 트랜지스터(126)의 제1 S/D 영역과 VDD 라인(136) 사이에 전기적으로 접속되는 것을 제외하고는, 제1 및 제2 픽셀들(120 및 140)과 유사하다.
일부 회로 설계들에서, 전자 컴포넌트들(128, 148, 및 168)은 서로 실질적으로 동일할 수 있다. 다른 회로 설계들에서, 전자 컴포넌트들(128, 148, 및 168)은 서로 상이하다. 예를 들면, 전자 컴포넌트(128)는 적색 발광 컴포넌트이고, 전자 컴포넌트(148)는 녹색 발광 컴포넌트이고, 전자 컴포넌트(168)는 청색 발광 컴포넌트이다. VSS1, VSS2, 및 VSS3 라인들(138, 158, 및 178)은 서로에 대해 동일하거나 상이한 전압에 있을 수 있다. 다른 회로 설계(예시되지 않음)에서, 전자 컴포넌트들(128, 148, 168)의 하나의 전자 장치에서의 음극들인 전극들은 실질적으로 동일하거나 크게 다른 전압들에서 동작할 수 있는 상이한 전원 라인들에 전기적으로 접속될 수 있다(모두 공통 VDD 라인(136)에 전기적으로 접속되는 것이 아니라). 이 명세서를 읽은 후, 숙련된 당업자라면 특정 응용에 대한 요구 또는 소망을 만족시키도록 전자 장치(100)를 설계할 수 있을 것이다.
선택 트랜지스터(122), 파워 트랜지스터(126), 또는 그의 임의 조합은 전계 효과 트랜지스터를 포함할 수 있고, 특정 회로 설계에서는, 박막 트랜지스터("TFT")일 수 있다. 도 1에 예시된 픽셀에 대한 회로에서, 모든 트랜지스터들은 n-채널 트랜지스터들이다. 이 n-채널 트랜지스터들 중 어느 하나 또는 그 이상이 어느 하나 또는 그 이상의 p-채널 트랜지스터들로 대체될 수 있다. 다른 회로 설계들에서, 다른 트랜지스터들(하나 이상의 접합 전계 효과 트랜지스터들("JFET들"), 하나 이상의 바이폴라 트랜지스터들, 또는 그의 임의 조합을 포함함)이 선택 트랜지스터(122) 내에서 이용될 수 있다.
3. 제1 워크피스 제조
도 2 내지 6은 도 1에 예시된 전자 컴포넌트들(128, 148, 및 168)의 형성 중 에 전자 장치의 부분들의 단면도들의 예시들을 포함한다. 이들 도면(도 2 내지 6)은 단지 전자 컴포넌트들(128, 148, 및 168)의 하나의 레이아웃의 일례 및 전자 컴포넌트들(128, 148, 및 168)을 형성하기 위한 제조 시퀀스 및 회로들 내에서의 그들의 상호접속들을 예시할 뿐이다. 이 예시에서, 전자 컴포넌트들(128, 148, 및 168)은 한 유형의 유기 전자 장치에서의 유기층들을 포함한다. 이 명세서를 읽은 후에, 숙련된 당업자라면 도 1에 예시된 회로들을 달성하기 위해 전자 컴포넌트들이 상이하게 배열되고 대안적인 시퀀스를 통하여 제조될 수 있다는 것을 알 것이다.
도 2는 공통 전극(22)을 형성한 후 기판(20)의 일부의 단면도를 포함하고, 공통 전극은 일 실시예에서 AMOLED 디스플레이용 픽셀 어레이에 대한 공통 전극이다. 특정 실시예에서, 공통 전극은 공통 양극이다. 기판(20)은 유기 전자 장치 기술분야에서 이용되는 종래의 기판일 수 있다. 기판(20)은 가요성 또는 강성, 유기(organic) 또는 무기(inorganic)일 수 있다. 일반적으로, 글라스 또는 가요성 유기막들이 지지물(support)로서 이용된다. 기판(20)은 세라믹, 글라스, 금속 또는 유기 재료, 또는 그의 조합들을 포함할 수 있고 대략 12 내지 2500 마이크로미터의 범위의 두께를 가질 수 있다.
일 실시예에서, 공통 전극(22)은 투명하고 공통 전극(22)에 도달하는 복사의 적어도 70%가 공통 전극(22)을 통하여 투과되게 한다. 공통 전극(22)은 실질적으로 어레이의 전부를 피복할 수 있고, 어레이 외부의 기판(20) 영역은 거의 또는 전혀 피복하지 않을 수 있다. 예시적인 재료로는, 인듐 주석 산화물("ITO"), 아연 주석 산화물("ZTO"), 원소 금속, 금속 합금, 또는 그의 임의 조합을 포함한다. ITO 및 ZTO는 공통 전극(22)으로서 사용될 때 더 두꺼울 수 있고 그럼에도 복사의 충분한 투과를 허용한다. 예를 들면, ITO 또는 ZTO가 공통 전극(22)으로서 사용될 때, 공통 전극(22)은 대략 20 내지 200 nm의 범위의 두께를 가질 수 있다. 특정 실시예에서 ITO가 공통 전극(22)용으로 사용될 때, ITO 층의 두께는 대략 50 내지 150 nm의 범위에 있을 수 있다. 공통 전극(22)은 스텐실 마스크를 이용한 선택적 퇴적(selective deposition) 또는 블랭킷 퇴적(blanket deposition)과 같은 종래의 기법을 이용하여 형성되고 종래의 리소그래피 기법을 이용하여 어레이 외부에 있는 공통 전극의 부분들을 제거할 수 있다.
도 3에 예시된 바와 같이, 기판(20) 및 공통 전극(22) 위에 하나 이상의 도전성 부재들(32)이 형성된다. 도전성 부재들(32)은 전력 전송 라인들로서 작용하고 어레이를 가로질러 적어도 부분적으로 연장하고, 일 실시예에서는, 어레이의 디멘전(행 또는 열)의 실질적으로 전부를 가로질러 연장할 수 있다. 도 3을 참조하면, 도전성 부재들(32)은 어레이의 실질적으로 모든 열들을 가로질러 연장할 수 있다. 특정한 일 실시예에서, 도전성 부재들(32)은 무기 금속-함유 전력 전송 라인들이다. 일 실시예에서, 도전성 부재들(32)은 열들(도 3에 예시됨) 또는 행들의 형태로 될 수 있다. 다른 실시예에서, 단일 도전성 부재(32)가 복사-방출 또는 복사-응답 컴포넌트들이 형성될 위치들에서 개구들을 갖는 격자의 형태로 될 수 있다.
도전성 부재들(32)은 복사를 투과할 필요가 없기 때문에, 공통 전극(22)보다 실질적으로 더 두껍고 도전성이 더 클 수 있다. 도전성 부재들(32)은 대략 500 nm 내지 500 마이크로미터의 범위의 두께를 가질 수 있다. 일 실시예에서, 도전성 부재들(32)은 2000 nm보다 더 두꺼울 수 있고, 그들의 두께는 복사와 무관한 외부 문제들(예컨대, 도전성 부재들 위의 후속 층들의 스텝 피복(step coverage), 막 응력(film stress) 등)에 의해 제한될 수 있다.
도전성 부재들(32)은 금속, 혼합 금속, 합금, 금속 산화물, 금속 질화물, 혼합-금속 산화물, 혼합-금속 질화물, 또는 그의 조합을 포함하는 하나 이상의 높은 도전성의 재료들을 포함할 수 있다. 도전성 부재들(32)에 사용되는 예시적 금속 원소로는, Ni, Cu, Al, Au, Ag, W, Ta, 그 금속들의 임의 합금 또는 그의 임의 조합을 포함할 수 있다. 대안 실시예에서는, 도전성 중합체들과 같은 다른 도전성 재료가 상기 높은 도전성 재료들에 더하여 또는 그 대신에 사용될 수 있다. 도전성 부재들(32)의 길이 및 폭은 전자 장치의 레이아웃에 의해 결정될 수 있다. 저항률(resistivity)(즉, 재료(들)의 선택) 및 두께는 레이아웃에 크게 영향을 미치지 않고 변화될 수 있다. 만일 보다 높은 저항률을 갖는 재료가 사용되면, 도전성 부재들(32)은 라인 저항을 허용 한계 내에 유지하기 위해 더 두꺼울 수 있다. 도전성 부재들(32)은 스텐실 마스크를 이용한 선택적 퇴적 또는 블랭킷 퇴적과 같은 종래의 기법을 이용하여 형성되고 종래의 리소그래피 기법을 이용하여 도전층의 부분들을 제거하여 도전성 부재들(32)을 형성할 수 있다.
도 3에 예시되지는 않았지만, 선택적인 블랙 층(black layer)이 도전성 부재들(32) 또는 공통 전극(22)의 밑에 배치되어 콘트라스트를 향상시키고, 특히 배경 발광(background luminescence)을 저감시킬 수 있다. 블랙 층용으로는 거의 무한한 수의 재료들이 이용될 수 있다. 만일 선택적인 블랙 층이 도전성 부재들(32)과 공통 전극(22) 사이에 있으면, 선택적인 블랙 층은 도전성으로부터 저항성으로 더 나아가 절연성으로 변화하는 전기적 특성을 가질 수 있다. 만일 선택적인 블랙 층이 도전성 부재들(32)과 공통 전극(22) 사이에 있으면, 선택적인 블랙층을 통한 적어도 일부 개구들이 도전성 부재들(32)과 공통 전극(22)이 서로 접촉하게 할 경우 또는 도전성 부재들(32)과 공통 전극(22) 사이에 또 다른 전기 접속이 이루어질 경우(예컨대, 도전성 부재들(32)의 측면들에 인접하여 형성되어 상기 도전성 부재들(32)과 공통 전극(22)을 접촉시키는 도전성 측벽 스페이서들) 선택적인 블랙 층은 절연성일 수 있다. 이 선택적인 블랙 층은 스텐실 마스크를 이용한 선택적 퇴적 또는 블랭킷 퇴적과 같은 종래의 기법을 이용하여 형성되고 종래의 리소그래피 기법을 이용하여 도전성 부재들(32)에 의해 피복되지 않거나 피복되지 않을 부분들을 제거할 수 있다.
도 4에 예시된 바와 같이, 하나 이상의 기판 구조들(42)이 형성될 수 있다. 기판 구조(42)의 일례로는 웰 구조, 음극 분리자(cathode separator) 등을 포함할 수 있다. 기판 구조(42)는 행 또는 열로 배향되고 위에서 볼 때 격자로 보일 수 있다. 기판 구조(42)는 복사-방출 컴포넌트들이 형성될 곳을 정의한다. 일 실시예에서, 기판 구조들(42)은 유기층의 부분들이 형성될 영역들을 정의한다. 기판 구조들(42) 내의 각 개구는 복사-방출 컴포넌트에 대응할 수 있다. 기판 구조들(42)은 유기층들의 상이한 재료들을 서로 떨어져서 유지하는 데 도움을 줄 수 있 다. 다른 실시예에서, 웰 구조들은 적색 및 녹색 발광 재료들이 청색 발광 컴포넌트를 위한 영역에 들어가지 못하게 하는 데 도움을 줄 수 있다. 웰 구조들은 또한 후속 형성되는 전극들을 서로 전기적으로 접속되지 못하게 전기적으로 절연시키는 데 도움을 줄 수 있다.
기판 구조들(42)은 후속 프로세싱에 대해 비교적 비활성이고, 복사에 대해 불투명하지 않고, 전기적으로 절연성인 재료들의 하나 이상의 층들을 포함한다. 일부 비제한적인 예시적 재료들로는, 복사 이미징 가능한 재료들(radiation imageable materials)(예컨대, 양성 작용(positive acting)(Novolac) 및 음성 작용(negative acting)을 포함하는 포토레지스트, 폴리이미드 등), 실리콘 질화물, 실리콘 산화물(실리콘 이산화물, 실록산(siloxanes), 스핀-온 글래스 등), 도핑되지 않았거나 저농도로 도핑된 실리콘, 금속 산화물, 금속 질화물, 금속 산질화물, 및 그의 조합들을 포함한다.
기판 구조들(42)은 재료(들)의 층(들)을 퇴적하고 그 후 그 층(들)을 패터닝함으로써 또는 기판 구조들(42)을 위한 층(들)이 퇴적될 때 패턴을 형성함으로써 형성될 수 있다. 이 명세서의 목적을 위하여, 퇴적(deposition)은 마이크로전자 기술분야(0LED, 플랫 패널, 반도체 및 기타 유사한 기술분야들)에서 사용되는 액체 또는 증기 퇴적(liquid or vapor deposition)을 포함하도록 넓게 해석되어야 할 것이다. 기판 구조들(42)이 형성된 후, 기판 구조들(42)의 측면들은, 도 4에 예시된 바와 같이, 음의 경사(기판 구조들(42)의 측면들 및 기판(20)의 주표면에 의해 정의된 각), 양의 경사를 가질 수 있고 또는 실질적으로 수직 벽들을 형성할 수 있 다.
기판 구조들(42)의 높이는 1 내지 10 마이크로미터의 범위에 있을 수 있다. 다른 실시예들에서는 그보다 적거나 그보다 큰 높이가 이용될 수도 있다. 일 실시예에서, 기판 구조들(42)은 후속 형성되는 전극과 이 명세서의 뒤에서 설명되는 제2 워크피스에 부착되는 도전성 부재 간의 접촉의 가능성을 줄이기 위한 "스탠드-오프(stand-off)"의 적어도 일부로서 이용될 수 있다. 대안 실시예 섹션에서 설명되는 다른 실시예에서, 기판 구조들(42)은 제1 워크피스에 부착되는 후속 형성되는 도전성 부재가 처음에 기판(20) 위에 형성될 때 그 도전성 부재와 제2 워크피스 상의 도체 간의 접촉의 가능성을 줄일 수 있다.
기판 구조들(42)의 표면 에너지를 변화시키기 위한 기판 구조들(42)에 대한 선택적 처리(optional treatment)가 수행될 수 있다. 특정한 일 실시예에서, 기판 구조들(42)은 플루오르 처리(fluorine treatment)(예컨대, 플루오르 플라스마에 노출)를 받아서 기판 구조들(42)의 노출된 표면이 소수성(hydrophobic)으로 될 수 있다. 숙련된 당업자라면 플루오르 처리 대신에 또는 그와 함께 하나 이상의 다른 선택적 처리들이 행해질 수 있다는 것을 알 것이다.
도 5에 도시된 바와 같이, 공통 전극(22) 위에 유기층(50)이 형성된다. 유기층(50)은 하나 이상의 층을 포함할 수 있다. 유기층(50)은 하나 이상의 유기 활성층들(organic active layers)(54, 56, 및 58)을 포함할 수 있고, 선택적으로, 버퍼층, 전하 주입층(charge-injection layer), 전하 전송층(charge-transport layer), 전하 차단층(charge-blocking layer), 또는 그의 임의 조합 중 어느 하나 이상을 포함할 수 있다. 선택적 버퍼층, 전하 주입층, 전하 전송층, 전하 차단층, 또는 그의 임의 조합은 유기 활성층들(54, 56, 및 58)과 공통 전극(22) 사이에 위치하거나, 유기 활성층들(54, 56, 및 58)과 후속 형성되는 전극층 사이에 위치하거나, 또는 그의 조합이 될 수 있다. 일 실시예에서, 공통 전극(22)과 유기 활성층들(54, 56, 및 58) 사이에 정공 전송층(hole-transport layer)(52)이 위치할 수 있다.
유기층(50)의 형성은 OLED들에서 유기층들을 형성하는 데 이용되는 어느 하나 이상의 종래의 퇴적 기법을 이용하여 형성된다. 일 실시예에서, 정공 전송층(52)은, 폴리 아닐린(polyaniline)("PANI"), 폴리(3,4-에틸렌다이옥시티오펜)(poly(3,4-ethylenedioxythiophene)("PEDOT")과 같은 유기 중합체, 또는 테트라티아풀발렌 테트라시아노쿠이노다이메탄(tetrathiafulvalene tetracyanoquinodimethane)(TTF-TCQN)과 같은 유기 전하 전송 화합물을 포함할 수 있다. 정공 전송층은 전형적으로 대략 50 내지 250 nm의 범위의 두께를 갖는다.
유기 활성층들(54, 56, 및 58) 각각은 하나 이상의 소분자 재료(small molecule materials), 하나 이상의 중합 재료(polymeric materials), 또는 그 조합을 포함할 수 있다. 소분자 재료들은, 예를 들면, 미국 특허 4,356,429 및 미국 특허 4,539,507에 기재된 것들을 포함할 수 있다. 대안적으로, 중합 재료들은 미국 특허 5,247,190, 미국 특허 5,408,109, 및 미국 특허 5,317,169에 기재된 것들을 포함할 수 있다. 예시적인 재료는 반도전성 공액 중합체(semiconducting conjugated polymer)이다. 그러한 중합체의 일례는 "PPV"로 불리는 폴리(페닐렌비 닐렌)(poly(phenylenevinylene))이다. 발광 재료는 다른 재료의 매트릭스에, 첨가제과 함께 또는 첨가제 없이 분산될 수 있지만, 전형적으로 단독으로 층을 형성한다. 일 실시예에서, 유기 활성층들(54, 56, 및 58) 각각은 일반적으로 대략 40 내지 100 nm의 범위의 두께를 갖는다.
유기 활성층들(54, 56, 및 58)이 복사-수신 전자 장치에 통합될 때, 유기 활성층들(54, 56, 및 58)의 재료(들)는 하나 이상의 공액 중합체, 하나 이상의 전기 발광 재료(electrolumlnescent materials), 또는 그의 조합을 포함할 수 있다. 그러한 재료들은, 예를 들면, 공액 중합체들 및 전기발광 및 광발광(photo-luminescent) 재료들을 포함한다. 특정 예로는, 폴리(2-메톡시,5-(2-에틸-헥실옥시)-1,4-페닐렌 비닐렌)[poly(2-methoxy,5-(2-ethyl-hexyloxy)-1,4-phenylene vinylene)]("MEH-PPV") 또는 CN-PPV와의 MEH-PPV 합성물을 포함한다. 유기 활성층들(54, 56, 및 58)은 전형적으로 대략 50 내지 500 nm의 범위의 두께를 갖는다.
일 실시예에서, 유기 활성층들(54, 56, 및 58)은 어레이에서 사용되는 상이한 컬러들에 대응한다. 예를 들면, 풀-컬러 디스플레이의 경우, 유기 활성층들(54, 56, 및 58)에 대한 상이한 재료들은 적색, 녹색, 및 청색 발광 컴포넌트들을 달성하는 데 이용될 수 있다. 특정 실시예에서, 유기 활성층(54)은 적색 발광 컴포넌트에 이용되고, 유기 활성층(56)은 녹색 발광 컴포넌트에 이용되고, 유기 활성층(58)은 청색 발광 컴포넌트에 이용된다. 다른 실시예에서는, 유기 활성층에 더하여 또는 그 대신에 그에 대응하는 전하 차단층, 전하 주입층, 전하 전송층, 또는 그의 임의 조합으로부터 복사가 방출될 수 있다. 따라서, 적색 발광 유기층의 경우, 유기 활성층(54), 유기 활성층(54)에 인접한 하나 이상의 대응하는 층들, 또는 그의 조합으로부터 적색광이 방출될 수 있다. 녹색 발광 유기층의 경우, 유기 활성층(56), 유기 활성층(56)에 인접한 하나 이상의 대응하는 층들, 또는 그의 조합으로부터 녹색광이 방출될 수 있다. 청색 발광 유기층의 경우, 유기 활성층(58), 유기 활성층(58)에 인접한 하나 이상의 대응하는 층들, 또는 그의 조합으로부터 청색광이 방출될 수 있다.
도 6에 도시된 바와 같이, 전극들(62) 및 도전성 부재들(64)이 형성된다. 전극들(62)은 기판 구조들(42) 내의 개구들 내에 및 공통 전극(22) 및 유기층(50)의 부분들 위에 형성된다. 전극들(62)은 전자 장치에 대한 음극들로서 작용한다. 도전성 부재들(64)은 기판 구조들(42)의 부분들 위에 형성되고, 일 실시예에서는, 기판 구조들(42)의 음의 경사로 인해 그들의 바로 인접한 전극들(62)에 전기적으로 접속되지 않는다. 일 실시예에서, 전극들(62) 및 도전성 부재들(64)은 낮은 일함수를 갖는 금속-함유 층을 포함할 수 있고, 그 일함수는 높은 일함수를 갖는 전극들(22)보다 낮다. 전극들(62) 및 도전성 부재들(64)을 위한 재료는 하나 이상의 제1족(Group 1) 금속들(예컨대, Li, Cs), 하나 이상의 제2족(Group 2)(알칼리 토류) 금속들, 란탄 계열(lanthanides) 및 악티늄 계열(actinides)을 포함하는 하나 이상의 희토류 금속들, 금속 플루오르화물(예컨대, LiF, CaF 등) 또는 그의 임의 조합을 포함할 수 있다. 전극들(62) 및 도전성 부재들(64)은 유기층(50)에 더 가까이 있는 전극들(62) 및 도전성 부재들(64) 내의 다른 층들에 비하여 물 및 습기와의 반응성이 작은 도전성 캡층(conductive capping layer)을 포함할 수 있다. 그러한 캡층은 Al, Cu, Ag, Au, Pt, Pd, 기타 적당한 금속과 같은 금속 또는 금속 합금, 그러한 금속들의 임의 합금 또는 그의 임의 조합을 포함할 수 있다. 전극들(62) 및 도전성 부재들(64)은 대략 300 내지 600 nm의 범위의 두께를 갖는다. 특정한 비제한적인 일 실시예에서, 대략 10 nm보다 작은 Ba 층이 대략 500 nm의 Al 층으로 피복되고 이 Al 층이 대략 100 nm의 ITO 층으로 피복되는 구성으로 퇴적될 수 있다. 전극들(62)의 패턴에 대응하는 스텐실 마스크가 증발(evaporation), 스퍼터링 등과 같은 종래의 퇴적 프로세스에서 이용될 수 있다.
프로세스의 이 시점에서, 전자 컴포넌트들(128, 148, 및 168)이 형성되었다. 일 실시예에서, 전자 컴포넌트(128)는 적색 발광 컴포넌트이고, 전자 컴포넌트(148)는 녹색 발광 컴포넌트이고, 전자 컴포넌트(168)는 청색 발광 컴포넌트이다. 간결함을 위하여, 기판(20) 및 그의 전자 컴포넌트들을 제1 워크피스라 칭할 것이고, 이것은 일 실시예에서 유기 패널이다.
4. 제2 워크피스 제조
제1 워크피스 전 또는 후에 전자 장치에 대한 제2 워크피스가 제조될 수 있다. 도 7은 전자 장치에 대한, 하나 이상의 제어 회로들을 포함하는, 백 패널(back panel)인 제2 워크피스를 예시한다. 도 7을 참조하면, 기판(700)은 제1 워크피스의 기판(20)에 대하여 전술한 바와 같이 하나 이상의 재료들을 포함한다. 일 실시예에서, 기판들(20 및 700)은 글라스와 같은 동일한 재료를 포함한다. 다른 실시예에서는, 기판들(20 및 700)에 대하여 상이한 재료들이 이용될 수 있다. 기판(700) 내에 또는 위에 종래의 기법들을 이용하여 제어 회로들(722) 및 기타 회 로들(도시되지 않음)이 형성될 수 있다. 어레이 외부에 있는 기타 회로들(도시되지 않음)은 어레이 내의 픽셀들을 제어하는 데 이용되는 주변 및 원격 회로를 포함할 수 있다. 제조의 초점은 주변 또는 원격 회로보다는 어레이에 있다. 특정한 일 실시예에서, 제어 회로들(722)의 위치는, 제1 워크피스와 제2 워크피스가 나중에 접합될 때, 제어 회로들(722)의 적어도 일부가 제1 워크피스의 기판 구조들(42) 아래에 있거나 위에 있도록 될 수 있다. 이렇게 하여, 개구율(aperture ratio)이 감소되지 않는다.
그 후, 임의의 수의 종래의 기법들 중 하나 이상을 이용하여, 도전성 플러그들(744)을 포함하는 절연층(742)이, 각 도전성 플러그(744)가 제어 회로(722)에 전기적으로 접속되도록 형성된다. 일 실시예에서, 절연층(742)은 스텐실 마스크를 이용하여 하나 이상의 패터닝된 층(들)으로서 퇴적된다. 다른 실시예에서, 상기 절연층(742)은 블랭킷 퇴적(blanket deposit)되고 종래의 리소그래피 기법을 이용하여 패터닝되어 제어 회로들(722)에 대한 개구들이 형성된다. 일 실시예에서, 도전성 플러그들(744)은 선택적 퇴적(selective deposition)을 이용하여 또는 하나 이상의 층들을 블랭킷 퇴적하고 절연층(742) 내의 개구들 외부에 있는 그러한 층(들)의 부분들을 연마(polishing), 에칭, 또는 다른 방법으로 제거하여 형성된다.
그 후 임의의 수의 종래의 기법들 중 하나 이상을 이용하여 도체들(762) 및 도전성 부재들(764)이 형성된다. 일부 실시예들에서, 도전성 부재들(764)은 제곱 센티미터당 적어도 15.5개의 도전성 부재(제곱 인치당 100개의 도전성 부재)의 밀도로 형성되고, 다른 실시예들에서, 도전성 부재들은 제곱 센티미터당 적어도 31.0 개의 도전성 부재(제곱 인치당 200개의 도전성 부재)의 밀도로 형성되고, 다른 실시예들에서는, 제곱 센티미터당 적어도 46.5개의 도전성 부재(제곱 인치당 300개의 도전성 부재)의 밀도로 형성된다.
각 도체(762)는 도전성 플러그들(744) 중 하나와 접촉하고, 도전성 부재(764)는 그것의 대응하는 도체(762) 위에 위치한다. 일 실시예에서, 도체들(762) 및 도전성 부재들(764)의 각각은 스텐실 마스크를 이용하여 하나 이상의 패터닝된 층들로서 퇴적된다. 다른 실시예에서, 도체들(762) 및 도전성 부재들(764)은 하나 이상의 층들을 블랭킷 퇴적하고 그러한 층(들)을 종래의 리소그래피 기법을 이용하여 패터닝함으로써 형성된다.
도체들(762)은 기판(700)이 후속하여 상이한 기판에 접합될 때 처리 조건들에 노출된다. 일 실시예에서, 도체들(762)은 도전성 재료, 선택적 접착제, 기판 구조들, 및 본 명세서의 뒤에서 상세히 설명되는 다른 기판의 노출된 도체들과 융화성이 있다(compatible)(즉, 유해한 상호작용이 없다). 도체들(762)은 주기율표의 제4족 내지 제6족, 제8족 및 제10족 내지 제14족으로부터 선택된 적어도 하나의 원소, 또는 그의 조합을 포함할 수 있다. 일 실시예에서, 도체들(762)은 Cu, Al, Ag, Au, Mo, 그러한 금속들의 임의 합금 또는 그의 임의 조합을 포함할 수 있다. 다른 실시예에서, 도체들(762)이 하나의 층을 포함하는 경우, 그 층들 중 하나는 Cu, Al, Ag, Au, Mo, 그러한 금속들의 임의 합금 또는 그의 임의 조합을 포함할 수 있고 또 다른 층은 Mo, Cr, Ti, Ru, Ta, W, Si, 그러한 금속들의 임의 합금 또는 그의 임의 조합을 포함할 수 있다. 원소 금속들 또는 그의 합금들의 임의의 것 대 신에 또는 그와 함께 도전성 금속 산화물(들), 도전성 금속 질화물(들) 또는 그의 조합이 이용될 수 있다는 것에 유의한다. 일 실시예에서, 도체들(762)은 대략 0.1 내지 5 마이크로미터의 범위의 두께를 갖는다. 특정한 일 실시예에서, 도체들(762)은 도전성 부재들(764)과 접촉하는 표면들에 ITO를 포함할 수 있다.
도전성 부재들(764)은 240℃ 이하의 용융점을 갖는 금속을 포함한다. 일 실시예에서, 도전성 부재들(764)은 용융점이 낮은 금속 또는 금속 합금을 포함할 수 있다. 일 실시예에서, 그 금속 또는 금속 합금은, In, Sn, Bi, Pb, Hg, Ga, Cd, 또는 그의 임의 조합을 함유하지 않는 인듐-주석 합금이 이용될 수 있다. 보다 특별한 실시예에서, 금속 합금은 대략 40 중량% In, 40 중량% Sn, 및 20 중량% Pb를 포함할 수 있다. 일 실시예에서, 그 금속 또는 금속 함금은 85℃보다 높은 용융점을 가질 수 있다. 다른 실시예에서, 그 금속 또는 금속 합금은 240℃보다 낮은 용융점을 가질 수 있다. 또 다른 실시예에서, 그 재료는 전자 장치 내의 유기층에의 손상의 가능성을 감소시키도록 선택된 용융점을 갖는다. 일 실시예에서, 130℃ 내지 200℃의 범위의 용융점이 이용될 수 있다. 예를 들면, 인듐은 대략 156℃의 용융점을 갖는다. 다른 실시예에서, In, Sn, 또는 Pb의 하나 이상의 조합들을 포함하는 합금들이 130℃ 내지 200℃의 범위의 용융점들을 갖는 하나 이상의 공융 조성들(eutectic compositions)을 형성할 수 있다. 일 실시예에서, 도체들(762)은 대략 0.1 내지 5 마이크로미터의 범위의 두께를 갖는다.
특정한 일 실시예에서, 도전성 부재들(764)과 접촉하는 도체들(762)의 부분은 ITO이고, 도전성 부재들(764)은 인듐이다. 도체들(762) 및 도전성 부재들(764) 의 두께는 이 실시예에서 대략 1 내지 2 마이크로미터의 범위에 있다. 보다 특별한 실시예에서, 도체들(762)의 각각은, 위에서 보았을 때, 대략 200 마이크로미터 × 50 마이크로미터의 면적을 가질 수 있다. 도전성 부재들(764)이 대략 1 마이크로미터 두께일 경우, 리플로우 중에, 도전성 부재들(764)은 대략 8 마이크로미터의 두께를 갖는 솔더볼(solder ball)들을 형성할 수 있을 것이다. 이 높이의 중요성은 기판 구조들(42)이 스탠드오프(stand-off)의 적어도 일부를 형성하는 실시예에서 보다 명백해질 것이다.
일 실시예에서, 도체들(762) 및 도전성 부재들(764)은 물리적 기상 증착 장비(physical vapor deposition tool)(예컨대, 증발기(evaporator), 스퍼터링 체임버(sputtering chamber) 등), 또는 미국 특허 6,174,425에 기재된 것과 같은, 도금 장비(plating tool) 내에서 동일한 펌프 다운 사이클(pump down cycle) 중에 형성될 수 있다. 다른 실시예에서, 도전성 부재들(764)은 상이한 장비들을 이용하여, 또는 도체들(762)에 대하여 이용된 것에 비하여 상이한 패터닝 시퀀스를 이용하여, 상이한 펌프 다운 사이클들 중에 형성될 수 있다. 일 실시예에서, 도체들(762) 및 도전성 부재들(764)의 측면들은 경계가 접해 있고(coterminous), 다른 실시예에서, 도체들은, 위에서 보았을 때, 그들의 대응하는 도전성 부재들(764)과 비교하여, 상이한 형상들을 가질 수 있다. 예를 들면, 도전성 부재들(764)은 그들의 대응하는 도체들(762)에 비하여 폭이 더 좁거나, 길이가 짧거나, 둘 다일 수 있다.
또 다른 실시예에서, 도체들(762) 및 도전성 부재들(764)은 서로 다른 시간에 형성될 수 있다. 예를 들면, 도체들(762)이 형성될 수 있고, 그 도체들(762)에 의 개구들을 갖는 패터닝된 절연층이 형성될 수 있다. 도전성 부재들(764)을 형성할 때, 리플로우 동작 중에 녹지 않는 하나 이상의 금속 또는 금속 합금들이 형성되어 배리어(barrier) 또는 접착층으로 작용할 수 있다. 그러한 하나 이상의 층들은 무기(inorganic) 반도체 도전성 범프 기술에서 통상적인 언더-범프 메털러지(under-bump metallurgy)("UBM")로 칭해질 수 있다. 그 하나 이상의 금속 또는 금속 합금층 위에 전술한 바와 같은 용융점을 갖는 또 다른 하나 이상의 층들이 형성될 수 있다. 따라서, 도전성 부재들(764)은 UBM을 위한 하나 이상의 층들 및 용융점이 일 실시예에서 240℃ 이하이고, 다른 실시예에서 200℃ 이하이고, 특정 실시예에서 160℃ 이하인 재료 또는 재료들의 조합을 포함하는 하나 이상 층들을 포함할 수 있다.
또 다른 실시예에서, 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합은 종래의 레지스트 리프트오프(resist lift-off) 프로세스를 이용하여 형성될 수 있다. 이 특정 실시예에서는, 레지스트 층(도시되지 않음)이 형성될 수 있고 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합이 남아 있어야 할 곳에 개구들을 갖는다. 레지스트 층 위에 및 레지스트 층이 개구들 내에 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합의 하나 이상의 층들이 형성된다. 그 후 레지스트 층이 제거되고, 그것은 또한 그 레지스트 층 위에 있던 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합의 층(들)을 제거하여, 레지스트 층의 개구들 내에 있던 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합의 부분들을 남긴다.
본 명세서를 읽은 후에, 숙련된 당업자라면 전자 장치의 다른 부분들에 대한, 도전성 부재들(764)의 조성, 형상(두께를 포함함), 및 형성에 관한 많은 옵션들이 존재한다는 것을 알 것이다. 숙련된 당업자라면 그들의 특별한 요구 또는 소망에 맞도록 도전성 부재들(764)의 조성, 형상 및 형성을 수정할 수 있다.
5. 제1 및 제2 워크피스의 정렬 및 리플로우
도 8의 상면도에 예시된 바와 같이, 제1 워크피스, 제2 워크피스, 또는 둘 다에 실링재(sealing material)(822)가 도포될 수 있다. 실링재(822)는 어레이(824) 및 제1 워크피스, 제2 워크피스 또는 둘 다의 에지(826) 사이에 있다. 실링재(822)는 전자 업계에서 기판들을 접합하는 데 사용되는 거의 모든 접착제 또는 다른 재료를 포함할 수 있다. 실링재의 예로는, 에폭시, 글라스 프릿(glass frit) 등을 포함한다. 일 실시예에서, 기판들(20 및 700) 및 실링재(822)는 비교적 근접한 열팽창 계수를 갖는다. 예를 들면, 이들 3개의 요소들에 대한 최저 열팽창 계수는 이들 3개의 요소들에 대한 최고 열팽창 계수의 적어도 90%일 수 있다. 특정한 일 실시예에서, 기판들(20 및 700) 및 실링재(822)는 글라스를 포함한다.
제1 워크피스 및 제2 워크피스는 상보적 정렬 마크들(complementary alignment marks)(842)을 포함할 수 있다. 예를 들면, 제1 워크피스는 솔리드 크로스(solid cross)를 포함할 수 있고, 제2 워크피스는 제1 워크피스와 제2 워크피스가 적절히 정렬될 때 상기 솔리드 크로스가 그 안에 놓이게 될 대형 오픈 크로스(open cross)를 포함할 수 있다. 정렬 마크들(842)과 함께 또는 그 대신에 많은 다른 유형의 정렬 마크들이 이용될 수 있다.
정렬 후에, 제1 워크피스 및 제2 워크피스는 함께 압박되어 실링재(822)에 의해 실링(seal)될 수 있다. 이 실링은 진공 하에서, 또는 대기압 또는 그 이상의 압력에서, 비교적 불활성 가스(하나 이상의 희가스(noble gas), N2, 또는 그의 임의 조합), 또는 압력과 가스(들)의 임의 조합을 이용하여 수행될 수 있다. 도 9는 기판 구조(42)가 스탠드 오프의 일부인 실시예의 설명을 포함한다. 제1 워크피스의 도전성 부재들(32), 웰 구조들(42), 및 도전성 부재들(64)의 조합은 스탠드오프들로서 작용하고 전극들(62)과 도체들(762) 사이에 보다 일관된 간격을 유지하는 데 도움을 줄 수 있다. 도 9에 예시된 실시예에서, 제1 워크피스의 도전성 부재들(64)은 제2 워크피스와 접촉한다. 도전성 부재들(64)이 존재하지 않는(즉, 도전성 부재들(64)을 형성하지 않고 전극들(64)이 형성된) 다른 실시예에서, 기판 구조들(42)은 제2 워크피스와 접촉할 수 있다. 또 다른 실시예에서, 도전성 부재들(64), 기판 구조들(42), 또는 그의 임의 조합은 제2 워크피스와 접촉할 필요가 없다. 이 명세서의 뒤에서 설명되는 바와 같이, 도전성 부재들(64), 기판 구조들(42), 또는 그의 임의 조합은 필요하지 않고 기판(20) 위에 존재하지 않을 수 있다.
실링재(822)(도 8에는 있지만 도 9에는 도시되지 않음)는 경화되거나, 가열되거나, 또는 종래의 기법을 이용하여 화학제(chemical agent), 복사, 또는 그의 임의 조합에 노출되거나 처리된다. 일 실시예에서, 실링재는 자외선("UV") 복사에 노출되어 경화되는 에폭시를 포함할 수 있다. 다른 실시예에서, 실링재(822)는 국 소적으로 가열되어 글라스 프릿 실(glass frit seal)을 형성할 수 있는 글라스를 포함할 수 있다. 이 명세세를 읽은 후에, 숙련된 당업자라면 다른 실링재 및 실링 기법들이 이용될 수 있다는 것을 알 것이다. 실링재(822)는 전자 장치 내부의 환경과 전자 장치 외부의 환경이 섞일 가능성을 어떤 상당한 정도까지 감소시킨다. 실링재(822)가 이용된다면 별도의 캡슐화 층이 요구되지 않는다.
프로세스의 이 시점에서, 기판(700)에 부착되는 도전성 부재들(764), 및 그들의 가장 가까운 전극들(62)은 서로 갭을 두고 떨어져 있을 수 있다. 갭의 사이즈는 도전성 부재들(764) 내의 재료(들)(예컨대, 형태(morphology)), 도전성 부재들(764)과 그들이 현재 접촉하고 있거나 접촉할 (도체들(762) 및 전극들(62)의) 표면들 간의 표면 장력의 상대적 차이, 리플로우 조건, 리플로우 동안의 기판들의 배향(저부(bottom)에 제2 워크피스, 저부에 제1 워크피스), 기타 전위 조건, 또는 그의 임의 조합을 포함하는 복수의 요소(factor)들에 기초하여 변할 수 있다. 일 실시예에서, 그 갭은 8 마이크로미터까지일 수 있다. 보다 구체적인 실시예에서, 갭은 1 마이크로미터까지일 수 있다. 다른 실시예에서는, 도전성 부재들(764) 중 하나 이상이 전극들(62) 중 하나 이상과 접촉할 수 있다. 제1 워크피스의 전자 컴포넌트들에의 손상이 상당이 낮게 유지되도록 주의가 기울여질 수 있다.
도 9에 도시된, 도전성 부재들(764)을 리플로우하기 위해 리플로우 동작이 수행된다. 리플로잉 동안에, 도전성 부재들(764)은 제1 워크피스의 전극들(62)을 향하여 유동한다. 만일 도전성 부재들(764)이, 리플로우 동안에, 제1 워크피스에 부착되면, 도전성 부재들(764)은 제2 워크피스의 도체들(762)을 향하여 유동한다. 성공적인 리플로우 동작의 결과로, 도전성 부재들(764)이 그들의 대응하는 도체들(762) 및 전극들(62)을 서로 전기적으로 접속시키게 된다. 이 명세서의 뒤에서 설명되겠지만, 리플로우 동작은 완전히 성공하지 않을 수 있고, 전기적 접속을 완성하기 위해 기능하지 않는 컴포넌트들에 대해 리페어 동작이 수행될 수 있다.
리플로우는 적어도 도전성 부재들(764)이 그들의 형상을 변화시키기 시작하는 온도에서 수행된다. 일 실시예에서, 리플로우는 적어도 용융점의 온도에서 수행된다. 대략 원하는 온도에 도달한 후에, 리플로우는 비교적 신속히, 예를 들면, 1분 안에 일어날 수 있다. 다른 실시예에서, 리플로우는, 필요하거나 또는 원한다면, 보다 긴 시간 동안 수행될 수 있다. 리플로우는, 전자 장치 또는 그것의 컴포넌트들 중 어떤 것이든 그 기능성 또는 수명에 크게 악영향을 미치지 않는 한, 거의 모든 온도에서 또는 시간과 온도의 임의 조합으로 수행될 수 있다. 예를 들면, 제1 워크피스의 유기층(50)이 너무 높은 온도 또는 너무 높은 온도와 시간의 조합에 노출되면, 유기층(50)은 열화하거나, 수명이 단축되거나, 분해되거나 다르게 반응하거나, 또는 그의 임의 조합으로 될 수 있다.
리플로우는 하나 이상의 상이한 가열 또는 복사 소스들을 이용하여 수행될 수 있다. 예를 들면, 리플로우는 제1 및 제2 워크피스들을 핫 플레이트(hot plate) 상에 또는 오븐(oven) 내에 배치하여 수행될 수 있다. 다른 실시예에서, 레이저와 같은 지향성 복사 소스(directional radiation source)가 이용될 수 있다.
특정한 일 실시예에서, 핫 플레이트는 도전성 부재들(764) 내의 재료의 용융 점 또는 공융점보다 높은 온도, 예를 들어, 인듐 도전성 부재들이 사용되는 경우에는 160℃보다 높은 온도로 설정될 수 있다. 제2 워크피스 및 제1 워크피스는 그 핫 플레이트 상에 배치될 수 있다. 보다 특정한 실시예에서, 제2 워크피스는 핫 플레이트의 가열 소자 또는 가열면 상에 놓일 수 있다. 제2 워크피스가 대략 156℃보다 높은 온도에 도달하면, 도전성 부재들(764) 내의 인듐은 녹아서 도전성 부재들(764)이 리플로우하게 한다. 리플로우는 1분도 안 걸릴 수 있고, 보다 특별한 실시예에서는, 대략 5 내지 20초 안에 수행될 수 있다. 일 실시예에서, 핫 플레이트를 이용하는 것은 오븐을 이용하는 것보다 더 나을 수 있다. 이는, 오븐을 이용하면, 제1 워크피스는 제2 워크피스와 동일한 열에 노출될 수 있는 반면, 핫 플레이트를 이용하면, 제1 워크피스는, 특히 제1 워크피스의 유기층은 제2 워크피스보다 더 차가울 수 있기 때문이다. 그러므로, 리플로우 동안, 핫 플레이트는 어레이 내의 유기층의 평균 온도가 어레이 내의 도전성 부재들(764)의 평균 온도보다 낮게 할 수 있다. 그러나, 핫 플레이트 및 오븐은 비교적 높은 처리율(throughput rate)을 가질 수 있다. 이는 모든 도전성 부재들(764)이 동일한 열 사이클(heat cycle) 동안에 리플로우할 수 있기 때문이다.
다른 특별한 실시예에서는, 펄스 레이저(pulsed laser)와 같은 지향성 복사 소스가 이용될 수 있다. 펄스 레이저는 잠재적으로 제1 워크피스를 덜 가열시키고서 도전성 부재들(764)을 리플로우하기에 충분한 에너지를 제공하는 데 이용될 수 있다. 일 실시예에서, 펄스 레이저는 도체(762), 또는 도전성 부재(764), 또는 둘 다를 타겟으로 할 수 있고, 도체(762), 또는 도전성 부재(764), 또는 둘 다에 의해 크게 흡수되는 복사를 이용한다. 만일 복사가 도체(762)에 의해 흡수되면, 대응하는 도전성 부재(764)는 열전도에 의해 가열될 수 있다. 복사에 의해 가열되든 열전도에 의해 가열되든, 도전성 부재(764)가 대략 156℃보다 높은 온도에 도달한 후에, 도전성 부재(764) 내의 인듐은 녹아서 도전성 부재(764)가 리플로우하게 할 수 있다. 리플로우는 1분이 안 걸릴 수 있고, 보다 특별한 실시예에서는, 대략 5 내지 20초 안에 수행될 수 있다. 실제 시간은 복사선량(radiation dose), 복사 소스가 펄스형인지 여부, 펄스형이라면, 펄스 주파수(펄스가 얼마 동안 온 및 오프되는지)에 따라서 달라질 수 있다. 어레이에 대한 리플로우 동작 동안에, 펄스 레이저는 어레이 내의 유기층의 평균 온도가 리플로우가 수행되고 있는 주위 온도보다 대략 10℃ 이상 증가하지 않게 할 수 있다. 보다 특별한 일 실시예에서, 어레이 내의 유기층의 평균 온도는 어레이에 대한 리플로우 동작 동안에 대략 10℃ 이하로 증가한다.
프로세스의 이 시점에서, 도전성 부재들(764)은 도체들(762) 및 전극들(62)에 실질적으로 직접 접합된다. 직접 접합(direct bonding)은 도전성 부재들(764)이 도체들(762) 및 전극들(62)을 전기적으로 접속시키게 할 수 있다. 일 실시예에서, 도전성 부재들(764) 중 하나의 일부와 도체들(762) 중 하나와의 사이에, 또는 도전성 부재들(764) 중 하나의 일부와 전극들(62) 중 하나와의 사이에, 또는 도전성 부재들(764) 중 하나의 일부와 도체들(762) 중 하나 및 전극들(62) 중 하나와 사이에 입자, 매우 얇은 박막(예컨대, 1인 이상의 사람들과의 접촉으로부터의 유분(oil)), 또는 다른 기타 오염물질이 있을 수 있다. 특정 실시예에서, 상기 실질 적으로 직접 접합은 실링재(822)에 더하여 또는 그 대신에 기계적 접합을 제공할 수 있다.
다른 에너지 소스들 및 기법들이 이용될 수도 있다. 이 명세서를 읽은 후에, 숙련된 당업자라면 그들의 필요 또는 소망을 만족시키는 에너지 소스 및 기법을 선택할 수 있을 것이다.
제2 워크피스 및 제1 워크피스의 배향은 반대로 될 수 있다. 이 실시예에서, 제2 워크피스는 제1 워크피스의 위에 있을 수 있다. 특정 실시예에서, 도체들(762)은 도전성 부재들(764)에 대하여, 비습윤성(non-wetting)에 대비되는 것으로서, 습윤성(wetting) 표면들을 갖는다. 중력은 도전성 부재들(764)을 리플로우하는 데 도움이 될 수 있다.
도 10은 도전성 부재들(764)을 리플로우한 후의 도 9의 전자 장치의 일부의 단면도의 예시를 포함한다. 특정한 일 실시예에서, 도체들(762) 및 전극들(62)의 표면들은 ITO를 포함하고, 도전성 부재들(764)은 인듐이다. 리플로우 동안, 도전성 부재들(764)은 "둥글어지기(ball up)" 시작한다. 이는 ITO(도체들(762) 및 전극들(62))의 표면 에너지가 인듐(도전성 부재들(764))보다 낮기 때문이다. 둥굴어지는 것(balling up)은 도전성 부재들(764)의 둥글게 된 측면들(rounded sides)(1022)에 의해 예시되어 있고 도전성 부재들(764)이 전극들(62)을 향하여 유동하게 한다. 결국, 도전성 부재들(764)은 전극들(62)과 접촉하여 도체들(762)과 전극들(62) 간의 전기 접속을 형성한다.
일 실시예에서, 둥글게 된 측면들(1022)은 연속적이다(즉, 모난 모퉁 이(sharp corners)가 없다). 전극들(62)과 도체들(762) 사이의 약 중간 지점들에서의 도전성 부재들의 폭은 전극들(62) 또는 도체들(762)에 인접한 지점에서의 제1 도전성 부재들(764)의 폭보다 넓다. 특별한 일 실시예에서, 도전성 부재들(764)의 폭은 전극들(62)과 도체들(762) 사이의 약 중간 지점들에서 가장 넓다.
제1 도전성 부재들(764)이 도달할 수 있는 높이는 제1 도전성 부재들(764), 도체들(762) 및 전극들(62)의 표면 에너지들, 제1 도전성 부재들(764)의 형태(morphology), 리플로우 동안의 조건들, 또는 그의 임의 조합에 따라서 달라질 수 있다. 특별한 일 실시예에서, 전극들(62) 및 도체들(762)의 표면이 본질적으로 ITO로 이루어진 표면을 포함하고 제1 도전성 부재들(764)이 본질적으로 인듐으로 이루어지는 경우, 제1 도전성 부재들(764)은 대략 8 마이크로미터의 높이에 도달할 수 있다. 이 특별한 실시예에서, 전극들(62)과 도체들(762) 간의 거리는 8 마이크로미터보다 더 클 수 없다. 그 거리가 감소함에 따라서, 제1 도전성 부재들(764)을 성공적으로 리플로우하여 전극들(62)과 도체들(762) 간의 전기 접속을 형성할 가능성이 증가할 수 있다. 표면 에너지들 및 재료들의 특정 조합에 대하여, 하나 이상의 실험적 테스트가 수행되어 도전성 부재들(764)이 이룰 수 있는 최대 재현 가능한 높이(maximum reproducible height)를 판정할 수 있고, 그 최대 재현 가능한 높이는 그 특정 조합에 대하여 전극들(62)과 도체들(762) 간의 최대 허용 거리(maximum allowable distance)를 특정하는 데 이용될 수 있다. 최대 허용 거리는 전형적으로 최대 재현 가능한 높이보다 작다. 리플로우 후에, 일 실시예에서, 도전성 부재들(764)은 적어도 3.5 마이크로미터의 높이를 갖는다.
리플로우 후에, 도전성 부재들(764) 중 하나 이상은 영향을 받은 도전성 부재(들)의 측면들 내에 또는 그 측면들을 따라서 하나 이상의 보이드(void)들을 포함할 수 있다. 그 하나 이상의 보이드들은, 도체들(762)과 전극들(62) 간의 전기 접속이 이루어지는 한 문제가 되지 않는다. 도전성 부재(들)(764)는, 그 도전성 부재(들)(764)을 도체들(762)과 전극들(62) 사이의 중간에서 절단하여 위에서 검사하면, 상호연결망(interconnection network)과 닮을 수 있다. 일 실시예에서, 도전성 부재들(764)의 대부분은 하나 이상의 보이드들을 포함할 수 있다. 특정한 일 실시예에서, 단일 도전성 부재(764)는 전극들(62)과 도체들(762)을 전기적으로 접속시키는 복수의 도전성 부재들로 분리될 수 있다.
리플로우 프로세스를 이용하여 이루어진 전자 장치 내의, 또는 심지어 전자 장치 내의 단지 어레이 내의 전기 접속들의 수는 다수일 수 있다. 일 실시예에서, 적어도 4,000개의 도체들과 적어도 4,000개의 전극들이 적어도 4,000개의 도전성 부재들에 의해 전기적으로 접속될 수 있다. 다른 실시예에서, 적어도 11,000개의 도체들과 적어도 11,000개의 전극들이 적어도 11,000개의 도전성 부재들에 의해 전기적으로 접속될 수 있고, 또 다른 실시예에서, 적어도 110,000개의 도체들과 적어도 110,000개의 전극들이 적어도 110,000개의 도전성 부재들에 의해 전기적으로 접속될 수 있고, 또 다른 실시예에서는, 적어도 수백만 개의 도체들과 적어도 수백만 개의 전극들이 적어도 수백만 개의 도전성 부재들에 의해 전기적으로 접속될 수 있다. 일 실시예에서, 도전성 부재들(764) 대 도체들(762) 대 전극들(62)의 비율은 1:1:1이다. 다른 실시예에서는, 그 비율 내의 수들의 어느 하나 이상이 1보다 클 수 있다. 특별한 일 실시예에서, 그 비율은 X:1:1이고, 여기서 X는 1보다 큰 수(분수 또는 정수)이다. 예를 들면, X는 2, 3, 4, 5, 또는 그보다 더 클 수 있다.
일 실시예에서, 리플로우 자체로 도체들(762)을 그들의 대응하는 전극들(62)에 성공적으로 전기적으로 접속시키기에 충분하다. 그러나, 이루어져야 할 전기 접속들의 수가 많기 때문에, 리플로우 동작은 완전히 성공하지 않을 수도 있다. 예를 들면, 전기 접속들의 전부가 아닌 데부분이 리플로우 동작 동안에 이루어질 수 있다. 예를 들면, 도전성 부재들(764) 중 하나 이상이 그들의 대응하는 전극들(62)을 향하여 유동하지 않았거나 일부만 유동하였을 수 있다. 어느 위치들이 전기 접속을 갖고 있지 않은지(예컨대, 전기적 개방(electrlcal open)인지) 또는 허용할 수 없을 정도로 높은 저항을 갖는지(예컨대, 도전성 부재(764)가 전극(62)과 거의 접촉하지 않는지)를 판정하기 위한 테스팅이 수행될 수 있다. 디스플레이가 제조되는 다른 실시예에서는, 어느 픽셀들 또는 서브픽셀들이 최소 방출 강도(minimum emission intensity)를 갖고 있지 않은지를 판정하기 위한 테스팅이 수행될 수 있다. 테스팅으로부터의 데이터는 전자 장치의 어느 하나 이상의 부분들이 리페어되어야 할지 타깃을 정하는 데 이용될 수 있다.
리페어링(repairing)을 위한 다수의 옵션들이 존재한다. 일 실시예에서, 리페어링은 리플로우 동작을 반복하는 것일 수 있다. 만일 리플로우를 위하여 핫 플레이트가 사용되었다면, 그것은 리페어에도 사용될 수 있다. 만일 전자 장치의 하나의 영역이 보다 많은 전기적 개방 또는 높은 저항을 갖고 있다면, 그 영역은 핫 플레이트의 중앙에 더 가까이 있도록 배치될 수 있다. 다른 실시예에서, 리플로잉 및 리페어링은 서로 다른 기법들을 이용하여 수행될 수 있다. 예를 들면, 리플로잉은 (비교적 높은 처리량 때문에) 핫 플레이트를 이용하여 수행될 수 있고, 리페어링은 펄스 레이저와 같은 지향성 복사 소스를 이용하여 수행될 수 있다.
특별한 일 실시예에서는, 리플로우 및 테스팅이 수행된다. 테스팅 정보에 기초하여, 리페어되어야 할 전자 장치의 하나 이상의 부분들이 식별될 수 있다. 리페어 동안에, 리페이링 동작은 그러한 하나 이상의 부분들에 대하여 또는 그러한 하나 이상의 부분들 및 인접한 위치들에 있는 도전성 부재들에 대하여 수행될 수 있다. 예를 들면, 테스팅은 "데드 스폿(dead spot)"이라 불리는 기능하지 않는 영역을 찾아낼 수 있다. 테스팅은 그 데드 스폿 바로 바깥쪽의 도전성 부재들(764)이, 비록 상한 또는 하한의 가까이에 있더라도, 스펙(specification) 내에 있는 것을 지시할 수 있다. 이 특별한 실시예에서는, 데드 스폿 내의 도전성 부재들은 리페어되고, 또한, 데드 스폿에 인접한 도전성 부재들(764)도 리페어되어, 데드 스폿에 인접한 도전성 부재들(764)은 스펙 내에 있으면서도 상한 또는 하한으로부터 더 멀리 있는 테스트 결과들을 성취할 수 있다. 이 특별한 실시예에서는 리페어링을 위하여 도전성 부재들(764) 모두가 타깃이 되지는 않을 것이다. 대응하는 도체들(762) 및 전극들(62) 간의 전기 접속들이 이루어질 때까지 또는 설정된 횟수 동안 테스팅 및 리페어링이 반복될 수 있다. 이 명세서를 읽은 후에, 숙련된 당업자라면 그들의 필요 또는 소망을 만족시키는 리페어링을 위한 기법을 결정할 수 있을 것이다.
리플로잉과 유사하게, 리페어링 동안에, 제2 워크피스 및 제1 워크피스의 배 향은 반대로 될 수 있다. 이 실시예에서는, 중력이 전자 장치를 리페어링하는 데 도움이 될 수 있다.
일 실시예에서, 실질적으로 완성된 전자 장치가 형성된다. 이 실시예에서, 실링재(822)는 전자 장치의 민감한 부분들을 전자 장치 외부의 환경으로부터 실링(seal)한다. 이 실시예에서는, 가스가 도전성 부재들을 횡으로 둘러싼다. 배기(evacuate)되더라도, 적어도 일부 가스는 여전히 전극들(62)과 도체들(762) 사이의 갭에 남아 있다.
프로세스의 이 시점에서, 전자 장치는 제1 도전성 부재들에 의해 서로 물리적으로 접속되어 있는 제1 및 제2 워크피스들을 포함할 수 있다. 원한다면, 전자 장치는, 도전성 부재들(764)을 적어도 그들의 용융점까지 가열하여 제1 및 제2 워크피스들을 서로 분리시킴으로써, 분해될 수 있다. 전자 장치는 제1 및 제2 워크피스들을 서로에 대하여 정렬시키거나 또는 다르게 위치시키고 도전성 부재들(764)을 적어도 그들의 용융점까지 가열함으로써 재조립될 수 있다. 여기에서 설명된 분해 및 재조립의 프로세스는 전자 장치, 제1 워크피스, 제2 워크피스, 제1 워크피스 또는 제2 워크피스 내의 임의의 컴포넌트, 도전성 부재들(764), 또는 그의 임의 조합을 포함하는 전자 장치의 어떤 부분에도 크게 악영향을 미치지 않고 전자 장치들이 재정렬되거나 또는 다르게 재가공(rework)될 수 있게 한다. 따라서, 일 실시예에서, 도전성 부재들(764)은 전자 장치가 가역적으로 분해, 가역적으로 재조립, 또는 그의 조합이 가능하게 할 수 있다.
만일 페이스트, 에폭시, 또는 기타 접착성 재료가 사용된다면, 분해는 그 페 이스트, 에폭시, 또는 기타 접착성 재료에 부착될 수 있는 하나 이상의 도체들(72), 하나 이상의 전극들(62), 또는 기타 하나 이상의 층들의 갈라짐(delamination) 또는 그것들에 대한 다른 상당한 손상을 초래할 수 있다. 또한, 경화된 페이스트, 에폭시, 또는 기타 접착성 재료는 워크피스들의 분리 중에 균열(fracture) 또는 파손(break)을 일으킬 수 있고, 입자들이 발생되어 후속 재조립 중에 이루어지는 전기 접속을 저촉하거나 방해할 수 있다. 또한, (전극들(62)을 포함하는) 제1 워크피스, (도체들(762)을 포함하는) 제2 워크피스 또는 그의 임의 조합에 이미 존재하는 페이스트, 에폭시, 또는 기타 접착성 재료는 경화 후에 재사용될 수 없다. 그러므로, 새로운 페이스트, 에폭시, 또는 기타 접착성 재료가 사용될 필요가 있을 것이다.
도 10 및 11에 도시된 바와 같이, 전자 장치는 AMOLED 디스플레이를 포함할 수 있고, 복사는 공통 전극(22)과 제1 워크피스를 통하여 방출될 수 있다. 특별한 일 실시예에서, 개구율(aperture ratio)은 70%, 80%, 90%, 또는 그보다 더 초과할 수 있다. 일 실시예에서, 복사는 또한 기판(700)을 통해서도 방출될 수 있다. 제2 워크피스의 제어 회로들이 전자 장치의 사용자 측과 전자 컴포넌트들(128, 148, 및 168) 사이에 위치하지 않기 때문에, 비교적 높은 개구율이 달성될 수 있다.
6. 전자 장치 및 그 동작
이 전자 장치는 그 자체로 이용될 수도 있고 또는 시스템에 통합될 수도 있다. 예를 들면, 전자 장치는 컴퓨터용 모니터, 텔레비전, 또는 이동 통신 장치의 디스플레이 등에 통합될 수 있는 디스플레이일 수 있다.
전자 장치는 도 1에 도시된 단자들에 적당한 신호 및 데이터를 제공함으로써 작동될 수 있다. 데이터 신호는 SL(134)이 활성화될 때 DL들(132, 152, 및 172) 상에 놓일 수 있고, 그에 따라서 전자 컴포넌트들(128, 148, 및 168)을 통하여 전류가 흐르게 된다. 리플로우된 도전성 부재들(764)은 전자 컴포넌트들(128, 148, 및 168)과 그들 각각의 파워 트랜지스터들(126) 간의 전기 접속을 제공한다.
다른 유형의 전자 장치들이 형성될 경우(예컨대, 센서 어레이), 회로 및 전압 또는 기타 신호들은 그에 따라서 변할 수 있다.
7. 대안 실시예들
대안 실시예에서, 전자 장치는 수동 매트릭스 디스플레이, 스태틱 이미지 디스플레이, 또는 그의 임의 조합과 같은 다른 유형의 디스플레이 장치들을 포함할 수 있다. 또 다른 실시예에서, 전자 컴포넌트들은 복사-방출 컴포넌트들과 함께 또는 그 대신에 복사-응답 컴포넌트들을 포함할 수 있다. 그러한 복사-응답 컴포넌트들은 복사 센서, 광전지, 또는 유기 활성층에 의해 수신된 복사에 응답하는 다른 유사한 전자 컴포넌트들을 포함할 수 있다.
또 다른 실시예에서, 도전성 부재들(764)은 제2 워크피스가 아니라 제1 워크피스 위에 형성될 수 있을 것이다. 도 12 내지 19를 참조하여 하나의 예시적이고, 비제한적인 프로세스를 설명하고 예시한다. 특별한 일 실시예에서, 기판 구조(42)는 유기 재료를 포함한다. 프로세스의 시작점은 도 5에 도시된 제1 워크피스이다.
도 12에 도시된 바와 같이, 웰 구조(42) 및 유기층(50)을 포함하는, 기판(20) 위에 보호층(121)이 형성된다. 보호층(121)은 후속 레지스트 제거 프로세 스 동안에 웰 구조들의 측벽을 보호하는 데 이용될 것이다. 보호층(121)은 질화물, 산화물, 또는 산질화물과 같은 무기 재료를 포함할 수 있다. 일 실시예에서, 보호층(121)은 종래의 플라스마 퇴적 기법을 이용하여 컨포멀하게(conformally) 퇴적될 수 있다. 다른 실시예에서, 보호층(121)은 컨포멀하지 않지만, 웰 구조들(42) 및 유기층(50)의 노출된 표면들 위에 연속층을 형성하도록 퇴적된다. 보호층(121)은 실질적으로 편평한 표면에서 측정될 때 5 내지 30 nm의 범위의 두께를 갖는다.
제1 워크피스의 상면도로부터 보여질 보호층(121)의 부분들을 제거하기 위해 이방성 에칭이 수행될 수 있다. 일 실시예에서, 이방성 에칭은 하나 이상의 스텝(step)을 이용한 건식 에칭(dry etching)을 이용하여 수행될 수 있다. 건식 에칭 프로세스의 조건들은 건식 에칭의 동작 전반에 걸쳐서 균일하게 유지될 필요는 없다. 오히려, 가스 혼합물, 가스 압력, 전압, 전력 밀도, 및 온도가 균일 에칭 동안에 시간에 걸쳐서 변할 수 있다. 건식 에칭 프로세스는 명확한(well-defined) 시작점 및 정지점을 갖는 불연속 스텝들(discrete steps)을 포함할 수도 있고 또는 건식 에칭 작업의 완료 시에만 단 하나의 최초 시작점 및 하나의 정지점을 갖는 하나의 연속 동작 내의 다양한 스텝들을 포함할 수도 있다. "스텝(step)" 또는 "스텝들(steps)"의 사용은 불연속 시작들 및 정지들을 갖는 그 사용들 및 하나의 연속 동작 동안에 적어도 한번은 조건들이 변경되는 단일 건식 에칭 프로세스 양쪽 모두를 포함하도록 의도되어 있다.
여기에서 설명되는 특별한 일 실시예에서, 건식 에칭은 그것의 비교적 얇은 두께 때문에 단일 스텝으로서 수행된다. 적어도 하나의 할로겐-함유 가스가 사용될 수 있다. 할로겐-함유 가스는 플루오르-함유 가스, 염소-함유 가스, 브롬-함유 가스, 또는 요오드-함유 가스 및 그 혼합물 중 어느 하나 이상을 포함할 수 있다.
플루오르-함유 가스가 사용되는 경우, 그것은 포화될 수도 있고 또는 포화되지 않을 수도 있고, 다른 할로겐 원자들, F2, HF, SF6, NF3, 플루오르-함유 할로겐간 화합물(interhalogens)(CIF, CIF3, CIF5, BrF3, BrF5, 및 IF5), 및 그 혼합물들을 포함할 수도 있고 또는 포함하지 않을 수도 있는 어느 하나 이상의 플루오르 탄소(fluorocarbon) 가스들을 포함할 수 있다. 염소-함유 가스는 포화될 수도 있고 또는 포화되지 않을 수도 있고, 다른 할로겐 원자들(예컨대, F, Br, 및 I), Cl2, HCl, BCl3, 염소-함유 할로겐간 화합물(CIF, CIF3, 및 CIF5), 및 그 혼합물들을 포함할 수도 있고 또는 포함하지 않을 수도 있는 염소 탄소들(chlorocarbons)로 이루어진 그룹으로부터 선택될 수 있다. 브롬-함유 가스는 포화될 수도 있고 또는 포화되지 않을 수도 있고, 다른 할로겐 원자들(예컨대, F, Cl, 및 I), Br2, HBr, BBr3, 브롬-함유 할로겐간 화합물(BrF3 및 BrF5), 및 그 혼합물들을 포함할 수도 있고 또는 포함하지 않을 수도 있는 브롬 탄소들(bromocarbons)로 이루어진 그룹으로부터 선택될 수 있다. 요오드-함유 가스는 포화될 수도 있고 또는 포화되지 않을 수도 있고, 다른 할로겐 원자들(예컨대, F, Cl, 및 Br), I2, HI, 금속 요오드화물(metal iodides), 요오드-함유 할로겐간 화합물(IF5), 및 그 혼합물들을 포함할 수도 있고 또는 포함하지 않을 수도 있는 요오드 탄소들(bromocarbons)로 이루어진 그룹으로부터 선택될 수 있다.
일 실시예에서, 할로겐-함유 가스는 플루오르-함유 가스일 수 있다. 다른 실시예에서, 플루오르-함유 가스는 포화될 수도 있고 또는 포화되지 않을 수도 있고 다른 할로겐 원자들을 포함할 수도 있고 또는 포함하지 않을 수도 있는 플루오르 탄소(fluorocarbon)를 포함할 수 있다. 또 다른 실시예에서, 플루오르 탄소는 화학식 CaFbHc를 가질 수 있고, 여기서 a는 1 또는 2이고, b는 적어도 1이고, b+c는 a가 1이면 4이고 a가 2이면 4 또는 6이다. 플라스마 내에 수소가 존재하면 측벽 표면을 패시베이트(passivate)하고, 에칭의 이방성 특성을 향상시키는 데 도움을 줄 수 있다. 특별한 일 실시예에서는, CHF3이 예시적인 플루오르 탄소 가스이다.
일 실시예에서, 산소-함유 가스는 사용되지 않는다. 산소-함유 가스는 유기 재료들을 에칭할 수 있다. 특별한 실시예에서, 기판 구조들(42) 및 유기층(50)은 에칭되지 않거나 최소한으로만 에칭된다. 불활성 또는 환원 가스가 사용될 수 있다. 불활성 가스는 희가스, N2, 및 그의 혼합물들 중 어느 하나 이상을 포함할 수 있고, 환원 가스는 H2, NH3, N2H4, N2H2, 및 그의 혼합물들 중 어느 하나 이상을 포함할 수 있다. 불활성 가스는 불휘발성 에칭 산물들(non-volatile etch products) 또는 다른 재료들을 물리적으로 제거하는 데 이용될 수 있다. 특별한 일 실시예에서, 불활성 가스는 보호층(121)과 유기층(50) 간의 에칭 선택도(etch selectivity)를 향상시키는 데 이용되지 않는다. 기판 구조들(42)의 측면들을 따라서 위치하는 보호층(121)을 패시베이트하는 데 도움을 주기 위해 수소 가스가 첨가될 수 있다.
건식 에칭은 대략 10 내지 5000 mW/cm2의 범위의 전력 밀도 및 대략 0.01 내지 5000 mTorr의 범위의 압력에서 수행될 수 있다. 온도는, 수행 민감성 원소(performance sensitive element) 및 제거될 유기 재료에 따라서 변할 수 있다. 건식 에칭은 전형적으로 약 80℃ 이하의 온도에서 수행된다. 건식 에칭은 시간 지정 에칭(timed etch)으로서 또는 종말점 검출(endpoint detection)(시간 지정 과도 에칭(timed overetch)으로 기판 구조(42), 유기층(50), 또는 양쪽 모두에 도달하는 때)을 이용하여 수행될 수 있다. 프로세스의 이 시점에서, 도 13에 도시된 바와 같이, 유기층(50)의 부분들 및 기판 구조들(42)의 측면들에 인접하여 보호 구조들(131)이 형성된다.
도 14에 도시된 바와 같이, 전극들(62) 및 도전성 부재들(64)이 형성된다. 전극들(62) 및 도전성 부재들(64)의 재료들 및 그 형성은 도 6에 도시된 전극들(62) 및 도전성 부재들(64)을 형성하는 경우에 위에서 설명한 어느 하나 이상의 실시예들을 이용하여 수행될 수 있다.
도 15에 도시된 바와 같이, 전극들(62) 및 도전성 부재들(64) 위에 도전성 부재들(764 및 766)이 형성된다. 도전성 부재들(764 및 766)의 재료들 및 그 형성은 도 7에 도시된 도전성 부재들(764)을 형성하는 경우에 위에서 설명한 어느 하나 이상의 실시예들을 이용하여 수행될 수 있다. 도전성 부재들(764)의 상면들은 도전성 부재들(64) 또는 도전성 부재들(766)과 접촉할 수도 있고 또는 접촉하지 않을 수도 있다. 뒤에서 설명하겠지만, 그러한 접촉은 문제가 되지 않는다.
도 16에 도시된 바와 같이, 기판(20) 위에 에치백(etch-back) 층(161)이 형성된다. 에치백 층(161)은 퇴적되고 유기 또는 무기 재료를 포함할 수 있다. 일 실시예에서, 에치백 층(161)은 기판(20)의 주표면에 대하여 실질적으로 평행할 수도 있고 평행하지 않을 수도 있다. 특별한 일 실시예에서는, 기판(20) 위에 유기 레지스트 재료가 회전 도포(spin-coat)될 수 있다.
에치백 층(161)은 도 17에 도시된 바와 같이 기판 구조들(42) 위에 있는 도전성 부재들(766)을 노출시키도록 에칭된다. 에칭은 등방성으로(isotropically) 또는 이방성으로(anisotropically) 수행될 수 있다. 일 실시예에서, 에칭은 하나 이상의 스텝들을 이용한 건식 에칭을 이용하여 수행될 수 있다. 건식 에칭 프로세스의 조건들은 건식 에칭의 동작 전반에 걸쳐서 균일하게 유지될 필요는 없다. 오히려, 가스 혼합물, 가스 압력, 전압, 전력 밀도, 및 온도가 건식 에칭 동안에 시간에 걸쳐서 변할 수 있다. 건식 에칭 프로세스는 명확한(well-defined) 시작점 및 정지점을 갖는 불연속 스텝들(discrete steps)을 포함할 수도 있고 또는 건식 에칭 작업의 완료 시에만 단 하나의 최초 시작점 및 하나의 정지점을 갖는 하나의 연속 동작 내의 다양한 스텝들을 포함할 수도 있다. "스텝(step)" 또는 "스텝들(steps)"의 사용은 불연속 시작들 및 정지들을 갖는 그 사용들 및 하나의 연속 동작 동안에 적어도 한번은 조건들이 변경되는 단일 건식 에칭 프로세스 양쪽 모두를 포함하도록 의도되어 있다.
본 명세서에서 설명된 특별한 일 실시예에서, 건식 에칭은 2개의 스텝으로서 수행된다. 제1 스텝은 에치백 층 아래에 있는 다른 층들에 대한 선택도에 상관없이 에치백 층(161)을 가장 많이 제거하는 데 이용될 수 있다. 이 제1 스텝은 산소-함유 가스를 이용할 수 있다. 산소-가스 함유의 예로는, O2, COF2, CO, O3, NO, N2O, 또는 그의 임의 혼합물을 포함한다. 이 산소-함유 가스에 더하여, 위에서 설명한, 하나 이상의 할로겐-함유 가스, 하나 이상의 불활성 가스, 하나 이상의 환원 가스, 또는 그의 임의 혼합물이 이용될 수도 있다. 에칭은 위에서 설명한 에칭 조건들(예컨대, 전력 밀도, 압력, 온도 등)의 어느 것에서도 수행될 수 있다. 제1 스텝은 시간 지정 에칭으로서 또는 종말점 검출(예컨대, 도전성 부재들(766)에 도달하는 때)을 이용하여 수행될 수 있다.
제2 스텝 동안에는, 에치백 층(161)과 도전성 부재들(766) 간의 선택도를 향상시키기 위해 특히 가스 및 전력 밀도와 같은 에칭 파라미터들이 변경될 수 있다. 일 실시예에서는, 선택도를 향상시키기 위해 할로겐-함유 가스(만일 있다면), 및 불활성 가스(만일 있다면), 또는 그의 조합이 감소되거나 또는 오프될 수 있다. 또한, 에칭의 물리적 컴포넌트를 줄이기 위하여 전력 밀도가 감소될 수 있다.
도 18에 도시된 바와 같이, 도전성 부재들(766)이 제거된다. 이 제거는 습식 에칭 또는 건식 에칭 프로세스로서 수행될 수 있다. 에칭에 이용되는 화학은 도전성 부재들(766)의 재료에 따라 달라질 수 있다. 일 실시예에서, 도전성 부재들(766)은 본질적으로 인듐으로 구성된다.
습식 에칭은 알코올(예컨대, 메탄올, 에탄올, 프로판올, 또는 그의 임의 조 합), 왕수(Aqua Regia)(대략 3:1 HCl:HNO3), 또는 H3PO4를 이용하여 수행될 수 있다. 에칭액(etching solution)은 대략 실온(대략 20 내지 25℃의 범위)에 있거나 또는 실온보다 높거나 낮은 다른 온도에 있을 수 있다. 특별한 일 실시예에서, 습식 에칭은 대략 30 내지 40℃의 범위의 온도에서 H3PO4를 이용하여 수행된다. 습식 에칭은 시간 지정 에칭으로서 수행될 수 있다.
또 다른 실시예에서는, 건식 에칭이 3개의 스텝을 이용하여 수행될 수 있다. 제1 스텝은 도전성 부재들(766)의 표면 상에 형성되었을 수 있는 임의의 산화물 또는 오염물질을 통하여 에칭하는 데 이용되는 "브레이크스루(break-thru)" 에칭일 수 있고, 제2 스텝은 도전성 부재들(766)의 에칭에 대부분에서 이용될 수 있고, 제3 스텝은 도전성 부재들(64) 내의 하나 이상의 층들에 대한 향상된 선택도를 가질 수 있다. 에칭 파라미터들(가스 및 조건)은 위에서 설명되었다,
제1 스텝은 할로겐-함유 가스 및 불활성 가스를 포함할 수 있다. 도전성 부재들(766)은 적어도 하나의 금속을 포함하기 때문에, 할로겐-함유 가스는 염소-함유 가스, 브롬-함유 가스, 요오드-함유 가스, 또는 그의 조합을 포함할 수 있다. 선택된 실제 할로겐-함유 가스는 에칭 동안에 하나 이상의 휘발성 산물들(volatile products)의 형성을 가능케 한다. 불활성 가스는 도전성 부재들(766)의 표면에 있는 산화물 또는 기타 불휘발성 오염물질들을 물리적으로 제거하는 데 도움을 줄 수 있다. 제2 스텝은 제1 스텝과 동일하거나 상이한 조건들에서 수행될 수 있다. 일 실시예에서, 에치백 층(161)에 대한 에칭율 및 선택도를 향상시키기 위해 불휘발성 가스가 감소되거나 제거될 수 있다. 제2 스텝은 시간 지정 에칭으로서 또는 종말점이 검출되는(도전성 부재들(64)에 도달하는) 때까지 수행될 수 있다. 제3 스텝은 제2 스텝에 이용된 것과 동일하거나 상이한 에칭 화학을 포함할 수 있다. 제3 스텝은 제1 스텝, 제2 스텝, 또는 둘 다에 비하여 낮은 전력 밀도에서 수행될 수 있다. 제3 스텝은 시간 지정 에칭으로서 또는 종말점 검출 및 시간 지정 과도 에칭을 이용하여 수행될 수 있다.
선택적인 제4 스텝은 도전성 부재들(64)의 노출된 표면을 패시베이트하거나 또는 주위 습기, 기타 오염물질, 또는 그의 임의 조합으로부터 보호하거나, 또는 도전성 부재들(64)의 표면 에너지를 변경하거나, 또는 그의 조합을 위하여 도전성 부재들(64)을 플루오르-함유 플라스마에 노출시키는 것을 포함할 수 있다.
도전성 부재들(766)이 제거된 후, 이 실시예에서는 도전성 부재들(64)은 실질적으로 전혀 제거되지 않거나 일부만 제거된다. 만일 도전성 부재들(766 및 64)이 인듐을 포함한다면, 인듐(예컨대, ITO)의 일부가 도전성 부재들(766)과 함께 제거될 수 있다. 만일 도전성 부재들(64)이 알루미늄, 은, 또는 인듐 이외의 다른 원소의 층을 포함한다면, 도전성 부재들(766)을 제거하는 에칭은 도전성 부재들(64)의 그 층 상에서 또는 그 층 내에서 정지할 수 있다. 이런 식으로, 도전성 부재들(64)의 남아 있는 부분들은 에치백 층(161)이 제거될 때 기판 구조들(42)을 보호할 수 있다.
프로세스의 이 시점에서, 도 19에 도시된 바와 같이, 에치백 층(161)의 남아 있는 부분들이 제거된다. 일 실시예에서, 에치백 층(161)은 종래의 습식 또는 건 식 레지스트 에칭 프로세스를 이용하여 제거되는 유기층을 포함한다. 특별한 실시예에서는, 전극들(62) 위에 있는 도전성 부재들(64), 보호 구조들(131), 또는 도전성 부재들(764)을 크게 에칭하지 않고 에치백 층(161)을 제거하는 데 유기 용제(organic solvent)가 이용될 수 있다. 다른 실시예에서는, 무기 반도체 기술분야에서 이용되는 종래의 애싱 기법(ashing technique)이 수행될 수 있다. 전극들(62) 위에 있는 도전성 부재들(64), 보호 구조들(131), 및 도전성 부재들(764)은 에치백 층(161)이 유기 재료를 포함하는 경우 에치백 층(161)을 제거할 때 기판 구조들(42) 및 유기층(50)을 보호하는 데 도움을 준다.
다른 실시예(도시되지 않음)에서는, 에치백 층(161)이 다른 노출된 층들과 비교하여 상이한 조성을 갖고 있다면 보호 구조들(131)은 필요하지 않다. 예를 들면, 만일 에치백 층(161)이 실리콘 산화물, 질화물, 산질화물, 또는 그의 조합의 하나 이상의 층을 포함한다면, 에치백 층(161)은 적어도 플루오르-함유 가스를 이용하여 에칭될 수 있다. 많은 플루오르-함유 가스들은 실리콘 산화물, 질화물, 산질화물, 또는 그의 조합의 층(들)이 많은 금속들 및 유기 재료들에 대해 선택적으로 에칭될 수 있게 한다.
기판(700) 및 도체들(762)을 포함하는 다른 워크피스가 위에서 설명한 바와 같이 제조된다. 도전성 부재들(764)은 도체들(764) 위에 존재할 수도 있고 존재하지 않을 수도 있다. 특별한 일 실시예에서는, 도체들(762)이 노출된다. 워크피스들이 서로 가까이에 배치되고 정렬된 후에, 위에서 설명한 리플로우 파라미터들의 어느 하나 이상을 이용하여 리플로우 동작이 수행될 수 있다. 일 실시예에서는, 리플로잉 동안에, 도전성 부재들(764)이 도체들(762)을 갖는 워크피스를 향하여 유동한다. 도전성 부재들(764)의 적어도 일부가 전극들(62) 및 도체들(762)에 실질적으로 직접 접합된다. 필요하거나 원한다면, 위에서 설명한 바와 같이 테스팅 및 리페어링 동작들이 수행될 수 있다.
위에서 언급한 바와 같이, 리플로잉 전에, 전극들(62) 위의 도전성 부재들(764)과, 웰 구조들 위의 도전성 부재들(64)과 도전성 부재들(766)의 어느 한쪽 또는 양쪽 모두와의 어떤 우발적인 접촉은 문제가 되지 않을 수 있다. 도전성 부재들(764 및 766) 간의 접촉은 도전성 부재들(766)이 제거될 때 실질적으로 제거될 수 있다. 도전성 부재들(764)은 표면 에너지들 때문에 위에서 설명한 바와 같이 둥글어질(ball up) 수 있다. 이 둥굴어짐(balling up)은 리플로우 동안에 도전성 부재들(764)을 도전성 부재들(64)로부터 멀리 당기는 데 도움을 줄 수 있다. 따라서, 리플로우 동작이 끝날 때까지는 도전성 부재들(764)과 도전성 부재들(64) 간의 횡 접촉(lateral contact)이 실질적으로 제거될 수 있다. 이런 식으로, 인접한 전극들(62)은 전기적으로 단락(short)되지 않고 (전류에 대한) 누전 경로(leakage paths)를 갖지 않는다.
만일 도전성 부재들(764)과 도전성 부재들(64) 간의 어떤 우발적인 접촉이 제거될 필요가 있거나 제거되기를 원한다면, 에치백 층(161)이 제거된 후에 에칭이 수행될 수 있다. 특별한 일 실시예에서는, 도전성 부재(64)와 접촉하는 도전성 부재(764)의 필라멘트(filament) 또는 다른 잔류 부분을 제거하기 위해 등방성 에칭이 이용될 수 있다.
도 12 내지 19에 도시된 실시예에 대한 대안 실시예에서는, 전극들(62), 도전성 부재들(764), 또는 그의 임의 조합의 선택적 퇴적이 수행될 수 있다. 예를 들면, 스텐실 마스크가 전극들(62), 도전성 부재들(764), 또는 그의 임의 조합이 형성될 위치들에 대응하는 개구들을 가질 수 있다. 이 스텐실 마스크를 이용하여 하나 이상의 퇴적이 수행되어 전극들(62), 도전성 부재들(764), 또는 그의 임의 조합을 형성할 수 있다. 이 특별한 실시예에서는, 도전성 부재들(64 및 766)은 형성되지 않을 것이다. 그러므로, 보호층(131) 및 에치백 층(161)은 필요하지 않고, 따라서, 보다 적은 수의 프로세싱 동작들을 갖는 프로세스 플로우를 제공한다.
또 다른 실시에에서는, 기판 구조들(42)이 필요하지 않다. 특별한 일 실시예에서는, 유기층(50)은 스텐실 마스크를 이용하여 퇴적될 수 있는 하나 이상의 소분자 유기 재료들을 포함할 수 있다. 다른 특별한 실시예에서는, 전극들(62)도 스텐실 마스크를 이용하여 퇴적될 수 있다. 그러므로, 기판 구조들(42)의 사용은 선택적일 수 있다.
다른 실시예에서는, 리플로우 동작이 수행되는 동안 실링재(822)가 존재하지 않을 수 있다. 지그(jig) 또는 다른 장치가 리플로우 동작이 수행되는 동안 제2 워크피스와 제) 워크피스를 정렬 상태로 유지할 수 있다. 리플로잉 후에, 그리고 잠재적으로 리페어링 후에, 도 11에 도시된 바와 같이, 도전성 부재들(764), 도체들(762), 및 전극들(62) 가까이에 갭들 및 기타 개구들에 캡슐화 층(1122)이 형성될 수 있다.
또 다른 실시예에서는, 필요하거나 원한다면, 제2 워크피스와 제1 워크피스 사이에 에폭시 또는 기타 적당한 캡슐화 재료가 주입되어 경화될 수 있다. 예를 들면, UV 경화 가능한 에폭시가 주입되어 UV 복사를 이용하여 경화될 수 있다. 원한다면, 오염물질들에 대한 전자 장치의 내성을 잠재적으로 증가시키기 위해 캡슐화 층(1122)의 바깥쪽에 실링재(822)가 형성될 수 있다.
다른 물리적 구성들이 이용될 수 있다. 공통 전극은 양극(anode)들(예컨대, 양극들의 행들 또는 열들, 각 픽셀 또는 서브픽셀에 대한 하나의 전극, 등)과 같은 복수의 전극들로 대체될 수 있다. 전자 장치 내의 전극들의 배향은 반대로 될 수도 있다. 양극인 전극들은 공통 음극인 공통 전극 또는 음극인 전극들에 비하여 도체들(762)에 더 가까이 위치하거나 또는 도체들(762)에 전기적으로 접속될 수 있다. 도전성 부재들(764)에 의해 이루어지는 전기적 접속들은 다른 유형의 전극들(예컨대, 음극)보다 도체들(762)로부터 더 멀리 위치하는 한 유형의 전극들(예컨대, 양극)에 대해 이루어질 수 있다. 하나 이상의 추가 절연층들, 하나 이상의 패터닝 시퀀스들, 또는 그의 조합을 이용함으로써, 사이에 위치하는 전극에 대해 전기적 단락 또는 누전 경로를 의도하지 않게 형성하는 일 없이 전기적 접속들을 가능케 할 수 있다.
원하는 습윤 특성을 이루기 위하여 전극들(62), 도체들(762), 또는 그의 임의 조합에 대한 선택적인 표면 처리가 수행될 수 있다. 예를 들면, 도전성 부재들(764)을 형성하거나 리플로우하기 전에 표면 에너지를 감소시키기 위해 플루오르 플라스마가 이용될 수 있다. 다른 실시예에서는, 전극들(62), 도체들(762), 또는 그의 임의 조합의 표면들에서 상대적으로 더 높은 표면 장력이 바람직할 수 있다. 전극들(62), 도체들(762), 도전성 부재들(764), 또는 그의 임의 조합의 조성은 변경될 수 있다. 대안적으로, 표면 처리가 이용될 수도 있다. 이 실시예에서는, 도전성 부재들(764)은 전극들(62), 도체들(762), 또는 그의 임의 조합의 표면(들)을 피복하도록 펼쳐질 수 있다. 이 실시예에서는, 제2 워크피스는 리플로우, 리페어, 또는 둘 다의 처리 중에 제1 워크피스 위에 위치할 수 있다. 둥글게 된 측면들(1022)은 정반대의 배향을 가질 수 있고, 그 측면들은 연속적일 수 있고, 도전성 부재(764)는 전극들(62)과 도체들(762) 사이의 점에서 가장 폭이 좁을 수 있다.
(도 1에 도시된 제어 회로들과 비교하여) 추가 전자 컴포넌트들을 갖는 보다 복잡한 제어 회로들이 사용될 수 있다. 그러한 추가 전자 컴포넌트들은 파워 트랜지스터(126)에서 발생할 수 있는 임계 전압 변화(threshold voltage shifts)를 보정하기 위해 사용될 수 있다. 그러한 추가 전자 컴포넌트들은 기판 구조들 위에 또는 아래에 배치될 수 있기 때문에 복사 투과(radiation transmission) 영역이 상실되지 않을 수 있다. 따라서, 수명이 증가할 수 있고, 시간이 지나도 표시 품질이 보다 안정될 수 있다.
8. 이점들
서로 다른 실시예들은 여러 가지 이점들을 가질 수 있다. 각 이점은 하나 이상의 실시예들에서 나타날 수 있지만 모든 실시예들에서는 나타나지 않을 수도 있다. 그러므로, 그 이점들 중 어느 것도 본 발명에 필수적이거나 결정적인 것으로서 해석되어서는 안 될 것이다.
일 실시예에서는, 리플로우 동작이 수행되기 전에 도전성 부재들과 전극들 또는 도체들 사이에 갭이 존재할 수 있다. 이 갭은 전자 장치의 부분들에 대한 손상을 줄이는 데 도움을 줄 수 있다. 예를 들면, 일 실시예에서, 도전성 부재들(764)과 전극들(62) 간의 갭들은 제2 워크피스와 제1 워크피스를 서로 정렬시키거나 접촉시킬 때 전자 컴포넌트들(128, 148, 및 168)에 대한 손상을 줄이는 데 도움을 준다. 특별한 일 실시예에서, 갭의 사이즈는 제2 워크피스와 접촉하기 전에 기판 구조들(42) 또는 기판 구조들(42)의 조합과 기판 구조들(42) 위에 있거나 아래에 있는 임의의 층들의 높이를 조정함으로써 제어될 수 있다.
다른 실시예에서는, 도전성 부재들(764)은 전자 장치 내의 유기층에 상당한 해로운 손상을 일으키지 않고 열전도 또는 복사를 이용하여 리플로우될 수 있다. 도전성 부재들이 (전자 장치의 사용 또는 테스팅 중에 나타날 수 있는) 너무 낮은 온도에서 또는 너무 높은 온도에서 유동하지 않도록 하는 도전성 부재들에 대한 용융점을 달성하기 위해 각종의 재료들이 사용될 수 있다. 그러한 유연성은 상대적으로 더 위험하다고 생각될 수 있는 하나 이상의 재료들(예컨대, 납)을 피하기 위해 확장될 수도 있다. 특별한 일 실시예에서, 도전성 부재들(764)은 금속 합금을 포함할 수 있고, 그 금속 합금은 그 안의 어떤 금속 원소의 용융점보다 낮은 용융점을 갖는 공융 조성을 갖는다.
또 다른 실시예에서, 제2 워크피스와 제1 워크피스는 리플로우 동작이 이용되기 전에 기계적으로 함께 접합될 수 있다. 이 실시예에서, (도전성 부재들을 통하여) 리플로잉 후에 이루어진 전기 접속들은 리플로우된 전기 접속들이 주요 기계적 접속인 실시예에 비하여 그만큼 많은 외부 응력을 받지 않을 수 있다. 특별한 일 실시예에서, 제2 워크피스와 제1 워크피스의 기계적 접합은 실링재(822)를 이용하여 나타난다. 접합된 패널들에 대한 외력들은 실링재(822)에 의해 적어도 부분적으로 흡수되거나 저항될 수 있다. 리플로잉 후의 도전성 부재들(764)에 대한 응력은 도전성 부재들(764)만으로 패널들을 결합시키는 것에 비하여 상당히 낮을 수 있다.
또 다른 실시예에서는, 전자 장치의 적어도 일부를 분해 및 재조립하거나 다시 제조하는 일 없이 리페어링이 수행될 수 있다. 이 리페어링은 리플로우 동작이 도전성 부재들 중 하나 이상을 리플로우하지 않은 때문에 전체 전자 장치를 부득이 리젝트(reject)할 필요 없이 많은 수의 리플로우된 전기 접속들이 사용될 수 있게 한다. 이루어지지 않았거나 간신히 이루어진 전기 접속들을 이루는 데 도움을 주기 위해 리페어링이 수행될 수 있다. 구체적인 일 실시예에서, 전기적 개방들 또는 너무 높은 저항들(총괄하여, "기능하지 않는" 부분들 또는 회로들)을 갖는 전자 장치의 부분들을 식별하기 위해 테스팅이 수행될 수 있다. 테스팅으로부터의 정보는 어느 곳에서 리페어링 동작이 수행되어야 할지 타깃을 정하는 데 이용될 수 있다.
9. 예들
청구항들에 기재된 발명의 범위를 제한하지 않는 다음 예들에서 본 발명을 더 설명한다.
예 1
예 1은 기판들 간의 전기 접속들이 리플로우 프로세스를 이용하여 형성될 수 있다는 것을 증명한다. 이 예에서는 2-기판 백라이트가 형성된다.
도 20을 참조하면, 제1 기판(200)은 대략 110 nm의 두께를 갖는 ITO의 층(202)을 갖는 글라스이다. 대략 1×10-6 Torr의 진공에서 ITO의 기판 상에 인듐의 층(204)이 열적으로 퇴적된다(예컨대, 증발(evaporating)). 인듐 층의 두께는 대략 650 nm이다. 인듐 층이 퇴적된 후, 이 제1 기판(200)과, 발광 유기층(도시되지 않음) 및 ITO의 층(208)(제1 기판(200)과 유사)을 갖지만 인듐 층은 갖고 있지 않은 또 다른 기판(206)이 열 경화성 에폭시(209)에 의해 함께 접합된다. 접합된 기판의 단면도의 예시가 도 20에 도시되어 있다. 프로세스의 이 시점에서 두 개의 층들(202 및 208) 간의 저항은 (제1 기판(200)에 부착된) 인듐 층(204)과 제2 기판(206)의 ITO 층(208) 간의 갭 때문에 아주 높다. 따라서, 기판들의 ITO 층들(202 및 208) 간에 전기 접속은 이루어지지 않았다. 접합된 기판들은 160℃의 온도에 설정된 핫 플레이트 상에서 대략 160℃까지 가열된다. 기판들의 온도가 대략 160℃에 도달하면, 인듐이 녹는다. 금속 리플로잉 프로세스는 대략 160℃에서 5 초가 안 걸려서 완료된다. 리플로잉 프로세스 후에, 두 개의 기판들의 두 개의 ITO 층들(202 및 208) 간의 저항은 대략 15Ω이고, 도 21에 도시된 바와 같이, 전기 접속(214)이 이루어진 것을 나타낸다. 도 22는 도 21에서 절취선 22-22에서의 전기 접속(214)의 리플로우된 인듐의 상면도의 예시를 포함한다. 전기 접속(214) 내에 보이드들(222)이 형성되어 있다. 리플로잉 후에, 전기 접속(214)은 보이드들(222) 간에 인듐의 상호연결망(interconnecting network)(224)이 된다.
예 2
예 2는 리플로우 프로세스 동안에 ITO 층들의 에지들로부터 멀리 당겨지는 인듐의 도전성 부재들이 형성될 수 있다.
이 예에서는 2개의 공칭(nominal) 10 cm × 10 cm 기판들이 사용된다. 각 기판은 10개의 ITO 스트립들을 갖는 글라스이고, 각 ITO 스트립은 대략 110 nm의 두께와 대략 350 마이크로미터의 폭을 갖는다. 각 기판 상의 인접한 스트립들 간의 거리는 대략 150 마이크로미터이다. 하나의 기판 상에, 대략 1 × 10-6 Torr의 진공에서 ITO 스트립들의 표면 상에 새도우 마스크(shadow mask)를 통하여 인듐의 층이 열적으로 퇴적된다. 인듐 층의 두께는 대략 650 nm이다. 인듐 층이 퇴적된 후에, 2개의 기판, 즉, 인듐 층이 있는 하나의 기판과 인듐 층이 없는 다른 하나의 기판이 열 경화성 에폭시에 의해 함께 접합된다. 각 기판 상의 ITO 스트립들은 서로 수직이 되도록 정렬된다. 그렇게 해서, 상면도로부터 볼 때, 개별 기판들 상의 두 개의 스트립들 간의 중첩 영역은 대략 350 마이크로미터 × 350 마이크로미터이다. 접합된 기판들(230)에 의해 형성된 픽셀들의 총 수는 100(10×10)이다. 도 23은 접합된 기판들(230)의 예시를 포함한다. 금속 리플로잉 전에, 개별 기판들 상의 각 스트립 간의 저항은 (기판들 중 하나에 부착된) 인듐 층과 다른 기판의 ITO 층 간의 갭 때문에 아주 높다. 접합된 기판(230)은 160℃의 온도로 설정된 핫 플레이트 상에서 대략 160℃까지 가열된다. 온도가 대략 160℃에 도달하면, 인듐이 녹는다. 금속 리플로잉 프로세스는 대략 160℃에서 5초가 안 걸려서 완료될 수 있다. 리플로잉 프로세스 후에, 두 개의 기판들 상의 스트립들의 각 쌍 간의 저항은 대략 400Ω이고, 전기 접속이 이루어진 것을 나타낸다. 동일 기판 상의 스트립들의 각 쌍 간의 저항은 여전히 아주 높아서, 리플로우된 인듐이 횡 방향으로 스트립들을 전기적으로 단락시키지 않았다는 것을 시사한다. 도 24는 기판들(246) 중 다른 하나의 기판을 제거한 후에 하나의 기판 위의 ITO 스트립들(244) 상의 리플로우된 인듐의 상면도의 예시를 포함한다. 도 24는 인듐(242)이 리플로우될 때 표면 장력이 인듐을 ITO 스트립들(244)의 에지로부터 멀리 당기는 데 도움을 주고, 이는 인접한 ITO 스트립들(244) 간의 의도하지 않은 전기 접속 또는 누전 경로의 가능성을 크게 줄인다는 것을 예시한다.
예 3
예 3은 리플로우 프로세스를 이용하여 수동 매트릭스 디스플레이 및 백라이트가 형성될 수 있는 것을 증명한다.
예 3에서, 워크피스는 백라이트 패널인 구동 패널을 포함한다. 대략 1×10-6 Torr 미만의 진공에서 ITO의 위에 대략 1.5 마이크로미터 두께의 대략 40 중량% In, 40 중량% Sn, 및 20 중량% Pb를 포함하는 금속 합금층이 열적으로 퇴적된다. 다른 워크피스는 ITO를 공통 전극(예컨대, 음극)으로 하고 수동 매트릭스 픽셀레이트 영역(passive matrix pixlated area)을 갖는 백라이트 패널인 OLED 패널을 포함한다. 픽셀레이트 영역은 음성 포토레지스트 뱅크들(negative photoresist banks)을 형성함으로써 만들어진다. 이 포토레지스트 뱅크의 높이는 대략 3 마이크로미 터이므로, 패널 접합 중에 OLED 장치의 음극과 인듐 층 간에 대략 1 마이크로미터의 갭이 존재한다. 총 픽셀 카운트는 대략 100 × 50이고, 픽셀 사이즈는 대략 100 마이크로미터 × 300 마이크로미터이다. 각 픽셀에 대한 포토레지스트 뱅크의 개구들은 대략 75 마이크로미터 × 200 마이크로미터로, 대략 48%의 개구율이 된다. OLED 패널 상의 OLED 디바이스는 종래의 기법들을 이용하여 제조될 수 있다. 버퍼 층이 회전 도포될 수 있고, 그 후에 이 예의 경우 MEH-PPV를 포함하는 발광 중합체 층이 회전 도포될 수 있다. 이 발광 중합체 층 위에 음극이 열적으로 퇴적된다.
OLED 패널의 에지를 따라서 열 경화성 에폭시가 퇴적된다. 구동 패널과 OLED 패널이 서로 정렬되고 그 후 이 패널들은 함께 압박된다. 두 패널이 함께 압박된 후에, 에폭시는 대략 60℃에서 대략 30분 동안 경화된다. 접합된 패널들을 160℃의 온도로 설정된 핫 플레이트 상에서 대략 160℃까지 가열함으로써 금속 리플로잉 프로세스가 수행된다. 패널들의 온도가 대략 160℃에 도달하면, 인듐이 녹는다. 금속 리플로잉 프로세스는 대략 160℃에서 5초가 안 걸려서 완료될 수 있다. 백라이트 영역 및 픽셀레이트 영역 내의 각 OLED 픽셀의 음극은 리플로우된 인듐에 의해 구동 패널에 전기적으로 접속된다. 구동 패널과 OLED 패널 간에 DC 전압이 인가되면, 모든 수동 픽셀들 및 백라이트 부분이 온 되어 발광한다. 포토레지스트 뱅크를 통해서 어떤 큰 전류도 흐르지 않는다는 것에 유의한다.
예 4
예 4는 본 명세서에서 설명된 리플로우 프로세스를 이용하여 형성되는 AMOLED 디스플레이가 종래의 AMOLED 디스플레이에 비하여 상당히 큰 개구율을 가질 수 있다는 것을 증명한다. 예 4는 또한 기판 구조가 형성된 후에 전극들이 형성될 수 있고, 전극들 간에 전기 단락 또는 누전 경로가 형성되지 않는 것을 증명한다. 이 예 4에서는, 적어도 부분적으로 리플로우 프로세스를 이용하여 형성된 AMOLED 디스플레이를 "리플로우된 AMOLED 디스플레이"라 칭하고, 종래의 AMOLED 디스플레이를 "종래의 AMOLED 디스플레이"라 칭하겠다.
각 AMOLED 디스플레이에 대하여, 발광 영역은 320×RGB×240의 QVGA 포맷으로 대략 9.4 cm(3.78 인치)(대각선으로 측정)이다. 기판 구조(256)가 형성되고 도 25의 타원들에 의해 예시된 바와 같은 개구들(웰들)(254)을 정의한다. 픽셀 해상도는 대략 센티미터당 40 픽셀(인치당 대략 100 픽셀)이고 픽셀 사이즈는 대략 240 마이크로미터 × 240 마이크로미터이다.
리플로우된 AMOLED 디스플레이에서는, 2개의 워크피스가 이용된다. 이 워크피스들 중 하나는 기판 위에 순차 형성되는 공통 전극(예컨대, 공통 양극) 및 기판 구조(256)를 포함한다. 단면도(도시되지 않음)로부터 알 수 있는 바와 같이, 기판 구조는 대략 3 마이크로미터의 높이를 갖고 음의 경사를 갖는 벽들을 갖는다. 적색, 녹색, 및 청색 발광 유기 재료들이 그들 각각의 개구들(254)에 퇴적된다. 일 실시예에서 음극들인 전극들이 그 적색, 녹색, 및 청색 발광 유기 재료들 위에 퇴적된다. 각 전극 및 그의 대응하는 발광 유기 재료의 결합된 두께는 대략 0.5 마이크로미터이다. 기판 구조(256)는, 그 높이 및 음의 경사 때문에, 전극들 간에 전기 단락 또는 누전 경로가 형성될 가능성을 줄이는 데 도움을 준다.
제2 워크피스는 능동 매트릭스 TFT 패널 내의 제어 회로들에 전기적으로 접속된 도체들을 포함하는 능동 매트릭스 TFT 패널이다. 제어 회로들의 레이아웃은, 2개의 워크피스를 접합한 후에, 제어 회로들의 적어도 일부분들이 기판 구조(256) 위에 또는 아래에 위치하도록 설계된다. 이 설계는 개구율을 증가시키는 데 도움을 준다. 도체들 위에 대략 1.5 마이크로미터의 두께를 갖는 인듐 층이 진공에서 열적으로 퇴적된다. 인듐 층을 패터닝하여 도전성 부재들의 형성을 완료하기 위해 금속 에칭 프로세스가 이용될 수 있다. 금속 에칭 후에, 각 도체는 대략 1.5 마이크로미터의 높이를 갖는 대응하는 도전성 부재들을 갖는다.
기판 구조(256)의 높이는 대략 3 마이크로미터이기 때문에, 정렬 중에 (능동 매트릭스 TFT 패널의) 도전성 부재들과 (0LED 패널의) 전극들 간에 대략 1 마이크로미터의 갭이 존재한다. 정렬 후에, 능동 매트릭스 TFT 패널과 0LED 패널은 디스플레이 영역 주위에 퇴적된 에폭시에 의해 물리적으로 함께 접합된다. 접합된 패널들을 160℃의 온도로 설정된 핫 플레이트 상에서 대략 160℃까지 가열함으로써 금속 리플로잉 프로세스가 수행된다. 도전성 부재들의 온도가 대략 156℃를 초과하면, 인듐이 녹는다. 금속 리플로잉 프로세스는 대략 160℃에서 5초가 안 걸려서 완료될 수 있다. 각 OLED 픽셀 또는 서브픽셀의 전극은 리플로우된 인듐에 의해 그 각각의 제어 회로에 전기적으로 접속된다. 리플로우된 AMOLED 디스플레이에서, 개구율은 대략 65%이다.
종래의 AMOLED 디스플레이에서는, 기판 위에 제어 회로들 및 주변 전자소자들(즉, 행/열 드라이버, 행/열 디코더 등)이 형성된다. 그 제어 회로들을 갖는 동 일 기판 위에 종래의 기법들을 이용하여 종래의 AMOLED 디스플레이용 발광 컴포넌트들이 형성된다. 종래의 AMOLED 디스플레이는 투명한 양극들 및 반사하는 공통 음극을 포함한다. 제어 회로들이 방출되는 복사의 일부를 차단하기 때문에, 도 25의 직사각형들(252)은 사용자에게 보이게 되는 복사 방출 영역을 도시한다. 종래의 AMOLED 디스플레이는 대략 16%의 개구율을 갖는데, 이는 리플로우된 AMOLED 디스플레이보다 상당히 작은 것이다.
예 5
예 5는 전자 장치의 기능하지 않는 부분들이 금속 리플로우 프로세스를 이용하여 리페어될 수 있는 것을 증명한다.
예 4에서 제조된 OLED 디스플레이는, 일부 도전성 부재들(예컨대, 인듐 범프들)이 적절히 리플로우되지 않아, 일부 기능하지 않는 부분을 가질 수 있다. 어느 픽셀들 또는 서브픽셀들이 파워 트랜지스터(126)와 그것의 대응하는 전자 컴포넌트들(128, 148, 또는 168) 간에 전기적 개방 또는 너무 높은 저항을 갖는지를 판정하기 위한 테스트가 수행될 수 있다. 전기적 개방을 갖는 각 픽셀 또는 서브픽셀에 대하여, 그 기능하지 않는 픽셀들 또는 서브픽셀들을 리페어하기 위해 대략 260 nm의 광을 방출하는 펄스 UV 엑시머 레이저가 이용된다. 레이저 광의 펄스 폭은 밀리초 범위에 있다. 대략 1 mW의 전력 출력을 갖는 엑시머 레이저 빔을 기능하지 않는 픽셀 또는 서브픽셀에 집중시킴으로써, 입력되는 전력은 대략 30 W/cm2에 이를 수 있다. 이 전력 밀도로, 도전성 부재가 다시 녹아서, 기능하지 않는 픽셀 또는 서브픽셀의 음극과 대응하는 파워 트랜지스터(126) 간에 전기 접속이 생길 수 있다. 따라서, 기능하지 않는 픽셀 또는 서브픽셀이 리페어되어, 기능하게 된다. 그 픽셀 또는 서브픽셀은 레이어 리페어링 프로세스 후에 온 될 수 있다.
위에서 일반 설명 또는 예들에서 설명된 활동들 전부가 요구되지는 않고, 특정 활동의 부분이 요구되지 않을 수도 있고, 설명된 것들에 더하여 하나 이상의 추가 활동들이 수행될 수도 있다는 것에 유의한다. 또한, 활동들이 열거되어 있는 순서는 반드시 그것들이 수행되는 순서는 아니다.
전술한 명세서에서는, 특정 실시예들과 관련하여 본 발명이 설명되었다. 그러나, 이 기술분야의 통상의 지식을 가진 자라면 아래 청구항들에 기재된 발명의 범위에서 벗어나지 않고 다양한 변형들 및 변경들이 이루어질 수 있다는 것을 알 것이다. 따라서, 명세서 및 도면들은 제한적인 것이라기보다는 예시적인 것으로 간주되어야 할 것이고, 모든 그러한 변형들은 본 발명의 범위 내에 포함되는 것이 의도된다.
이익들, 다른 이점들, 및 문제점들에 대한 해법들이 위에서 특정 실시예들에 관하여 설명되었다. 그러나, 그 이익들, 이점들, 및 문제점들에 대한 해법들, 및 임의의 이익, 이점, 또는 해법이 생기거나 더 두드러지게 할 수 있는 어떤 특징(들)도 임의의 또는 모든 청구항들의 결정적이거나, 필요하거나, 또는 필수적인 특징으로서 해석되어서는 안 될 것이다.

Claims (20)

  1. 전자 장치로서,
    제1 전극 및 제1 유기층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스;
    제1 도체를 포함하는 제2 워크피스; 및
    상기 제1 전극 및 상기 제1 도체를 전기적으로 접속시키는 제1 도전성 부재
    를 포함하며,
    상기 제1 도전성 부재는, 상기 전자 장치가 가역적으로 분해(reversibly disassembled)될 수 있게 해주거나, 가역적으로 재조립(reversibly reassembled)될 수 있게 해주거나, 또는 그들의 임의의 조합이 실행될 수 있게 해주고,
    상기 제1 전극 및 상기 제1 도체의 표면 에너지는 상기 제1 도전성 부재의 표면 에너지보다 낮고, 상기 제1 전극 및 상기 제1 도체는 ITO로 되어 있고, 상기 제1 도전성 부재는 인듐으로 되어 있고,
    상기 제1 워크피스는 기판 구조를 더 포함하고, 상기 기판 구조가 상기 제2 워크피스에 접촉한 상태에서 상기 제1 도전성 부재가 리플로우되어 상기 제1 전극과 상기 제1 도체 간의 전기적 접속을 형성하는, 전자 장치.
  2. 제1항에 있어서,
    상기 기판 구조는 상기 제1 전자 컴포넌트에 인접하여 위치하는 전자 장치.
  3. 제1항에 있어서,
    상기 제1 도전성 부재는 300℃ 이하의 용융점(melting point)을 갖는 전자 장치.
  4. 제1항에 있어서,
    상기 제1 도전성 부재는 255℃ 이하의 용융점을 갖는 전자 장치.
  5. 제1항에 있어서,
    상기 제1 도전성 부재는 240℃ 이하의 용융점을 갖는 전자 장치.
  6. 제1항에 있어서,
    상기 제1 전극과 상기 제1 도체 사이의 중간 지점에서의 상기 제1 도전성 부재의 폭은, 상기 제1 전극 또는 상기 제1 도체에 더 가까운 지점에서의 상기 제1 도전성 부재의 폭보다 넓은 전자 장치.
  7. 제1항에 있어서,
    상기 제1 도전성 부재는 적어도 3.5 마이크로미터의 높이를 갖는 전자 장치.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 전자 컴포넌트는 복사-방출(radiation-emitting) 컴포넌트, 복사-응답(radiation-responsive) 컴포넌트, 또는 그들의 조합을 포함하고,
    상기 제2 워크피스는 상기 제1 전자 컴포넌트를 제어하는 제1 제어 회로를 포함하고, 상기 제1 제어 회로는 상기 제1 도체에 전기적으로 접속되어 있는 전자 장치.
  11. 제10항에 있어서,
    제2 도전성 부재 및 제3 도전성 부재
    를 더 포함하며,
    상기 제1 전자 컴포넌트는 적색 발광 컴포넌트이고,
    상기 제1 유기층은 적색 발광 유기층을 포함하고,
    상기 제1 워크피스는,
    제1 전극 및 녹색 발광 유기층을 포함하는 녹색 발광 컴포넌트; 및
    제1 전극 및 청색 발광 유기층을 포함하는 청색 발광 컴포넌트
    를 더 포함하고,
    상기 기판 구조는 상기 적색 발광 컴포넌트와 상기 녹색 발광 컴포넌트와 상기 청색 발광 컴포넌트 사이에 위치하고,
    상기 제2 워크피스는,
    상기 녹색 발광 컴포넌트를 제어하는 제2 제어 회로 - 상기 제2 제어 회로는 제2 도체에 전기적으로 접속되어 있음 -; 및
    상기 청색 발광 컴포넌트를 제어하는 제3 제어 회로 - 상기 제3 제어 회로는 제3 도체에 전기적으로 접속되어 있음 -
    를 포함하고,
    상기 제2 도전성 부재는 상기 녹색 발광 컴포넌트의 제1 전극 및 상기 제2 도체에 직접 접합되어 있고,
    상기 제3 도전성 부재는 상기 청색 발광 컴포넌트의 제1 전극 및 상기 제3 도체에 직접 접합되어 있는 전자 장치.
  12. 제11항에 있어서,
    상기 적색 발광 컴포넌트, 상기 녹색 발광 컴포넌트, 및 상기 청색 발광 컴포넌트는 공통 전극을 공유하고,
    복사는 상기 적색 발광 컴포넌트, 상기 녹색 발광 컴포넌트, 및 상기 청색 발광 컴포넌트의 상기 공통 전극을 통하여 투과되는 전자 장치.
  13. 제1항에 있어서,
    상기 제1 컴포넌트는 백라이트, 스태틱 이미지 디스플레이(static image display), 수동 매트릭스 디스플레이(passive matrix display), 센서 어레이, 또는 광전지(photovoltaic cell)의 적어도 일부인 전자 장치.
  14. 제1항에 있어서,
    상기 기판 구조 위에 있는 층이 상기 제2 워크피스와 접촉하고, 상기 층은 상기 제1 전극과 동일한 조성을 갖는 전자 장치.
  15. 제1항에 있어서,
    제2 도전성 부재를 더 포함하고, 상기 제1 도전성 부재 및 상기 제2 도전성 부재 각각은 상기 제1 전극 및 상기 제1 도체와 접촉하는 전자 장치.
  16. 제1항에 있어서,
    상기 제1 도전성 부재는 적어도 하나의 보이드(void)를 갖는 금속-함유 재료를 포함하는 전자 장치.
  17. 전자 장치로서,
    제1 전극 및 제1 유기 활성층을 포함하는 제1 전자 컴포넌트를 포함하는 제1 워크피스;
    제1 도체에 전기적으로 접속되는 상기 제1 전자 컴포넌트를 제어하기 위한 제어 회로를 포함하는 제2 워크피스; 및
    상기 제1 전극 및 상기 제1 도체를 전기적으로 접속시키는 제1 도전성 부재
    를 포함하며,
    상기 제1 도전성 부재는, 상기 전자 장치가 가역적으로 분해될 수 있게 해주거나, 가역적으로 재조립될 수 있게 해주거나, 또는 그들의 임의의 조합이 실행될 수 있게 해주고,
    상기 제1 전극 및 상기 제1 도체의 표면 에너지는 상기 제1 도전성 부재의 표면 에너지보다 낮고, 상기 제1 전극 및 상기 제1 도체는 ITO로 되어 있고, 상기 제1 도전성 부재는 인듐으로 되어 있고,
    상기 제1 워크피스는 기판 구조를 더 포함하고, 상기 기판 구조가 상기 제2 워크피스에 접촉한 상태에서 상기 제1 도전성 부재가 리플로우되어 상기 제1 전극과 상기 제1 도체 간의 전기적 접속을 형성하는, 전자 장치.
  18. 제17항에 있어서,
    상기 제1 전극과 상기 제1 도체 사이의 중간 지점에서의 상기 제1 도전성 부재의 폭은, 상기 제1 전극 또는 상기 제1 도체에 더 가까운 지점에서의 상기 제1 도전성 부재의 폭보다 넓은 전자 장치.
  19. 제17항에 있어서,
    상기 제1 워크피스는 기판을 더 포함하며, 상기 제1 도전성 부재를 리플로우(reflow)하는 데에 사용될 수 있는 복사는 상기 기판을 통해 투과될 수 있는 전자 장치.
  20. 제17항에 있어서,
    상기 제1 도전성 부재는 인듐 함유 재료를 포함하는 전자 장치.
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