KR20220005240A - 발광 표시 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 제1 기판과 제2 기판; 상기 제1 기판의 일면 상에 구비된 제1 회로층; 상기 제1 기판과 마주하는 상기 제2 기판의 일면 상에 구비된 제2 회로층; 상기 제1 회로층의 일면 상에 구비된 제1 패드층; 상기 제2 회로층의 일면 상에 구비되면서 상기 제1 패드층과 전기적으로 연결된 제2 패드층; 및 상기 제1 기판과 마주하지 않는 상기 제2 기판의 타면 상에 구비된 발광 소자층을 포함하여 이루어진 발광 표시 장치 및 그 제조 방법을 제공한다.

Description

발광 표시 장치 및 그 제조방법{Light Emitting Display Device and Method of manufacturing the same}
본 발명은 발광 표시 장치 및 그 제조 방법에 관한 것이다.
발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 발광 소자를 포함하여 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.
상기 발광층을 발광시키기 위해서는 복잡한 화소 회로가 표시 영역 내에 구비되어야 하고, 또한 상기 화소 회로에 다양한 신호를 인가하기 위해서 표시 영역 외곽의 비표시 영역에 별도의 구동 회로가 구비되어야 한다.
이와 같은 종래의 발광 표시 장치는 상기 화소 회로와 구동 회로 등을 구비하여야 하기 때문에 발광 영역을 확장하는데 한계가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 발광 영역을 확장시킬 수 있는 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 제1 기판과 제2 기판; 상기 제1 기판의 일면 상에 구비된 제1 회로층; 상기 제1 기판과 마주하는 상기 제2 기판의 일면 상에 구비된 제2 회로층; 상기 제1 회로층의 일면 상에 구비된 제1 패드층; 상기 제2 회로층의 일면 상에 구비되면서 상기 제1 패드층과 전기적으로 연결된 제2 패드층; 및 상기 제1 기판과 마주하지 않는 상기 제2 기판의 타면 상에 구비된 발광 소자층을 포함하여 이루어진 발광 표시 장치를 제공한다.
본 발명은 또한, 제1 기판의 일면 상에 제1 회로층을 형성하고 상기 제1 회로층의 일면 상에 제1 패드층을 형성하는 공정; 상기 제2 기판의 일면 상에 제2 회로층을 형성하고 상기 제2 회로층의 일면 상에 제2 패드층을 형성하는 공정; 상기 제1 패드층과 상기 제2 패드층이 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬한 후 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정; 및 상기 제1 기판과 마주하지 않는 상기 제2 기판의 타면 상에 발광 소자층을 형성하는 공정을 포함하여 이루어진 발광 표시 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따르면, 제1 기판의 일면 상에 구동부가 구비된 제1 회로층을 형성하고 상기 제1 기판과 마주하는 제2 기판의 일면 상에 화소 회로가 구비된 제2 회로층을 형성하고 상기 제1 기판과 마주하지 않는 제2 기판의 타면 상에 발광 소자층을 형성함으로써, 상기 발광 소자층의 발광 영역을 확대할 수 있다.
본 발명의 일 실시예에 따르면, 제2 기판을 구성하는 베이스층, 제1 도핑층 및 제2 도핑층의 조합을 통해서 발광 소자의 제1 전극을 형성할 수 있기 때문에, 일함수가 높은 고농도 도핑된 반도체 물질로 제1 전극을 형성할 수 있어서 발광 효율이 향상될 수 있다.
본 발명의 다른 실시예에 따르며, 발광층 아래에 제1 전극과 반사층을 별도로 구비하고 있기 때문에, 제1 전극의 재료로는 일함수가 높은 반도체 물질을 이용할 수 있고, 반사층의 재료로는 반사도가 높은 물질을 이용할 수 있어서 발광 효율이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 발광 표시 장치를 구성하는 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 발광 표시 장치의 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 발광 표시 장치의 제조 공정 단면도이다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 발광 표시 장치의 제조 공정 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 발광 표시 장치의 개략적인 구성도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 발광 표시 장치는 화소부(10) 및 구동부(20, 30, 40)를 포함하여 이루어진다.
상기 화소부(10)는 기판 상에 마련된 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 및 복수의 화소(P)를 포함한다. 상기 복수의 게이트 라인(GL)과 상기 복수의 데이터 라인(DL)은 서로 교차 배열되어 복수의 화소 영역을 정의하고, 상기 복수의 화소(P)는 상기 복수의 화소 영역에 마련된다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 신호 및 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시한다. 상기 복수의 화소(P) 각각은 빛이 발광되는 최소 단위의 영역으로 정의될 수 있으며, 서브 화소로 표현될 수 있다. 따라서, 서로 인접한 복수의 화소(P)의 조합이 컬러 표시를 위한 하나의 단위 화소를 구성할 수 있다. 예로서, 서로 인접하게 배열된 적색, 녹색, 및 청색의 3개의 화소(P)의 조합에 의해 하나의 단위 화소가 구성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 복수의 화소(P) 각각은 화소 회로 및 상기 화소 회로에 연결된 발광 소자를 포함하는데, 이에 대해서는 도 2를 참조하여 후술하기로 한다.
상기 구동부(20, 30, 40)는 제어 회로(20), 데이터 구동 회로(30), 및 게이트 구동 회로(40)를 포함하여 이루어진다.
상기 제어 회로(20)는 영상 신호를 기반으로 복수의 화소(P) 각각에 대응되는 화소별 화소 데이터를 생성하여 상기 데이터 구동 회로(30)에 공급할 수 있다. 또한, 상기 제어 회로(20)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 상기 데이터 구동 회로(30)에 제공한다. 또한, 상기 제어 회로(20)는 타이밍 동기 신호를 기반으로 게이트 제어 신호를 생성해 상기 게이트 구동 회로(40)에 제공한다.
상기 데이터 구동 회로(30)는 화소부(10)에 마련된 복수의 데이터 라인(DL)과 연결된다. 상기 데이터 구동 회로(30)는 제어 회로(20)로부터 제공되는 화소별 화소 데이터와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신한다. 상기 전원 회로는 별도의 구성요소로서 상기 구동부(20, 30, 40)에 포함될 수 있다. 상기 데이터 구동 회로(30)는 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 화소별 화소 데이터를 화소별 데이터 신호로 변환하고, 변환된 화소별 데이터 신호를 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동 회로(40)는 화소부(10)에 마련된 복수의 게이트 라인(GL)과 연결된다. 상기 게이트 구동 회로(40)는 제어 회로(20)로부터 공급되는 게이트 제어 신호를 기반으로 정해진 순서에 따라 게이트 신호를 생성하여 해당하는 게이트 라인(GL)에 공급한다.
도 2는 본 발명의 일 실시예에 따른 발광 표시 장치를 구성하는 화소의 등가 회로도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 발광 표시 장치의 화소는 화소 회로(PC) 및 발광 소자(ED)를 포함한다.
상기 화소 회로(PC)는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의된 화소 영역 내에 마련되고, 인접한 게이트 라인(GL)과 데이터 라인(DL) 및 전원 라인(PL)에 연결된다. 상기 화소 회로(PC)는 게이트 라인(GL)으로부터의 게이트 온 신호(GS)에 응답하여 데이터 라인(DL)으로부터의 데이터 신호(Vdata)에 따라 발광 소자(ED)의 발광을 제어하는 것으로서, 적어도 2개의 박막 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 일 실시예에 따른 화소 회로(PC)는 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT), 및 커패시터(Cst)를 포함한다.
상기 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소스/드레인 전극, 및 구동 박막 트랜지스터(DT)의 게이트 전극에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 이러한 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에 공급되는 게이트 온 신호(GS)에 따라 턴-온되어 데이터 라인(DL)에 공급되는 데이터 신호(Vdata)를 구동 박막 트랜지스터(DT)의 게이트 전극에 공급한다.
상기 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 제 2 소스/드레인 전극에 연결된 게이트 전극, 전원 라인(PL)을 통해 제 1 구동 전원(VDD)에 연결된 드레인 또는 소스 전극, 및 발광 소자(ED)에 연결된 소스 또는 드레인 전극을 포함할 수 있다. 이러한 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)로부터 공급되는 데이터 신호(Vdata)를 기반으로 하는 게이트-소스 전압에 따라 턴-온되어 제 1 구동 전원(VDD)으로부터 발광 소자(ED)에 공급되는 전류를 제어한다.
상기 커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트 전극과 소스 전극 사이 또는 구동 박막 트랜지스터(DT)의 게이트 전극과 드레인 전극 사이에 접속되어 구동 박막 트랜지스터(DT)의 게이트 전극에 공급되는 데이터 신호(Vdata)에 대응되는 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(DT)를 턴-온시킨다. 이때, 커패시터(Cst)는 다음 프레임에서 스위칭 박막 트랜지스터(ST)를 통해 새로운 데이터 신호(Vdata)가 공급될 때까지 구동 박막 트랜지스터(DT)의 턴-온 상태를 유지시킬 수 있다.
상기 발광 소자(ED)는 화소 영역 내의 발광 영역에 마련되고 화소 회로(PC)로부터 공급되는 전류에 따라 발광한다. 상기 발광 소자(ED)는 구동 박막 트랜지스터(DT)의 소스 또는 드레인 전극에 연결된 제1 전극, 제 2 구동 전원(VSS)에 연결된 제2 전극, 및 제 1 전극과 제 2 전극 사이에 마련된 발광층을 포함할 수 있다. 여기서, 발광층은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 표시 장치의 개략적인 단면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 발광 표시 장치는 제1 기판(100), 제1 회로층(110), 제1 패드층(121, 122, 123), 제2 기판(200), 제2 회로층(210), 제2 패드층(221, 222, 223), 및 발광 소자층(230)을 포함하여 이루어진다.
상기 제1 기판(100)은 발광 표시 장치의 하부 기판을 구성하는 것으로서, 실리콘과 같은 반도체 기판으로 이루어질 수 있다.
상기 제1 회로층(110)은 상기 제1 기판(100)의 일면 상에 형성되어 있다. 구체적으로, 상기 제1 회로층(110)은 상기 제2 기판(200)과 마주하는 상기 제1 기판(100)의 상면 상에 형성되어 있다. 상기 제1 회로층(110)에는 전술한 도 1의 구동부(20, 30, 40)가 형성될 수 있다. 구체적으로, 상기 제1 회로층(110)에는 제어 회로(20), 데이터 구동 회로(30), 게이트 구동 회로(40), 및 전원 회로 중에서 적어도 하나의 회로가 형성될 수 있다. 상기 제1 기판(100)이 실리콘과 같은 반도체 기판으로 이루어진 경우, 상기 제1 기판(100)의 내부에 상기 구동부(20, 30, 40)를 구성하는 회로 일부가 형성될 수 있고, 상기 제1 회로층(110)에 상기 구동부(20, 30, 40)를 구성하는 회로의 나머지 부분이 형성될 수 있다. 예를 들어, 상기 구동부(20, 30, 40)를 구성하는 회로가 다양한 박막 트랜지스터와 다양한 배선 등으로 이루어질 수 있는데, 상기 제1 기판(100)의 내부에 다양한 박막 트랜지스터가 형성되고, 상기 제1 회로층(110)에 다양한 배선이 형성될 수 있다.
상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 일면, 구체적으로 상기 제2 기판(200)과 마주하는 상기 제1 회로층(110)의 상면 상에 형성되어 있다. 상기 제1 패드층(121, 122, 123)은 제1 화소(P1)에 구비된 제1 패드(121), 제2 화소(P2)에 구비된 제1 패드(122), 및 제3 화소(P3)에 구비된 제1 패드(123)를 포함하여 이루어진다. 상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 데이터 구동 회로(30)와 연결될 수도 있고, 상기 제1 회로층(110)의 게이트 구동 회로(40)와 연결될 수도 있고, 상기 제1 회로층(110)의 전원 회로와 연결될 수도 있다.
상기 제2 기판(200)은 발광 표시 장치의 상부 기판을 구성하는 것으로서, 도전성 물질을 포함할 수 있다. 예로서, 상기 제2 기판(200)은 실리콘과 같은 반도체 물질을 포함하여 이루어질 수 있다. 상기 제2 기판(200)이 도전성 물질을 포함함으로써, 상기 제2 기판(200)의 일면 상에 형성된 제2 회로층(210)과 상기 제2 기판(200)의 타면 상에 형성된 발광 소자층(230)이 서로 전기적으로 연결될 수 있다.
상기 제2 회로층(210)은 상기 제2 기판(200)의 일면, 구체적으로 상기 제1 기판(100)과 마주하는 상기 제2 기판(200)의 하면 상에 형성되어 있다. 상기 제2 회로층(210)에는 전술한 도 2의 화소 회로(PC)가 화소(P1, P2, P3) 별로 형성될 수 있다. 즉, 상기 제2 회로층(210)에는 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL), 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT), 및 커패시터(Cst) 등이 형성되어 있다.
상기 제2 기판(200)이 실리콘과 같은 반도체 기판으로 이루어진 경우, 상기 제2 기판(200)의 내부에 상기 화소 회로(PC)를 구성하는 회로 일부가 형성될 수 있고, 상기 제2 회로층(210)에 상기 화소 회로(PC)를 구성하는 회로의 나머지 부분이 형성될 수 있다. 예를 들어, 상기 제2 기판(200)의 내부에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)와 같은 박막 트랜지스터의 일부가 형성되고, 상기 제2 회로층(210)에 박막 트랜지스터의 나머지 부분과 더불어, 게이트 라인(GL), 데이터 라인(DL) 및 전원 라인(PL) 등의 배선이 형성될 수 있다.
상기 제2 패드층(221, 222, 223)은 상기 제2 회로층(210)의 일면, 구체적으로 상기 제1 기판(100)과 마주하는 상기 제2 회로층(210)의 하면 상에 형성되어 있다. 상기 제2 패드층(221, 222, 223)은 제1 화소(P1)에 구비된 제2 패드(221), 제2 화소(P2)에 구비된 제2 패드(222), 및 제3 화소(P3)에 구비된 제2 패드(223)를 포함하여 이루어진다. 상기 제2 패드층(221, 222, 223)은 상기 제2 회로층(210)의 게이트 라인(GL)과 연결될 수도 있고, 상기 제2 회로층(210)의 데이터 라인(DL)과 연결될 수도 있고, 상기 제2 회로층(210)의 전원 라인(PL)과 연결될 수도 있다.
상기 제2 패드층(221, 222, 223)은 상기 제1 패드층(121, 122, 123)과 전기적으로 연결되어 있다. 상기 제2 패드층(221, 222, 223)이 상기 제2 회로층(210)의 게이트 라인(GL)과 연결된 경우, 상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 게이트 구동 회로(40)와 연결되며, 그에 따라, 상기 제1 회로층(110)의 게이트 구동 회로(40)에서 생성된 게이트 신호는 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 통해서 상기 제2 회로층(210)의 게이트 라인(GL)으로 공급될 수 있다. 또한, 상기 제2 패드층(221, 222, 223)이 상기 제2 회로층(210)의 데이터 라인(DL)과 연결된 경우, 상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 데이터 구동 회로(30)와 연결되며, 그에 따라, 상기 제1 회로층(110)의 데이터 구동 회로(30)에서 생성된 데이터 신호는 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 통해서 상기 제2 회로층(210)의 데이터 라인(DL)으로 공급될 수 있다. 또한, 상기 제2 패드층(221, 222, 223)이 상기 제2 회로층(210)의 전원 라인(PL)과 연결된 경우, 상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 전원 회로와 연결되며, 그에 따라, 상기 제1 회로층(110)의 전원 회로에서 생성된 전원은 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 통해서 상기 제2 회로층(210)의 전원 라인(PL)으로 공급될 수 있다.
상기 제2 패드층(221, 222, 223)의 하면이 상기 제1 패드층(121, 122, 123)의 상면과 직접 접촉할 수도 있지만, 반드시 그에 한정되는 것은 아니다. 예를 들어, 상기 제2 패드층(221, 222, 223)과 상기 제1 패드층(121, 122, 123) 사이에 절연층이 추가로 형성되고, 상기 절연층을 관통하는 별도의 연결 전극을 통해서 상기 제2 패드층(221, 222, 223)과 상기 제1 패드층(121, 122, 123)이 전기적으로 연결될 수도 있다.
상기 제2 패드층(221, 222, 223)과 상기 제1 패드층(121, 122, 123) 사이의 전기적 연결은 화소(P1, P2, P3)별로 이루어진다. 즉, 제1 화소(P1)에 구비된 제1 패드(121)와 제2 패드(221)가 서로 전기적으로 연결되고, 제2 화소(P2)에 구비된 제1 패드(122)와 제2 패드(222)가 서로 전기적으로 연결되고, 제3 화소(P3)에 구비된 제1 패드(123)과 제2 패드(223)가 서로 전기적으로 연결된다.
상기 발광 소자층(230)은 상기 제2 기판(200)의 타면, 구체적으로 상기 제1 기판(100)과 마주하지 않는 상기 제2 기판(200)의 상면 상에 형성되어 있다.
상기 발광 소자층(230)에는 전술한 도 2의 발광 소자(ED)의 일부가 구성되어 있고, 상기 제2 기판(200) 내에 발광 소자(ED)의 나머지 부분이 구성될 수 있다. 구체적으로, 상기 제2 기판(200) 내에 구동 박막 트랜지스터(DT)의 소스 또는 드레인 전극에 연결되는 발광 소자(ED)의 제1 전극이 구성되고, 상기 발광 소자층(230)에 발광층과 제2 전극이 구성될 수 있다. 이때, 상기 제1 전극은 반도체 물질로 이루어질 수 있다.
이와 같이 본 발명의 일 실시예에 따르면, 제1 기판(100)의 일면 상에 구동부(20, 30, 40)가 구비된 제1 회로층(110)을 형성하고 상기 제1 기판(100)과 마주하는 제2 기판(200)의 일면 상에 화소 회로(PC)가 구비된 제2 회로층(210)을 형성하고 상기 제1 기판(100)과 마주하지 않는 제2 기판(200)의 타면 상에 발광 소자층(230)을 형성함으로써, 상기 발광 소자층(230)의 발광 영역을 확대할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 4에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 발광 표시 장치는 제1 기판(100), 제1 회로층(110), 제1 패드층(121, 122, 123), 제2 기판(200), 제2 회로층(210), 제2 패드층(221, 222, 223), 및 발광 소자층(230)을 포함하여 이루어진다.
상기 제1 기판(100), 제1 회로층(110), 및 제1 패드층(121, 122, 123)은 전술한 도 3에서와 동일하므로 반복 설명은 생략하기로 한다.
상기 제2 기판(200)은 실리콘과 같은 반도체 물질을 포함하여 이루어지는데, 구체적으로 반도체 물질로 이루어진 베이스층(201), 상기 베이스층(201)의 일면, 구체적으로 하면에 형성된 제1도핑층(202), 및 상기 베이스층(201)의 타면, 구체적으로 상면에 형성된 제2 도핑층(203)을 포함하여 이루어진다. 예로서, 상기 베이스층(201)이 P형 반도체 물질로 이루어진 경우, 상기 제1도핑층(202)과 상기 제2도핑층(203)은 상기 베이스층(201)과 동일한 극성을 가진 3가의 도펀트로 도핑된 P+형 반도체 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)의 조합에 의해서 발광 소자(ED)의 애노드 전극으로 이용할 수 있는 제1 전극(E1)이 구성될 수 있다. P+형 실리콘과 같은 고농도 도핑된 반도체 물질의 일함수는 5Ev 이상으로 크다. 그에 반하여, 종래 발광 소자(ED)의 애노드 전극으로 이용하는 ITO의 일함수는 4.7eV 정도이고, Al의 일함수는 4.3eV 정도이다. 따라서, 본 발명의 일 실시예에 따르면, 발광 소자(ED)의 제1 전극(E1)으로서 일함수가 큰 반도체 물질을 이용함으로써, 발광 효율이 향상될 수 있다.
상기 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)의 조합으로 이루어진 발광 소자(ED)의 제1 전극(E1)은 화소(P1, P2, P3) 별로 개별적으로 구비되어 있으며, 특히 트렌치(205)에 의해서 화소(P1, P2, P3)별로 이격되어 있다. 즉, 상기 제2 기판(200)에는 트렌치(205)가 구비되고 상기 트렌치(205) 내에 절연 물질이 구비됨으로써 상기 트렌치(205) 내의 절연 물질에 의해서 발광 소자(ED)의 제1 전극(E1)이 화소(P1, P2, P3) 별로 서로 절연되어 있다. 이때, 상기 트렌치(205)는 하부와 상부의 폭이 상이한 구조로 이루어질 수 있으며, 구체적으로 상기 트렌치(205)의 하부의 폭이 상기 트렌치(205)의 상부의 폭보다 크게 형성될 수 있다. 특히, 상기 트렌치(205)의 하부의 폭은 상기 제2 도핑층(203)과 상기 소스/드레인 전극(S/D) 사이의 간격과 동일할 수 있다.
복수의 화소(P1, P2, P3) 사이의 경계 영역에는 박막 트랜지스터, 예로서 구동 박막 트랜지스터(DT)가 마련될 수 있다. 구체적으로, 하나의 화소(P1, P2, P3) 내의 제1 도핑층(202)과 그와 인접하는 다른 화소(P1, P2, P3) 내의 제1 도핑층(202) 사이에는 구동 박막 트랜지스터(DT)의 소스 전극(S)과 드레인 전극(D)이 구성될 수 있다. 특히, 구동 박막 트랜지스터(DT)의 소스 전극(S)과 드레인 전극(D)은 복수의 화소(P1, P2, P3) 사이의 경계 영역에서 하나의 트렌치(205) 및 그와 인접하는 다른 트렌치(205) 사이에 형성될 수 있다. 본 명세서 전체에서 복수의 화소(P1, P2, P3) 사이의 경계 영역은 발광 소자층(230)의 뱅크(231)가 형성된 영역과 중첩되는 영역을 의미한다.
상기 소스 전극(S)과 드레인 전극(D)은 상기 베이스층(201)의 하면 일부 영역에 상기 베이스층(201)과 상이한 극성을 가진 5가의 도펀트로 도핑된 N형 반도체 물질로 이루어질 수 있다. 따라서, 상기 제2 기판(200)은 구동 박막 트랜지스터(DT)의 소스 전극(S)과 드레인 전극(D)을 포함할 수 있다. 또한, 상기 소스 전극(S)과 상기 드레인 전극(D) 사이에 해당하는 베이스층(201)의 하면 다른 영역은 구동 박막 트랜지스터(DT)의 채널 영역으로 기능할 수 있다.
상기 소스 전극(S)과 드레인 전극(D)의 상면 상에는 상기 베이스층(201) 및 상기 제2 도핑층(203)이 차례로 형성될 수 있다. 상기 소스/드레인 전극(S/D) 및 그 위에 차례로 형성된 상기 베이스층(201)과 상기 제2 도핑층(203)은 상기 트렌치(205)를 사이에 두고 발광 소자(ED)의 제1 전극(E1)과 이격되어 있다.
상기 제2 회로층(210)은 상기 제1 기판(100)과 마주하는 상기 제2 기판(200)의 하면 상에 형성되어 있다.
상기 제2 회로층(210)에는 구동 박막 트랜지스터(DT)의 게이트 전극(G), 구동 박막 트랜지스터(DT)와 제2 패드층(221, 222, 223) 사이를 연결하는 제1 연결 배선(CL1), 및 구동 박막 트랜지스터(DT)와 발광 소자(ED)의 제1 전극(E1) 사이를 연결하는 제2 연결 배선(CL2)이 형성되어 있다.
구체적으로, 상기 제2 회로층(210)은 상기 제2 기판(200)의 하면 상에 형성된 제1 절연층(211), 상기 제1 절연층(211)의 하면 상에 형성된 게이트 전극(G), 상기 게이트 전극(G)의 하면 상에 형성된 제2 절연층(212), 상기 제2 절연층(212)의 하면 상에 형성된 제1 연결 배선(CL1)과 제2 연결 배선(CL2), 및 상기 제1 연결 배선(CL1)과 제2 연결 배선(CL2)의 하면 상에 형성된 제3 절연층(213)을 포함하여 이루어질 수 있다.
상기 제1 절연층(211)은 상기 게이트 전극(G)과 상기 소스/드레인 전극(S/D) 사이를 절연하고, 상기 제2 절연층(212)은 상기 게이트 전극(G)과 상기 제1/제2 연결 배선(CL1/CL2) 사이를 절연하고, 상기 제3 절연층(213)은 상기 제2 회로층(210)의 보호층으로 기능할 수 있다. 상기 제1 절연층(211), 상기 제2 절연층(212), 및 상기 제3 절연층(213)에는 각각 비아(via)가 형성되어 있다.
상기 제1 절연층(211)과 상기 제2 절연층(212)에 구비된 비아(via)에 의해서 구동 박막 트랜지스터(DT)의 드레인 전극(D)이 상기 제1 연결 배선(CL1)과 전기적으로 연결되고, 상기 제3 절연층(213)에 구비된 비아(via)에 의해서 상기 제1 연결 배선(CL1)이 제2 패드층(221, 222, 223)과 전기적으로 연결될 수 있으며, 그에 따라 구동 박막 트랜지스터(DT)의 드레인 전극(D)이 제2 패드층(221, 222, 223)과 전기적으로 연결될 수 있다. 이때, 상기 제1 연결 배선(CL1)은 전원 라인(PL)으로 기능할 수 있다.
또한, 상기 제1 절연층(211)과 상기 제2 절연층(212)에 구비된 비아(via)에 의해서 구동 박막 트랜지스터(DT)의 소스 전극(S)이 상기 제2 연결 배선(CL2)과 전기적으로 연결되고, 상기 제2 절연층(212)에 구비된 비아(via)에 의해서 상기 제2 연결 배선(CL2)이 발광 소자(ED)의 제1 전극(E1), 특히, 제2 도핑층(202)과 전기적으로 연결될 수 있으며, 그에 따라 구동 박막 트랜지스터(DT)의 소스 전극(S)이 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수 있다.
경우에 따라서, 구동 박막 트랜지스터(DT)의 소스 전극(S)이 제2 패드층(221, 222, 223)과 전기적으로 연결되고, 구동 박막 트랜지스터(DT)의 드레인 전극(D)이 발광 소자(ED)의 제1 전극(E1)과 전기적으로 연결될 수도 있다.
상기 제2 패드층(221, 222, 223)은 상기 제1 기판(100)과 마주하는 상기 제2 회로층(210)의 하면 상에 형성되어 있다. 상기 제2 패드층(221, 222, 223)은 제1 화소(P1)에 구비된 제2 패드(221), 제2 화소(P2)에 구비된 제2 패드(222), 및 제3 화소(P3)에 구비된 제2 패드(223)를 포함하여 이루어지며, 각각의 제2 패드(221, 222, 223)는 제2 회로층(210)에서 전원 라인(PL)으로 기능하는 제1 연결 라인(CL1)을 통해서 구동 박막 트랜지스터(DT)의 드레인 전극(D)과 전기적으로 연결될 수 있다.
상기 제2 패드층(221, 222, 223)은 상기 제1 패드층(121, 122, 123)과 전기적으로 연결되어 있다. 이때, 상기 제1 패드층(121, 122, 123)은 상기 제1 회로층(110)의 전원 회로와 연결되며, 그에 따라, 상기 제1 회로층(110)의 전원 회로에서 생성된 전원은 상기 제1 패드층(121, 122, 123), 상기 제2 패드층(221, 222, 223), 상기 복수의 비아(via)들 및 상기 제1 연결 배선(CL1)을 통해서 구동 박막 트랜지스터(DT)의 드레인 전극(D)으로 공급될 수 있다.
상기 발광 소자층(230)은 상기 제1 기판(100)과 마주하지 않는 상기 제2 기판(200)의 상면 상에 형성되어 있다.
상기 발광 소자층(230)은 뱅크(231), 발광층(232), 및 제2 전극(233)을 포함하여 이루어진다.
상기 뱅크(231)는 상기 제2 기판(200)의 상면 상에 형성되며, 구체적으로 화소(P1, P2, P3) 사이의 경계 영역에 구비되어 있는 제2 도핑층(203)의 상면에 형성되어 있다. 상기 뱅크(231)는 평면 구조 상으로 메쉬 형태로 형성되어 화소(P1, P2, P3) 별로 발광 영역을 정의하게 된다. 따라서, 상기 뱅크(231)는 화소(P1, P2, P3)들 사이의 경계 영역에 형성되며, 상기 뱅크(231)가 형성되지 않은 영역에서 발광이 일어날 수 있다. 상기 뱅크(231)는 무기 절연물 또는 유기 절연물로 이루어질 수 있다. 상기 뱅크(231)는 다층 구조로 이루어질 수 있으며, 예를 들어 무기 절연물로 이루어진 하층 및 유기 절연물로 이루어진 상층의 이층 구조로 이루어질 수 있다. 상기 뱅크(231)는 상기 트렌치(205)와 중첩되도록 형성되어 상기 발광층(232)이 상기 트렌치(205)와 접하지 않도록 할 수 있다.
상기 발광층(232)은 상기 제2 기판(200) 내의 제1 전극(E1) 상에 구비된다. 특히, 상기 발광층(232)은 화소(P1, P2, P3) 내의 제2 도핑층(203)의 상면에 형성되어 있다. 상기 발광층(232)은 화소(P1, P2, P3) 별로 패턴 형성된 적색(R) 발광층, 녹색(G) 발광층, 및 청색(B) 발광층을 포함하여 이루어질 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 발광층(232)은 서로 상이한 색상의 광을 발광하는 복수의 스택 구조를 포함함으로써 백색을 발광하도록 구비될 수도 있다. 상기 발광층(232)이 복수의 스택 구조를 포함할 경우 상기 발광층(233)은 화소(P1, P2, P3) 별로 패턴 형성되지 않고 상기 제2 기판(200)의 상면 상에 전체적으로 형성될 수 있으며, 이때 상기 제2 전극(233) 위에는 화소(P1, P2, P3) 별로 별도의 컬러 필터가 구비될 수 있다.
상기 제2 전극(233)은 상기 발광층(232) 상에 형성되며, 특히, 화소(P1, P2, P3) 별로 패턴 형성되지 않고 상기 제2 기판(200)의 상면 상에서 전체적으로 형성되어 있다. 본 발명의 일 실시예에 따른 발광 표시 장치는 상기 발광층(232)에서 발광된 광이 상부쪽으로 방출되는 소위 탑 에미션(Top Emission) 방식으로 이루어지며, 상기 제2 전극(233)은 상기 발광층(232)에서 발광된 광이 투과될 수 있는 투명 전극으로 이루어질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 표시 장치의 단면도이다. 도 5에 따른 발광 표시 장치는 발광 소자층(230)에 반사층(234)이 추가로 구비된 점에서 전술한 도 4에 따른 발광 표시 장치와 상이하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 5에서 알 수 있듯이, 발광 소자층(230)은 뱅크(231), 발광층(232), 제2 전극(233), 및 반사층(234)을 포함하여 이루어진다.
상기 뱅크(231)는 제1 뱅크층(231a) 및 상기 제1 뱅크층(231a) 상에 구비된 제2 뱅크층(231b)을 포함하여 이루어진다. 상기 제1 뱅크층(231a)의 두께는 상기 제2 뱅크층(231b)의 두께보다 얇고, 상기 제1 뱅크층(231a)의 폭은 상기 제2 뱅크층(231b)의 폭보다 크게 형성될 수 있다. 상기 제1 뱅크층(231a)은 무기 절연물로 이루어지고, 상기 제2 뱅크층(231b)은 유기 절연물로 이루어질 수 있다.
상기 반사층(234)은 상기 제1 뱅크층(231a)과 상기 제2 뱅크층(231b) 사이에 형성될 수 있다. 보다 구체적으로, 상기 반사층(234)은 상기 제1 뱅크층(231a)의 가장자리 영역 상에 형성되고, 상기 반사층(234)의 일부 영역 상에 상기 제2 뱅크층(231b)이 형성된다. 도 5의 화살표로 인출된 도면에서 알 수 있듯이, 상기 반사층(234)은 중앙 영역이 빈 사각 프레임 구조로 이루어질 수 있으며, 상기 중앙 영역 내에 발광 영역이 마련된다. 상기 제2 뱅크층(231b)에 의해 가려지지 않은 상기 반사층(234)의 영역은 상기 발광층(232)과 접하고 있다. 상기 반사층(234)은 은(Ag) 등과 같은 반사도가 우수한 금속 물질로 이루어질 수 있어서, 상기 발광층(232)에서 발광된 광이 상기 반사층(234)에서 반사될 수 있다.
본 발명의 다른 실시예에 따른 발광 표시 장치는 발광층(232) 아래에 제1 전극(E1)과 반사층(234)을 별도로 구비하고 있기 때문에, 상기 제1 전극(E1)의 재료로는 일함수가 높은 반도체 물질을 이용할 수 있고, 상기 반사층(234)의 재료로는 반사도가 높은 물질을 이용할 수 있어서 발광 효율이 향상될 수 있다.
일반적으로 상기 발광층(232) 아래에 구비된 제1 전극(E1)의 재료로서 반사도가 높은 물질을 이용할 경우 발광 효율을 향상시킬 수 있다. 그러나, 상기 제1 전극(E1)은 기본적으로 일함수가 높은 물질을 이용하는 것이 바람직한데, 일함수가 높은 물질 중에서 반사도까지 높은 물질은 흔하지 않다. 따라서, 본 발명의 다른 실시예에서는, 상기 제1 전극(E1)의 재료로서 일함수가 높은 반도체 물질을 이용하고, 그 대신에 반사도가 높은 물질로 별도의 반사층(234)을 형성함으로써, 발광 효율을 극대화시킨 것이다.
상기 발광층(232)은 제1 전극(E1), 제1 뱅크층(231a), 반사층(234), 및 제2 뱅크층(231b)과 각각 접한다. 상기 제1 전극(E1)과 접하는 상기 발광층(232) 부분에서 발광이 일어나며, 발광된 광은 상기 반사층(234)에서 반사되어 상부쪽으로 방출된다.
상기 제2 전극(233)은 상기 발광층(232) 및 상기 제2 뱅크층(231b)의 상면 상에 형성된다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 발광 표시 장치의 제조 공정 단면도로서, 이는 전술한 도 5에 따른 발광 표시 장치의 일 실시예에 따른 제조 공정에 관한 것이다. 이하에서는 동일한 구성에 대한 동일한 도면 부호를 부여하였고, 동일한 구성의 구조 등과 관련하며 반복 설명은 생략하기로 한다.
우선, 도 6a에서 알 수 있듯이, 제1 기판(100)의 일면 상에 제1 회로층(110)을 형성하고, 상기 제1 회로층(110)의 일면 상에 제1 패드층(121, 122, 123)을 형성한다. 또한, 제2 기판(200)의 일면 상에 제2 회로층(210)을 형성하고, 상기 제2 회로층(210)의 일면 상에 제2 패드층(221, 222, 223)을 형성한다.
특히, 상기 제2 기판(200)의 베이스층(201)의 일면 상에 상기 베이스층(201)과 동일한 극성을 가진 도펀트를 도핑하여 제1 도핑층(202)을 형성하고, 상기 베이스층(201)의 일면 상에 상기 베이스층(201)과 상이한 극성을 가진 도펀트를 도핑하여 소스 전극(S)과 드레인 전극(D)을 형성한다. 이때, 상기 제1 도핑층(202)은 화소(P1, P2, P3) 내에 형성하고, 상기 소스/드레인 전극(S/D)은 화소(P1, P2, P3) 사이의 경계 영역에 형성한다. 또한, 상기 소스/드레인 전극(S/D)과 상기 제1 도핑층(202) 사이에 제1 트렌치(205a)를 형성하고, 제1 트렌치(205a) 내에 절연 물질을 충진한다.
다음, 도 6b에서 알 수 있듯이, 상기 제1 기판(100) 위에 상기 제2 기판(200)을 뒤집어서 위치시킴으로써, 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)이 서로 마주하도록 정렬한 후, 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 전기적으로 연결한다.
다음, 도 6c에서 알 수 있듯이, 상기 제2 기판(200)의 타면을 그라인딩(grinding)하여 상기 제2 기판(200)의 두께, 구체적으로 베이스층(201)의 두께를 줄인다. 그 후, 상기 제2 기판(200)의 타면, 구체적으로 베이스층(201)의 타면에 상기 베이스층(201)과 동일한 극성을 가진 도펀트를 도핑하여 제2 도핑층(203)을 형성한다. 상기 베이스층(201)의 두께가 너무 두꺼우면 발광 소자의 제1 전극(E1)의 저항이 너무 커질 수 있기 때문에, 상기 베이스층(201)의 두께를 줄여서 제1 전극(E1)의 저항을 줄이는 것이다.
다음, 도 6d에서 알 수 있듯이, 상기 제1 트렌치(205a)와 중첩되는 영역에 제2 트렌치(205b)를 형성하고, 상기 제2 트렌치(205b) 내에 절연 물질을 충진한다. 그에 따라, 제1 트렌치(205a)와 제2 트렌치(205b)로 이루어진 트렌치(205)에 의해서 화소(P1, P2, P3) 별로 분리되면서, 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)의 조합으로 이루어진 제1 전극(E1)이 형성된다.
다음, 도 6e에서 알 수 있듯이, 상기 제2 기판(200)의 타면, 구체적으로 상기 제2 도핑층(203)과 상기 제2 트렌치(205b) 상에 제1 뱅크층(231a)을 형성하고, 상기 제1 뱅크층(231a) 상에 반사층(234)을 패턴 형성하고, 상기 반사층(234) 상에 제2 뱅크층(231b)을 패턴 형성한다.
다음, 도 6f에서 알 수 있듯이, 상기 화소(P1, P2, P3) 영역 내의 제1 뱅크층(231a)을 제거하여, 그 아래의 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)으로 이루어진 제1 전극(E1)을 노출시킨다.
다음, 도 6g에서 알 수 있듯이, 상기 제1 전극(E1) 및 상기 반사층(234) 상에 발광층(232)을 형성하고, 상기 발광층(232) 상에 제2 전극(233)을 형성한다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 발광 표시 장치의 제조 공정 단면도로서, 이는 전술한 도 5에 따른 발광 표시 장치의 다른 실시예에 따른 제조 공정에 관한 것이다. 이하에서는 동일한 구성에 대한 동일한 도면 부호를 부여하였고, 동일한 구성의 구조 등과 관련하며 반복 설명은 생략하기로 한다.
우선, 도 7a에서 알 수 있듯이, 제1 기판(100)의 일면 상에 제1 회로층(110)을 형성하고, 상기 제1 회로층(110)의 일면 상에 제1 패드층(121, 122, 123)을 형성한다. 또한, 제2 기판(200)의 일면 상에 제2 회로층(210)을 형성하고, 상기 제2 회로층(210)의 일면 상에 제2 패드층(221, 222, 223)을 형성한다.
특히, 전술한 실시예와 마찬가지로, 상기 제2 기판(200)의 베이스층(201)의 일면 상에 상기 베이스층(201)과 동일한 극성을 가진 도펀트를 도핑하여 제1 도핑층(202)을 형성하고, 상기 베이스층(201)의 일면 상에 상기 베이스층(201)과 상이한 극성을 가진 도펀트를 도핑하여 소스 전극(S)과 드레인 전극(D)을 형성하고, 상기 소스/드레인 전극(S/D)과 상기 제1 도핑층(202) 사이에 제1 트렌치(205a)를 형성하고, 제1 트렌치(205a) 내에 절연 물질을 충진한다.
또한, 상기 베이스층(201)의 타면을 그라인딩(grinding)한 후 상기 베이스층(201)의 타면 전체에 상기 베이스층(201)과 동일한 극성을 가진 도펀트를 도핑하여 제2 도핑층(203)을 형성한다.
이와 같이, 도 7a 내지 도 7f에 따른 본 발명의 다른 실시예는 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 전기적으로 접속하는 공정 이전에 상기 베이스층(201)의 타면을 그라인딩(grinding)하고 상기 베이스층(201)의 타면에 제2 도핑층(203)을 형성하는 점에서 전술한 도 6a 내지 도 6g에 따른 실시예와 상이하다.
다음, 도 7b에서 알 수 있듯이, 상기 제1 기판(100) 위에 상기 제2 기판(200)을 뒤집어서 위치시킴으로써, 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)이 서로 마주하도록 정렬한 후, 상기 제1 패드층(121, 122, 123)과 상기 제2 패드층(221, 222, 223)을 전기적으로 연결한다.
다음, 도 7c에서 알 수 있듯이, 상기 제1 트렌치(205a)와 중첩되는 영역에 제2 트렌치(205b)를 형성하고, 상기 제2 트렌치(205b) 내에 절연 물질을 충진한다. 그에 따라, 제1 트렌치(205a)와 제2 트렌치(205b)로 이루어진 트렌치(205)에 의해서 화소(P1, P2, P3) 별로 분리되면서, 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)의 조합으로 이루어진 제1 전극(E1)이 형성된다. 경우에 따라서, 도 7c의 제2 트렌치(205b)를 형성하고 절연 물질을 충진하는 공정을 도 7a 공정에서 함께 수행하는 것도 가능하다.
다음, 도 7d에서 알 수 있듯이, 상기 제2 기판(200)의 타면, 구체적으로 상기 제2 도핑층(203)과 상기 제2 트렌치(205b) 상에 제1 뱅크층(231a)을 형성하고, 상기 제1 뱅크층(231a) 상에 반사층(234)을 패턴 형성하고, 상기 반사층(234) 상에 제2 뱅크층(231b)을 패턴 형성한다.
다음, 도 7e에서 알 수 있듯이, 상기 화소(P1, P2, P3) 영역 내의 제1 뱅크층(231a)을 제거하여, 그 아래의 베이스층(201), 제1 도핑층(202) 및 제2 도핑층(203)으로 이루어진 제1 전극(E1)을 노출시킨다.
다음, 도 7f에서 알 수 있듯이, 상기 제1 전극(E1) 및 상기 반사층(234) 상에 발광층(232)을 형성하고, 상기 발광층(232) 상에 제2 전극(233)을 형성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 화소부 20: 제어 회로
30: 데이터 구동 회로 40: 게이트 구동 회로
100: 제1 기판 110: 제1 회로층
121, 122, 123: 제1 패드층
200: 제2 기판 201: 베이스층
202: 제1 도핑층 203: 제2 도핑층
205: 트렌치 210: 제2 회로층
211, 212, 213: 제1, 제2, 제3 절연층
221, 222, 223: 제2 패드층
230: 발광 소자층 231: 뱅크
232: 발광층 233: 제2 전극
234: 반사층

Claims (18)

  1. 제1 기판과 제2 기판;
    상기 제1 기판의 일면 상에 구비된 제1 회로층;
    상기 제1 기판과 마주하는 상기 제2 기판의 일면 상에 구비된 제2 회로층;
    상기 제1 회로층의 일면 상에 구비된 제1 패드층;
    상기 제2 회로층의 일면 상에 구비되면서 상기 제1 패드층과 전기적으로 연결된 제2 패드층; 및
    상기 제1 기판과 마주하지 않는 상기 제2 기판의 타면 상에 구비된 발광 소자층을 포함하여 이루어진 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 회로층에는 게이트 구동 회로, 데이터 구동 회로, 및 전원 회로 중에서 적어도 하나의 회로가 형성되어 있고,
    상기 제2 회로층에는 게이트 라인, 데이터 라인, 전원 라인, 박막 트랜지스터, 및 커패시터가 형성되어 있는 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제1 패드층이 상기 제1 회로층의 상기 게이트 구동 회로와 연결되고 상기 제2 패드층이 상기 제2 회로층의 상기 게이트 라인과 연결되거나,
    상기 제1 패드층이 상기 제1 회로층의 상기 데이터 구동 회로와 연결되고 상기 제2 패드층이 상기 제2 회로층의 상기 데이터 라인과 연결되거나,
    상기 제1 패드층이 상기 제1 회로층의 상기 전원 회로와 연결되고 상기 제2 패드층이 상기 제2 회로층의 상기 전원 라인과 연결되는 발광 표시 장치.
  4. 제1항에 있어서,
    상기 발광 소자층은 상기 제2 기판을 통해서 상기 제2 회로층과 전기적으로 연결되어 있는 발광 표시 장치.
  5. 제1항에 있어서,
    상기 제2 기판의 내부에는 발광 소자의 제1 전극이 화소 별로 구비되어 있고, 상기 발광 소자층에는 상기 발광 소자의 발광층과 제2 전극이 구비되어 있는 발광 표시 장치.
  6. 제5항에 있어서,
    상기 제1 전극은 반도체 물질로 이루어진 베이스층, 상기 베이스층의 일면 상에 구비된 제1 도핑층, 및 상기 베이스층의 타면 상에 구비된 제2 도핑층을 포함하여 이루어지고,
    상기 제1 전극은 상기 제2 기판의 내부에 구비된 트렌치를 사이에 두고 화소 별로 이격되어 있는 발광 표시 장치.
  7. 제5항에 있어서,
    상기 제2 기판의 내부에는 반도체 물질로 이루어진 구동 박막 트랜지스터의 소스 전극 및 드레인 전극이 구비되어 있는 발광 표시 장치.
  8. 제7항에 있어서,
    상기 소스 전극과 드레인 전극 중에서 하나의 전극은 상기 제2 회로층에 구비된 제1 연결 배선을 통해서 상기 제2 패드층과 전기적으로 연결되어 있고,
    상기 소스 전극과 드레인 전극 중에서 나머지 전극은 상기 제2 회로층에 구비된 제2 연결 배선을 통해서 상기 제1 전극과 전기적으로 연결되어 있는 발광 표시 장치.
  9. 제7항에 있어서,
    상기 제2 기판은 상기 소스 전극 및 드레인 전극 상에 구비되며 반도체 물질로 이루어진 베이스층 및 상기 베이스층 상에 구비된 도핑층을 추가로 포함하고,
    상기 베이스층과 상기 도핑층은 상기 제2 기판의 내부에 구비된 트렌치를 사이에 두고 상기 제1 전극과 이격되어 있는 발광 표시 장치.
  10. 제5항에 있어서,
    상기 발광 소자층에는 제1 뱅크층과 제2 뱅크층, 및 상기 제1 뱅크층과 제2 뱅크층 사이에 구비된 반사층이 추가로 구비되어 있고,
    상기 발광층은 상기 제1 전극 및 상기 반사층과 접하도록 구비되어 있는 발광 표시 장치.
  11. 제10항에 있어서,
    상기 반사층은 중앙 영역이 빈 사각형 프레임 구조로 이루어지고, 상기 중앙 영역이 발광 영역을 구성하는 발광 표시 장치.
  12. 제1 기판의 일면 상에 제1 회로층을 형성하고 상기 제1 회로층의 일면 상에 제1 패드층을 형성하는 공정;
    상기 제2 기판의 일면 상에 제2 회로층을 형성하고 상기 제2 회로층의 일면 상에 제2 패드층을 형성하는 공정;
    상기 제1 패드층과 상기 제2 패드층이 마주하도록 상기 제1 기판과 상기 제2 기판을 정렬한 후 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정; 및
    상기 제1 기판과 마주하지 않는 상기 제2 기판의 타면 상에 발광 소자층을 형성하는 공정을 포함하여 이루어진 발광 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 기판의 내부에 발광 소자의 제1 전극을 형성하는 공정을 추가로 포함하고,
    상기 발광 소자층을 형성하는 공정은 상기 제1 전극 상에 발광층을 형성하고 상기 발광층 상에 제2 전극을 형성하는 공정을 포함하여 이루어진 발광 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 전극을 형성하는 공정은 반도체 물질로 이루어진 베이스층의 일면 상에 제1 도핑층을 형성하고 상기 베이스층의 타면 상에 제2 도핑층을 형성하고 상기 제1 기판 내에 트렌치를 형성하는 공정을 포함하여 이루어진 발광 표시 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 도핑층을 형성하는 공정은 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정 이전에 수행하고,
    상기 제2 도핑층을 형성하는 공정은 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정 이후에 수행하는 발광 표시 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 도핑층을 형성하는 공정 및 상기 제2 도핑층을 형성하는 공정은 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정 이전에 수행하는 발광 표시 장치의 제조 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 트렌치를 형성하는 공정은 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정 이전에 제1 트렌치를 형성하는 공정 및 상기 제1 패드층과 상기 제2 패드층을 전기적으로 연결하는 공정 이후에 제2 트렌치를 형성하는 공정을 포함하여 이루어진 발광 표시 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 발광 소자층을 형성하는 공정은 상기 제2 기판의 타면 상에 제1 뱅크층을 형성하고, 상기 제1 뱅크층 상에 반사층을 패턴 형성하고, 상기 반사층 상에 제2 뱅크층을 패턴 형성하고, 상기 제1 전극이 노출되도록 상기 제1 뱅크층의 소정 부분을 제거하는 공정을 추가로 포함하여 이루어진 발광 표시 장치의 제조 방법.
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