KR101206589B1 - 블루밍과 혼색을 감소시킨 고체 화상 센서 - Google Patents

블루밍과 혼색을 감소시킨 고체 화상 센서 Download PDF

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Abstract

블루밍 및 혼색을 억제할 수 있는 고체 촬상 장치는, 광전 변환부 및 광전 변환부로부터의 신호 전자를 전송하는 전송부를 각각 포함하는 복수의 화소를 포함하고, 복수의 광전 변환부는 반도체 기판 상에 형성된 제1 도전형 웰 영역에 형성되고, 제2 도전형 제1 불순물 영역은 인접하는 광전 변환부들 사이에 배치되고, 웰 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제1 도전형 제2 불순물 영역은 제1 불순물 영역과 각각의 광전 변환부 사이에 배치되고, 웰 영역의 불순물 농도보다 높은 불순물 농도를 갖고 장치의 반도체 기판으로부터 표면 방향을 향해 감소하는 제1 도전형 제3 불순물 영역은 반도체 기판과 제1 불순물 영역 사이에 배치된다.

Description

블루밍과 혼색을 감소시킨 고체 화상 센서{SOLID-STATE IMAGE SENSOR WITH REDUCED BLOOMING AND COLOUR MIXING}
본 발명은 화상을 전기 신호로 변환하는 고체 촬상 장치에 관한 것이다. 특히 본 발명은 각각의 화소 또는 매 복수의 화소마다 증폭기를 포함하는 능동 화소 센서(active pixel sensor)(이하 "APS"로 지칭됨)에 관한 것이다.
APS 구조의 고체 촬상 장치는 CMOS 센서로도 지칭되고, 디지털 카메라 등에 널리 사용된다.
종래의 고체 촬상 장치는 이하의 현상들과 같은 문제를 갖는다. 구체적으로 표현하자면, 그 현상들은, 신호 전하가 인접하는 광전 변환부로 유출되는 블루밍(blooming) 현상, 색 재현성이 블루밍 현상에 의해 악화되는 혼색 등이다. 이러한 현상들의 생성 기구(mechanism)는 각각 다음과 같다: 신호 전하를 축적하는 광전 변환부를 구성하는 반도체 영역(신호 전하가 전자인 경우에 N형 반도체 영역)에 축적된 신호 전하가 포화 상태가 되고, 오버플로우(overflow)된 신호 전하가 소자 분리 영역을 넘어서 인접한 화소에 도달한다.
전술된 문제를 해결하기 위해, 일본 특허 출원 공개 공보 제2004-266159호(이하 특허 문헌 1로 지칭됨)는 소자 분리 영역의 하부에 심부 분리 주입층이 형성된 구성을 개시한다. 특허 문헌 1은 포토다이오드로부터 신호 전하의 유출을 방지하는 구성을 개시한다.
또한, 일본 특허 출원 공개 공보 제2005-229105호(이하 특허 문헌 2로 지칭됨)는 이하의 구성을 개시한다. 즉, 오버플로우 경로 영역이 소자 분리 절연막 하부에 형성되고, 이 오버플로우 경로 영역은 포토다이오드를 구성하는 P형 웰 영역의 전위보다도 낮은 전위를 갖게 된다. 따라서, 포토다이오드는 N형 실리콘 기판에 대해 방전되는 신호 전하로 오버플로우되어서, 블루밍을 억제한다.
또한, 추가적으로, 일본 특허 출원 공개 공보 제2006-024907호(이하 특허 문헌 3으로 지칭됨)도 신호 전하의 유출을 억제하는 소자 분리 구조를 개시한다.
그러나, 전술된 특허 문헌 1에 개시된 바와 같이 소자 분리용 확산층을 형성한 경우에, 화소의 미세화가 진행함에 따라 충분한 폭을 갖는 소자 분리 확산층이 얻어질 수 없기 때문에, 충분한 혼색과 블루밍 억제 효과를 때로는 얻을 수 없다.
또한, 전술된 특허 문헌 2에 개시된 오버플로우 경로 영역이 형성되면, 포토다이오드를 구성하는 P웰이 깊게 형성될 때 웰의 깊은 부분(deep part)에 광전 변환에 의해 생성되는 신호 전하가 때로는 방전되어, 포토다이오드의 감도가 때로는 높지 않게 된다.
또한, 특허 문헌 3에 개시된 소자 분리 구조에 의해서도, 신호 전하 수집 효율이 아직 충분한 것이라고 말할 수 없고, 추가의 검토의 여지가 있다.
본 발명은 포토다이오드를 구성하는 P형 웰의 심도(depth) 및 농도에 따른 최적의 소자 분리 구조를 제공하는 개념에 기초한다. 본 발명은 포토다이오드 등의 광전 변환부의 감도가 향상되어도 블루밍 및 혼색을 억제할 수 있는 고체 촬상 장치를 제공하는 것에 관한 것이다.
본 발명의 목적은, 입사광을 신호 전하로 변환하는 광전 변환부와, 광전 변환부로부터 신호 전하를 전송하는 전송부를 각각 포함하는 복수의 화소를 포함하고, 광전 변환부와 전송부는 적어도 반도체 기판 상에 배치되고, 광전 변환부는 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역 및 제1 반도체 영역과 PN 접합을 형성하는 제2 도전형의 제2 반도체 영역을 포함하고, 제1 도전형의 제3 반도체 영역이 인접하는 제1 반도체 영역들 사이에 배치되고, 제2 도전형이며 제2 반도체 영역의 불순물 농도보다 높은 불순물 농도의 제4 반도체 영역이 제1 반도체 영역과 제3 반도체 영역 사이에 배치되고, 불순물 농도가 표면 방향을 향해 점진적으로 감소하도록 불순물 농도 프로파일을 형성하기 위해, 제2 도전형이며 제2 반도체 영역의 불순물 농도보다 높은 불순물 농도의 제5 반도체 영역이 제3 반도체 영역의 하부에 배치되는 고체 촬상 장치를 제공하는 것이다.
본 발명의 다른 특징 및 이점이 이하 첨부한 도면을 참조하여 취해진 설명으로부터 명백해질 것이고, 동일한 참조 부호는 도면 전체에서 동일하거나 유사한 부분을 표시한다.
도 1은 제1 실시예의 화소의 평면 배치도이다.
도 2는 도 1에서의 2-2선을 따라 취해진 제1 실시예의 단면 구조도이다.
도 3은 제1 실시예의 P형 웰과 제2 P형 소자 분리 확산층의 농도 프로파일이다.
도 4는 제2 실시예의 화소의 단면 구조도이다.
도 5는 제3 실시예의 화소의 평면 배치도이다.
도 6은 도 5의 6-6선을 따라 취해진 제3 실시예의 단면 구조도이다.
도 7은 P형 웰의 불순물 농도에 대한 제2 P형 소자 분리 확산층의 전자 억제 비율과 불순물 농도 높이를 도시하는 그래프이다.
도 8은 본 발명에 따른 고체 촬상 장치를 카메라에 적용한 경우의 블록도의 일례이다.
도 9는 본 발명에 적용가능한 화소의 등가의 회로도의 일례이다.
본 명세서에 포함되어 그 일부를 구성하는 포함된 첨부한 도면은 본 발명의 실시예를 도시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 기능을 한다.
이하에, 본 발명의 고체 촬상 장치의 예시적인 실시예가 첨부한 도면을 참조하여 상세히 설명될 것이다.
본 발명의 제1 실시예가 설명된다. 이하 설명에서 반도체 기판은 각각의 반도체 영역이 형성되는 기저부가 되는 부분을 나타내고, 디바이스가 반도체 기판의 표면 부분 상에 형성된다. 구체적으로 표현하자면, 반도체 기판은 도 2의 참조 부호(101)로 나타낸다. 또한, 반도체 기판(101)과, 디바이스가 형성되는 주면(principal plane)을 포함하는 전체 구성이 반도체 기판으로 지칭되는 것으로 하기로 한다. 구체적으로 표현하자면, 도 2의 참조 부호(101-108)로 나타낸 부분을 포함한 전체 구성이 반도체 기판으로서 지칭되는 것으로 하기로 한다.
또한, 반도체 기판(101)의 디바이스가 형성되는 주면은, 심도가 기술될 때 반도체 기판 내의 각각의 반도체 영역의 심도의 기준으로 간주되고, 주면으로부터 위치가 멀어질 때 심도가 보다 깊어지는 것으로 하기로 한다. 또한, 상부 및 하부 측에 의해 위치가 규정될 때, 반도체 기판(101)의 디바이스가 형성되는 주면에 더 가까운 위치가 상부 측으로 규정된다.
우선, 도 9는 본 발명에 적용가능한 화소의 등가의 회로도의 일례를 도시한다. 도 9에서, 각각의 화소는 참조 부호 1410으로 나타낸다.
화소(1410)는 광전 변환부로서 기능하는 포토다이오드(1400), 전송 트랜지스터(1401), 리셋 트랜지스터(1402), 증폭 트랜지스터(1403) 및 선택 트랜지스터(1404)를 포함한다. 화소는 전원 라인 Vcc와 출력 라인(1406)을 더 포함한다.
포토다이오드(1400)의 애노드는 접지 배선에 접속되고, 포토다이오드(1400)의 캐소드는 전송 트랜지스터(1401)의 소스에 접속된다. 또한, 전송 트랜지스터(1401)의 소스가 포토다이오드의 캐소드에 의해 공유된 반도체 영역 내에 구성될 수도 있다.
전송 트랜지스터(1401)의 드레인은 부동 확산(floating diffusion)(이하 FD로 지칭됨) 영역에 접속되고, 전송 트랜지스터(1401)의 게이트가 전송 제어 라인에 접속된다. 또한, 리셋 트랜지스터(1402)의 드레인은 전원 라인 Vcc에 접속되고 리셋 트랜지스터(1402)의 소스는 FD 영역에 접속된다. 리셋 트랜지스터(1402)의 게이트는 리셋 제어 라인에 접속된다. 전송 트랜지스터(1401)의 드레인과 FD 영역, 또는 리셋 트랜지스터(1402)의 드레인과 FD 영역이 공통의 반도체 영역 내에 구성될 수도 있다.
증폭 트랜지스터(1403)의 드레인은 전원 라인 Vcc에 접속되고, 증폭 트랜지스터(1403)의 소스는 선택 트랜지스터(1404)의 드레인에 접속된다. 증폭 트랜지스터(1403)의 게이트는 FD 영역에 접속된다. 선택 트랜지스터(1404)의 드레인은 증폭 트랜지스터(1403)의 소스에 접속되고, 선택 트랜지스터(1404)의 소스는 출력 라인(1406)에 접속된다. 선택 트랜지스터(1404)의 게이트는 수직 선택 회로(도시되지 않음)에 의해 구동되는 수직 선택 라인에 접속된다.
다음으로 등가의 회로의 동작이 설명된다. 포토다이오드(1400)에서, 전자와 정공의 쌍이 입사광에 의해 생성된다. 이들 각각의 쌍 중 하나인 전하는 전송 트랜지스터(1401)에 의해 FD 영역에 전송될 신호 전하로서 사용된다. 증폭 트랜지스터(1403)의 게이트 전위가 전송된 신호 전하량에 따라 변한다. 증폭 트랜지스터(1403)는 증폭 트랜지스터(1403)의 게이트의 전위 변화에 기초하여, 증폭 트랜지스터(1403)가 도시되지 않은 정전류원과 함께 구성하는 소스 폴로워 회로(source follower circuit)에 의해 출력 라인(1406)에 증폭된 신호를 출력한다. 선택 트랜지스터(1404)는 각각의 화소로부터의 출력을 제어한다.
여기서 설명된 회로 구성은 본 발명의 모든 실시예에 적용될 수 있다. 또한, 이하의 변경이 고려될 수 있다. 예를 들면, 상기의 회로 구성은, 증폭 트랜지스터(1403)의 게이트에 포토다이오드(1400)가 직접 접속되어 전송 트랜지스터(1401)가 없는 회로 구성과, 복수의 화소들과 증폭 트랜지스터(1403)를 공유하는 회로 구성에 적용될 수 있다. 또한, 선택 트랜지스터(1404)를 갖지 않지만, 증폭 트랜지스터(1403)의 게이트 전위를 제어함으로써 화소의 선택을 수행하는 구성이 채택될 수도 있다.
다음으로, 화소의 평면 구조와 단면 구조가 도 1 내지 도 3을 참조하여 설명될 것이다. 도 1은 화소의 평면 배치도이다. 도 2는 도 1에서의 2-2선을 따라 취해진 단면 구조도이다. 도 3은 도 2에서의 3-3선에 따른 불순물 농도 프로파일이다.
참조 부호(101)는 제1 도전형 반도체 기판을 나타낸다. 참조 부호(103)는 제1 도전형 제1 반도체 영역을 나타낸다. 참조 부호(102)는 제2 도전형 제2 반도체 영역을 나타낸다. 제1 반도체 영역(103)과 제2 반도체 영역(102)은 PN 접합을 구성하고, 광전 변환부로서 기능하는 포토다이오드를 구성한다.
참조 부호(105)는 제1 도전형 제3 반도체 영역을 나타낸다. 제3 반도체 영역(105)은 소스 영역, 드레인 영역 또는 전술된 화소를 구성하는 임의의 MOS 트랜지스터의 FD 영역으로서 기능한다.
참조 부호(104)는 절연체로 만들어진 소자 분리 영역을 나타낸다. 소자 분리 영역(104)은 제1 반도체 영역(103)과 제3 반도체 영역(105)을 서로 분리한다. 소자 분리 영역(104)에 의해, 반도체 기판 내에 디바이스가 형성되는 능동 영역이 규정된다.
참조 부호(106)는 제2 도전형 제4 반도체 영역을 나타낸다. 제4 반도체 영역(106)이 제1 반도체 영역(103)과 제3 반도체 영역(105) 사이의 소자 분리 영역(104)의 하부에 배치되고, 소자 분리 영역(104)과 함께 소자 분리 구조로서 기능한다. 또한, 제4 반도체 영역(106)은 소자 분리 영역(104)의 인접부에서 생성된 암전류를 억제하는 기능을 또한 갖는다. 또한, 제4 반도체 영역(106)의 불순물 농도가 제2 반도체 영역(102)의 불순물 농도보다 높다.
참조 부호(107)는 제2 도전형 제5 반도체 영역을 나타낸다. 제5 반도체 영역(107)은 제3 반도체 영역(105)의 하부에 배치되고, 제5 반도체 영역(107)의 불순물 농도가 제2 반도체 영역(102)의 불순물 농도보다 높다. 또한, 제5 반도체 영역(107)은 그 불순물 농도가 화소의 표면 방향을 향해 감소될 수 있도록 구성된다. 제5 반도체 영역(107)은 여기서 서로 상이한 심도로 각각 배치된 복수의 반도체 영역을 포함한다. 적어도 가장 얕은 부분에 배치된 반도체 영역의 불순물 농도가 가장 깊은 부분에 배치된 반도체 영역의 불순물 농도보다 낮은 한, 본 발명의 효과가 얻어질 수 있다.
참조 부호(108)는 제1 반도체 영역(103)에 배치된 제2 도전형 제6 반도체 영역을 나타낸다. 제6 반도체 영역(108)은 광전 변환부를 매립형 포토다이오드로 만들기 위한 영역이다.
참조 부호(109)는 배선층을 나타내고, 배선층(109)은 전술된 화소를 구성하는 MOS 트랜지스터의 게이트 전극으로서 기능한다.
이하에서, 본 실시예의 특징인 제5 반도체 영역(107)의 구조 및 기능이 상세히 설명될 것이다. 제5 반도체 영역(107)은 이하의 특징을 갖는다.
(1) 제5 반도체 영역(107)이 제1 도전형 반도체 기판(101)의 인접부로 연장하거나, 반도체 기판(101)에 접한다.
(2) 제5 반도체 영역(107)은 제3 반도체 영역(105)의 하부에 배치된다.
(3) 제5 반도체 영역(107)의 불순물 농도가 제2 반도체 영역(102)의 불순물 농도보다 높다.
(4) 위치가 반도체 기판(101)의 주면에 가까울수록, 제5 반도체 영역(107)의 불순물 농도가 낮아진다. 즉, 제5 반도체 영역(107)의 불순물 농도가 가장 깊은 부분에서 가장 높아진다.
특징 (1) 및 (3)에 따르면, 인접하는 제1 반도체 영역(103)들 사이의 전위 장벽의 배치는 제2 반도체 영역(102) 내에 존재하는 신호 전하가 인접하는 제2 반도체 영역(102)으로 방출하는 것을 억제할 수 있게 한다. 즉, 도 2에서의 경로 1에 의해 도시된 바와 같이, 제5 반도체 영역(107)은 신호 전하에 대한 전위 장벽으로서 기능한다. 이러한 방식으로, 종래에 다수 존재했었던 경로 2를 통한 인접하는 화소로의 신호 전하의 유출이 억제되어서, 블루밍과 혼색이 억제될 수 있다. 따라서 화소의 감도가 향상될 수 있다.
특징 (2) 및 (4)에 따르면, 도 2에서의 경로 2를 통해 인접하는 화소로 유출하는 신호 전하가 경로 3으로 유도될 수 있고, 따라서 여기서 경로 2를 통해 신호 전하의 유출이 억제될 수 있다.
이하에서, 전술된 특징이 더 상세히 설명될 것이다.
본 발명의 발명자의 실험 결과로서, 인접하는 화소로 흐르는 신호 전하의 억제율이 이하의 수학식 1에 비례하게 된다는 것을 알 수 있었다.
Figure 112010068275441-pct00001
문자 L은 여기서 제5 반도체 영역(107)의 폭을 나타낸다. 이 폭은 2개의 인접하는 제1 반도체 영역(103)을 연결하는 직선에 평행한 방향에서의 직선의 길이를 의미한다. 이 폭은 인접하는 제1 반도체 영역(103)들 사이의 전위 장벽의 폭을 나타내고, 약 1 내지 3㎛의 길이이지만, 이 길이는 화소 피치에 따라 변한다. 또한, 문자 x는 제5 반도체 영역(107)의 폭 방향에서의 길이를 나타내고, 심볼 N(x)는 제5 반도체 영역(107)에서의 점 x에서의 불순물 농도와 제2 반도체 영역(102)에서의 불순물 농도 사이의 차이를 나타낸다. 여기서 점 x는 화소와 제5 반도체 영역(107)의 경계에서 0이 되는 것으로 하기로 한다.
전술된 특징 (3)과, 제5 반도체 영역(107)의 불순물 농도가 제2 반도체 영역(102)의 불순물 농도보다 클수록, 신호 전하가 인접하는 화소로 유출되는 것을 억제할 수 있는 가능성이 커진다는 점을 수학식 1로부터 알 수 있다. 이에 관한 구체적인 예가 도 7에 도시된다. 도 7은 제2 반도체 영역(102)의 불순물 농도에 대한 제5 반도체 영역(107)의 불순물 농도의 비와, 인접한 화소 사이의 혼색율(cross talk ratio) 사이의 관계를 도시한다. 도 7에 알려진 바와 같이, 혼색율은 제5 반도체 영역(107)의 농도의 높이에 거의 비례하여 작아진다. 즉, 신호 전하의 유출량이 감소한다. 그 밖에, 제5 반도체 영역(107)은, 제4 반도체 영역(106)의 폭보다 폭이 넓고, 제4 반도체 영역(106)의 불순물 농도보다 불순물 농도가 높은 것이 바람직하다. 여기서, 전술된 효과가 충분히 얻어질 수 있다.
전술된 바와 같이, 특징 (1) 및 (3)에 따르면, 인접한 화소에 대한 신호 전하의 유출이 방지되어, 경로 1을 통과하는 신호 전하량이 더 증가될 수 있고, 혼색 억제와 감도 향상이 달성될 수 있다.
제5 반도체 영역(107)의 얕은 부분에서의 불순물 농도를 높임으로써 억제율이 향상되려고 하는 경우에, 이하의 부작용이 때로는 발생된다. 도 2에서, 반도체 기판(101)의 주면에 가장 가까운 제5 반도체 영역(107)의 일부와 제3 반도체 영역(105)은 서로 가깝다. 제3 반도체 영역(105)은 전술된 바와 같이 화소를 구성하는 MOS 트랜지스터의 소스 영역과 드레인 영역으로 사용된다. 따라서, 제5 반도체 영역(107)의 불순물 농도가 전체적으로 높아지게 되면, 제5 반도체 영역(107)의 얕은 부분과, 이 얕은 부분과 가까운 제3 반도체 영역(105)은 PN 접합을 형성한다. 여기서 높은 농도의 PN 접합이 형성되고, 이 PN 접합이 때로는 MOS 트랜지스터의 특성에 바람직하지 않은 영향을 끼친다. 또한, PN 접합이 포토다이오드를 구성하는 제1 반도체 영역(103)으로부터 연장하는 공핍층(depletion layer)의 확장을 억제하는 현상이 일어날 수 있다.
한편, 도 3에 도시된 바와 같이, 반도체 기판(101)의 주면에 가까운 제5 반도체 영역(107)의 영역의 불순물 농도가 감소된다. 이로 인해, 도 2에서의 경로 2를 통해 유출되는 신호 전하가 억제되고, 경로 3을 통과하는 신호 전하가 증가될 수 있다. 즉, 불순물 농도가 반도체 기판(101)의 주면측으로부터 반도체 기판(101)을 향해 점진적으로 높아질 수 있도록, 층이 상이한 심도에서 적층되는 다층 구조로서 제5 반도체 영역(107)을 형성하는 것이 바람직하다. 예를 들면, 도 2에 도시된 바와 같이, 각각의 영역의 불순물 농도가 점진적으로 높아질 수 있도록, 제5 반도체 영역(107)이 반도체 기판(101)의 주면으로부터 복수의 반도체 영역(107-1, 107-2, 107-3, 107-4)을 적층하는 형태일 수도 있다. 이로 인해, 또한, 블루밍과 혼색이 억제될 수 있다. 특징 (4)의 효과를 최대화하기 위해서, 인접하는 화소로의 유출 신호 전하를 배출하지 않게 하고서 그것을 방전할 수 있도록, 제5 반도체 영역(107)이 제3 반도체 영역(105)의 하부에 바람직하게 배치된다. 이를 위해 특징 (2)의 구조가 효과적이다.
또한, 도 3에 도시된 바와 같이, 제2 반도체 영역(102)은, 그 불순물 농도가 서로 상이한(그 불순물 농도 피크가 서로 상이한 값을 가지는) 복수의 반도체 영역으로 구성될 수도 있다. 예를 들어, 제5 반도체 영역(107)의 불순물 농도가 더 높게 될 수 없으면, 이하의 구성이 채택될 수 있다. 즉, 인접하는 제2 반도체 영역(102)과 제5 반도체 영역(107) 양쪽의 불순물 농도의 차이가 더 커질 수 있도록 낮은 불순물 농도 부분이 제2 반도체 영역(102) 내에 형성된다. 이러한 구성에 의해, 양쪽의 농도의 차이가 제어될 수 있어서 억제 효과를 상승시킨다.
또한, 제2 반도체 영역(102)의 가장 깊은 부분보다 깊은 부분까지 제5 반도체 영역(107)의 가장 깊은 부분의 연장은 전술된 효과를 더 확실해질 수 있게 한다.
또한, 신호 전하가 전자인 것으로 하기로 하면, 제1 도전형의 도전형이 N형으로 설정되도 있고, 제2 도전형의 도전형이 P형으로 설정될 수도 있다. 신호 전하가 정공인 것으로 하기로 하면, 제1 도전형이 P형으로 설정되고, 제2 도전형이 N형으로 설정될 수도 있다.
다음으로, 본 발명의 고체 촬상 장치의 제2 실시예로서, 도 4에 도시된 구조를 갖는 장치가 설명될 것이다.
상기 구조는 화소 피치가 작은 화소에서도 효과적으로 혼색 및 블루밍을 억제할 수 있다. 도 4의 구조에서, 반도체 기판(101)의 주면으로부터 제5 반도체 영역(107)의 위치가 깊어질수록, 층의 폭이 넓어진다. 상기 구조는 포토다이오드를 구성하는 제1 반도체 영역(103)으로부터 연장되는 공핍층의 연장을 억제하지 않고 혼색 및 블루밍의 억제를 가능하게 한다.
다음으로, 도 5 및 도 6에 도시된 구조를 포함하는 장치가 본 발명의 고체 촬상 장치의 제3 실시예로서 설명될 것이다. 여기서 도 6은 도 5에 대응하는 화소의 단면 구조도이다.
또한, 본 실시예는 제2 실시예와 유사하게 작은 화소 피치를 갖는 화소에 적절하다. 도 5에 도시된 바와 같이, 제5 반도체 영역(107)의 일부가 포토다이오드를 구성하는 제1 반도체 영역(103)과, MOS 트랜지스터의 소스 및 드레인 영역으로서 기능하는 제3 반도체 영역(105)으로부터 떨어진 위치에 위치된다. 제1 실시예의 제5 반도체 영역(107)의 폭과 비교하여, 본 실시예의 제5 반도체 영역(107)의 폭이 좁아진다. 본 실시예에서, 제5 반도체 영역(107)은 제4 반도체 영역(106)과 폭 방향으로 겹치지 않도록 배치된다. 인접한 화소로 신호 전하를 유출하는 것을 억제하는 정도는 수학식 1에 비례하고, 불순물 농도는 폭에 비례하여 높아진다. 상기 구조는 제1 실시예와 동일한 혼색 및 블루밍 억제 효과를 유지하면서, 작은 화소를 갖는 고체 촬상 장치의 실현을 가능하게 한다.
(카메라 본체에의 적용)
도 8은 본 발명의 고체 촬상 장치를 카메라에 적용하는 경우를 도시하는 회로 블록도의 일례이다.
셔터(1001)는 광학 부재인 촬영용 렌즈(1002) 전방에 위치되어, 셔터(1001)가 노광을 제어한다. 다음으로, 다이어프램(1003)은 상황의 요구에 따라 광량을 제어하고, 피사체 화상은 고체 촬상 장치(1004)의 수광면 상에서 초점이 맞추어진다. 고체 촬상 장치(1004)로부터 출력된 신호는 촬상 신호 처리 회로(1005)에 의해 처리되고, A/D 컨버터(1006)로부터 아날로그 신호에서 디지털 신호로 변환된다. 출력된 디지털 신호는 신호 처리 유닛(1007)에 의해 연산 조작 처리를 더 받게 된다. 처리된 디지털 신호는 메모리 유닛(1010)에 축적되고, 외부 I/F 유닛(1013)을 통해 외부 장비에 송신된다. 고체 촬상 장치(1004), 촬상 신호 처리 회로(1005), A/D 컨버터(1006) 및 신호 처리 유닛(1007)은 타이밍 제너레이터(1008)에 의해 각각 제어되고, 전체 시스템은 전체 제어 및 연산 조작 유닛(1009)에 의해 제어된다. 기록 매체(1012)에 화상을 기록하기 위해, 기록 매체를 제어하는 I/F 유닛(1011)을 통해 출력된 디지털 신호가 기록되고, I/F 유닛(1011)은 전체 제어 및 연산 조작 유닛(1009)에 의해 제어된다.
본 발명에 따르면, APS 구조를 갖는 고체 촬상 장치에서, 최적의 P형 소자 분리 확산층 구조가 P형 웰의 심도 및 농도에 따라 제공되어, 포토다이오드의 감도가 향상되어도 블루밍 및 혼색이 억제될 수 있다.
또한, 전술된 실시예 중 어느 것도 본 발명을 구현하는 시점에서의 구체화의 일례일 뿐이고, 본 발명의 범주는 이러한 실시예에 의해 한정되는 것으로 해석되어서는 안된다. 즉, 본 발명은 그 범주와 주된 특징으로부터 벗어나지 않고서 다양한 형태로 구현될 수 있다.
본 출원은 2008년 4월 1일자로 출원된 일본 특허 출원 제2008-094999호의 우선권을 주장하고 그 전체가 본 명세서에 참조로서 인용된다.

Claims (10)

  1. 복수의 화소를 포함하는 고체 촬상 장치이며,
    상기 화소 각각은,
    입사광을 신호 전하로 변환하는 광전 변환부와,
    상기 광전 변환부로부터의 상기 신호 전하를 전송하는 전송부를 포함하고,
    상기 광전 변환부와 상기 전송부는 반도체 기판 상에 배치되고,
    상기 광전 변환부는, 상기 신호 전하를 축적하는 제1 도전형의 제1 반도체 영역과 상기 제1 반도체 영역과 PN 접합을 형성하는 제2 도전형의 제2 반도체 영역을 포함하고, 상기 장치는 복수의 화소 중 이웃하는 화소들의 사이를 포함하며,
    제1 도전형의 제3 반도체 영역이 이웃하는 화소들의 제1 반도체 영역들 사이에 배치되고,
    제2 도전형이며 상기 제2 반도체 영역의 불순물 농도보다 높은 불순물 농도의 제4 반도체 영역이 상기 제1 반도체 영역과 제3 반도체 영역 사이에 배치되고,
    제2 도전형의 제5 반도체 영역은 상기 제3 반도체 영역의 하부에 배치되어 상기 기판 또는 상기 기판의 이웃까지 연장하고, 어느 깊이에서도 불순물 농도가 동일한 깊이에서의 상기 제2 반도체 영역의 불순물 농도보다 더 높은 불순물 농도 프로파일을 형성하고,
    상기 제5 반도체 영역은 가장 얕은 위치에 있는 제1 영역, 가장 깊은 위치에 있는 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 있는 제3 영역을 포함하고, 상기 제1 영역, 제2 영역 및 제3 영역의 불순물 농도는 상기 제5 반도체 영역의 표면을 향해 점차적으로 감소하는 것을 특징으로 하는 고체 촬상 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제5 반도체 영역은 심도의 방향에서 상기 제4 반도체 영역의 폭보다 큰 폭을 갖고, 상기 제4 반도체 영역의 불순물 농도보다 높은 불순물 농도를 갖는 고체 촬상 장치.
  4. 제1항에 있어서, 상기 광전 변환부는, 복수의 불순물 농도 피크를 형성하고 상기 제3 반도체 영역과 상기 제2 반도체 영역 사이에 불순물 농도차를 크게 만들도록 상기 반도체 기판의 표면에 수직인 방향으로 적층된 복수의 불순물 영역을 포함하는 고체 촬상 장치.
  5. 제1항에 있어서, 상기 제5 반도체 영역은 심도가 증가할수록 점진적으로 증가하는 폭을 갖는 고체 촬상 장치.
  6. 제1항에 있어서, 상기 제5 반도체 영역은 상기 제4 반도체 영역과 폭 방향에서 겹치지 않도록 배치되는 고체 촬상 장치.
  7. 제1항에 있어서, 각각의 화소는, 상기 광전 변환부에서 생성된 상기 신호 전하에 따라 신호를 증폭하는 증폭 트랜지스터를 더 포함하고,
    상기 제3 반도체 영역은 상기 증폭 트랜지스터의 드레인 영역을 형성하는 고체 촬상 장치.
  8. 제7항에 있어서, 상기 증폭 트랜지스터는 부동 확산 영역이 접속되는 입력 단자를 갖고,
    상기 제4 반도체 영역 및 상기 제5 반도체 영역은 상기 광전 변환부 및 상기 부동 확산 영역을 둘러싸도록 배치되는 고체 촬상 장치.
  9. 제1항에 있어서, 상기 제5 반도체 영역은 상기 제2 반도체 영역의 가장 깊은 부분보다 깊게 배치되는 고체 촬상 장치.
  10. 제1항에 따른 고체 촬상 장치와,
    상기 고체 촬상 장치로부터 출력된 신호를 처리하는 신호 처리 회로와,
    피사체의 화상을 상기 고체 촬상 장치의 수광면 상에 초점을 맞추는 광학 부재를 포함하는 카메라.
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