KR101200703B1 - 막패턴을 갖는 기판 및 그 제조 방법, 반도체 장치의 제조방법, 액정 텔레비전, 및 ｅｌ 텔레비전 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 간단한 공정으로 절연막, 반도체막, 도전막 등의 막패턴을 갖는 기판을 제조하는 방법과 또한, 저비용으로 처리율(throughput) 및 양품율(yield)이 높은 반도체 장치를 제조하는 방법을 제공한다. 본 발명에 따라, 기판 상에 습성(wettability)이 낮은 제 1 보호막을 형성한 후, 습성이 높은 재료가 제 1 마스크 패턴의 외측 가장자리에 도포(apply) 또는 토출(discharge)되고, 그에 따라 막패턴 및 막패턴을 갖는 기판이 형성된다.
Figure 112005002285309-pat00001
반도체, 막, 기판, 액정, 텔레비전

Description

막패턴을 갖는 기판 및 그 제조 방법, 반도체 장치의 제조 방법, 액정 텔레비전, 및 ＥＬ 텔레비전{SUBSTRATE HAVING FILM PATTERN AND MANUFACTURING METHOD OF THE SAME, MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE, LIQUID CRYSTAL TELEVISION, AND EL TELEVISION}
도 1a 내지 1c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
도 2a 내지 2d는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
도 3a 내지 3d는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 4a 내지 4e는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 5a 내지 5e는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 6a 내지 6d는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 7a 내지 7c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면 도.
도 8a 내지 8e는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 9a 내지 9d는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 10a 내지 10c는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 상면도.
도 12는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 상면도.
도 13은 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 상면도.
도 14a 내지 14c는 본 발명에 따라 반도체 장치의 구동회로들의 실장방법을 도시하는 상면도.
도 15a 내지 15d는 본 발명에 따라 반도체 장치의 구동회로의 실장 방법을 도시하는 단면도.
도 16은 본 발명에 따라 액정 디스플레이 모듈의 구성을 도시하는 도면.
도 17은 전자 기기의 구성을 도시하는 블록도.
도 18은 전자 기기의 일례를 도시하는 도면.
도 19a 및 19b는 전자 기기의 일례를 도시하는 도면.
도 20은 본 발명에 적응할 수 있는 액적 토출 기기(droplet discharging apparatus)의 구성을 도시하는 도면.
도 21은 본 발명에 따라 액정 디스플레이 패널에 있어서 TFT를 이용하여 주사선측 구동 회로를 형성하는 경우의 회로구성을 도시하는 도면.
도 22는 본 발명에 따라 액정 디스플레이 패널에 있어서 TFT를 이용하여 주사선측 구동 회로를 형성하는 경우의 회로구성을 도시하는 도면(시프트 레지스터회로).
도 23은 본 발명에 따라 액정 디스플레이 패널에 있어서 TFT를 이용하여 주사선측 구동 회로를 형성하는 경우의 회로구성을 도시하는 도면(버퍼회로).
도 24a 내지 24c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
도 25a 내지 25d는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 26a 내지 26d는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 27a 및 27b는 본 발명에 따라 반도체 장치의 제조 공정을 도시하는 단면도.
도 28a 및 28b는 본 발명에 적응할 수 있는 액적 적하 방법을 도시하는 도면.
도 29는 습성(wettability)이 낮은 영역 및 습성이 높은 영역의 접촉각들을 도시하는 도면.
도 30a 및 30b는 본 발명에 따라 발광 디스플레이 모듈의 구성을 도시하는 도면.
도 31a 내지 31f는 본 발명에 적응 가능한 발광 소자의 형태들을 도시하는 도면.
도 32a 내지 32c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
도 33a 내지 33c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
도 34a 내지 34c는 본 발명에 따라 막패턴을 형성하는 공정을 도시하는 단면도.
1. 본 발명의 기술분야
본 발명은 잉크젯법으로 대표되는 액적 토출법(droplet discharging method)을 사용하여 형성한 반도체 소자를 갖는 반도체 장치의 제조 방법 및 반도체 소자의 각 부위의 막, 마스크 패턴 및 콘택트 홀을 형성하는 기술에 관한 것이다.
2. 배경기술의 설명
반도체 장치의 제조에 있어서, 설비의 저비용화, 공정의 간략화를 실현하기 위해, 반도체 소자에 사용되는 박막이나 배선의 패턴 형성에, 액적 토출장치를 사용하는 것이 검토되고 있다.
반도체 소자의 콘택트 홀은 레지스트를 기판 전체면에 도포하고 프리 베이크(prebake)를 한 후, 마스크 패턴을 통해 자외선 등을 조사(irradiate)하여, 현상(development)에 의해 레지스트 패턴을 형성하는 포토리소그래피 공정(photolithography process)에 의해 형성된다. 이후, 콘택트 홀이 될 부분에 형성되는 절연막은 마스크 패턴으로서의 상기 레지스트 패턴으로 에칭함으로써 제거되고, 따라서 콘택트 홀이 형성된다.
또한, 레지스트 패턴을 사용하여, 반도체막, 절연막, 금속막 등을 에칭하여 원하는 형상의 막패턴이 형성된다.
[특허문헌1] 일본 특개 2000-89213호 공보
그러나, 콘택트 홀을 갖는 절연막, 막패턴 등을 형성하는 종래의 공정에서, 막패턴 및 레지스트의 재료의 대부분이 낭비되고, 마스크 패턴을 형성하기 위해 필요한 공정수가 많아 처리율(throughput)이 저하되는 문제가 있다.
콘택트 홀을 개공할 때에, 레지스트의 도포량 및 하지(base film)의 표면 상태의 제어가 불충분한 경우에, 콘택트 홀의 전체에 레지스트가 넓어져 버리고, 콘택트 불량이 발생할 가능성이 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 간단한 공정을 통해 절연막, 반도체막, 도전막 등의 막패턴을 갖는 기판을 제조하는 방법 및 저비용으로, 처리율 및 양품율(yield)이 높은 반도체 장치를 제조하는 방법을 제공하기 위한 것이다.
본 발명에 따라, 습성이 낮은 제 1 보호막(이하, 마스크 패턴이라고 표현함)을 기판상에 형성한 후, 막패턴, 및 상기 막패턴을 갖는 기판을 형성하도록 상기 제 1 마스크 패턴의 외측 가장자리에 습성이 높은 재료를 도포(apply) 또는 토출(discharge)한다.
본 발명에 따라, 습성이 낮은 제 1 마스크 패턴을 기판상에 형성한 후, 막패턴 및 상기 막패턴을 갖는 기판을 형성하도록 상기 제 1 마스크 패턴을 제외하는 영역에 습성이 높은 재료를 도포 또는 토출한다.
본 발명에 따라, 습성이 낮은 제 1 마스크 패턴을 기판상에 형성한 후, 막패턴 및 상기 막패턴을 갖는 기판을 형성하도록 상기 제 1 마스크 패턴이 형성되지 않은 영역에 습성이 높은 재료를 도포 또는 토출한다.
본 발명에 따라, 습성이 낮은 제 1 마스크 패턴을 박막 또는 부재(member) 상에 형성한 후, 습성이 높은 제 2 마스크 패턴을 형성하고, 제 1 마스크 패턴 및 상기 제 1 마스크 패턴으로 덮인 박막 또는 부재를 제거하여, 막패턴 또는 콘택트 홀을 갖는 절연막을 형성한다. 이후, 제 2 마스크 패턴을 제거하는 것도 가능함을 유의한다.
습성이 낮은 제 1 마스크 패턴은 액체를 튀기기(repel) 쉬운 반면, 습성이 높은 제 2 마스크 패턴은 액체가 퍼진다. 제 2 마스크 패턴의 재료가 되는 용액은 제 1 마스크 패턴의 표면상에서 반구형(semispherical shape)으로 튀기기 때문에, 제 2 마스크 패턴은 자기정합적 방식(self-aligned manner)으로 형성될 수 있다.
습성이 낮은 제 1 마스크 패턴은 절연층에 불소플라스마(plasma fluoride)를 조사함으로써 형성될 수 있다. 불소플라스마는 불소 또는 플루오르화물의 분위기 내에서 발생될 수 있거나, 또는 불소 수지(fluoroplastic)를 포함하는 유전체를 갖는 전극을 사용하여 발생될 수 있다.
습성이 낮은 제 1 마스크 패턴을 형성하는 것에 대해, 습성이 낮은 재료를 미리결정된 장소 상에 토출 또는 도포될 수 있다. 예를 들어, 습성이 낮은 재료로서는 플루오르화 탄소쇄(fluorocarbon chain)를 갖는 화합물을 들 수 있다.
습성이 낮은 제 1 마스크 패턴의 접촉각은 습성이 높은 제 2 마스크 패턴의 접촉각보다 큰 것이 바람직하고, 제 1 마스크 패턴과 제 2 마스크 패턴 사이의 접촉각의 차는 30도, 바람직하게는 40도 이상이다. 그 결과로, 제 2 마스크 패턴의 재료는 제 1 마스크 패턴의 표면에서 반구형으로 튀기고, 각 마스크 패턴이 자기정합적으로 형성될 수 있다.
제 2 마스크 패턴은 막패턴을 형성하는 마스크로서 사용하는 것이 바람직하다.
막패턴으로서는 원하는 형상들을 갖는 절연막, 반도체막, 및 도전막, 또는 콘택트 홀을 갖는 절연막이다. 대표적으로는 게이트 절연막, 층간 절연막, 보호막, 콘택트 홀을 갖는 절연막과 같은 절연막, 채널 형성 영역, 소스 영역, 드레인 영역 등의 반도체막, 및 소스 전극, 드레인 전극, 배선, 게이트 전극, 화소 전극, 안테나 등의 도전막이 사용된다. 마스크 패턴을 제거한 후, 상기 막패턴의 주변(마스크 패턴이 형성되었던 영역)에는 마스크 패턴의 조성물이 잔존하고 있다.
습성이 낮은 제 1 마스크 패턴은 액상법(liquid phase method) 또는 인쇄법(printing method)을 사용하여 형성된다. 액상법의 대표적인 예로서는 액적 토출법, 잉크젯법 등을 들 수 있다.
습성이 높은 제 2 마스크 패턴은 액상법을 사용하여 형성된다. 액상법의 대표적인 예로서는 액적 토출법, 잉크젯법, 스핀 코팅법, 롤 코팅법, 슬롯 코팅법 등을 들 수 있다.
본 발명에 따라, 반도체 소자는 습성이 낮은 제 1 마스크 패턴 및 습성이 높은 제 2 마스크 패턴을 사용하여 형성되는 막패턴, 또는 부재를 사용하여 형성된다. 예를 들어, 반도체 소자로서는 TFT, 전계효과 트랜지스터(FET), MOS 트랜지스터, 바이폴러 트랜지스터, 유기 반도체 트랜지스터, MIM 소자, 기억 소자, 다이오드, 광전 변환 소자, 용량 소자, 저항 소자 등을 들 수 있다.
본 발명에 따라, 막패턴을 갖는 반도체 장치는 습성이 낮은 제 1 마스크 패턴 및 습성이 높은 제 2 마스크 패턴을 사용하여 형성되고, 그것에 대해 상기 막패턴을 갖는 기판, 또는 반도체 소자, 및 그 제조 방법이 제공된다. 예를 들면, 반도체 장치로서는 반도체 소자로 구성된 집적회로, 디스플레이 장치, 무선 태그, IC 태그, IC 카드 등을 들 수 있다. 디스플레이 장치로서는 대표적으로 액정 디스플레이 장치, 발광 디스플레이 장치, DMD(Digital Micromirror Device; 디지털 마이크로미러 장치), PDP(Plasma Display Panel ; 플라스마 디스플레이 패널), FED(Field Emission Display; 필드 이미션 디스플레이), 전기이동 디스플레이 장치(electrophoresis display device)(전자 페이퍼) 등의 디스플레이 장치 등을 들 수 있다. 예를 들어, TFT는 순스태거형 TFT, 역스태거형 TFT(채널 H형 TFT 또는 채널 보호형 TFT), 톱 게이트의 코플레나형 TFT(coplanar type TFT), 보텀 게이트의 코플레나형 TFT 등이다.
본 발명에 있어서, 디스플레이 장치는 디스플레이 소자를 사용한 장치, 즉 화상 디스플레이 장치를 가리킨다. 또한, 디스플레이 패널에 가용성 인쇄 회로(FPC: Flexible Printed Circuit) 또는 TAB(Tape Automated Bonding) 테이프 또는 TCP(Tape Carrier Package)와 같은 커넥터가 장착된 모듈, COG(Chip On Glass) 방식으로 디스플레이 소자에 IC(집적회로)나 CPU가 직접 실장된 모듈들 모두 디스플레이 장치에 포함된다.
본 발명은 상기 막패턴, 막패턴을 갖는 기판, 반도체 소자, 또는 반도체 장치를 갖는 액정 텔레비전, 혹은 EL 텔레비전을 제공한다.
본 발명은 친액 표면(lyophilic surface) 상에 발액 표면(repellent surface)을 형성하는 재료를 사용하여 마스크 패턴을 형성한 후, 막패턴 및 상기 막패턴을 갖는 기판은 마스크 패턴의 외측 가장자리에 친액성 재료를 사용하여 형성된다.
본 발명에 따라, 친액 표면상에 발액 표면을 형성하는 재료를 사용하여 마스크 패턴을 형성한 후, 막패턴, 및 막패턴을 갖는 기판은 마스크 패턴을 제외하는 영역에 친액성을 나타내는 재료를 사용하여 형성된다.
본 발명에 따라, 친액 표면상에 발액 표면을 형성하는 재료를 사용하여 마스크 패턴을 형성한 후, 막패턴, 및 막패턴을 갖는 기판은 마스크 패턴이 형성되지 않은 영역에 친액성을 나타내는 재료를 사용하여 형성된다.
본 발명에 따라, 친액 표면을 갖는 막 또는 부재 상에 발액 표면을 형성하는 재료를 사용하여 제 1 마스크 패턴을 형성한 후, 친액성 재료를 사용하여 제 2 마스크 패턴을 형성하고, 막패턴 또는 콘택트 홀을 갖는 절연막을 형성하도록 제 1 마스크 패턴 및 상기 제 1 마스크 패턴으로 덮인 친액 표면을 갖는 막 또는 부재를 제거한다. 제 2 마스크 패턴을 제거하는 것도 가능함을 유의한다.
막패턴은 원하는 형상을 갖는 절연막, 반도체막, 및 도전막, 또는 콘택트 홀을 갖는 절연막이다. 대표적으로는, 게이트 절연막, 층간 절연막, 보호막, 콘택트 홀을 갖는 절연막 등의 절연막, 채널 형성영역, 소스 영역, 드레인 영역 등의 반도체막, 및 소스 전극, 드레인 전극, 배선, 게이트 전극, 화소 전극, 안테나 등과 같은 도전막 등이 사용된다. 마스크 패턴을 제거한 후, 상기 막패턴의 주변(마스크 패턴이 형성되었던 영역)에는 마스크 패턴의 조성물이 잔존하고 있다.
발액 표면을 형성하는 재료의 대표적인 예로서는 Rn-Si-X(4-n)(n=1, 2, 및 3)의 화학식으로 표현되는 실란 커플링제(silane coupling agent)를 들 수 있다. 본 명세서에서, R은 알킬기와 같은 비교적 불활성인 기를 포함하는 것이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기와 같은 기질 표면 상의 수산기 또는 흡착물과의 축합에 의해 결합 가능한 가수 분해기를 나타낸다.
R로서 플루오로알킬기를 갖는 불소계 실란 커플링제(플루오로알킬실란(FAS))는 더욱 발액성이 높은 발액 표면을 형성한다.
발액 표면을 갖는 재료의 대표적인 예로서, 불소탄소쇄를 갖는 재료(대표적 으로는 불소계 수지)를 들 수 있다.
발수 표면을 형성하는 용매(solvent)로서는 n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 및 스쿠와렌와 같은 탄화수소계 용매 또는 테트라하이드로 프란 등이다.
발액 표면을 갖는 재료에 플라스마, 레이저 또는 전자빔 등을 조사함으로써, 발액성은 향상될 수 있다.
친액성 재료로서, 가수 분해에 의해 친액 표면에 결합될 수 있는 치환기(수산기, 수소기), 또는 수소 결합이 가능한 치환기(수산기, 수소기, 카보닐기, 아미노기, 설포닐기, 에테르기 등)가 사용된다. 대표적으로, 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 프란 수지, 디알릴 프탈레이트 수지와 같은 유기 수지, 및 실록산 및 폴리실라잔이 사용될 수 있다. 실록산은 규소(Si)와 산소(0)와의 결합으로 골격 구조가 구성되어, 치환기에 적어도 수소를 포함하거나 또는 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 어느 종을 갖는 중합체 재료이다. 폴리실라잔은 규소(Si)와 질소(Ni)의 결합을 갖는 중합체 재료, 소위 폴리실라잔을 포함하는 액체 재료이다.
친액 표면은 극성을 갖는 반응기를 표면에 갖고, 대표적으로는 가수분해(hydrolysis)에 의해 친액 표면에 결합될 수 있는 치환기(수산기, 수소기), 또는 수소 결합이 가능한 치환기(수산기, 수소기, 카보닐기, 아미노기, 설포닐기, 에테 르기 등)를 갖는다.
발액 표면을 형성하는 재료로 형성되는 마스크 패턴은 액상법을 사용하여 형성한다. 액상법은 대표적으로 액적 토출법, 잉크젯법 등을 포함한다.
친액성을 나타내는 용액으로 형성되는 마스크 패턴 또는 막패턴은 액상법을 사용하여 형성된다. 예를 들어, 액상법은 액적 토출법, 잉크젯법, 스핀 코팅법, 롤 코팅법, 슬롯 코팅법 등이 있다.
본 발명에 따라, 반도체 소자는 발액 표면을 형성하는 재료로 형성되는 마스크 패턴을 사용하여 형성되는 막패턴, 또는 부재를 사용하여 형성된다. 반도체 소자는 TFT, 전계효과 트랜지스터(FET), MOS 트랜지스터, 바이폴러 트랜지스터, 유기 반도체 트랜지스터, MIM 소자, 기억 소자, 다이오드, 광전 변환 소자, 용량 소자, 저항 소자 등을 포함한다.
본 발명은 발액 표면을 갖는 마스크 패턴을 사용하여 형성되는 막패턴, 상기 막패턴을 갖는 기판, 또는 반도체 소자를 갖는 반도체 장치, 및 그 제조 방법을 제공한다. 예를 들어, 반도체 장치는 반도체 소자로 구성된 집적회로, 디스플레이 장치, 무선 태그, IC 태그 등이 있다. 예를 들어, 디스플레이 장치는 액정 디스플레이 장치, 발광 디스플레이 장치, DMD(Digital Micromirror Device; 디지털 마이크로미러 장치), PDP(Plasma Display Panel; 플라스마 디스플레이 패널), FED(Field Emission Display; 필드 이미션 디스플레이), 전기이동 디스플레이 장치(전자 페이퍼) 등이 있다. 예를 들어, TFT는 순스태거형 TFT, 및 역스태거형 TFT(채널 에치형 TFT 또는 채널 보호형 TFT)가 있다.
본 발명에 있어서, 디스플레이 장치는 디스플레이 소자를 사용한 장치, 즉 화상 디스플레이 장치를 가리킨다. 또한, 가용성 인쇄 회로(FPC:Flexible Printed circuit) 또는 TAB(Tape Automated Bonding)테이프 또는 TCP(Tape Carrier Package)와 같은 커넥터가 디스플레이 패널에 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, COG(Chip On Glass) 방식으로 디스플레이 소자에 IC(집적회로)나 CPU가 직접 실장된 모듈들 모두 디스플레이 장치에 포함된다.
본 발명은 상기 막패턴, 상기 막패턴을 갖는 기판, 반도체 소자, 또는 반도체 소자를 갖는 액정 텔레비전, EL 텔레비전을 제공한다.
본 발명에 따라 습성이 낮은 제 1 마스크 패턴 및 습성이 높은 제 2 마스크 패턴을 사용함으로써, 원하는 형상의 막패턴이 원하는 위치 상에 형성할 수 있다. 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능하는 막은 원하는 위치에 선택적으로 형성될 수 있다. 더구나, 막패턴, 콘택트 홀을 갖는 절연막은 레지스트 마스크 패턴을 사용한 노광 및 현상 처리들(exposure and development processes)을 거치지 않고 형성될 수 있기 때문에, 종래 기술과 비교하여, 처리가 대폭적으로 간략화될 수 있다.
습성이 낮은 마스크 패턴에 플라스마, 레이저 또는 전자빔 등을 조사함으로써, 습성은 더욱 저하될 수 있다.
본 발명과 같이 발액 표면을 형성하는 재료로 형성되는 마스크 패턴을 사용함으로써, 원하는 형상을 갖는 막패턴이 원하는 위치에 형성될 수 있다. 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능하는 막은 원하는 위치에 선택적으로 형성될 수 있다. 더구나, 막패턴, 콘택트 홀을 갖는 절연막은 레지스트 마스크 패턴을 사용한 노광 및 현상 처리 등을 거치지 않고 형성될 수 있으므로, 종래 기술과 비교하여, 처리는 대폭으로 간략화될 수 있다. 마스크 패턴은 발액 표면을 갖기 때문에, 친액성의 재료로 형성되는 막은 형성되지 않고, 따라서, 상기 마스크 패턴은 쉽게 제거되고 양호한 콘택트 홀은 간략한 처리를 통해 형성될 수 있다.
발액 표면을 형성하는 재료로 형성되는 마스크 패턴에 대하여 플라스마, 레이저 또는 전자빔 등을 조사함으로써, 발액성은 더욱 향상될 수 있다.
습성이 낮은 마스크 패턴, 발액 표면을 형성하는 재료로 형성되는 마스크 패턴, 도전막 등을 형성하기에 앞서 액적 토출법을 사용함으로써, 액적은 상기한 막들의 재료를 포함하는 액적의 토출구(discharging hole)인 노즐과 기판과의 상대적인 위치를 변화시켜 임의의 장소에 토출될 수 있다. 형성되는 패턴의 두께 및 폭은 노즐 직경, 액적의 토출량, 및 액적 토출물이 형성되는 기판과 노즐의 이동속도의 상대적인 관계에 따라, 조정될 수 있기 때문에, 그들의 막들은 원하는 위치에 정밀도 좋게 토출 형성될 수 있다. 패터닝 처리들, 즉 마스크 패턴을 사용한 노광 및 현상 처리는 생략될 수 있기 때문에, 처리는 대폭적인 간략화 및 비용 절감을 도모하는 것이 가능해진다. 액적 토출법을 사용함으로써, 패턴은 임의의 위치에 형성될 수 있고, 형성하는 패턴의 두께나 폭를 조정될 수 있다. 따라서, 한 측이 1 내지 2m를 넘는 대면적의 반도체 기판도, 저비용으로 높은 양품율로 제조될 수 있다.
본 발명에 따라 상기 방법을 사용함으로써, 막패턴, 막패턴을 갖는 기판, 콘 택트 홀을 갖는 절연막, 또한, 그들을 갖는 반도체 소자 및 반도체 장치를 간단한 처리들로 정밀도 높게 형성할 수 있다. 또한, 본 발명은 저비용으로, 처리율 및 양품율이 높은 반도체 소자, 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명이 첨부 도면들을 참조하여 예시적으로 완전히 기술된다 할지라도, 다양한 변화들 및 변형들이 당업자들에게 명백해짐이 이해된다. 그러므로, 이하 규정되는 본 발명의 취지 및 범위를 벗어나지 않고, 그에 포함되도록 구성될 수 있다. 실시형태 및 실시예들에서 공통의 부분은 동일한 참조 번호들로 나타나고 자세한 설명들은 생략됨을 유의한다.
[제 1 실시형태]
본 실시형태에 있어서, 습성이 낮은 마스크 패턴을 사용하여 원하는 형상을 갖는 막패턴을 형성하는 공정은 도 1을 참조하여 기술된다. 본 실시형태에서 기술하는 마스크 패턴은 막패턴을 형성하기 위해서 사용되는 마스크 패턴임을 유의한다.
도 1a에 도시하는 바와 같이, 제 1 막(102)이 기판(101) 상에 형성된다. 습성이 낮은 제 1 마스크 패턴(103)은 액적 토출법, 잉크젯법 등에 의해 그 위에 형성된다. 본 명세서에서, 액적 토출법은 마스크 패턴의 형성 방법으로서 사용된다.
기판(101)으로서, 유리 기판, 석영 기판, 알루미나와 같은 절연물질로 형성되는 기판, 후공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판, 실리콘 웨이퍼, 금속판 등이 사용될 수 있다. 이러한 경우에서, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(X>y) 막들과 같은, 기판측으로부터 불순물 등의 확산을 방지하기 위한 절연막을 형성하여 두는 것이 바람직하다. 또한, 스테인리스와 같은 금속판 또는 반도체 기판 등의 표면에 산화실리콘이나 질화실리콘 등의 절연막을 형성한 기판 등도 사용될 수 있다. 또한, 기판(101)으로서, 320mm×400mm, 370mm×470mm, 550mm×650mm, 600mm×720mm, 680mm×880mm, 1000mm×1200mm, 1100mm×1250mm, 1150mm×1300mm와 같은 대면적기판이 사용될 수 있다. 본 명세서에서는, 기판(101)으로서 유리기판이 사용된다.
기판(101)으로서 플라스틱 기판을 사용하는 경우에 있어서, PC(폴리카보네이트), PES(폴리에틸렌 술폰), PET(폴리에틸렌테레프탈레이트), PEN(폴리에틸렌나프탈레이트) 등의 유리 전이점이 비교적 높은 것을 사용하는 것이 바람직하다.
제 1 막(102)으로서, 스퍼터링법, 증착법, CVD법, 도포법 등에 의해 형성된 절연층, 도전층, 반도체층의 어떤 것이 사용될 수 있다. 절연층으로 형성되는 제 1 막(102)은 공지된 무기 절연재료 또는 유기 절연재료가 적절하게 사용된다. 대표적으로, 폴리이미드, 폴리아미드, 폴리에스테르, 아크릴, PSG(Phosphor Silicate Glass), BPSG(Boron Phosphor Silicate Glass), 막, 실리케이트계 SOG(Spin On Glass), 알콕시실리케이트계 SOG, 폴리실라잔계 SOG, 및 실록산 중합체가 액적 토출법, 도포법, 또는 인쇄법으로 형성될 수 있다. 또한, 질화규소, 질화산화규소, 산화규소 등은 PVD법(Physical Vapor Deposition), CVD법(Chemical Vapor Deposition), 열산화법으로 형성될 수 있다. 또한, Ag, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, 및 Ba와 같은 금속산화물은 증착법, 양극산화법 등에 의해 형성될 수 있다. 본 명세서에서는, 산화규소막은 스퍼터링법으로 형성된다.
도전층으로 형성되는 제 1 막(102)의 재료로서, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등의 금속, 그 합금, 또는 그 금속질화물이 사용될 수 있다. 또한, 그 위에 투명 도전막(light transmitting conductive film)으로서 사용되는 산화인듐주석(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가 산화아연(GZO), 산화규소 포함 산화인듐주석, 유기인듐 등이 적절히 사용될 수 있다. 또한, 1% 내지 20%의 니켈을 포함하는 알루미늄이 사용될 수도 있다. 본 명세서에서, 알루미늄이 제 1 도전층의 형성에 사용된다.
반도체층으로 형성되는 제 1 막(102)의 재료로서, 실리콘, 실리콘 게르마늄(SiGe) 등을 사용한 비정질 반도체, 비정질 상태와 결정 상태 양측을 갖는 세미-어몰퍼스 반도체(semi-amorphous semiconductor), 비정질 반도체 중에 0.5nm 내지 20nm의 결정 입자를 관찰할 수 있는 미결정 반도체, 및 결정성 반도체로부터 선택된 어떤 상태를 갖는 층을 형성할 수 있다. 또한, 폴리티에닐렌비닐렌, 폴리(2,5-티에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알릴렌비닐렌 등의 유기 반도체 재료를 사용하여 형성할 수 있다.
본 명세서에서, 산화규소막은 제 1 막으로서 CVD법으로 형성된다.
제 1 마스크 패턴은 나중에 형성되는 막패턴을 형성하기 위한 마스크로서 기 능한다. 그러므로, 제 1 마스크 패턴은 습성이 낮은 것이 바람직하다.
제 1 마스크 패턴(103)은 미리 결정된 장소에 습성이 높은 절연층을 형성함으로써, 상기 표면에 불소플라스마를 조사하여 형성된다. 또한, 플라스마 처리는 유전체가 설치된 전극을 제공하고 유전체가 공기, 산소 또는 질소를 사용한 플라스마에 노출되도록 플라스마를 발생시킴으로써 수행될 수 있다. 이러한 경우에서, 유전체는 전극 표면 전체를 덮을 필요는 없다. 유전체로서는 불소계 수지를 사용할 수 있다. 불소계 수지를 사용함으로써, CF2 결합은 절연층 표면에 형성되고, 그에 따라 표면 개질이 행하여져, 습성이 저하된다.
절연층의 재료로서, 폴리비닐알콜(PVA)과 같은 수용성 수지를 H2O 등의 용매에 혼합한 재료를 사용할 수 있다. 또한, PVA와 다른 수용성 수지를 조합하여 사용하여도 좋다. 또한, 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 프란 수지, 디알릴프탈레이트 수지, 레지스트와 같은 유기 수지 등이 사용될 수 있다.
절연층은 액적 토출법, 스크린(공판) 인쇄, 오프셋(평판) 인쇄, 철판 인쇄나 그라비아(요판) 인쇄 등으로 형성될 수 있다. 그에 따라 절연층은 미리 결정된 위치에 형성될 수 있다.
제 1 마스크 패턴(103)은 습성이 낮은 재료를 도포 또는 토출하여 형성될 수 있다. 습성이 낮은 재료의 대표적인 예로서는 플루오르화 탄소쇄를 갖는 화합물을 들 수 있다. 예를 들어, 플루오르화 탄소쇄를 갖는 화합물은 Rn-Si-X(4-n)(n=1, 2, 및 3)의 화학식으로 표현되는 실란 커플링제이다. 본 명세서에서, R은 알킬기 등의 비교적 불활성인 기를 포함하는 것이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기와 같은 기질 표면 상의 수산기 또는 흡착물과의 축합(condensation)에 의해 결합 가능한 가수 분해기로 이루어진다.
실란 커플링제의 대표적인 예로서, R에 플루오로알킬기를 갖는 불소계 실란 커플링제(플루오로알킬실란(FAS))를 사용함으로써, 습성은 저하될 수 있다. FAS의 R은 (CF3)(CF2)x(CH2)y(x: 0 이상 10 이하의 정수, y: 0 이상 4 이하의 정수)로 표현되는 구조를 갖는다. 복수개의 R 또는 X가 Si에 결합하고 있는 경우에서, R 또는 X는 각각에 전부 같을 수도 있고, 다를 수도 있다. 대표적으로, FAS는 헵타디플루오로테트라하이드로데실트리에톡시실란, 헵타디카플루오로테트라하이드로데실트리클로로실란, 트리데카플루오로테트라하이드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란과 같은 플루오로알킬실란(이하, FAS라고 함)이 있다.
습성이 낮은 용매로서는 n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 및 스쿠와렌과 같은 탄화수소계 용매 또는 테트라하이드로프란 등이 사용된다.
습성이 낮은 재료의 조성물의 일례로서, 플루오르화 탄소쇄를 갖는 재료(불소계 수지)가 사용될 수 있다. 불소계 수지로서, 폴리테트라플루오로에틸렌(PTFE; 4플루오르화에틸렌 수지), 퍼플루오로알콕시알칸(PFA; 4플루오르화에틸렌퍼플루오로알킬비닐에테르 공중합 수지), 퍼플루오로에틸렌프로펜코폴리머(PFEP; 4플루오르화에틸렌-6플루오르화프로필렌 공중합 수지), 에틸렌-테트라플루오로에틸렌코폴리머(ETFE; 4플루오르화에틸렌-에틸렌 공중합 수지), 폴리비닐리덴풀루오라이드(PVDF; 플루오르화비닐리덴 수지), 폴리클로로트리플루오로에틸렌(PCTFE; 3플루오르화염화에틸렌 수지), 에틸렌-클로로트리플루오로에틸렌코폴리머(ECTFE; 3플루오르화염화에틸렌-에틸렌 공중합 수지), 폴리테트라플루오로에틸렌-퍼플루오로디옥솔코폴리머-(TFE/PDD), 폴리비닐풀로오라이드(PVF; 플루오르화비닐 수지) 등이 사용될 수 있다.
다음으로, 습성이 낮은 용액이 부착된 표면을 에탄올 세정하면, 지극히 막 두께가 얇고 습성이 낮은 제 1 마스크 패턴이 형성될 수 있다.
미세한 형상을 갖는 막패턴을 형성하는 경우, 도 7a에 도시하는 바와 같이 제 1 막(102)상에 형성되는 제 1 마스크 패턴(103)은 폐곡선 형상을 갖는 것이 바람직하다. 이러한 경우, 도 7b에 도시하는 바와 같이 폐곡선형의 마스크 패턴의 내측에, 습성이 높은 재료(111)가 토출되어, 건조 또는 소성이 수행된다. 이 결과, 도 7c에 도시하는 바와 같이 습성이 높은 막패턴(121)은 임의의 형상으로 형성될 수 있다. 도 7c에 있어서, 마스크 패턴은 제거되어, 마스크 패턴의 조성물(122)은 박막 표면상에 잔존한다.
액적 토출법에 사용되는 노즐의 직경은 0.1 내지 50㎛(바람직하게는 0.6 내지 26㎛)로 설정되, 노즐로부터 토출되는 조성물의 토출량은 0.00001pl 내지 50pl( 바람직하게는 0.0001 내지 10pl)로 설정한다. 이 토출량은 노즐의 직경의 크기에 비례하여 증가한다. 또한, 피처리물과 노즐 토출구의 거리는 원하는 위치에 적하하기 위해서, 가능한 한 가까이 두는 것이 바람직하고, 바람직하게는 0.1 내지 2mm 정도로 설정한다.
액적 토출법에 사용되는 조성물의 점도(viscosity)는 건조가 일어나는 것을 방지하고, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위해 300mPa?s 이하가 바람직하며, 50mPa?s 이하가 더욱 바람직함을 유의한다. 조성물의 점도, 표면장력 등은 사용되는 용매나 용도에 따라 적절하게 조정될 수 있음을 유의한다.
도 1b에 도시하는 바와 같이, 제 1 마스크 패턴과 비교하여 습성이 높은 재료(111)는 제 1 막(102)상이며, 또한 제 1 마스크 패턴(103)의 사이에 도포된다.
본 명세서에서, 습성이 낮은 영역과 습성이 높은 영역 사이의 관계가 도 29를 참조하여 도시된다. 습성이 낮은 영역(제 1 마스크 패턴(103))은 도 29에 도시하는 바와 같이 제 1 막(102)의 표면에 대해 액체의 접촉각(θ1)이 큰 영역이다. 상기 표면상에서, 액체는 반구형으로 튀긴다. 한편, 습성이 높은 영역(도 1b에서 습성이 높은 재료(111)로 형성되는 영역)은 제 1 막의 표면에 대해 액체의 접촉각(θ2)이 작은 영역이다. 상기 표면상에서, 액체는 퍼진다.
그러므로, 접촉각이 다른 두개의 영역이 접하고 있는 경우, 상대적으로 접촉각이 작은 영역이 습성이 높은 영역이 되고, 접촉각이 큰 쪽의 영역이 습성이 낮은 영역이 된다. 상기 두 개의 영역들 상에 용액을 도포 또는 토출하는 경우에 있어서, 용액은 습성이 높은 영역 표면상에 퍼지고, 습성이 낮은 영역과 습성이 높은 영역 사이의 경계에서 반구형으로 튀긴다.
습성이 낮은 영역의 접촉각(θ1)과 습성이 높은 영역의 접촉각(θ2)의 차는 30도, 바람직하게는 40도 이상인 것이 바람직하다. 상기 결과로서, 습성이 높은 영역의 재료는 습성이 낮은 영역의 표면에서 반구형으로 튀기고, 각 마스크 패턴은 자기정합적으로 형성될 수 있다. 따라서, 제 1 마스크 패턴(103)의 형성방법 및 재료로 열거된 가운데, 서로의 접촉각의 차가 30도, 바람직하게는 40도 이상인 경우, 접촉각이 작은 재료로 형성된 영역은 습성이 낮은 영역이 되고, 접촉각이 큰 재료로 형성된 영역은 습성이 높은 영역이 될 수 있다. 마찬가지로, 나중에 습성이 높은 재료(111)로서 열거되는 것 중에서, 서로의 접촉각의 차가 30도, 바람직하게는 40도 이상인 경우, 접촉각이 작은 재료로 형성된 영역은 습성이 낮은 영역이 되고, 접촉각이 큰 재료로 형성된 영역은 습성이 높은 영역이 될 수 있다.
표면이 요철(projections and depressions)을 갖는 경우, 접촉각은 습성이 낮은 영역에서 더욱 저하된다. 즉, 습성이 더욱 저하된다. 한편, 습성이 높은 영역에서는 더욱 접촉각이 낮아진다. 즉, 습성이 더욱 향상된다. 따라서, 요철을 갖는 각 표면상에 습성이 낮은 재료와 습성이 높은 재료를 도포 또는 토출하여, 소성함으로써, 단부가 균일한 층이 형성될 수 있다.
습성이 높은 재료(111)로서, 제 1 마스크 패턴과 비교하여 습성이 높은 절연재료, 도전 재료, 및 반도체 재료가 적절하게 사용될 수 있다. 절연재료의 대표적인 예로서, 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 프란 수지, 디알릴프탈레이트 수지와 같은 유기 수지, 및 실록산 중합체, 폴리실라잔, PSG(인유리), BPSG(인붕소유리)가 사용될 수 있다.
또한, 물, 알콜계, 에테르계, 디메틸포름아미드, 디메틸아세트아미드, 디메틸설폭시드, N-메틸피롤리돈, 헥사메틸호스파미드, 클로로포름, 염화메틸렌과 같은 극성용매를 사용한 용액이 사용될 수도 있다.
또한, 도전 재료의 대표적인 예로서, 도전체를 용매에 용해 또는 분산시킨 것을 사용할 수 있다. 도전체로서는 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba와 같은 금속, 할로겐화 은의 미립자, 또는 분산성 나노입자가 사용될 수 있다. 대안적으로, 투명 도전막으로서 사용되는 ITO, 산화규소를 포함하는 ITO, 유기인듐, 유기주석, 산화아연(ZnO), 질화티타늄(TiN: Titanium Nitride) 등이 사용될 수 있다.
또한, 분해 또는 분산된 상기 복수의 도전체들이 사용될 수도 있다.
반도체 재료의 대표적인 예로서, 유기 반도체 재료가 사용될 수 있다. 유기 반도체 재료로서는 그 골격이 공역 2중 결합으로 구성되는 p-전자 공역계의 고분자 재료가 바람직하다. 대표적으로는 폴리티오펜, 폴리(3-알킬티오펜), 폴리티오펜 유도체, 펜타센 등의 가용성의 고분자 재료를 사용할 수 있다.
제 1 마스크 패턴과 비교하여 습성이 높은 재료를 도포하는 방법에서는 액적 토출법, 잉크젯법, 스핀 코팅법, 롤 코팅법, 슬롯 코팅법 등을 적응할 수 있다.
다음에, 도 1c에 도시하는 바와 같이 제 1 마스크 패턴과 비교하여 습성이 높은 재료를 건조, 소성함으로써 막패턴(121)이 형성된다. 이 결과, 습성이 높은 재료가 절연재료인 경우, 막패턴은 원하는 형상을 갖는 절연층이 된다. 또한, 습성이 높은 재료가 도전 재료인 경우, 막패턴은 원하는 형상을 갖는 도전층으로 형성 된다. 습성이 높은 재료가 반도체 재료인 경우, 막패턴은 원하는 형상을 갖는 반도체층이 된다. 상기 공정에서, 제 1 마스크 패턴의 용매는 증발하여, 조성물은 제 1 막(102)의 표면에 잔존 또는 막 중에 침투(penetrate)함을 유의한다. 또, 제 1 막 표면에 잔존한 조성물은 산소를 사용한 애싱, 웨트 에칭, 드라이 에칭 등의 공지의 에칭방법으로 제거할 수 있다. 도 1c에 있어서는 (122)는 제 1 막 중에 침투한 마스크 패턴의 조성물을 도시한다. 이 공정에서, 건조 및 소성은 적절하게 습성이 높은 재료에 맞추어 수행할 수 있다.
상기한 공정 대신에, 제 1 마스크 패턴의 용매를 건조한 후, 적절하게 습성이 높은 재료가 도포될 수 있다. 즉, 제 1 막(102)상에 습성이 낮은 재료를 사용하여 제 1 마스크 패턴(103)을 형성한 후, 도 24b에 도시하는 바와 같이, 제 1 마스크 패턴은 건조된다. 이 때, 제 1 마스크 패턴의 조성물은 제 1 막(102)의 표면에 잔존 또는 막 중에 침투한다. 도 24b에 있어서, (122)는 제 1 마스크 패턴의 조성물이 침투한 영역을 나타낸다. 다음에, 도 24c에 도시하는 바와 같이 제 1 마스크 패턴과 비교하여 습성이 높은 재료(111)를 도포한다. 이 경우, 제 1 마스크 패턴이 형성되었던 영역에는 제 1 마스크 패턴의 조성물(122)이 잔존하고 있기 때문에, 도 24c에 도시하는 바와 같이 제 1 마스크 패턴과 비교하여 습성이 높은 재료는 튀겨, 선택적으로 도포된다. 이후, 제 1 마스크 패턴과 비교하여 습성이 높은 재료를 적절하게 건조 또는 소성하는 것으로 막패턴(121)이 형성된다.
이상의 공정에 의해, 공지된 포토리소그래피 공정을 하지 않아도, 원하는 형상을 갖는 막패턴이 형성될 수 있다. 이 때문에, 제조 공정수는 대폭적으로 삭감될 수 있다.
[제 2 실시형태]
본 실시형태에 있어서, 발액 표면을 형성하는 재료로 형성되는 마스크 패턴을 사용하여 원하는 형상을 갖는 막패턴을 형성하는 공정을 도 32a 내지 도32c를 참조하여 도시한다. 본 실시형태에서 도시하는 마스크 패턴은 막패턴을 형성하기 위해서 사용하는 마스크 패턴임을 유의한다.
도 32a에 도시하는 바와 같이, 제 1 막(1002)을 기판(1001) 상에 성막한다. 그 위에, 액적 토출법, 잉크젯법 등에 의해 보호막(1003)(제 1 마스크 패턴)을 형성한다. 본 명세서에서는, 마스크 패턴의 형성방법으로서 액적 토출법을 사용한다. 제 1 막(1002)은 친액 표면을 갖는 것이 바람직하다. 또, 기판(1001) 표면이 친액성을 나타내는 경우, 제 1 막은 성막할 필요는 없다.
기판(1001)은 유리기판, 석영기판, 알루미나와 같은 절연물질로 형성되는 기판, 후공정의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱기판, 실리콘 웨이퍼, 금속판 등이 있다. 이러한 경우, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(X>y)과 같이 기판측으로부터 불순물 등의 확산을 방지하기 위한 절연막을 형성하는 것이 바람직하다. 또한, 스테인리스와 같은 금속 기판 또는 반도체기판 등의 표면에 산화실리콘이나 질화실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있다.
제 1 막(102)은 친액성 표면을 갖는 것이 바람직하다. 본 명세서에는 막이 도시되었다 할지라도, 친액성 표면을 갖는 부재 또한 사용될 수 있다.
제 1 마스크 패턴(1003)으로서는 친액 표면을 형성하는 용액을 사용하여 형성한다. 친액 표면을 형성하는 용액의 조성물은 대표적으로 Rn-Si-X(4-n)(n=1,2, 및 3)의 화학식으로 표현되는 실란 커플링제이다. 본 명세서서, R은 알킬기와 같은 비교적 불활성인 기를 포함한다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기와 같은 기질 표면의 수산기 또는 흡착물과의 축합에 의해 결합 가능한 가수 분해기를 나타낸다.
또한, 실란 커플링제의 대표적인 예로서, R에 플루오로알킬기를 갖는 불소계 실란 커플링제(플루오로알킬실란(FAS))를 사용함으로써, 더욱 발액성을 높일 수 있다. FAS의 R은 (CF3)(CF2)x(CH2)y(x:0 이상10 이하의 정수, y:0 이상 4 이하의 정수)로 표현되는 구조를 갖는다. 복수개의 R 또는 X가 Si에 결합하고 있는 경우에, R 또는 X는 각각에 전부 같을 수도 있고, 다를 수도 있다. 대표적으로, FAS는 헵타디플루오로 테트라하이드로데실 트리에톡시실란, 헵타디카플루오로 테트라하이드로데실 트리클로로실란, 트리데카플루오로 테트라하이드로 옥틸트리클로로실란, 및 트리플루오로프로필트리메톡시실란과 같은 플루오로알킬실란(이하, FAS라고 함)이다.
발수 표면을 형성하는 용액의 용매로서는 n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 및 스쿠와렌과 같은 탄화수소계 용매 또는 테트라하이드로 프란 등의 발액 표면을 형성하는 용매를 사용한다.
또한, 발액 표면을 형성하는 조성물의 일례로서, 불소탄소쇄를 갖는 재료(불소계 수지)를 사용할 수 있다. 불소계 수지로서, 폴리테트라플루오로에틸렌(PTFE; 4플루오르화에틸렌 수지), 퍼플루오로알콕시알칸(PFA; 4플루오르화에틸렌 퍼플루오로알킬비닐에테르 공중합 수지), 퍼플루오로에틸렌프로펜코폴리머(PFEP; 4플루오르화에틸렌-6플루오르화 프로필렌 공중합 수지), 에틸렌-테트라플루오로에틸렌 코폴리머(ETFE; 4플루오르화에틸렌-에틸렌 공중합 수지), 폴리비닐리덴풀루오라이드(PVDF; 플루오르화비닐리덴 수지), 폴리클로로트리플루오로에틸렌(PCTFE; 3플루오르화염화에틸렌 수지), 에틸렌-클로로트리플루오로에틸렌 코폴리머(ECTFE; 3플루오르화염화에틸렌-에틸렌 공중합 수지), 폴리테트라플루오로에틸렌퍼플루오로디옥솔코폴리머(TFE/PDD), 폴리비닐풀로오라이드(PVF; 플루오르화비닐 수지) 등을 사용할 수 있다.
이러한 경우에서, 마스크 패턴으로서 발액 표면을 형성하지 않는(즉, 친액 표면을 형성하는) 유기물을 또한 사용할 수 있고, CF4 플라스마 등에 의해 유기 재료를 처리하여, 발액 표면을 형성한다. 예를 들면, 플라스마 처리 이전에, 폴리비닐알콜(PVA)과 같은 수용성 수지를 H2O 등의 용매에 혼합하여 획득한 재료를 사용할 수 있다. 또한, PVA와 다른 수용성 수지를 조합하여 사용할 수도 있다. 또한, 마 스크 패턴이 발액 표면을 갖는 경우에, 상기 플라스마 처리 등을 함으로써, 발액성을 더욱 향상시킬 수 있음을 유의한다.
미세한 형상을 갖는 막을 형성하는 경우, 친액 표면을 갖는 제 1 막(1002)상에 형성하는 제 1 마스크 패턴(1003)의 형상은 폐곡선형인 것이 바람직하다. 이 경우, 도 33b에 도시하는 바와 같이 폐곡선형의 마스크 패턴의 내측에 제 2 용액(1011)을 토출하고, 이후 건조 또는 소성을 한다. 이 결과 도 33c에 도시하는 바와 같이 임의의 형상의 막패턴(1021)을 형성할 수 있다. 도 33c에 있어서, 마스크 패턴은 제거되어, 친액성을 갖는 표면상에 마스크 패턴의 조성물(1022)가 잔존한다.
액적 토출법에 사용하는 노즐의 직경은 0.1 내지 50㎛(바람직하게는 0.6 내지 26㎛)로 설정하고, 노즐로부터 토출되는 조성물의 토출량은 0.00001pl 내지 50pl(바람직하게는 0.0001 내지 10pl)로 설정한다. 상기 토출량은 노즐의 직경의 크기에 비례하여 증가한다. 또한, 피처리물과 노즐 토출구와의 거리는 원하는 개소에 적하하기 위해서, 가능한 한 가까이 하여 두는 것이 바람직하고, 바람직하게는 0.1 내지 2mm 정도로 설정한다.
액적 토출법에 사용하는 조성물의 점도는 300mPa?s 이하 또는 더욱 바람직하게는 50mPa?s 이하가 바람직하고, 이것은 건조가 일어나는 것을 방지하여, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위해서임을 유의한다. 사용하는 용매나 용도에 맞추어, 조성물의 점도, 표면 장력 등은 적절하게 조정할 수 있음을 유의한다.
도 32b에 도시하는 바와 같이, 제 1 마스크 패턴(1003)의 사이에 제 2 용액(1011)을 도포한다. 제 2 용액으로서는, 친액성을 갖는 용액을 들 수 있다. 친액성을 갖는 용액의 대표적인 예로서는 아크릴 수지, 폴리이미드 수지, 멜라민 수지, 폴리에스테르 수지, 폴리카보네이트 수지, 페놀 수지, 에폭시 수지, 폴리아세탈, 폴리에테르, 폴리우레탄, 폴리아미드(나일론), 프란 수지, 및 디알릴 프탈레이트 수지 등의 유기 수지, 및 실록산, 폴리실라잔을 사용할 수 있다. 또한, 물, 알콜계, 에테르계, 디메틸포름아미드, 디메틸아세트아미드, 디메틸설폭시드, N-메틸피롤리돈, 헥사메틸호스파미드, 클로로포름, 염화메틸렌과 같은 극성용매를 사용한 용매를 사용할 수도 있다. 제 2 용액을 도포하는 방법에서는 액적 토출법, 잉크젯법, 스핀 코팅법, 롤 코팅법, 슬롯 코팅법 등을 적응할 수 있다.
다음에, 도 32c에 도시하는 바와 같이, 제 2 용액(1011)을 건조, 소성하여 막패턴(1021)을 형성한다. 상기 공정에서, 마스크 패턴의 용매는 증발하여, 조성물은 제 1 막(1002)의 표면에 잔존 또는 막 중에 침투한다. 제 1 막(1002)의 표면에 잔존한 조성물은 산소를 사용한 애싱, 웨트 에칭, 드라이 에칭 등의 공지된 에칭방법으로 제거할 수 있음을 유의한다. 도 32c에 있어서, 1022는 제 1 막(1002) 중에 침투한 마스크 패턴의 조성물을 도시한다. 상기 공정에서, 건조 및 소성은 적절하게 제 2 용액의 재료에 맞추어 행할 수 있다.
상기한 공정 대신에, 제 1 마스크 패턴의 용매를 건조한 후, 제 2 용액을 도포할 수도 있다. 즉, 도 34a에 도시하는 바와 같이 제 1 막(1002)상에 발액 표면을 형성하는 용액을 사용하여 제 1 마스크 패턴(1003)을 형성한 후, 도 34b에 도시 하는 바와 같이 제 1 마스크 패턴을 건조한다. 이 때, 마스크 패턴의 조성물은 제 1 막(1002)의 표면에 잔존 또는 막 중에 침투한다. 도 34b에 있어서, 1022는 마스크 패턴의 조성물이 제 1 막에 침투한 영역이다. 다음에, 도 34c에 도시하는 바와 같이 친액성의 제 2 용액을 도포한다. 이 경우에 있어서, 제 1 마스크 패턴이 형성되었던 영역에는 제 1 마스크 패턴의 조성물(1022)가 잔존하고 있기 때문에, 도 34c에 도시하는 바와 같이 제 2 용액은 튀겨 선택적으로 도포된다. 이후, 제 2 용액111을 적절하게 건조, 소성하여, 제 2 막패턴(1021)을 형성한다.
상기 공정들에 의해, 공지된 포토리소그래피 공정을 이용하지 않아도, 원하는 형상을 갖는 막패턴을 형성할 수 있다. 따라서, 제조 공정수를 대폭적으로 삭감하는 것이 가능하다.
[제 3 실시형태]
다음의 실시형태들은 제 1 실시형태를 참조하여 설명한다. 그러나, 제 2 실시형태를 적절히 적용할 수도 있다.
본 실시형태에 있어서, 습성이 낮은 제 1 마스크 패턴 및 습성이 높은 제 2 마스크 패턴을 사용하여 원하는 형상을 갖는 막패턴을 형성하는 공정을 도 2a 내지 도 2c를 참조하여 도시한다. 본 실시형태에서 개시하는 제 1 마스크 패턴은 제 2 마스크 패턴을 형성하기 위해서 사용하는 마스크 패턴임을 유의한다. 제 2 마스크 패턴은 에칭용 마스크 패턴이다.
도 2a에 도시하는 바와 같이, 제 1 기판(101)상에 제 1 막(201)을 형성하고, 제 1 막(201)상에 제 2 막(202)를 형성한다. 제 1 막에 대해 적절한 재료를 사용할 수 있다. 제 2 막에 대해, 제 1 실시형태에서의 제 1 막(102)과 같은 재료를 사용할 수 있다.
다음으로, 도 2b에 도시하는 바와 같이, 습성이 낮은 재료를 액적 토출법으로 제 2 막(202)상에 도포하여 습성이 낮은 제 1 마스크 패턴(103)을 형성한다. 이 때, 습성이 낮은 재료에 적절하게 맞추어, 습성이 높은 재료를 건조 및 소성한다.
다음으로, 도 2b에 도시하는 바와 같이 습성이 높은 재료를 도포하여, 습성이 높은 제 2 마스크 패턴(212)을 형성한다. 습성이 높은 재료는 습성이 낮은 재료와 비교하여 습성이 높기 때문에, 제 1 마스크 패턴(103)과 접촉한 부분이 튀긴다. 도 2b에 도시하는 바와 같이, 제 1 마스크 패턴이 형성되어 있지 않은 영역 상에 습성이 높은 재료가 도포된다. 습성이 높은 재료를 도포하는 방법은 액적 토출법, 잉크젯법, 스핀 코팅법, 롤 코팅법, 슬롯 코팅법 등을 적용할 수 있다. 이후, 필요에 따라서 습성이 높은 재료를 건조하여 소성한다. 이 결과로서, 에칭용 마스크 패턴인 제 2 마스크 패턴(212)을 형성할 수 있다.
다음으로 도 2c에 도시하는 바와 같이, 제 1 마스크 패턴(103)을 제거한다. 본 실시형태에서, 애싱에 의해 제 1 마스크 패턴(103)을 제거한다. 이후, 제 2 막의 노출된 영역을 드라이 에칭, 웨트 에칭과 같은 공지된 방법으로 에칭하여, 원하는 형상을 갖는 막패턴(221)을 형성할 수 있다. 또, 제 1 마스크 패턴이 원주형(columnar shape) 또는 원통형(cylindrical shape)인 경우, 막패턴은 콘택트 홀을 갖게 된다.
도 2d에 도시하는 바와 같이, 제 2 마스크 패턴(212)을 제거하여, 원하는 형상을 갖는 막패턴(221)을 노출시킬 수 있다.
이상의 공정에 의해, 공지된 포토리소그래피 공정을 사용하지 않아도, 원하는 형상을 갖는 막패턴을 형성할 수 있다. 따라서, 제조 공정수가 대폭적으로 삭감될 수 있다. 또한, 종래보다 적은 공정수로 막패턴 또는 양호한 콘택트 홀을 형성할 수 있다.
[제 4 실시형태]
다음으로 반도체 소자의 제조 방법에 관해서 기술한다. 본 실시형태에서 반도체 소자의 예로서 TFT를 사용하여 설명하지만, 본 발명은 이에 한정되는 것이 아님을 유의한다. 유기 반도체 트랜지스터, 다이오드, MIM 소자, 기억 소자, 광전 변환 소자, 용량 소자, 저항 소자 등을 사용할 수 있다.
본 실시형태에서, 본 발명을 사용하여 반도체 소자로서 역스태거형 TFT의 대표적인 예로서 채널-에칭형 TFT를 형성하는 공정을 도 3a 내지 도 3d를 참조하여 설명한다.
도 3a에 도시하는 바와 같이, 게이트 전극(301)을 기판(101) 상에 형성한다. 게이트 전극(301)은 액적 토출법, 인쇄법, 전계도금법, PVD법, CVD법으로 형성한다. PVD법, CVD법을 사용하여 도전층을 형성하는 경우, 제 3 실시형태의 방법 또는 포토리소그래피 공정으로, 도전층 상에 마스크 패턴을 형성하여, 원하는 형상으 로 에칭함으로써 게이트 전극을 형성한다. 본 실시형태에 있어서, 액적 토출법을 사용하여 도전 재료를 포함하는 조성물을 기판(101) 상에 선택적으로 토출한다. 이 경우, 마스크 패턴을 사용한 에칭 공정이 불필요하게 되기 때문에, 제조 공정을 대폭으로 간략화할 수 있다.
액적 토출법으로 게이트 전극을 형성하는 경우, 토출구로부터 토출되는 조성물은 제 1 실시형태에서 습성이 낮은 재료들로부터 선택된 도전체를 용매에 용해 또는 분산시킬 수 있다. 또한, 도전층들을 적층하여 게이트 전극(301)을 형성할 수 있다.
토출구로부터 토출되는 조성물은 비저항치를 고려하여, 금, 은 또는 동의 어느 하나의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 바람직하다. 보다 바람직하게는 저저항 또한 저가의 은 또는 동을 사용하면 좋다. 그러나, 동을 사용하는 경우에는 불순물 대책을 위해 아울러 배리어막을 제공하는 것이 바람직하다. 용매는 아세트산 부틸 및 아세트산 에틸과 같은 에스테르류, 이소프로필 알콜, 에틸알콜과 같은 알콜류, 메틸 에틸 케톤, 아세톤과 같은 유기용매 등을 사용할 수 있다.
동을 배선으로서 사용하는 경우의 배리어막으로서는 질화 실리콘, 산화질화 실리콘, 질화 알루미늄, 질화 티타늄, 질화 탄탈륨(TaN:Tantalum Nitride)과 같은 질소를 포함하는 절연성 또는 도전성의 물질을 사용할 수 있다. 상기한 물질들은 액적 토출법으로 형성할 수 있다.
액적 토출법에 사용하는 조성물의 점도는 5 내지 20mPa?s가 적절하며, 이것 은 건조가 일어나는 것을 방지하여, 토출구로부터 조성물을 원활하게 토출할 수 있도록 하기 위해서임을 유의한다. 표면장력은 40m/N 이하가 바람직하다. 사용하는 용매나 용도에 따라, 조성물의 점도 등은 적절하게 조정할 수 있다. 일례로서, 산화인듐주석(ITO), 산화아연(znO), 산화인듐아연(IZO), 갈륨-첨가 산화아연(GZO), 및 산화규소를 포함하는 산화인듐주석, 유기주석을 용매에 용해 또는 분산시킴으로써 획득한 조성물의 점도는 5 내지 20mPa?s, 은을 용매에 용해 또는 분산시킴으로써 획득한 조성물의 점도는 5 내지 20mPa?s, 금을 용매에 용해 또는 분산시킴으로써 획득한 조성물의 점도는 10 내지 20mPa?s이다.
각 노즐의 직경이나 원하는 패턴 형상 등에 의존하지만, 노즐의 막힘 방지나 고세밀의 패턴 제조을 위해, 도전체들의 입자들의 직경은 되도록이면 작은 쪽이 바람직하다. 적절하게, 입자의 직경은 O.1㎛ 이하가 바람직하다. 조성물은 전해법, 애터마이징법 또는 습식 환원법 등의 공지된 방법으로 형성된다. 그 입자 사이즈는 일반적으로 약 0.5 내지 10㎛이다. 그러나, 가스 증발법으로 형성하면, 분산제로 보호된 나노분자는 약 7nm로 미세하다. 나노입자는 피복제로 입자들의 표면을 덮으면, 용매에서 응집이 없다. 나노입자는 실온에서 안정되게 분산한다. 즉, 액체와 실질적으로 같은 거동을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
조성물을 토출하는 공정은 감압하에서 행할 수 있다. 이것은 조성물을 토출하여 피처리물에 착탄할 때까지의 사이에, 상기 조성물의 용매가 휘발하고, 후의 건조와 소성의 공정을 생략 또는 짧게 할 수 있기 때문이다. 화합물의 토출 후, 상압하 또는 감압하에서, 레이저광의 조사나 순간 열어닐링, 가열로 등으로 건조와 소성의 한쪽 또는 양쪽의 공정을 수행한다. 건조와 소성의 공정은 양 공정 모두 가열처리의 공정이지만, 그들의 목적, 온도, 및 시간은 다른 것이다. 예를 들면, 건조는 100도에서 3분간, 소성은 200 내지 350도에서 15분간 내지 120분간으로 수행한다. 건조와 소성의 공정을 양호하게 수행하기 위해서는 기판을 가열하여 둘 수 있고, 그 때의 온도는 기판 등의 재질에 의존하지만, 100 내지 800도(바람직하게는 200 내지 350도)로 한다. 본 공정을 통해, 용액 중의 용매의 휘발 또는 화학적으로 분산제를 제거하여, 주위의 수지가 경화 수축하는 것으로, 융합과 융착을 가속한다. 상기 공정은 산소 분위기, 질소 분위기 또는 공기에서 수행한다. 그러나, 금속원소를 분해 또는 분산하고 있는 용매를 제거되기 쉬운 산소 분위기하에서 수행하는 것이 바람직하다.
액적 토출법으로 형성한 도전층은 도전체인 미립자가 3차원으로 불규칙하게 겹쳐 형성되어 있음을 유의한다. 즉, 도전층은 3차원 응집체 입자들로 구성되어 있다.
따라서, 표면은 미세한 요철들을 갖는다. 또한, 광흡수층(light absorption layer)의 열 및 그 대열시간(heat retention time)에 의해 미립자가 소성될 때, 입자의 입경은 증대한다. 그 결과로, 큰 요철들을 갖는 층이 형성된다.
레이저광은 조사는 연속발진(continuous oscillation) 또는 펄스발진(pulse oscillation)의 기체 레이저 또는 고체 레이저를 사용하여 조사될 수 있다. 전자의 기체 레이저로서는 엑시머 레이저, YAG 레이저 등이 사용될 수 있고, 후자의 고 체 레이저로서는 Cr, Nd 등이 도핑된 YAG, YVO4 등의 결정을 사용한 레이저 등이 사용될 수 있다. 레이저광의 흡수율의 관계에서, 연속발진 레이저를 사용하는 것이 바람직하다. 또한, 펄스발진과 연속발진을 조합한 소위 하이브리드의 레이저 조사방법을 사용할 수도 있다. 단, 기판의 내열성에 따라서는 레이저광의 조사에 의한 가열처리는 수마이크로초로부터 수십초의 사이에서 순간에 수행하는 것이 바람직하다. 순간 열어닐링(RTA: rapid thermal annealing)은 불활성 가스의 분위기하에서, 자외광 내지 적외광을 조사하는 적외선 램프나 할로겐 램프 등을 사용하여, 급격하게 온도를 상승시켜, 수마이크로초로부터 수분의 사이에서 순간적으로 열을 가하여 수행한다. 상기 처리는 순간적으로 수행되기 때문에, 실질적으로 가장 표면의 박막만을 가열할 수 있고, 하층의 막에는 영향을 주지 않는 이점이 있다.
다음에, 게이트 절연막(302)을 게이트 전극(301) 상에 형성한다. 게이트 절연막(302)은 플라스마 CVD법 또는 스퍼터링법과 같은 박막 형성법을 사용하여, 질화실리콘, 산화실리콘, 그 밖의 규소를 포함하는 절연막의 단층 또는 적층 구조로 형성한다. 게이트 절연막을 게이트 전극층에 접하는 측에서, 질화규소막(질화산화규소막), 산화규소막, 및 질화규소막(질화산화규소막)의 적층 구조로 하는 것이 바람직하다. 상기 구조로서는 게이트 전극이 질화규소막과 접하고 있기 때문에, 산화에 의한 열화를 방지할 수 있다.
다음에, 제 1 반도체막(303)을 게이트 절연막(302) 상에 형성한다. 제 1 반도체막(303)으로서는 비정질 반도체, 비정질 상태와 결정 상태가 혼재한 세미어몰 퍼스 반도체(SAS라고도 표기함), 비정질 반도체 중 0.5nm 내지 20nm의 결정 입자를 관찰할 수 있는 미결정 반도체, 및 결정성 반도체 중 어느 하나를 갖는 막을 사용한다. 특히, 0.5nm 내지 20nm의 결정립을 관찰할 수 있는 미결정 상태는 소위 마이크로 크리스탈(μc)이라고 불리고 있다. 모두, 실리콘, 실리콘게르마늄(SiGe) 등을 포함하는 막은 10nm 내지 60nm 두께의 반도체막으로 형성될 수 있다.
SAS는 비정질 구조와 결정 구조(단결정, 다결정들을 포함)의 중간적인 구조를 갖고, 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체이다. 또한, 단거리질서 및 격자 왜곡(short-range order and lattice distortion)을 갖는 결정질 영역을 포함한다. 적어도 막 중의 일부의 영역에서 0.5 내지 20nm의 결정영역을 관측할 수 있고, 규소를 주성분으로 하는 경우에는 라만 스펙트럼이 520cm-1보다도 저파수측으로 시프트한다. X선 회절(diffraction)에서는 규소 결정 격자에 의해 야기되는 (111) 및 (220)의 회절 피크가 관측된다. 또한, 미결합수(dangling bond)를 중화하도록, 적어도 1원자% 또는 그 이상의 수소 또는 할로겐을 포함한다.
SAS는 규화물 기체를 글로우 방전(플라스마 CVD)으로 분해함으로써 얻을 수 있다. 대표적인 규화물 기체로서는 SiH4이며, 그 외에도 Si2H6, SiH2 Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 규화물 기체를 수소, 또는 헬륨, 아르곤, 크립톤, 및 네온과 같이 선택된 일종 또는 복수종의 희가스원소들(noble gas elements) 및 수소로 희석하여 사용함으로써, SAS의 형성을 용이하게 할 수 있다. 이 때 희석율이 10배 내지 l000배의 범위가 되도록, 규화물 기체를 희석하는 것이 바람직하 다. 글로우 방전 분해에 의한 막의 반응생성은 감압하에서 행하면 바람직하고, 압력은 개략 0.1 Pa 내지 133pa의 압력에서 수행된다. 글로우 방전을 형성하기 위한 전력은 1MHz 내지 120MHz, 더욱 바람직하게는 13MHz 내지 60MHz의 고주파 전력을 공급하면 좋다. 기판 가열온도는 300도 이하가 바람직하고, 100 내지 250도가 더욱 바람직하다.
또한, 결정성 반도체막은 비정질 반도체막을 가열 또는 레이저 조사에 의해 결정화하여 형성할 수 있다. 또한, 결정성 반도체막을 직접적으로 형성할 수 있다. 이 경우, GeF4, 또는 F2 등의 불소계 가스와 SiH4, 또는 Si2 H6 등의 실란계 가스를 사용하여, 열 또는 플라스마를 이용하여 결정성 반도체막을 직접적으로 형성할 수 있다.
다음에, 도전성을 갖는 제 2 반도체막(304)을 성막한다. n채널형의 TFT를 형성하는 경우에서, 도전성을 갖는 제 2 반도체막(304)은 원소표(Periodic Table of Elements)의 15속의 원소, 대표적으로는 인 또는 비소를 첨가한다. 또한, p채널 TFT를 형성하는 경우에는 원소표의 13속의 원소, 대표적으로는 붕소를 첨가한다. 제 2 반도체막(304)은 규화물 기체에 붕소, 인, 비소와 같은 13속 또는 15속의 원소들을 갖는 기체를 가한 플라스마 CVD법으로 성막한다. 반도체막을 성막한 후, 13속 또는 15속의 원소들을 갖는 용액을 반도체막상에 도포하고 레이저광을 조사하여 도전성을 갖는 제 2 반도체막을 형성할 수 있다. 레이저광으로서는 공지된 펄스발진 레이저 또는 연속발진 레이저로부터 조사되는 레이저광을 적절하게 사용한다.
다음에, 제 1 마스크 패턴(305)을 액적 토출법으로 도전성을 갖는 제 2 반도체막(304) 상에 형성한다. 제 1 마스크 패턴(305)은 내열성 고분자 재료를 사용하여 형성하는 것이 바람직하고, 주쇄로서 방향환 및 복소환(aromatic ring and heterocyclic ring)을 갖고, 지방족 부분이 적고 고극성의 헤테로 원자기를 갖는 고분자를 사용하는 것이 바람직하다. 상기 고분자물질의 대표적인 예로서는 폴리이미드 또는 폴리벤조이미다졸 등을 들 수 있다. 폴리이미드를 사용하는 경우에는 폴리이미드를 포함하는 조성물을 노즐로부터 제 2 반도체막(304) 상에 토출하여, 200℃에서 30분 동안 소성하여 형성할 수 있다.
다음에, 제 1 마스크 패턴(305)을 사용하여, 제 1 반도체막(303) 및 제 2 반도체막(304)를 에칭함으로써, 원하는 형상들을 갖는 제 1 반도체 영역(312) 및 제 2 반도체 영역(313)을 형성한다. 에칭용 가스로서는 Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, NF3, CHF3 등을 대표로 하는 불소계 가스, 또는 O2를 사용할 수 있다. 제 1 마스크 패턴(305)은 에칭 후에 제거한다.
다음에, 도전 재료를 액적 토출법으로 제 2 반도체 영역(313) 상에 토출함으로써, 소스 전극 및 드레인 전극(314)을 형성한다. 도전 재료로서는, 게이트 전극(301)에 사용한 재료와 같은 재료를 용매에 용해 또는 분산시킨 것을 사용할 수 있다. 본 명세서에서는 Ag를 포함하는 조성물(이하 「Ag 페이스트」라고 함)을 선택적으로 토출하고, 상기에 도시하는 바와 같은 레이저광 조사 또는 열처리에 의한 건조 및 소성을 적절하게 행하여 막 두께 600 내지 800nm의 각 전극을 형성한다.
소성을 O2 분위기 중에서 행하면, Ag 페이스트 내에 포함되어 있는 바인더(열 경화성 수지) 등의 유기물이 분해되어, 유기물을 거의 포함하지 않는 Ag막을 얻을 수 있다. 또한, 막 표면을 평활하게 할 수 있다. 또한, Ag 페이스트를 감압하에서 토출함으로써, 페이스트 중의 용매가 휘발하기 때문에, 후의 가열처리를 생략, 또는 가열처리시간을 단축할 수 있다.
소스 전극 및 드레인 전극(314)은 도전막을 스퍼터법 등으로 미리 성막하여 두고, 마스크 패턴을 액적 토출법으로 형성한 후에, 에칭에 의해 형성하여도 좋다. 이 마스크 패턴도, 상술한 재료를 사용하여 형성할 수 있다.
다음에, 도 3c에 도시하는 바와 같이, 마스크들로서 소스 전극 및 드레인 전극(314)으로 제 2 반도체 영역을 에칭하여 제 1 반도체 영역(312)을 노출시킨다. 본 명세서에서는, 에칭하여 분단된 제 2 반도체 영역을 제 3 반도체 영역(321)로 도시한다. 에칭조건은 위에서 설명한 조건을 적절하게 적용한다. 또한, 본 실시형태에서는 소스 전극 및 드레인 전극을 사용하여 제 2 반도체 영역을 에칭하였지만, 본 발명은 이 공정에 한정되는 것이 아니라, 상기한 마스크 패턴들을 형성하여 상기 반도체막을 에칭할 수도 있다.
제 1 반도체 영역(312)을 유기 반도체 재료를 사용하여 인쇄법, 스프레이법, 스핀코팅법, 액적 토출법 등으로 형성할 수 있음을 유의한다. 이 경우, 상기 에칭 공정이 필요 없기 때문에, 공정수를 삭감하는 것이 가능하다. 본 발명에 사용하는 유기 반도체 재료로서는 그 골격이 공액 2중 결합(conjugated double bond)으로 구성되는 p-전자 공액계의 고분자 재료(p-electron conjugated high molecular weight material)가 바람직하다. 대표적으로, 폴리티오펜, 폴리(3-알킬티오펜), 폴리티오펜 유도체, 펜타센 등의 가용성의 고분자 재료를 사용할 수 있다. 본 발명에 사용할 수 있는 유기 반도체 재료로서는, 가용성의 전구체(precusor)를 성막한 후 처리함으로써 제 2 반도체 영역을 형성할 수 있는 재료가 있다. 이러한 전구체를 통해 형성되는 유기 반도체 재료로서는 폴리티에닐렌비닐렌, 폴리(2,5-티에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알릴렌비닐렌 등이 있다.
전구체를 유기 반도체로 변환에 있어서, 가열처리뿐만 아니라 염화수소가스 등의 반응촉매(reactive catalyst)를 첨가하는 것이 이루어진다. 상기 가용성 유기 반도체 재료를 용해시키는 대표적인 용매로서는 톨루엔, 크실렌, 클로로 벤젠, 디클로로 벤젠, 아니솔, 클로로포름, 디클로로메탄, γ부틸락톤, 부틸셀솔브, 사이클로헥산, NMP(N-메틸-2-피롤리돈), 사이클로헥산온, 2-부탄온, 디옥산, 디메틸포름아미드(DMF) 또는 THF(테트라하이드로 프란) 등이 있다.
제 1 반도체 영역(312)에 유기 반도체를 사용한 경우, 폴리아세틸렌, 폴리어닐린, PEDOT(poly-ethlyenedioxythiophen), PSS(poly-styrenesulphonate)와 같은 유기도전성 재료로 형성되는 도전층을 형성할 수 있다. 도전층은 콘택트층, 또는 소스 전극 및 드레인 전극으로서 기능한다.
또한, 제 3 반도체 영역(321) 대신에 금속 원소들로 형성되는 도전층을 사용할 수 있다. 이 경우, 많은 유기 반도체 재료가 전하를 수송하는 재료가 캐리어로서 정공을 수송하는 p형 반도체이기 때문에 그 반도체층과 오믹 접촉(ohmic contact)을 취하기 위해서 일함수(work function)가 큰 금속을 사용하는 것이 바람 직하다.
구체적으로는 금, 백금, 크롬, 팔라듐, 알루미늄, 인듐, 몰리브덴, 니켈 등의 금속 또는 합금 등이 바람직하다. 상기 금속 또는 합금 재료들을 사용한 도전성 페이스트를 사용함으로써, 도전층을 인쇄법, 롤 코팅법, 및 액적 토출법으로 형성할 수 있다.
또한, 유기 반도체 재료로 형성되는 제 1 반도체 영역, 유기도전성 재료로 형성되는 도전층, 및 금속원소로 형성되는 도전층을 적층할 수도 있다.
제 1 반도체 영역(312)이 SAS에서 형성되어 있는 경우, 본 실시형태와 같이 소스 영역 및 드레인 영역이 게이트 전극을 덮고 있는 구조 이외에, 소스 영역 및 드레인 영역의 단부와 게이트 전극의 단부가 일치하고 있는 소위 셀프 얼라인 구조로 할 수 있다. 또한, 소스 영역 및 드레인 영역이 게이트 전극을 덮지 않고, 일정한 거리를 사이를 두고 형성되어 있는 구조로 이용될 수 있다. 상기 구조의 경우, 오프 전류를 절감할 수 있기 때문에, 상기 TFT를 디스플레이 장치의 스위칭 소자로서 사용한 경우, 콘트라스트를 향상시킬 수 있다. 또한, 제 2 반도체 영역이 복수의 게이트 전극을 덮는 멀티-게이트 TFT가 사용될 수 있다. 이 경우도, 오프전류를 절감할 수 있다.
다음에, 소스 전극 및 드레인 전극(314) 상에 패시베이션막(passivation film)을 성막하는 것이 바람직하다. 패시베이션막은 플라스마 CVD법 또는 스퍼터링법 등의 박막 형성법을 사용하여, 질화규소, 산화규소, 질화산화규소, 산화질화규소, 산화질화알루미늄, 또는 산화알루미늄, 다이아몬드-라이크 카본(DLC), 질소 함유 탄소(CN), 그 밖의 절연성 재료를 사용하여 형성할 수 있다.
다음에, 습성이 낮은 제 2 마스크 패턴(322)을 형성한다. 제 2 마스크 패턴은 이후 공정에서 형성되는 층간 절연막을 형성하기 위한 마스크 패턴이다. 제 2 마스크 패턴은 제 1 실시형태에 개시되는 제 1 마스크 패턴(103)과 같은 재료를 사용하여 형성한다.
다음에, 제 2 마스크 패턴 이외에 영역에, 절연성 재료를 도포하여 습성이 높은 층간 절연막(323)을 형성한다. 제 2 마스크 패턴(322)으로서, 층간 절연막(323)과 비교하여 높은 습성을 갖고, 원하는 형상을 갖는 층간 절연막이 형성된다. 층간 절연막(323)의 재료로서는 아크릴 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 폴리에테르, 폴리우레탄, 실록산 중합체, 및 폴리실라잔을 사용하여 형성할 수 있다.
도 3d에 도시하는 바와 같이, 산소를 사용한 애싱에 의해 제 2 마스크 패턴(322)을 제거하여, 소스 전극 및 드레인 전극(314)을 노출시킨다. 또, 소스 전극 및 드레인 전극 상에 패시베이션막을 성막한 경우, 상기 패시베이션막도 제거한다. 그 후에, 소스 전극 및 드레인 전극 각각에 접속하는 도전막(331)을 형성한다. 본 명세서에서는, 액적 토출법으로 도전 재료를 용매에 용해 또는 분산한 페이스트를 토출하여 도전막을 형성한다. 도전막의 도전 재료는 소스 전극 및 드레인 전극과 같은 재료를 사용할 수 있다. 도전막(331)은 접속 배선 또는 화소 전극으로 기능함을 유의한다.
이상의 공정들에 의해, 채널-에칭형 TFT를 제조할 수 있다.
[제 5 실시형태]
본 실시형태에 있어서는 채널-보호형(채널 스토퍼형) TFT의 제조 공정에 관해서 도 4를 참조하여 기술한다.
도 4a에 도시하는 바와 같이, 제 4 실시형태와 같이 기판(101) 상에 게이트 전극(301), 게이트 절연막(302), 및 제 1 반도체막(303)을 형성한다.
다음에, 제 1 반도체막(303) 상이며, 또한 게이트 전극(301)에 중첩하는 영역에 보호막(401)을 형성한다. 형성방법 및 재료는 제 4 실시형태에 개시하는 제 1 마스크 패턴(305)과 같은 것을 사용할 수 있다.
다음에, 제 4 실시형태와 같이 제 2 반도체막(304)(도전성을 갖는 반도체막)을 성막한다. 다음에, 제 1 마스크 패턴(305)을 제 4 실시형태와 같이 형성한다.
다음에, 도 4b에 도시하는 바와 같이 제 1 마스크 패턴을 사용하여 제 1 반도체막을 에칭하여, 제 1 반도체 영역(312)을 형성한다. 이후, 제 2 반도체막을 에칭하여 제 2 반도체 영역(313)을 형성한다. 다음에, 제 2 반도체 영역(313) 상에 소스 전극 및 드레인 전극(314)을 형성한다.
다음에, 도 4c에 도시하는 바와 같이 제 2 반도체 영역을 마스크로 하여 소스 전극 및 드레인 전극(314)으로 에칭하여 보호막(401)을 노출시킨다. 그와 동시에, 제 2 반도체막을 분단하여, 소스 영역 및 드레인 영역으로서 기능하는 제 3 반도체 영역(321)을 형성한다. 본 실시형태에서는 소스 전극 및 드레인 전극을 사용하여 제 2 반도체막을 에칭하였지만, 본 발명은 상기 공정에 한정되지 않고, 상기 에 도시한 제 1 마스크 패턴과 같이 마스크를 형성하여 상기 반도체막을 선택적으로 에칭할 수도 있다.
다음에, 도 4d에 도시하는 바와 같이 소스 전극 및 드레인 전극(314) 상에 패시베이션막을 성막한다. 다음에, 습성이 낮은 제 2 마스크 패턴(322)을 형성한 후, 습성이 높은 절연재료를 사용하여 층간 절연막(323)을 형성한다.
다음에, 도 4e에 도시하는 바와 같이 제 2 마스크 패턴(322)을 제거한 후, 제 4 실시형태와 같이 소스 전극 및 드레인 전극(314)에 각각 접속하는 도전막(331)을 형성한다.
이상의 공정들에 의해, 채널-보호형 TFT를 형성할 수 있다. 보호막(401)은 채널 보호막으로서 기능하기 때문에, 불순물이 첨가된 반도체막을 에칭할 때, 채널영역이 되는 제 1 반도체 영역의 오버 에칭 등에 의한 손상을 방지할 수 있다. 따라서, 안정한 특성으로 고이동도화(high mobility)가 가능한 TFT를 얻을 수 있다.
[제 6 실시형태]
본 실시형태에서는, 도 5a 내지 5e를 참조하여 순스태거형 TFT의 제조 공정에 관해 기술한다.
도 5a에 도시하는 바와 같이 기판(101) 상에 소스 전극 및 드레인 전극(501)을 형성한다. 소스 전극 및 드레인 전극(501)은 제 4 실시형태에 개시한 소스 전극 및 드레인 전극(314)와 같은 재료를 사용하여 형성한다. 액적 토출법, 인쇄법, 전계도금법, PVD법, CVD법을 사용한다. PVD법 또는 CVD법을 사용한 경우, 제 3 실 시형태의 방법 또는 포토리소그래피 공정으로 마스크 패턴을 형성하여, 원하는 형상으로 에칭한다.
다음에, 원소표의 13속 또는 15속의 불순물을 갖는 도전성 제 1 반도체막(502)을 성막한다. 제 1 반도체막(502)은 제 4 실시형태의 제 2 반도체막(303)과 같은 형성방법으로 형성한다. 다음에, 소스 전극 및 드레인 전극(501)의 사이 및 소스 전극 및 드레인 전극상의 제 1 반도체막(502)의 일부를 에칭하기 위한 제 1 마스크 패턴(503)을 형성한다. 제 1 마스크 패턴은 제 4 실시형태의 제 1 마스크 패턴(305)과 같은 재료 및 제조 방법으로 형성한다.
다음에, 도 5b에 도시하는 바와 같이 제 1 마스크 패턴(503)을 사용하여 제 1 반도체막을 공지된 방법으로 에칭함으로써 소스 영역 및 드레인 영역(511)을 형성한다. 이어서, 제 2 반도체막(512) 및 게이트 절연막(513)을 순차적으로 성막한다. 제 2 반도체막(512) 및 게이트 절연막(513)은 각각, 제 4 실시형태에 개시한 제 1 반도체막(303) 및 게이트 절연막(302)의 재료 및 제조 방법을 적절하게 사용하여 형성한다.
다음에, 소스 영역 및 드레인 영역(511)의 사이에 게이트 전극(514)을 형성한다. 이어서, 제 2 마스크 패턴(515)을 형성한다. 게이트 전극(514) 및 제 2 마스크 패턴(515)은 각각, 제 4 실시형태에 개시하는 게이트 전극(301) 및 제 1 마스크 패턴(305)의 재료 및 형성방법을 사용하여 형성한다.
다음에, 도 5c에 도시하는 바와 같이 제 2 마스크 패턴(515)을 사용하여, 게이트 절연막(513)을 에칭하여 게이트 전극(521)을 형성한다. 제 2 반도체막(512) 을 에칭함으로써 반도체 영역(522)을 형성하는 동시에 소스 전극 및 드레인 전극(501)의 일부를 노출시킨다.
다음에, 도 5d에 도시하는 바와 같이 노출된 소스 전극 및 드레인 전극(501) 표면에, 습성이 낮은 제 3 마스크 패턴(531)을 형성한 후, 습성이 높은 재료를 사용하여 층간 절연막(323)을 형성한다. 제 3 마스크 패턴(531)은 제 4 실시형태에 개시하는 제 2 마스크 패턴(322)의 재료 및 형성방법을 적절하게 사용한다.
다음에, 도 5e에 도시하는 바와 같이 제 3 마스크 패턴(531)을 제거한 후, 도전막(331)을 형성한다.
이상의 공정들에 의해, 순스태거형 TFT를 형성할 수 있다.
[제 7 실시형태]
본 실시형태에 있어서, 도 6a 내지 도 6d를 참조하여 톱 게이트의 코플레나 구조의 TFT의 제조 공정에 관해 기술한다.
도 6a에 도시하는 바와 같이, 제 1 절연막(602)을 기판(100) 상에 성막한다. 제 1 절연막으로서는 기판(101)으로부터의 불순물이 나중에 형성되는 TFT에 침입하는 것을 방지하기 위한 것으로, 산화규소막, 질화규소막, 산화질화규소막 등의 막을 PVD법, CVD법 등의 공지된 방법으로 성막한다. 기판(101)으로부터 불순물이 TFT에 침입하지 않은 재료, 대표적으로는 석영 등으로 형성되어 있는 경우에는 제 1 절연막(602)를 성막할 필요는 없다.
다음에, 제 1 절연막(602)상에 반도체 영역(603)을 형성한다. 반도체 영역 (603)은 제 4 실시형태에서 개시되는 제 1 반도체막(303)을 제 1 실시형태 또는 제 3 실시형태, 혹은 공지된 에칭법으로 원하는 형상으로 에칭하여 형성한다.
다음에, 반도체 영역(603) 상에 원소표의 13속 또는 15속의 불순물을 갖는 용액(604)을 액적 토출법으로 토출한 후, 레이저광(605)을 조사한다. 상기 공정에 의해, 도 6b에 도시되는 바와 같이, 도전성을 갖는 반도체 영역(611)(소스 영역 및 드레인 영역)을 형성할 수 있다. 따라서, 원소표의 13속 또는 15속의 불순물을 갖는 용액은 후에 소스 영역 및 드레인 영역이 되는 반도체 영역상에 토출하는 것이 바람직하다.
다음에, 도 6b에 도시하는 바와 같이 소스 영역 및 드레인 영역(611) 상에 습성이 낮은 제 1 마스크 패턴(612)을 형성한다. 제 1 마스크 패턴(612)은 나중에 형성되는 게이트 절연막 및 층간 절연막의 형성을 방해하기 위한 것이기 때문에, 후의 콘택트 홀 및 접속 배선을 형성하는 영역에 토출하는 것이 바람직하다. 제 1 마스크 패턴은 제 2 마스크 패턴과 같은 재료 및 형성방법을 사용하여 형성한다.
다음에, 실록산 중합체, 폴리실라잔 등의 유기 SOG, 무기 SOG 등의 습성이 높은 재료를 액적 토출법 또는 도포법으로 형성하여, 건조 및 소성을 통해 게이트 절연막(613)을 형성한다. 유기 SOG, 무기 SOG 등은 습성이 높기 때문에, 제 1 마스크 패턴으로 튀긴다. 상기 공정에서, 제 1 마스크 패턴(612)은 건조되어, 반도체 영역(603) 중 또는 표면에 제 1 마스크 패턴의 조성물(622)이 잔존한다.
도 6c에 도시하는 바와 같이 반도체 영역(603)상에 있어서, 소스 영역 및 드레인 영역(611)의 사이이며, 게이트 절연막(613)상에 게이트 전극(621)을 형성한 다. 게이트 전극(621)은 제 4 실시형태에 개시되는 게이트 전극(301)과 같은 재료 및 제조 방법을 사용하여 형성한다.
다음에, 습성이 높은 절연재료를 도포하여 층간 절연막(323)을 형성한다. 제 1 마스크 패턴의 조성물(622)은 습성이 낮기 때문에, 습성이 높은 절연재료는 튀긴다. 이 때문에, 선택적으로 층간 절연막(323)을 형성할 수 있다.
다음에, 도전막(331)을 형성한다.
상기의 공정들에 의해, 톱 게이트의 코플레나 구조의 TFT를 형성할 수 있다.
[제 8 실시형태]
본 실시형태에 있어서, 도 25a 내지 도 25d를 참조하여 톱 게이트의 코플레나 구조의 TFT의 제조 공정에 대해 제 7 실시형태와 다른 제조 공정을 기술한다. 제 7 실시형태에서는 도포법 또는 액적 토출법으로 게이트 절연막을 형성한 TFT에 관해서 설명하였다. 본 실시형태에서는 CVD법 또는 PVD법으로 게이트 절연막을 성막한 TFT에 관해서 기술한다.
도 25a에 도시하는 바와 같이 제 7 실시형태와 같이 반도체 영역(603)을 형성한다. 도 25b에 도시하는 바와 같이 원소표의 13속 또는 15속의 불순물을 갖는 용액(604)을 액적 토출법으로 반도체 영역(603)상에 토출한 후, 레이저광(605)을 조사하여, 도전성 반도체 영역(611)(소스 영역 및 드레인 영역)을 형성한다. 은 용액(604)을 액적 토출법으로 토출한 후, 레이저광(605)를 조사한다.
다음에, CVD법 또는 PVD법으로 반도체 영역 및 제 1 절연막(602) 상에 게이 트 절연막(713)을 성막한다. 상기 경우는 기판 표면상 전체면에 게이트 절연막이 성막된다. 이어서, 반도체 영역(603)상에 있어서 소스 영역 및 드레인 영역(611) 의 사이이며, 게이트 절연막(713) 상에 게이트 전극(621)을 형성한다.
다음에, 도 25c에 도시하는 바와 같이 소스 영역 및 드레인 영역(611)과 게이트 절연막(713)이 중첩하는 영역에, 습성이 낮은 제 1 마스크 패턴(612)을 형성한다. 제 1 마스크 패턴(612)은 나중에 형성되는 층간 절연막의 형성을 방해하기 위한 것이기 때문에, 후에 콘택트 홀 및 접속 배선을 형성하는 영역에 토출하는 것이 바람직하다. 이어서, 습성이 높은 절연재료를 도포하여 층간 절연막(323)을 형성한다. 제 1 마스크 패턴은 습성이 높기 때문에, 습성이 높은 절연재료는 제 1 마스크 패턴에 튀긴다.
다음에, 도 25d에 도시하는 바와 같이 층간 절연막(323)을 마스크로서 사용하여 산소를 사용한 애싱으로 제 1 마스크 패턴(612)을 제거하여, 게이트 절연막(713)의 일부를 노출시킨다. 다음에, 게이트 절연막의 노출된 영역을 에칭하여, 소스 영역 및 드레인 영역을 노출시킨다. 다음에, 소스 영역 및 드레인 영역 각각에 접속하는 도전막(331)을 형성한다.
상기 공정들에 의해, 톱 게이트의 코플레나 구조의 TFT를 형성할 수 있다. 또한, 같은 콘택트 홀을 형성하는 공정 및 공지된 방법으로, 보텀 게이트의 코플레나 구조의 TFT를 형성할 수 있다.
[제 9 실시형태]
본 실시형태에서는 상기 실시형태에 있어서의 마스크 패턴 형성에 사용할 수 있는 액적 토출 기기에 관해서 설명한다. 도 20에 있어서, 기판(1900) 상에 있어서, 1개의 패널(1930)이 형성되는 영역을 점선으로 도시한다.
액적 토출 기기(1905)는 헤드를 갖고, 헤드는 복수의 노즐을 갖는다. 본 실시의 형태에서는 각각 10개의 노즐들이 설치된 세 개의 헤드들(1903a, 1903b, 1903c)이 제공되지만, 노즐들의 수 및 헤드들의 수는 처리면적이나 공정 등에 따라 설정할 수 있다.
각각의 헤드는 제어수단(1907)에 접속된다. 컴퓨터(1910)가 제어수단(1907)을 제어함으로써, 미리 설정된 패턴을 묘화(draw)할 수 있다. 묘화하는 타이밍은 예를 들면, 스테이지(1931) 상에 고정된 기판(1900)상에 형성된 마커(1911)를 기준점으로 하여 결정될 수 있다. 대안적으로, 기판(1900)의 가장자리들을 기준으로 하여 결정될 수도 있다. 이들 기준점을 CCD 등의 촬상수단(1904)으로 검출하여, 화상 신호 처리수단(1909)에 의해 디지털 신호로 변환시킨다. 컴퓨터(1910)는 디지털 신호를 인식하여, 제어 신호를 발생시켜 제어수단(1907)에 보낸다. 이와 같이 패턴을 묘화할 때, 패턴 형성면과 노즐의 선단 사이의 간격은 0.1cm 내지 5cm, 바람직하게는 0.1cm 내지 2cm, 더욱 바람직하게는 0.1mm 전후로 하는 것이 바람직하다. 상기와 같이 간격을 짧게 함으로써, 액적의 착탄 정밀도가 향상된다.
이 때, 기판(1900) 상에 형성되는 패턴의 데이터는 기억매체(1908)에 저장된다. 상기 데이터를 기초로 하여 제어수단(1907)에 제어 신호를 보내어, 각 헤드(1903a, 1903b, 및 1903c)를 개별적으로 제어할 수 있다. 즉, 헤드(1903a, 1903b, 및 1903c)가 갖는 각 노즐로부터 다른 재료들을 갖는 액적을 토출할 수 있다. 예를 들면 헤드(1903a 및 1903b)가 갖는 노즐은 절연막 재료를 갖는 액적을 토출하고, 헤드(1903c)가 갖는 노즐은 도전막 재료를 갖는 액적을 토출할 수 있다.
또한, 헤드가 갖는 각 노즐을 개별로 제어할 수도 있다. 노즐을 개별로 제어할 수 있기 때문에, 특정한 노즐로부터 다른 재료를 갖는 액적을 토출할 수 있다. 예를 들면, 동일 헤드(1903a)에, 도전막 재료를 갖는 액적을 토출하는 노즐과 절연막 재료를 갖는 액적을 토출하는 노즐을 설치할 수 있다.
또한, 층간 절연막의 형성 공정과 같이 대면적에 대하여 액적 토출처리를 하는 경우, 층간 절연막 재료를 갖는 액적을 전체 노즐들로부터 토출시키면 좋다. 또한, 복수의 헤드가 갖는 전체 노즐들로부터, 층간 절연막 재료를 갖는 액적을 토출하면 좋다. 그 결과, 처리율을 향상시킬 수 있다. 물론, 층간 절연막 형성 공정에서, 하나의 노즐로부터 층간 절연막 재료를 갖는 액적을 토출하여, 복수주사함으로써 대면적에 대하여 액적 토출처리를 할 수도 있다.
헤드를 지그재그 또는 왕복시킴으로써, 대형 마더유리(mother glass)에 대한 패턴 형성을 할 수 있다. 이 때, 헤드와 기판을 상대적으로 복수회 주사시키는 것이 바람직하다. 헤드를 기판에 대하여 주사할 때, 진행방향에 대하여 헤드를 비스듬하게 기울이는 것이 바람직하다.
대형 마더유리로부터 복수의 패널을 형성하는 경우, 헤드의 폭은 1개의 패널의 폭과 같은 정도로 하면 바람직하다. 1개의 패널(1930)이 형성되는 영역에 대하여 일회의 주사로 패턴을 형성할 수 있고, 따라서 높은 처리율을 기대할 수 있기 때문이다.
헤드의 폭은 패널의 폭보다 작게 할 수도 있다. 이 때, 폭이 작은 복수의 헤드들을 1개의 패널의 폭에 대응하여 직렬로 배치할 수도 있다. 폭이 작은 복수의 헤드를 직렬로 배치함으로써, 헤드의 폭이 커짐에 따라서 우려되는 헤드의 휘어짐의 발생을 방지할 수 있다. 물론, 폭이 작은 헤드를 복수회 주사함으로써, 패턴 형성을 할 수도 있다.
액적 토출법으로 용액의 액적을 토출하는 공정은 감압하에서 행하는 것이 바람직하다. 용액을 토출하여 피처리물에 착탄할 때까지의 사이에, 상기 용액의 용매가 증발하여, 용액의 건조 및 소성 공정들을 생략할 수 있기 때문이다. 또한, 도전체의 표면에 산화막 등이 형성되지 않기 때문에, 감압하에서 수행하는 것이 바람직하다. 용액을 적하하는 공정은 질소 분위기 중이나 유기가스 분위기 중에서 수행할 수도 있다.
액적 토출법으로서, 피에조 방식(piesoelectric method)을 사용할 수 있다. 피에조 방식은 액적의 제어성이 뛰어나고 잉크 선택의 자유도가 높기 때문에 잉크젯 프린터에서도 이용되고 있다. 또, 피에조 방식에는 벤더형(대표적으로 MLP(Multi Layer Piezo)형), 위치형(대표적으로 MLCHip(Multi Layer Ceramic Hyper Integrated Piezo Segments)형), 측벽형 및 천공형이 있다. 또한 용액의 용매에 따라, 발열체를 발열시켜 거품을 발생시킴으로써 용액을 밀어내는, 소위 버블-젯(일본 등록 상표) 방식(서멀 방식)을 이용한 액적 토출법을 사용할 수도 있다.
[제 1 실시예]
다음으로, 도 8 내지 도 13을 참조하여 액티브 매트릭스 기판 및 상기 액티브 매트릭스 기판을 갖는 디스플레이 패널의 제조 방법에 관해서 설명한다. 본 실시예에서는 디스플레이 패널의 예로서 액정 디스플레이 패널을 사용한다. 도 8 내지 도 10의 각각은 화소부 및 접속 단자부의 종단면 구조를 도식적으로 도시한다. 도 11 내지 도 13의 각가은 A-B 및 C-D에 대응하는 평면 구조를 도시한다.
도 8a에 도시하는 바와 같이 기판(800) 표면을 400도에서 산화하여 막 두께 100nm의 절연막(801)을 형성한다. 상기 절연막은 나중에 형성하는 도전막의 에칭 스토퍼막으로서 기능한다. 다음에, 제 1 도전막(802)을 절연막(801) 상에 성막하여, 제 1 도전막 상에 액적 토출법으로 제 1 마스크 패턴(803 내지 805)을 형성한다. 기판(800)에는 아사히가라스사제(Asahi Glass Co., Ltd.) AN100 유리기판을 사용하고, 제 1 도전막(802)에는 텅스텐 타깃 및 아르곤가스를 사용하여 스퍼터링법으로 막 두께 100nm의 텅스텐막을 성막한다. 제 1 마스크 패턴에는 폴리이미드를 액적 토출법으로 토출하여, 200도에서 30분 동안 가열하여 소성한다. 제 1 마스크 패턴은 나중에 형성되는 게이트 배선층, 게이트 전극층 및 접속 도전층 상에 토출한다.
다음에, 도 8b에 도시하는 바와 같이 제 1 마스크 패턴(803 내지 805)를 사용하여 제 1 도전막의 일부를 에칭하여, 게이트 배선층(811), 게이트 전극층(812), 및 접속 도전층(813)을 형성한다. 이후, 제 1 마스크 패턴(803 내지 805)를 박리액(peeling solution)을 사용하여 박리한다.
다음에, 플라스마 CVD법으로 게이트 절연막(814)을 성막한다. 게이트 절연막(814)으로서는 400도로 가열한 챔버에서 SiH4 및 N2O(유량비 SiH4:N2O=1:200)를 사용한 플라스마 CVD법으로, 막 두께 110nm의 질화산화규소막(H:1.8%, N:2.6%, O:63.9%, Si:31.7%)을 성막한다.
이후, 제 1 반도체막(815) 및 n-채널형을 이루는 제 2 반도체막(816)을 성막한다. 제 1 반도체막(815)으로서는 플라스마 CVD법으로 막 두께 150nm의 어몰퍼스 실리콘막을 성막한다. 다음에, 어몰퍼스 실리콘막의 표면의 산화막을 제거한 후, 실란가스와 포스핀가스를 사용하여 막 두께 50nm의 세미어몰퍼스 실리콘막을 성막한다.
다음에, 제 2 반도체막 상에 제 2 마스크 패턴들(817 및 818)을 형성한다. 제 2 마스크 패턴들은 폴리이미드를 액적 토출법으로 제 2 반도체막 상에 토출하여, 200도에서 30분 동안 가열하여 형성한다. 제 2 마스크 패턴(817)은 후의 반도체 영역이 형성되는 영역 상에 토출한다.
다음에, 도 8c에 도시하는 바와 같이 제 2 마스크 패턴을 사용하여 제 2 반도체막(816)을 에칭함으로써, 제 1 반도체 영역(821 및 822)(소스 및 드레인 영역)을 형성한다. 제 2 반도체막(816)은 유량비가 CF4:O2=10:9인 혼합가스를 사용하여 에칭한다. 이후, 제 2 마스크 패턴(817 및 818)을 박리액을 사용하여 박리한다.
다음에, 제 3 마스크 패턴(823)을 형성한다. 제 3 마스크 패턴은 폴리이미드를 액적 토출법으로 제 1 반도체 영역(821 및 822) 및 제 1 반도체막(815)의 일 부의 위에 토출하여, 200도에서 30분 동안 가열하여 형성한다.
다음에, 도 8d에 도시하는 바와 같이 제 3 마스크 패턴(823)을 사용하여 제 1 반도체막(815)를 에칭함으로써, 제 2 반도체 영역(831)을 형성한다. 도 8d는 종단면 구조를 도식적으로 도시하고, 도 11은 A-B 및 C-D에 대응하는 평면 구조를 도시함을 유의한다. 이후, 제 3 마스크 패턴(823)을 박리액을 사용하여 박리한다.
다음에, 도 8e에 도시하는 바와 같이 습성이 낮은 제 4 마스크 패턴(832)를 형성한다. 습성이 낮은 제 4 마스크 패턴은 액적 토출법으로 게이트 절연막(814)과 접속 도전층(813)에 중첩하는 영역에, 불소계 실란 커플링재를 용매에 용해한 용액을 토출하여 형성한다. 제 4 마스크 패턴(832)은 나중의 드레인 전극과 접속 도전층(813)에 접속하는 영역에 콘택트 홀을 형성하기 위한 제 5 마스크 패턴을 형성하기 위한 보호막이다.
다음에, 습성이 높은 재료를 사용하여 제 5 마스크 패턴(833)을 형성한다. 제 5 마스크 패턴은 제 1 콘택트 홀을 형성하기 위한 마스크이며, 폴리이미드를 액적 토출법으로 토출하여, 200도에서 30분 동안 가열하여 형성한다. 이 때, 제 4 마스크 패턴(832)은 습성이 낮고, 제 5 마스크 패턴(833)은 습성이 높기 때문에, 제 4 마스크 패턴이 형성되는 영역에는 제 5 마스크 패턴(833)은 형성되지 않는다.
다음에, 도 9a에 도시하는 바와 같이 산소 애싱으로 제 4 마스크 패턴(832)를 제거하여 게이트 절연막의 일부를 노출시킨다. 다음에, 제 5 마스크 패턴(833)을 사용하여, 노출된 게이트 절연막을 에칭한다. 게이트 절연막은 CHF3을 사용하여 에칭한다. 이후, 산소 애싱 및 박리액을 사용한 에칭으로 제 5 마스크 패턴(833) 을 박리한다.
다음에, 소스 배선층(841) 및 드레인 배선층(842)을 액적 토출법으로 형성한다. 이 때, 드레인 배선층(842)은 제 2 반도체 영역(822) 및 접속 도전층(813)에 접속되도록 형성한다. 소스 배선층(841) 및 드레인 배선층(842)은 Ag(은)입자들이 분산된 용액을 토출하여, 100도에서 30분 동안 가열하여 건조한 후, 산소 농도 10%의 분위기 내에서 230도에서 1시간 동안 가열하여 소성한다. 다음에, 보호막(843)을 성막한다. 보호막은 실리콘 타깃 및 스퍼터링가스로서 아르곤 및 질소(유량비 Ar:N2=1:1)를 사용한 스퍼터링법으로, 막 두께 100nm의 질화규소막을 성막한다.
도 12는 도 9a의 A-B 및 C-D에 대응하는 평면도를 도시한다.
다음에, 도 9b에 도시하는 바와 같이 보호막(843)과 접속 도전층(813)에 중첩하는 영역, 및 게이트 배선층 및 소스 배선층이 접속 단자와 접속하는 영역에 습성이 낮은 제 6 마스크 패턴(851 및 852)을 형성한다. 이후, 층간 절연막(853)을 형성한다. 제 6 마스크 패턴은 나중에 형성하는 층간 절연막의 마스크이다. 제 6 마스크 패턴으로서, 액적 토출법으로 불소계 실란 커플링재를 용매에 용해한 용액을 토출하여, 층간 절연막853으로서, 액적 토출법으로 습성이 높은 절연재료인 폴리이미드를 토출한 후, 200도에서 30분 동안의 가열 및 300도에서 1시간 동안의 가열로, 양쪽을 소성한다.
다음에, 도 9c에 도시하는 바와 같이 CF4, O2, 및 He의 혼합가스(유량비 CF4:O2:He=8:12:7)를 사용하여 제 6 마스크 패턴(851)을 에칭한 후, 보호막(843) 및 게이트 절연막(814)의 일부를 에칭하여, 제 2 콘택트 홀을 형성한다. 상기 에칭 공정에 있어서, 게이트 배선층 및 소스 배선층이 접속 단자와 접속하는 영역의 보호막(843) 및 게이트 절연막(814)도 에칭한다.
다음에, 제 2 도전막(861)을 성막한 후, 제 7 마스크 패턴을 형성한다. 제 2 도전막은 스퍼터링법으로 막 두께 110nm의 산화규소를 포함하는 인듐석산화물(ITO)을 성막하고, 나중에 화소 전극을 형성하는 영역에 폴리이미드를 액적 토출법으로 적하하여, 200도로 30분 동안 가열한다.
본 실시예에서는 투과형의 액정 디스플레이 패널을 제조하기 위해, 화소 전극을 산화규소를 포함하는 ITO로 형성하였지만, 이 대신에 인듐석산화물(ITO), 산화아연(ZnO), 산화주석(SnO2) 등을 포함하는 조성물에 의해 미리결정된 패턴을 형성하여, 소성에 의해서 화소 전극을 형성할 수도 있다. 반사형의 액정 디스플레이 패널을 제조하는 경우에는 Ag(은), Au(금), Cu(동), W(텅스텐), Al(알루미늄) 등의 금속의 입자들을 주성분으로 한 조성물을 사용할 수 있다.
다음에, 도 9d에 도시하는 바와 같이 제 7 마스크 패턴을 사용하여 제 2 도전막을 에칭하여 화소 전극(871)을 형성한다. 상기 에칭 공정을 통해, 게이트 배선층 및 소스 배선층이 접속 단자와 접속하는 영역에 형성된 제 2 도전막도 에칭한다. 이후, 제 7 마스크 패턴을 박리액을 사용하여 박리한다. 도 13은 도 9d의 A-B 및 C-D에 대응하는 평면도를 도시함을 유의한다.
화소 전극(871)은 제 2 콘택트 홀을 통해, 접속 도전층(813)과 접속한다. 접속 도전층(813)은 드레인 배선층(842)과 접속하고 있기 때문에, 화소 전극(871) 과 드레인 배선층(842)은 전기적으로 접속하고 있다. 본 실시예에 있어서, 드레인 배선층(842)은 은(Ag)으로 형성되어 있고, 화소 전극(871)은 산화규소를 포함하는 ITO로 형성되어 있지만, 이들은 서로 직접적으로 접속하지 않는다. 따라서, 은이 산화되지 않고, 콘택트 저항을 높이지 않아도, 드레인 배선층(842)과 화소 전극(871)은 전기적으로 접속할 수 있다.
또한, 선택적으로 도전 재료를 포함하는 용액을 액적 토출법으로 적하하여, 에칭 공정 없이 화소 전극을 형성할 수 있다. 또한, 나중에 화소 전극이 형성되지 않은 영역에 습성이 낮은 마스크 패턴을 형성한 후, 도전성을 갖는 용액을 토출하여, 화소 전극을 형성할 수 있다. 이 경우, 마스크 패턴은 산소를 사용한 애싱으로 제거할 수 있다. 마스크 패턴을 제거하지 않고, 잔존시켜 둘수도 있다.
상기의 공정들에 의해, 액티브 매트릭스 기판을 형성할 수 있다.
다음에, 도 10a에 도시하는 바와 같이 화소 전극(871)을 덮도록 인쇄법이나 스핀 실시예법으로, 절연막을 성막하여, 러빙 처리를 통해 배향막(alignment film; 872)을 형성한다. 배향막(872)은 사방증착법(斜方蒸着法)으로 형성할 수도 있음을 유의한다. 다음에, 화소를 형성한 주변의 영역에 액적 토출법으로 밀봉재(sealant; 873)를 형성한다.
다음에, 도 10b에 도시하는 바와 같이 디스펜서 방식(적하 방식)으로, 밀봉재(873)로 형성된 폐쇄 루프 내측에, 액적 재료를 적하한다.
본 명세서에서, 도 28은 액티브 매트릭스 기판 상에 액적 적하법으로 액정 재료를 적하하는 공정을 도시한다. 도 28a는 디스펜서(2701)에 의해 액정 재료를 적하하는 공정을 사시적으로 도시하며, 도 28b는 도 28a의 A-B의 단면도를 도시한다.
밀봉재(2702)로 둘러싸인 화소부(2703)를 덮도록 액정 재료(2704)를 액정 디스펜서(2701)로부터 적하 또는 토출시킨다. 액정 디스펜서(2701)를 이동시킬 수 있고, 액정 디스펜서(2701)를 고정하여, 기판(2700)을 이동시킴으로써 액정층을 형성할 수 있다. 또한, 복수의 액정 디스펜서(2701)를 설치하여 한번에 액정을 적하할 수도 있다.
도 28b에 도시하는 바와 같이 밀봉재(2702)로 둘러싸인 영역에만 선택적으로 액정 재료(2704)를 적하 또는 토출시킨다.
다음에, 진공 분위기에서, 배향막(883) 및 대향전극(882)이 설치된 대향기판(881)과 접합하여, 자외선 경화를 하여, 액정 재료를 충전하여 액정층(884)을 형성한다.
밀봉재(873)에는 필러들이 혼합되어 있을 수 있고, 대향기판에는 컬러필터나 차폐막(블랙 매트릭스) 등이 형성될 수도 있다. 또한, 액정층(884)은 대향기판을 접합하고 나서 모세관 현상을 이용하여 액정 재료를 주입하는 딥방식을 사용하여 형성할 수 있다.
본 명세서에서 액정 재료가 화소부 상에 적하되지만, 대역기판측 상에 액정 재료를 적하한 후 화소부를 갖는 기판을 접합할 수도 있다.
다음에, 도 10c에 도시하는 바와 같이 접속 단자들(게이트 배선층에 접속되는 접속 단자886, 소스 배선층에 접속되는 접속 단자는 도시하지 않음)을 이방성 도전층(885)을 통해 게이트 배선층(811) 및 소스 배선층(도시하지 않음) 각각에 접합함으로써 액정 디스플레이 패널을 형성할 수 있다.
층간 절연막(853) 및 배향막(872)을 기판 전체면에 형성할 수 있다. 이 경우, 밀봉재를 형성하기 전에, 액적 토출법으로 마스크를 형성한 후, 공지된 에칭법으로, 이들의 절연막을 제거하여, 소스 및 게이트 배선층을 노출시킨다.
상기의 공정들에 의해 액정 디스플레이 패널을 제조할 수 있다. 정전 파괴 방지를 위한 보호회로, 대표적으로는 다이오드 등을 접속 단자와 소스 배선(게이트 배선)의 사이 또는 화소부에 설치할 수 있음을 유의한다. 이 경우, 상기와 같은 공정으로 제조하여, 화소부의 게이트 배선층과 다이오드의 드레인 또는 소스 배선층을 접속함으로써, 다이오드로서 동작시킬 수 있다.
제 1 실시형태 내지 제 9 실시형태 중 어떠한 실시형태를 본 실시예에 적응할 수 있다. 본 실시예에서는 디스플레이 패널로서 액정 디스플레이 패널의 제조 방법을 개시하였지만, 본 발명은 이에 한정되지 않고, 유기 재료 또는 무기 재료로 형성된 발광물질을 발광층으로서 갖는 발광 디스플레이 장치, 및 DMD(Digital Micromirror Device; 디지털 마이크로미러 디바이스), PDP(Plasma Display Panel; 플라스마 디스플레이 패널), FED(Field Emission Display), 및 전기이동 디스플레이 장치(전자 페이퍼) 등의 액티브형 디스플레이 패널에 적절하게 적용할 수 있다.
[제 2 실시예]
본 실시예에서는, 도 26a 내지 도 26d를 사용하여 패시브 매트릭스 기판을 사용하는 디스플레이 패널에 관해 설명한다. 본 실시예에서는 디스플레이 패널의 예로서, EL(Electro Luminescence) 디스플레이 패널(발광 디스플레이 패널)을 사용하여 설명한다.
도 26a에 도시하는 바와 같이 투광성을 갖는 기판(2601) 상에, 투광성 도전막으로 형성되는 제 1 화소 전극(2602)를 형성한다. 복수의 제 1 화소 전극들(2602)은 평행하게 배치되어 있다. 본 실시예에서, 제 1 화소 전극으로서 ITO 및 ZnO2의 조성물로서 갖는 용액을 평행하게 묘화하면서 토출하여, 제 1 화소 전극을 형성한다.
다음에, 제 1 화소 전극(2602) 상에, 등간격(even interval)으로 제 1 전극과 직교한 복수의 제 1 절연막(2603)을 형성한다. 제 1 절연막으로서는 SiO2 및 SiN 등의 절연막을 성막하여, 평행하게 에칭하여 형성한다.
다음에, 도 26b에 도시하는 바와 같이 후에 유기 EL 재료층이 형성되는 영역, 즉 인접하는 제 1 절연막(2603) 및 그 사이의 영역에, 습성이 낮은 마스크 패턴(2611)을 형성한다. 습성이 낮은 마스크 패턴으로서, FAS를 갖는 용액을 액적 토출법으로 토출하여 형성한다.
일부의 경우들에서 유기 EL 재료층은 무기 재료로 형성된 재료를 포함함을 유의한다.
다음에, 습성이 낮은 마스크 패턴이 형성되어 있지 않은 영역, 즉 마스크 패턴의 외측 가장자리에, 습성이 높은 용액을 토출하여, 건조 및 소성을 하여 제 2 절연막(2612)을 형성한다. 본 실시예에서는 폴리이미드를 토출한다.
습성이 높은 용액의 조성, 점도, 및 표면장력에 따라 도 26b에 도시하는 바와 같이 단면이 역테이퍼 형상(reverse tapered shape)의 제 2 절연막(2612)을 형성할 수 있다.
습성이 높은 용액의 조성, 점도, 및 표면장력에 따라 도 27에 도시하는 바와 같이 단면이 순테이퍼 형상의 제 2 절연막(2631)을 형성할 수 있다.
다음에, 도 26c에 도시하는 바와 같이 산소를 사용한 애싱에 의해, 마스크 패턴(2611)을 제거한다. 다음에, 유기 EL 재료를 증착하여, 즉 인접하는 제 1 절연막(2603) 및 그 사이의 영역에, 유기 EL 재료층(2621)을 형성한다. 상기 공정에서, 제 2 절연막(2612)상에도, 유기 EL 재료(2622)가 증착된다.
다음에, 도 26d에 도시하는 바와 같이 도전 재료를 증착하여, 제 2 화소 전극(2623)을 형성한다. 이 공정에서, 제 2 절연막(2612) 상에 형성된 유기 EL 재료(2622)상에, 제 2 도전 재료(2624)가 증착된다. 본 실시예에서는 제 2 화소 전극은 Al, Al-Li 합금, Ag-Mg 합금 등으로 형성되어 있다.
제 2 절연막(2612)의 단면이 역테이퍼 형상인 경우, 유기 EL 재료층(2621) 및 화소 전극(2623)은 제 2 절연막(2612)의 머리부(head)에 의해서 증착이 방해되고, 그에 따라, 공지된 포토리소그래피 공정을 사용하지 않아도, 제 2 절연막(2612)마다 분단할 수 있다.
제 2 절연막(2631)이 순테이퍼 형상인 경우, 액적 토출법으로, 도 27b에 도시하는 바와 같이 각 제 2 절연막(2631)의 사이에, 유기 EL 재료 및 도전 재료를 갖는 용액을 각각에 토출하여, 유기 EL 재료(2622) 및 제 2 화소 전극(2623)을 형성할 수 있다.
이후, 보호막을 성막하여 유기 EL 디스플레이 패널을 제조할 수 있다.
제 1 실시형태 내지 제 9 실시형태의 어떤 것을 본 실시예에 적응할 수 있음을 유의한다. 본 실시예에서는 디스플레이 패널로서 유기 EL 디스플레이 패널의 제조 방법을 개시하였지만, 이것에 한정되는 것이 아니라, 액정 디스플레이 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 및 전기이동 디스플레이 장치(전자 페이퍼) 등의 패시브형 디스플레이 패널에 적절하게 적응시킬 수 있다.
본 실시예에 있어서, 공지된 포토리소그래피를 하지 않아도, 유기 EL 재료층을 절연하는 절연막을 형성할 수 있다.
[제 3 실시예]
본 실시예에서는, 도 14a 내지 도 14c를 참조하여 상기 실시예의 디스플레이 패널에 대해 구동회로들(1403a 및 1403b)(신호선 구동회로(1402) 및 주사선 구동회로(1403a, 1403b))를 실장한다.
도 14a에 도시한바와 같이, 신호선 구동회로(1402) 및 주사선 구동회로(1403a 및 1403b)를 화소부(1401)에 실장한다. 도 14a에서, 신호선 구동회로(1402) 및 주사선 구동회로(1403a 및 1403b) 등으로서의 기판(1400) 상에 IC 칩(1405)을 실장한다. 이후, FPC(Flexible Printed Circuit)을 통해 IC 칩(1405)과 외부회로를 접속한다.
도 14b에 도시하는 바와 같이 SAS나 결정성 반도체로 TFT를 형성하는 경우, 화소부(1401)와 주사선 구동회로(1403a 및 1403b) 등을 기판상에 일체 형성하고, 신호선 구동회로(1402) 등을 별도 IC 칩으로서 실장하는 경우가 있다. 도 14b에 있어서, COG 방식으로 신호선 구동회로1402로서 기판(1400) 상에 IC 칩(1405)을 실장한다. FPC(1406)를 통해, IC 칩과 외부회로를 접속한다.
도 14c에 도시하는 바와 같이 COG 방식 대신에, TAB 방식으로 신호선 구동회로(1402) 등을 실장하는 경우가 있다. FPC(1406)를 통해, IC 칩(1405)과 외부회로를 접속한다. 도 14c에 있어서, 신호선 구동회로를 TAB 방식으로 실장하고 있지만, 주사선 구동회로를 TAB 방식으로 실장할 수도 있다.
IC 칩을 TAB 방식으로 실장함으로써, 기판에 대하여 화소부를 크게 설치할 수 있고, 협가장자리화(narrower frame)를 달성할 수 있다.
IC 칩은 실리콘 웨이퍼를 사용하여 형성하지만, IC 칩 대신에 유리기판 상에 IC를 형성한 IC(이하, 드라이버 IC라고 표기)를 설치할 수도 있다. IC 칩은 원형의 실리콘 웨이퍼로부터 IC 칩을 추출하기 위해서, 모체기판의 형상에 제약이 있다. 한편 드라이버 IC는 모체기판이 유리이며, 형상에 제약이 없기 때문에, 생산성을 높일 수 있다. 그 때문에, 드라이버 IC의 형상 치수는 자유롭게 설정할 수 있다. 드라이버 IC의 장변의 길이를 15 내지 80mm로 형성하면, IC 칩을 실장하는 경우와 비교하여, 필요한 수를 줄일 수 있다. 그 결과, 접속 단자수를 절감할 수 있고, 제조상의 양품율을 향상시킬 수 있다.
드라이버 IC는 기판상에 형성된 결정질 반도체를 사용하여 형성할 수 있고, 결정질 반도체는 연속발진형의 레이저광을 조사하는 것으로 형성하면 좋다. 연속발진형의 레이저광을 조사하여 얻어지는 반도체막은 결정 결함이 적고, 대입경의 결정 입자를 갖는다. 그 결과, 이러한 반도체막을 갖는 트랜지스터는 이동도나 응답속도가 양호해지고, 고속 구동이 가능해져, 드라이버 IC에 적절하다.
[제 4 실시예]
본 실시예에서는, 도 15a 내지 도 15d를 참조하여 상기 실시예에 개시한 디스플레이 패널에 대한 구동회로들(신호선 구동회로(1402) 및 주사선 구동회로(1403a 및 1403b))의 실장방법에 관해 설명한다. 구동회로들을 이방성 도전재를 사용한 접속방법이나 와이어 본딩 방식 등으로 실장할 수 있고, 그 일례에 관해서 도 15a 내지 도 15d를 참조하여 설명한다. 본 실시예에서는 신호선 구동회로(1402) 및 주사선 구동회로(1403a 및 1403b)에 대해 드라이버 IC를 사용한 예를 개시한다. 드라이버 IC 대신에 IC 칩을 적절히 사용할 수 있다.
도 15a는 IC 드라이버(1703)가 이방성 도전재를 사용하여 액티브 매트릭스 기판(1701) 상에 실장된 예를 도시한다. 소스 배선 또는 게이트 배선 등의 각 배선(도시하지 않음)과 상기 배선의 추출 전극인 전극 퍼트(1702a 및 1702b)를 액티브 매트릭스 기판(1701) 상에 형성한다.
드라이버 IC(1703) 표면에는 접속 단자(1704a 및 1704b)가 설치되고, 그 주변부에는 보호 절연막(1705)이 형성된다.
드라이버 IC(1703)는 액티브 매트릭스 기판(1701) 상에 이방성 도전 접착제(1706)로 고정되어 있고, 접속 단자(1704a 및 1704b)와 전극 퍼트(1702a 및 1702b)는 각각, 이방성 도전 접착제 중에 포함되는 도전성 입자(1707)로 전기적으로 접속되어 있다. 이방성 도전 접착제는 도전성 입자(입경 3 내지 7㎛ 정도)를 분산, 함유하는 접착성 수지이며, 에폭시 수지, 페놀 수지 등을 들 수 있다. 또한, 도전성 입자(입경이 수 내지 수백㎛ 정도)는 금, 은 동, 팔라듐, 또는 백금으로부터 선택된 일원소, 혹은 복수의 원소의 합금입자로 형성된다. 또한, 상기 원소들의 다층 구조를 갖는 입자일 수도 있다. 또한, 수지입자에 금, 은 동, 팔라듐, 또는 백금으로부터 선택된 일원소, 혹은 복수의 원소의 합금이 코팅된 입자일 수도 있다.
이방성 도전 접착제 대신에, 베이스필름상에 필름형으로 형성된 이방성 도전필름을 전사하여 사용할 수도 있다. 이방성 도전필름은 또한 이방성 도전 접착제와 같은 도전성 입자가 분산되어 있다. 이방성 도전 접착제(1706) 중에 혼입된 도전성 입자(1707)의 크기와 밀도를 적합한 것으로 함으로써, 이러한 형태로 드라이버 IC를 액티브 매트릭스 기판에 실장할 수 있다. 본 실장방법은 도 14a 및 도 14b의 드라이버 IC들의 실장방법에 적합하다.
도 15b는 유기 수지의 수축력을 사용한 실장방법의 예를 도시하고, 드라이버 IC의 접속 단자 표면에 Ta 및 Ti 등으로 버퍼층(1711a 및 1711b)를 형성하고, 그 위에 무전해도금법 등에 의해 Au를 약 20㎛ 형성하여 범프(1712a 및 1712b)로 한다. 드라이버 IC와 액티브 매트릭스 기판 사이에 광 경화성 절연 수지(1713)를 개재시켜, 광 경화하여 굳어지는 수지의 수축력을 이용하여 전극간을 압접하여 실장 할 수 있다. 본 실장방법은 도 14a 및 도 14b의 드라이버 IC의 실장방법에 적합하다.
도 15c에서 도시하는 바와 같이 액티브 매트릭스 기판(1701) 상에 드라이버 IC(1703)을 접착제(1721)로 고정하고, 와이어(1722a 및 1722b)로 구동 IC의 접속 단자와 배선기판상의 전극 퍼트(1702a 및 1702b)를 접속할 수도 있다. 이후, 유기 수지(1723)로 밀봉한다. 본 실장방법은 도 14a 및 도 14b의 드라이버 IC의 실장방법에 적합하다.
도 15d에서 도시하는 바와 같이, 도전성 입자(1708)를 함유하는 이방성 도전 접착제(1706)를 통해 FPC(1731) 상의 배선(1732)과 드라이버 IC(1703)를 설치할 수 있다. 이 구성은 휴대단말 등의 케이스의 크기가 한정된 전자기기에 사용하는 경우에 대단히 유효하다. 본 실장방법은 도 14c의 드라이버 IC의 실장방법에 적합하다.
드라이버 IC의 실장방법은 특별히 한정되는 것이 아니라, 공지된 COG 방법이나 와이어 본딩방법, TAB방법, 또는 땜납 범프를 사용한 리플로우(reflow) 처리를 사용할 수 있다. 리플로우 처리를 하는 경우에 있어서, 드라이버 IC 또는 액티브 매트릭스 기판에 사용되는 기판이 내열성이 높은 플라스틱, 대표적으로는 폴리이미드기판, HT 기판(Nippon Steel Chemical Group Co., Ltd.), 극성기가 있는 노르보넨 수지로 이루어지는 ARTON(JSR Corporation) 등을 사용하는 것이 바람직하다.
[제 5 실시예]
제 4 실시형태에 개시되는 액정 디스플레이 패널에 있어서, 반도체층을 SAS로 형성함으로써, 도 14b 및 도 14c에 도시하는 바와 같이 주사선측의 구동회로를 기판(1400) 상에 형성한 경우의 구동회로에 관해 설명한다.
도 21은 1 내지 15cm2/V?sec의 전계효과 이동도가 얻어지는 SAS를 사용한 n채널형의 TFT로 구성하는 주사선측 구동회로의 블록도를 도시하고 있다.
도 21에 있어서, (1500)으로 도시하는 블록이 1단(stage)분의 샘플링 펄스를 출력하는 펄스 출력회로에 상당하고, 시프트 레지스터는 n개의 펄스 출력회로에 의해 구성된다. 버퍼회로(1501)의 끝에 화소가 접속된다.
도 22는 펄스 출력회로(1500)의 구체적인 구성을 도시한 것이며, n채널형의 TFT(3601 내지 3612)로 회로가 구성되어 있다. SAS를 사용한 n채널형의 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정할 수 있다. 예를 들면, 채널 길이를 8㎛로 하면, 채널 폭은 10 내지 80㎛의 범위로 설정할 수 있다.
도 23은 버퍼회로(1501)의 구체적인 구성을 도시한다. 버퍼회로도 마찬가지로 n채널형의 TFT(3621 내지 3636)으로 구성되어 있다. SAS를 사용한 n채널형의 TFT의 동작 특성들을 고려하여, TFT의 사이즈를 결정할 수 있다. 예를 들면, 채널 길이를 10㎛로 하면, 채널 폭은 10 내지 1800㎛의 범위로 설정하게 된다.
[제 6 실시예]
본 실시예에서는 디스플레이 모듈에 관해서 설명한다. 본 명세서에서는 디스플레이 모듈의 일례로서, 도 16을 참조하여 액정 모듈을 설명한다.
도 16에 도시하는 액정 모듈에서, 액티브 매트릭스 기판(1601)과 대향기판(1602)이 밀봉재(1600)에 의해 고착되고, 그들의 사이에는 화소부(1603)와 액정층(1604)에 설치되어 디스플레이 영역을 형성하고 있다.
착색층(1605)은 컬러 디스플레이를 하는 경우에 필요하다. RGB 방식의 경우는 적색, 녹색, 청색의 각 색에 대응하는 착색층이 각각의 화소에 대응하여 설치된다. 액티브 매트릭스 기판(1601)과 대향기판(1602)의 외측에는 편광판(1606 및 1607)이 설치되어 있다. 또한, 편광판(1606)의 표면에는 보호막(1616)이 형성되어 있어서, 외부로부터의 충격을 완화시키고 있다.
액티브 매트릭스 기판(1601) 상에 설치된 접속 단자(1608)는 FPC(1609)를 통해 배선기판(1610)에 접속되어 있다. FPC 및 접속 배선에는 화소 구동회로(1611)(IC칩, 드라이버 IC 등)가 설치된다. 배선기판(1610)에는 컨트롤회로 및 전원회로 등의 외부회로(1612)가 내장되어 있다.
냉음극관(cold cathode tube; 1613), 반사판(1614), 및 광학필름(1615)은 백라이트 유닛이며, 이들이 광원이 되어 액정 디스플레이 패널에 광을 투사한다. 액정패널, 광원, 배선기판, FPC 등은 베젤(besel; 1617)로 유지 및 보호되어 있다.
[제 7 실시예]
본 실시예에서는, 도 30a 내지 30b를 사용하여 디스플레이 모듈의 일례로서, 발광 디스플레이 모듈의 외관에 관해서 설명한다. 도 30a는 제 1 기판과 제 2 기판의 사이를 제 1 밀봉재(1205) 및 제 2 밀봉재(1206)로 밀봉된 패널의 상면도이 다. 도 30b는 도 30a의 A-A′에 있어서의 단면도이다.
도 30a에 있어서, 점선으로 도시된 참조번호(1201)는 신호선(소스선) 구동회로, 참조번호(1202)는 화소부, 참조번호(1203)는 주사선(게이트선) 구동회로를 나타낸다. 본 실시예에 있어서, 신호선 구동회로(1201), 화소부(1202), 및 주사선 구동회로(1203)는 제 1 밀봉재 및 제 2 밀봉재로 밀봉되어 있는 영역 내에 있다. 제 1 밀봉재로는 필러를 포함하는 점성이 높은 에폭시계 수지를 사용하는 것이 바람직하다. 제 2 밀봉재로는 점성이 낮은 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 제 1 밀봉재(1205) 및 제 2 밀봉재(1206)는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다.
또한, 화소부(1202)와 밀봉재(1205)의 사이에, 건조제를 설치할 수도 있다. 화소부에서, 주사선 또는 신호선상에 건조제를 설치할 수도 있다. 건조제로는 산화칼슘(CaO)이나 산화바륨(BaO) 등과 같은 알칼리토류 금속의 산화물과 같은 화학 흡착에 의해서 물(H2O)을 흡착하는 물질을 사용하는 것이 바람직하다. 단, 이것에 한하지 않고 제오라이트나 실리카겔 등의 물리 흡착에 의해서 물을 흡착하는 물질을 사용할 수도 있다.
또한, 투습성이 높은 수지에 건조제의 입상의 물질을 포함시킨 상태로 제 2 기판(1204)에 고정할 수 있다. 본 명세서에서, 투습성이 높은 수지로서는 예를 들면, 에스테르아크릴레이트, 에테르아크릴레이트, 에스테르우레탄아크릴레이트, 에테르우레탄아크릴레이트, 부타디엔우레탄아크릴레이트, 특수 우레탄아크릴레이트, 에폭시아크릴레이트, 아미노 수지 아크릴레이트, 아크릴 수지 아크릴레이트 등의 아크릴 수지를 사용할 수 있다. 이 밖에, 비스페놀 A형 액상 수지, 비스페놀 A형 고형 수지, 함브롬에폭시 수지, 비스페놀 F형 수지, 비스페놀 AD형 수지, 페놀형 수지, 크레졸형 수지, 노볼락형 수지, 환상 지방족 에폭시 수지, 에피비스형 에폭시 수지, 글리시질에스테르 수지, 글리지실아민계 수지, 복소환식 에폭시 수지, 및 변성 에폭시 수지와 같은 에폭시 수지를 사용할 수 있다. 또한, 다른 물질들을 사용하여도 상관없다. 또한, 예를 들면 실록산 중합체, 폴리이미드, PSG(Phophor Silicate Glass), 및 BPSG(Boron Phosphorous Silicon Glass)와 같은 무기물을 사용할 수도 있다.
건조제를 주사선과 중첩하는 영역에 설치하는 것으로, 또한, 투습성이 높은 수지에 건조제의 입상의 물질을 포함시킨 상태로 제 2 기판에 고정하는 것으로, 개구율(aperture ratio)을 저하시키지 않고 디스플레이 소자에 대한 수분의 침입 및 그로 인한 열화를 억제할 수 있다.
참조번호(1210)은 신호선 구동회로(1201) 및 주사선 구동회로(1203)에 입력되는 신호를 전송하기 위한 접속 배선을 나타내며, 접속 배선(1208)을 통해 외부입력 단자가 되는 FPC(Flexible Printed Circuit; 1209)로부터 비디오 신호나 클록 신호를 수취함을 유의한다.
다음에, 도 30b를 참조하여 단면 구조에 관해서 설명한다. 제 1 기판(1200) 상에는 구동회로 및 화소부가 형성되어 있고, TFT들과 같은 복수의 반도체 소자를 갖고 있다. 구동회로로서 신호선 구동회로(1201)와 화소부(1202)를 도시한다. 신호선 구동회로(1201)는 n채널형 TFT(1221)와 p채널형 TFT(1222)를 조합한 CM0S 회 로를 포함함을 유의한다.
본 실시예에 있어서는 동일 기판 상에 신호선 구동회로, 주사선 구동회로, 및 화소부의 TFT가 형성되어 있다. 따라서, 발광 디스플레이 장치의 용적을 축소할 수 있다.
화소부(1202)는 스위칭용 TFT(1211), 구동용 TFT(1212), 및 그 드레인에 전기적으로 접속된 반사성을 갖는 도전막으로 이루어지는 제 1 화소 전극(1213)(양극)을 포함하는 복수의 화소로 형성된다.
상기 TFT들(1211, 1212, 1221, 및 1222)의 층간 절연막(1220)으로는 무기 재료(산화실리콘, 질화실리콘, 산화질화실리콘 등), 및 유기 재료(폴리이미드, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐, 또는 실록산 중합체)를 주성분으로 하는 재료를 사용하여 형성할 수 있다. 층간 절연막의 원료로서 실록산 중합체를 사용하면, 실리콘과 산소를 골격 구조에 갖고, 측쇄에 수소 또는/및 알킬기를 갖는 구조의 절연막이 된다.
또한, 제 1 화소 전극(1213)(양극)의 양단에는 절연물(1214)(뱅크, 격벽, 장벽, 제방 등이라고 불린다)이 형성된다. 절연물(1214)에 형성하는 막의 피복율(coverage)을 양호한 것으로 하기 위해서, 절연물(1214)의 상단부 및 하단부에 곡율들(curvatures)을 갖는 곡면이 형성되도록 한다. 절연물(1214)은 무기 재료(산화실리콘, 질화실리콘, 산화질화실리콘 등), 및 유기 재료(폴리이미드, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐, 또는 실록산 중합체)를 주성분으로 하는 재료를 사용하여 형성할 수 있다. 또한, 절연물의 원료로서 실록산 중합체를 사용 하면, 실리콘과 산소를 골격 구조에 갖고, 측쇄에 수소 또는/및 알킬기를 갖는 구조의 절연막이 된다. 또한, 절연물(1214)을 질화알루미늄막, 질화산화알루미늄막, 탄소를 주성분으로 하는 박막, 또는 질화규소막으로 이루어지는 보호막(평탄화층(planarizing layer))으로 덮을 수도 있다. 절연물(1214)로서, 흑색 안료, 색소 등의 가시광(visible light)을 흡수하는 재료를 용해 또는 분산시켜 이루어지는 유기 재료를 사용하는 것으로, 나중에 형성되는 발광 소자로부터의 미광(stray light)을 흡수할 수 있다. 이 결과 트라스트가 향상된다. 또한, 층간 절연막(1220)도 차광성을 갖는 절연물로 설치함으로써, 절연물(1214)과 함께 차광 효과를 얻을 수 있다.
제 1 화소 전극(1213)(양극) 상에는 유기 화합물 재료의 증착을 하여, 발광물질을 포함하는 층(1215)을 선택적으로 형성한다.
발광물질을 포함하는 층(1215)은 공지된 구조를 적절하게 가질 수 있다. 본 명세서에서, 도 31a 내지 도 31f를 참조하여 발광물질을 포함하는 층(1215)의 구조를 도시한다.
도 31a는 제 1 화소 전극(11)을 투광성의 산화물 도전성 재료로 형성한 예를 도시하며, 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하고 있다. 그 위에 정공 주입층 또는 정공 수송층(41), 발광층(42), 전자 수송층 또는 전자 주입층(43)을 적층한 발광물질을 포함하는 층(16)을 설치하고 있다. 제 2 화소 전극(17)은 LiF나 MgAg와 같은 알칼리금속 또는 알칼리토류 금속(alkali earth metal)을 포함하는 제 1 전극층(33)과 알루미늄 등의 금속 재료로 형성하는 제 2 전극층(34)으로 형성하고 있다. 상기 구조의 화소는 도 31a에서 화살표로 도시한 바와 같이 제 1 화소 전극(11)측으로부터 광을 방사하는 것이 가능해진다.
도 31b는 제 2 화소 전극(17)으로부터 광을 방사하는 예를 도시한다. 제 1 화소 전극(11)은 알루미늄 및 티타늄과 같은 금속, 또는 상기 금속과 화학량론적 조성비(stoichiometric composition ratio) 이하의 농도로 질소를 포함하는 금속 재료로 형성하는 제 1 전극층(35)과 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제 2 전극층(32)으로 형성하고 있다. 그 위에 정공 주입층 또는 정공 수송층(41), 발광층(42), 전자 수송층 또는 전자 주입층(43)을 적층한 발광물질을 포함하는 층(16)을 형성하고 있다. 제 2 화소 전극(17)은 LiF나 CaF 등의 알칼리금속 또는 알칼리토류 금속을 포함하는 제 3 전극층(33)과 알루미늄 등의 금속 재료로 형성하는 제 4 전극층(34)로 형성한다. 두 층을 100nm 이하의 두께로 하여 광을 투과 가능한 상태로 하여 두는 것으로, 제 2 화소 전극(17)으로부터 광을 방사하는 것이 가능해진다.
도 31e는 양방향, 즉 제 1 전극 및 제 2 전극으로부터 광을 방사하는 예를 도시한다. 제 1 화소 전극(11)에 투광성을 갖고 또한 일함수가 큰 도전막을 사용하고, 제 2 화소 전극(17)에 투광성을 갖고 또한 일함수가 작은 도전막을 사용한다. 대표적으로는 제 1 화소 전극(11)을 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하고, 제 2 화소 전극(17)을 각각에 100nm 이하의 두께의 LiF나 CaF 등의 알칼리금속 또는 알칼리토류 금속을 포함하는 제 3 전극층(33)과 알루미늄 등의 금속 재료로 형성하는 제 4 전극층(34)으로 형성한다.
도 31c는 제 1 화소 전극(11)으로부터 광을 방사하는 예를 도시하고, 또한, 발광물질을 포함하는 층을 전자 수송층 또는 전자 주입층(43), 발광층(42), 정공 주입층 또는 정공 수송층(41)의 순차로 적층한 구성을 도시하고 있다. 제 2 화소 전극(17)은 발광물질을 포함하는 층(16) 측에서 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제 2 전극층(32) 및 알루미늄, 티타늄 등의 금속, 또는 상기 금속과 화학량론적 조성비 이하의 농도로 질소를 포함하는 금속 재료로 형성하는 제 1 전극층(35)으로 형성하고 있다. 제 1 화소 전극(11)은 LiF나 CaF 등의 알칼리금속 또는 알칼리토류 금속을 포함하는 제 3 전극층(33)과 알루미늄 등의 금속 재료로 형성하는 제 4 전극층(34)으로 형성한다. 두 층들을 100nm 이하의 두께로 하여 광을 투과 가능한 상태로 형성함으로써, 제 1 화소 전극(11)으로부터 광을 방사하는 것이 가능해진다.
도 31d는 제 2 화소 전극(17)으로부터 광을 방사하는 예를 도시하고, 발광물질들을 포함하는 층을 전자 수송층 또는 전자 주입층(43), 발광층(42), 정공 주입층 또는 정공 수송층(41)의 순차로 적층한 구성을 도시하고 있다. 제 1 화소 전극(11)은 도 31a의 제 2 화소 전극과 같은 구성으로 하고, 막 두께는 발광물질을 포함하는 층으로 발광한 광을 반사 가능한 정도로 두껍게 형성하고 있다. 제 2 화소 전극(17)은 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 구성하고 있다. 정공 주입층(41)을 무기물인 금속산화물(대표적으로는 산화몰리브덴 또는 산화바나듐)로 형성함으로써, 제 2 화소전극(17)을 형성할 때에 도입되는 산소가 공급되어 정공 주입성이 향상되고, 구동전압을 저하시킬 수 있다.
도 31f는 양방향, 즉 제 1 화소 전극 및 제 2 화소 전극으로부터 광을 방사하는 예를 도시한다. 제 1 화소 전극(11)에는 투광성을 갖고 또한 일함수가 작은 도전막을 사용하고, 제 2 화소 전극(17)에는 투광성을 갖고 또한 일함수가 큰 도전막을 사용한다. 대표적으로는 제 1 화소 전극(11)을 각각이 100nm 이하의 두께의 LiF 및 CaF 등의 알칼리금속 또는 알칼리토류 금속을 포함하는 제 3 전극층(33)과 알루미늄 등의 금속 재료로 형성하는 제 4 전극층(34)으로 형성하고, 제 2 화소 전극(17)을 산화규소를 1 내지 15원자%의 농도로 포함하는 산화물 도전성 재료로 형성한다.
상기 방법으로, 도 30b에 도시하는 바와 같이 제 1 화소 전극(1213)(양극), 발광물질을 포함하는 층(1215), 및 제 2 화소 전극(1216)(음극)으로 이루어지는 발광 소자(1217)가 형성된다. 발광 소자(1217)는 제 2 기판(1204) 측에 발광한다.
발광 소자(1217)을 밀봉하기 위해서 보호 적층(1218)을 형성한다. 보호 적층은 제 1 무기절연막, 응력 완화막, 및 제 2 무기절연막의 적층으로 이루어지고 있다. 다음에, 보호 적층(1218)과 제 2 기판(1204)를 제 1 밀봉재(1205) 및 제 2 밀봉재(1206)로 접착한다. 제 2 밀봉제를 제 1 실시형태의 도 28에 도시하는 액정을 적하하는 장치와 같이 밀봉제를 적하하는 장치를 사용하여 적하하는 것이 바람직함을 유의한다. 밀봉제를 디스펜서로부터 적하, 또는 토출시켜 밀봉제를 액티브 매트릭스 기판상에 도포한 후, 진공 중에서 제 2 기판과 액티브 매트릭스 기판을 접합하여, 자외선 경화를 하여 밀봉할 수 있다.
제 2 기판(1204) 표면에는 편광판(polarizer; 1225)이 고정되고, 편광판 (1225) 표면에는 1/2λ또는 1/4λ의 위상차판(phase-contrast; 1229) 및 반사 방지막(antireflection film; 1226)이 설치되어 있음을 유의한다. 또한, 제 2 기판(1204)으로부터 1/4λ의 위상차판 및 1/2λ의 위상차판, 및 편광판(1225)을 순차적으로 설치할 수 있다. 위상차판 및 편광판을 설치함으로써, 외광이 화소 전극에서 반사되는 것을 방지하는 것이 가능하다. 제 1 화소 전극(1213) 및 제 2 화소 전극(1216)을 투광성 또는 반투광성을 갖는 도전막으로 형성하고, 층간 절연막(1220)을 가시광을 흡수하는 재료, 또는 가시광을 흡수하는 재료를 용해 또는 분산시켜 이루어지는 유기 재료를 사용하여 형성하면, 각 화소 전극으로 외광이 반사하지 않기 때문에, 위상차판 및 편광판을 사용하지 않을 수 있다.
접속 배선(1208)과 FPC(1209)는 이방성 도전막 또는 이방성 도전 수지(1227)로 전기적으로 접속되어 있다. 또한, 각 배선층과 접속 단자와의 접속부를 밀봉 수지로 밀봉하는 것이 바람직하다. 상기 구조에 따라, 단면부에서의 수분이 발광 소자에 침입하여, 열화시키는 것을 막을 수 있다.
제 2 기판(1204)과 보호 적층(1218)의 사이에는 불활성가스, 예를 들면 질소가스를 충전되는 공간을 가질 수 있다. 따라서, 수분이나 산소의 침입의 방지를 높일 수 있다.
화소부(1202)와 편광판(1225) 사이에 착색층을 형성할 수 있다. 이 경우, 화소부에 백색 발광이 가능한 발광 소자를 설치하여, RGB를 도시하는 착색층을 별도 설치하는 것으로 풀컬러 디스플레이를 수행할 수 있다. 또한, 화소부에 청색 발광이 가능한 발광 소자를 설치하여, 색 변환층 등을 별도 설치함으로써 풀컬러 디스플레이를 수행할 수 있다. 또한, 각 화소부에 적색, 녹색, 청색의 발광을 도시하는 발광 소자를 형성하고, 또한 착색층을 사용할 수도 있다. 상기 디스플레이 모듈은 각 RBG의 색순도가 높고, 고세밀의 디스플레이가 가능해진다.
제 1 기판(1200) 또는 제 2 기판(1204)의 한쪽, 혹은 양쪽에 필름 또는 수지 등의 기판을 사용하여 발광 디스플레이 모듈을 형성할 수 있다. 상기 방법으로 대향기판을 사용하지 않고 밀봉하면, 디스플레이 장치의 경량화, 소형화, 박막화를 향상시킬 수 있다.
제 1 실시형태 내지 제 9 실시형태의 어느 한 가지를 본 실시예에 적응할 수 있음을 유의한다. 본 실시예에서는 디스플레이 모듈로서 발광 디스플레이 모듈을 개시하였지만, 본 발명은 이것에 한정되는 것이 아니라, 발광 디스플레이 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 전기이동 디스플레이 장치(전자 페이퍼)와 같은 디스플레이 모듈에 적절하게 적응시킬 수 있다.
[제 8 실시예]
제 6 실시형태 또는 제 7 실시형태에 도시되는 디스플레이 모듈을 케이스에 내장함으로써 여러가지 전자기기를 제조할 수 있다. 전자기기로서는 텔레비전 기기, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생기기(카오디오 시스템, 오디오 컴포넌트 스테레오 등), 노트형 퍼스널 컴퓨터, 게임 기기, 휴대정보 단말기(모바일 컴퓨터, 휴대 전화, 휴대형 게임기, 전자서적 등), 기록 매체를 구비한 화상 재생 기기(구체적으로는 Digital Versatile Disc(DVD) 등의 기록매체를 재생하고, 그 화상을 디스플레이할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 본 명세서에서는, 상기 전자기기들의 대표적인 예로서 각각의 텔레비전 기기 및 그 블록도들을 도 17 및 도 18에, 디지털 카메라를 도 19에 도시한다.
도 17은 아날로그의 텔레비전 방송을 수신하는 텔레비전 기기의 일반적인 구성을 도시한다. 도 17에 있어서, 안테나(1101)에서 수신된 텔레비전 방송용 전파는 튜너(1102)에 입력된다. 튜너(1102)는 안테나(1101)로부터 입력된 고주파 텔레비전 신호를 희망 수신 주파수에 따라서 제어된 국부 발진 주파수의 신호와 혼합함으로써, 중간 주파수(IF) 신호를 생성하여 출력한다.
튜너(1102)에 의해 추출된 IF 신호는 중간 주파수 증폭기(1103)(IF 앰프)에 의해 필요한 전압까지 증폭된 후, 영상 검파회로(1104)에 의해서 영상 검파되는 동시에, 음성 검파회로(1105)에 의해서 음성 검파된다. 영상 검파회로(1104)에 의해 출력된 영상 신호는 영상계 처리회로(1106)에 의해, 휘도 신호와 색 신호로 분리되어, 더욱 미리결정된 영상 신호처리를 통해 영상 신호가 되어, 본 발명의 반도체장치인 액정 디스플레이 장치, 발광 디스플레이 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 전기이동 디스플레이 장치(전자 페이퍼) 등의 영상계 출력부(1108)에 출력된다.
또한, 음성 검파회로(1105)에 의해 출력된 신호는 음성계 처리회로(1107)에 의해, FM 복조 등의 처리를 통해 음성 신호가 되어, 적절하게 증폭되어 스피커 등 의 음성계 출력부(1109)에 출력된다.
본 발명을 사용한 텔레비전 기기는 VHF대역 및 UHF대역과 같은 지상파 방송, 케이블 방송, 또는 BS 방송 등의 아날로그 방송에 대응하는 것에 한하지 않고, 지상파 디지털 방송, 케이블 디지털 방송, 또는 BS 디지털 방송에도 대응할 수 있다.
도 18은 개체(1151), 디스플레이부(1152), 스피커부(1153), 조작부(1154), 비디오 입력 단자(1155) 등을 포함하는 텔레비전 기기를 전체면 방향에서 본 사시도를 도시한다. 도 17은 그에 따른 구성을 도시한다.
디스플레이부(1152)는 도 17의 영상계 출력부(1108)의 일례이며, 여기서 영상을 디스플레이한다.
스피커부(1153)는 도 17의 음성계 출력부의 일례이며, 여기서 음성을 출력한다.
조작부(1154)는 전원 스위치, 볼륨 스위치, 선국 스위치, 튜너 스위치, 선택 스위치 등이 설치되어 있다. 상기 버튼들을 가압함으로써 텔레비전 기기의 전원의 ON/OFF, 영상의 선택, 음성의 조정, 및 튜너의 선택 등을 동작한다. 도시하지 않았지만, 리모트 컨트롤러형 조작부에 의해서, 상기한 선택을 수행하는 것도 가능하다.
비디오 입력 단자(1155)는 VTR, DVD, 게임기 등의 외부로부터의 영상 신호를 텔레비전 기기에 입력하는 단자이다.
본 실시예에서 개시되는 텔레비전 기기를 벽걸이용 텔레비전 기기의 경우, 본체 배면에 벽걸이용 부위가 설치되어 있다.
텔레비전 기기의 디스플레이부에 본 발명의 반도체장치의 일례인 디스플레이 장치를 사용함으로써, 저비용으로, 높은 처리율이나 양품율로 텔레비전 기기를 제조할 수 있다. 또한, 텔레비전 기기의 영상 검파회로, 영상처리회로, 음성 검파회로, 및 음성처리회로를 제어하는 CPU에 본 발명의 반도체장치를 사용함으로써, 저비용으로, 높은 처리율이나 양품율로 텔레비전 기기를 제조할 수 있다. 따라서, 벽걸이 텔레비전 기기, 철도역, 공항 등에 있어서의 정보 디스플레이판이나, 가두에서의 광고 디스플레이판 등 특히 대면적의 디스플레이매체로서 여러가지 용도에 적용할 수 있다.
도 19a 및 도 19b는 디지털 카메라의 일례를 도시하는 도면이다. 도 19a는 디지털 카메라의 전체면 방향에서 본 사시도이고, 도 19b는 후면 방향에서 본 사시도이다. 도 19a에 있어서, 디지털 카메라에는 릴리스 버튼(1301), 메인 스위치(1302), 파인더 창(1303), 플래시(1304), 렌즈(1305), 경동(1306), 케이스(1307)가 구비되어 있다.
도 19b에는, 파인더 접안창(1311), 모니터(1312), 조작 버튼(1313)이 구비되어 있다.
릴리스 버튼(1301)을 반의 위치까지 밀면, 초점 조정기구 및 노출 조정기구가 작동하고, 최하부까지 밀면 셔터가 개방된다.
메인 스위치(1302)는 가압 또는 회전에 의해 디지털 카메라의 전원의 ON/OFF를 바꾼다.
파인더 창(1303)은 디지털 카메라의 전체면의 렌즈(1305)의 상부에 배치되어 있고, 도 19b에 도시하는 파인더 접안창(1311)으로부터 촬영하는 범위나 핀트의 위치를 확인하기 위한 장치이다.
플래시(1304)는 디지털 카메라의 전체면 상부에 배치되고, 피사체 휘도가 낮을 때에, 릴리스 버튼이 눌려 셔터가 개방되는 동시에 보조광을 조사한다.
렌즈(1305)는 디지털 카메라의 정면에 배치되어 있다. 렌즈는 포커싱 렌즈, 줌 렌즈 등에 의해 구성되어, 도시하지 않은 셔터 및 조리개와 함께 촬영 광학계를 구성한다. 또한, 렌즈의 후방에는 CCD(Charge Coupled Device) 등의 촬상 소자가 설치되어 있다.
경동(1306)은 포커싱 렌즈, 줌 렌즈 등의 핀트를 맞추기 위해서 렌즈의 위치를 이동하는 것이다. 촬영시에는 경동을 풀어내는 것으로, 렌즈(1305)를 앞으로 이동시킨다. 휴대시에는 렌즈(1305)를 들어가게 하여 콤팩트하게 한다. 본 실시예에 있어서는 경동을 풀어내는 것에 의해 피사체를 줌 촬영할 수 있는 구조로 하고 있지만, 본 발명은 이 구조에 한정되는 것이 아니라, 케이스(1307) 내에서의 촬영 광학계의 구성에 의해 경동을 풀어내지 않아도 줌 촬영이 가능한 디지털 카메라일 수도 있다.
파인더 접안창(1311)은 디지털 카메라의 후면 상부에 설치되어 있으며, 촬영하는 범위나 핀트의 위치를 확인할 때에 접안하기 위해서 설치된 창이다.
조작 버튼(1313)은 디지털 카메라의 후면에 설치된 각종 기능 버튼이며, 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등으로 구성되어 있다.
본 발명의 반도체장치의 일 실시형태인 디스플레이 장치를 모니터에 사용함으로써, 저비용으로, 높은 처리율이나 양품율로 디지털 카메라를 제조하는 것이 가능하다. 또한, 각종 기능 버튼, 메인 스위치, 릴리스 버튼 등의 조작입력을 받아 관련된 처리를 하는 CPU, 자동초점 동작 및 자동초점 조절동작을 하는 회로, 스트로보 발광 및 CCD의 구동을 제어하는 타이밍 제어회로, CCD 등의 촬상 소자에 의해서 광전 변환된 신호로부터 화상 신호를 생성하는 촬상회로(image pick-up circuit), 촬상회로에서 생성된 화상 신호를 디지털 신호로 변환하는 A/D 변환회로, 메모리에 대한 화상 데이터의 기록 및 화상 데이터의 판독을 하는 메모리 인터페이스 등의 각 회로를 제어하는 CPU 등에 본 발명의 반도체장치의 일 실시형태인 CPU를 사용함으로써, 저비용으로, 높은 처리율 및 양품율로 디지털 카메라를 제조하는 것이 가능하다.
본 명세서는 2004년 1월 16일과 2004년 4월 28일에 각각 일본 특허청에 출원된 일본특허출원 번호 제2004-009232 및 제2004-134898에 기초하고, 본 명세서에 참조문헌으로서 포함된다.
본 발명과 같이 습성이 낮은 제 1 마스크 패턴 및 습성이 높은 제 2 마스크 패턴을 사용함으로써, 원하는 형상을 갖는 막패턴을 원하는 개소에 형성할 수 있다. 층간 절연막, 평탄화막, 게이트 절연막 등으로서 기능하는 막을 원하는 개소에 선택적으로 형성할 수 있다. 더구나, 레지스트 마스크 패턴을 사용한 노광?현상 프로세스 등을 거치지 않고 막패턴, 콘택트 홀을 갖는 절연막을 형성할 수 있기 때문에, 종래와 비교하여, 공정을 대폭으로 간략화할 수 있다.
또한, 습성이 낮은 마스크 패턴에 대하여 플라스마, 레이저 또는 전자빔 등의 처리를 실시함으로써, 습성을 더욱 저하시킬 수 있다.
또한, 습성이 낮은 마스크 패턴이나, 도전막 등을 형성할 때에, 액적 토출법을 사용함으로써, 그들의 막의 재료를 포함하는 액적의 토출구인 노즐과 기판의 상대적인 위치를 변화시키는 것으로 임의의 장소에 액적을 토출할 수 있고, 노즐 직경, 액적의 토출량 및 노즐과 토출물이 형성되는 기판과의 이동속도의 상대적인 관계에 의해서, 형성하는 패턴의 두께나 굵기를 조정할 수 있기 때문에, 그들의 막을 원하는 개소에 정밀도 좋게 토출 형성할 수 있다. 또한, 패터닝 공정, 즉 마스크 패턴을 사용한 노광?현상 프로세스를 생략할 수 있기 때문에, 공정의 대폭적인 간략화 및 코스트의 저감을 도모하는 것이 가능해진다. 또한, 액적 토출법을 사용함으로써, 임의의 장소에 패턴을 형성할 수 있고, 형성하는 패턴의 두께나 굵기를 조정할 수 있기 때문에, 1변이 1 내지 2m를 넘는 대면적의 반도체 소자기판도, 저코스트로 제품 비율 좋게 제조할 수 있다.
이와 같이 본 발명을 사용함으로써, 막패턴, 막패턴을 갖는 기판, 콘택트 홀을 갖는 절연막, 또한, 그들을 갖는 반도체 소자, 및 반도체장치를 간단한 공정으로 정밀도 좋게 형성할 수 있고, 또한, 저코스트로, 스루풋이나 제품 비율이 높은 반도체 소자, 반도체장치의 제조 방법을 제공할 수 있다.

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  28. 반도체 장치를 제조하는 방법에 있어서,
    소스 전극 및 드레인 전극 상에 발액 표면을 형성하는 용액을 사용하여 제 1 마스크 패턴을 형성하는 단계로서, 상기 제 1 마스크 패턴은 액적 토출법 또는 잉크젯 법에 의해 형성되는, 상기 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴의 외측 가장자리 상에 친액 용액을 사용하여 층간 절연막을 형성하는 단계; 및
    상기 제 1 마스크 패턴을 제거함으로써 상기 소스 전극 및 상기 드레인 전극에 접속하는 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  29. 제 28 항에 있어서, 상기 도전막은 화소 전극인, 반도체 장치 제조 방법.
  30. 제 28 항에 있어서, 상기 반도체 장치는 박막 트랜지스터, 전계효과 트랜지 스터, 및 유기 반도체 트랜지스터로 구성되는 그룹으로부터 선택되는 트랜지스터를 포함하는, 반도체 장치 제조 방법.
  31. 제 30 항에 있어서, 상기 박막 트랜지스터는 탑 게이트 구조, 보텀 게이트 구조(bottom gate structure), 코플레나 구조(coplanar structure), 및 역스태거 구조(inverted stagger structure)로 구성되는 그룹으로부터 선택된 구조를 갖는, 반도체 장치 제조 방법.
  32. 반도체 장치를 제조하는 방법에 있어서,
    소스 전극 및 드레인 전극 상에 발액 표면을 형성하는 용액을 사용하여 제 1 마스크 패턴을 형성하는 단계로서, 상기 제 1 마스크 패턴은 액적 토출법 또는 잉크젯 법에 의해 형성되는, 상기 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴의 외측 가장자리 상에 친액 용액을 사용하여 층간 절연막을 형성하는 단계;
    상기 제 1 마스크 패턴을 제거한 이후 상기 층간 절연막의 일부 상에 친액 용액을 토출(discharge)함으로써 제 2 막패턴을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 소스 전극 또는 상기 드레인 전극에 접속하는 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  33. 제 32 항에 있어서, 상기 도전막은 화소 전극인, 반도체 장치 제조 방법.
  34. 제 32 항에 있어서, 상기 반도체 장치는 박막 트랜지스터, 전계효과 트랜지스터, 및 유기 반도체 트랜지스터로 구성되는 그룹으로부터 선택되는 트랜지스터를 포함하는, 반도체 장치 제조 방법.
  35. 제 34 항에 있어서, 상기 박막 트랜지스터는 탑 게이트 구조, 보텀 게이트 구조, 코플레나 구조, 및 역스태거 구조로 구성되는 그룹으로부터 선택된 구조를 갖는, 반도체 장치 제조 방법.
  36. 반도체 장치를 제조하는 방법에 있어서,
    게이트 전극을 형성하고 도전막을 접속하는 단계;
    제 1 절연막 및 반도체막을 순차적으로 증착하는 단계;
    상기 반도체막의 일부를 에칭함으로써 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 소스 영역 및 상기 드레인 영역과 접속하는 제 1 도전막을 형성함으로써 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 또는 상기 드레인 전극의 일부 상에 발액 표면을 형성하는 용액을 사용하여 제 1 마스크 패턴을 형성하는 단계로서, 상기 제 1 마스크 패턴은 액적 토출법 또는 잉크젯 법에 의해 형성되는, 상기 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴의 외측 가장자리 상에 친액 용액을 사용하여 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 마스크로 하여 상기 제 1 절연막을 에칭함으로써 상기 접속 도전막을 노출시키는 단계; 및
    상기 접속 도전막에 접속하는 제 2 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  37. 제 36 항에 있어서, 상기 제 2 도전막은 화소 전극인, 반도체 장치 제조 방법.
  38. 제 36 항에 따라 제조된 상기 반도체 장치를 포함하는 액정 텔레비전.
  39. 제 36 항에 따라 제조된 상기 반도체 장치를 포함하는 EL 텔레비전.
  40. 반도체 장치를 제조하는 방법에 있어서,
    게이트 전극을 형성하고 도전막을 접속하는 단계;
    제 1 절연막 및 제 2 반도체막을 순차적으로 증착하는 단계;
    상기 반도체막의 일부를 에칭함으로써 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 소스 영역 및 드레인 영역과 접속하는 제 1 도전막을 형성함으로써 소스 전극 및 드레인 전극을 형성하는 단계;
    제 2 절연막을 증착하는 단계;
    상기 제 2 절연막과 상기 접속 도전막이 중첩된 영역 내에 발액 표면을 형성하는 용액을 사용하여 제 1 마스크 패턴을 형성하는 단계로서, 상기 제 1 마스크 패턴은 액적 토출법 또는 잉크젯 법에 의해 형성되는, 상기 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴의 외측 가장자리 상에 친액 용액을 사용하여 층간 절연막을 형성하는 단계;
    상기 제 1 절연막과 상기 제 2 절연막을 에칭함으로써 상기 접속 도전막을 노출시키는 단계; 및
    상기 접속 도전막에 접속하는 제 2 도전막을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  41. 제 40 항에 있어서, 상기 제 2 도전막은 화소 전극인, 반도체 장치 제조 방법.
  42. 제 40 항에 따라 제조된 상기 반도체 장치를 포함하는 액정 텔레비전.
  43. 제 40 항에 따라 제조된 상기 반도체 장치를 포함하는 EL 텔레비전.
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015990B2 (en) * 2000-04-24 2006-03-21 Nitto Denko Corporation Liquid crystal display including O-type and E-type polarizer
CN100467141C (zh) * 2003-04-25 2009-03-11 株式会社半导体能源研究所 图形的制作方法和液滴排出装置
CN100380596C (zh) 2003-04-25 2008-04-09 株式会社半导体能源研究所 液滴排出装置、图案的形成方法及半导体装置的制造方法
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
US8053171B2 (en) 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7371625B2 (en) 2004-02-13 2008-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof, liquid crystal television system, and EL television system
US7462514B2 (en) * 2004-03-03 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television
US20050196710A1 (en) * 2004-03-04 2005-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television apparatus
US7416977B2 (en) * 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
US8158517B2 (en) * 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
JP2006100325A (ja) * 2004-09-28 2006-04-13 Seiko Epson Corp 薄膜トランジスタの製造方法
KR101219038B1 (ko) * 2004-10-26 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4337744B2 (ja) * 2005-02-04 2009-09-30 セイコーエプソン株式会社 膜パターンの形成方法、アクティブマトリクス基板の製造方法
JP2006245526A (ja) * 2005-02-04 2006-09-14 Seiko Epson Corp 膜パターンの形成方法、デバイス及びその製造方法、電気光学装置、並びに電子機器
JP4240018B2 (ja) * 2005-02-04 2009-03-18 セイコーエプソン株式会社 膜パターンの形成方法、デバイス及びその製造方法、電気光学装置、並びに電子機器
JP2006269599A (ja) * 2005-03-23 2006-10-05 Sony Corp パターン形成方法、有機電界効果型トランジスタの製造方法、及び、フレキシブルプリント回路板の製造方法
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
US8318554B2 (en) * 2005-04-28 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method of forming gate insulating film for thin film transistors using plasma oxidation
JP2007035909A (ja) * 2005-07-27 2007-02-08 Seiko Epson Corp 電子デバイスおよび電子デバイスの製造方法
JP4504300B2 (ja) * 2005-11-11 2010-07-14 株式会社東芝 半導体装置およびその製造方法
JP5301080B2 (ja) * 2005-12-26 2013-09-25 株式会社ジャパンディスプレイ 液晶表示装置
KR100753224B1 (ko) * 2005-12-30 2007-08-30 (재)대구경북과학기술연구원 전계발광소자용 백플레인과 이를 포함하는 전계발광소자
US7820465B2 (en) * 2006-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a circuit pattern, a thin film transistor and an electronic appliance
TWI333114B (en) 2006-06-20 2010-11-11 Au Optronics Corp Manufacturing active device array substrate and manufacturing color filter substrate
JP4187757B2 (ja) * 2006-06-22 2008-11-26 日東電工株式会社 配線回路基板
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
GB0614341D0 (en) * 2006-07-19 2006-08-30 Plastic Logic Ltd Encapsulation for flexible displays
CN1888966B (zh) * 2006-07-26 2010-10-06 友达光电股份有限公司 主动元件阵列基板以及彩色滤光基板的制作方法
JP4297505B2 (ja) * 2006-07-28 2009-07-15 株式会社フューチャービジョン 液晶表示装置
US7678701B2 (en) * 2006-07-31 2010-03-16 Eastman Kodak Company Flexible substrate with electronic devices formed thereon
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP2008164787A (ja) 2006-12-27 2008-07-17 Epson Imaging Devices Corp 液晶表示装置
US8017422B2 (en) 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP2009000600A (ja) * 2007-06-20 2009-01-08 Seiko Epson Corp パターン形成方法及び電気光学装置製造方法並びに電子機器製造方法
KR101326127B1 (ko) * 2007-09-05 2013-11-06 재단법인서울대학교산학협력재단 패턴 어레이 형성 방법 및 이를 사용하여 형성된 패턴어레이를 포함하는 유기 소자
US8083956B2 (en) * 2007-10-11 2011-12-27 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
JP4661864B2 (ja) * 2007-12-25 2011-03-30 セイコーエプソン株式会社 膜パターン形成方法及び発光装置の製造方法
JP5246782B2 (ja) 2008-03-06 2013-07-24 株式会社ジャパンディスプレイウェスト 液晶装置および電子機器
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
TWI425643B (zh) * 2009-03-31 2014-02-01 Sony Corp 固態攝像裝置及其製造方法、攝像裝置和抗反射結構之製造方法
JP5218238B2 (ja) * 2009-04-10 2013-06-26 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP5246001B2 (ja) * 2009-04-10 2013-07-24 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2011044053A1 (en) * 2009-10-06 2011-04-14 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
US20110081503A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of depositing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
US20110081500A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
JP5651961B2 (ja) * 2010-02-03 2015-01-14 ソニー株式会社 薄膜トランジスタおよびその製造方法、ならびに電子機器
JP5370189B2 (ja) * 2010-02-04 2013-12-18 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置及び電子機器
JP2011164196A (ja) * 2010-02-05 2011-08-25 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
US8734657B2 (en) * 2010-02-19 2014-05-27 R.S.M. Electron Power, Inc. Liquid barrier and method for making a liquid barrier
US8624239B2 (en) * 2010-05-20 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9437454B2 (en) 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
US8643165B2 (en) * 2011-02-23 2014-02-04 Texas Instruments Incorporated Semiconductor device having agglomerate terminals
KR101902922B1 (ko) * 2011-03-03 2018-10-02 삼성전자주식회사 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
JP2013055080A (ja) * 2011-08-31 2013-03-21 Japan Display East Co Ltd 表示装置および表示装置の製造方法
JP5693515B2 (ja) 2012-01-10 2015-04-01 エイチズィーオー・インコーポレーテッド 内部耐水性被覆を備える電子デバイス
JP5891952B2 (ja) 2012-05-29 2016-03-23 株式会社ジャパンディスプレイ 表示装置の製造方法
TWI493765B (zh) * 2012-08-07 2015-07-21 E Ink Holdings Inc 有機半導體元件及其製作方法
JP2016004112A (ja) * 2014-06-16 2016-01-12 株式会社ジャパンディスプレイ 表示装置の製造方法
GB201418512D0 (en) * 2014-10-17 2014-12-03 Oxford Nanopore Tech Ltd Electrical device with detachable components
WO2016067590A1 (ja) * 2014-10-29 2016-05-06 凸版印刷株式会社 薄膜トランジスタおよびその製造方法
JP6528517B2 (ja) 2015-04-06 2019-06-12 三菱電機株式会社 配向膜の塗布方法
KR102359038B1 (ko) 2015-06-15 2022-02-04 매직 립, 인코포레이티드 멀티플렉싱된 광 스트림들을 인-커플링하기 위한 광학 엘리먼트들을 가진 디스플레이 시스템
US10815426B2 (en) * 2016-08-17 2020-10-27 Sharp Kabushiki Kaisha Liquid crystal cell for scanning antenna and method of producing liquid crystal cell for scanning antenna
CN109789440A (zh) * 2016-09-27 2019-05-21 富士胶片株式会社 膜的制造方法
CN106298860B (zh) 2016-10-24 2019-04-12 上海天马微电子有限公司 一种有机发光显示面板及其制作方法
KR101914075B1 (ko) 2016-12-07 2018-11-02 주식회사 아모 슬롯 코팅 기반 유기발광 다이오드 면광원 제조 방법
CN110291453B (zh) 2016-12-14 2022-11-01 奇跃公司 使用具有表面对准图案的软压印复制对液晶图案化
CN106880876A (zh) * 2017-02-24 2017-06-23 创领心律管理医疗器械（上海）有限公司 一种植入性医疗器械的抗菌涂层的制备方法
CN113241325A (zh) * 2020-01-23 2021-08-10 富士电机株式会社 电子装置以及电子装置的制造方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06139845A (ja) 1992-10-27 1994-05-20 Matsushita Electric Ind Co Ltd パターン化した透明導電膜の形成方法
JPH06182980A (ja) 1992-12-22 1994-07-05 Matsushita Electric Works Ltd インクジェットプリンターによる印刷装置
US6449024B1 (en) * 1996-01-26 2002-09-10 Semiconductor Energy Laboratory Co., Inc. Liquid crystal electro-optical device utilizing a polymer with an anisotropic refractive index
JPH10283847A (ja) 1997-04-01 1998-10-23 Sharp Corp 透明導電膜
US6337222B1 (en) * 1998-02-18 2002-01-08 Seiko Epson Corporation Methods for fabricating distributed reflection multi-layer film mirrors
JP3988064B2 (ja) 1998-07-22 2007-10-10 株式会社ノーリツ 給湯装置
JP2000089213A (ja) 1998-09-11 2000-03-31 Canon Inc 液晶素子及びその製造方法
US6506438B2 (en) * 1998-12-15 2003-01-14 E Ink Corporation Method for printing of transistor arrays on plastic substrates
JP3827056B2 (ja) * 1999-03-17 2006-09-27 キヤノンマーケティングジャパン株式会社 層間絶縁膜の形成方法及び半導体装置
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP2001039713A (ja) 1999-07-26 2001-02-13 Nippon Telegr & Teleph Corp <Ntt> 酸化亜鉛の製造方法
TW495809B (en) * 2000-02-28 2002-07-21 Semiconductor Energy Lab Thin film forming device, thin film forming method, and self-light emitting device
US6838696B2 (en) * 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
JP2001339072A (ja) 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
JP2002237383A (ja) 2000-03-31 2002-08-23 Seiko Epson Corp 有機ｅｌ素子の製造方法、有機ｅｌ素子
TW490997B (en) 2000-03-31 2002-06-11 Seiko Epson Corp Method of manufacturing organic EL element, and organic EL element
US6734029B2 (en) * 2000-06-30 2004-05-11 Seiko Epson Corporation Method for forming conductive film pattern, and electro-optical device and electronic apparatus
JP3507771B2 (ja) * 2000-07-03 2004-03-15 鹿児島日本電気株式会社 パターン形成方法及び薄膜トランジスタの製造方法
US6939665B2 (en) * 2000-12-28 2005-09-06 Seiko Epson Corporation System and methods for manufacturing a molecular film pattern
JP4000853B2 (ja) 2000-12-28 2007-10-31 セイコーエプソン株式会社 分子膜パターンの形成方法、分子膜パターン、及び半導体装置の製造方法
TW556044B (en) * 2001-02-15 2003-10-01 Sipix Imaging Inc Process for roll-to-roll manufacture of a display by synchronized photolithographic exposure on a substrate web
US7157788B2 (en) * 2001-02-21 2007-01-02 Showa Denko K.K. Metal oxide dispersion for dye-sensitized solar cells, photoactive electrode and dye-sensitized solar cell
GB2373095A (en) 2001-03-09 2002-09-11 Seiko Epson Corp Patterning substrates with evaporation residues
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6908574B2 (en) 2001-08-13 2005-06-21 Dowa Mining Co., Ltd. Tin-containing indium oxides, a process for producing them, a coating solution using them and electrically conductive coatings formed of them
US7629017B2 (en) * 2001-10-05 2009-12-08 Cabot Corporation Methods for the deposition of conductive electronic features
JP2003124210A (ja) 2001-10-15 2003-04-25 Seiko Epson Corp 表面処理方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2003124215A (ja) 2001-10-15 2003-04-25 Seiko Epson Corp パターン形成方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
US7369122B2 (en) 2001-12-14 2008-05-06 3M Innovative Properties Company Touch panel spacer dots and methods of making
JP2003282559A (ja) 2002-03-22 2003-10-03 Seiko Epson Corp 被処理部材の保管方法およびパターン形成方法、デバイス、並びにデバイスの製造方法
JP2004006700A (ja) 2002-03-27 2004-01-08 Seiko Epson Corp 表面処理方法、表面処理基板、膜パターンの形成方法、電気光学装置の製造方法、電気光学装置、及び電子機器
JP2003309265A (ja) 2002-04-15 2003-10-31 Konica Minolta Holdings Inc 有機薄膜トランジスタ及び有機薄膜トランジスタの製造方法
JP4366898B2 (ja) 2002-05-15 2009-11-18 コニカミノルタホールディングス株式会社 反射率検出用素子、シート状画像入力装置及びシート状画像入力方法
TW559687B (en) * 2002-11-07 2003-11-01 Taiwan Semiconductor Mfg Method of determining mask feature and application thereof
EP1434281A3 (en) * 2002-12-26 2007-10-24 Konica Minolta Holdings, Inc. Manufacturing method of thin-film transistor, thin-film transistor sheet, and electric circuit
JP4656843B2 (ja) 2003-01-17 2011-03-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7601386B2 (en) * 2003-07-11 2009-10-13 Seiko Epson Corporation Process for forming a film, process for manufacturing a device, electro-optical device and electronic equipment
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
JP5093985B2 (ja) 2004-01-16 2012-12-12 株式会社半導体エネルギー研究所 膜パターンの形成方法
US8053171B2 (en) * 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television

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