KR101058176B1 - 박막 트랜지스터의 제조 방법 - Google Patents

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마사푸미 모리수에
겐 후지이
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 액적토출법을 이용하여 액적토출장치에 대한 토출 위치의 정확도에 상관없이 자기정합적으로 박막 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 한다. 상기 목적을 감안하여, 유기 수지막 등을 도포하고, 에치백, 노광, 현상 등의 방법을 이용하여 소정의 형상으로 가공한다. 소정의 형상을 가진 유기 수지막을 마스크로 사용함으로써, 일도전형 불순물을 함유하는 반도체층을 에칭한다. 소정의 형상을 가지는 유기 수지막을 이용하여, 습윤성이 다른 영역을 형성한다.
액적토출, 박막 트랜지스터, 유기수지, 반도체층

Description

박막 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR}
본 발명은 잉크젯법으로 대표되는 액적토출법을 이용해서 형성하는 박막 트랜지스터의 제조 방법에 관한 것이다.
종래, 유리 기판 위에 박막 트랜지스터(이하 「TFT」라고도 한다)로 구성된 소위 액티브 매트릭스 구동방식의 표시 패널은, 반도체 집적회로의 제조 기술과 같이, 포토마스크를 사용한 노광 공정에 의해, 각종 박막을 패터닝함으로써 제조되어 왔다.
즉, TFT의 박막 패턴은 다음과 같이 형성한다. 레지스트를 기판 전체 면에 형성하고, 기판을 일시적으로 소성한 후, 마스크 패턴을 통해 자외선 등을 조사하고, 현상에 의해 레지스트 패턴을 형성하는 포트리소그래피 공정을 거친다. 그리고, 상기 레지스트 패턴을 마스크로 사용해서, 박막 패턴이 되는 부분에 존재하는 막(예를 들면, 반도체재료, 절연체재료, 또는 도전체재료로 형성된 박막), 반도체 박막, 금속 박막 등을 에칭으로 제거함으로써, 박막 패턴을 형성하는 방법이 이용 되고 있다.
기판 사이즈가 대형화됨에 따라, 1회의 노광 처리로 표시 패널의 전체 면을 동시에 처리하는 것이 불가능해졌다. 그 결과, 포토레지스트가 도포된 영역을 복수로 분할하고, 소정의 블록 영역마다 노광 처리를 행하고, 순차 그것을 반복하는 방법이나, 표시 패널의 사이즈가 작을 경우에는, 노광 장치를 사용함으로써 비교적 간편하게 기판 전체 면을 패터닝하는 방법 등이 개발되어 왔다(예를 들면, 특허문헌 1 참조)
[특허문헌 1] 일본국 공개특허공보 특개 평 11-326951호
따라서, TFT를 포함하는 반도체장치의 제조에 있어서, 설비의 저비용화, 공정의 간략화를 위해, TFT에 사용되는 박막이나 배선의 패턴 형성에, 액적토출 장치를 이용하는 것이 검토되고 있다.
또한 성막에 사용되는 액체의 수율을 높이기 위해, 레지스트를 노즐로부터 선 형상으로 연속 토출할 수 있는 장치를 사용하여, 반도체 웨이퍼 위에 성막하는 기술이 특허문헌 2에 기재되어 있다.
[특허문헌 2] 일본국 공개특허공보 특개 2000-188251호
그러나, 미세한 TFT를 형성하기 위해서는, 소스 배선과 드레인 배선 사이의 간격, 일도전형 불순물을 함유하는 반도체층 에칭용 마스크, 게이트 전극층과 소스 배선 또는 드레인 배선과의 위치 관계 등, 높은 위치 정밀도가 요구된다. 액적토출장치를 사용하여, TFT를 제조하는 경우, 장치의 액적 토출 위치 정확도나, 액적 토출 후의 액적의 습윤 확대 등의 문제로 인해, 충분한 위치 정밀도가 얻어지지 않았다. 또한 TFT 미세화에 따라, 더욱 위치 정밀도가 필요해졌다. 본 발명은, 이러한 문제점을 감안하여 이룬 것으로, 액적토출장치의 토출 위치 정밀도에 관계없이, 미세한 TFT의 제조를 가능하게 하는 방법을 제공하는 것을 목적으로 한다.
도 1a 내지 1d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 2a 내지 2d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 3은 본 발명의 박막 트랜지스터의 구성을 설명하는 상면도다.
도 4a 내지 4d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 5a 내지 5d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 6a 내지 6d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 7a 내지 7d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 8a 내지 8d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 9a 내지 9d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 10a 내지 10d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 11a 내지 11d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 12a 내지 12d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 13a 내지 13d는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 14a 내지 14c는 본 발명의 박막 트랜지스터의 제조 공정을 설명하는 단면도다.
도 15는 본 발명에 적용할 수 있는 액적토출장치의 구조를 설명하는 도면이다.
도 16a 내지 16d는 본 발명에 적용할 수 있는 발광소자의 형태를 설명하는 도면이다.
도 17a 내지 17f는 본 발명에 적용할 수 있는 화소의 구성을 설명하는 등가 회로도다.
도 18a 내지 18c는 본 발명에 따른 표시장치의 구동회로의 설치 방법을 설명하는 상층도다.
도 19a 내지 19d는 본 발명에 따른 표시장치의 구동회로의 설치 방법을 설명하는 단면도다.
도 20은 본 발명에 따른 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 도시한 도면이다.
도 21은 본 발명에 따른 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 도시한 회로도(시프트 레지스터 회로)다.
도 22는 본 발명에 따른 표시 패널에 있어서 주사선측 구동회로를 TFT로 형성할 경우의 회로 구성을 도시한 회로도(버퍼 회로)다.
도 23a 내지 23c는 본 발명에 따른 발광 표시 모듈의 구성을 설명하는 도면이다.
도 24는 본 발명에 따른 액정표시 모듈의 구성을 설명하는 도면이다.
도 25는 전자기기의 구성을 설명하는 블럭도다.
도 26은 전자기기의 일례를 설명하는 도면이다.
도 27a 및 27b는 전자기기의 일례를 설명하는 도면이다.
본 발명의 일 태양에서는, 기판 위에 유기 수지막 등을 도포하고, 유기 수지막을 에치백(etch-back)이나 노광, 현상 등의 방법을 이용해서 소정의 형상으로 가 공한다. 소정의 형상을 가지는 유기 수지막을 마스크로 사용해서 일도전형 불순물을 함유하는 반도체층을 에칭한다. 소정의 형상을 가지는 유기 수지막을 이용하여, 습윤성이 다른 영역을 형성하는 것을 특징으로 한다.
일도전형 불순물을 함유하는 반도체층은, n형 또는 p형 중 어느 것으로 해도 된다.
본 발명의 또 다른 일 태양에서는, 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성한다. 반도체층 위에 일도전형 불순물을 함유하는 반도체층을 형성한다. 일도전형 불순물을 함유하는 반도체층 위에 제1 마스크를 형성한다. 제1 마스크에 의해 반도체층, 일도전형 불순물을 함유하는 반도체층을 에칭하고, 제1 마스크를 제거한다. 계속해서, 유기 수지막을 도포한다. 에치백이나 노광, 현상 등의 방법을 이용해서 게이트 전극층의 위쪽에 형성된 유기 수지막을 제거하여, 개구부를 형성한다. 개구부를 가진 유기 수지막을 제2 마스크로 해서 일도전형 불순물을 함유하는 반도체층을 에칭한다. 계속해서, 습윤성이 다른 영역을 형성하고, 액적토출법으로 소스 배선 또는 드레인 배선을 형성하는 것을 특징으로 한다.
본 발명의 또 다른 일 태양에서는, 게이트 전극층을 형성하고, 게이트 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성한다. 반도체층 위에 보호층을 형성하고, 보호층 위에 일도전형 불순물을 함유하는 반도체층을 형성한다. 일도전형 불순물을 함유하는 반도체층 위에 제1 마스크를 형성한다. 제1 마스크를 사용하여, 반도체층, 일도전형 불순물을 함유하는 반도체층을 에 칭하고, 제1 마스크를 제거한다. 계속해서, 유기 수지막을 도포한다. 에치백이나 노광, 현상 등의 방법을 이용해서 게이트 전극층 위에 형성된 유기 수지막을 제거하여, 개구부를 형성한다. 개구부를 가진 유기 수지막을 제2 마스크로 사용해서 일도전형 불순물을 함유하는 반도체층을 에칭한다. 계속해서, 습윤성이 다른 영역을 형성하고, 액적토출법으로 소스 배선 또는 드레인 배선을 형성하는 것을 특징으로 한다.
본 발명의 또 다른 일 태양에서는, 기판 위에 소스 배선 또는 드레인 배선을 형성한다. 소스 배선 또는 드레인 배선 위에 일도전형 불순물을 함유하는 반도체층을 형성한다. 일도전형 불순물을 함유하는 반도체층 위에 제1 마스크를 형성한다. 제1 마스크를 사용하여, 일도전형 불순물을 함유하는 반도체층을 에칭하고, 제1 마스크를 제거한다. 일도전형 불순물을 함유하는 반도체층 위에 반도체층을 형성하고, 반도체층 위에 제2 마스크를 형성한다. 제2 마스크를 사용하여, 일도전형 불순물을 함유하는 반도체층, 반도체층을 에칭하고, 제2 마스크를 제거한다. 계속해서, 반도체층 위에 게이트 절연층을 형성한다. 게이트 절연층 표면에 유기 수지막 등을 도포한다. 유기 수지막은 기판 뒤쪽으로부터 노광하고, 현상한다. 계속해서, 습윤성이 다른 영역을 형성하고, 액적토출법으로 게이트 전극층을 형성하는 것을 특징으로 한다.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 단, 본 발명은 다양한 양태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위에서 일탈하지 않는 한 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 본 실시예의 기재 내용에 한정해서 해석되지 않는다. 또한 각 도면에서 공통된 부분에는 동일한 부호로 나타내고 상세한 설명을 생략한다.
다음으로 본 발명의 TFT의 제조 공정에 대해서, 이하에 설명한다.
(실시예 1)
실시예 1로서, 에치백을 사용한 채널 에칭형 TFT의 제조 방법에 관하여 설명한다.
도 1a는 기판(100) 위에 게이트 전극층을 형성하는 과정을 나타낸다. 도 1a는 종단면 구조를 모식적으로 나타내고, 도 1a의 A-B선에 대응하는 평면구조를 도 3에 나타낸다.
기판(100)으로는 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 혹은 알루미노 실리케이트 유리 등, 퓨전법이나 플로팅법으로 제조되는 무알칼리 유리 기판, 세라믹 기판 외에도, 본 제조 공정의 처리 온도를 견딜 수 있는 내열성을 포함하는 플라스틱 기판 등을 사용할 수 있다. 또한 단결정 실리콘 등의 반도체기판, 스테인레스 등의 금속기판의 표면에 절연층을 설치한 기판을 적용해도 된다. 또한 기판(100)으로는, 320mm×400mm, 370mm×470mm, 550mm×650mm, 600mm×720mm, 680mm×880mm, 1000mm×1200mm, 1100mm×1250mm, 1150mm×1300mm 등의 대면적 기판을 사용할 수 있다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(101)을 형성한다. 이들 층을 형성하는 도전성 재료로는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등의 금속, 할로겐화은의 미립자 등, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 주로 투명도전층으로 사용되는 ITO(산화인듐 산화 주석 합금), 산화규소를 조성물로서 포함하는 ITO, 유기 인듐, 유기 주석, 산화아연(ZnO), 질화 티타늄(TiN: Titanium Nitride) 등을 사용할 수 있다. 저저항화하기 위해서는, 비저항치를 고려하여, 금, 은, 구리 중 어느 하나가 용해 또는 분산된 용매를 사용하는 것이 바람직하다. 더 바람직하게는, 저저항한 은, 또는 구리를 사용한다. 또는, 불순물을 방지하기 위해, 은 또는 구리와 혼합한 배리어막을 사용하는 것이 바람직하다. 구리를 배선으로 사용할 경우의 배리어막으로는, 질화 실리콘, 산화 질화 실리콘, 질화알루미늄, 질화 티타늄, 질화 탄탈(TaN: Tantalum Nitride) 등 질소를 포함하는 절연성 또는 도전성인 것을 사용하면 되고, 이것들을 액적토출법으로 형성해도 된다. 용매는, 아세트산 부틸 등의 에스테르류, 이소프로필 알코올 등의 알코올류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다. 또한, 도전층은, 도전체인 미립자가 3차원으로 불규칙하게 중합되어 형성되어 있다. 다시 말해, 3차원 응집체 입자로 구성되어 있다. 이 때문에, 표면은 미세한 요철을 가진다. 또한 가열에 의해, 미립자가 소성되어 입자의 입경이 증대하므로, 도전층의 표면은 거칠어진다. 또한 가열온도, 분위기, 시간에 따라 도전층에는, 유기물로 형성된 바인더가 잔존한다.
기판(100) 위에는, 게이트 전극층을 밀착성 좋게 형성하기 위해서, 스퍼터링법이나 증착법 등의 방법으로, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속재료 혹은 그 산화물로 형성되는 하지층을 형성해도 된다. 하지층은 100nm 이하의 두께로 형성하면 되지만, 되도록 얇게 형성하는 것이 바람직하므로, 반드시 층 구조를 가지지 않아도 된다. 또한, 이 하지층은, 충분한 밀착성이 얻어진다면, 생략할 수 있다. 그 외, 대기압 플라스마 처리를 행해도 된다. 또한 이 공정에 한하지 않고, 유기층, 무기층, 금속층 등의 층 위에, 액적토출법으로 도전성층을 형성할 경우 혹은 액적토출법으로 형성된 도전성층 위에 유기층, 무기층, 금속층 등을 형성할 경우에는, 도전성층과의 밀착성 향상을 위해 동일한 처리를 행해도 된다.
액적토출법에 사용하는 조성물의 점도는 5 내지 20mPa·S가 바람직한데, 이는, 건조가 발생하는 것을 방지하고, 토출구로부터 조성물을 원활하게 토출할 수 있게 하기 위해서다. 또한 표면장력은 20 ~ 50mN/m 정도가 바람직하다. 또한, 사용하는 용매나 용도에 맞추어, 조성물의 점도 등은 적절히 조정하면 된다. 예를 들면, ITO, 산화규소를 조성물로서 포함하는 ITO, 유기 인듐, 유기 주석을 용매에 용해 또한 분산되게 한 조성물의 점도는 5 ~ 20mPa·S, 은을 용매에 용해 또한 분산되게 한 조성물의 점도는 5 ~ 20mPa·S, 구리를 용매에 용해 또한 분산되게 한 조성물의 점도는 10 ~ 20mPa·S다.
각 노즐의 지름이나 소정의 패턴 형상 등에 의존하지만, 노즐의 막힘 방지나 매우 세밀한 패턴의 제조를 위해, 도전체의 입자의 지름은 될 수 있는 한 작은 것 이 바람직한데, 입경 0.1μm 이하가 바람직하다. 조성물은, 전해법, 애토마이즈법 또는 습식환원법 등의 공지의 방법으로 형성된다. 그 입자 사이즈는, 일반적으로 약 0.5 ~ 10μm이다. 가스 증발법으로 형성하면, 분산제로 보호된 나노 분자는 약 7nm로 미세하다. 또한 이 나노 입자는, 피복제를 사용해서 각 입자의 표면을 덮으면, 용제 내에 응집이 없고, 실온에서 안정적으로 분산되며, 액체와 유사한 성질을 나타낸다. 따라서, 피복제를 사용하는 것이 바람직하다.
조성물을 토출하는 공정은, 감압 하에서 행해도 된다. 조성물을 토출하는 공정이 감압 하에서 실행되면, 조성물을 토출해서 피처리물에 부착하는 동안, 상기 조성물의 용매는 휘발한다. 결과적으로, 후의 건조와 소성의 공정을 생략 또는 간략화할 수 있다. 용액의 토출 후에는, 용액의 재료에 의해, 상압 상태 또는 감압 하에서, 레이저광의 조사나 급속 열어닐, 가열로 등에 의해, 건조와 소성 중 하나 또는 둘 모두의 공정을 행한다. 건조와 소성 공정은 모두 가열처리 공정이다. 예를 들면, 건조는 100℃로 3분간, 소성은 200 ~ 350℃로 15 ~ 120분간 행하는 것으로, 그 목적, 온도와 시간이 다르다. 건조와 소성의 공정을 바람직하게 행하기 위해서는, 기판을 가열해도 된다. 그때의 온도는, 기판 등의 재질에 의존하지만, 주로 100 ~ 800℃(바람직하게는 200 ~ 350℃)로 한다. 본 공정에서는, 용액 내의 용매를 휘발하거나 화학적으로 분산제를 제거하고, 주위의 수지가 경화, 수축함으로써 융합과 융착을 가속한다. 분위기는, 산소분위기, 질소분위기 또는 공기로 행한다. 바람직하게는, 이 공정은 금속 원소가 분해 또한 분산된 용매가 제거되기 쉬운 산소분위기 하에서 행한다.
패턴의 형성에 사용하는 액적토출장치의 일 태양을 도 15에 나타낸다. 액적토출수단(603)의 각각의 헤드(605, 612)는 제어 수단(607)에 접속된다. 컴퓨터(610)를 이용해서 각각의 헤드를 제어함으로써, 미리 컴퓨터에 프로그래밍된 소정의 패턴을 묘사할 수 있다. 회화하는 타이밍은, 예를 들면 기판(600) 위에 형성된 마커(611)를 기준으로 행하면 된다. 또는, 기판(600)의 끝 부분을 기준으로 해서 기준점을 정해도 된다. 이것을 CCD 등의 촬상수단(604)으로 검출하고, 화상처리수단(609)으로 디지털 신호로 변환한 것을 컴퓨터(610)로 인식해서 제어신호를 발생시켜서 제어 수단(607)에 보낸다. 물론, 기판(600) 위에 형성되는 패턴의 정보는 기억 매체(608)에 저장된 것이며, 이 정보를 기초로 해서 제어 수단(607)에 제어신호를 보내고, 액적토출수단(603) 각각의 헤드(605, 612)를 개별적으로 제어할 수 있다. 토출 재료는 배관을 통해 재료 공급원(613, 614)으로부터 헤드(605, 612)에 공급된다. 하나의 헤드에서 금속, 유기, 무기 재료를 각각 토출할 수 있는 장치를 사용할 수 있어, 각각의 R, G, B 색은 전계발광층(EL)처럼 하나의 잉크젯 헤드를 통해 토출될 수 있다. 따라서 액적토출장치로 층간절연층을 형성하는 경우, 스루풋을 향상시키기 위해 동일한 재료를 사용함으로써 세선(細線)을 다층으로 해도 된다. 도 15에서는, 액적토출수단(603) 각각의 헤드(605, 612)의 세로 길이가 기판의 폭과 일치하지만, 액적토출수단은 헤드(605, 612)의 세로 길이보다 큰 폭을 가지는 대형기판에도 반복적으로 주사함으로써 패턴을 형성할 수 있다. 이 경우, 묘사되는 영역이 자유롭게 설정될 수 있도록 헤드(605, 612)는 도 15의 화살표로 나타내는 방향으로 자유롭게 주사될 수 있다. 따라서 기판 위에 복수의 동일한 패턴을 묘사 할 수 있다.
본 실시예에서는, 게이트 전극층을 액적토출법으로 형성했지만, 플라즈마CVD법이나 스퍼터링법을 이용해도 된다.
도전성 하지층을 형성하는 경우, 표면에 노출된 하지층의 처리로서, 하기 두 가지 공정 중 어느 하나의 공정을 행하는 것이 바람직하다.
제1 방법은 게이트 전극층과 겹치지 않는 하지층을 절연화하는 공정이다. 구체적으로, 게이트 전극층과 겹치지 않는 하지층을 산화해서 절연화한다. 이렇게, 하지층을 산화해서 절연화할 경우에는, 상기 하지층을 10nm 이하의 두께로 형성하는 것이 바람직하다. 이로써 하지층을 용이하게 산화시킬 수 있다. 하지층을 산화하는 방법으로는, 산소분위기 하에 노출하는 방법을 이용해도 되고, 열처리를 행하는 방법을 이용해도 된다.
제2 방법은 게이트 전극층을 마스크로 사용해서, 하지층을 에칭해서 제거하는 공정이다. 이 공정을 이용할 경우, 하지층의 두께에 제약은 없다.
다음으로, 플라즈마CVD법이나 스퍼터링법을 이용하고, 게이트 절연층(102)을 단층 또는 적층구조로 형성한다(도 1b 참조). 특히 바람직한 형태로는, 질화규소로 된 절연체층, 산화규소로 된 절연체층, 질화규소로 된 또 다른 절연체층을 적층함으로써 게이트 절연층을 형성한다. 또한, 낮은 성막 온도에서 게이트 리크 전류가 적은 치밀한 절연층을 형성하기 위해서는, 아르곤 등의 희가스 원소를 반응 가스에 포함하여 형성하는 절연층 내에 혼입시키면 된다. 게이트 전극층(101)에 접하는 제1 층을 질화규소 혹은 질화산화규소로 형성함으로써 산화에 의한 열화를 방지할 수 있다. 또한 게이트 전극층(101)에 접하는 제1 층에 NiB(니켈 보론)을 사용함으로써 표면을 원활하게 할 수도 있다.
다음으로 반도체층(103)을 형성한다. 반도체층(103)을 형성하는 재료로는, 실란이나 게르만으로 대표되는 반도체재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제조되는 아모포스 반도체(이하 「AS」라고도 한다), 상기 비정질 반도체를 빛에너지나 열에너지를 이용해서 결정화시킨 다결정반도체, 또는 세미 아모포스(미결정 혹은 마이크로 크리스털이라고도 불린다. 이하 「SAS」라고도 한다) 반도체 등을 사용할 수 있다. 또한 유기반도체를 사용할 수도 있다.
SAS는 비정질과 결정구조(단결정, 다결정을 포함한다) 사이의 중간적인 구조를 가지고, 자유에너지적으로 안정된 제3 상태를 포함하는 반도체로, 단거리질서를 가지고 격자변형(일그러짐)을 포함하는 결정질 영역을 포함한다. 적어도 막의 일부 영역에서는, 0.5 ~ 20nm의 결정 영역을 관측할 수 있고, 규소를 주성분으로 할 경우에는 라만 스펙트럼이 520cm-1보다도 저파수로 시프트한다. X선 회절에서는 규소결정격자로부터 유래하는 (111), (220)의 회절 피크가 관측된다. 미결합수(댕글링 본드)를 종단시키기 위해 수소 또는 할로겐을 적어도 1원자％ 또는 그것 이상 포함한다. SAS는 규화물 기체를 그로방전분해(플라즈마CVD)해서 형성한다. 규화물 기체로는, SiH4, Si2H6, SiH2Cl2, SiHC13, SiCl4, SiF4 등을 사용할 수 있다. 규화물 기체에 GeF4을 혼합해도 된다. 이 규화물 기체를 H2, 또는, H2과 He, Ar, Kr, Ne으로부터 선택된 일종 또는 복수 종의 희가스 원소로 희석해도 된다. 또한 규화물 기체를 F2, 또는, F2과 He, Ar, Kr, Ne으로부터 선택된 일종 또는 복수 종의 희가스 원소로 희석해도 된다. 희석율은 2 ~ 1000배의 범위로 한다. 압력은 대략 0.1Pa ~ 133Pa의 범위, 전원 주파수는 1MHz ~ 120MHz, 바람직하게는 13MHz ~ 60MHz, 기판가열온도는 300℃ 이하로 할 수 있다. 막에 포함되는 불순물원소로서, 산소, 질소, 탄소 등의 대기성분의 불순물은 1×1020/cm3 이하로 하는 것이 바람직하고, 특히, 산소농도는 5×1019/cm3 이하, 바람직하게는 1×1019/cm3 이하로 한다.
결정성 반도체층은, 비정질 반도체층을, 또는, SAS를, 가열 또는 레이저조사에 의해 결정화해서 형성할 수 있다. 또한 직접, 결정성 반도체층을 형성해도 된다. 이 경우, GeF4, 또는 F2 등의 불소계 가스와, SiH4, 또는 Si2H6 등의 실란계 가스를 사용하고, 열 또는 플라즈마를 이용해서 직접, 결정성 반도체층을 형성할 수 있다.
플라즈마CVD법을 이용할 경우, AS는 반도체재료 가스인 SiH4 혹은 SiH4과 H2의 혼합 기체를 사용해서 형성한다. SAS는 SiH4을 H2에서 3배 내지 1000배로 희석해서 혼합 기체, 혹은 Si2H6과 GeF4의 가스류량비를 Si2H6 대 GeF4을 20 내지 40 대 0.9로 희석하면, Si의 조성비가 80％ 이상인 SAS를 얻을 수 있다. 이 경우에는 하지와의 계면으로부터 결정성을 반도체층(103)에 갖게 할 수 있으므로 바람직하다. 또한 SiH4과 F2의 혼합 기체를 사용해도 된다.
다음으로, 반도체층(103) 위에 일도전형 불순물을 함유하는 반도체층(104)을 형성한다. 일도전형 불순물을 함유하는 반도체층(104)은, 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
다음으로, 일도전형 불순물을 함유하는 반도체층(104) 위에, 마스크(105)를 액적토출법으로 형성한다. 이 마스크(105)를 이용하여, 일도전형 불순물을 함유하는 반도체층(104) 및 반도체층(103)을 에칭한다(도 1c, 1d 참조).
마스크(105)로는 에폭시 수지, 아크릴수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 포함하는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 또한, 감광제를 포함하는 시중의 레지스트 재료를 사용해도 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물, 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
계속해서, 마스크(105)를 제거함으로써, 반도체영역(106)이 형성된다(도 2a 참조).
다음으로 평탄화막(107)을 도포한다(도 2b 참조). 평탄화막(107)의 재료로서, 에폭시 수지, 아크릴 수지, 페놀수지, 노보렉 수지, 멜라민 수지, 우레탄 수지 등이나, 벤조시클로부텐, 파릴렌, 플레어, 투과성을 포함하는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 이루어진 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물 재료 등이 생각된다. 또는, 감광제를 포함하는 시중의 레지스트 재료를 이용해도 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물, 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 평탄화막(107)을 에치백한다. 기판 위에는, 게이트 전극층(101)이 형성되므로, 게이트 전극층(101) 위쪽의 평탄화막의 막 두께는 얇아진다(도 2b 참조). 따라서, 에치백에 의해 채널부(108) 위만 선택적으로 평탄화막을 제거할 수 있다(도 2c 참조).
남아 있는 평탄화막을 마스크로 사용해서, 일도전형 불순물을 함유하는 반도체층(104)을 에칭해서 일도전형 불순물을 함유하는 반도체층(109, 110)을 형성한다(도 2d 참조). 이렇게, 자기정합적으로 일도전형 불순물을 함유하는 반도체층 에칭용 마스크를 형성하고, 이용할 수 있다.
반도체층이 SAS로 형성되어 있을 경우, TFT의 고속 구동을 가능케 하는 소스 영역 및 드레인 영역이 게이트 전극을 덮는 구조, 소스 영역 및 드레인 영역의 단부와 게이트 전극의 단부가 일치하는 소위 셀프 어라인 구조, 또한, 오프 전류저감의 효과가 있는 소스 영역 및 드레인 영역이 게이트 전극을 덮지 않고, 일정한 거 리를 사이에 두고 형성되어 있는 구조로 할 수 있다.
다음으로 습윤성이 다른 영역을 형성한다. 이 습윤성의 차이는 두 영역의 상대적인 관계이며, 피형성 영역 내에서 형성 재료에 대한 습윤성의 정도에 차이가 있으면 된다. 또한 습윤성이 다른 영역은, 형성 재료의 접촉각이 다른 것으로, 형성 재료의 접촉각이 큰 영역은 보다 습윤성이 낮은 영역(이하, 저습윤성 영역이라고도 한다)이 되고, 접촉각이 작은 영역은 보다 습윤성이 높은 영역(이하, 고습윤성 영역이라고도 한다)이 된다. 접촉각이 크면, 유동성을 포함하는 액상의 조성물은, 영역 표면 위에서 확산하지 않아, 표면을 적시지 않지만, 접촉각이 작으면, 표면 위에서 유동성을 포함하는 조성물은 확산하고, 표면을 작 적신다. 본 발명에 있어서는, 이 습윤성이 다른 영역의 접촉각의 차이는 30° 이상, 바람직하게는 40° 이상인 것이 바람직하다.
우선, 저습윤성 영역을 형성하는 용액을 토출 또는 도포한다(도 4a 참조). 저습윤성 영역을 형성하는 용액의 조성물의 일례로는, Rn-Si-X(4-n)(n = 1, 2, 3)의 화학식으로 나타내는 실란커플링제를 사용한다. 여기에서, R은 알킬기 등의 비교적 불활성인 기를 포함하는 것이다. 또한 X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 기질 표면의 수산기 또는 흡착수와의 축합에 의해 결합할 수 있는 가수분해기로 된다.
또한 실란커플링제의 대표 예로서, R에 플루오르 알킬기를 포함하는 불소계 실란커플링제(플루오로알킬실란(FAS))를 사용함으로써, 보다 습윤성을 높일 수 있 다. FAS의 R은 (CF3)(CF2)x(CH2)y(x: 0 이상 10 이하의 정수, y: 0 이상 4 이하의 정수)로 나타내는 구조를 가지고, 복수 개의 R 또는 X가 Si에 결합하고 있을 경우에는, R 또는 X는 각각 모두 같아도 되고, 달라도 된다. 대표적인 FAS로는, 헵타데카플루오로테트라히드로데실트리에톡시실란, 헵타데카플루오로테트라히드로데실트리클로로실란, 트리데카플루오로테트라히드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오로알킬실란(이하, FAS라고 한다)을 들 수 있다.
저습윤성 영역을 형성하는 용액의 용매로는, n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디시클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라히드로나프탈렌, 데카히드로나프탈렌, 스쿠알렌 등의 탄화수소계 용매 또는 테트라히드로푸란 등을 사용한다.
저습윤성 영역을 형성하는 성질을 가지는 용액의 조성물의 일례로서, 불소탄소쇄를 포함하는 재료(불소계 수지)를 사용할 수 있다. 불소계 수지로서, 폴리테트라플루오르에틸렌(PTFE; 사불화에틸렌 수지), 퍼플루오로알콕시알칸(PFA; 사불화에틸렌퍼플루오로알킬비닐에테르 공중합수지), 퍼플루오로에틸렌프로펜 코폴리머(PFEP; 사불화에틸렌-육불화프로필렌 공중합수지), 에틸렌-테트라플루오로에틸렌 코폴리머(ETFE; 사불화에틸렌-에틸렌 공중합수지), 폴리비닐리덴플루오라이드(PVDF; 불화 비닐리덴 수지), 폴리클로로트리플루오르에틸렌(PCTFE; 삼불화염화에틸렌 수지), 에틸렌-클로로트리플루오로에틸렌 코폴리머(ECTFE; 삼불화염화에틸렌-에틸렌 공중합수지), 폴리테트라플루오르에틸렌-퍼플루오로디옥솔 코폴리 머(TFE/PDD), 폴리(비닐 플루오라이드)(PVF) 등을 사용할 수 있다.
계속해서, 저습윤성 영역을 형성하는 용액이 부착된 표면을 세정하면, 매우 얇은 저습윤성 표면(111)을 형성할 수 있다.
저습윤성을 지닌 표면(111)은 용액을 토출 또는 도포하는 것 이외에도, 증착 등 다른 방법으로 형성하여, 저습윤성 영역을 형성해도 된다.
다음으로 남은 평탄화막을 습식 에칭 등의 방법으로 제거한다. 이때, 평탄화막 위의 저습윤성 영역도 리프트 오프에 의해 동시에 제거되므로, 채널부(112) 위에만 저습윤성 영역이 존재하게 된다(도 4b 참조).
다음으로 도전성 재료를 포함하는 조성물을 선택적으로 토출하고, 소스 배선 또는 드레인 배선(113, 114)을 액적토출법으로 형성한다(도 4c 참조). 이때, 채널부(112)를 개재하도록 토출함으로써, 저습윤성 영역에 토출된 액적은 안정되지 않고, 저습윤성 영역과 고습윤성 영역이 맞대는 경계에서, 고습윤성 영역으로 유동하고, 선택적으로 고습윤성 영역에 패턴을 형성할 수 있으므로, 자기정합적으로 소스 배선 또는 드레인 배선의 위치를 결정할 수 있다. 또한 이 배선을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한 투광성을 포함하는 인듐주석산화물(ITO), 인듐주석산화물과 산화규소로 이루어진 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화 티타늄 등을 조합해도 된다.
다음으로 저습윤성 영역(112)을 형성하는 매우 얇은 막을 에칭 등의 가공에 의해 제거한다.
다음으로 소스 배선 또는 드레인 배선(113, 114) 위에, 패시베이션층(115)을 형성하는 것이 바람직하다. 패시베이션층은, 플라즈마CVD법 또는 스퍼터링법 등의 박막 형성법을 이용하여, 질화규소, 산화규소, 질화산화규소, 산화 질화규소, 산화 질화알루미늄, 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유 탄소(CN), 그 외에도 절연성 재료를 사용해서 형성할 수 있다.
이상의 공정에 의해, 채널 에칭형 TFT를 제조할 수 있다(도 4d 참조).
(실시예 2)
실시예 2로서, 에치백을 사용한 채널 스톱형 TFT의 제조 방법에 관하여 설명한다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(201)을 형성한다(도 5a 참조). 다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층(202)을 단층 또는 적층구조로 형성한다. 특히 바람직한 형태로는, 질화규소로 이루어진 절연체층, 산화규소로 이루어진 절연체층, 질화규소로 이루어진 절연체층의 3층 적층체로 게이트 절연층을 형성한다. 다음으로 반도체층(203)을 형성한다. 이상의 공정은 실시예 1과 동일하다.
반도체층(203) 위에, 절연체층(204)을 플라즈마CVD법이나 스퍼터링법으로 형성한다. 이 절연체층(204)은, 후의 공정에 나타낸 바와 같이 게이트 전극층과 마주 대해서 반도체층(203) 위에 잔존시켜서, 채널 보호층으로 하는 것으로, 일도전형 불순물을 함유하는 반도체층 에칭시의 데미지 보호, 또한 계면의 청정성을 확보하고, 유기물이나 금속물, 수증기 등의 불순물로 반도체층(203)이 오염되는 것을 막 는 효과를 얻는다. 이를 위해, 치밀한 막으로 형성하는 것이 바람직하다. 그로방전분해법에 있어서도, 규화물 기체를 아르곤 등의 규화물 기체로 100배 ~ 500배로 희석해서 형성된 질화규소막은, 100℃ 이하의 성막 온도라도 치밀한 막을 형성할 수 있으므로 바람직하다. 또한 필요하다면 절연체층(204)을 적층해서 형성해도 된다.
다음으로 절연체층(204) 위이며, 게이트 전극층(201)과 마주 대하는 위치에, 조성물을 선택적으로 토출하여, 마스크(205)를 형성한다(도 5b 참조). 마스크(205)는, 에폭시 수지, 아크릴수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 포함하는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 또는, 감광제를 포함하는 시중의 레지스트 재료를 사용해도 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물, 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
마스크(205)를 이용함으로써, 절연체층(204)을 에칭하여, 채널 보호층의 기능을 하는 절연체층(206)을 형성한다(도 5c 참조). 마스크(205)를 제거하고, 반도체층(203) 및 절연체층(206) 위에 일도전형 불순물을 함유하는 반도체층(207)을 형성한다. 일도전형 불순물을 함유하는 반도체층(207)은, 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
이후의 공정은 실시예 1과 동일하다.
이상의 공정에 의해, 채널 스톱형 TFT를 제조할 수 있다(도 5d 참조).
(실시예 3)
실시예 3로서, 이면 노광을 이용한 채널 에칭형 TFT의 제조 방법에 관하여 설명한다.
도 6a는 기판(100) 위에 게이트 전극층을 형성하는 공정을 나타낸다. 도 6a는 종단면 구조를 모식적으로 나타내고, A-B 대응하는 평면구조를 도 3에 나타낸다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(301)을 형성한다. 또한 기판(100) 위에는, 게이트 전극층을 밀착성 좋게 형성하기 위해서, 스퍼터링법이나 증착법 등의 방법으로, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속재료 혹은 그 산화물로 형성되는 하지층을 형성해도 된다. 도전성 하지층을 형성하는 경우, 게이트 전극층과 겹치지 않는 하지층을 산화해서 절연화하거나, 게이트 전극층을 마스크로 사용해서 하지층을 에칭함으로써 제거할 필요가 있다.
다음으로 플라즈마CVD법이나 스퍼터링법으로, 게이트 절연층(302)을 단층 또는 적층구조로 형성한다(도 6b 참조). 특히 바람직한 형태로는, 질화규소로 이루어진 절연체층, 산화규소로 이루어진 절연체층, 질화규소로 이루어진 절연체층의 3층 적층체를 게이트 절연층(302)으로 구성한다.
다음으로 반도체층(303)을 형성한다. 반도체층(303)을 형성하는 재료로는, 실란이나 게르만으로 대표되는 반도체재료 가스를 사용해서 기상성장법이나 스퍼터링법으로 제조되는 아모포스 반도체(이하 「AS」라고도 한다), 상기 비정질 반도체를 빛에너지나 열에너지를 이용해서 결정화시킨 다결정반도체, 또는 세미 아모포스(미결정 혹은 마이크로 크리스털이라고도 불린다. 이하 「SAS」라고도 한다) 반도체 등을 사용할 수 있다. 또한 유기반도체를 사용할 수도 있다.
다음으로 반도체층(303) 위에 일도전형 불순물을 함유하는 반도체층(304)을 형성한다. 일도전형 불순물을 함유하는 반도체층(304)은 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
다음으로 일도전형 불순물을 함유하는 반도체층(304) 위에, 마스크(305)를 액적토출법으로 형성한다. 이 마스크(305)를 사용하여, 일도전형 불순물을 함유하는 반도체층(304) 및 반도체층(303)을 에칭한다(도 6c, 6d 참조).
계속해서, 마스크(305)를 제거함으로써, 반도체영역(306)이 형성된다(도 7a 참조).
다음으로 레지스트(307)를 도포한다(도 7b 참조). 레지스트의 재료로서, 감광제를 포함하는 시중의 네거티브형 레지스트 재료를 사용하면 되는데, 예를 들면 대표적인 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 기판의 뒤쪽에서 레지스트(307)를 노광한다(도 7b 참조). 기판 위에는, 게이트 전극층(301)이 존재하므로, 게이트 전극층(301) 위쪽의 레지스트는 노출되지 않는다. 따라서 현상에 의해 채널부(308) 위의 레지스트만 선택적으로 제거할 수 있다(도 7c 참조).
남아 있는 레지스트(309, 310)를 마스크로 사용해서, 일도전형 불순물을 함유하는 반도체층(304)을 에칭해서 일도전형 불순물을 함유하는 반도체층(311, 312)을 형성한다(도 7d 참조). 이렇게, 자기정합적으로 일도전형 불순물을 함유하는 반도체층 에칭용 마스크를 형성하고, 이용할 수 있다.
상기 마스크(305)로서 감광제를 포함하는 시중의 네거티브형 레지스트를 사용해도 된다. 이 마스크(305)를 사용하여, 일도전형 불순물을 함유하는 반도체층(304) 및 반도체층(303)을 에칭한다. 계속해서, 기판의 뒤쪽에서 마스크(305)를 노광한다. 기판 위에는, 게이트 전극층(301)이 존재하므로, 게이트 전극층(301) 위쪽의 감광제를 포함하는 마스크는 노출되지 않는다. 따라서 현상에 의해 채널부(308) 위만 선택적으로 마스크를 제거할 수 있다. 다음으로 남아 있는 감광제를 포함하는 마스크를 사용하여, 일도전형 불순물을 함유하는 반도체층(304)을 에칭해서 일도전형 불순물을 함유하는 반도체층(311, 312)을 형성해도 된다. 이 경우, 레지스트(307)를 형성하는 공정을 생략할 수 있다.
이후의 공정은 실시예 1과 동일하다(도 8a, 8b, 8c 참조).
이상의 공정에 의해, 채널 에칭형 TFT를 제조할 수 있다(도 8d 참조).
(실시예 4)
실시예 4로서, 이면 노광을 이용한 채널 스톱형 TFT의 제조 방법에 관하여 설명한다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(201)을 형성한다. 다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층(202)을 단층 또는 적층구조로 형성한다. 특히 바람직한 형태로는, 질화규소로 이루어진 절연체층, 산화규소로 이루어진 절연체층, 질화규소로 이루어진 절연체층의 3층 적층체로 게이트 절연층을 형성한다. 다음으로 반도체층(203)을 형성한다. 이상의 공정은 실시예 3와 동일하다.
반도체층(203) 위에, 절연체층(204)을 플라즈마CVD법이나 스퍼터링법으로 형성한다. 이 절연체층(204)은, 후의 공정에 나타낸 바와 같이 게이트 전극층에 대응해서 반도체층 위에 잔존시켜서, 채널 보호층의 기능을 하게 한다. 채널 보호층은 일도전형 불순물을 함유하는 반도체층 에칭시 데미지로부터 보호하고, 계면의 청정성을 확보하여, 유기물이나 금속물, 수증기 등의 불순물로 인해 반도체층(203)이 오염되는 것을 막는 효과를 얻는다. 이를 위해서는, 절연체층(204)을 치밀한 막으로 형성하는 것이 바람직하다. 그로방전 분해법에 있어서도, 규화물 기체를 아르곤 등의 규화물 기체로 100배 ~ 500배로 희석해서 형성된 질화규소막은, 100℃ 이하의 성막 온도라도 치밀한 막을 형성할 수 있어 바람직하다. 또한 필요하다면 절연체층을 적층해서 형성해도 된다.
절연체층(204) 위에서, 게이트 전극층(201)에 대응하는 위치에, 조성물을 선택적으로 토출하여, 마스크(205)를 형성한다(도 5b 참조). 마스크(205)로는 에폭시 수지, 아크릴 수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 포함하는 폴리이 미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 또는, 감광제를 포함하는 시중의 레지스트 재료를 사용해도 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물, 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
마스크(205)를 사용함으로써, 절연체층(204)을 에칭하여, 채널 보호층의 기능을 하는 절연체층(206)을 형성한다(도 5c 참조). 마스크(205)를 제거하고, 반도체층(203) 및 절연체층(206) 위에 일도전형 불순물을 함유하는 반도체층(207)을 형성한다. 일도전형 불순물을 함유하는 반도체층(207)은 실란 가스와 포스핀 가스를 사용해서 형성해도 되고, AS 혹은 SAS로 형성할 수 있다.
이후의 공정은 실시예 3와 동일하다. 구체적으로는, 레지스트(307)를 도포한다(도 7b 참조). 레지스트의 재료로서, 감광제를 포함하는 시중의 네거티브형 레지스트 재료를 사용하면 되는데, 예를 들면 대표적인 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 기판의 뒤쪽에서 레지스트(307)를 노광한다(도 7b 참조). 기판 위에는, 게이트 전극층(301)이 존재하므로, 게이트 전극층(301) 위쪽의 레지스트는 노출되지 않는다. 따라서 현상에 의해 채널부(308) 위의 레지스트만 선택적으로 제거할 수 있다(도 7c 참조).
남아 있는 레지스트(309, 310)를 마스크로 사용해서, 일도전형 불순물을 함유하는 반도체층(304)을 에칭해서 일도전형 불순물을 함유하는 반도체층(311, 312)을 형성한다(도 7d 참조). 이렇게, 자기정합적으로 일도전형 불순물을 함유하는 반도체층 에칭용 마스크를 형성하고, 이용할 수 있다.
상기 마스크(305)로서 감광제를 포함하는 시중의 네거티브형 레지스트를 사용해도 된다. 이 마스크(305)를 사용하여, 일도전형 불순물을 함유하는 반도체층(304) 및 반도체층(303)을 에칭한다. 계속해서, 기판의 뒤쪽에서 마스크(305)를 노광한다. 기판 위에는, 게이트 전극층(301)이 존재하므로, 게이트 전극층(301) 위쪽의 감광제를 포함하는 마스크는 노출되지 않는다. 따라서 현상에 의해 채널부(308) 위만 선택적으로 마스크를 제거할 수 있다. 다음으로 남아 있는 감광제를 포함하는 마스크를 사용하여, 일도전형 불순물을 함유하는 반도체층(304)을 에칭해서 일도전형 불순물을 함유하는 반도체층(311, 312)을 형성해도 된다. 이 경우, 레지스트(307)를 형성하는 공정을 생략할 수 있다.
이후의 공정은 실시예 1과 동일하다. 소스 및 드레인 배선(113, 114)을 형성하고, 패시베이션층(115)을 그 소스 및 드레인 배선 위에 형성한다.
이상의 공정에 의해, 채널 스톱형 TFT를 제조할 수 있다(도 5d 참조).
(실시예 5)
실시예 5로서, 표면 노광을 이용한 채널 에칭형 TFT의 제조 방법에 관하여 설명한다.
도 9a는 기판(100) 위에 게이트 전극층을 형성하는 공정을 나타낸다. 도 9a는 종단면구조를 모식적으로 나타내고, A-B에 대응하는 평면구조를 도 3에 나타낸다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(401)을 형성한다. 기판(100) 위에는, 게이트 전극층을 밀착성 좋게 형성하기 위해서, 스퍼터링법이나 증착법 등의 방법으로, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속재료 혹은 그 산화물로 형성되는 하지층을 형성해도 된다. 도전성 하지층을 형성하는 경우, 게이트 전극층과 겹치지 않는 하지층을 산화해서 절연화하거나, 게이트 전극층을 마스크로 사용해서, 하지층을 에칭해서 제거할 필요가 있다.
플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층(402)을 단층 또는 적층구조로 형성한다(도 9b 참조). 특히 바람직한 형태로는, 질화규소로 된 절연체층, 산화규소로 된 절연체층, 질화규소로 된 절연체층의 3층 적층체를 게이트 절연층으로서 구성한다.
다음으로 반도체층(403)을 형성한다.
반도체층(403) 위에 일도전형 불순물을 함유하는 반도체층(404)을 형성한다. 일도전형 불순물을 함유하는 반도체층(404)은 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
일도전형 불순물을 함유하는 반도체층(404) 위에, 마스크(405)를 액적토출법 으로 형성한다. 이 마스크(405)를 사용하여, 일도전형 불순물을 함유하는 반도체층(404) 및 반도체층(403)을 에칭한다(도 9c, 9d 참조).
계속해서, 마스크(405)를 제거함으로써, 반도체영역(406)을 형성한다(도 10a 참조).
다음으로 레지스트(407)를 도포한다(도 10b 참조). 레지스트의 재료로서, 감광제를 포함하는 시중의 포지티브형 레지스트 재료를 사용하면 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 기판의 상부 표면으로부터 레지스트(407)를 노광한다(도 10b 참조). 기판 위에는, 게이트 전극층(401)이 존재하므로, 게이트 전극층(401)의 위쪽의 레지스트의 막 두께는 얇아진다(도 10b 참조). 따라서 노광량을 조정함으로써, 현상시에, 막 두께가 얇은 채널부(408) 위의 레지스트만 선택적으로 제거할 수 있다(도 10c 참조).
남아 있는 레지스트(409, 410)를 마스크로 사용해서, 일도전형 불순물을 함유하는 반도체층(404)을 에칭해서 일도전형 불순물을 함유하는 반도체층(411, 412)을 형성한다(도 10d 참조). 이렇게, 자기정합적으로 일도전형 불순물을 함유하는 반도체층 에칭용 마스크를 형성하고, 이용할 수 있다.
또는, 상기 마스크(405)로서 감광제를 포함하는 시중의 포지티브형 레지스트를 사용해도 된다. 이 마스크(405)를 이용하여, 일도전형 불순물을 함유하는 반도 체층(404) 및 반도체층(403)을 에칭한다. 계속해서, 기판의 표면으로부터 마스크(405)를 노광한다. 기판 위에는, 게이트 전극층(401)이 존재하므로, 게이트 전극층(401) 위쪽의 마스크의 막 두께는 얇아진다. 따라서 노광량을 조정함으로써, 현상시에, 막 두께가 얇은 채널부(408) 위의 마크스만 선택적으로 제거할 수 있다. 다음으로 남은 감광제를 포함하는 마스크를 사용하여, 일도전형 불순물을 함유하는 반도체층(404)을 에칭해서 일도전형 불순물을 함유하는 반도체층(411, 412)을 형성해도 된다. 이 경우, 레지스트(407)를 형성하는 공정을 생략할 수 있다.
이후의 공정은 실시예 1과 동일하다(도 11a, 11b, 11c 참조).
이상의 공정에 의해, 채널 에칭형 TFT를 제조할 수 있다(도 11d 참조).
(실시예 6)
실시예 6으로서, 표면 노광을 이용한 채널 스톱형 TFT의 제조 방법에 관하여 설명한다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(201)을 형성한다. 다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층(202)을 단층 또는 적층구조로 형성한다. 특히 바람직한 형태로는, 질화규소로 이루어진 절연체층, 산화규소로 이루어진 절연체층, 질화규소로 이루어진 절연체층의 3층 적층체로 게이트 절연층을 형성한다. 다음으로 반도체층(203)을 형성한다. 이상의 공정은 실시예 5와 동일하다.
반도체층(203) 위에, 절연체층(204)을 플라즈마CVD법이나 스퍼터링법으로 형성한다. 이 절연체층(204)은, 후의 공정에 나타낸 바와 같이 게이트 전극층에 대응 하여 반도체층(203) 위에 잔존시켜서, 채널 보호층의 기능을 하게 한다. 채널 보호층은 일도전형 불순물을 함유하는 반도체층의 에칭시 데미지로부터 보호하고, 계면의 청정성을 확보하여, 유기물이나 금속물, 수증기 등의 불순물로부터 반도체층(203)이 오염되는 것을 막는 효과를 얻는다. 이를 위해, 치밀한 막으로 형성하는 것이 바람직하다. 그로방전 분해법에 있어서도, 규화물 기체를 아르곤 등의 규화물 기체로 100배 ~ 500배로 희석해서 형성한 질화규소막은, 100℃ 이하의 성막 온도라도 치밀한 막을 형성할 수 있어 바람직하다. 또한 필요하다면, 절연체층을 적층 구조로 형성해도 된다.
절연체층(204) 위에, 게이트 전극층(201)에 대응하는 위치에, 조성물을 선택적으로 토출하여, 마스크(205)를 형성한다(도 5b 참조). 마스크(205)에는 에폭시 수지, 아크릴 수지, 페놀수지, 노보렉 수지, 멜라민수지, 우레탄 수지 등의 수지재료를 사용한다. 또한 벤조시클로부텐, 파릴렌, 플레어, 투과성을 포함하는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합에 의해 생긴 화합물재료, 수용성 호모 폴리머와 수용성 혼성 중합체를 포함하는 조성물재료 등을 사용해서 액적토출법으로 형성한다. 또는, 감광제를 포함하는 시중의 레지스트 재료를 사용해도 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물, 네거티브형 레지스트인 베이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
마스크(205)를 이용함으로써, 절연체층(204)을 에칭하여, 채널 보호층의 기 능을 하는 절연체층(206)을 형성한다(도 5c 참조). 마스크(205)를 제거하고, 반도체층(203) 및 절연체층(206) 위에 일도전형 불순물을 함유하는 반도체층(207)을 형성한다. 일도전형 불순물을 함유하는 반도체층(207)은 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다.
이후의 공정은 실시예 5와 동일하다. 다음으로 레지스트(407)를 도포한다(도 10b 참조). 레지스트의 재료로서, 감광제를 포함하는 시중의 포지티브형 레지스트 재료를 사용하면 되는데, 예를 들면 대표적인 포지티브형 레지스트인 노보렉 수지와 감광제인 나프토퀴논 디아지드 화합물 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 기판의 상부 표면으로부터 레지스트(407)를 노광한다(도 10b 참조). 기판 위에는, 게이트 전극층(401)이 존재하므로, 게이트 전극층(401)의 위쪽의 레지스트의 막 두께는 얇아진다(도 10b 참조). 따라서 노광량을 조정함으로써, 현상시에, 막 두께가 얇은 채널부(408) 위의 레지스트만 선택적으로 제거할 수 있다(도 10c 참조).
남아 있는 레지스트(409, 410)를 마스크로 사용해서, 일도전형 불순물을 함유하는 반도체층(404)을 에칭해서 일도전형 불순물을 함유하는 반도체층(411, 412)을 형성한다(도 10d 참조). 이렇게, 자기정합적으로 일도전형 불순물을 함유하는 반도체층 에칭용 마스크를 형성하고, 이용할 수 있다.
이후 공정은 실시예 1과 동일하다. 소스 및 드레인 배선(113, 114)을 형성하 고, 패시베이션층(115)을 그 소스 및 드레인 배선 위에 형성한다.
이상의 공정에 의해, 채널 스톱형 TFT를 제조할 수 있다(도 5d 참조).
(실시예 7)
실시예 7로서, 스태거형 TFT의 제조 방법에 관하여 설명한다.
기판(100) 위에, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 소스 배선 또는 드레인 배선(501, 502)을 액적토출법으로 형성한다(도 12a 참조). 이 배선을 형성하는 도전성 재료로는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 또한 투광성을 포함하는 인듐주석산화물(ITO), 인듐주석산화물과 산화규소로 이루어진 ITSO, 유기 인듐, 유기 주석, 산화아연, 질화 티타늄 등을 조합해도 된다. 또한 기판(100) 위에는, 소스 배선 또는 드레인 배선을 밀착성 좋게 형성하기 위해서, 스퍼터링법이나 증착법 등의 방법으로, Ti(티타늄), W(텅스텐), Cr(크롬), Ta(탄탈), Ni(니켈), Mo(몰리브덴) 등의 금속재료 혹은 그 산화물로 형성되는 하지층을 형성해도 된다. 도전성 하지층을 형성하는 경우, 소스 배선 또는 드레인 배선과 겹치지 않는 하지층을 산화해서 절연화하거나, 소스 배선 또는 드레인 배선을 마스크로 사용해서, 하지층을 에칭으로 제거할 필요가 있다.
다음으로 일도전형 불순물을 함유하는 반도체층을 형성한다. 일도전형 불순물을 함유하는 반도체층은, 실란 가스와 포스핀 가스를 사용해서 형성하면 되고, AS 혹은 SAS로 형성할 수 있다. 일도전형 불순물을 함유하는 반도체층 위에 마스크를 형성하고, 그 마스크에 의해 에칭 가공을 행하여, 일도전형 불순물을 함유하는 반도체층(503, 504)을 형성하고, 마스크를 제거한다. 또는, 플라즈마 도핑법을 이용하여, 소스 배선 또는 드레인 배선층(501, 502)의 표면에만 선택적으로 일도전형 불순물을 함유하는 반도체층을 형성해도 된다. 플라즈마 도핑법에서는, 플라즈마CVD 등의 장치를 사용하여, 포스핀 가스를 흘리면서, RF그로방전에 의해, 소스 배선 또는 드레인 배선의 표면만 선택적으로 도핑한다.
다음으로 반도체층(505)을 형성한다(도 12b 참조).
반도체층(505) 위에, 마스크(506)를 액적토출법으로 형성한다. 이 마스크(506)를 이용하여, 일도전형 불순물을 함유하는 반도체층(503, 504) 및 반도체층(505)을 에칭한다(도 12c, 12d 참조).
계속해서, 마스크(506)를 제거함으로써, 반도체영역이 형성된다.
다음으로 플라즈마CVD법이나 스퍼터링법을 이용하여, 게이트 절연층(507)을 단층 또는 적층구조로 형성한다(도 13a 참조). 특히 바람직한 형태로는, 질화규소로 된 절연체층, 산화규소로 된 절연체층, 질화규소로 된 절연체층의 3층 적층체로 게이트 절연층을 구성한다.
다음으로 레지스트(508)를 도포한다(도 13b 참조). 레지스트의 재료로서, 감광제를 포함하는 시중의 네거티브형 레지스트 재료를 사용하면 되는데, 예를 들면 대표적인 네거티브형 레지스트인 페이스 수지, 디페닐실란디올 및 산발생제 등을 사용해도 된다. 어느 재료를 사용하더라도, 그 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다.
다음으로 기판의 뒷면에서 레지스트(508)를 노광한다(도 13b 참조). 기판 위 에는, 소스 배선 또는 드레인 배선(501, 502)이 존재하므로, 소스 배선 또는 드레인 배선(501, 502) 위쪽의 레지스트는 노광되지 않는다. 따라서 현상에 의해 도면의 영역(510)의 레지스트만 선택적으로 제거할 수 있다(도 13c 참조).
계속해서, 저습윤성 영역을 형성하는 용액을 토출 및 도포한다(도 13d 참조). 저습윤성 영역을 형성하는 용액의 조성물의 일례로는, Rn-Si-X(4-n)(n = 1, 2, 3)의 화학식으로 나타내는 실란커플링제를 사용한다. 여기에서, R은 알킬기 등의 비교적 불활성의 기를 포함하는 물질이다. 또한 X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 기질 표면의 수산기 또는 흡착수와의 축합에 의해 결합할 수 있는 가수분해기로 된다.
계속해서, 저습윤성 영역을 형성하는 용액이 부착된 표면을 세정하면, 매우 얇은 저습윤성 표면(511)을 형성할 수 있다.
다음으로 남은 레지스트(509)를 습식 에칭 등의 방법으로 제거한다. 이때, 레지스트 위에 도포된 저습윤성 영역도 리프트 오프에 의해 동시에 제거되어, 소스 배선 또는 드레인 배선 위에만 저습윤성 영역(512)이 존재하게 된다(도 14a 참조).
다음으로 상기 저습윤성 영역(512) 사이에, 도전성 재료를 포함하는 조성물을 액적토출법으로 토출하여, 게이트 전극층(513)을 형성한다(도 14b 참조). 이 경우, 저습윤성 영역(512) 사이에 개재되므로, 자기정합적으로 게이트 전극층(513)을 형성할 수 있다. 상기 게이트 전극층을 형성하는 도전성 재료로는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등의 금속, 할로겐화은의 미립자 등, 또는 분산성 나노 입자를 사용할 수 있다. 또는, 투명도전층으로서 사용되는 ITO(산화인듐 산화 주석 합금), 산화규소를 조성물로서 포함하는 ITO, 유기 인듐, 유기 주석, 산화아연(ZnO), 질화 티타늄(TiN) 등을 사용할 수 있다. 저저항화하는 것이 바람직할 경우, 비저항치를 고려하여, 금, 은, 구리 중 어느 하나의 재료를 용매에 용해 또는 분산되게 한 것을 사용하는 것이 바람직하다. 더 바람직하게는, 저저항한 은, 구리를 사용하면 된다. 단, 은, 구리를 사용할 경우에는, 불순물을 방지하기 위해, 배리어막도 함께 설치하는 것이 바람직하다. 구리를 배선으로 사용할 경우의 배리어막으로는, 질화 실리콘, 산화 질화 실리콘, 질화알루미늄, 질화 티타늄, 질화 탄탈(TaN) 등 질소를 포함하는 절연성 또는 도전성 물질을 사용하면 된다. 이들 재료는 액적토출법으로 형성해도 된다. 용매는, 아세트산 부틸 등의 에스테르류, 이소프로필 알코올 등의 알코올류, 아세톤 등의 유기용제 등에 해당한다. 표면장력과 점도는, 용매의 농도를 조정하거나, 계면활성제 등을 첨가해서 적절히 조정한다. 도전층은 도전체인 미립자를 3차원으로 불규칙하게 적층해서 형성한다. 다시 말해, 도전층은 3차원 응집체 입자를 포함한다. 이 때문에, 표면은 미세한 요철을 가진다. 또한 가열에 의해, 미립자가 소성되어 입자의 입경이 증대하므로, 도전층의 표면에는 요철이 생긴다. 또한 가열온도, 분위기, 시간에 의해 도전층에는, 유기물로 형성되는 바인더가 잔존한다.
다음으로 저습윤성 영역(512)을 형성하는 매우 얇은 막을 에칭 등의 가공에 의해 제거한다.
다음으로 게이트 전극층(513) 위에, 패시베이션층(514)을 형성하는 것이 바 람직하다. 패시베이션층은, 플라즈마CVD법 또는 스퍼터링법 등의 박막형성법을 이용하고, 질화규소, 산화규소, 질화산화규소, 산화 질화규소, 산화 질화알루미늄, 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유 탄소(CN), 그 밖의 절연성 재료를 사용해서 형성할 수 있다.
이상의 공정에 의해, 스태거형 TFT를 제조할 수 있다(도 14c 참조).
(실시예 8)
실시예 8로서, 실시예 1 내지 실시예 7에서 제조할 수 있는 TFT를 가진 액정표시 패널의 제조 방법에 관하여 설명한다.
패시베이션층, 또는, 패시베이션층과 게이트 절연층에 에칭으로 개구부를 형성하여, 콘택부를 설치한다. 소스 배선 또는 드레인 배선과 전기적으로 접속하도록, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극층을 형성한다. 또는, 패시베이션층, 또는, 패시베이션층과 게이트 절연층을 형성하기 전에, 화소전극층을 형성하면, 이 콘택부를 형성할 필요가 없다.
또는, 화소전극을 스퍼터링법으로 형성하고, 그 후 패터닝해도 된다.
다음으로 화소전극층을 덮도록, 인쇄법이나 스핀 코트법으로, 배향막이라고도 불리는 절연체층을 형성한다. 또한, 이 절연체층을, 스크린인쇄법이나 오프셋법을 이용하면, 선택적으로 형성할 수 있다. 그 후에 러빙을 행한다. 이때, 배향막은, 사방 증착법으로 형성할 수도 있다. 계속해서, 밀봉재를 액적토출법으로 화소를 형성한 주변의 영역에 형성한다.
그 후에 배향막의 기능을 하는 절연체층, 대향전극층의 기능을 하는 도전체 층이 설치된 대향기판과 TFT기판을 스페이서를 사이에 두고 접착하고, 그 공극에 액정층을 설치함으로써 액정표시 패널을 제조할 수 있다. 밀봉재에는 필러가 혼입되어 있어도 되고, 대향기판에는, 컬러필터나 차폐막(블랙 매트릭스) 등이 형성되어 있어도 된다. 액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 대향기판을 접착한 후 모세관 현상을 이용해서 액정을 주입하는 딥식(퍼 올리기식)을 이용할 수 있다.
디스펜서 방식을 채용한 액정적하 주입법에서는, 밀봉재로 폐루프를 형성하고, 그 안에 액정을 1회 혹은 복수 회 적하한다. 계속해서, 진공에서 기판을 접착하고, 그 후 자외선 경화를 행하며, 기판 사이에 액정이 충전된 상태로 한다.
다음으로 대기압 또는 대기압 근방 하에서, 산소 가스를 사용한 애싱 처리에 의해, 접속용 배선 기판을 설치하는 영역의 절연체층을 제거한다. 이 처리는, 산소 가스와, 수소, CF4, NF3, H20, CHF3로부터 선택된 하나 또는 복수를 사용해서 행한다. 본 공정에서는 정전기에 의한 손상이나 파괴를 방지하기 위해서, 대향기판을 사용해서 밀봉한 후에, 애싱 처리를 행하지만, 정전기에 의한 영향이 적을 경우에는, 어느 타이밍에서 실시해도 상관없다.
계속해서, 이방성 도전체층을 사이에 두고, 게이트 배선층이 전기적으로 접속하도록, 접속용 배선 기판을 설치한다. 배선 기판은, 외부로부터의 신호나 전위를 전달하는 역할을 한다.
이상의 공정에 의해 액정표시 패널을 제조할 수 있다. 또한, 정전파괴 방지 를 위한 보호 회로, 대표적으로는 다이오드 등을, 접속 단자와 소스 배선(게이트 배선) 사이 또는 화소부에 형성해도 된다. 이 경우, 상기 TFT와 동일한 공정으로 제조하고, 화소부의 게이트 배선층과 다이오드의 드레인 또는 소스 배선층을 접속함으로써, 다이오드로서 동작시킬 수 있다.
(실시예 9)
실시예 9로서, 실시예 1 내지 실시예 7에서 제조할 수 있는 TFT를 가진 발광 표시 패널의 제조 방법에 대해서 설명한다.
패시베이션층, 또는, 패시베이션층과 게이트 절연층에 에칭에 의해 개구부를 형성하고, 콘택부를 설치한다. 소스 배선 또는 드레인 배선과 전기적으로 접속하도록, 도전성 재료를 포함하는 조성물을 선택적으로 토출하여, 화소전극층에 해당하는 제1 전극을 형성한다. 또는, 패시베이션층, 또는, 패시베이션층과 게이트 절연층을 형성하기 전에, 화소전극층에 해당하는 제1 전극을 형성하면, 이 콘택부를 형성할 필요가 없다.
투과형 EL표시 패널을 제조할 경우에는, 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO), 산화 주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하고, 소성에 의해 화소전극을 형성해도 된다.
바람직하게는, 스퍼터링법을 이용해서 인듐주석산화물(ITO), 산화규소를 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO) 등으로 형성한다. 더 바람직하게는, ITO에 산화규소가 2 ~ 10중량％ 포함된 타겟을 사용해서 스퍼터링법으로 산화규소 를 포함하는 산화인듐 주석을 사용한다. 이밖에, 산화규소를 포함하고 산화인듐에 2 ~ 20％의 산화아연(ZnO)을 혼합한 산화물 도전성 재료를 사용해도 된다. ZnO에 Ga를 도핑한 것을 사용해도 된다. 스퍼터링법으로 제1 전극을 형성한 후에는, 액적토출법을 이용해서 마스크층을 형성해 에칭에 의해, 소스 배선 또는 드레인 배선과 접속하는 제1 전극을 형성하면 된다. 산화규소를 포함하는 산화인듐 주석로 형성되는 제1 전극은, 게이트 절연층에 포함되는 질화규소로 이루어진 절연층과 밀접해서 형성되면, 그것에 의해 EL층에서 발광한 빛이 외부에 방사되는 비율을 높일 수 있는 효과를 얻을 수 있다.
발광한 빛을 기판 측과는 반대 측에 방사시키는 구조로 할 때, 반사형 EL표시 패널을 제조할 경우에는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 사용할 수 있다. 다른 방법으로는, 스퍼터링법으로 투명도전막 혹은 광반사성 도전막을 형성하고, 액적토출법으로 마스크 패턴을 형성하고, 에칭 가공을 조합해서 제1 전극층을 형성해도 된다. 이 경우, 이하의 공정에서 형성하는 절연체층에 착색 안료를 포함하게 함으로써 차광막의 기능을 하게 할 수 있고, 후에 형성되는 표시장치의 콘트라스트가 향상된다. 이렇게, 절연체층, 레지스트 등에 안료를 포함하는 것을 사용함으로써 차폐막의 기능을 하게 할 수도 있다.
다음으로 절연체층을 형성한다. 절연체층은 스핀 코트법이나 딥법으로 전체 면에 절연막을 형성한 후, 에칭에 의해 가공하여 형성한다. 또한 액적토출법으로 절연층을 형성하면, 에칭 가공은 반드시 실시하지 않아도 된다. 또한 통로 부분을 저습윤성 영역으로 설치하면, 자기정합적으로 통로를 형성할 수 있다. 이 절연체층은, 제1 전극에 대응해서 화소가 형성되는 위치에 맞춰서 관통공의 개구부를 구비해서 형성된다. 이 절연층은, 산화규소, 질화규소, 산화 질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄, 그 외에도 무기 절연성재료, 또는 아크릴산, 메타크릴산 및 이것들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤즈이미다졸 등의 내열성 고분자, 또는 실록산계 재료를 출발 재료로 해서 형성된 규소, 산소, 수소로 된 화합물 중 Si-0-Si 결합을 포함하는 무기 실록산, 규소상의 수소가 메틸이나 페닐과 같은 유기기에 의해 치환된 유기 실록산계 절연재료로 형성할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성 재료를 사용해서 형성하면, 그 측면은 곡률반경이 연속적으로 변화되는 형상이 되고, 상층의 박막이 절단되지 않고 형성되므로 바람직하다. 또한 저유전율(low-k) 재료를 사용해도 된다.
증착법 또는 스핀 코트법, 잉크젯 등의 도포법으로 EL층을 형성한다.
EL층을 형성하기 전에, 대기압에서 200℃의 열처리를 행해 절연층 내 혹은 그 표면에 흡착하고 있는 수분을 제거한다. 또한 감압 하에서 200 ~ 400℃, 바람직하게는 250 ~ 350℃로 열처리를 행하고, 그대로 대기에 노출하지 않고 EL층을 진공증착법이나, 감압 상태의 액적토출법으로 형성하는 것이 바람직하다. 또한 제1 전극의 표면을 산소 플라즈마에 노출하거나, 자외선광을 조사함으로써, 표면 처리를 할 수 있다.
그리고, 제2전극을 EL층 위에 형성해서 발광소자를 형성한다. 이 발광소자는 구동용 TFT와 접속된 구조가 된다. 그 후, 발광소자를 밀봉하기 위해서 보호 적층 을 형성한다. 보호 적층은, 제1 무기 절연층과, 응력 완화층과, 제2 무기 절연층의 적층으로 되어 있다.
EL층은, 유기 화합물 또는 무기화합물을 포함하는 전하주입 수송 물질 및 발광 재료로 형성하고, 그 분자수로부터 저분자계 유기 화합물, 중분자계 유기 화합물(승화성이 없고, 분자수가 20 이하, 또는 연쇄된 분자의 길이가 10μm 이하인 유기 화합물을 이른다), 고분자계 유기 화합물로부터 선택된 일종 또는 복수 종의 층을 포함하고, 전자주입 수송성/정공주입 수송성 무기화합물과 조합해도 된다.
전하주입 수송 물질 중, 특히 전자수송성이 높은 물질로는, 예를 들면 트리스(8-퀴놀리노라토) 알루미늄(약칭: Alq3), 트리스(5-메틸-8-퀴놀리노라토) 알루미늄(약칭: Almq3), 비스(10-히드록시벤조[h]-퀴놀리노라토) 베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리노라토)-4-페닐페놀라토-알루미늄(약칭: BAlq) 등, 퀴놀린 골격 또는 벤조 퀴놀린 골격을 포함하는 금속착체 등을 들 수 있다.
정공수송성이 높은 물질로는, 예를 들면 4, 4'-비스 [N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭: α-NPD)이나 4, 4'-비스 [N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약칭: TPD)이나 4, 4', 4"-트리스(N, N-디페닐-아미노)-트리페닐아민(약칭: TDATA), 4, 4', 4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭: MTDATA) 등의 방향족 아민계(즉, 벤젠고리-질소의 결합을 가진) 화합물을 들 수 있다.
전하주입 수송 물질 중, 특히 전자주입성이 높은 물질로는, 불화리튬(LiF), 불화세슘(CsF), 불화칼슘(CaF2) 등과 같은 알칼리금속 또는 알칼리토금속 화합물을 들 수 있다. 또한 이밖에, Alq3과 같은 전자수송성이 높은 물질과 마그네슘(Mg)과 같은 알칼리토금속의 혼합물을 사용해도 된다.
전하주입 수송 물질 중, 정공주입성이 높은 물질로는, 예를 들면 몰리브덴산화물(MoOx)이나 바나듐산화물(VOx), 루테늄산화물(RuOx), 텅스텐산화물(WOx), 망간산화물(MnOx) 등의 금속산화물을 들 수 있다. 또한 이밖에, 프탈로시아닌(약칭: H2Pc)이나 구리 프탈로시아닌(CuPc) 등의 프탈로시아닌계 화합물을 들 수 있다.
발광 파장대가 다른 EL층을 각 화소에 형성하여, 컬러 표시를 행하는 구성으로 해도 된다. 전형적으로는, R(적색), G(녹색), B(청색)의 각색에 대응한 EL층을 형성한다. 이 경우에도, 화소의 빛 방사 측에 그 발광 파장대의 빛을 투과하는 필터(착색층)를 설치한 구성으로 함으로써, 색 순도를 향상시킬 수 있고, 화소부의 경면화(비침)를 방지할 수 있다. 필터(착색층)를 설치함으로써, 종래 필요하다고 여겨지던 원편광판 등을 생략할 수 있게 되고, EL층으로부터 방사되는 빛의 손실을 없앨 수 있다. 또한, 비스듬히 화소부(표시 화면)를 볼 경우에 발생하는 색조의 변화를 저감할 수 있다.
EL층을 형성하는 발광 재료에는 여러 가지 재료가 있다. 저분자계 유기발광 재료로는, 4-디시아노메틸렌-2-메틸-6-[-2-(1, 1, 7, 7-테트라메틸-9-줄로리딜)에테닐)-4H-피란(약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-[2-(1, 1, 7, 7-테트라메틸-줄로리딜-9-일)에테닐]-4H-피란(약칭: DPA), 페리프란텐, 2, 5-디시아노-1, 4-비스[2-(10-메톡시-1, 1, 7, 7-테트라메틸-줄로리딜-9-일)에테닐]벤젠, N, N'-디메틸퀴나크리돈(약칭: DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-퀴놀리노라토)알루미늄(약칭: Alq3), 9, 9'-비안트릴, 9, 10-디페닐안트라센(약칭: DPA)이나 9, 10-비스(2-나프틸)안트라센(약칭: DNA) 등을 사용할 수 있다. 또한 그 외의 물질을 사용해도 된다.
한편, 고분자계 유기발광 재료는 저분자계와 비교해서 물리적 강도가 높고, 소자의 내구성이 높다. 또 도포법으로 성막할 수 있으므로, 소자의 제조가 비교적 용이하다. 고분자계 유기발광 재료를 사용한 발광소자의 구조는, 저분자계 유기발광 재료를 사용했을 때와 기본적으로는 유사하고, 음극, 발광 물질을 포함하는 층, 양극을 차례로 적층하여 형성한다. 그러나, 고분자계 유기발광 재료를 사용한 발광 물질을 포함하는 층을 형성할 때에는, 저분자계 유기발광 재료를 사용했을 때와 같은 적층구조를 형성하기 어렵고, 대체로 2층 구조가 된다. 구체적으로는, 음극, EL층, 정공수송층, 양극을 연속으로 적층하여 형성한 구조다.
발광색은 EL층을 형성하는 재료로 결정되므로, 이것들을 선택함으로써 소정의 발광을 나타내는 발광소자를 형성할 수 있다. EL층의 형성에 사용되는 고분자계의 발광 재료로는, 폴리(파라페닐렌 비닐렌), 폴리파라페닐렌, 폴리티오펜, 폴리플루오렌을 들 수 있다.
구체적으로, 폴리파라페닐렌 비닐렌계의 예로는, 폴리(파라페닐렌 비닐렌)(PPV)의 유도체, 폴리(2, 5-디알콕시-1, 4-페닐렌 비닐렌)(RO-PPV), 폴리[2- (2'-에틸-헥속시)-5-메톡시-1, 4-페닐렌 비닐렌](MEH-PPV), 폴리[2-디알콕시페닐]-1, 4-페닐렌 비닐렌](ROPh-PPV) 등을 들 수 있다. 폴리파라페닐렌계의 예로는, 폴리파라페닐렌(PPP)의 유도체, 폴리(2, 5-디알콕시-1, 4-페닐렌)(RO-PPP), 폴리(2, 5-디헥속시-1, 4-페닐렌) 등의 물질을 들 수 있다. 폴리티오펜계의 예로는, 폴리티오펜(PT)의 유도체, 폴리(3-알킬티오펜)(PAT), 폴리(3-헥실티오펜)(PHT), 폴리(3-시클로헥실티오펜)(PCHT), 폴리(3-시클로헥실-4-메틸티오펜)(PCHMT), 폴리(3, 4-디시클로헥실티오펜)(PDCHT), 폴리[3-(4-옥틸페닐)-티오펜](POPT), 폴리[3-(4-옥틸페닐)-2, 2-비티오펜](PTOPT) 등의 물질을 들 수 있다. 폴리플루오렌계의 예로는, 폴리플루오렌(PF)의 유도체, 폴리(9, 9-디알킬플루오렌)(PDAF), 폴리(9, 9-디옥틸플루오렌)(PDOF) 등의 물질을 들 수 있다.
정공수송성 고분자계 유기발광 재료를, 양극과 발광성 고분자계 유기발광 재료 사이에 개재하여 형성하면, 양극으로부터의 정공주입성을 향상시킬 수 있다. 일반적으로 억셉터 재료와 함께 물에 용해시킨 것을 스핀 코트법 등으로 도포한다. 또한 유기용매에는 불용성이므로, 전술한 발광성의 발광 재료와의 적층이 가능하다. 정공수송성 고분자계 유기발광 재료로는, PEDOT와 억셉터 재료로서의 캠퍼 술폰산(CSA)의 혼합물, 폴리아닐린(PANI)과 억셉터 재료로서의 폴리스티렌술폰산(PSS)의 혼합물 등을 들 수 있다.
EL층은 단색 또는 백색의 발광을 나타내는 구성으로 할 수 있다. 백색발광 재료를 사용할 경우에는, 화소의 빛 방사 측에 특정 파장의 빛을 투과하는 필터(착색층)를 설치한 구성으로 함으로써 컬러 표시를 가능하게 할 수 있다.
백색을 발광하는 EL층을 형성하기 위해서는, 예를 들면 Alq3, 부분적으로 적색 발광색소인 나일 레드를 도프한 Alq3, Alq3, p-EtTAZ, TPD(방향족 디아민)을 증착법으로 차례로 적층함으로써 백색을 얻을 수 있다. 또한 스핀 코트를 이용한 도포법으로 EL층을 형성할 경우에는, 도포한 후, 진공가열로 소성하는 것이 바람직하다. 예를 들면 정공주입층으로서 작용하는 폴리(에틸렌 디옥시티오펜)/폴리(스티렌 술혼산)수용액(PEDOT/PSS)을 전체 면에 도포, 소성한다. 그 후에 EL층으로서 작용하는 발광중심 색소(1, 1, 4, 4-테트라페닐-1, 3-부타디엔(TPB), 4-디시아노메틸렌-2-메틸-6-(p-디메틸아미노-스티릴)-4H-피란(DCM1), 나일 레드, 쿠마린 6 등)로 도프한 폴리비닐 카르바졸(PVK) 용액을 전체 면에 도포, 소성하면 된다.
EL층은 단층으로 형성할 수 있다. 이 경우 홀 수송성의 폴리비닐 카르바졸(PVK)에 전자수송성의 1, 3, 4-옥사 디아졸 유도체(PBD)를 분산시켜도 된다. 또한 30wt％의 PBD를 전자수송제로서 분산되고, 4 종류의 색소(TPB, 쿠마린 6, DCM1, 나일 레드)를 적당량 분산함으로써 백색발광을 얻을 수 있다. 여기에서 나타낸 백색발광이 얻어지는 발광소자의 이외에도, EL층의 재료를 적절히 선택함으로써, 적색발광, 녹색발광, 또는 청색발광이 얻어지는 발광소자를 제조할 수 있다.
정공수송성 고분자계 유기발광 재료를, 양극과 발광성 고분자계 유기발광 재료 사이에 개재해서 형성하면, 양극으로부터의 정공주입성을 향상시킬 수 있다. 일반적으로 억셉터 재료와 함께 물에 용해시킨 것을 스핀 코팅 등으로 도포한다. 또한 유기용매에는 불용성이므로, 전술한 발광성의 유기발광 재료와의 적층이 가능하 다. 정공수송성 고분자계 유기발광 재료로는, PEDOT와 억셉터 재료로서의 캠퍼 술폰산(CSA)의 혼합물, 폴리아닐린(PANI)과 억셉터 재료로서의 폴리스티렌술폰산(PSS)의 혼합물 등을 들 수 있다.
또한, EL층으로는, 단일항 여기발광 재료 외에, 금속착체 등을 포함하는 삼중항 여기 재료를 사용해도 된다. 예를 들면 적색 발광성 화소, 녹색 발광성 화소 및 청색 발광성 화소 중, 휘도 반감 시간이 비교적 짧은 적색 발광성 화소를 삼중항 여기발광 재료로 형성하고, 그 외를 단일항 여기발광 재료로 형성한다. 삼중항 여기발광 재료는 발광 효율이 좋으므로, 같은 휘도를 얻는데도 소비 전력이 적다는 특징이 있다. 즉, 적색화소에 적용했을 경우, 발광소자에 흘려보내는 전류량이 적으므로, 신뢰성을 향상시킬 수 있다. 소비 전력을 저감하기 위해, 적색 발광성 화소와 녹색 발광성 화소를 삼중항 여기발광 재료로 형성하고, 청색 발광성 화소를 단일항 여기발광 재료로 형성해도 된다. 인간의 눈에 가시성이 높은 녹색의 발광소자도 삼중항 여기발광 재료로 형성함으로써 보다 저소비 전력화를 꾀할 수 있다.
삼중항 여기발광 재료의 일례로는, 금속착체를 도펀트로서 사용하는 것이 있고, 제3 전이원소인 백금을 중심금속으로 하는 금속착체, 이리듐을 중심금속으로 하는 금속착체 등이 알려져 있다. 삼중항 여기발광 재료로는, 이들 화합물에 한정되지 않고, 상기 구조를 가지고, 중심금속에 주기율표의 8 내지 10족에 속하는 원소를 포함하는 화합물을 사용할 수도 있다.
이상에 언급한 발광 물질을 포함하는 층을 형성하는 물질은 일례이며, 정공주입 수송층, 정공수송층, 전자주입 수송층, 전자수송층, EL층, 전자 블록층, 정공 블록층 등, 각각의 기능성 층을 적절히 적층함으로써 발광소자를 형성할 수 있다. 또한 이들 각 층을 혼합한 혼합층 또는 혼합 접합을 형성해도 된다. EL층의 층 구조는 다른 것으로 할 수 있는데, 예를 들면 특정한 전자주입 영역이나 발광 영역을 구비하지 않는 대신에, 발광층의 기능을 하기 위해 전극을 구비하거나, 발광성 재료를 분산되게 하는 변형은, 본 발명의 취지를 일탈하지 않는 범위에 있어서 허용될 수 있는 것이다.
다음으로 밀봉재를 형성하고, 밀봉기판을 사용해서 밀봉한다. 그 후에 게이트 배선, 소스 배선층 각각의 단부에, 이방성 도전층을 사이에 두고 접속 단자를 부착한다. 또한, 각 배선과 접속 단자의 접속부를 밀봉수지로 밀봉하는 것이 바람직하다. 이 구조에 의해, 단면부에서의 수분이 발광소자에 침입하여, 열화하는 것을 막을 수 있다.
이상의 공정에 의해 발광 표시 패널을 제조할 수 있다. 또한, 정전파괴 방지를 위한 보호 회로, 대표적으로는 다이오드 등을, 접속 단자와 소스 배선(게이트 배선) 사이 또는 화소부에 형성해도 된다. 이 경우, 상기 TFT와 동일한 공정에서 제조하고, 화소부의 게이트 배선과 다이오드의 드레인 배선 또는 소스 배선을 접속함으로써, 다이오드로서 동작시킬 수 있다.
(실시예 10)
실시예 10으로서, 상기 실시예에 적용할 수 있는 발광소자의 형태를, 도 16a 내지 16d를 이용하여 설명한다.
도 16a는 제1 화소전극(11)을 투광성 산화물 도전성 재료로 형성한 예이며, 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 형성한다. 그 위에 정공주입층/정공수송층(41), 발광층(42), 전자수송층/전자주입층(43)을 적층한 발광 물질을 포함하는 층(16)을 설치한다. 제2 화소전극(17)은, LiF나 MgAg 등 알칼리금속 또는 알칼리토금속을 포함하는 제1 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제2 전극층(34)으로 형성한다. 이 구조의 화소는, 도면에 화살표로 도시한 바와 같이 제1 화소전극(11)으로부터 빛을 방출할 수 있다.
도 16b는 제2 화소전극(17)을 통해 빛을 방출하는 예를 나타낸다. 제1 화소전극(11)은 알루미늄, 티타늄 등의 금속, 또는 상기 금속과 화학량 정적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 제1 전극층(35)과, 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 형성하는 제2 전극층(32)으로 형성한다. 그 위에 정공주입층/정공수송층(41), 발광층(42), 전자수송층/전자주입층(43)을 적층한 발광 물질을 포함하는 층(16)을 설치한다. 제2 화소전극(17)은, LiF나 CaF 등의 알칼리금속 또는 알칼리토금속을 포함하는 제3 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4 전극층(34)으로 형성하지만, 어느 층으로 하더라도 100nm 이하의 두께로 해서 빛을 투과할 수 있게 함으로써 제2 화소전극(17)을 통해 빛을 방출할 수 있게 된다.
도 16a 또는 도 16b의 구조를 포함하는 발광소자에 있어서, 둘의 방향, 즉 제1 전극 및 제2 전극으로 빛을 방출할 경우에는, 제1 화소전극(11)에, 투광성을 가지고 일함수가 큰 도전막을 사용하고, 제2 화소전극(17)에, 투광성을 가지고 일함수가 작은 도전막을 사용한다. 대표적으로는, 제1 화소전극(11)을, 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 형성하고, 제2 화소전극(17)을, 각각 100nm 이하의 두께의 LiF나 CaF 등의 알칼리금속 또는 알칼리토금속을 포함하는 제3 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4 전극층(34)으로 형성하면 된다.
도 16c는 제1 화소전극(11)을 통해서 빛을 방출하는 예를 나타내고, 발광 물질을 포함하는 층을 전자수송층/전자주입층(43), 발광층(42), 정공주입층/정공수송층(41)의 순으로 적층한 구성을 나타낸다. 제2 화소전극(17)은 발광 물질을 포함하는 층(16) 측으로부터 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 형성하는 제2 전극층(32), 알루미늄, 티타늄 등의 금속, 또는 상기 금속과 화학량론적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 제1 전극층(31)으로 형성한다. 제1 화소전극(11)은, LiF나 CaF 등의 알칼리금속 또는 알칼리토금속을 포함하는 제3 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4 전극층(34)으로 형성하지만, 어느 층으로 하더라도 100nm 이하의 두께로 하여 빛을 투과할 수 있는 상태로 함으로써 제1 화소전극(11)을 통해 빛을 방출할 수 있다.
도 16d는 제2 화소전극(17)을 통해 빛을 방출하는 예를 나타낸다. 또한, 발광 물질을 포함하는 층을 전자수송층/전자주입층(43), 발광층(42), 정공주입층/정공수송층(41)의 순차적으로 적층한 구성을 보이고 있다. 제1 화소전극(11)은 도 35a와 동일한 구성으로 하고 막 두께는 발광 물질을 포함하는 층에서 발광한 빛을 반사할 수 있을 정도로 두껍게 형성한다. 제2 화소전극(17)은, 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 구성한다. 이 구조에 있어서, 정 공주입층/정공수송층(41)을 무기물인 금속산화물(대표적으로는 산화몰리브덴 혹은 산화바나듐)로 형성함으로써, 제2 전극층(32)을 형성할 때에 도입되는 산소가 공급되어 정공주입성이 향상되고, 구동전압을 저하시킬 수 있다.
도 16c 또는 도 16d의 구조를 포함하는 발광소자에 있어서, 양 방향, 즉 제1 화소전극 및 제2 화소전극으로 빛을 방출할 경우에는, 제1 화소전극(11)에, 투광성을 가지고 일함수가 작은 도전막을 사용하고, 제2 화소전극(17)에, 투광성을 가져 또한 일함수가 큰 도전막을 사용한다. 대표적으로는, 제1 화소전극(11)을, 각각 100nm 이하의 두께의 LiF나 CaF 등의 알칼리금속 또는 알칼리토금속을 포함하는 제3 전극층(33)과 알루미늄 등의 금속재료로 형성하는 제4 전극층(34)으로 형성하고, 제2 화소전극(17)을, 산화규소를 1 ~ 15원자％의 농도로 포함하는 산화물 도전성 재료로 형성하면 된다.
(실시예 11)
실시예 11로서, 상기 실시예에 나타내는 발광 표시 패널의 화소 회로, 및 그 동작 구성에 대해서, 도 17a 내지 17f를 이용하여 설명한다.
도 17a에 나타내는 화소에는, 열 방향으로 신호선(710) 및 전원선(711, 712), 행 방향으로 주사선(714)이 배치된다. 또한 스위칭용 TFT(701), 구동용 TFT(703), 전류 제어용 TFT(704), 용량소자(702) 및 발광소자(705)를 가진다.
도 17c에 나타내는 화소는, 구동용 TFT(703)의 게이트 전극이, 행 방향으로 배치된 전원선(712)에 접속된다는 점이 다르고, 그 이외는 도 17a에 나타내는 화소의 구성과 유사하다. 즉, 도 17a 및 17c에 나타내는 두 화소는, 같은 등가회로도를 나타낸다. 그러나, 행 방향으로 전원선(712)이 배치될 경우(도 17a)와, 열 방향으로 전원선(712)이 배치되는 경우(도 17c)에서 각 전원선은 다른 레이어의 도전막으로 형성된다. 여기에서는, 구동용 TFT(703)의 게이트 전극이 접속되는 배선에 주목하기 위해, 이것들을 제조하는 레이어가 다르다는 것을 나타내기 위해, 도 17a 및 17c로 나누어서 기재한다.
도 17a 및 17c에 나타내는 화소의 특징으로서, 화소 내에 구동용 TFT(703), 전류제어용 TFT(704)이 직렬로 접속되어 있고, 구동용 TFT(703)의 채널 길이 L(703), 채널 폭 W(703), 전류제어용 TFT(704)의 채널 길이 L(704), 채널 폭 W(704)는 L(703)/W(703) : L(704)/W(704) = 5 내지 6000 : 1을 만족하도록 설정하면 된다.
구동용 TFT(703)는 포화 영역에서 동작하여 발광소자(705)에 흐르는 전류치를 제어하는 역할을 가지고, 전류제어용 TFT(704)은 선형영역에서 동작하여 발광소자(705)에 대한 전류의 공급을 제어하는 역할을 가진다. 두 TFT는 동일 도전형을 가지면 제조 공정상 바람직하고, 본 실시예에서는 n채널형 TFT로서 형성한다. 또한 구동용 TFT(703)로는, 인핸스먼트형뿐만 아니라, 디플리션형 TFT를 사용해도 된다. 상기 구성을 포함하는 본 발명은, 전류제어용 TFT(704)가 선형영역에서 동작하므로, 전류제어용 TFT(704)의 Vgs의 미소한 변동은 발광소자(705)의 전류치에 영향을 끼치지 않는다. 즉, 발광소자(705)의 전류치는, 포화 영역에서 동작하는 구동용 TFT(703)에 의해 결정할 수 있다. 상기 구성에 의해, TFT의 특성 편차에 기인한 발광소자의 휘도 편차를 개선하고, 화질을 향상시킨 표시장치를 제공할 수 있다.
도 17a ~ 17d에 나타내는 화소에 있어서, 스위칭용 TFT(701)는 화소에 대한 비디오신호의 입력을 제어하는 것이며, 스위칭용 TFT(701)가 온 상태가 되면, 화소 내에 비디오신호가 입력된다. 그러면, 용량소자(702)에 그 비디오신호의 전압이 유지된다. 또한, 도 17a 및 17c에는, 용량소자(702)를 설치한 구성을 나타냈지만, 본 발명은 이것에 한정되지 않고, 비디오 신호를 유지하는 용량이 게이트 용량 등으로 조달하는 것이 가능할 경우에는, 용량소자(702)를 설치하지 않아도 된다.
도 17b에 나타내는 화소는, TFT(706)와 주사선(715)을 추가하는 것 외에는, 도 17a에 나타낸 화소 구성과 유사하다. 마찬가지로, 도 17d에 나타내는 화소는 TFT(706)와 주사선(716)을 추가하는 것 외에는, 도 17c에 나타내는 화소 구성과 동일하다.
TFT(706)는 새롭게 배치된 주사선(715)에 의해 온 또는 오프 상태가 제어된다. TFT(706)가 온 상태로 되면, 용량소자(702)에 유지된 전하는 방전되고, 전류제어용 TFT(704)는 오프 상태가 된다. 즉, TFT(706)의 배치에 의해, 강제적으로 발광소자(705)에 전류가 흐르지 않는 상태를 만들 수 있다. 따라서 TFT(706)를 소거용 TFT라고 부를 수 있다. 따라서, 도 17b 및 17d의 구성은, 모든 화소에 대한 신호의 기록을 기다리는 않고, 기록 기간의 시작과 동시 또는 직후에 점등 기간을 시작할 수 있으므로, 듀티비를 향상시킬 수 있게 된다.
도 17e에 나타내는 화소는, 열 방향으로 신호선(710), 전원선(711), 행 방향으로 주사선(714)이 배치된다. 또한 스위칭용 TFT(701), 구동용 TFT(703), 용량소자(702) 및 발광소자(705)를 가진다. 도 17f에 나타내는 화소는, TFT(706)와 주사 선(715)을 추가하는 것 이외는, 도 17e에 나타내는 화소 구성과 유사하다. 이때, 도 17f의 구성도, TFT(706)의 배치에 의해, 듀티비를 향상시킬 수 있게 된다.
특히, 상기 실시예와 같이 비정질 반도체 등을 포함하는 박막 트랜지스터를 형성할 경우, 구동용 TFT의 반도체막의 크기를 크게 하는 것이 바람직하다. 따라서 개구율을 고려하면, TFT의 수가 적은 도 17e 또는 도 17f를 이용하는 것이 바람직하다.
이러한 액티브 매트릭스형 발광 장치는, 화소 밀도가 증가하는 경우, 각 화소에 TFT가 설치되므로 저전압 구동할 수 있어, 유리하다고 여겨진다. 한편, 각 열에 TFT가 설치되는 패시브 매트릭스형 발광 장치를 형성할 수도 있다. 패시브 매트릭스형 발광 장치는, 각 화소에 TFT가 설치되지 않으므로, 개구율이 높아진다.
본 발명의 표시장치에 있어서, 화면 표시의 구동방법은 특별히 한정되지 않는다. 예를 들면 점 순차 구동방법이나 선 순차 구동방법이나 면 순차 구동방법 등을 이용하면 된다. 대표적으로는, 선 순차 구동방법이 이용되고, 시분할계조 구동방법이나 면적계조 구동방법을 적절히 이용하면 된다. 또한 표시장치의 소스선에 입력하는 영상신호는 아날로그 신호로 해도 되고, 디지털 신호로 해도 되며, 적절히, 영상신호에 맞춰서 구동회로 등을 설계하면 된다.
비디오신호가 디지털인 표시장치에 있어서, 발광소자에 입력되는 비디오신호는 정전압(CV)인 것과, 정전류(CC)인 것이 있다. 비디오신호가 정전압인 것(CV)에는, 발광소자에 인가된 전압이 일정한 것(CVCV)과, 발광소자에 인가되는 전류가 일정한 것(CVCC)이 있다. 또한 비디오신호가 정전류인 것(CC)에는, 발광소자에 인가 되는 전압이 일정한 것(CCCV)과, 발광소자에 인가되는 전류가 일정한 것(CCCC)이 있다.
이상과 같이, 다양한 화소 회로를 채용할 수 있다.
(실시예 12)
실시예 12로서, 상기 실시예에 나타낸 표시 패널에 대한 구동회로(신호선 구동회로(1402) 및 주사선 구동회로(1403a, 1403b))의 설치에 대해서, 도 18a 내지 18c를 이용하여 설명한다.
도 18a에 나타낸 바와 같이 화소부(1401) 주변에 신호선 구동회로(1402), 및 주사선 구동회로(1403a, 1403b)를 설치한다. 도 18a에서는, 신호선 구동회로(1402), 및 주사선 구동회로(1403a, 1403b) 등으로서, COG방식으로, 기판(1400) 위에 IC칩(1405)을 설치한다. 그리고, FPC(연성회로기판)(1406)을 통해, IC칩과 외부 회로를 접속한다.
도 18b에 나타낸 바와 같이 SAS나 결정성 반도체로 TFT를 형성할 경우, 화소부(1401)와 주사선 구동회로(1403a, 1403b) 등을 기판 위에 일체로 형성하고, 신호선 구동회로(1402) 등을 별도 IC칩으로서 설치할 경우가 있다. 도 18b에 있어서, 신호선 구동회로(1402)로서, COG방식으로, 기판(1400) 위에 IC칩(1405)을 설치한다. 그리고 FPC(1406)를 통해, IC칩과 외부회로를 접속한다.
또한, 도 18c에 나타낸 바와 같이 COG방식 대신에, TAB방식으로 신호선 구동회로(1402) 등을 설치할 경우가 있다. FPC(1406)를 통해, IC칩과 외부회로를 접속한다. 도 18c에서는, 신호선 구동회로를 TAB방식으로 설치하지만, 주사선 구동회로 를 TAB방식으로 설치해도 된다.
IC칩을 TAB방식으로 설치하면, 기판의 넓은 영역에 화소부를 설치할 수 있고, 이로써 프레임 영역을 좁게 할 수 있다.
IC칩은 실리콘 웨이퍼를 사용해서 형성하지만, IC칩 대신에 유리 기판에 IC를 형성한 IC(이하, 드라이버IC라고 표기한다)를 형성해도 된다. IC칩은 원형 실리콘 웨이퍼로부터 IC칩을 추출하므로, 모체기판 형상으로 제약이 있다. 한편 드라이버IC는, 모체 기판이 유리이며, 형상으로 제약이 없으므로, 생산성을 높일 수 있다. 따라서 드라이버IC의 형상 및 치수는 자유롭게 설정할 수 있다. 예를 들면 드라이버IC의 긴 변의 길이를 15 ~ 80mm로 형성하면, IC칩을 설치할 경우에 비해 필요한 수를 저감할 수 있다. 그 결과, 접속단자 수를 저감할 수 있고, 제조상의 수율을 향상시킬 수 있다.
드라이버IC는, 기판 위에 형성된 결정질 반도체를 사용해서 형성할 수 있고, 결정질 반도체는 연속발진형 레이저광을 조사함으로써 형성하면 된다. 연속 발진형 레이저광을 조사해서 얻어지는 반도체막은, 결정 결함이 적고, 대입경의 결정립을 가진다. 그 결과, 이러한 반도체막을 포함하는 트랜지스터는, 이동도나 응답 속도가 우수해지고, 고속 구동이 가능해지므로, 드라이버IC에 바람직하다.
(실시예 13)
실시예 13으로서, 상기 실시예에 나타낸 표시 패널에의 구동회로(신호선 구동회로(1402) 및 주사선 구동회로(1403a, 1403b))의 설치 방법에 대해서, 도 19a 내지 19d를 이용하여 설명한다. 이 설치 방법으로는, 이방성 도전 재료를 사용한 접속 방법이나 와이어 본딩 방식 등을 채용하면 되고, 그 일례에 대해서 도 19a 내지 19d를 이용하여 설명한다. 또한, 본 실시예에서는, 신호선 구동회로(1402) 및 주사선 구동회로(1403a, 1403b)에 드라이버IC를 사용한 예를 게시한다. 드라이버IC 대신에, 적절히 IC칩을 사용할 수 있다.
도 19a는 액티브 매트릭스 기판(1701)에, IC드라이버(1703)가 이방성 도전 재료를 사용해서 설치된 예를 게시한다. 액티브 매트릭스 기판(1701) 위에는, 소스 배선 또는 게이트 배선 등의 각 배선(도면에 나타나 있지 않은)과 상기 배선의 추출 전극인 전극 패드(1702a, 1702b)가 형성되어 있다.
드라이버IC(1703)의 표면에는, 접속 단자(1704a, 1704b)가 설치되고, 그 주변부에는 보호 절연막(1705)이 형성된다.
액티브 매트릭스 기판(1701) 위에는, 드라이버 IC(1703)가 이방성 도전 접착제(1706)로 고정되어 있고, 접속 단자(1704a, 1704b)와 전극 패드(1702a, 1702b)는 각각, 이방성 도전 접착제 내에 포함되는 도전성 입자(1707)로 전기적으로 접속되어 있다. 이방성 도전 접착제는, 도전성 입자(입경 3 ~ 7μm 정도)를 분산, 함유하는 접착성 수지로, 에폭시 수지, 페놀수지 등을 들 수 있다. 또한 도전성 입자(입경이 수 ~ 수백 μm 정도)는 금, 은, 구리, 팔라듐, 또는 백금으로부터 선택된 하나의 원소, 혹은 복수의 원소의 합금 입자로 형성된다. 또한 이들 원소의 다층 구조를 포함하는 입자로 해도 된다. 또한, 수지입자에 금, 은, 구리, 팔라듐, 또는 백금으로부터 선택된 하나의 원소, 혹은 복수의 원소의 합금이 코팅된 입자로 해도 된다.
이방성 도전 접착제 대신에, 베이스 필름 위에 이방성 도전 필름을 전사해서 사용해도 된다. 이방성 도전 필름에도, 이방성 도전 접착제와 같이 도전성 입자가 분산되어 있다. 이방성 도전 접착제(1706) 내에 혼입된 도전성 입자(1707)의 크기와 밀도를 알맞게 함으로써, 이러한 형태로 드라이버IC를 액티브 매트릭스 기판에 설치할 수 있다. 본 설치 방법은, 도 18a 및 도 18b의 드라이버IC의 설치 방법에 적합하다.
도 19b는 유기수지의 수축력을 이용한 설치 방법의 예이며, 드라이버IC의 접속 단자 표면에 Ta나 Ti 등으로 버퍼층(1711a, 1711b)을 형성하고, 그 위에 무전해 도금법 등으로 Au를 약 20μm 형성하여 범프(1712a, 1712b)를 형성한다. 드라이버IC와 액티브 매트릭스 기판과 사이에 광경화성 절연 수지(1713)를 개재시켜, 광경화해서 굳어지는 수지의 수축력을 이용해서 전극 사이를 압접해서 설치할 수 있다. 본 설치 방법은, 도 18a 및 도 18b의 드라이버IC의 설치 방법에 적합하다.
또한, 도 19c에 나타낸 바와 같이 액티브 매트릭스 기판(1701)에 드라이버 IC(1703)를 접착제(1721)로 고정하고, 와이어(1722a, 1722b)에 의해 CPU의 접속 단자와 배선 기판 위의 전극 패드(1702a, 1702b)를 접속해도 된다. 그리고 유기수지(1723)로 밀봉한다. 본 설치 방법은, 도 18a 및 도 18b의 드라이버IC의 설치 방법에 적합하다.
또한 도 19d에 나타낸 바와 같이 FPC(Flexible printed circuit)(1731) 위의 배선(1732)과, 도전성 입자(1708)를 함유하는 이방성 도전 접착제(1706)를 통해 드라이버IC(1703)를 형성해도 된다. 이 구성은, 휴대 단말 등의 케이싱의 크기가 한 정된 전자기기에 사용할 경우에 대단히 효과적이다. 본 장착 방법은, 도 18c의 드라이버IC의 설치 방법에 적합하다.
또한, 드라이버 IC의 설치 방법은, 특별히 한정되지 않고, 공지의 COG방법이나 와이어 본딩 방법, 또는 TAB방법, 땜납 범프를 이용한 리플로 처리를 이용할 수 있다. 또한, 리플로 처리를 행하는 경우에는, 드라이버IC 또는 액티브 매트릭스 기판에 사용되는 기판이 내열성이 높은 플라스틱, 대표적으로는 폴리이미드 기판, HT기판(니뽄 스틸 화학사 제품), 극성기가 있는 노르보르넨 수지로 된 ARTON(JSR 제조) 등을 사용하는 것이 바람직하다.
(실시예 14)
실시예 11에 나타낸 발광 표시 패널에 있어서, 반도체층을 SAS로 형성함으로써, 도 18b 및 도 18c에 나타낸 바와 같이 신호선측 구동회로를 기판(1400) 위에 형성했을 경우에 관하여 설명한다.
도 20은 1 ~ 15cm2/V·sec의 전계 효과 이동도가 얻어지는 SAS를 사용한 n채널형 TFT로 구성하는 주사선측 구동회로의 블럭도를 나타낸다.
도 20에 있어서, 1500로 나타내는 블록은 1단계 만큼의 샘플링 펄스를 출력하는 펄스 출력 회로에 해당한다. 시프트 레지스터는 n개의 펄스 출력 회로로 구성된다. 버퍼 회로(1501, 1502) 끝에 화소가 접속된다.
도 21은 펄스 출력 회로(1500)의 구체적인 구성을 나타낸 것이며, n채널형 TFT(3601 ~ 3613)에서 회로가 구성되어 있다. 이때, SAS를 사용한 n채널형 TFT의 동작 특성을 고려하고, TFT의 사이즈를 결정하면 된다. 예를 들면 채널 길이를 8μm로 하면, 채널 폭은 10 ~ 80μm의 범위에서 설정할 수 있다.
또한 버퍼 회로(1501)의 구체적인 구성을 도 22에 나타낸다. 버퍼 회로도 마찬가지로 n채널형 TFT(3620 ~ 3635)로 구성되어 있다. 이때, SAS를 사용한 n채널형 TFT의 동작 특성을 고려하여, TFT의 사이즈를 결정하면 된다. 예를 들면 채널 길이를 10μm로 하면, 채널 폭은 10 ~ 1800μm의 범위에서 설정할 수 있다.
(실시예 15)
본 실시예에서는, 표시 모듈에 관하여 설명한다. 여기에서는, 표시 모듈의 일례로서, 액정 모듈의 일례에 관해, 도 24를 이용해서 나타낸다.
액티브 매트릭스 기판(1601)과 대향기판(1602)은 밀봉재(1600)로 고착된다. 그들 사이에는 화소부(1603)와 액정층(1604)이 설치되어 표시 영역을 형성한다.
착색층(1605)은 컬러 표시를 행할 경우에 필요한데, RGB 방식인 경우에는, 적색, 녹색, 청색의 각색에 대응한 착색층이 형성되는 화소에 대응해서 설치된다. 액티브 매트릭스 기판(1601)과 대향기판(1602)의 외측에는, 편광판(1606, 1607)이 설치되어 있다. 또한 편광판(1606)의 표면에는, 보호막(1616)이 형성되고 있어, 외부로부터의 충격을 완화한다.
액티브 매트릭스 기판(1601)에 설치된 접속 단자(1608)에는, FPC(1609)를 통해 배선 기판(1610)이 접속되어 있다. FPC 또는 접속 배선에는 화소구동회로(IC칩, 드라이버IC 등)(1611)가 설치되고, 배선 기판(1610)에는, 컨트롤 회로나 전원회로 등의 외부회로(1612)가 삽입되어 있다.
냉음극관(1613), 반사판(1614), 및 광학 필름(1615)은 백라이트 유닛이며, 이것들이 광원이 되어서 액정표시패널에 빛을 투사한다. 액정 패널, 광원, 배선 기판, FPC 등은, 베젤(1617)에 의해 유지 및 보호된다.
또한, 실시예 1 내지 실시예 7 모두 본 실시예에 적용할 수 있다.
(실시예 16)
본 실시예에서는, 표시 모듈의 일례로서, 발광 표시 모듈의 단면도의 일례에 관해서, 도 23a 내지 23c를 이용해서 나타낸다.
도 23a는 액티브 매트릭스 기판(1201)과 대향기판(1202)이 밀봉재(1200)에 의해 고정된 발광 표시 모듈의 단면을 나타내고, 이들 액티브 매트릭스 기판과 대향기판 사이에는 화소부(1203)가 설치되어 표시 영역을 형성한다.
대향기판(1202)과 화소부(1203) 사이에는 공간(1204)이 형성된다. 공간에는, 불활성 가스, 예를 들면 질소 가스를 충전하거나, 흡수성이 높은 재료를 포함하는 투광성 수지를 형성하여, 수분이나 산소의 침입을 더욱 방지할 수 있다. 또한 투광성을 가지고, 흡수성이 높은 수지를 형성해도 된다. 투광성을 포함하는 수지에 의해, 발광소자로부터 발생한 빛이 대향기판 측에 방출되는 경우라도, 투과율을 저감하는 않고 형성할 수 있다.
또한 콘트라스트를 높이기 위해서, 적어도 모듈의 화소부에 편광판, 또는 원편광판(편광판, 1/4λ판 및 1/2λ판)을 구비하면 된다. 대향기판(1202) 측으로부터 표시를 인식하는 경우, 대향기판(1202)의 표면 위에 순차적으로, 1/4λ판 및 1/2λ판(1205), 편광판(1206)을 설치하면 된다. 또한 편광판 위에 반사 방지막을 형성해 도 된다.
또한 대향기판(1202) 및 액티브 매트릭스 기판(1201) 모두로부터 표시를 인식할 경우, 액티브 매트릭스 기판의 표면에도 마찬가지로, 1/4λ판 및 1/2λ판, 다른 편광판을 설치하면 된다.
액티브 매트릭스 기판(1201)에 설치된 접속단자(1208)에는, FPC(1209)를 통해 프린트 기판(1210)이 접속되어 있다. FPC 또는 접속배선에는 화소구동회로(IC칩, 드라이버IC 등)(1211)가 설치되고, 프린트 기판(1210)에는, 컨트롤 회로나 전원회로 등의 외부회로(1212)가 삽입되어 있다.
도 23b에 나타낸 바와 같이 화소부(1203)와 편광판 사이, 또는 화소부와 원편광판 사이에 착색층(1207)을 설치할 수 있다. 이 경우, 화소부에 백색발광이 가능한 발광소자를 설치하고, R, G, B를 나타내는 착색층을 별도로 형성함으로써 풀 컬러 표시할 수 있다. 또한 화소부에 청색발광이 가능한 발광소자를 설치하고, 색 변환층 등을 별도로 설치함으로써 풀 컬러 표시할 수 있다. 또한 각 화소부, 적색, 녹색, 청색의 발광을 나타내는 발광소자를 형성하고, 또한 착색층을 사용할 수도 있다. 이러한 표시 모듈은 각 R, G, B의 색 순도가 높고, 매우 세밀한 표시를 할 수 있다.
도 23c에 있어서는, 도 23a와 달리, 대향 기판을 사용하지 않고 필름 또는 수지, 플라스틱 등의 보호막(1221)을 사용해서 액티브 매트릭스 기판 및 발광소자를 밀봉할 경우를 나타낸다. 화소부(1203)의 제2 화소전극을 덮어, 보호막(1221)을 설치한다. 보호막으로서, 에폭시 수지, 우레탄 수지, 또는 실리콘 수지 등의 유기 재료를 사용할 수 있다. 또는 보호막은, 액적토출법으로 폴리머 재료를 적하해서 형성해도 된다. 본 실시예에서는, 디스펜서를 이용해서 에폭시 수지를 토출, 건조시킨다. 또한 보호막 위에, 대향기판을 형성해도 된다. 그 밖의 구성은, 도 23a와 동일하다.
액티브 매트릭스 기판과 발광소자를 이와 같이 대향기판을 사용하지 않고 밀봉하면, 표시장치의 경량화, 소형화, 박막화를 향상시킬 수 있다.
본 실시예의 모듈 위에는, 프린트 기판(1210)을 FPC(1209)를 사용해서 설치하지만, 반드시 이 구성에 한정되지 않는다. COG(Chip on Glass) 방식을 이용하여, 화소구동회로(1211), 외부회로(1212)를 직접 기판 위에 설치해도 된다.
또한, 실시예 1 내지 실시예 7 모두 본 실시예에 적용할 수 있다. 또한 표시 모듈로서 액정표시 모듈 및 발광 표시 모듈의 예를 들었지만, 이것에 한정되지 않고, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 전기영동 표시장치(전자 페이퍼) 등의 표시 모듈에 적절히 적용할 수 있다.
(실시예 17)
본 발명에 따르면, 미세한 구조의 반도체소자를 고집적 회로, 대표적으로는, 신호선 구동회로, 콘트롤러, CPU, 음성처리회로의 컨버터, 전원회로, 송수신회로, 메모리, 음성처리회로의 앰프 등의 반도체장치를 형성할 수 있다. 또한, MPU(마이크로컴퓨터), 메모리, I/O 인터페이스 등 하나의 시스템(기능 회로)을 구성하는 회로가 모노리식에 탑재되어, 고속화, 고신뢰성, 저소비 전력화가 가능한 시스템 온 칩을 형성할 수 있다.
(실시예 18)
상기 실시예에 나타낸 반도체장치 액정을 케이싱에 삽입함으로써 여러 가지 전자기기를 제조할 수 있다. 전자기기로는, 텔레비전 장치, 비디오카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트 시스템 등), 노트형 PC, 게임 기기, 휴대 정보단말(모바일 컴퓨터, 휴대전화, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등을 들 수 있다. 여기에서는, 이들 전자기기의 대표 예로서, 텔레비전 장치 및 그 블럭도를 각각 도 25 및 도 26에, 디지털 카메라를 도 27a 및 27b에 나타낸다.
도 25는 아날로그의 텔레비전 방송을 수신하는 텔레비전 장치의 일반적인 구성을 나타내는 블럭도다. 도 25에 있어서, 안테나(1101)에 의해 수신된 텔레비전 방송용 전파는, 튜너(1102)에 입력된다. 튜너(1102)는 안테나(1101)에 의해 입력된 고주파 텔레비전 신호를 소정의 수신 주파수에 따라 제어된 국부 발진 주파수 신호와 혼합함으로써, 중간 주파수(IF) 신호를 생성해서 출력한다.
튜너(1102)에 의해 출력된 IF신호는, 중간 주파수 증폭기(IF앰프)(1103)에 의해 필요한 전압까지 증폭된다. 그 후, 영상검파회로(1104)와 음성검파회로(1105)에 의해 검파된다. 영상검파회로(1104)에 의해 출력된 영상신호는, 영상 처리 회로(1106)에 의해, 휘도 신호와 색 신호로 분리된다. 그리고 소정의 영상신호처리가 실행되어서 영상신호가 된다. 본 발명의 반도체장치인 표시장치, 대표적으로는 액정표시장치, 발광 표시장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display), 전기영동표시장치(전자 페이퍼) 등의 영상 출력부(1108)에 출력된다. 또한, 표시장치에 액정표시장치를 사용한 것은, 액정 텔레비전이 되고, 발광 표시장치를 사용한 것은 EL텔레비전이 된다. 또한 다른 표시장치를 사용한 경우도 마찬가지다.
음성검파회로(1105)에 의해 출력된 신호는, 음성 처리 회로(1107)에 의해, FM 복조 등의 처리가 실행되어서 음성신호가 되고, 적절히 증폭되어서 스피커 등의 음성 출력부(1109)로 출력된다.
본 발명을 이용한 텔레비전 장치는, VHF대나 UHF대 등의 지상파 방송, 케이블 방송, 또는 BS방송 등의 아날로그 방송 외에도, 지상파 디지털 방송, 케이블 디지털 방송, 또는 BS디지털 방송에 적용될 수 있다.
도 26은 텔레비전 장치를 앞쪽에서 본 사시도로, 케이싱(1151), 표시부(1152), 스피커부(1153), 조작부(1154), 비디오 입력 단자(1155) 등을 포함한다. 도 26에 나타낸 텔레비전에는 도 25에 나타낸 구조가 포함된다.
표시부(1152)는 도 25의 영상 출력부(1108)의 일례이며, 여기에서 영상을 표시한다.
스피커부(1153)는 도 25의 음성 출력부의 일례이며, 여기에서 음성을 출력한다.
조작부(1154)에는 전원 스위치, 볼륨 스위치, 선국 스위치, 튜너 스위치, 선 택 스위치 등이 설치되어 있어, 텔레비전 장치의 전원의 ON/OFF, 영상의 선택, 음성의 조정, 및 튜너의 선택 등을 행한다. 또한, 도면에 나타내지 않았지만, 리모트 콘트롤러 유닛에 의해, 상기 선택을 할 수도 있다.
비디오 입력 단자(1155)는 VTR, DVD, 게임기 등의 외부에서의 영상신호를 텔레비전 장치에 입력하는 단자다.
벽걸이용 텔레비전 장치의 경우, 본체 뒷면에 벽걸이를 위한 부위가 설치된다.
텔레비전 장치의 표시부에 본 발명의 반도체장치의 일례인 표시장치를 사용함으로써, 저비용으로, 스루풋과 수율이 높으며, 얇고 가볍고, 내충격성이 높은 텔레비전 장치를 제조할 수 있다. 또한 텔레비전 장치의 영상검파회로, 영상처리 회로, 음성검파회로, 음성처리회로를 제어하는 CPU에 본 발명의 반도체장치를 사용함으로써, 저비용으로, 스루풋과 수율이 높으며, 얇고 가볍고, 내충격성이 높은 텔레비전 장치를 제조할 수 있다. 따라서, 벽걸이형 텔레비전 장치, 철도역이나 공항 등의 정보 표시판이나, 가두의 광고 표시판 등 특히 대면적 표시 매체로서 여러 가지 용도에 적용할 수 있다.
도 27a 및 도 27b는, 디지털 카메라의 일례를 도시한 도면이다. 도 27a는 디지털 카메라를 앞쪽에서 본 사시도, 도 27b는 그 뒤쪽에서 본 사시도다. 도 27a에 있어서, 디지털 카메라에는, 릴리스 버튼(1301), 메인 스위치(1302), 뷰파인더창(1303), 플래시(1304), 렌즈(1305), 경동(1306), 케이싱(1307)이 구비되어 있다.
도 27b에서, 디지털 카메라에는 뷰파인더 접안창(1311), 모니터(1312), 조작 버튼(1313), 스위치(1314)가 더 구비되어 있다.
릴리스 버튼(1301)은 반 정도의 위치까지 누르면, 초점 조정 기구 및 노출 조정 기구가 작동하고, 최하단부까지 누르면 셔터가 열린다.
메인 스위치(1302)를 누르거나 회전시켜 디지털 카메라 전원의 ON/OFF 상태를 전환한다.
뷰파인더창(1303)은 디지털 카메라 앞쪽의 렌즈(1305)의 상부에 배치되고, 도 27b에 나타내는 뷰파인더 접안창(1311)을 통해 촬영하는 범위나 초점의 위치를 확인하기 위한 장치다.
플래시(1304)는 디지털 카메라의 정면 상부에 배치된다. 피사체 휘도가 낮을 때에, 릴리스 버튼을 누르면, 셔터가 열림과 동시에 보조광을 조사한다.
렌즈(1305)는 디지털 카메라의 정면에 배치되어 있다. 렌즈는 포커싱 렌즈, 줌 렌즈 등으로 구성된다. 도면에 나타내지 않은 셔터 및 구경과 함께 촬영 광학계를 구성한다. 또한 렌즈의 뒤쪽에는, CCD(Charge Coupled Device) 등의 촬상소자가 설치된다.
경동(1306)은 포커싱 렌즈, 줌 렌즈 등의 초점을 맞추기 위해서 렌즈의 위치를 이동하는 데 사용되는데, 촬영시에는, 경동을 돌출시켜, 렌즈(1305)를 피사체 쪽으로 이동시킨다. 디지털 카메라를 휴대할 때에는, 렌즈(1305)를 몸체 내에 보관하여 크기를 줄인다. 또한, 본 실시예에 있어서는, 경동을 돌출시키는 것에 의해 피사체를 줌 촬영할 수 있는 구조로 했지만, 이 구조에 한정되지 않는다. 본 실시예는 케이싱(1307) 내의 촬영 광학계의 구성에 의해, 경동을 돌출시키지 않더라도 줌 촬영이 가능한 디지털 카메라에 적용해도 된다.
뷰파인더 접안창(1311)은 디지털 카메라의 뒤쪽 윗부분에 설치되어 있는데, 이를 통해 촬영하는 범위나 초점의 위치를 확인한다.
조작 버튼(1313)은 디지털 카메라의 뒤쪽에 설치된 각종 기능을 가진 버튼이다. 조작 버튼은 셋업 버튼, 메뉴 버튼, 디스플레이 버튼, 기능 버튼, 선택 버튼 등으로 구성되어 있다.
본 발명의 반도체장치의 실시예인 표시장치를 모니터에 사용함으로써, 스루풋 및 수율 높게, 보다 얇고 휴대가 편리한 디지털 카메라를 제조할 수 있다. 또한 각종 기능 버튼, 메인 스위치, 릴리스 버튼 등의 조작 입력에 따라 관련 처리를 행하는 CPU, 자동초점동작 및 자동초점조정 동작을 행하는 회로, 스트로브 발광의 구동제어, CCD의 구동을 제어하는 타이밍 제어회로, CCD 등의 촬상소자에 의해 광전 변환된 신호로부터 화상신호를 생성하는 촬상회로, 촬상회로에서 생성된 화상신호를 디지털 신호로 변환하는 A/D변환 회로, 메모리에 화상 데이터의 기록 및 화상 데이터의 판독을 행하는 메모리 인터페이스 등의 각 회로를 제어하는 CPU 등에 본 발명의 반도체장치를 사용함으로써, 저비용으로 스루풋 및 수율 좋게, 얇고 휴대가 편리한 디지털 카메라를 제조할 수 있다.
본 출원은 2004년 3월 25일 일본 특허청에 출원한 일본 우선권 출원 No. 2004-088848에 기초하는 것으로, 그 모든 내용은 본 출원에 인용된다.
본 발명에 따르면, 소스 배선과 드레인 배선 사이의 간격, 일도전형 불순물을 함유하는 반도체층 에칭용 마스크, 게이트 전극층과 소스 배선 또는 드레인 배선의 위치 관계 등을 자기정합적으로 정할 수 있다. 따라서, 액적토출장치의 토출 위치 정밀도에 관계없이, 미세한 TFT를 제조할 수 있다.
또한, 미세한 TFT를 액적토출법으로 제조할 수 있게 되므로, 설비의 저비용화, 공정의 간략화를 이룬다. 결과적으로, 저가의 반도체장치를 제조할 수 있다.
[부호의 설명]
11: 제1 화소전극 16: 발광 물질을 포함하는 층
17: 제2 화소전극 31: 전극층
32: 전극층 33: 전극층
34: 전극층 35: 전극층
41: 정공주입층/정공수송층 42: 발광층
43: 전자수송층/전자주입층 100: 기판
101: 게이트 전극층 102: 게이트 절연층
103: 반도체층 104: 반도체층
105: 마스크 106: 반도체 영역
107: 평탄화막 108: 채널부
109: 반도체층 110: 반도체층
111: 저습윤성 표면 112: 채널부
113: 소스 배선 또는 드레인 배선
114: 소스 배선 또는 드레인 배선
115: 패시베이션층 201: 게이트 전극층
202: 게이트 절연층 203: 반도체층
204: 절연층 205: 마스크
206: 절연층 207: 반도체층
301: 게이트 전극층 302: 게이트 절연층
303: 반도체층 304: 반도체층
305: 마스크 306: 반도체 영역
307: 레지스트 308: 채널부
309: 레지스트 310: 레지스트
311: 반도체층 312: 반도체층
401: 게이트 전극층 402: 게이트 절연층
403: 반도체층 404: 반도체층
405: 마스크 406: 반도체 영역
407: 레지스트 408: 채널부
409: 레지스트 410: 레지스트
411: 반도체층 412: 반도체층
501: 소스 배선 또는 드레인 배선
502: 소스 배선 또는 드레인 배선
503: 반도체층 504: 반도체층
505: 반도체층 506: 마스크
507: 게이트 절연층 508: 레지스트
509: 레지스트
510: 레지스트가 선택적으로 제거된 영역
511: 저습윤성 표면 512: 저습윤성 영역
513: 게이트 전극층 514: 패시베이션층
600: 기판 603: 액적토출수단
604: 촬상수단 605: 헤드
607: 제어 수단 608: 기억 매체
609: 화상처리수단 610: 컴퓨터
611: 마커 612: 헤드
613: 재료 공급원 614: 재료 공급원
701: 스위칭용 TFT 702: 용량소자
703: 구동용 TFT 704: 전류 제어용 TFT
705: 발광소자 706: TFT
710: 신호선 711: 전원선
712: 전원선 714: 주사선
715: 주사선 1101: 안테나
1102: 튜너 1103: 중간 주파수 증폭기
1104: 영상검파회로 1105: 음성검파회로
1106: 영상 처리 회로 1107: 음성 처리 회로
1108: 영상 출력부 1109: 음성 출력부
1151: 케이싱 1152: 표시부
1153: 스피커부 1154: 조작부
1155: 비디오 입력 단자 1200: 밀봉재
1201: 액티브 매트릭스 기판 1202: 대향기판
1203: 화소부 1204: 공간
1205: 1/4λ판 및 1/2λ판 1206: 편광판
1207: 착색층 1208: 접속단자
1209: FPC 1210: 프린트 기판
1211: 화소구동회로 1212: 외부회로
1221: 보호막 1301: 릴리스 버튼
1302: 메인 스위치 1303: 뷰파인더창
1304: 플래시 1305: 렌즈
1306: 경동 1307: 케이싱
1311: 뷰파인더 접안부 1312: 모니터
1313: 조작 버튼 1314: 스위치
1400: 기판 1401: 화소부
1402: 신호선 구동회로 1403a: 주사선 구동회로
1403b: 주사선 구동회로 1405: IC칩
1406: FPC 1500: 펄스 출력 회로
1501: 버퍼 회로 1502: 버퍼 회로
1600: 밀봉재 1601: 액티브 매트릭스 기판
1602: 대향기판 1603: 화소부
1604: 액정층 1605: 착색층
1606: 편광판 1607: 편광판
1608: 접속 단자 1609: FPC
1610: 배선 기판 1611: 화소구동회로
1612: 외부회로 1613: 냉음극관
1614: 반사판 1615: 광학 필름
1616: 보호막 1617: 베젤
1701: 액티브 매트릭스 기판 1702a: 전극 패드
1702b: 전극 패드 1703: 드라이버IC
1704a: 접속 단자 1704b: 접속 단자
1705: 보호 절연막 1706: 이방성 도전 접착제
1707: 도전성 입자 1708: 도전성 입자
1711a: 버퍼층 1711b: 버퍼층
1712a: 범프 1712b: 범프
1713: 광경화성 절연 수지 1721: 접착제
1722a: 와이어 1722b: 와이어
1723: 유기수지 1731: FPC
1732: 배선 3601: n채널형 TFT
3602: n채널형 TFT 3603: n채널형 TFT
3604: n채널형 TFT 3605: n채널형 TFT
3606: n채널형 TFT 3607: n채널형 TFT
3608: n채널형 TFT 3609: n채널형 TFT
3610: n채널형 TFT 3611: n채널형 TFT
3612: n채널형 TFT 3613: n채널형 TFT
3620: n채널형 TFT 3621: n채널형 TFT
3622: n채널형 TFT 3623: n채널형 TFT
3624: n채널형 TFT 3625: n채널형 TFT
3626: n채널형 TFT 3627: n채널형 TFT
3628: n채널형 TFT 3629: n채널형 TFT
3630: n채널형 TFT 3631: n채널형 TFT
3632: n채널형 TFT 3633: n채널형 TFT
3634: n채널형 TFT 3635: n채널형 TFT

Claims (11)

  1. 절연 표면을 가진 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 제1 반도체층을 형성하는 단계와,
    상기 제1 반도체층 위에 일도전형 불순물을 함유하는 제2 반도체층을 형성하는 단계와,
    상기 제2 반도체층 위에 제1 마스크를 형성하는 단계와,
    상기 제1 마스크를 사용하여 상기 제1 반도체층, 제2 반도체층을 에칭하는 단계와,
    상기 제1 마스크를 제거하는 단계와,
    상기 제2 반도체층 위에 제2 마스크를 형성하는 단계와,
    상기 제2 마스크를 사용함으로써 상기 제2 반도체층의 일부를 에칭하여 상기 제1 반도체층의 제1 영역을 노출하는 단계와,
    상기 제2 마스크와 상기 제1 반도체층의 노출 영역 위에 용액을 도입하여 제1 습윤성을 지니게 하는 단계와,
    상기 용액을 도입한 후에 상기 제2 마스크를 제거하여, 상기 제2 반도체층의 제2 영역을 노출하는 단계와,
    상기 제2 영역 위에 액적토출법으로 배선을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법으로서,
    상기 제2 영역의 습윤성은 상기 제1 습윤성보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 절연 표면을 가진 기판 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 제1 반도체층을 형성하는 단계와,
    상기 제1 반도체층 위에 채널 보호층을 형성하는 단계와,
    상기 제1 반도체층 및 상기 채널 보호층 위에 일도전형 불순물을 함유하는 제2 반도체층을 형성하는 단계와,
    상기 제2 반도체층 위에 제1 마스크를 형성하는 단계와,
    상기 제1 마스크를 사용하여 상기 제1 반도체층, 및 상기 제2 반도체층을 에칭하는 단계와,
    상기 제1 마스크를 제거하는 단계와,
    상기 제2 반도체층 위에 제2 마스크를 형성하는 단계와,
    상기 제2 마스크를 사용함으로써 상기 제2 반도체층의 일부를 에칭하여 상기 채널 보호층의 제1 영역을 노출하는 단계와,
    상기 제2 마스크와 상기 채널 보호층의 노출 영역 위에 용액을 도입하여 제1 습윤성을 지니게 하는 단계와,
    상기 용액을 도입한 후에 상기 제2 마스크를 제거하여, 상기 제2 반도체층의 제2 영역을 노출하는 단계와,
    상기 제2 영역 위에 액적토출법으로 배선을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법으로서,
    상기 제2 영역의 습윤성은 상기 제1 습윤성보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제2 마스크는, 평탄화막을 도포하고, 상기 평탄화막을 에치백해서 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제2 마스크는, 네거티브형 레지스트를 도포하고, 상기 게이트 전극층을 마스크로 사용하여 상기 게이트 전극층에 대향하는 기판의 뒤쪽으로부터 상기 기판을 통해 상기 네거티브형 레지스트를 노광함으로써 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제2 마스크는, 포지티브형 레지스트를 도포하고, 상기 게이트 전극층에 대향하는 기판의 뒤쪽으로부터 상기 기판을 통해 상기 포지티브형 레지스트를 노광함으로써 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제 1항 또는 제 2항에 있어서,
    상기 게이트 전극층을 형성하는 공정은,
    상기 기판 위에 도전성 하지층을 형성하는 단계와,
    상기 도전성 하지층 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층과 겹치지 않는 도전성 하지층을 산화해서 절연화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서,
    상기 게이트 전극층을 형성하는 공정은,
    상기 기판 위에 도전성 하지층을 형성하는 단계와,
    상기 도전성 하지층 위에 게이트 전극층을 형성하는 단계와,
    상기 게이트 전극층과 겹치지 않는 도전성 하지층을 에칭해서 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 절연 표면을 가진 기판 위에 배선을 형성하는 단계와,
    상기 배선 위에 일도전형 불순물을 함유하는 제1 반도체층을 형성하는 단계와,
    상기 제1 반도체층 위에 제1 마스크를 형성하는 단계와,
    상기 제1 마스크를 사용하여 상기 일도전형 불순물을 함유하는 제1 반도체층을 에칭하는 단계와,
    상기 제1 마스크를 제거하는 단계와,
    상기 제1 반도체층 및 상기 기판 위에 제2 반도체층을 형성하는 단계와,
    상기 제2 반도체층 위에 제2 마스크를 형성하는 단계와,
    상기 제2 마스크를 사용하여 상기 제1 반도체층 및 상기 제2 반도체층을 에칭하는 단계와,
    상기 제2 마스크를 제거하는 단계와,
    상기 기판, 상기 제2 반도체층, 및 상기 배선 위에 게이트 절연층을 형성하는 단계와,
    상기 게이트 절연층 위에 레지스트를 도포하는 단계와,
    상기 배선을 마스크로 사용함으로써, 상기 레지스트를 노광하고, 상기 레지스트를 현상하여 소정의 형상으로 가공하는 단계와,
    상기 레지스트와 상기 게이트 절연층 위에 용액을 도입하여 제1 습윤성을 지니게 하는 제 1 영역을 형성하는 단계와,
    상기 용액을 도입한 후에 상기 레지스트를 제거하여, 상기 제2 반도체층 위의 상기 게이트 절연층의 제 2 영역을 노출하는 단계와,
    상기 제 2 영역 위에 액적토출법으로 게이트 전극층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법으로서,
    상기 제 2 영역의 습윤성은 상기 제 1 습윤성보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제 8항에 있어서,
    상기 일도전형 불순물을 플라즈마 도핑법으로 상기 제 1 반도체층에 도핑하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 8항에 있어서,
    상기 배선을 형성하는 공정은,
    상기 기판 위에 도전성 하지층을 형성하는 단계와,
    상기 도전성 하지층 위에 상기 배선을 형성하는 단계와,
    상기 배선과 겹치지 않는 도전성 하지층을 산화해서 절연화하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 8항에 있어서,
    상기 배선을 형성하는 공정은,
    상기 기판 위에 도전성 하지층을 형성하는 단계와,
    상기 도전성 하지층 위에 배선을 형성하는 단계와,
    상기 배선과 겹치지 않는 도전성 하지층을 에칭해서 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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