KR101129762B1 - 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스의 제조 방법 Download PDF

Info

Publication number
KR101129762B1
KR101129762B1 KR1020097001483A KR20097001483A KR101129762B1 KR 101129762 B1 KR101129762 B1 KR 101129762B1 KR 1020097001483 A KR1020097001483 A KR 1020097001483A KR 20097001483 A KR20097001483 A KR 20097001483A KR 101129762 B1 KR101129762 B1 KR 101129762B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
semiconductor wafer
adhesive
adhesive layer
Prior art date
Application number
KR1020097001483A
Other languages
English (en)
Other versions
KR20090036568A (ko
Inventor
아끼라 나가이
마사아끼 야스다
게이찌 하따께야마
데쯔야 에노모또
Original Assignee
히다치 가세고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다치 가세고교 가부시끼가이샤 filed Critical 히다치 가세고교 가부시끼가이샤
Publication of KR20090036568A publication Critical patent/KR20090036568A/ko
Application granted granted Critical
Publication of KR101129762B1 publication Critical patent/KR101129762B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885—Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)
  • Wire Bonding (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Adhesive Tapes (AREA)

Abstract

본 발명은 접착제가 부착된 반도체 칩 개편을 효율적으로 얻음과 동시에, 반도체 칩과 배선 기판을 양호하게 접속시킬 수 있는 반도체 디바이스의 제조 방법 및 접착 필름을 제공한다.
이 제조 방법에서는, 반도체 웨이퍼 (6)의 회로면 (6a)가 다이싱 테이프 (9)측을 향하도록, 다이싱 테이프 (9), 접착제층 (3) 및 반도체 웨이퍼 (6)이 이 순서대로 적층된 적층체 (60)을 준비하는 공정, 반도체 웨이퍼 (6)의 이면 (6b)에서 회로면 (6a)의 회로 패턴 (P)를 인식함으로써 컷트 위치를 인식하는 공정, 적어도 반도체 웨이퍼 (6) 및 접착제층 (3)을 적층체 (60)의 두께 방향으로 절단하는 공정을 거쳐, 배선 기판에 접속되는 반도체 칩 개편을 얻고, 이에 의해 반도체 칩의 오염을 방지하고, 또한 비산, 유출에 의한 분실을 방지할 수 있다.
반도체 디바이스, 반도체 칩, 접착 필름, 회로 패턴, 반도체 웨이퍼

Description

반도체 디바이스의 제조 방법 {PRODUCTION METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조 방법 및 접착 필름에 관한 것이다.
반도체 칩과 기판의 접속 방식으로서, 플립 칩 접속 방식이 알려져 있다. 이 접속 방식에서는, 반도체 칩의 회로면을 기판측을 향해 배치한다. 반도체 칩의 회로면에 형성된 범프라 불리는 돌기 전극을 기판에 형성된 단자에 접속시킴으로써 전기적 접속을 행한다. 플립 칩 접속 방식은 실장 부품 구조의 소형화, 박형화에 유리하다. 또한, 플립 칩 접속 방식은 접속간 거리가 짧기 때문에 고속화에 유리하다고 알려져 있다. 특히 휴대 전화나 휴대 정보 단말 등의 전자 기기, 및 메모리 카드나 IC 카드 등에 있어서, 플립 칩 접속 방식에 의해 제조되는 실장 부품이 늘어나고 있다.
플립 칩 접속 방식에서는, 범프의 종류에 따라서 전기적인 접속 방법이 상이함과 동시에 실장시의 공정이나 사용되는 재료가 상이하다. 범프의 종류로서는, 땜납 범프, 금 범프, 니켈 범프, 도전 수지 범프 등을 들 수 있다. 이하, (1) 땜납 범프를 통해 접속을 행하는 방식, (2) 금 범프, 니켈 범프, 도전 수지 범프 등의 범프를 통해 접속을 행하는 방식에 대하여 각각 설명한다.
(1) 땜납 범프를 통해 접속을 행하는 방식
땜납 범프를 통해 접속을 행하는 방식은 C4라 불린다. C4는 단자수가 많은 대형 로직계 반도체 칩을 접속시키는 경우에 적용된다. 땜납 범프는 반도체 칩의 회로면의 전체면에 배치되어 있다(영역 배치).
C4는 이하와 같이 행해진다. 반도체 칩의 회로면에 형성된 단자의 표면에 형성된 땜납의 산화막을 제거한다. 땜납과 기판에 형성된 단자를 구성하는 금속과의 습윤성을 향상시키는 플럭스재를 기판 상에 도포한다. 반도체 칩과 기판과의 위치 정렬을 행한 후, 반도체 칩을 기판에 밀어 부친다. 플럭스의 점착력에 의해, 반도체 칩은 기판 상에 임시 배치 상태가 된다. 이 후, 리플로우 로에 기판을 투입한다. 땜납이 용융되는 온도 이상의 온도가 될 때까지 가열을 행한다. 땜납 범프를 용융시킴으로써, 기판에 형성된 단자와 땜납과의 접합을 행한다. 이어서, 단자와 땜납과의 접합을 보강하기 위해서 언더 충전(underfill)재라 불리는 액상 밀봉 수지를, 모세관 현상을 이용함으로써 반도체 칩과 기판과의 공극에 충전시킨다. 그 후, 액상 밀봉 수지를 경화시킴으로써, 단자와 땜납과의 접합을 보강한다. 모세관 현상을 이용함으로써 액상 밀봉 수지를 충전하는 방식은 모세관 플로우 방식이라 불리고 있다.
최근, 반도체 칩의 단자수 증가에 따라서 단자의 협(狹) 피치화가 진행되고 있다. 이에 따라서, 땜납 범프의 소직경화가 진행됨과 동시에, 반도체 칩과 기판과의 간격도 협 갭화되고 있다. 또한, 실장 부품의 고신뢰성화를 도모할 목적으로, 언더 충전재 중의 충전재 충전량, 및 언더 충전재의 점도가 증가하는 경향이 있다. 협 피치화 및 협 갭화에 더하여, 모세관 플로우 방식을 이용하여 고점도의 언더 충전재를 충전하기 위해서는 장시간이 소요된다.
또한, 무연 땜납의 채용에 의해서 리플로우 온도가 고온화되고 있다. 이 때문에, 리플로우 후의 냉각시에 기판과 반도체 칩과의 열 팽창 계수차에서 기인하는 수축시의 응력에 의해 땜납이 파괴되는 위험성이 증대되고 있다. 따라서, 리플로우 후의 냉각시에도 땜납의 보호가 요구되고 있다.
상술한 바와 같은 모세관 플로우 방식의 문제점을 해결하기 위해서, 반도체 칩을 기판에 실장하기 전에 미리 언더 충전재가 되는 수지를 기판에 도포해 두는 방식(기판에 언더 충전재를 앞에 두는 실장 방식)이 검토되고 있다. 이 방식은 논플로우 언더 충전 방식이라 불린다. 수지 중에 플럭스 성분을 함유시킴으로써 플럭스 기능 및 언더 충전 기능을 둘다 발현 가능한 수지 조성물의 검토가 행해지고 있다(예를 들면, 비특허 문헌 1 및 비특허 문헌 2 참조).
(2) 금 범프, 니켈 범프, 도전 수지 범프 등의 범프를 개재하여 접속을 행하는 방식
이 경우, 반도체 칩과 기판을 접속시키는 단자수는 100 내지 500 핀 정도이다. 범프는 반도체 칩의 외주에 배치되는 경우(페리페럴 배치)가 많다.
이 접속 방식에는, (A) 금 와이어 범프와 기판에 형성된 땜납과의 땜납 접합에 의한 방식, (B) 스터드 범프 본딩이라 불리며 금 와이어 범프 표면에 형성한 도전성 수지를 통해 접착시키는 방식(SBB 방식), (C) 금 와이어 범프를 직접 기판에 대고 눌러 접촉에 의해 접속시키는 직접 접합 방식, (D) 이방 도전성 접착제를 이 용하여 도전성 입자를 통해 레벨링한 스터드 범프, 금 도금 범프 또는 니켈 도금 범프와 기판에 형성된 단자를 접속시키는 방식, (E) 초음파를 인가함으로써 범프와 기판에 형성된 단자를 금속 접합시키는 초음파 방식 등이 있다.
직접 접합 방식(C)나 이방 도전성 접착제를 이용한 방식(D)에서는 접착제를 통해 반도체 칩을 기판에 접속시키기 때문에, 전기적 접속과 언더 충전을 동시에 행할 수 있다.
한편, 다른 방식에서는, 땜납 접합, 도전성 수지의 경화에 의한 접속, 초음파의 인가에 의한 고상 금속 접합을 각각 행한 후, 언더 충전재를 주입하여 충전ㆍ경화시키는 모세관 플로우 방식이 채용되고 있다. 금 범프, 니켈 범프, 도전 수지 범프 등의 범프를 개재하여 접속을 행하는 경우에도, C4와 동일하게 협 피치화나 협 갭화에의 대응, 및 실장 공정의 간략화를 목적으로, 기판에 언더 충전재를 앞에 두는 실장 방식이 검토되어 왔다.
기판에 언더 충전재를 앞에 두는 실장 방식에서는, 미리 기판에 액상 수지를 도포하는 공정, 또는 미리 기판에 필름형 수지를 접착시키는 공정이 필요하다.
액상 수지의 도포는 통상 디스펜서를 이용하여 행해진다. 디스펜서로부터의 도포는 압력에 의해 제어되는 것이 대부분이다. 그러나, 액상 수지의 점도 변화에 따라서 일정 압력에서도 액상 수지의 방출량이 변화되어 버리기 때문에, 도포량을 일정하게 유지하는 것이 곤란하다. 도포량이 너무 적으면, 액상 수지가 충전되지 않은 미충전 영역이 발생하는 원인이 된다. 도포량이 너무 많으면, 초과된 액상 수지가 반도체 칩과 기판을 압착시키는 부재에 부착되거나, 주변 영역으로 분산될 위험성이 있다.
한편, 기판에 필름형 수지를 접착시키는 경우, 필름형 수지의 두께 및 면적을 조정함으로써 수지량을 조정할 수 있기 때문에, 실장시에는 초과되는 수지량의 변동을 감소시킬 수 있다.
그러나, 기판에 필름형 수지를 접착시키는 장치의 정밀도에 한계가 있기 때문에, 반도체 칩의 크기보다 큰 필름형 수지를 기판에 접착시킬 필요가 있다. 또한, 크기가 다른 많은 종류의 반도체 칩을 기판에 접착시키는 경우에는, 반도체 칩의 크기에 따른 필름형 수지를 각각 준비할 필요가 있다. 그와 같은 기술 동향에 대하여, 최근 크기에 맞는 접착제층이 부착된 반도체 칩 개편(個片)을 효율적으로 얻는 방법, 및 그것을 이용한 효율적인 반도체 디바이스의 제조 방법이 요구되었다.
따라서, 기판에 언더 충전재를 앞에 두는 실장 방식에서의 번잡함을 해결함과 동시에, 협 피치화 및 협 갭화에 대응할 수 있는 방법이 제안되어 있다(예를 들면, 비특허 문헌 3, 특허 문헌 1 및 특허 문헌 2 참조). 이 방법에서는, 반도체 칩을 형성하기 위한 반도체 웨이퍼에 언더 충전재로서의 접착제를 도포한 후에, 반도체 웨이퍼를 개편화함으로써 접착제가 부착된 반도체 칩을 얻는다. 그 후, 반도체 칩을 기판에 접착시킨다.
비특허 문헌 3에 기재되어 있는 방법에서는, 수지를 미리 반도체 웨이퍼에 도포한 후, 반도체 웨이퍼를 개편화함으로써 언더 충전재가 부착된 반도체 칩을 얻는다. 이 방법에서는, 땜납 범프가 형성된 반도체 칩이 이용된다. 땜납 범프의 일부는 언더 충전재로부터 노출되어 있다. 땜납의 셀프 얼라인먼트에 의해서, 반도체 칩과 기판과의 위치 어긋남의 보정이 행해진다.
단, 금이나 니켈 등의 도금에 의해 형성된 범프나 금 와이어를 이용하여 형성된 금 와이어 범프 등이 형성된 반도체 칩에서는, 가압 헤드를 이용하여 반도체 칩을 기판에 압박하면서, 가열 또는 초음파 인가 등의 에너지 인가에 의해 접속을 행한다. 이 때문에, 셀프 얼라인먼트를 이용할 수는 없다.
한편, 특허 문헌 1에 기재되어 있는 방법에서는, 반도체 웨이퍼에 필름형 접착제를 접착시킨 후에, 반도체 웨이퍼를 절단함으로써 개편화한다. 그 결과, 필름형 접착제가 부착된 반도체 칩이 얻어진다. 본 방법에서는, 우선 반도체 웨이퍼/ 필름형 접착제/세퍼레이터의 적층체를 제조한다. 적층체를 절단한 후, 세퍼레이터를 박리함으로써, 필름형 접착제가 부착된 반도체 칩을 얻는다.
특허 문헌 2에서는, 테이프가 반도체 웨이퍼 회로면에 접합된 상태에서 상기 웨이퍼 회로면의 이면을 연삭하고, 상기 웨이퍼를 다이싱에 의해 절단하여 개편화하며, 접착제층이 부착된 칩을 픽업하는 방법이 개시되어 있다.
[특허 문헌 1] 일본 특허 제2833111호 공보
[특허 문헌 2] 일본 특허 공개 제2006-49482호 공보
[비특허 문헌 1] 혼마 요시노부, 「플립 칩용 언더 충전 재료」, 덴시 자이료, 가부시끼가이샤 고교 조사까이, 2000년 9월 1일 제39권, 제9호, p.36-40
[비특허 문헌 2] 미즈이께 가쯔유끼, 노무라 에이이찌 「플립 칩용 언더 충전재」, 덴시 기쥬쯔, 닛간 고교 신분샤, 2001년 9월, 임시 증간호, p.82-83
[비특허 문헌 3] 이이다 가즈또시 「베어 칩 실장용 재료의 개발」, 덴시 기쥬쯔, 닛간 고교 신분샤, 2001년 9월, 임시 증간호, p.84-87
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 비특허 문헌 3에서는, 개편화의 방법은 개시되어 있지 않지만, 이것을 통상적인 다이싱 방법에 의해 개편화한 경우, 접착제(언더 충전재)면이 오염되어 양호한 접착력을 얻는 것이 곤란하다.
또한, 특허 문헌 1의 방법에서는, 적층체를 절단할 때에 필름형 접착제와 세퍼레이터가 박리되는 결과, 개편화된 반도체 칩이 비산, 유출되어 버린다고 하는 문제점이 있다. 또한, 특허 문헌 2에서는, 다이싱 공정에서 어떻게 회로 패턴을 인식하는지 분명하지 않고, 접착제층이 부착된 반도체 칩 개편을 효율적으로 얻을 수 없다. 또한, 다이싱 공정을, 방사선 조사에 의해 점착 테이프를 경화시킨 후에 행하였기 때문에, 적층체를 절단할 때에 필름형 접착제와 세퍼레이터가 박리되는 결과, 개편화된 반도체 칩이 비산, 유출되어 버린다고 하는 문제점이 있다.
본 발명은 상기 사정을 감안하여 이루어진 것이고, 접착제가 부착된 반도체 칩 개편을 효율적으로 얻음과 동시에, 반도체 칩과 배선 기판을 양호하게 접속시킬 수 있는 반도체 디바이스의 제조 방법 및 그 반도체 디바이스의 제조 방법에 이용되는 접착 필름을 제공하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
상술한 과제를 해결하기 위해서, 본 발명의 반도체 디바이스의 제조 방법은, 반도체 웨이퍼의 회로면이 다이싱 테이프측을 향하도록, 상기 다이싱 테이프, 접착제층 및 상기 반도체 웨이퍼가 이 순서대로 적층된 적층체를 준비하는 공정, 상기 반도체 웨이퍼의 상기 회로면과는 반대측 면에서 상기 회로면의 회로 패턴을 인식함으로써 컷트 위치를 인식하는 공정, 상기 컷트 위치를 인식한 후에, 적어도 상기 반도체 웨이퍼 및 상기 접착제층을 상기 적층체의 두께 방향으로 절단하는 공정, 상기 절단 공정 후에 상기 다이싱 테이프를 경화시키고, 상기 다이싱 테이프와 상기 접착제층을 박리시킴으로써, 접착제층이 부착된 반도체 칩을 제조하는 공정, 상기 접착제층이 부착된 상기 반도체 칩의 회로면에서의 단자와, 배선 기판의 배선을 위치 정렬하는 공정, 및 상기 배선 기판의 상기 배선과 상기 반도체 칩의 상기 단자가 전기적으로 접속되도록, 상기 배선 기판과 상기 반도체 칩을 상기 접착제층을 통해 접속시키는 공정을 포함하고, 상기 다이싱 테이프는, 경화됨으로써 점착력이 저하되는 점착층을 가지며, 상기 접착제층은 열가소성 수지, 열경화성 수지 및 경화제를 포함하는 수지 조성물, 및 충전재를 포함하고, 상기 수지 조성물 100 질량부에 대하여 상기 충전재를 20 내지 100 질량부 포함한다.
본 발명의 반도체 디바이스의 제조 방법에서는, 회로면과는 반대측 면(반도체 웨이퍼의 이면이라고도 함)으로부터 상기 회로면의 회로 패턴을 인식함으로써 컷트 위치를 인식하여 반도체 웨이퍼 및 접착제층을 절단하기 때문에, 오염이 없는 반도체 칩 개편을 얻을 수 있다. 또한, 절단시에는 다이싱 테이프를 이용하여 반도체 웨이퍼를 고정시키고, 절단 후에 다이싱 테이프를 경화시키기 때문에, 반도체 칩 개편이 비산, 유출되어 분실되지 않는다. 따라서, 본 발명의 제조 방법에 따르면, 접착제층이 부착된 반도체 칩 개편을 효율적으로 얻음과 동시에, 반도체 칩과 배선 기판을 양호하게 접속시킬 수 있다. 또한, 상기 절단에 있어서는, 접착제층을 절단하도록 접착제층을 전부 절단할 수도 있고, 접착제층에 있어서의 회로면측 단부가 그 후의 고편화(固片化)가 가능한 정도로 잔존하도록 접착제층을 절단할 수도 있다.
또한, 상기 적어도 상기 반도체 웨이퍼 및 상기 접착제층을 절단하는 공정은 상기 반도체 웨이퍼의 일부를 절단하는 제1 공정, 및 상기 반도체 웨이퍼의 잔부와 상기 접착제층을 절단하는 제2 공정을 포함하는 것이 바람직하다.
이에 따라, 적층체를 절단할 때에 발생하는 균열을 감소시킬 수 있기 때문에, 반도체 칩 개편의 회로면에서의 단선을 억제할 수 있다. 그 결과, 반도체 디바이스의 제조 수율을 향상시킬 수 있다.
또한, 상기 컷트 위치를 인식하는 공정에서는, 상기 반도체 웨이퍼를 투과하여 상기 회로 패턴을 인식하는 것이 바람직하다. 이 경우, 통상 형성되어 있는 회로면의 스크라이브 라인을 사용할 수 있기 때문에, 반도체 웨이퍼의 회로면과는 반대측 면에, 회로 패턴을 인식하기 위한 가공을 행하는 것이 불필요해진다.
또한, 적외선 카메라를 이용하여 상기 회로 패턴을 인식하는 것이 바람직하다. 이 경우, 보다 양호한 정밀도로 컷트 위치를 인식할 수 있다.
또한, 상기 반도체 웨이퍼의 상기 회로면과는 반대측 면이 연마에 의해 평탄화되어 있는 것이 바람직하다. 이 경우, 반도체 웨이퍼의 회로면과는 반대측 면에 있어서 적외선이 난반사되는 것을 억제할 수 있다. 따라서, 더욱 양호한 정밀도로 컷트 위치를 인식할 수 있다.
또한, 상기 반도체 칩의 상기 단자와 상기 배선 기판의 상기 배선을 위치 정렬하는 공정에서는, 상기 반도체 칩에 부착된 상기 접착제층을 투과하여 상기 반도 체 칩의 상기 회로면을 관찰하는 것이 바람직하다. 이 경우, 접착제층으로부터 범프가 돌출되지 않아도 회로면을 관찰할 수 있다.
또한, 상기 접착제층 표면의 법선 방향에 대하여 경사진 방향에서 상기 접착제층에 광을 조사함으로써, 상기 반도체 칩의 상기 회로면을 관찰하는 것이 바람직하다. 이 경우, 접착제층 표면에서 광이 난반사되는 것을 억제할 수 있다. 따라서, 보다 양호한 정밀도로 반도체 칩의 단자와 배선 기판의 배선을 위치 정렬할 수 있다.
또한, 편광 필터를 갖는 카메라를 이용하여 상기 반도체 칩의 상기 회로면을 관찰하는 것이 바람직하다. 이 경우, 접착제층 표면에서 난반사된 광의 영향을 감소시킬 수 있다. 따라서, 보다 양호한 정밀도로 반도체 칩의 단자와 배선 기판의 배선을 위치 정렬할 수 있다.
본 발명의 접착 필름은 가압 및 가열에 의해 경화되어 반도체 칩과 배선 기판을 접속시킴과 동시에, 배선 기판의 배선과 반도체 칩의 단자를 전기적으로 접속시키는 접착 필름이며, 본 발명의 반도체 디바이스의 제조 방법에 이용되고, 열가소성 수지, 열경화성 수지 및 경화제를 포함하는 수지 조성물, 및 충전재를 포함하며, 상기 수지 조성물 100 질량부에 대하여 상기 충전재를 20 내지 100 질량부 포함하고, 상기 접착 필름을 170 내지 240 ℃의 온도에서 5 내지 20 초간 가열하였을 때, DSC(시차 주사 열량계)에 의한 발열량으로부터 산출되는 상기 접착 필름의 반응률이 50 ％ 이상이다.
여기서, 접착 필름의 반응률 X(단위: ％)는 가열 전의 접착 필름에 대하여 DSC 측정을 행하여 얻어지는 발열량을 A, 가열 후의 접착 필름에 대하여 DSC 측정을 행하여 얻어지는 발열량을 B라 하면, 하기 수학식 1에 의해 산출된다.
X=(A-B)/A×100
본 발명의 접착 필름을 이용함으로써, 본 발명의 반도체 디바이스의 제조 방법을 바람직하게 실시할 수 있다.
<발명의 효과>
본 발명에 따르면, 회로면과는 반대측 면에서 상기 회로면의 회로 패턴을 인식함으로써 컷트 위치를 인식하기 때문에, 오염이 없는 반도체 칩 개편을 얻을 수 있다. 또한, 다이싱 테이프를 이용하여 웨이퍼를 고정시켰기 때문에, 반도체 칩 개편이 비산, 유출되어 분실되지 않으며, 양호한 효율로 반도체 디바이스의 제조 방법 및 그 반도체 디바이스의 제조 방법에 이용되는 접착 필름이 제공된다.
도 1은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 2는 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 3은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 4는 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나 타내는 공정도이다.
도 5는 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 6은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 7은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 8은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
도 9는 제2 실시 형태에 따른 반도체 디바이스의 제조 방법의 일 공정을 모식적으로 나타내는 공정도이다.
도 10은 제3 실시 형태에 따른 반도체 디바이스의 제조 방법의 일 공정을 모식적으로 나타내는 공정도이다.
<도면의 주요 부분에 대한 부호의 설명>
3, 23… 접착제층(접착 필름), 6… 반도체 웨이퍼, 6a, 26a… 회로면, 6b… 이면(회로면과는 반대측 면), 9… 다이싱 테이프, 12… 배선, 14… 적외선 카메라, 15…카메라, 15a… 편광 필터, 23a… 접착제층의 표면, 26… 반도체 칩, 40… 배선 기판, 50… 반도체 디바이스, 60… 적층체, LT3… 광, P… 회로 패턴.
<발명을 실시하기 위한 최선의 형태>
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태를 상세히 설명한다. 또한, 도면의 설명에 있어서 동일하거나 또는 동등한 요소에는 동일한 부호를 이용하여 중복되는 설명을 생략한다.
(제1 실시 형태)
도 1 내지 도 8은 제1 실시 형태에 따른 반도체 디바이스의 제조 방법을 모식적으로 나타내는 공정도이다.
(적층체 준비 공정)
우선, 도 1(A) 및 도 2(A)에 나타낸 바와 같이, 예를 들면 실리콘 웨이퍼 등의 반도체 웨이퍼 (6)을 흡착 스테이지 (8) 상에 장착한다. 반도체 웨이퍼 (6)의 회로면 (6a)에는, 전극 패드 (7) 및 위치 정렬용 마크 (5)가 형성되어 있다. 전극 패드 (7)과 위치 정렬용 마크 (5) 사이에는, 절연막 (20)이 충전되어 있다. 전극 패드 (7), 위치 정렬용 마크 (5) 및 절연막 (20)의 표면은 평탄화되어 있다. 전극 패드 (7) 상에는, 절연막 (20)의 표면에서 돌출된 전극 (4)(단자)가 설치되어 있다. 전극 패드 (7), 위치 정렬용 마크 (5) 및 돌출 전극 (4)에 의해 회로 패턴 (P)가 형성된다. 반도체 웨이퍼 (6)의 이면 (6b)(회로면과는 반대측 면)는 흡착 스테이지 (8)에 접촉되어 있다.
한편, 세퍼레이터 (2), 및 세퍼레이터 (2) 상에 설치된 접착제층 (3)을 구비하는 접착 시트 (52)를 준비한다. 접착 시트 (52)의 접착제층 (3)이 반도체 웨이퍼 (6)의 회로면 (6a)를 향하도록 배치하고, 가압 롤러 등의 롤러 (1)을 이용하여 접착제층 (3)을 회로면 (6a)에 라미네이트한다. 롤러 (1)은 회로면 (6a)와 평행인 방향 (A1)로 이동하면서, 회로면 (6a)에 수직인 방향 (A2)에 접착 시트 (52)를 가압한다. 롤러 (1)에 의해, 접착 시트 (52)의 접착제층 (3)은 반도체 웨이퍼 (6)의 회로면 (6a)에 압박된다(도 1(B) 참조).
라미네이트 장치로서는, 예를 들면 접착 시트 (52) 상하에 각각 롤러 (1)이 설치된 것, 진공 상태에서 접착 시트 (52)를 반도체 웨이퍼 (6)에 프레스하는 것 등을 들 수 있다. 라미네이트를 행할 때에 접착 시트 (52)를 가열하는 것이 바람직하다. 이에 따라, 반도체 웨이퍼 (6)에 대하여 접착제층 (3)을 충분히 밀착시킴과 동시에, 돌출 전극 (4) 주위를 간극없이 충분히 매립할 수 있다. 가열 온도는 접착제층 (3)이 연화되면서 경화되지 않는 정도이다. 접착제층 (3)이, 예를 들면 에폭시 수지, 연화 온도가 40 ℃인 아크릴산 공중합체, 및 반응 개시 온도가 100 ℃인 에폭시 수지용 잠재성 경화제를 포함하는 경우, 가열 온도는 예를 들면 80 ℃이다.
전극 패드 (7)은, 예를 들면 스퍼터링법을 이용하여 형성된 알루미늄막으로 이루어지지만, 미량 성분으로서, 예를 들면 규소, 구리, 티탄 등을 포함할 수도 있다. 위치 정렬용 마크 (5)는, 예를 들면 전극 패드 (7)과 동시에 형성된다. 위치 정렬용 마크 (5)는, 예를 들면 알루미늄으로 이루어진다.
위치 정렬용 마크 (5)의 표면에는 금막이 형성될 수도 있다. 이 경우, 위치 정렬용 마크 (5) 표면의 평탄성 변동을 감소시킬 수 있다. 또한, 예를 들면 위치 정렬용 마크 (5)가 알루미늄으로 이루어지는 경우, 금막을 형성함으로써 알루미늄의 산화 상태에 의한 반사광의 변동을 감소시킬 수 있다. 위치 정렬용 마크 (5)의 패턴 형상은, 예를 들면 십자 패턴이지만 이것으로 한정되지 않고, 원형 패턴, L자 패턴일 수도 있다. 위치 정렬용 마크 (5)는 일반적으로 반도체 웨이퍼 (6)을 다이싱하여 얻어지는 반도체 칩 (26)의 네 모퉁이에 배치된다. 그러나, 위치 정렬용 마크 (5)의 장소는 위치 정렬의 정밀도를 확보할 수 있는 장소이면 특별히 한정되지 않는다.
돌출 전극 (4)는, 예를 들면 금 도금에 의해 형성된 금 범프이다. 돌출 전극 (4)는 금 와이어를 이용하여 형성되는 금 스터드 범프, 필요에 따라서 초음파를 병용한 열 압착에 의해 전극 패드 (7)에 고정된 금속 볼, 도금이나 증착에 의해 형성된 범프 등일 수도 있다. 돌출 전극 (4)는 단일 금속으로 구성되어 있을 필요는 없고, 복수개의 금속을 포함할 수도 있다. 돌출 전극 (4)는 금, 은, 구리, 니켈, 인듐, 팔라듐, 주석, 비스무스 등을 포함할 수도 있다. 또한, 돌출 전극 (4)는 복수개의 금속층을 포함하는 적층체일 수도 있다.
절연막 (20)으로서는, 예를 들면 질화규소로 이루어지는 막을 들 수 있다. 절연막 (20)은 폴리이미드로 이루어질 수도 있다. 절연막 (20)은 전극 패드 (7) 상에 설치된 개구부를 갖는다. 절연막 (20)은 위치 정렬용 마크 (5)를 덮도록 형성될 수도 있지만, 위치 정렬용 마크 (5) 상에 설치된 개구부를 가질 수도 있다. 이 경우, 위치 정렬용 마크 (5)가 절연막 (20)에 의해 덮히지 않기 때문에, 위치 정렬용 마크 (5)를 이용한 위치 정렬의 정밀도가 향상된다.
반도체 웨이퍼 (6)의 회로면 (6a)에는, 반도체 웨이퍼 (6)을 다이싱하기 위한, 스크라이브 라인이라 불리는 절단 예정 라인이 형성되어 있다. 절단 예정 라인은, 예를 들면 격자형으로 배치되어 있다. 절단 예정 라인에는, 절단시의 위치 정렬용 마크가 설치될 수도 있다.
세퍼레이터 (2)로서는, 예를 들면 실리콘 등에 의해 표면이 이형 처리된 PET 기재를 들 수 있다. 접착제층 (3)은, 예를 들면 세퍼레이터 (2)에 접착제 조성물을 도포한 후에 건조시킴으로써 형성된다. 접착제층 (3)은, 예를 들면 상온에서 고체이다. 접착제층 (3)은 열경화성 수지를 포함한다. 열경화성 수지는 열에 의해 3차원적으로 가교함으로써 경화된다.
상기 열경화성 수지로서는, 에폭시 수지, 비스말레이미드 수지, 트리아진 수지, 폴리이미드 수지, 폴리아미드 수지, 시아노아크릴레이트 수지, 페놀 수지, 불포화 폴리에스테르 수지, 멜라민 수지, 요소 수지, 폴리우레탄 수지, 폴리이소시아네이트 수지, 푸란 수지, 레조르시놀 수지, 크실렌 수지, 벤조구아나민 수지, 디어릴프탈레이트 수지, 실리콘 수지, 폴리비닐부티랄 수지, 실록산 변성 에폭시 수지, 실록산 변성 폴리아미드이미드 수지, 아크릴레이트 수지 등을 들 수 있다. 이들은 단독 또는 2종 이상의 혼합물로서 사용할 수 있다.
접착제층 (3)은 경화 반응을 촉진시키기 위한 경화제를 포함할 수도 있다. 접착제층 (3)은 고반응성 및 보존 안정성을 양립시키기 위해서 잠재성 경화제를 포함하는 것이 바람직하다.
접착제층 (3)은 열가소성 수지를 포함할 수도 있다. 열가소성 수지로서는, 폴리에스테르 수지, 폴리에테르 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 폴리이미드 수지, 폴리아릴레이트 수지, 폴리비닐부티랄 수지, 폴리우레탄 수지, 페녹시 수지, 폴리아크릴레이트 수지, 폴리부타디엔, 아크릴로니트릴부타디엔 공중합체(NBR), 아크릴로니트릴부타디엔 고무 스티렌 수지(ABS), 스티렌 부타디엔 공중합체(SBR), 아크릴산 공중합체 등을 들 수 있다. 이들은 단독 또는 2종 이상을 병용하여 사용할 수 있다. 이들 중에서도, 반도체 웨이퍼 (6)에의 접착성을 확보하기 위해서 실온 부근에 연화점을 갖는 열가소성 수지가 바람직하고, 글리시딜메타크릴레이트 등을 원료에 포함하는 아크릴산 공중합체가 바람직하다.
접착제층 (3)에는, 낮은 선 팽창 계수화를 위한 충전재(무기 미립자)를 첨가할 수도 있다. 이러한 충전재로서는, 결정성을 갖는 것일 수도, 비결정성을 갖는 것일 수도 있다. 접착제층 (3)의 경화 후의 선 팽창 계수가 작으면, 열 변형이 억제된다. 따라서, 반도체 칩의 돌출 전극과 배선 기판의 배선과의 전기적인 접속을 유지할 수 있기 때문에, 반도체 칩과 배선 기판을 접속시킴으로써 제조되는 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
접착제층 (3)은 커플링제 등의 첨가제를 포함할 수도 있다. 이에 따라, 반도체 칩과 배선 기판과의 접착성을 향상시킬 수 있다.
접착제층 (3) 내에는 도전 입자를 분산시킬 수도 있다. 이 경우, 반도체 칩의 돌출 전극의 높이 변동에 의한 악영향을 감소시킬 수 있다. 또한, 배선 기판이 유리 기판 등과 같이 압축에 대하여 변형되기 어려운 경우에도 접속을 유지할 수 있다. 또한, 접착제층 (3)을 이방 도전성 접착제층으로 할 수 있다.
접착제층 (3)의 두께는 접착제층 (3)이 반도체 칩과 배선 기판 사이를 충분히 충전할 수 있는 두께인 것이 바람직하다. 통상, 접착제층 (3)의 두께가 돌출 전극 높이와 배선 기판 배선의 높이와의 합에 상당하는 두께이면, 반도체 칩과 배선 기판 사이를 충분히 충전할 수 있다.
다음에, 도 1(C) 및 도 2(B)에 나타낸 바와 같이, 블레이드 (BL)을 방향 (A3)으로 이동시켜 반도체 웨이퍼 (6)의 이면 (6b)에 밀어부침으로써, 반도체 웨이퍼 (6)의 외주 (L1)을 따라서 접착제층 (3)을 절단한다(하프 컷트(half-cut), 도 1(D) 참조). 또한, 접착제층 (3) 및 세퍼레이터 (2)를 둘다 절단할 수도 있다(풀 컷트). 그 후, 세퍼레이터 (2)를 접착제층 (3)으로부터 박리 제거함으로써, 도 1(E) 및 도 2(C)에 나타낸 바와 같이 반도체 웨이퍼 (6)과 접착제층 (3)을 포함하는 적층체 (70)을 형성한다.
다음에, 도 3(A) 및 도 4(A)에 나타낸 바와 같이, 흡착 스테이지 (8) 상에 다이싱 프레임 (10) 및 적층체 (70)을 장착한다. 적층체 (70)은 반도체 웨이퍼 (6)이 접착제층 (3)과 흡착 스테이지 (8) 사이에 위치하도록 장착된다. 다이싱 프레임 (10)은 적층체 (70) 주위를 둘러싸고 있다. 그 후, 접착제층 (3)과 다이싱 테이프 (9)를 대향 배치시키고, 롤러 (1)을 이용하여 다이싱 테이프 (9)를 다이싱 프레임 (10) 및 적층체 (70)에 라미네이트한다(도 3(B) 참조).
다이싱 테이프 (9)는, 예를 들면 UV 조사에 의해 경화되는 점착층을 표면에 갖는다. 점착층이 경화됨으로써 상기 점착층의 점착력은 저하된다. 다이싱 테이프 (9)는 점착력이 변화되지 않는 점착층을 표면에 가질 수도 있다.
다음에, 도 3(C) 및 도 4(B)에 나타낸 바와 같이, 다이싱 프레임 (10)에 따른 절단 예정 라인 (L2)에 따라서 다이싱 테이프 (9)를 절단한다(풀 컷트, 도 3(D) 참조). 이에 따라, 도 3(E) 및 도 4(C)에 나타낸 바와 같이, 반도체 웨이퍼 (6)의 회로면 (6a)가 다이싱 테이프 (9)측을 향하도록, 다이싱 테이프 (9), 접착제층 (3) 및 반도체 웨이퍼 (6)이 이 순서대로 적층된 적층체 (60)이 얻어진다.
(컷트 위치 인식 공정)
다음에, 도 5(A)에 나타낸 바와 같이, 반도체 웨이퍼 (6)의 이면 (6b)에서 회로면 (6a)의 회로 패턴 (P)를 인식함으로써 컷트 위치를 인식한다. 이 경우, 반도체 웨이퍼 (6)의 이면 (6b)에, 컷트 위치에 라인이 가공될 수도 있지만, 투과에 의해 관찰을 행하면 회로 패턴 (P)를 인식하기 위한 상기 특별한 가공을 행하는 것이 불필요해지기 때문에 바람직하다. 특히, 적외선 카메라(IR 카메라) (14)를 이용하여 반도체 웨이퍼 (6)을 투과하여 회로 패턴 (P)를 인식하는 것이 바람직하다. 이에 따라, 양호한 정밀도로 적층체 (60)의 위치 정렬을 행할 수 있다. 반도체 웨이퍼 (6)이 실리콘으로 이루어지고, 또한 회로 패턴 (P)의 전극 패드 (7) 및 위치 정렬용 마크 (5)가 알루미늄으로 이루어지는 경우, 적외선 카메라 (14)로부터 출사되는 적외선 (LT1)은 반도체 웨이퍼 (6)을 투과하지만, 회로 패턴 (P)은 투과하지 않는다.
또한, 반도체 웨이퍼 (6)의 이면 (6b)는 연마에 의해 평탄화되어 있는 것이 바람직하고, 경면 마무리되어 있는 것이 보다 바람직하다. 이면 (6b)가 연마되어 있으면, 반도체 웨이퍼 (6)의 이면 (6b)에서 적외선 (LT1)이 난반사되는 것을 억제할 수 있다. 따라서, 양호한 정밀도로 적층체 (60)의 위치 정렬을 행할 수 있다. 예를 들면 백 그라인드 장치 등으로 반도체 웨이퍼 (6)의 이면 (6b)를 평탄화시킬 수 있다. 반도체 웨이퍼 (6)의 이면 (6b)에 흠집이나 요철이 적으면, 적외선 (LT1)이 난반사되기 어려워지기 때문에, 적외선 (LT1)의 투과 화상을 선명하게 얻을 수 있다.
(다이싱 공정)
다음에, 도 5(B) 및 도 5(C)에 나타낸 바와 같이, 예를 들면 스크라이브 라인 등의 절단 예정 라인 (L3)을 따라서 반도체 웨이퍼 (6) 및 접착제층 (3)을 적층체 (60)의 두께 방향으로 다이싱(절단)한다. 다이싱 공정에서는, 예를 들면 도 5(A)에 나타내어지는 적외선 카메라 (14)를 갖는 다이서를 이용한다. 다이싱 공정에서는, 도 5(B)에 나타낸 바와 같이 반도체 웨이퍼 (6)의 일부를 절단하는 제1 공정과, 도 5(C)에 나타낸 바와 같이 반도체 웨이퍼 (6)의 잔부와 접착제층 (3)을 절단하는 제2 공정을 실시하는 것이 바람직하다. 이에 따라, 적층체 (60)을 절단할 때에 발생하는 균열을 감소시킬 수 있기 때문에, 반도체 웨이퍼 (6)의 회로면 (6a)에서의 단선을 억제할 수 있다. 그 결과, 반도체 디바이스의 제조 수율을 향상시킬 수 있다.
절단면에서 반도체 웨이퍼 (6)의 회로면 (6a)에 평행한 방향으로 균열이 진행되면, 회로면 (6a)에서 단선 불량이 발생할 우려가 있다. 그러나, 단계적으로 절단을 행함으로써, 균열이 급격히 진행되는 것을 억제할 수 있다.
또한, 제1 공정에서는 제1 블레이드를 이용하여 절단을 행하고, 제2 공정에서는 제1 블레이드보다 얇은 제2 블레이드를 이용하여 절단을 행하는 것이 바람직하다. 이 경우, 제1 공정의 절단에 의해 형성되는 홈 폭보다, 제2 공정의 절단에 의해 형성되는 홈 폭이 작아지기 때문에, 균열 진행을 더욱 억제할 수 있다. 절단에 이용되는 블레이드의 두께를 얇게 하면, 홈 폭을 작게 할 수 있다.
또한, 통상적인 다이싱 공정과 같이, 반도체 웨이퍼의 회로면이 블레이드(또는 적외선 카메라)측을 향하도록 배치되어 있으면, 칩이 접착제층에 부착되게 된다. 이 경우, 반도체 칩과 배선 기판과의 접속 신뢰성이 저하되어 버린다. 한편, 본 실시 형태에서는, 블레이드측에서 반도체 웨이퍼 (6), 접착제층 (3) 및 다이싱 테이프 (9)가 이 순서대로 적층되어 있다. 따라서, 칩이 접착제층 (3)에 부착되는 것을 억제할 수 있다. 또한, 접착제층 (3)의 측면(절단면)은 반도체 칩과 배선 기판과의 접속시에 반도체 칩의 회로면 외측으로 압출되기 때문에, 접속 신뢰성의 저하는 생기지 않는다.
(박리 공정)
다음에, 도 6(A) 내지 도 6(C)에 나타낸 바와 같이, 다이싱 테이프 (9)와 접착제층 (3)을 박리시킴으로써, 접착제층 (23)이 부착된 반도체 칩 (26)을 제조한다.
우선, 도 6(A)에 나타낸 바와 같이, UV 광 (LT2)를 다이싱 테이프 (9)에 조사함으로써, 다이싱 테이프 (9)의 점착층을 경화시킨다. 이에 따라, 다이싱 테이프 (9)의 점착력이 저하된다.
계속해서, 도 6(B)에 나타낸 바와 같이, 다이싱 테이프 (9)가 연장되는 면에 수직인 방향 (B)로 다이싱 테이프 (9)를 가압함으로써 다이싱 테이프 (9)를 끌어 올린다. 이에 따라, 도 6(C)에 나타낸 바와 같이, 접착제층 (23)이 부착된 반도체 칩 (26)이 압출되고, 반도체 칩 (26)을 픽업할 수 있다. 따라서, 접착제층 (23)이 부착된 반도체 칩 (26) 개편이 얻어진다.
(반도체 칩과 배선 기판과의 위치 정렬 공정)
다음에, 도 7에 나타낸 바와 같이, 접착제층 (23)이 부착된 반도체 칩 (26)의 회로면 (26a)에서의 돌출 전극 (4)(단자)와, 배선 기판 (40)의 배선 (12)를 위치 정렬한다. 배선 기판 (40)은 기판 (13), 및 기판 (13) 상에 설치된 배선 (12)를 구비한다. 위치 정렬은, 예를 들면 플립 칩 본더를 이용하여 행해진다.
우선, 플립 칩 본더의 흡착ㆍ가열 헤드 (11) 상에, 반도체 칩 (26)이 흡착ㆍ가열 헤드 (11)측을 향하도록 배치하여, 접착제층 (23)이 부착된 반도체 칩 (26)을 장착한다. 계속해서, 카메라 (15)를 이용하여, 반도체 칩 (26)의 회로면 (26a)에 형성된 위치 정렬용 마크 (5)를 인식한다. 위치 정렬용 마크 (5)가 접착제층 (23)에 의해 피복되어 있는 경우에는, 반도체 칩 (26)에 부착된 접착제층 (23)을 투과하여 반도체 칩 (26)의 회로면 (26a)를 관찰하는 것이 바람직하다. 이 경우, 반도체 칩 (26)의 회로면 (26a)를 관찰하기 위해서 반도체 칩 (26)에 가공을 행하는 것이 불필요해진다. 회로면 (26a)를 관찰함으로써 위치 정렬용 마크 (5)를 인식할 수 있기 때문에, 반도체 칩 (26)의 위치를 특정할 수 있다.
또한, 접착제층 (23)의 표면 (23a)의 법선 방향 (D)에 대하여 경사진 방향에서 접착제층 (23)에 광 (LT3)을 조사함으로써, 반도체 칩 (26)의 회로면 (26a)를 관찰할 수도 있다. 이 경우, 접착제층 (23)의 표면 (23a)에서 광 (LT3)이 난반사되는 것을 억제할 수 있다. 따라서, 양호한 정밀도로 반도체 칩 (26)의 돌출 전극 (4)와 배선 기판 (40)의 배선 (12)를 위치 정렬할 수 있다. 또한, 편광 필터 (15a)를 갖는 카메라 (15)를 이용하여 접착제층 (23)의 표면 (23a)에서의 반사광을 차단하면서, 반도체 칩 (26)의 회로면 (26a)를 관찰할 수도 있다.
한편, 카메라 (16)을 이용하여, 배선 기판 (40)에 설치된 위치 정렬용 마크를 인식한다. 이에 따라, 배선 기판 (40)의 위치를 특정할 수 있다. 카메라 (15) 및 카메라 (16)으로부터의 화상 신호는 컴퓨터 (30)에 입력된다. 컴퓨터 (30)은 반도체 칩 (26)의 돌출 전극 (4)와 배선 기판 (40)의 배선 (12)가 정확하게 위치 정렬되도록, 반도체 칩 (26)과 배선 기판 (40)의 상대 위치를 제어할 수 있다.
(접속 공정)
다음에, 도 8(A) 및 도 8(B)에 나타낸 바와 같이, 배선 기판 (40)의 배선 (12)와 반도체 칩 (26)의 돌출 전극 (4)가 전기적으로 접속되도록, 배선 기판 (40)과 반도체 칩 (26)을 접착제층 (23)을 통해 접속시킨다. 이에 따라, 도 8(B)에 나타내어지는 반도체 디바이스 (50)이 제조된다. 구체적으로는, 예를 들면 배선 기판 (40)과 반도체 칩 (26)을 가열 압착시킨다. 가열 압착 후에, DSC(시차 주사 열량계)에 의한 발열량으로부터 산출되는 접착제층 (23)의 반응률이 50 ％ 이상이 되도록, 가열 압착시키는 것이 바람직하다. 이에 따라, 배선 (12)와 돌출 전극 (4)를 전기적 및 기계적으로 접속시킬 수 있다. 또한, 접속 후의 냉각 수축시에도 배선 (12)와 돌출 전극 (4)의 접속을 유지할 수 있다.
배선 (12)와 돌출 전극 (4)는 기계적으로 접촉시킬 수도 있고, 초음파의 인가에 의해 고상 접합될 수도 있다. 또한, 배선 (12)의 표면에 합금층을 형성함으로써, 상기 합금층과 돌출 전극 (4)를 합금화할 수도 있다. 또한, 도전 입자를 통해 배선 (12)와 돌출 전극 (4)를 접속시킬 수도 있다.
본 실시 형태의 반도체 디바이스의 제조 방법에서는, 반도체 웨이퍼 (6)의 이면 (6b)에서 회로면 (26a)의 회로 패턴 (P)를 인식함으로써 컷트 위치를 인식하여 반도체 웨이퍼 (6) 및 접착제층 (3)을 절단하기 때문에, 오염이 없는 반도체 칩 (26) 개편을 얻을 수 있다. 또한, 절단시에는 다이싱 테이프 (9)를 이용하여 반도체 웨이퍼 (6)을 고정시키고, 절단 후에 다이싱 테이프 (9)를 경화시키기 때문에, 반도체 칩 (26) 개편이 비산, 유출되어 분실되지 않는다. 따라서, 본 실시 형태의 제조 방법에 따르면, 접착제층 (23)이 부착된 반도체 칩 (26) 개편을 효율적으로 얻음과 동시에, 반도체 칩 (26)과 배선 기판 (40)을 양호하게 접속시킬 수 있다. 그 결과, 반도체 디바이스 (50)의 제조 수율을 향상시킬 수 있다.
또한, 반도체 칩 (26)의 크기와 접착제층 (23)의 크기가 대략 동일하게 되기 때문에, 접속 공정에서 접착제층 (23)을 가압할 때, 외측으로 비져나오는 양이 적어진다. 따라서, 복수개의 반도체 칩 (26)을 배선 기판 (40)에 접속시키는 경우에, 인접하는 반도체 칩 (26)간 거리를 짧게 설계할 수 있기 때문에, 고밀도 실장이 가능하다. 또한, 반도체 칩 (26)을 밀봉하는 밀봉 수지의 양도 작게 할 수 있다. 또한, 가압착이 불필요하기 때문에, 반도체 칩 (26)과는 다른 다른 부품을 실장한 후에도, 삽입식으로 반도체 칩 (26)을 실장할 수 있다.
또한, 접착제층 (3)은 본 실시 형태의 접착 필름으로서 사용할 수 있다. 본 실시 형태의 접착 필름은 가압 및 가열에 의해 경화되어 반도체 칩 (26)과 배선 기판 (40)을 접속시킴과 동시에, 배선 기판 (40)의 배선 (12)와 반도체 칩 (26)의 돌출 전극 (4)를 전기적으로 접속시킨다. 접착 필름은 본 실시 형태의 반도체 디바이스의 제조 방법에 이용된다. 접착 필름은 열가소성 수지, 열경화성 수지 및 경화제를 포함하는 수지 조성물, 및 충전재를 포함한다. 접착 필름은 수지 조성물 100 질량부에 대하여 충전재를 20 내지 100 질량부 포함한다. 접착 필름을 170 내지 240 ℃의 온도에서 5 내지 20 초간 가열하였을 때, DSC(시차 주사 열량계)에 의한 발열량으로부터 산출되는 접착 필름의 반응률은 50 ％ 이상이다.
본 실시 형태의 접착 필름을 이용함으로써, 본 실시 형태의 반도체 디바이스의 제조 방법을 바람직하게 실시할 수 있다. 또한, 반도체 칩 (26)과 배선 기판 (40)과의 기계적 및 전기적인 접속을 유지할 수 있기 때문에, 접속 신뢰성이 높은 반도체 디바이스 (50)을 제조할 수 있다.
(제2 실시 형태)
도 9는 제2 실시 형태에 따른 반도체 디바이스의 제조 방법의 1 공정을 모식적으로 나타내는 공정도이다. 본 실시 형태에서는, 접착제층 (3)의 크기가 반도체 웨이퍼 (6)의 크기와 대략 동일해지도록 미리 가공된 접착 시트 (52)의 접착제층 (3)을 회로면 (6a)에 라미네이트한다. 그 후, 세퍼레이터 (2)를 접착제층 (3)으로부터 박리 제거함으로써, 도 2(C)에 나타낸 바와 같이, 반도체 웨이퍼 (6)과 접착제층 (3)을 포함하는 적층체 (70)을 형성한다. 그 후에는 제1 실시 형태와 동일하게 하여 도 8(B)에 나타내어지는 반도체 디바이스 (50)을 제조할 수 있다. 본 실시 형태에서는 제1 실시 형태와 동일한 작용 효과가 얻어진다. 또한 본 실시 형태의 경우, 반도체 웨이퍼 (6)에 접착제층 (3)을 라미네이트한 후의 절단 공정이 불필요해져, 작업 효율의 향상을 도모할 수 있다.
본 실시 형태에서는, 접착 시트 (52)의 접착제층 (3)을 회로면 (6a)에 라미네이트할 때, 접착제층 (3)과 반도체 웨이퍼 (6)을 위치 정렬한다. 따라서, 세퍼레이터 (2)는 투명한 것이 바람직하다.
(제3 실시 형태)
도 10은 제3 실시 형태에 따른 반도체 디바이스의 제조 방법의 1 공정을 모식적으로 나타내는 공정도이다. 본 실시 형태에서는 다이싱 테이프 (9) 상에 접착제층 (3)을 형성한다. 접착제층 (3)의 크기는 반도체 웨이퍼 (6)의 크기와 대략 동일해지도록 미리 가공되어 있다. 한편, 반도체 웨이퍼 (6) 및 다이싱 프레임 (10)을 흡착 스테이지 (8) 상에 장착한다. 그 후, 반도체 웨이퍼 (6)의 회로면 (6a)가 접착제층 (3)측을 향하도록 배치하고, 롤러 (1)을 이용하여 접착제층 (3)이 형성된 다이싱 테이프 (9)를 반도체 웨이퍼 (6)의 회로면 (6a)에 라미네이트한다. 이에 따라, 도 4(B)에 나타내어지는 구조체가 얻어진다. 그 후에는 제1 실시 형태와 동일하게 하여, 도 8(B)에 나타내어지는 반도체 디바이스 (50)을 제조할 수 있다. 본 실시 형태에서는 제1 실시 형태와 동일한 작용 효과가 얻어진다. 또한, 세퍼레이터 (2)가 불필요해짐과 동시에 반도체 디바이스 (50)의 제조 공정을 단축시킬 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대하여 상세하게 설명하였지만, 본 발명은 상기 실시 형태로 한정되지 않는다.
이하, 실시예 및 비교예에 기초하여 본 발명을 보다 구체적으로 설명하지만, 본 발명이 이하의 실시예로 한정되는 것은 아니다.
(실시예 1)
열경화성 수지로서 에폭시 수지 YDCN-703(도토 가세이 가부시끼가이샤 제조, 상품명) 12 질량부, 페놀아르알킬 수지 XLC-LL(미쓰이 가가꾸 가부시끼가이샤 제조, 상품명) 19 질량부, 열가소성 수지로서 에폭시기 함유 아크릴 고무 HTR-860P-3(나가세 켐텍스 가부시끼가이샤 제조, 상품명, 질량 평균 분자량 80만) 17 질량부, 및 경화제로서 마이크로 캡슐형 경화제 HX-3941HP(아사히 가세이 가부시끼가이샤 제조, 상품명) 52 질량부와, 평균 입경이 0.5 ㎛인 구형 실리카 충전재 100 질량부와, 평균 입경이 3 ㎛인 금 도금 플라스틱 입자 AU-203A(세끼스이 가가꾸 고교 가부시끼가이샤 제조, 상품명) 4.3 질량부를, 톨루엔 및 아세트산에틸의 혼합 용매 중에 용해ㆍ분산시켰다. 그 결과, 접착제 조성물의 바니시를 얻었다.
이 바니시의 일부를 세퍼레이터(PET 필름) 상에 롤 코터를 이용하여 도포한 후, 70 ℃의 오븐에서 10 분간 건조시킴으로써, 세퍼레이터 상에 두께 25 ㎛의 접착제층이 형성된 접착 시트를 얻었다.
이어서, 제이씨엠 제조의 다이아터치 필름 마운터의 흡착 스테이지를 80 ℃로 가열한 후, 흡착 스테이지 상에, 회로면에 금 도금 범프(높이 16 ㎛)가 형성된 두께 150 ㎛, 직경 6 인치의 반도체 웨이퍼를, 금 도금 범프를 위로 향해 장착시켰다. 반도체 웨이퍼의 이면에는, #2000 마무리의 백 그라인드 처치를 실시하였다. 그 후, 접착제층 및 세퍼레이터로 이루어지는 접착 시트를 200 mm×200 mm의 직사각형으로 절단하여 얻어진 접착 시트의 접착제층을 반도체 웨이퍼의 금 도금 범프측을 향해, 접착 시트를 반도체 웨이퍼의 회로면에 라미네이트하였다. 이 때, 공기가 들어가지 않도록, 다이아터치 필름 마운터의 접착 롤러를 이용하여, 반도체 웨이퍼 말단으로부터 접착 시트를 반도체 웨이퍼에 압박하였다.
라미네이트 후, 반도체 웨이퍼의 외형을 따라서 접착제층의 돌출 부분을 절단하였다(하프 컷트(half-cut)). 그 후, 세퍼레이터를 박리하였다. 공기가 들어감으로 인한 보이드나 접착제층의 박리가 없음을 확인함과 동시에, 접착제층의 표면에 금 도금 범프의 선단이 돌출되지 않은 것을 확인하였다.
이 후, 반도체 웨이퍼 및 접착제층으로 이루어지는 적층체를, 접착제층을 위로 향해 다이아터치 필름 마운터의 흡착 스테이지 상에 탑재하였다. 흡착 스테이지의 스테이지 온도는 40 ℃로 설정하였다. 또한, 직경 8 인치의 반도체 웨이퍼용 다이싱 프레임을 반도체 웨이퍼의 외주에 설치하였다. 계속해서, UV 경화형 다이싱 테이프 UC-334EP-110(후루까와 덴꼬 제조, 상품명)의 점착면을 반도체 웨이퍼측을 향해, 다이싱 테이프를 반도체 웨이퍼 및 다이싱 프레임에 라미네이트하였다. 이 때, 공기가 들어가지 않도록, 다이아터치 필름 마운터의 접착 롤러를 이용하여, 다이싱 프레임의 말단으로부터 다이싱 테이프를 반도체 웨이퍼 및 다이싱 프레임에 압박하였다.
라미네이트 후, 다이싱 프레임의 외주와 내주의 중간 부근에서 다이싱 테이프를 절단하였다. 이에 따라, 다이싱 프레임에 고정되어 있고, 반도체 웨이퍼, 접 착제층 및 다이싱 테이프가 이 순서대로 적층된 적층체를 얻었다.
얻어진 적층체를, 풀 오토매틱 다이싱 소우 DFD6361(가부시끼가이샤 디스코 제조, 상품명)에 반도체 웨이퍼의 이면을 위로 향해 탑재하였다. 이 후, 풀 오토매틱 다이싱 소우 DFD6361에 부착된 IR 카메라를 이용하여, 반도체 웨이퍼를 투과하여 회로면의 스크라이브 라인의 위치 정렬을 행하였다.
이어서, 장변측에서는 15.1 mm 간격, 단변측에서는 1.6 mm 간격으로, 제1 공정에서는 블레이드 27 HEDD, 회전 속도 40,000 분-1 및 컷트 속도 50 mm/초의 절단 조건하에서 반도체 웨이퍼의 일부(반도체 웨이퍼의 이면에서 100 ㎛의 위치까지)를 절단하였다. 제2 공정에서는 블레이드 27 HCBB, 회전 속도 30,000분-1 및 컷트 속도 50 mm/초의 절단 조건하에서 반도체 웨이퍼의 잔부, 접착제층 및 다이싱 테이프의 일부(95 ㎛)를 절단하였다.
그 후, 절단된 적층체를 세정하여, 상기 적층체에 공기를 쏘임으로써 수분을 비산시켰다. 또한, 다이싱 테이프측에서 상기 적층체에 UV 조사를 행하였다. 다음에, 접착제층이 부착된 반도체 칩을 다이싱 테이프측에서 끌어올림과 동시에 픽업하여 세로 15.1 mm×가로 1.6 mm의 반도체 칩을 얻었다.
얻어진 반도체 칩의 이면을, 플립 칩 본더 CB-1050(가부시끼가이샤 아슬리이트 FA 제조, 상품명)의 흡착 헤드에 흡인시켰다. 그 후, 반도체 칩을 소정의 위치으로 이동시켰다. 다음에, 연성 라이트 가이드 부착 광 섬유 조명 장치를 이용하여, 접착제층이 부착된 반도체 칩의 회로면에 경사진 아래 방향에서 광을 조사함으 로써, 반도체 칩의 위치 정렬용 마크를 인식하였다.
또한, 두께 0.7 mm의 무알칼리 유리 기판 상에, 두께 140 nm의 인듐-주석 산화물(ITO) 전극이 형성된 ITO 기판을 준비하였다. 이 ITO 기판에 형성된 ITO 제조의 위치 정렬용 마크를 인식하였다. 이와 같이 하여, 반도체 칩과 ITO 기판과의 위치 정렬을 행하였다.
이 후, 210 ℃, 5 초간의 가열 조건에서 반도체 칩의 금 도금 범프에 대한 압력이 50 MPa가 되도록 가열 및 가압을 행하였다. 210 ℃, 5 초간의 가열 조건에서 DSC의 발열량으로부터 산출한 접착제층의 반응률은 98 ％였다. 가열 압착에 의해 접착제층이 경화됨으로써, 반도체 칩의 금 도금 범프와 ITO 기판의 ITO 전극을 전기적으로 접속시킴과 동시에, 반도체 칩과 ITO 기판을 기계적으로 접착시켰다. 이와 같이 하여 반도체 디바이스를 제조하였다.
<반도체 칩의 평가 결과>
얻어진 반도체 칩을 테트라히드로푸란 용액에 침지시킴으로써 접착제층을 용해시킨 후, 반도체 칩의 회로면에 발생한 균열의 크기를 메이저스코프를 이용하여 계측하였다. 그 결과, 반도체 칩의 절단면에서 회로면에 평행한 방향으로 최대로 17 ㎛, 회로면에서 깊이 방향으로 최대로 10 ㎛의 균열을 갖는 반도체 칩의 존재가 확인되었다.
<반도체 디바이스의 평가 결과>
접속시에는 돌출된 접착제층 중의 수지의 반도체 칩측면에의 기어오름(這上)은 적었다. 또한, 흡착 헤드의 오염도 발생하지 않았다.
접속 후, 사단자법에 의해 접속 저항값을 측정한 결과, 접속 저항값은 0.5 Ω(평균값)이었다. 따라서, 반도체 칩의 금 도금 범프와 ITO 기판의 ITO 전극은 양호하게 접속된 것이 확인되었다.
또한, 접속 신뢰성을 확인하기 때문에, 60 ℃, 90 ％RH의 고온 고습 장치 내에 반도체 디바이스를 1000 시간 방치한 후에, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 40 Ω이었다. 따라서, 반도체 칩과 ITO 기판과의 접속에서는, 양호한 접속 신뢰성이 얻어지는 것이 확인되었다.
또한, 동일하게 접속 신뢰성을 확인하기 때문에, -40 ℃, 15 분의 조건과 100 ℃, 15 분의 조건이 반복하여 행해지는 온도 사이클 시험기에 반도체 디바이스를 투입하였다. 1000 사이클 경과 후, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 4 Ω이었다. 따라서, 반도체 칩과 ITO 기판과의 접속에서는, 양호한 접속 신뢰성이 얻어지는 것이 확인되었다.
(실시예 2)
반도체 웨이퍼, 접착제층 및 다이싱 테이프가 이 순서대로 적층된 적층체를 이하와 같이 다이싱한 것 이외에는 실시예 1과 동일하게 하여 반도체 칩을 제조하였다.
장변측에서는 15.1 mm 간격, 단변측에서는 1.6 mm 간격으로, 블레이드 27 HEDD, 회전 속도 40,000 분-1 및 컷트 속도 50 mm/초의 절단 조건하에서 반도체 웨이퍼, 접착제층 및 다이싱 테이프의 일부(반도체 웨이퍼의 이면에서 190 ㎛의 위치 까지)를 절단하였다. 실시예 2에서는 2단이 아니라 1단으로 다이싱을 행하였다.
<반도체 칩의 평가 결과>
얻어진 반도체 칩을 테트라히드로푸란 용액에 용액에 침지시킴으로써 접착제층을 용해시킨 후, 반도체 칩의 회로면에 발생한 균열의 크기를 메이저스코프를 이용하여 계측하였다. 그 결과, 반도체 칩의 절단면에서 회로면에 평행한 방향으로 최대로 69 ㎛, 회로면에서 깊이 방향으로 최대로 137 ㎛의 균열을 갖는 반도체 칩의 존재가 확인되었다.
(실시예 3)
반도체 웨이퍼의 이면에 백 그라인드 처치를 실시하지 않은 것 이외에는 실시예 1과 동일하게 하여 반도체 칩을 제조하였다. 백 그라인드 처치를 실시하지 않았기 때문에, 반도체 웨이퍼의 두께는 725 ㎛였다.
IR 카메라를 이용하여 회로면의 스크라이브 라인의 위치 정렬을 행할 때, 반도체 웨이퍼의 이면에 형성된 요철의 영향에 의해 적외선의 투과 화상이 불선명하였다. 이 때문에, 회로면의 스크라이브 라인의 위치 정렬은 곤란하였다. 따라서, 반도체 웨이퍼의 이면에 스크라이브 라인에 대응하는 라인을 형성함으로써, 회로면의 스크라이브 라인의 위치 정렬을 행하였다.
(실시예 4)
접착 수지 조성물의 바니시를 얻을 때, 평균 입경이 0.5 ㎛인 구형 실리카 충전재의 배합 비율을 20 질량부로 한 것 이외에는 실시예 1과 동일하게 하여 반도체 칩을 제조하였다. 또한, 얻어진 반도체 칩을 이용하여 실시예 1과 동일하게 하 여 반도체 디바이스를 제조하였다.
<반도체 칩의 평가 결과>
얻어진 반도체 칩을 테트라히드로푸란 용액에 침지시킴으로써 접착제층을 용해시킨 후, 반도체 칩의 회로면에 발생한 균열의 크기를 메이저스코프를 이용하여 계측하였다. 그 결과, 반도체 칩의 절단면에서 회로면에 평행한 방향으로 최대로 25 ㎛, 회로면에서 깊이 방향으로 최대로 20 ㎛의 균열을 갖는 반도체 칩의 존재가 확인되었다.
<반도체 디바이스의 평가 결과>
접속시에는 돌출된 접착제층 중의 수지의 반도체 칩측면에의 기어오름은 적었다. 또한, 흡착 헤드의 오염도 발생하지 않았다.
접속 후, 사단자법에 의해 접속 저항값을 측정한 결과, 접속 저항값은 0.5 Ω(평균값)이었다. 따라서, 반도체 칩의 금 도금 범프와 ITO 기판의 ITO 전극은 양호하게 접속된 것이 확인되었다.
또한, 접속 신뢰성을 확인하기 위해서, 60 ℃, 90 ％RH의 고온 고습 장치 내에 반도체 디바이스를 1000 시간 방치한 후에, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 80 Ω이었다.
또한, 동일하게 접속 신뢰성을 확인하기 위해서, -40 ℃, 15 분의 조건과 100 ℃, 15 분의 조건이 반복하여 행해지는 온도 사이클 시험기에 반도체 디바이스를 투입하였다. 1000 사이클 경과 후, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 30 Ω이었다.
(실시예 5)
접착 수지 조성물의 바니시를 얻을 때, 에폭시 수지 YDCN-703(도토 가세이 가부시끼가이샤 제조, 상품명)의 배합 비율을 40 질량부, 페놀아르알킬 수지 XLC-LL(미쓰이 가가꾸 가부시끼가이샤 제조, 상품명)의 배합 비율을 20 질량부, 에폭시기 함유 아크릴 고무 HTR-860P-3(나가세 켐텍스 가부시끼가이샤 제조, 상품명, 질량 평균 분자량 80만)의 배합 비율을 20 질량부, 마이크로 캡슐형 경화제 HX-3941HP(아사히 가세이 가부시끼가이샤 제조, 상품명)의 배합 비율을 20 질량부로 한 것 이외에는 실시예 1과 동일하게 하여 반도체 칩을 제조하였다.
얻어진 반도체 칩과 ITO 기판과의 위치 정렬을 실시예 1과 동일하게 하여 행하였다. 그 후, 210 ℃, 5 초간의 가열 조건에서 반도체 칩의 금 도금 범프에 대한 압력이 50 MPa가 되도록 하여 가열 및 가압을 행하였다. 210 ℃, 5 초간의 가열 조건에서, DSC의 발열량으로부터 산출한 접착제층의 반응률은 60 ％였다. 가열 압착에 의해 접착제층이 경화됨으로써, 반도체 칩의 금 도금 범프와 ITO 기판의 ITO 전극을 전기적으로 접속시킴과 동시에, 반도체 칩과 ITO 기판을 기계적으로 접착시켰다. 이와 같이 하여, 반도체 디바이스를 제조하였다.
<반도체 칩의 평가 결과>
얻어진 반도체 칩을 테트라히드로푸란 용액에 침지시킴으로써 접착제층을 용해시킨 후, 반도체 칩의 회로면에 발생한 균열의 크기를 메이저스코프를 이용하여 계측하였다. 그 결과, 반도체 칩의 절단면에서 회로면에 평행한 방향으로 최대로 17 ㎛, 회로면에서 깊이 방향으로 최대로 10 ㎛의 균열을 갖는 반도체 칩의 존재가 확인되었다.
<반도체 디바이스의 평가 결과>
접속시에는 돌출된 접착제층 중의 수지의 반도체 칩측면에의 기어오름은 적었다. 또한, 흡착 헤드의 오염도 발생하지 않았다.
접속 후, 사단자법에 의해 접속 저항값을 측정한 결과, 접속 저항값은 4 Ω(평균값)이었다.
또한, 접속 신뢰성을 확인하기 위해서, 60 ℃, 90 ％RH의 고온 고습 장치 내에 반도체 디바이스를 1000 시간 방치한 후에, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 60 Ω이었다.
또한, 동일하게 접속 신뢰성을 확인하기 위해서, -40 ℃, 15 분의 조건과 100 ℃, 15 분의 조건이 반복하여 행해지는 온도 사이클 시험기에 반도체 디바이스를 투입하였다. 1000 사이클 경과 후, 사단자법에 의해 접속 저항값을 측정하였다. 그 결과, 접속 저항값은 20 Ω이었다.
(비교예 1)
실시예 1과 동일하게 하여 얻어진 접착 시트를 반도체 웨이퍼의 회로면에 라미네이트하였다. 라미네이트 후, 반도체 웨이퍼의 외형을 따라서 세퍼레이터 및 접착제층의 돌출 부분을 절단하였다.
이 후, 세퍼레이터, 접착제층 및 반도체 웨이퍼가 이 순서대로 적층된 적층체를, 반도체 웨이퍼의 이면을 위로 향해 다이아터치 필름 마운터의 흡착 스테이지 상에 탑재하였다. 흡착 스테이지의 스테이지 온도는 40 ℃로 설정하였다. 또한, 직경 8 인치의 반도체 웨이퍼용 다이싱 프레임을 반도체 웨이퍼의 외주에 설치하였다. 계속해서, UV 경화형 다이싱 테이프 UC-334EP-110(후루까와 덴꼬 제조, 상품명)의 점착면을 반도체 웨이퍼의 이면과 대향시켜, 다이싱 테이프를 반도체 웨이퍼 및 다이싱 프레임에 라미네이트하였다.
라미네이트 후, 다이싱 프레임의 외주와 내주의 중간 부근에서 다이싱 테이프를 절단하였다. 그 후, 세퍼레이터를 접착제층으로부터 박리하였다. 이에 따라, 다이싱 프레임에 고정되어 있고, 접착제층, 반도체 웨이퍼 및 다이싱 테이프가 이 순서대로 적층된 적층체를 얻었다.
얻어진 적층체를 실시예 1과 동일하게 다이싱함으로써 반도체 칩을 얻었다. 이 반도체 칩에 부착된 접착제층의 표면에는 다이싱시의 칩이 부착되어 있는 것이 확인되었다. 이 때문에, 얻어진 반도체 칩과 ITO 기판을 위치 정렬할 수 없었다.
(비교예 2)
실시예 1과 동일하게 하여 접착제층 및 세퍼레이터로 이루어지는 접착 시트를 얻었다. 이 접착 시트를 280 mm×280 mm의 직사각형으로 절단하였다. 또한, 실시예 1과 동일하게 하여, 제이씨엠 제조의 다이아터치 필름 마운터의 흡착 스테이지 상에 반도체 웨이퍼를 장착시켰다.
계속해서, 8 인치 웨이퍼용 다이싱 프레임 상에 양면 테이프(니찌반 제조, 나이스택, 등록 상표)를 접착시키고, 양면 테이프를 접착시킨 면을 위로 향해, 양면 테이프의 커버 필름을 박리한 상태로 상기 다이싱 프레임을 반도체 웨이퍼 외주에 설치하였다. 이어서, 세퍼레이터마다 280 mm×280 mm로 절단한 접착 시트의 접 착제층을 반도체 웨이퍼의 회로면측을 향해, 접착 시트의 접착제층을 다이싱 프레임 상의 양면 테이프에 접착시킴과 동시에, 접착 시트를 반도체 웨이퍼에 라미네이트하였다. 이 때, 공기가 들어가지 않도록, 다이아터치 필름 마운터의 접착 롤러를 이용하여, 다이싱 프레임의 말단으로부터 접착제층을 반도체 웨이퍼 및 다이싱 프레임에 압박하였다.
라미네이트 후, 다이싱 프레임의 외주를 따라서 접착제층 및 세퍼레이터를 절단하고, 다이싱 프레임에 양면 테이프를 통해 고정된 반도체 웨이퍼, 접착제층 및 세퍼레이터가 이 순서대로 적층된 적층체를 얻었다.
얻어진 적층체를, 풀 오토매틱 다이싱 소우 DFD6361(가부시끼가이샤 디스코제조, 상품명)에 반도체 웨이퍼의 이면을 위로 향해 탑재하였다. 이 후, 풀 오토매틱 다이싱 소우 DFD6361에 부착된 IR 카메라를 이용하여, 반도체 웨이퍼를 투과하여 회로면의 스크라이브 라인의 위치 정렬을 행하였다.
이어서, 장변측에서는 15.1 mm 간격, 단변측에서는 1.6 mm 간격으로, 제1 공정에서는 블레이드 27 HEDD, 회전 속도 40,000 분-1 및 컷트 속도 50 mm/초의 절단 조건하에서 반도체 웨이퍼의 일부(반도체 웨이퍼의 이면에서 100 ㎛의 위치까지)를 절단하였다. 제2 공정에서는 블레이드 27 HCBB, 회전 속도 30,000 분-1 및 컷트 속도 50 mm/초의 절단 조건하에서 반도체 웨이퍼의 잔부, 접착제층 및 세퍼레이터의 일부(95 ㎛)를 절단하였다.
그러나, 접착제층과 세퍼레이터의 계면에 있어서 박리가 발생하였기 때문에, 세정을 위한 수류에 의해, 다이싱에 의해 얻어진 반도체 칩은 비산, 유출되어 버렸다. 이 때문에, 접착제층이 부착된 반도체 칩을 얻을 수 없었다.
본 발명에 따르면, 회로면과는 반대측 면에서 상기 회로면의 회로 패턴을 인식함으로써 컷트 위치를 인식하기 때문에, 오염이 없는 반도체 칩 개편을 얻을 수 있다. 또한, 다이싱 테이프를 이용하여 웨이퍼를 고정시켰기 때문에, 반도체 칩 개편이 비산, 유출되어 분실되지 않으며, 양호한 효율로 반도체 디바이스의 제조 방법 및 그 반도체 디바이스의 제조 방법에 이용되는 접착 필름이 제공된다.

Claims (9)

  1. 반도체 웨이퍼의 회로면이 다이싱 테이프측을 향하도록, 상기 다이싱 테이프, 접착제층 및 상기 반도체 웨이퍼가 이 순서대로 적층된 적층체를 준비하는 공정,
    상기 반도체 웨이퍼의 상기 회로면과는 반대측 면에서 상기 회로면의 회로 패턴을 인식함으로써 컷트 위치를 인식하는 공정,
    상기 컷트 위치를 인식한 후에, 적어도 상기 반도체 웨이퍼 및 상기 접착제층을 상기 적층체의 두께 방향으로 절단하는 공정,
    상기 절단 공정 후에 상기 다이싱 테이프를 경화시키고, 상기 다이싱 테이프와 상기 접착제층을 박리시킴으로써, 접착제층이 부착된 반도체 칩을 제조하는 공정,
    상기 접착제층이 부착된 상기 반도체 칩의 회로면에서의 단자와, 배선 기판의 배선을 위치 정렬하는 공정, 및
    상기 배선 기판의 상기 배선과 상기 반도체 칩의 상기 단자가 전기적으로 접속되도록, 상기 배선 기판과 상기 반도체 칩을 상기 접착제층을 개재하여 접속시키는 공정을 포함하고,
    상기 다이싱 테이프는, 경화됨으로써 점착력이 저하되는 점착층을 가지며,
    상기 접착제층은 열가소성 수지, 열경화성 수지 및 경화제를 포함하는 수지 조성물, 및 충전재를 포함하고, 상기 수지 조성물 100 질량부에 대하여 상기 충전재를 20 내지 100 질량부 포함하는
    반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 적어도 상기 반도체 웨이퍼 및 상기 접착제층을 절단 하는 공정이
    상기 반도체 웨이퍼의 일부를 절단하는 제1 공정, 및
    상기 반도체 웨이퍼의 잔부와 상기 접착제층을 절단하는 제2 공정
    을 포함하는 반도체 디바이스의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 컷트 위치를 인식하는 공정에서, 상기 반도체 웨이퍼를 투과하여 상기 회로 패턴을 인식하는, 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 적외선 카메라를 이용하여 상기 회로 패턴을 인식하는, 반도체 디바이스의 제조 방법.
  5. 제4항에 있어서, 상기 반도체 웨이퍼의 상기 회로면과는 반대측 면이 연마에 의해 평탄화되어 있는, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 칩의 상기 단자와 상기 배선 기판의 상기 배선을 위치 정렬하는 공정에서, 상기 반도체 칩에 부착된 상기 접착제층을 투과하여 상기 반도체 칩의 상기 회로면을 관찰하는, 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 접착제층 표면의 법선 방향에 대하여 경사진 방향에서 상기 접착제층에 광을 조사함으로써 상기 반도체 칩의 상기 회로면을 관찰하는, 반도체 디바이스의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 편광 필터를 갖는 카메라를 이용하여 상기 반도체 칩의 상기 회로면을 관찰하는, 반도체 디바이스의 제조 방법.
  9. 삭제
KR1020097001483A 2006-06-23 2007-06-20 반도체 디바이스의 제조 방법 KR101129762B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2006-173736 2006-06-23
JP2006173736 2006-06-23
JP2006301766 2006-11-07
JPJP-P-2006-301766 2006-11-07
PCT/JP2007/062427 WO2007148724A1 (ja) 2006-06-23 2007-06-20 半導体デバイスの製造方法及び接着フィルム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020117002434A Division KR101131366B1 (ko) 2006-06-23 2007-06-20 반도체 디바이스의 제조 방법 및 접착 필름

Publications (2)

Publication Number Publication Date
KR20090036568A KR20090036568A (ko) 2009-04-14
KR101129762B1 true KR101129762B1 (ko) 2012-03-26

Family

ID=38833464

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020097001483A KR101129762B1 (ko) 2006-06-23 2007-06-20 반도체 디바이스의 제조 방법
KR1020117002434A KR101131366B1 (ko) 2006-06-23 2007-06-20 반도체 디바이스의 제조 방법 및 접착 필름

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020117002434A KR101131366B1 (ko) 2006-06-23 2007-06-20 반도체 디바이스의 제조 방법 및 접착 필름

Country Status (6)

Country Link
US (1) US8034659B2 (ko)
JP (3) JP5181222B2 (ko)
KR (2) KR101129762B1 (ko)
CN (2) CN101473425B (ko)
TW (2) TW201338064A (ko)
WO (1) WO2007148724A1 (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010368A (ja) * 2008-06-26 2010-01-14 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
US8759957B2 (en) 2008-02-07 2014-06-24 Sumitomo Bakelite Company Limited Film for use in manufacturing semiconductor device, method for producing semiconductor device and semiconductor device
JP2009260218A (ja) * 2008-03-19 2009-11-05 Hitachi Chem Co Ltd 半導体ウエハのダイシング方法及び半導体チップと基板との接続方法
JP2009260229A (ja) * 2008-03-21 2009-11-05 Hitachi Chem Co Ltd 半導体ウエハのダイシング方法及び半導体チップと基板との接続方法
JP5436827B2 (ja) * 2008-03-21 2014-03-05 日立化成株式会社 半導体装置の製造方法
JP2009260225A (ja) * 2008-03-21 2009-11-05 Hitachi Chem Co Ltd 半導体装置の製造方法
JP2009260219A (ja) * 2008-03-24 2009-11-05 Hitachi Chem Co Ltd 半導体ウェハのダイシング方法及び半導体装置の製造方法
JP5493311B2 (ja) * 2008-03-26 2014-05-14 日立化成株式会社 半導体ウエハのダイシング方法及びこれを用いた半導体装置の製造方法
JP5163358B2 (ja) * 2008-03-26 2013-03-13 日立化成株式会社 半導体ウエハのダイシング方法
US8084335B2 (en) * 2008-07-11 2011-12-27 Semiconductor Components Industries, Llc Method of thinning a semiconductor wafer using a film frame
JP4640498B2 (ja) * 2008-12-11 2011-03-02 ソニー株式会社 素子の転写方法、素子配置基板、並びにデバイス及びその製造方法
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
KR101102685B1 (ko) * 2009-11-27 2012-01-05 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
JP2011253939A (ja) * 2010-06-02 2011-12-15 Sony Chemical & Information Device Corp ウエハのダイシング方法、接続方法及び接続構造体
US9627281B2 (en) * 2010-08-20 2017-04-18 Advanced Micro Device, Inc. Semiconductor chip with thermal interface tape
KR101351615B1 (ko) 2010-12-13 2014-01-15 제일모직주식회사 반도체용 점접착시트 및 그의 제조 방법
JP5666335B2 (ja) * 2011-02-15 2015-02-12 日東電工株式会社 保護層形成用フィルム
TWI430376B (zh) * 2011-02-25 2014-03-11 The Method of Fabrication of Semiconductor Packaging Structure
JP5805411B2 (ja) 2011-03-23 2015-11-04 ファスフォードテクノロジ株式会社 ダイボンダのピックアップ方法およびダイボンダ
US20130194766A1 (en) * 2012-01-31 2013-08-01 U.D.Electronic Corp. Signal filtering mounting sctructure
US8753924B2 (en) 2012-03-08 2014-06-17 Texas Instruments Incorporated Grown carbon nanotube die attach structures, articles, devices, and processes for making them
JP5477409B2 (ja) 2012-03-12 2014-04-23 株式会社デンソー 電源システム
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
JP5960532B2 (ja) * 2012-07-25 2016-08-02 株式会社ディスコ パッケージ基板の加工方法
US9543197B2 (en) * 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法
WO2014195558A1 (en) * 2013-06-03 2014-12-11 Walki Group A sealing tag with conductive features for preventing the counterfeiting of a product and a method for manufacturing such
JP6066854B2 (ja) * 2013-07-30 2017-01-25 株式会社ディスコ ウエーハの加工方法
JP5799180B1 (ja) * 2013-11-19 2015-10-21 積水化学工業株式会社 半導体接合用接着フィルム
TWI575779B (zh) * 2014-03-31 2017-03-21 精材科技股份有限公司 晶片封裝體及其製造方法
JP6504750B2 (ja) * 2014-05-07 2019-04-24 株式会社ディスコ ウェーハの加工方法
US10720495B2 (en) * 2014-06-12 2020-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR101990227B1 (ko) * 2014-12-05 2019-06-17 히타치가세이가부시끼가이샤 반도체용 접착제, 및, 반도체 장치 및 그 제조 방법
DE102015002542B4 (de) * 2015-02-27 2023-07-20 Disco Corporation Waferteilungsverfahren
DE102015204698B4 (de) 2015-03-16 2023-07-20 Disco Corporation Verfahren zum Teilen eines Wafers
FR3039700B1 (fr) * 2015-07-31 2017-08-11 Commissariat Energie Atomique Procede de collage direct avec auto-alignement par ultrasons
JP2017059707A (ja) * 2015-09-17 2017-03-23 富士通株式会社 積層チップ、積層チップを搭載する基板、及び積層チップの製造方法
US20170084490A1 (en) * 2015-09-18 2017-03-23 Stmicroelectronics, Inc. Method for making ic with stepped sidewall and related ic devices
US9793239B2 (en) 2015-09-25 2017-10-17 Advanced Micro Devices, Inc. Semiconductor workpiece with selective backside metallization
JP6524553B2 (ja) * 2016-05-30 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6524554B2 (ja) * 2016-05-30 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2020502786A (ja) * 2016-12-16 2020-01-23 ザ ガバメント オブ ザ ユナイテッド ステイツ オブ アメリカ，アズ リプレゼンテッド バイ ザ セクレタリー オブ ザ ネイビー 化合物半導体デバイス構造内の遷移金属窒化物層の選択的酸化
JP6791584B2 (ja) * 2017-02-01 2020-11-25 株式会社ディスコ 加工方法
JP6817854B2 (ja) * 2017-02-28 2021-01-20 株式会社ディスコ 樹脂パッケージ基板の分割方法
JP2018170333A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
CN108878310B (zh) * 2017-05-12 2022-01-25 无锡华润安盛科技有限公司 芯片切割系统及其控制电路
JP7058904B2 (ja) * 2017-09-08 2022-04-25 株式会社ディスコ ウェーハの加工方法
WO2019106846A1 (ja) * 2017-12-01 2019-06-06 日立化成株式会社 半導体装置の製造方法、仮固定材用樹脂組成物、及び仮固定材用積層フィルム
JP7134560B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP7130323B2 (ja) * 2018-05-14 2022-09-05 株式会社ディスコ ウェーハの加工方法
JP7237412B2 (ja) * 2018-05-14 2023-03-13 株式会社ディスコ ウェーハの加工方法
JP7134561B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP2019212812A (ja) * 2018-06-06 2019-12-12 株式会社ディスコ ウェーハの加工方法
JP2019212811A (ja) * 2018-06-06 2019-12-12 株式会社ディスコ ウェーハの加工方法
JP7143019B2 (ja) * 2018-06-06 2022-09-28 株式会社ディスコ ウェーハの加工方法
JP2020024988A (ja) * 2018-08-06 2020-02-13 株式会社ディスコ ウェーハの加工方法
JP2020024987A (ja) * 2018-08-06 2020-02-13 株式会社ディスコ ウェーハの加工方法
JP7171134B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7171135B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7171136B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7229636B2 (ja) * 2019-01-17 2023-02-28 株式会社ディスコ ウェーハの加工方法
JP7243016B2 (ja) * 2019-01-30 2023-03-22 日清紡マイクロデバイス株式会社 半導体装置およびその製造方法
JP7277020B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7277021B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7277019B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7301468B2 (ja) * 2019-04-17 2023-07-03 株式会社ディスコ 被加工物の加工方法、熱圧着方法
CN112233987B (zh) * 2019-07-15 2022-11-01 矽磐微电子(重庆)有限公司 芯片封装结构的制作方法
JP7346190B2 (ja) * 2019-09-17 2023-09-19 キオクシア株式会社 半導体製造装置
JP7387228B2 (ja) 2019-10-17 2023-11-28 株式会社ディスコ ウェーハの加工方法
CN112802864A (zh) * 2021-02-07 2021-05-14 长春长光圆辰微电子技术有限公司 一种背照式图像传感器焊盘打开的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030086450A (ko) * 2003-08-01 2003-11-10 히다치 가세고교 가부시끼가이샤 회로 접속용 접착제 및 이를 사용하여 접속된 회로판
JP2004320057A (ja) * 2000-05-12 2004-11-11 Fujitsu Ltd 半導体チップの製造方法およびその実装方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280334A (ja) 1988-04-05 1989-11-10 Toshiba Corp 半導体ウェハにおける半導体チップの位置検出方法
JP2833111B2 (ja) 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JPH0669323A (ja) 1992-08-19 1994-03-11 Tokyo Electron Ltd ウエハ検出装置およびウエハ位置決め装置
JP2937244B1 (ja) 1998-05-20 1999-08-23 株式会社東京精密 ウェーハのパターン撮像装置
JP4109823B2 (ja) * 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
JP2002252245A (ja) * 2001-02-22 2002-09-06 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003151924A (ja) * 2001-08-28 2003-05-23 Tokyo Seimitsu Co Ltd ダイシング方法およびダイシング装置
JP4791693B2 (ja) * 2002-04-11 2011-10-12 積水化学工業株式会社 半導体チップの製造方法
JP2004099833A (ja) * 2002-09-12 2004-04-02 Three M Innovative Properties Co 熱硬化性接着剤組成物、フィルム接着剤及び半導体装置
JP4135149B2 (ja) 2002-10-04 2008-08-20 日立化成工業株式会社 接着シート中に存在する異物の検出方法
CN100423201C (zh) * 2003-07-08 2008-10-01 琳得科株式会社 切割和/或小片接合用粘合片以及半导体装置的制造方法
JP2005209940A (ja) * 2004-01-23 2005-08-04 Lintec Corp 半導体装置の製造方法
JP2005340431A (ja) * 2004-05-26 2005-12-08 Renesas Technology Corp 半導体装置の製造方法
JP4776188B2 (ja) 2004-08-03 2011-09-21 古河電気工業株式会社 半導体装置製造方法およびウエハ加工用テープ
JP2006093285A (ja) 2004-09-22 2006-04-06 Disco Abrasive Syst Ltd ウェーハの裏面からのダイシング方法
JP2006156754A (ja) * 2004-11-30 2006-06-15 Furukawa Electric Co Ltd:The ダイシングダイボンドテープ
JP4719042B2 (ja) * 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
TWI473183B (zh) * 2007-06-19 2015-02-11 Invensas Corp 可堆疊的積體電路晶片的晶圓水平表面鈍化

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004320057A (ja) * 2000-05-12 2004-11-11 Fujitsu Ltd 半導体チップの製造方法およびその実装方法
KR20030086450A (ko) * 2003-08-01 2003-11-10 히다치 가세고교 가부시끼가이샤 회로 접속용 접착제 및 이를 사용하여 접속된 회로판

Also Published As

Publication number Publication date
JP5181222B2 (ja) 2013-04-10
CN102148179A (zh) 2011-08-10
KR101131366B1 (ko) 2012-04-04
JP5573970B2 (ja) 2014-08-20
KR20090036568A (ko) 2009-04-14
CN101473425B (zh) 2011-02-09
WO2007148724A1 (ja) 2007-12-27
TWI420608B (zh) 2013-12-21
TW200816335A (en) 2008-04-01
US20100003771A1 (en) 2010-01-07
JP2012054582A (ja) 2012-03-15
CN101473425A (zh) 2009-07-01
US8034659B2 (en) 2011-10-11
TW201338064A (zh) 2013-09-16
JP2013102190A (ja) 2013-05-23
CN102148179B (zh) 2012-05-30
JPWO2007148724A1 (ja) 2009-11-19
KR20110026499A (ko) 2011-03-15
JP5257499B2 (ja) 2013-08-07

Similar Documents

Publication Publication Date Title
KR101129762B1 (ko) 반도체 디바이스의 제조 방법
JP5487619B2 (ja) 回路部材接続用接着剤及びこれを用いた半導体装置
JP5569126B2 (ja) 接着剤組成物、接着剤シート及び半導体装置の製造方法
TWI425598B (zh) Adhesive for connection of circuit components
KR101302933B1 (ko) 회로 부재 접속용 접착제 및 반도체 장치
KR20120030443A (ko) 접착제 조성물, 회로 부재 접속용 접착제 시트 및 반도체 장치의 제조 방법
JP4168887B2 (ja) 半導体装置の製造方法
JP5811514B2 (ja) フィルム状接着剤
TWI425066B (zh) Preparation method of adhesive composition, circuit board for connecting circuit member, and manufacturing method of semiconductor device
JP5263158B2 (ja) 回路部材接続用接着剤及び半導体装置
JP5375351B2 (ja) 半導体回路部材の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150306

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160311

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170303

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 7