JP5573970B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法 Download PDF

Info

Publication number
JP5573970B2
JP5573970B2 JP2013001933A JP2013001933A JP5573970B2 JP 5573970 B2 JP5573970 B2 JP 5573970B2 JP 2013001933 A JP2013001933 A JP 2013001933A JP 2013001933 A JP2013001933 A JP 2013001933A JP 5573970 B2 JP5573970 B2 JP 5573970B2
Authority
JP
Japan
Prior art keywords
adhesive layer
semiconductor chip
semiconductor
semiconductor wafer
circuit surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013001933A
Other languages
English (en)
Other versions
JP2013102190A (ja
Inventor
朗 永井
雅昭 安田
恵一 畠山
哲也 榎本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2013001933A priority Critical patent/JP5573970B2/ja
Publication of JP2013102190A publication Critical patent/JP2013102190A/ja
Application granted granted Critical
Publication of JP5573970B2 publication Critical patent/JP5573970B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/90—Methods for connecting semiconductor or solid state bodies using means for bonding not being attached to, or not being formed on, the body surface to be connected, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83885—Combinations of two or more hardening methods provided for in at least two different groups from H01L2224/83855 - H01L2224/8388, e.g. for hybrid thermoplastic-thermosetting adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01045—Rhodium [Rh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Description

本発明は、半導体デバイスの製造方法に関する。
半導体チップと基板との接続方式として、フリップチップ接続方式が知られている。この接続方式では、半導体チップの回路面を基板側に向けて配置する。半導体チップの回路面に形成されたバンプと称される突起電極を基板に形成された端子に接続することによって電気的接続を行う。フリップチップ接続方式は、実装部品の構造の小型化、薄型化に有利である。さらに、フリップチップ接続方式は、接続間距離が短いことから高速化に有利であるとされる。特に、携帯電話や携帯情報端末などの電子機器、及び、メモリーカードやＩＣカードなどにおいて、フリップチップ接続方式により製造される実装部品が増えてきている。
フリップチップ接続方式では、バンプの種類によって、電気的な接続の仕方が異なると共に、実装時の工程や使用する材料が異なる。バンプの種類としては、はんだバンプ、金バンプ、ニッケルバンプ、導電樹脂バンプ等が挙げられる。以下、（１）はんだバンプを介して接続を行う方式、（２）金バンプ、ニッケルバンプ、導電樹脂バンプ等のバンプを介して接続を行う方式についてそれぞれ説明する。
（１）はんだバンプを介して接続を行う方式
はんだバンプを介して接続を行う方式はＣ４と称される。Ｃ４は、端子数が多い大型のロジック系の半導体チップを接続する場合に適用される。はんだバンプは、半導体チップの回路面の全面に配置されている（エリア配置）。
Ｃ４は以下のように行われる。半導体チップの回路面に形成された端子の表面に形成されたはんだの酸化膜を除去する。はんだと基板に形成された端子を構成する金属との濡れ性を向上させるフラックス材を基板上に塗布する。半導体チップと基板との位置合わせを行った後、半導体チップを基板に押し当てる。フラックスの粘着力により、半導体チップは基板上に仮置き状態となる。この後、リフロー炉に基板を投入する。はんだが溶融する温度以上の温度となるまで加熱を行う。はんだバンプを溶融させることによって、基板に形成された端子とはんだとの接合を行う。次いで、端子とはんだとの接合を補強するためにアンダーフィル材と称される液状封止樹脂を、毛管現象を利用することにより半導体チップと基板との空隙に充填する。その後、液状封止樹脂を硬化させることによって、端子とはんだとの接合を補強する。毛管現象を利用することによって液状封止樹脂を充填する方式は、キャピラリーフロー方式と呼ばれている。
近年、半導体チップの端子数の増加に伴って、端子の狭ピッチ化が進んでいる。これに伴って、はんだバンプの小径化が進むと共に、半導体チップと基板との間隔も狭ギャップ化している。また、実装部品の高信頼性化を図る目的で、アンダーフィル材中のフィラー充填量、及び、アンダーフィル材の粘度が増加する傾向にある。狭ピッチ化及び狭ギャップ化に加え、キャピラリーフロー方式を用いて高粘度のアンダーフィル材を充填するためには長時間を要する。
さらに、鉛フリーはんだの採用によってリフロー温度が高温化している。このため、リフロー後の冷却時に、基板と半導体チップとの熱膨張係数差に起因する収縮時の応力によってはんだが破壊する危険性が増大している。よって、リフロー後の冷却時にもはんだの保護が要求されている。
上述のようなキャピラリーフロー方式の問題点を解決するために、半導体チップを基板に実装する前にあらかじめアンダーフィル材となる樹脂を基板に塗布しておく方式（基板にアンダーフィル材を先置きする実装方式）が検討されている。この方式はノンフローアンダーフィル方式と称される。樹脂中にフラックス成分を含有させることによってフラックス機能及びアンダーフィル機能の両方を発現可能な樹脂組成物の検討がなされている（例えば、非特許文献１及び非特許文献２参照）。
（２）金バンプ、ニッケルバンプ、導電樹脂バンプ等のバンプを介して接続を行う方式
この場合、半導体チップと基板とを接続する端子数は、１００〜５００ピン程度である。バンプは、半導体チップの外周に配置される場合（ペリフェラル配置）が多い。
この接続方式には、（Ａ）金ワイヤーバンプと基板に形成されたはんだとのはんだ接合による方式、（Ｂ）スタッドバンプボンディングと称され金ワイヤーバンプ表面に形成した導電性樹脂を介して接着する方式（ＳＢＢ方式）、（Ｃ）金ワイヤーバンプを直接基板に突当てて接触により接続する直接接合方式、（Ｄ）異方導電性接着剤を用いて導電性粒子を介してレベリングしたスタッドバンプ、金めっきバンプ又はニッケルめっきバンプと基板に形成された端子とを接続する方式、（Ｅ）超音波を印加することによりバンプと基板に形成された端子とを金属接合する超音波方式などがある。
直接接合方式（Ｃ）や異方導電性接着剤を用いた方式（Ｄ）では接着剤を介して半導体チップを基板に接続するので、電気的接続とアンダーフィル充填とを同時に行うことができる。
一方、他の方式では、はんだ接合、導電性樹脂の硬化による接続、超音波の印加による固相金属接合をそれぞれ行った後、アンダーフィル材を注入して充填・硬化させるキャピラリーフロー方式が採用されている。金バンプ、ニッケルバンプ、導電樹脂バンプ等のバンプを介して接続を行う場合にも、Ｃ４と同様に、狭ピッチ化や狭ギャップ化への対応、及び、実装工程の簡略化を目的に、基板にアンダーフィル材を先置きする実装方式が検討されてきている。
基板にアンダーフィル材を先置きする実装方式では、あらかじめ基板に液状樹脂を塗布する工程、又はあらかじめ基板にフィルム状樹脂を貼り付ける工程が必要である。
液状樹脂の塗布は、通常ディスペンサーを用いて行われる。ディスペンサーからの塗布は圧力によって制御されていることが殆どである。しかしながら、液状樹脂の粘度変化に従って一定圧力でも液状樹脂の放出量が変化してしまうので、塗布量を一定に保つことが困難である。塗布量が少な過ぎると、液状樹脂が充填されていない未充填領域が発生する原因となる。塗布量が多過ぎると、はみ出した液状樹脂が、半導体チップと基板とを圧着する部材に付着したり、周辺領域に飛び散る危険性がある。
一方、基板にフィルム状樹脂を貼り付ける場合、フィルム状樹脂の厚み及び面積を調整することによって樹脂量を調整できるので、実装時にはみ出す樹脂量のバラツキを低減することができる。
しかしながら、基板にフィルム状樹脂を貼り付ける装置の精度に限界があるので、半導体チップのサイズよりも大きいフィルム状樹脂を基板に貼り付ける必要がある。また、サイズの異なる多種類の半導体チップを基板に貼り付ける場合には、半導体チップのサイズに合わせたフィルム状樹脂をそれぞれ準備する必要がある。そのような技術動向につき、近年、サイズに合った接着剤層が付着した半導体チップ個片を効率的に得る方法、及びそれを利用した効率的な半導体デバイスの製造方法が求められていた。
そこで、基板にアンダーフィル材を先置きする実装方式における煩雑さを解決すると共に、狭ピッチ化及び狭ギャップ化に対応することができる方法が提案されている（例えば、非特許文献３、特許文献１及び特許文献２参照）。この方法では、半導体チップを形成するための半導体ウェハにアンダーフィル材としての接着剤を塗布した後に、半導体ウェハを個片化することによって接着剤が付着した半導体チップを得る。その後、半導体チップを基板に貼り付ける。
非特許文献３に記載されている方法では、樹脂をあらかじめ半導体ウェハに塗布した後、半導体ウェハを個片化することによってアンダーフィル材が付着した半導体チップを得る。この方法では、はんだバンプが形成された半導体チップが用いられる。はんだバンプの一部は、アンダーフィル材から露出している。はんだのセルフアライメントによって、半導体チップと基板との位置ずれの補正が行われる。
但し、金やニッケルなどのめっきによって形成されたバンプや金ワイヤーを用いて形成された金ワイヤーバンプなどが形成された半導体チップにおいては、加圧ヘッドを用いて半導体チップを基板に押しつけながら、加熱又は超音波印加などのエネルギー印加により接続を行う。このため、セルフアライメントを用いることはできない。
一方、特許文献１に記載されている方法では、半導体ウェハにフィルム状接着剤を貼り付けた後に、半導体ウェハを切断することによって個片化する。その結果、フィルム状接着剤が付着した半導体チップが得られる。本方法では、まず、半導体ウェハ／フィルム状接着剤／セパレータの積層体を作製する。積層体を切断した後、セパレータを剥離することによって、フィルム状接着剤が付着した半導体チップを得る。
特許文献２では、テープが半導体ウェハ回路面に貼合された状態で、該ウェハ回路面の裏面を研削し、該ウェハをダイシングによって切断して個片化し、接着剤層が付着したチップをピックアップする方法が開示されている。
特許第２８３３１１１号公報 特開２００６−４９４８２号公報
本間良信、「フリップチップ用アンダーフィル材料」、電子材料、株式会社工業調査会、２０００年９月１日、第３９巻、第９号、ｐ．３６−４０ 水池克行、野村英一「フリップチップ用アンダーフィル材」、電子技術、日刊工業新聞社、２００１年９月、臨時増刊号、ｐ．８２−８３ 飯田和利「ベアチップ実装用材料の開発」、電子技術、日刊工業新聞社、２００１年９月、臨時増刊号、ｐ．８４−８７
しかしながら、非特許文献３では、個片化の方法は開示されていないが、これを通常のダイシング方法により個片化した場合、接着剤（アンダーフィル材）面が汚染され、良好な接着力を得ることが困難である。
また、特許文献１の方法では、積層体を切断する際にフィルム状接着剤とセパレータとが剥離する結果、個片化された半導体チップが飛散、流出してしまうという問題点がある。また、特許文献２では、ダイシング工程において如何にして回路パターンを認識するか明らかにしておらず、接着剤層が付着した半導体チップ個片を効率的に得ることができない。また、ダイシング工程を、放射線照射によって粘着テープを硬化させた後におこなっているため、積層体を切断する際にフィルム状接着剤とセパレータとが剥離する結果、個片化された半導体チップが飛散、流出してしまうという問題点がある。
本発明は、上記事情に鑑みて為されたものであり、接着剤が付着した半導体チップ個片を効率的に得ると共に、半導体チップと配線基板とを良好に接続することができる半導体デバイスの製造方法を提供することを目的とする。
上述の課題を解決するため、本発明に係る半導体デバイスの製造方法は、半導体ウェハの回路面がダイシングテープ側を向くように、前記ダイシングテープ、接着剤層及び前記半導体ウェハがこの順に積層された積層体を準備する工程と、前記半導体ウェハの前記回路面とは反対側の面から前記回路面の回路パターンを認識することによってカット位置を認識する工程と、前記カット位置を認識した後に、少なくとも前記半導体ウェハ及び前記接着剤層を、前記積層体の厚み方向に切断する工程と、前記切断工程後、前記ダイシングテープと前記接着剤層とを剥離させることによって、接着剤層が付着した半導体チップを作製する工程と、前記接着剤層が付着した前記半導体チップの回路面における端子と、配線基板の配線とを位置合わせする工程と、前記配線基板の前記配線と前記半導体チップの前記端子とが電気的に接続されるように、前記配線基板と前記半導体チップとを前記接着剤層を介して接続する工程と、を含んでいる。
ここで、接着剤層の反応率Ｘ（単位：％）は、加熱前の接着剤層に対してＤＳＣ測定を行って得られる発熱量をＡ、加熱後の接着剤層に対してＤＳＣ測定を行って得られる発熱量をＢとすると、下記式（１）により算出される。
Ｘ＝（Ａ−Ｂ）／Ａ×１００ （１）
本発明の半導体デバイスの製造方法により、接着剤が付着した半導体チップ個片を効率的に得ると共に、半導体チップと配線基板とを良好に接続することができる。
ちなみに、上記半導体デバイスの製造方法では、回路面とは反対側の面（半導体ウェハの裏面ともいう）から前記回路面の回路パターンを認識することによってカット位置を認識して半導体ウェハ及び接着剤層を切断するため、汚染のない半導体チップ個片を得ることができる。また、切断時にはダイシングテープを用いて半導体ウェハを固定し、切断後にダイシングテープを硬化させているため、半導体チップ個片が飛散、流出して紛失することがない。なお、上記の切断においては、接着剤層を断ち切るように接着剤層を全て切断してもよいし、接着剤層における回路面側の端部がその後の固片化が可能な程度残存するように接着剤層を切断してもよい。
また、前記少なくとも前記半導体ウェハ及び前記接着剤層を切断する工程は、前記半導体ウェハの一部を切断する第１の工程と、前記半導体ウェハの残部と前記接着剤層とを切断する第２の工程とを含むことが好ましい。
これにより、積層体を切断する際に発生するクラックを低減することができるので、半導体チップ個片の回路面における断線を抑制することができる。その結果、半導体デバイスの製造歩留まりを向上させることができる。
また、前記カット位置を認識する工程では、前記半導体ウェハを透過して前記回路パターンを認識することが好ましい。この場合、通常形成されている回路面のスクライブラインを使用できるため、半導体ウェハの回路面とは反対側の面に、回路パターンを認識するための加工を行うことが不要になる。
さらに、赤外線カメラを用いて前記回路パターンを認識することが好ましい。この場合、より精度良くカット位置を認識することができる。
さらに、前記半導体ウェハの前記回路面とは反対側の面が、研磨により平坦化されていることが好ましい。この場合、半導体ウェハの回路面とは反対側の面において赤外線が乱反射することを抑制できる。よって、さらに精度良くカット位置を認識することができる。
また、前記半導体チップの前記端子と前記配線基板の前記配線とを位置合わせする工程では、前記半導体チップに付着した前記接着剤層を透過して前記半導体チップの前記回路面を観察することが好ましい。この場合、接着剤層からバンプが突出していなくても回路面を観察することができる。
さらに、前記接着剤層の表面の法線方向に対して傾斜した方向から前記接着剤層に光を照射することによって、前記半導体チップの前記回路面を観察することが好ましい。この場合、接着剤層の表面において光が乱反射することを抑制できる。よって、より精度良く半導体チップの端子と配線基板の配線とを位置合わせすることができる。
さらに、偏光フィルタを有するカメラを用いて前記半導体チップの前記回路面を観察することが好ましい。この場合、接着剤層の表面において乱反射した光の影響を低減できる。よって、さらに精度良く半導体チップの端子と配線基板の配線とを位置合わせすることができる。
本発明によれば、接着剤が付着した半導体チップ個片を効率的に得ると共に、半導体チップと配線基板とを良好に接続することができる。
第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。 第２実施形態に係る半導体デバイスの製造方法の一工程を模式的に示す工程図である。 第３実施形態に係る半導体デバイスの製造方法の一工程を模式的に示す工程図である。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
（第１実施形態）
図１〜図８は、第１実施形態に係る半導体デバイスの製造方法を模式的に示す工程図である。
（積層体準備工程）
まず、図１(Ａ)及び図２(Ａ)に示されるように、例えばシリコンウェハ等の半導体ウェハ６を吸着ステージ８上に載置する。半導体ウェハ６の回路面６ａには、電極パッド７及び位置合わせ用マーク５が形成されている。電極パッド７と位置合わせ用マーク５との間には、絶縁膜２０が充填されている。電極パッド７、位置合わせ用マーク５及び絶縁膜２０の表面は平坦化されている。電極パッド７上には、絶縁膜２０の表面から突出した突出電極４（端子）が設けられている。電極パッド７、位置合わせ用マーク５及び突出電極４により、回路パターンＰが形成される。半導体ウェハ６の裏面６ｂ（回路面とは反対側の面）は、吸着ステージ８に接触している。
一方、セパレータ２と、セパレータ２上に設けられた接着剤層３とを備える接着シート５２を準備する。接着シート５２の接着剤層３が半導体ウェハ６の回路面６ａを向くように配置して、加圧ローラ等のローラ１を用いて接着剤層３を回路面６ａにラミネートする。ローラ１は、回路面６ａと平行な方向Ａ１に移動しながら、回路面６ａに垂直な方向Ａ２に接着シート５２を加圧する。ローラ１により、接着シート５２の接着剤層３は半導体ウェハ６の回路面６ａに押し付けられる（図１(Ｂ)参照）。
ラミネート装置としては、例えば、接着シート５２の上下にそれぞれローラ１が設置されたもの、真空状態で接着シート５２を半導体ウェハ６にプレスするもの等が挙げられる。ラミネートを行う際に接着シート５２を加熱することが好ましい。これにより、半導体ウェハ６に対して接着剤層３を十分に密着させると共に、突出電極４の周囲を隙間なく十分に埋め込むことができる。加熱温度は、接着剤層３が軟化し、かつ、硬化しない程度である。接着剤層３が、例えば、エポキシ樹脂と、軟化温度が４０℃のアクリル酸共重合体と、反応開始温度が１００℃のエポキシ樹脂用の潜在性の硬化剤とを含む場合、加熱温度は例えば８０℃である。
電極パッド７は、例えばスパッタリング法を用いて形成されたアルミニウム膜からなるが、微量成分として、例えばケイ素、銅、チタン等を含んでもよい。位置合わせ用マーク５は、例えば電極パッド７と同時に形成される。位置合わせ用マーク５は、例えばアルミニウムからなる。
位置合わせ用マーク５の表面には金膜が形成されていてもよい。この場合、位置合わせ用マーク５の表面の平坦性のバラツキを低減することができる。さらに、例えば位置合わせ用マーク５がアルミニウムからなる場合、金膜を形成することによって、アルミニウムの酸化状態による反射光のバラツキを低減することができる。位置合わせ用マーク５のパターン形状は、例えば十字パターンであるがこれに限定されず、円形パターン、Ｌ字パターンであってもよい。位置合わせ用マーク５は、一般的に、半導体ウェハ６をダイシングして得られる半導体チップ２６の四隅に配置される。しかしながら、位置合わせ用マーク５の場所は、位置合わせの精度を確保できる場所であれば特に限定されない。
突出電極４は、例えば金めっきにより形成された金バンプである。突出電極４は、金ワイヤーを用いて形成される金スタッドバンプ、必要に応じて超音波を併用した熱圧着により電極パッド７に固定された金属ボール、めっきや蒸着により形成されたバンプ等でもよい。突出電極４は、単一の金属から構成されている必要はなく、複数の金属を含んでもよい。突出電極４は、金、銀、銅、ニッケル、インジウム、パラジウム、スズ、ビスマス等を含んでもよい。また、突出電極４は、複数の金属層を含む積層体であってもよい。
絶縁膜２０としては、例えば窒化ケイ素からなる膜が挙げられる。絶縁膜２０は、ポリイミドからなってもよい。絶縁膜２０は、電極パッド７上に設けられた開口部を有する。絶縁膜２０は、位置合わせ用マーク５を覆うように形成されてもよいが、位置合わせ用マーク５上に設けられた開口部を有してもよい。この場合、位置合わせ用マーク５が絶縁膜２０によって覆われないので、位置合わせ用マーク５を用いた位置合わせの精度が向上する。
半導体ウェハ６の回路面６ａには、半導体ウェハ６をダイシングするための、スクライブラインと称される切断予定ラインが形成されている。切断予定ラインは、例えば格子状に配置されている。切断予定ラインには、切断時の位置合わせ用マークが設けられていてもよい。
セパレータ２としては、例えばシリコーン等によって表面が離型処理されたＰＥＴ基材が挙げられる。接着剤層３は、例えば、セパレータ２に接着剤組成物を塗布した後に乾燥することによって形成される。接着剤層３は、例えば常温において固体である。接着剤層３は、熱硬化性樹脂を含む。熱硬化性樹脂は、熱により３次元的に架橋することによって硬化する。
上記熱硬化性樹脂としては、エポキシ樹脂、ビスマレイミド樹脂、トリアジン樹脂、ポリイミド樹脂、ポリアミド樹脂、シアノアクリレート樹脂、フェノール樹脂、不飽和ポリエステル樹脂、メラミン樹脂、尿素樹脂、ポリウレタン樹脂、ポリイソシアネート樹脂、フラン樹脂、レゾルシノール樹脂、キシレン樹脂、ベンゾグアナミン樹脂、ジアリルフタレート樹脂、シリコーン樹脂、ポリビニルブチラール樹脂、シロキサン変性エポキシ樹脂、シロキサン変性ポリアミドイミド樹脂、アクリレート樹脂等が挙げられる。これらは単独又は２種以上の混合物として使用することができる。
接着剤層３は、硬化反応を促進させるための硬化剤を含んでもよい。接着剤層３は、高反応性及び保存安定性を両立させるために、潜在性の硬化剤を含むことが好ましい。
接着剤層３は、熱可塑性樹脂を含んでもよい。熱可塑性樹脂としては、ポリエステル樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、ポリアリレート樹脂、ポリビニルブチラール樹脂、ポリウレタン樹脂、フェノキシ樹脂、ポリアクリレート樹脂、ポリブタジエン、アクリロニトリルブタジエン共重合体（ＮＢＲ）、アクリロニトリルブタジエンゴムスチレン樹脂（ＡＢＳ）、スチレンブタジエン共重合体（ＳＢＲ）、アクリル酸共重合体等が挙げられる。これらは単独又は２種以上を併用して使用することができる。これらの中でも、半導体ウェハ６への貼付性を確保するために室温付近に軟化点を有する熱可塑性樹脂が好ましく、グリシジルメタクリレートなどを原料に含むアクリル酸共重合体が好ましい。
接着剤層３には、低線膨張係数化のためのフィラー（無機微粒子）を添加してもよい。このようなフィラーとしては、結晶性を有するものであっても、非結晶性を有するものであってもよい。接着剤層３の硬化後の線膨張係数が小さいと、熱変形が抑制される。よって、半導体チップの突出電極と配線基板の配線との電気的な接続を維持することができるので、半導体チップと配線基板とを接続することによって製造される半導体デバイスの信頼性を向上させることができる。
接着剤層３は、カップリング剤等の添加剤を含んでもよい。これにより、半導体チップと配線基板との接着性を向上させることができる。
接着剤層３内には、導電粒子を分散させてもよい。この場合、半導体チップの突出電極の高さのバラツキによる悪影響を低減することができる。また、配線基板がガラス基板等のように圧縮に対して変形し難い場合においても接続を維持することができる。さらに、接着剤層３を異方導電性の接着剤層とすることができる。
接着剤層３の厚みは、接着剤層３が半導体チップと配線基板との間を十分に充填できる厚みであることが好ましい。通常、接着剤層３の厚みが、突出電極の高さと配線基板の配線の高さとの和に相当する厚みであれば、半導体チップと配線基板との間を十分に充填できる。
次に、図１(Ｃ)及び図２(Ｂ)に示されるように、ブレードＢＬを方向Ａ３に移動させて半導体ウェハ６の裏面６ｂに押し当てることにより、半導体ウェハ６の外周Ｌ１に沿って接着剤層３を切断する（ハーフカット、図１(Ｄ)参照）。なお、接着剤層３及びセパレータ２の両方を切断してもよい（フルカット）。その後、セパレータ２を接着剤層３から剥離除去することによって、図１(Ｅ)及び図２(Ｃ)に示されるように、半導体ウェハ６と接着剤層３とを含む積層体７０を形成する。
次に、図３(Ａ)及び図４(Ａ)に示されるように、吸着ステージ８上にダイシングフレーム１０及び積層体７０を載置する。積層体７０は、半導体ウェハ６が接着剤層３と吸着ステージ８との間に位置するように載置される。ダイシングフレーム１０は、積層体７０の周囲を取り囲んでいる。その後、接着剤層３とダイシングテープ９とを対向配置させて、ローラ１を用いてダイシングテープ９をダイシングフレーム１０及び積層体７０にラミネートする（図３(Ｂ)参照）。
ダイシングテープ９は、例えば、ＵＶ照射によって硬化する粘着層を表面に有する。粘着層が硬化することによって、当該粘着層の粘着力は低下する。ダイシングテープ９は、粘着力が変化しない粘着層を表面に有してもよい。
次に、図３(Ｃ)及び図４(Ｂ)に示されるように、ダイシングフレーム１０に沿った切断予定ラインＬ２に沿ってダイシングテープ９を切断する（フルカット、図３(Ｄ)参照）。これにより、図３(Ｅ)及び図４(Ｃ)に示されるように、半導体ウェハ６の回路面６ａがダイシングテープ９側を向くように、ダイシングテープ９、接着剤層３及び半導体ウェハ６がこの順に積層された積層体６０が得られる。
（カット位置認識工程）
次に、図５(Ａ)に示されるように、半導体ウェハ６の裏面６ｂから回路面６ａの回路パターンＰを認識することによってカット位置を認識する。この場合、半導体ウェハ６の裏面６ｂに、カット位置にラインが加工されていても良いが、透過によって観察をすれば回路パターンＰを認識するための前記特別な加工を行うことが不要になるため好ましい。特に、赤外線カメラ（ＩＲカメラ）１４を用いて半導体ウェハ６を透過して回路パターンＰを認識することが好ましい。これにより、精度良く積層体６０の位置合わせを行うことができる。半導体ウェハ６がシリコンからなり、かつ、回路パターンＰの電極パッド７及び位置合わせ用マーク５がアルミニウムからなる場合、赤外線カメラ１４から出射される赤外線ＬＴ１は、半導体ウェハ６を透過するが、回路パターンＰは透過しない。
また、半導体ウェハ６の裏面６ｂは、研磨により平坦化されていることが好ましく、鏡面仕上げされていることがより好ましい。裏面６ｂが研磨されていると、半導体ウェハ６の裏面６ｂにおいて赤外線ＬＴ１が乱反射することを抑制できる。よって、精度良く積層体６０の位置合わせを行うことができる。例えばバックグラインド装置等で半導体ウェハ６の裏面６ｂを平坦化することができる。半導体ウェハ６の裏面６ｂに傷や凹凸が少ないと、赤外線ＬＴ１が乱反射し難くなるので、赤外線ＬＴ１の透過画像を鮮明に得ることができる。
（ダイシング工程）
次に、図５(Ｂ)及び図５(Ｃ)に示されるように、例えばスクライブライン等の切断予定ラインＬ３に沿って半導体ウェハ６及び接着剤層３を積層体６０の厚み方向にダイシング（切断）する。ダイシング工程では、例えば、図５(Ａ)に示される赤外線カメラ１４を有するダイサーを用いる。ダイシング工程では、図５(Ｂ)に示されるように半導体ウェハ６の一部を切断する第１の工程と、図５(Ｃ)に示されるように半導体ウェハ６の残部と接着剤層３とを切断する第２の工程とを実施することが好ましい。これにより、積層体６０を切断する際に発生するクラックを低減することができるので、半導体ウェハ６の回路面６ａにおける断線を抑制することができる。その結果、半導体デバイスの製造歩留まりを向上させることができる。
切断面から半導体ウェハ６の回路面６ａに平行な方向にクラックが進行すると、回路面６ａにおいて断線不良が発生するおそれがある。しかしながら、段階的に切断を行うことにより、クラックが急激に進行することを抑制することができる。
また、第１の工程では、第１のブレードを用いて切断を行い、第２の工程では、第１のブレードよりも薄い第２のブレードを用いて切断を行うことが好ましい。この場合、第１の工程の切断により形成される溝の幅よりも、第２の工程の切断により形成される溝の幅が小さくなるので、クラックの進行を更に抑制することができる。切断に用いるブレードの厚みを薄くすると、溝の幅を小さくすることができる。
なお、通常のダイシング工程のように、半導体ウェハの回路面がブレード（又は赤外線カメラ）側を向くように配置されていると、切り屑が接着剤層に付着することとなる。この場合、半導体チップと配線基板との接続信頼性が低下してしまう。一方、本実施形態では、ブレード側から半導体ウェハ６、接着剤層３及びダイシングテープ９がこの順に積層されている。よって、切り屑が接着剤層３に付着することを抑制できる。なお、接着剤層３の側面（切断面）は、半導体チップと配線基板との接続時に半導体チップの回路面の外側に押し出されるので、接続信頼性の低下は生じない。
（剥離工程）
次に、図６(Ａ)〜図６(Ｃ)に示されるように、ダイシングテープ９と接着剤層３とを剥離させることによって、接着剤層２３が付着した半導体チップ２６を作製する。
まず、図６(Ａ)に示されるように、ＵＶ光ＬＴ２をダイシングテープ９に照射することによって、ダイシングテープ９の粘着層を硬化させる。これにより、ダイシングテープ９の粘着力が低下する。
続いて、図６(Ｂ)に示されるように、ダイシングテープ９が延在する面に垂直な方向Ｂにダイシングテープ９を押圧することによって、ダイシングテープ９を押し上げる。これにより、図６(Ｃ)に示されるように、接着剤層２３が付着した半導体チップ２６が押し出され、半導体チップ２６をピックアップすることができる。そして、接着剤層２３の付着した半導体チップ２６個片が得られる。
（半導体チップと配線基板との位置合わせ工程）
次に、図７に示されるように、接着剤層２３が付着した半導体チップ２６の回路面２６ａにおける突出電極４（端子）と、配線基板４０の配線１２とを位置合わせする。配線基板４０は、基板１３と、基板１３上に設けられた配線１２とを備える。位置合わせは、例えばフリップチップボンダを用いて行われる。
まず、フリップチップボンダの吸着・加熱ヘッド１１上に、半導体チップ２６が吸着・加熱ヘッド１１側を向くように配置して、接着剤層２３が付着した半導体チップ２６を載置する。続いて、カメラ１５を用いて、半導体チップ２６の回路面２６ａに形成された位置合わせ用マーク５を認識する。位置合わせ用マーク５が接着剤層２３によって被覆されている場合には、半導体チップ２６に付着した接着剤層２３を透過して半導体チップ２６の回路面２６ａを観察することが好ましい。この場合、半導体チップ２６の回路面２６ａを観察するために半導体チップ２６に加工を行うことが不要になる。回路面２６ａを観察することによって位置合わせ用マーク５を認識することができるので、半導体チップ２６の位置を特定することができる。
また、接着剤層２３の表面２３ａの法線方向Ｄに対して傾斜した方向から接着剤層２３に光ＬＴ３を照射することによって、半導体チップ２６の回路面２６ａを観察してもよい。この場合、接着剤層２３の表面２３ａにおいて光ＬＴ３が乱反射することを抑制できる。よって、精度良く半導体チップ２６の突出電極４と配線基板４０の配線１２とを位置合わせすることができる。また、偏光フィルタ１５ａを有するカメラ１５を用いて接着剤層２３の表面２３ａからの反射光を遮断しながら、半導体チップ２６の回路面２６ａを観察してもよい。
一方、カメラ１６を用いて、配線基板４０に設けられた位置合わせ用マークを認識する。これにより、配線基板４０の位置を特定することができる。カメラ１５及びカメラ１６からの画像信号は、コンピュータ３０に入力される。コンピュータ３０は、半導体チップ２６の突出電極４と配線基板４０の配線１２とが正確に位置合わせされるように、半導体チップ２６と配線基板４０との相対位置を制御することができる。
（接続工程）
次に、図８(Ａ)及び図８(Ｂ)に示されるように、配線基板４０の配線１２と半導体チップ２６の突出電極４とが電気的に接続されるように、配線基板４０と半導体チップ２６とを接着剤層２３を介して接続する。これにより、図８(Ｂ)に示される半導体デバイス５０が製造される。具体的には、例えば、配線基板４０と半導体チップ２６とを加熱圧着する。加熱圧着後に、ＤＳＣ（示差走査熱量計）による発熱量から算出される接着剤層２３の反応率が５０％以上となるように、加熱圧着することが好ましい。これにより、配線１２と突出電極４とを電気的及び機械的に接続させることができる。さらに、接続後の冷却収縮時にも配線１２と突出電極４との接続を保持することができる。
配線１２と突出電極４とは、機械的に接触してもよく、超音波の印加により固相接合されてもよい。また、配線１２の表面に合金層を形成することによって、当該合金層と突出電極４とを合金化してもよい。さらに、導電粒子を介して配線１２と突出電極４とを接続してもよい。
本実施形態の半導体デバイスの製造方法では、半導体ウェハ６の裏面６ｂから回路面２６ａの回路パターンＰを認識することによってカット位置を認識して半導体ウェハ６及び接着剤層３を切断するため、汚染のない半導体チップ２６個片を得ることができる。また、切断時にはダイシングテープ９を用いて半導体ウェハ６を固定し、切断後にダイシングテープ９を硬化させているため、半導体チップ２６個片が飛散、流出して紛失することがない。したがって、本実施形態の製造方法によれば、接着剤層２３が付着した半導体チップ２６個片を効率的に得ると共に、半導体チップ２６と配線基板４０とを良好に接続することができる。その結果、半導体デバイス５０の製造歩留まりを向上させることができる。
また、半導体チップ２６のサイズと接着剤層２３のサイズとが略同一になるので、接続工程において接着剤層２３を押圧する際に、外側にはみ出す量が少なくなる。よって、複数の半導体チップ２６を配線基板４０に接続する場合に、隣り合う半導体チップ２６間距離を短く設計することができるので、高密度実装が可能である。また、半導体チップ２６を封止する封止樹脂の量も小さくすることができる。さらに、仮圧着が不要なので、半導体チップ２６とは異なる他の部品を実装した後であっても、挿入式に半導体チップ２６を実装することができる。
また、接着剤層３は、本実施形態の接着フィルムとして用いることができる。本実施形態の接着フィルムは、加圧及び加熱によって硬化して半導体チップ２６と配線基板４０とを接続すると共に、配線基板４０の配線１２と半導体チップ２６の突出電極４とを電気的に接続する。接着フィルムは、本実施形態の半導体デバイスの製造方法に用いられる。接着フィルムは、熱可塑性樹脂、熱硬化性樹脂及び硬化剤を含む樹脂組成物と、フィラーとを含む。接着フィルムは、樹脂組成物１００質量部に対して、フィラーを２０〜１００質量部含む。接着フィルムを１７０〜２４０℃の温度で５〜２０秒間加熱したときに、ＤＳＣ（示差走査熱量計）による発熱量から算出される接着フィルムの反応率は、５０％以上である。
本実施形態の接着フィルムを用いることにより、本実施形態の半導体デバイスの製造方法を好適に実施することができる。また、半導体チップ２６と配線基板４０との機械的及び電気的な接続を維持することができるので、接続信頼性の高い半導体デバイス５０を製造することができる。
（第２実施形態）
図９は、第２実施形態に係る半導体デバイスの製造方法の一工程を模式的に示す工程図である。本実施形態では、接着剤層３のサイズが半導体ウェハ６のサイズと略同一になるように予め加工された接着シート５２の接着剤層３を回路面６ａにラミネートする。その後、セパレータ２を接着剤層３から剥離除去することによって、図２(Ｃ)に示されるように、半導体ウェハ６と接着剤層３とを含む積層体７０を形成する。その後は第１実施形態と同様にして、図８(Ｂ)に示される半導体デバイス５０を製造することができる。本実施形態では、第１実施形態と同様の作用効果が得られる。さらに本実施形態の場合、半導体ウェハ６に接着剤層３をラミネートしたあとの切断工程が不要となり、作業効率の向上を図ることができる。
本実施形態では、接着シート５２の接着剤層３を回路面６ａにラミネートする際に、接着剤層３と半導体ウェハ６とを位置合わせする。よって、セパレータ２は透明であることが好ましい。
（第３実施形態）
図１０は、第３実施形態に係る半導体デバイスの製造方法の一工程を模式的に示す工程図である。本実施形態では、ダイシングテープ９上に接着剤層３を形成する。接着剤層３のサイズは、半導体ウェハ６のサイズと略同一となるように予め加工されている。一方、半導体ウェハ６及びダイシングフレーム１０を吸着ステージ８上に載置する。その後、半導体ウェハ６の回路面６ａが接着剤層３側を向くように配置して、ローラ１を用いて、接着剤層３が形成されたダイシングテープ９を半導体ウェハ６の回路面６ａにラミネートする。これにより、図４(Ｂ)に示される構造体が得られる。その後は第１実施形態と同様にして、図８(Ｂ)に示される半導体デバイス５０を製造することができる。本実施形態では、第１実施形態と同様の作用効果が得られる。また、セパレータ２が不要になると共に半導体デバイス５０の製造工程を短縮できる。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
以下、実施例及び比較例に基づいて本発明をより具体的に説明するが、本発明は以下の実施例に限定されるものではない。
（実施例１）
熱硬化性樹脂としてエポキシ樹脂ＹＤＣＮ−７０３（東都化成株式会社製、商品名）１２質量部、フェノールアラルキル樹脂ＸＬＣ−ＬＬ（三井化学株式会社製、商品名）１９質量部、熱可塑性樹脂としてエポキシ基含有アクリルゴムＨＴＲ−８６０Ｐ−３（ナガセケムテックス株式会社製、商品名、質量平均分子量８０万）１７質量部、及び硬化剤としてマイクロカプセル型硬化剤ＨＸ−３９４１ＨＰ（旭化成株式会社製、商品名）５２質量部と、平均粒径が０．５μｍの球状シリカフィラー１００質量部と、平均粒径が３μｍの金めっきプラスチック粒子ＡＵ−２０３Ａ（積水化学工業株式会社製、商品名）４．３質量部とを、トルエン及び酢酸エチルの混合溶媒中に溶解・分散した。その結果、接着剤組成物のワニスを得た。
このワニスの一部をセパレータ（ＰＥＴフィルム）上にロールコータを用いて塗布した後、７０℃のオーブンで１０分間乾燥させることによって、セパレータ上に厚み２５μｍの接着剤層が形成された接着シートを得た。
次いで、ジェイシーエム製のダイアタッチフィルムマウンターの吸着ステージを８０℃に加熱した後、吸着ステージ上に、回路面に金めっきバンプ（高さ１６μｍ）が形成された厚さ１５０μｍ、直径６インチの半導体ウェハを、金めっきバンプを上に向けて載置した。半導体ウェハの裏面には、＃２０００仕上げのバックグラインド処置を施した。その後、接着剤層及びセパレータからなる接着シートを２００ｍｍ×２００ｍｍの矩形に切断して得られた接着シートの接着剤層を半導体ウェハの金めっきバンプ側に向けて、接着シートを半導体ウェハの回路面にラミネートした。このとき、エアを巻き込まないように、ダイアタッチフィルムマウンターの貼付ローラを用いて、半導体ウェハの端から接着シートを半導体ウェハに押し付けた。
ラミネート後、半導体ウェハの外形に沿って接着剤層のはみ出し部分を切断した（ハーフカット）。その後、セパレータを剥離した。エアの巻き込みによるボイドや接着剤層の剥がれがないことを確認すると共に、接着剤層の表面に金めっきバンプの先端が突き出ていないことを確認した。
この後、半導体ウェハ及び接着剤層からなる積層体を、接着剤層を上に向けてダイアタッチフィルムマウンターの吸着ステージ上に搭載した。吸着ステージのステージ温度は４０℃に設定した。さらに、直径８インチの半導体ウェハ用のダイシングフレームを半導体ウェハの外周に設置した。続いて、ＵＶ硬化型ダイシングテープＵＣ−３３４ＥＰ−１１０（古川電工製、商品名）の粘着面を半導体ウェハ側に向けて、ダイシングテープを半導体ウェハ及びダイシングフレームにラミネートした。このとき、エアを巻き込まないように、ダイアタッチフィルムマウンターの貼付ローラを用いて、ダイシングフレームの端からダイシングテープを半導体ウェハ及びダイシングフレームに押し付けた。
ラミネート後、ダイシングフレームの外周と内周の中間付近においてダイシングテープを切断した。これにより、ダイシングフレームに固定されており、半導体ウェハ、接着剤層及びダイシングテープがこの順に積層された積層体を得た。
得られた積層体を、フルオートマチックダイシングソーＤＦＤ６３６１（株式会社ディスコ製、商品名）に半導体ウェハの裏面を上に向けて搭載した。この後、フルオートマチックダイシングソーＤＦＤ６３６１に取り付けられたＩＲカメラを用いて、半導体ウェハを透過して回路面のスクライブラインの位置合わせを行った。
次いで、長辺側では１５．１ｍｍ間隔、短辺側では１．６ｍｍ間隔で、第１の工程では、ブレード２７ＨＥＤＤ、回転速度４０，０００ｍｉｎ−１及びカット速度５０ｍｍ／秒の切断条件の下、半導体ウェハの一部（半導体ウェハの裏面から１００μｍの位置まで）を切断した。第２の工程では、ブレード２７ＨＣＢＢ、回転速度３０，０００ｍｉｎ−１及びカット速度５０ｍｍ／秒の切断条件の下、半導体ウェハの残部、接着剤層及びダイシングテープの一部（９５μｍ）を切断した。
その後、切断された積層体を洗浄し、当該積層体に空気を吹きつけることによって水分を飛ばした。さらに、ダイシングテープ側から当該積層体にＵＶ照射を行った。次に、接着剤層が付着した半導体チップをダイシングテープ側から押し上げると共にピックアップし、縦１５．１ｍｍ×横１．６ｍｍの半導体チップを得た。
得られた半導体チップの裏面を、フリップチップボンダーＣＢ−１０５０（株式会社アスリートＦＡ製、商品名）の吸着ヘッドに吸引させた。その後、半導体チップを所定の位置に移動させた。次に、フレキシブルライトガイド付き光ファイバー照明装置を用いて、接着剤層が付着した半導体チップの回路面に、斜め下方向から光を照射することによって、半導体チップの位置合わせ用マークを認識した。
また、厚み０．７ｍｍの無アルカリガラス基板上に、厚み１４０ｎｍのインジウム−錫酸化物（ＩＴＯ）電極が形成されたＩＴＯ基板を準備した。このＩＴＯ基板に形成されたＩＴＯ製の位置合わせ用マークを認識した。このようにして、半導体チップとＩＴＯ基板との位置合わせを行った。
この後、２１０℃、５秒間の加熱条件で、半導体チップの金めっきバンプに対する圧力が５０ＭＰａとなるようにして加熱及び加圧を行った。２１０℃、５秒間の加熱条件で、ＤＳＣの発熱量から算出した接着剤層の反応率は９８％であった。加熱圧着によって接着剤層が硬化することにより、半導体チップの金めっきバンプとＩＴＯ基板のＩＴＯ電極とを電気的に接続させると共に、半導体チップとＩＴＯ基板とを機械的に接着した。このようにして、半導体デバイスを作製した。
＜半導体チップの評価結果＞
得られた半導体チップをテトラヒドロフラン溶液に漬けることによって接着剤層を溶解させた後、半導体チップの回路面に発生したクラックの大きさをメジャースコープを用いて計測した。その結果、半導体チップの切断面から回路面に平行な方向に最大で１７μｍ、回路面から深さ方向に最大で１０μｍのクラックを有する半導体チップの存在が確認された。
＜半導体デバイスの評価結果＞
接続時にはみ出した接着剤層中の樹脂の半導体チップ側面への這い上がりは少なかった。また、吸着ヘッドの汚染も発生しなかった。
接続後、四端子法により接続抵抗値を測定した結果、接続抵抗値は０．５Ω（平均値）であった。よって、半導体チップの金めっきバンプとＩＴＯ基板のＩＴＯ電極とは、良好に接続されていることが確認された。
さらに、接続信頼性を確認するため、６０℃、９０％ＲＨの高温高湿装置内に半導体デバイスを１０００時間放置した後に、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は４０Ωであった。よって、半導体チップとＩＴＯ基板との接続では、良好な接続信頼性が得られることが確認された。
また、同様に接続信頼性を確認するため、−４０℃、１５分の条件と１００℃、１５分の条件とが繰り返し行われる温度サイクル試験機に半導体デバイスを投入した。１０００サイクル経過後、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は４Ωであった。よって、半導体チップとＩＴＯ基板との接続では、良好な接続信頼性が得られることが確認された。
（実施例２）
半導体ウェハ、接着剤層及びダイシングテープがこの順に積層された積層体を以下のようにダイシングしたこと以外は実施例１と同様にして半導体チップを作製した。
長辺側では１５．１ｍｍ間隔、短辺側では１．６ｍｍ間隔で、ブレード２７ＨＥＤＤ、回転速度４０，０００ｍｉｎ−１及びカット速度５０ｍｍ／秒の切断条件の下、半導体ウェハ、接着剤層及びダイシングテープの一部（半導体ウェハの裏面から１９０μｍの位置まで）を切断した。実施例２では、２段ではなく１段でダイシングを行った。
＜半導体チップの評価結果＞
得られた半導体チップをテトラヒドロフラン溶液に漬けることによって接着剤層を溶解させた後、半導体チップの回路面に発生したクラックの大きさをメジャースコープを用いて計測した。その結果、半導体チップの切断面から回路面に平行な方向に最大で６９μｍ、回路面から深さ方向に最大で１３７μｍのクラックを有する半導体チップの存在が確認された。
（実施例３）
半導体ウェハの裏面にバックグラインド処置を施していないこと以外は実施例１と同様にして半導体チップを作製した。バックグラインド処置を施していないため、半導体ウェハの厚さは７２５μｍであった。
ＩＲカメラを用いて回路面のスクライブラインの位置合わせを行う際に、半導体ウェハの裏面に形成された凹凸の影響により赤外線の透過画像が不鮮明であった。このため、回路面のスクライブラインの位置合わせは困難であった。よって、半導体ウェハの裏面にスクライブラインに対応するラインを形成することによって、回路面のスクライブラインの位置合わせを行った。
（実施例４）
接着樹脂組成物のワニスを得る際に、平均粒径が０．５μｍの球状シリカフィラーの配合割合を２０質量部としたこと以外は実施例１と同様にして半導体チップを作製した。また、得られた半導体チップを用いて実施例１と同様にして半導体デバイスを作製した。
＜半導体チップの評価結果＞
得られた半導体チップをテトラヒドロフラン溶液に漬けることによって接着剤層を溶解させた後、半導体チップの回路面に発生したクラックの大きさをメジャースコープを用いて計測した。その結果、半導体チップの切断面から回路面に平行な方向に最大で２５μｍ、回路面から深さ方向に最大で２０μｍのクラックを有する半導体チップの存在が確認された。
＜半導体デバイスの評価結果＞
接続時にはみ出した接着剤層中の樹脂の半導体チップ側面への這い上がりは少なかった。また、吸着ヘッドの汚染も発生しなかった。
接続後、四端子法により接続抵抗値を測定した結果、接続抵抗値は０．５Ω（平均値）であった。よって、半導体チップの金めっきバンプとＩＴＯ基板のＩＴＯ電極とは、良好に接続されていることが確認された。
さらに、接続信頼性を確認するため、６０℃、９０％ＲＨの高温高湿装置内に半導体デバイスを１０００時間放置した後に、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は８０Ωであった。
また、同様に接続信頼性を確認するため、−４０℃、１５分の条件と１００℃、１５分の条件とが繰り返し行われる温度サイクル試験機に半導体デバイスを投入した。１０００サイクル経過後、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は３０Ωであった。
（実施例５）
接着樹脂組成物のワニスを得る際に、エポキシ樹脂ＹＤＣＮ−７０３（東都化成株式会社製、商品名）の配合割合を４０質量部、フェノールアラルキル樹脂ＸＬＣ−ＬＬ（三井化学株式会社製、商品名）の配合割合を２０質量部、エポキシ基含有アクリルゴムＨＴＲ−８６０Ｐ−３（ナガセケムテックス株式会社製、商品名、質量平均分子量８０万）の配合割合を２０質量部、マイクロカプセル型硬化剤ＨＸ−３９４１ＨＰ（旭化成株式会社製、商品名）の配合割合を２０質量部としたこと以外は実施例１と同様にして半導体チップを作製した。
得られた半導体チップとＩＴＯ基板との位置合わせを実施例１と同様にして行った。その後、２１０℃、５秒間の加熱条件で、半導体チップの金めっきバンプに対する圧力が５０ＭＰａとなるようにして加熱及び加圧を行った。２１０℃、５秒間の加熱条件で、ＤＳＣの発熱量から算出した接着剤層の反応率は６０％であった。加熱圧着によって接着剤層が硬化することにより、半導体チップの金めっきバンプとＩＴＯ基板のＩＴＯ電極とを電気的に接続させると共に、半導体チップとＩＴＯ基板とを機械的に接着した。このようにして、半導体デバイスを作製した。
＜半導体チップの評価結果＞
得られた半導体チップをテトラヒドロフラン溶液に漬けることによって接着剤層を溶解させた後、半導体チップの回路面に発生したクラックの大きさをメジャースコープを用いて計測した。その結果、半導体チップの切断面から回路面に平行な方向に最大で１７μｍ、回路面から深さ方向に最大で１０μｍのクラックを有する半導体チップの存在が確認された。
＜半導体デバイスの評価結果＞
接続時にはみ出した接着剤層中の樹脂の半導体チップ側面への這い上がりは少なかった。また、吸着ヘッドの汚染も発生しなかった。
接続後、四端子法により接続抵抗値を測定した結果、接続抵抗値は４Ω（平均値）であった。
さらに、接続信頼性を確認するため、６０℃、９０％ＲＨの高温高湿装置内に半導体デバイスを１０００時間放置した後に、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は６０Ωであった。
また、同様に接続信頼性を確認するため、−４０℃、１５分の条件と１００℃、１５分の条件とが繰り返し行われる温度サイクル試験機に半導体デバイスを投入した。１０００サイクル経過後、四端子法により接続抵抗値を測定した。その結果、接続抵抗値は２０Ωであった。
（比較例１）
実施例１と同様にして得られた接着シートを半導体ウェハの回路面にラミネートした。ラミネート後、半導体ウェハの外形に沿ってセパレータ及び接着剤層のはみ出し部分を切断した。
この後、セパレータ、接着剤層及び半導体ウェハがこの順に積層された積層体を、半導体ウェハの裏面を上に向けてダイアタッチフィルムマウンターの吸着ステージ上に搭載した。吸着ステージのステージ温度は４０℃に設定した。さらに、直径８インチの半導体ウェハ用のダイシングフレームを半導体ウェハの外周に設置した。続いて、ＵＶ硬化型ダイシングテープＵＣ−３３４ＥＰ−１１０（古川電工製、商品名）の粘着面を半導体ウェハの裏面と対向させて、ダイシングテープを半導体ウェハ及びダイシングフレームにラミネートした。
ラミネート後、ダイシングフレームの外周と内周の中間付近においてダイシングテープを切断した。その後、セパレータを接着剤層から剥離した。これにより、ダイシングフレームに固定されており、接着剤層、半導体ウェハ及びダイシングテープがこの順に積層された積層体を得た。
得られた積層体を実施例１と同様にダイシングすることによって半導体チップを得た。この半導体チップに付着した接着剤層の表面にはダイシング時の切り屑が付着していることが確認された。このため、得られた半導体チップとＩＴＯ基板とを位置合わせすることができなかった。
（比較例２）
実施例１と同様にして接着剤層及びセパレータからなる接着シートを得た。この接着シートを２８０ｍｍ×２８０ｍｍの矩形に切断した。また、実施例１と同様にして、ジェイシーエム製のダイアタッチフィルムマウンターの吸着ステージ上に、半導体ウェハを載置した。
続いて、８インチウェハ用のダイシングフレーム上に両面テープ（ニチバン製、ナイスタック、登録商標）を貼付け、両面テープを貼付けた面を上に向け、両面テープのカバーフィルムを剥がした状態で当該ダイシングフレームを半導体ウェハ外周に設置した。次いで、セパレータごと２８０ｍｍ×２８０ｍｍに切断した接着シートの接着剤層を半導体ウェハの回路面側に向けて、接着シートの接着剤層をダイシングフレーム上の両面テープに貼り付けると共に、接着シートを半導体ウェハにラミネートした。このとき、エアを巻き込まないように、ダイアタッチフィルムマウンターの貼付ローラを用いて、ダイシングフレームの端から接着剤層を半導体ウェハ及びダイシングフレームに押し付けた。
ラミネート後、ダイシングフレームの外周に沿って接着剤層及びセパレータを切断し、ダイシングフレームに両面テープを介して固定された半導体ウェハ、接着剤層及びセパレータがこの順に積層された積層体を得た。
得られた積層体を、フルオートマチックダイシングソーＤＦＤ６３６１（株式会社ディスコ製、商品名）に半導体ウェハの裏面を上に向けて搭載した。この後、フルオートマチックダイシングソーＤＦＤ６３６１に取り付けられたＩＲカメラを用いて、半導体ウェハを透過して回路面のスクライブラインの位置合わせを行った。
次いで、長辺側では１５．１ｍｍ間隔、短辺側では１．６ｍｍ間隔で、第１の工程では、ブレード２７ＨＥＤＤ、回転速度４０，０００ｍｉｎ−１及びカット速度５０ｍｍ／秒の切断条件の下、半導体ウェハの一部（半導体ウェハの裏面から１００μｍの位置まで）を切断した。第２の工程では、ブレード２７ＨＣＢＢ、回転速度３０，０００ｍｉｎ−１及びカット速度５０ｍｍ／秒の切断条件の下、半導体ウェハの残部、接着剤層及びセパレータの一部（９５μｍ）を切断した。
しかしながら、接着剤層とセパレータとの界面において剥離が発生したため、洗浄のための水流によって、ダイシングにより得られた半導体チップは飛散、流出してしまった。このため、接着剤層が付着した半導体チップを得ることができなかった。
３，２３…接着剤層（接着フィルム）、４…突出電極（端子）、６…半導体ウェハ、６ａ，２６ａ…回路面、６ｂ…裏面（回路面とは反対側の面）、９…ダイシングテープ、１２…配線、１４…赤外線カメラ、１５…カメラ、１５ａ…偏光フィルタ、２３ａ…接着剤層の表面、２６…半導体チップ、４０…配線基板、５０…半導体デバイス、６０…積層体、ＬＴ３…光、Ｐ…回路パターン。

Claims (8)

  1. 半導体ウェハの回路面がダイシングテープ側を向くように、前記ダイシングテープ、接着剤層及び前記半導体ウェハがこの順に積層された積層体を準備する工程と、
    前記半導体ウェハの前記回路面とは反対側の面から前記回路面の回路パターンを認識することによってカット位置を認識する工程と、
    前記カット位置を認識した後に、少なくとも前記半導体ウェハ及び前記接着剤層を、前記積層体の厚み方向に切断する工程と、
    前記切断工程後、前記ダイシングテープと前記接着剤層とを剥離させることによって、接着剤層が付着した半導体チップを作製する工程と、
    前記接着剤層が付着した前記半導体チップの回路面における端子と、配線基板の配線とを位置合わせする工程と、
    前記配線基板の前記配線と前記半導体チップの前記端子とが電気的に接続されるように、前記配線基板と前記半導体チップとを前記接着剤層を介して接続する工程と、
    を含み、
    前記接着剤層は、
    熱可塑性樹脂、熱硬化性樹脂及び硬化剤を含む樹脂組成物と、フィラーと、を含み、
    前記樹脂組成物１００質量部に対して、前記フィラーを２０〜１００質量部含み、
    １７０〜２４０℃の温度で５〜２０秒間加熱したときに、示差走査熱量計による発熱量から算出される反応率が５０％以上である、半導体デバイスの製造方法。
  2. 前記少なくとも前記半導体ウェハ及び前記接着剤層を切断する工程は、
    前記半導体ウェハの一部を切断する第１の工程と、
    前記半導体ウェハの残部と前記接着剤層とを切断する第２の工程と、
    を含む、請求項１に記載の半導体デバイスの製造方法。
  3. 前記カット位置を認識する工程では、前記半導体ウェハを透過して前記回路パターンを認識する、請求項１又は２に記載の半導体デバイスの製造方法。
  4. 赤外線カメラを用いて前記回路パターンを認識する、請求項３に記載の半導体デバイスの製造方法。
  5. 前記半導体ウェハの前記回路面とは反対側の面が、研磨により平坦化されている、請求項４に記載の半導体デバイスの製造方法。
  6. 前記半導体チップの前記端子と前記配線基板の前記配線とを位置合わせする工程では、前記半導体チップに付着した前記接着剤層を透過して前記半導体チップの前記回路面を観察する、請求項１又は２に記載の半導体デバイスの製造方法。
  7. 前記接着剤層の表面の法線方向に対して傾斜した方向から前記接着剤層に光を照射することによって、前記半導体チップの前記回路面を観察する、請求項６に記載の半導体デバイスの製造方法。
  8. 偏光フィルタを有するカメラを用いて前記半導体チップの前記回路面を観察する、請求項１又は２に記載の半導体デバイスの製造方法。
JP2013001933A 2006-06-23 2013-01-09 半導体デバイスの製造方法 Active JP5573970B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013001933A JP5573970B2 (ja) 2006-06-23 2013-01-09 半導体デバイスの製造方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2006173736 2006-06-23
JP2006173736 2006-06-23
JP2006301766 2006-11-07
JP2006301766 2006-11-07
JP2013001933A JP5573970B2 (ja) 2006-06-23 2013-01-09 半導体デバイスの製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011229029A Division JP5257499B2 (ja) 2006-06-23 2011-10-18 接着フィルム

Publications (2)

Publication Number Publication Date
JP2013102190A JP2013102190A (ja) 2013-05-23
JP5573970B2 true JP5573970B2 (ja) 2014-08-20

Family

ID=38833464

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2008522496A Active JP5181222B2 (ja) 2006-06-23 2007-06-20 半導体デバイスの製造方法
JP2011229029A Active JP5257499B2 (ja) 2006-06-23 2011-10-18 接着フィルム
JP2013001933A Active JP5573970B2 (ja) 2006-06-23 2013-01-09 半導体デバイスの製造方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2008522496A Active JP5181222B2 (ja) 2006-06-23 2007-06-20 半導体デバイスの製造方法
JP2011229029A Active JP5257499B2 (ja) 2006-06-23 2011-10-18 接着フィルム

Country Status (6)

Country Link
US (1) US8034659B2 (ja)
JP (3) JP5181222B2 (ja)
KR (2) KR101131366B1 (ja)
CN (2) CN102148179B (ja)
TW (2) TWI420608B (ja)
WO (1) WO2007148724A1 (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010368A (ja) * 2008-06-26 2010-01-14 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
KR101193291B1 (ko) * 2008-02-07 2012-10-19 스미토모 베이클리트 컴퍼니 리미티드 반도체용 필름, 반도체 장치의 제조 방법 및 반도체 장치
JP2009260218A (ja) * 2008-03-19 2009-11-05 Hitachi Chem Co Ltd 半導体ウエハのダイシング方法及び半導体チップと基板との接続方法
JP5436827B2 (ja) * 2008-03-21 2014-03-05 日立化成株式会社 半導体装置の製造方法
JP2009260229A (ja) * 2008-03-21 2009-11-05 Hitachi Chem Co Ltd 半導体ウエハのダイシング方法及び半導体チップと基板との接続方法
JP2009260225A (ja) * 2008-03-21 2009-11-05 Hitachi Chem Co Ltd 半導体装置の製造方法
JP2009260219A (ja) * 2008-03-24 2009-11-05 Hitachi Chem Co Ltd 半導体ウェハのダイシング方法及び半導体装置の製造方法
JP5493311B2 (ja) * 2008-03-26 2014-05-14 日立化成株式会社 半導体ウエハのダイシング方法及びこれを用いた半導体装置の製造方法
JP5163358B2 (ja) * 2008-03-26 2013-03-13 日立化成株式会社 半導体ウエハのダイシング方法
US8084335B2 (en) * 2008-07-11 2011-12-27 Semiconductor Components Industries, Llc Method of thinning a semiconductor wafer using a film frame
JP4640498B2 (ja) * 2008-12-11 2011-03-02 ソニー株式会社 素子の転写方法、素子配置基板、並びにデバイス及びその製造方法
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
KR101102685B1 (ko) * 2009-11-27 2012-01-05 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
JP2011253939A (ja) * 2010-06-02 2011-12-15 Sony Chemical & Information Device Corp ウエハのダイシング方法、接続方法及び接続構造体
US9627281B2 (en) * 2010-08-20 2017-04-18 Advanced Micro Device, Inc. Semiconductor chip with thermal interface tape
KR101351615B1 (ko) 2010-12-13 2014-01-15 제일모직주식회사 반도체용 점접착시트 및 그의 제조 방법
JP5666335B2 (ja) * 2011-02-15 2015-02-12 日東電工株式会社 保護層形成用フィルム
TWI430376B (zh) * 2011-02-25 2014-03-11 The Method of Fabrication of Semiconductor Packaging Structure
JP5805411B2 (ja) 2011-03-23 2015-11-04 ファスフォードテクノロジ株式会社 ダイボンダのピックアップ方法およびダイボンダ
US20130194766A1 (en) * 2012-01-31 2013-08-01 U.D.Electronic Corp. Signal filtering mounting sctructure
US8753924B2 (en) 2012-03-08 2014-06-17 Texas Instruments Incorporated Grown carbon nanotube die attach structures, articles, devices, and processes for making them
JP5477409B2 (ja) 2012-03-12 2014-04-23 株式会社デンソー 電源システム
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
JP5960532B2 (ja) * 2012-07-25 2016-08-02 株式会社ディスコ パッケージ基板の加工方法
US9543197B2 (en) * 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法
CN105378759B (zh) * 2013-06-03 2018-11-09 威凯集团 具有用于防止产品伪造的导电特征的密封标签及其制造方法
JP6066854B2 (ja) * 2013-07-30 2017-01-25 株式会社ディスコ ウエーハの加工方法
CN105637623B (zh) * 2013-11-19 2018-11-27 积水化学工业株式会社 半导体接合用粘接膜
TWI575779B (zh) * 2014-03-31 2017-03-21 精材科技股份有限公司 晶片封裝體及其製造方法
JP6504750B2 (ja) * 2014-05-07 2019-04-24 株式会社ディスコ ウェーハの加工方法
US10720495B2 (en) * 2014-06-12 2020-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10224311B2 (en) 2014-12-05 2019-03-05 Hitachi Chemical Company, Ltd. Semiconductor adhesive, and semiconductor device and method for manufacturing same
DE102015002542B4 (de) 2015-02-27 2023-07-20 Disco Corporation Waferteilungsverfahren
DE102015204698B4 (de) 2015-03-16 2023-07-20 Disco Corporation Verfahren zum Teilen eines Wafers
FR3039700B1 (fr) * 2015-07-31 2017-08-11 Commissariat Energie Atomique Procede de collage direct avec auto-alignement par ultrasons
JP2017059707A (ja) * 2015-09-17 2017-03-23 富士通株式会社 積層チップ、積層チップを搭載する基板、及び積層チップの製造方法
US20170084490A1 (en) * 2015-09-18 2017-03-23 Stmicroelectronics, Inc. Method for making ic with stepped sidewall and related ic devices
US9793239B2 (en) 2015-09-25 2017-10-17 Advanced Micro Devices, Inc. Semiconductor workpiece with selective backside metallization
JP6524554B2 (ja) * 2016-05-30 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6524553B2 (ja) * 2016-05-30 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
WO2018112295A1 (en) * 2016-12-16 2018-06-21 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Selective oxidation of transition metal nitride layers within compound semiconductor device structures
JP6791584B2 (ja) * 2017-02-01 2020-11-25 株式会社ディスコ 加工方法
JP6817854B2 (ja) * 2017-02-28 2021-01-20 株式会社ディスコ 樹脂パッケージ基板の分割方法
JP2018170333A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
CN108878310B (zh) * 2017-05-12 2022-01-25 无锡华润安盛科技有限公司 芯片切割系统及其控制电路
JP7058904B2 (ja) * 2017-09-08 2022-04-25 株式会社ディスコ ウェーハの加工方法
WO2019106846A1 (ja) * 2017-12-01 2019-06-06 日立化成株式会社 半導体装置の製造方法、仮固定材用樹脂組成物、及び仮固定材用積層フィルム
JP7134561B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP7134560B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP7237412B2 (ja) * 2018-05-14 2023-03-13 株式会社ディスコ ウェーハの加工方法
JP7130323B2 (ja) * 2018-05-14 2022-09-05 株式会社ディスコ ウェーハの加工方法
JP2019212811A (ja) * 2018-06-06 2019-12-12 株式会社ディスコ ウェーハの加工方法
JP2019212812A (ja) * 2018-06-06 2019-12-12 株式会社ディスコ ウェーハの加工方法
JP7143019B2 (ja) * 2018-06-06 2022-09-28 株式会社ディスコ ウェーハの加工方法
JP2020024987A (ja) * 2018-08-06 2020-02-13 株式会社ディスコ ウェーハの加工方法
JP2020024988A (ja) * 2018-08-06 2020-02-13 株式会社ディスコ ウェーハの加工方法
JP7171135B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7171136B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7171134B2 (ja) * 2018-10-17 2022-11-15 株式会社ディスコ ウェーハの加工方法
JP7229636B2 (ja) * 2019-01-17 2023-02-28 株式会社ディスコ ウェーハの加工方法
JP7243016B2 (ja) * 2019-01-30 2023-03-22 日清紡マイクロデバイス株式会社 半導体装置およびその製造方法
JP7277020B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7277021B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7277019B2 (ja) * 2019-03-05 2023-05-18 株式会社ディスコ ウェーハの加工方法
JP7301468B2 (ja) 2019-04-17 2023-07-03 株式会社ディスコ 被加工物の加工方法、熱圧着方法
CN112233987B (zh) * 2019-07-15 2022-11-01 矽磐微电子(重庆)有限公司 芯片封装结构的制作方法
JP7387228B2 (ja) 2019-10-17 2023-11-28 株式会社ディスコ ウェーハの加工方法
CN112802864A (zh) * 2021-02-07 2021-05-14 长春长光圆辰微电子技术有限公司 一种背照式图像传感器焊盘打开的方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01280334A (ja) 1988-04-05 1989-11-10 Toshiba Corp 半導体ウェハにおける半導体チップの位置検出方法
JP2833111B2 (ja) 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
JPH0669323A (ja) * 1992-08-19 1994-03-11 Tokyo Electron Ltd ウエハ検出装置およびウエハ位置決め装置
JP2937244B1 (ja) 1998-05-20 1999-08-23 株式会社東京精密 ウェーハのパターン撮像装置
JP4044543B2 (ja) 2000-05-12 2008-02-06 富士通株式会社 半導体チップの製造方法
JP4109823B2 (ja) * 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
JP2002252245A (ja) * 2001-02-22 2002-09-06 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003151924A (ja) * 2001-08-28 2003-05-23 Tokyo Seimitsu Co Ltd ダイシング方法およびダイシング装置
AU2003236002A1 (en) * 2002-04-11 2003-10-20 Disco Corporation Method for manufacturing semiconductor chip
JP2004099833A (ja) * 2002-09-12 2004-04-02 Three M Innovative Properties Co 熱硬化性接着剤組成物、フィルム接着剤及び半導体装置
JP4135149B2 (ja) * 2002-10-04 2008-08-20 日立化成工業株式会社 接着シート中に存在する異物の検出方法
JP4536660B2 (ja) * 2003-07-08 2010-09-01 リンテック株式会社 ダイシング・ダイボンド用粘接着シートおよび半導体装置の製造方法
KR20030086450A (ko) 2003-08-01 2003-11-10 히다치 가세고교 가부시끼가이샤 회로 접속용 접착제 및 이를 사용하여 접속된 회로판
JP2005209940A (ja) * 2004-01-23 2005-08-04 Lintec Corp 半導体装置の製造方法
JP2005340431A (ja) 2004-05-26 2005-12-08 Renesas Technology Corp 半導体装置の製造方法
JP4776188B2 (ja) 2004-08-03 2011-09-21 古河電気工業株式会社 半導体装置製造方法およびウエハ加工用テープ
JP2006093285A (ja) * 2004-09-22 2006-04-06 Disco Abrasive Syst Ltd ウェーハの裏面からのダイシング方法
JP2006156754A (ja) * 2004-11-30 2006-06-15 Furukawa Electric Co Ltd:The ダイシングダイボンドテープ
JP4719042B2 (ja) * 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
WO2008157722A1 (en) * 2007-06-19 2008-12-24 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips

Also Published As

Publication number Publication date
KR20110026499A (ko) 2011-03-15
TW201338064A (zh) 2013-09-16
JPWO2007148724A1 (ja) 2009-11-19
TWI420608B (zh) 2013-12-21
JP2012054582A (ja) 2012-03-15
CN102148179A (zh) 2011-08-10
KR20090036568A (ko) 2009-04-14
CN102148179B (zh) 2012-05-30
JP5181222B2 (ja) 2013-04-10
US8034659B2 (en) 2011-10-11
TW200816335A (en) 2008-04-01
CN101473425B (zh) 2011-02-09
KR101131366B1 (ko) 2012-04-04
WO2007148724A1 (ja) 2007-12-27
KR101129762B1 (ko) 2012-03-26
JP2013102190A (ja) 2013-05-23
CN101473425A (zh) 2009-07-01
US20100003771A1 (en) 2010-01-07
JP5257499B2 (ja) 2013-08-07

Similar Documents

Publication Publication Date Title
JP5573970B2 (ja) 半導体デバイスの製造方法
JP5487619B2 (ja) 回路部材接続用接着剤及びこれを用いた半導体装置
US9190381B2 (en) Connection method, connection structure, insulating adhesive member, electronic component having adhesive member, and method for manufacturing same
JP5890960B2 (ja) フリップチップ実装方法
JP5557526B2 (ja) 回路部材接続用接着剤及び半導体装置
KR20140140042A (ko) 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치
JP5088376B2 (ja) 回路部材接続用接着剤及び半導体装置
JP4168887B2 (ja) 半導体装置の製造方法
JP5263158B2 (ja) 回路部材接続用接着剤及び半導体装置
JP2010245418A (ja) 電子素子、電子素子の実装方法および電子装置の製造方法
JP2010287835A (ja) 半導体回路部材の製造方法
JP6222267B2 (ja) 半導体装置の製造方法及びこれを用いて製造されてなる半導体装置
JP5445187B2 (ja) 回路部材接続用接着剤及びこれを用いた半導体装置
Zhang et al. The effect of the different teflon films on anisotropic conductive adhesive film (ACF) bonding

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140603

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140616

R151 Written notification of patent or utility model registration

Ref document number: 5573970

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350