KR101102685B1 - 웨이퍼 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 웨이퍼 및 그 형성 방법에 관한 것으로서, 다수의 칩이 형성된 웨이퍼에서 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 각각의 칩들을 분리할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 웨이퍼 상에 로오 및 컬럼 방향으로 배열된 다수의 칩, 다수의 칩 사이 영역에 형성되어 다수의 칩을 분리하기 위한 스크라이브 라인, 및 다수의 칩 상에 배치된 얼라인 키 패턴을 포함한다.

Description

웨이퍼 및 그 형성 방법{Wafer and method for manufacturing thereof}
본 발명은 웨이퍼 및 그 형성 방법에 관한 것으로서, 다수의 칩이 형성된 웨이퍼에서 각각의 칩을 분리하도록 하는 기술이다.
일반적으로 RFID 태그 칩(Radio Frequency IDentification Tag Chip)이란 무선 신호를 이용하여 사물을 자동으로 식별하기 위해 식별 대상이 되는 사물에는 RFID 태그를 부착하고 무선 신호를 이용한 송수신을 통해 RFID 리더와 통신을 수행하는 비접촉식 자동 식별 방식을 제공하는 기술이다. 이러한 RFID가 사용되면서 종래의 자동 식별 기술인 바코드 및 광학 문자 인식 기술의 단점을 보완할 수 있게 되었다.
최근에 들어, RFID 태그는 물류 관리 시스템, 사용자 인증 시스템, 전자 화폐 시스템, 교통 시스템 등의 여러 가지 경우에 이용되고 있다.
예를 들어, 물류 관리 시스템에서는 배달 전표 또는 태그(Tag) 대신에 데이터가 기록된 IC(Integrated Circuit) 태그를 이용하여 화물의 분류 또는 재고 관리 등이 행해지고 있다. 또한, 사용자 인증 시스템에서는 개인 정보 등을 기록한 IC 카드를 이용하여 입실 관리 등을 행하고 있다.
한편, RFID 태그에 사용되는 메모리로 불휘발성 강유전체 메모리가 사용될 수 있다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 소자로서, 기억 소자로 강유전체 커패시터를 사용한다. 강유전체는 높은 잔류 분극 특성을 가지는데, 그 결과 전계를 제거하더라도 데이터가 지워지지 않는다.
여기서, RFID 장치는 여러 대역의 주파수를 사용하는데, 주파수 대역에 따라 그 특성이 달라진다. 일반적으로 RFID 장치는 주파수 대역이 낮을수록 인식 속도가 느리고 짧은 거리에서 동작하며, 환경의 영향을 적게 받는다. 반대로, 주파수 대역이 높을수록 인식 속도가 빠르고 긴 거리에서 동작하며, 환경의 영향을 많이 받는다.
이러한 RFID 칩은 웨이퍼에 로오 및 컬럼 방향으로 다수개 포함된다. 그리고, 웨이퍼 레벨에서 각각의 RFID 칩을 다이싱 하기 위해 레이저 소잉(Laser sawing) 방식을 이용하게 된다.
또한, 각각의 RFID 칩을 분리하기 위해 기준이 되는 마스크 얼라인 키(Mask align key) 들은 웨이퍼의 스크라이브 라인(Scribe lane) 상에 형성된다. 즉, 웨이퍼 상에서 스크라이브 라인이 레이저에 의해 소잉됨으로써 각각의 RFID 칩들을 분리하게 된다. 이에 따라, 소잉 공정의 수행시 개별적인 칩을 분리시키기 위한 커터(Cutter)가 필요하게 되어 비용 및 시간이 증가하게 되는 문제점이 있다.
또한, 종래의 RFID 장치는 마스크 얼라인 키가 스크라이브 라인 상에 형성되므로 스크라이브 라인의 면적으로 인해 칩 간의 간격이 증가하게 된다. 즉, 칩을 분리하기 위한 스크라이브 라인과 얼라인 키를 배치하기 위한 스크라이브 라인이 모두 동일한 간격으로 넓게 형성되어 각 칩의 사이사이에 배치된다. 이에 따라, 웨이퍼 상에서 유효한 다이(Net die)의 수가 상대적으로 감소하게 된다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 다수의 메모리 칩이 형성된 웨이퍼에서 별도의 소잉(Sawing) 공정 없이 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 각각의 메모리 칩들을 다이싱(Dicing) 할 수 있도록 하는데 그 목적이 있다.
둘째, 다수의 RFID 칩이 형성된 웨이퍼에서 별도의 소잉(Sawing) 공정 없이 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 각각의 RFID 칩들을 다이싱(Dicing) 할 수 있도록 하는데 그 목적이 있다.
셋째, 본 발명은 웨이퍼 상에서 각각의 칩을 분리하기 위한 스크라이브 라인(Scribe lane) 영역의 면적을 줄이도록 하는데 그 목적이 있다.
넷째, 본 발명은 백그라인딩(Backgrinding) 공정을 진행하기 위한 얼라인 키(Align Key)를 칩 상에 배치하여 스크라이브 라인 영역의 면적을 줄일 수 있도록 하는데 그 목적이 있다.
다섯째, 본 발명은 웨이퍼 전체에서 동시에 DRIE 공정이 진행되도록 하여 웨이퍼 다이싱(Dicing)에 필요한 공정 시간 및 비용을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 웨이퍼는, 웨이퍼 상에 로오 및 컬럼 방향으로 배열된 다수의 칩; 다수의 칩 사이 영역에 형성되어 DRIE(Deep Reactive Ion Etching) 공정에 의해 분리되는 스크라이브 라인; 및 다수의 칩 상에 배치된 얼라인 키 패턴을 포함하고, 얼라인 키 패턴은 웨이퍼의 후면에서 백그라인딩 공정을 수행하기 위한 제 1얼라인 키와, 웨이퍼의 전면에서 집적 공정을 수행하기 위한 제 2얼라인 키를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 웨이퍼 형성 방법은, 얼라인 키 패턴이 형성되는 제 1칩 영역, 제 2칩 영역, 및 제 1칩 영역과 제 2칩 영역을 분리하기 위한 스크라이브 라인을 포함하는 웨이퍼 형성 방법에 있어서, 반도체 기판의 제 1칩 영역 상에 얼라인 키 패턴을 형성하는 단계; 반도체 기판 상부의 제 1칩 영역, 제 2칩 영역 상에 회로 영역을 형성하는 단계; 회로 영역의 상부에 패시베이션층을 형성하는 단계; 반도체 기판의 후면에 백그라인딩 공정을 수행하여 얼라인 키 패턴을 노출시키는 단계; 포토 레지스트 패턴을 식각 마스크로 하여 스크라이브 라인에 형성된 반도체 기판의 후면에서 DRIE 공정에 의해 제 1트랜치를 형성하는 단계; 및 제 1트랜치를 포함하는 반도체 기판에 웨이퍼 마운팅 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 다수의 메모리 칩이 형성된 웨이퍼에서 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 각각의 메모리 칩들을 다이싱(Dicing) 함으로써 공정 비용 및 시간을 줄일 수 있도록 한다.
둘째, 다수의 RFID 칩이 형성된 웨이퍼에서 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 각각의 RFID 칩들을 다이싱(Dicing) 함으로써 공정 비용 및 시간을 줄일 수 있도록 한다.
셋째, 본 발명은 웨이퍼 상에서 스크라이브 라인(Scribe lane) 영역의 면적 을 줄이도록 하여 칩의 넷 다이(Net die) 수를 증가시키도록 한다.
넷째, 본 발명은 백그라인딩(Backgrinding) 공정을 진행하기 위한 얼라인 키(Align Key)를 칩 상에 배치하여 스크라이브 라인 영역의 면적을 줄일 수 있도록 하는데 그 목적이 있다.
다섯째, 본 발명은 웨이퍼 전체에서 동시에 DRIE 공정이 진행되도록 하여 웨이퍼 분리(Dicing)에 필요한 공정 시간 및 비용을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 구성 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 RFID(Radio Frequency Identification) 칩의 구성도이다.
본 발명은 안테나 ANT, 전압 증폭부(Voltage Multiplier;10), 변조부(Modulator;20), 복조부(Demodulator;30), 파워 온 리셋부(Power On Reset unit;40), 클록 발생부(Clock Generator;50), 디지털부(60) 및 메모리부(70)를 포함한다.
여기서, 안테나 ANT는 RFID 리더로부터 송신된 무선신호(RF)를 수신한다. RFID 장치에 수신된 무선신호는 안테나 패드 ANT(+),ANT(-)를 통해 RFID 칩에 입력된다.
그리고, 전압 증폭부(10)는 안테나 ANT로부터 인가되는 무선신호를 정류 및 승압하여 RFID 장치의 구동 전압인 전원전압 VDD을 생성한다.
그리고, 변조부(20)는 디지털부(60)로부터 입력되는 응답 신호 RP를 변조하여 안테나 ANT에 전송한다. 복조부(30)는 전압 증폭부(10)의 출력전압에 따라 안테나 ANT로부터 입력되는 무선신호를 복조하여 명령신호 CMD를 디지털부(60)로 출력한다.
또한, 파워 온 리셋부(40)는 전압 증폭부(10)에서 생성된 전원전압을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋 신호 POR를 디지털부(60)에 출력한다. 여기서, 파워 온 리셋 신호 POR는 전원전압이 로우 레벨에서 하이 레벨로 천이하는 동안 전원전압과 같이 상승하다가, 전원전압이 전원전압 레벨 VDD로 공급되는 순간 하이 레벨에서 로우 레벨로 천이하여 RFID 장치의 내부 회로를 리셋시키는 신호를 의미한다.
클록 발생부(50)는 전압 증폭부(10)에서 생성된 전원전압에 따라 디지털부(60)의 동작을 제어하기 위한 클록 CLK을 디지털부(60)에 공급한다.
또한, 디지털부(60)는 전원 전압 VDD, 파워 온 리셋 신호 POR, 클록 CLK 및 명령 신호 CMD를 입력받아, 명령 신호 CMD를 해석하고 제어 신호 및 처리신호들을 생성한다. 그리고, 디지털부(60)는 제어 신호 및 처리신호들에 대응하는 응답 신 호 RP를 변조부(20)로 출력한다. 또한, 디지털부(60)는 어드레스 ADD, 데이터 I/O, 제어신호 CTR, 및 클록 CLK을 메모리부(70)에 출력한다.
또한, 메모리부(70)는 복수 개의 메모리 셀을 포함하고, 각각의 메모리 셀은 데이터를 저장 소자에 라이트하고, 저장 소자에 저장된 데이터를 리드하는 역할을 한다.
여기서, 메모리부(70)는 불휘발성 강유전체 메모리(FeRAM)가 사용될 수 있다. FeRAM은 디램 정도의 데이터 처리 속도를 갖는다. 또한, FeRAM은 디램과 거의 유사한 구조를 가지고, 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 가진다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 2 및 도 3은 본 발명에 따른 웨이퍼의 후면(Back-side)에서 셀 어레이 및 얼라인 키(Align Key)의 구성을 설명하기 위한 도면이다.
본 발명의 웨이퍼는 RFID 칩, 디램, 강유전체 메모리(FeRAM) 칩 또는 기타 메모리 칩 등으로 이루어질 수 있으며, 본 발명에서는 웨이퍼가 다수의 RFID 칩으로 이루어진 것을 그 실시예로 설명하고자 한다.
웨이퍼(Wafer) W 상에는 로오 및 컬럼 방향으로 복수개의 RFID(Radio Frequency IDentification) 태그 칩(Tag Chip) 어레이가 형성된다. 그리고, 각각의 RFID 칩 사이의 영역에는 DRIE(Deep Reactive Ion Etching) 공정에 의해 각각의 칩들을 분리하여 다이싱(Dicing) 하기 위한 스크라이브 라인(Scribe lane) L이 형성된다.
그리고, 웨이퍼 W에서 각각의 RFID 칩 상에는 백그라인딩(Backgrinding) 공정을 수행하기 위한 제 1얼라인 키(Aling Kkey) AK1가 분산 배치된다. 여기서, 제 1얼라인 키 AK1는 후면(Back-side) 그라인딩 공정용 포토 마스크(Photo Mask) 얼라인 키에 해당한다.
또한, 웨이퍼 W에서 각각의 RFID 칩 상에는 칩의 전면(Front-side)에 제 2얼라인 키(Align Key) AK2가 분산 배치된다. 여기서, 제 2얼라인 키 AK2는 각각의 칩들의 풀 프로세스 집적(Full Process Integration) 동작을 수행하기 위한 얼라인 키에 해당한다.
이러한 본 발명은 각각의 칩을 분리하기 위한 스크라이브 라인 L에 얼라인 키 패턴들을 배치하지 않고, 각각의 RFID 칩 상에 형성하도록 한다. 이에 따라, 웨이퍼 레벨에서 스크라이브 라인의 면적을 축소시켜 유효한 다이(Net die) 수를 증가시킬 수 있도록 한다.
즉, 본 발명은 각각의 칩들을 다이싱(Dicing) 하기 위해 웨이퍼의 후면(Back-side)부터 DRIE 공정을 이용하여 깊은 트랜치를 형성하게 된다. 이러한 트랜치 영역에 의해 각각의 칩들이 다이싱(Dicing) 된다.
그리고, 본 발명은 RFID 칩 상의 일정 영역에 제 1얼라인 키 AK1와, 제 2얼라인 키 AK2가 형성된다. 이러한 제 1얼라인 키 AK1와, 제 2얼라인 키 AK2는 칩 상의 일정 영역에서 세로 또는 가로 방향으로 분산 배치된다.
이때, 제 2얼라인 키 AK2가 형성된 RFID 칩은 CMOS 회로 영역이 형성되지 않으며, CMOS 회로 영역이 형성된 RFID 칩은 제 2얼라인 키 AK2가 형성되지 않는다. 즉, 제 2얼라인 키 AK2 자체도 메탈 물질로 형성될 수 있으므로, 얼라인 키 AK가 형성되지 않은 RFID 칩에서는 CMOS 회로 영역의 메탈 라인 M1~Mn이 얼라인 키 역할을 수행하게 된다.
여기서, 제 1얼라인 키 AK1는 웨이퍼 W의 후면(Back-side)에서 DRIE(Deep Reactive Ion Etching) 공정을 수행하기 위한 칩 영역 (B)에 해당한다. 즉, 칩 영역 (B)은 백그라인딩(Backgrinding) 공정 이후에 DRIE 영역(C)을 마스크 얼라인(Align) 하기 위해 제 1 얼라인 키 AK1를 포함하는 영역이다.
그리고, 제 2얼라인 키 AK2를 기준으로 하여 DRIE 공정에 의해 각각의 칩을 분리하기 위한 스크라이브 라인 L은 DRIE 영역(C)에 해당한다. 이러한 DRIE 영역(C)은 웨이퍼의 후면(Back-side)에서 DRIE 공정에 의해 웨이퍼를 커팅(Cutting) 하기 위한 트랜치를 형성하는 영역에 해당한다. 또한, 웨이퍼 상에서 DRIE 공정에 의해 개별적으로 분리되는 칩 회로를 구성하는 영역은 칩 영역 (D)에 해당한다.
도 4 내지 도 16은 본 발명에 따른 웨이퍼 형성 방법을 설명하기 위한 공정 단면도이다. 여기서, 도 4 내지 도 16의 공정 단면도는 도 3의 A-A' 방향에서 본 경우를 나타낸다. 본 발명에서는 웨이퍼의 기판 영역을 칩 영역 (B), DRIE 영역(C), 및 칩 영역 (D)으로 크게 구분하게 된다.
먼저, 도 4에서와 같이, 반도체 기판(100)의 칩 영역 (B)에 백그라인딩(Backgrinding) 공정이 수행될 수 있도록 얼라인 키 패턴(Align key pattern)을 형성한다. 즉, 얼라인 키 패턴(Align)이 형성될 제 2트랜치(101) 영역을 식각한다. 여기서, 반도체 기판(100)의 물질은 한정되는 것이 아니며, 실리콘(Silicon), 게르마늄(Ge;Germanium), 또는 게르마늄 비소(GeAs : Germanium Arsenide) 등으로 이루어지는 것이 바람직하다.
백그라인딩 공정을 수행할 때 웨이퍼의 후면에서 마스크 처리를 수행함에 있어서, 포토 마스크 얼라인 키 패턴을 처리하기 위해 CMOS 공정 이전에 백그라인딩 얼라인 키인 제 2트랜치(101) 식각 공정을 수행하게 된다.
즉, 백그라인딩 공정시 백그라인딩 얼라인 키가 드러나면 이 얼라인 패턴을 이용하여 후면의 포토 마스크 공정을 수행함으로써 전면(Front-side)과 얼라인을 맞출 수 있게 된다.
이후에, 도 5에서와 같이, 얼라인 키 패턴이 형성될 제 2트랜치(101) 영역의 홀(Hole) 내에 필링(Filling) 물질(102)을 매립한다. 여기서, 필링 물질(102)은 반도체 기판(100)과 색깔이 구분될 수 있는 물질로 이루어진다. 그러면, 포토 마스크 공정시에 필링 물질(102)과 반도체 기판(100)의 색상 차이를 이용하여 얼라인 키 패턴을 읽을 수 있게 된다.
이러한 필링 물질(102)은 메탈 계열의 텅스텐, 또는 옥사이드 계열의 실리콘 산화막(SiO2), 나이트 라이드(Nitrid) 등으로 이루어지는 것이 바람직하다.
또한, 반도체 기판(100)의 두께 (E)가 약 750㎛ 라고 가정하면, 필링 물질(102)이 매립되는 제 2트랜치(101) 영역의 깊이(F)는 약 500㎛~750㎛로 설정되는 것이 바람직하다. 이때, 반도체 기판(100)의 두께는 한정되지 않으며, 웨이퍼의 크기가 클수록 반도체 기판(100)의 두께가 두꺼워 진다. 여기서, 반도체 기판(100)의 두께는 웨이퍼의 크기에 따라 약 600㎛, 550㎛ 등으로 설정될 수 있다.
그리고, 제 2트랜치(101) 영역의 깊이(F)는 반도체 기판(100)의 표면으로부터 깊게 파지게 되며, 반도체 기판(100)이 관통될 때까지 제 2트랜치(101) 영역이 형성될 수도 있다.
이어서, 도 6에서와 같이, 필링 물질(102)이 형성된 반도체 기판(100)의 상부에 CMOS(Complementary Metal-Oxide-Semiconductor, 상보형(相補型) 금속 산화막(酸化膜) 반도체) 회로 영역을 형성한다. 여기서, 웨이퍼 전면(Front-side)의 CMOS 설계 소자를 구현하기 위한 CMOS 회로 영역은 칩 영역(B) 및 칩 영역 (D)에 각각 형성된다.
그리고, CMOS 회로 영역은 복수개의 메탈라인 M1~Mn이 차례로 적층되며, 각각의 메탈라인 M1~Mn 사이에는 층간절연막(IMD,Inter Metal Dielectic) IMD_1~IMD_n이 형성된다.
또한, 도 6의 실시예에서는 CMOS 회로 영역이 칩 영역(B) 및 칩 영역(D)에만 형성되는 것을 그 실시예로 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, CMOS 회로 영역의 메탈 라인 M1~Mn은 DRIE 영역(C) 까지 연장되어 형성될 수 있고, DRIE 영역(C)이 옥사이드 물질로 형성될 수도 있다.
다음에, 도 7에서와 같이, 칩 영역 (B), DRIE 영역(C) 및 칩 영역 (D)에 모두 패시베이션층(Passivation layer)(103)을 형성한다. 여기서, 웨이퍼를 뒤집을 경우 CMOS 회로 영역이 바닥에 닿게 되어 메탈라인 M1~Mn이 손상될 수 있는데 이것을 보호하기 위해 패시베이션층(103)이 형성된다. 이러한 패시베이션층(103)은 나이트라이드(Nitrid) 물질이나 PIQ(Polymide Isoindro Quirazorindione) 물질로 이 루어지는 것이 바람직하다.
즉, 칩의 풀 공정 집적 레이어(Full process integration layer)를 모두 형성한 이후에 칩을 보호하기 위한 패시베이션층(103)을 형성하게 된다.
이후에, 도 8에서와 같이, 패시베이션층(103)의 상부에 코팅 필름(Coating film)(104)을 증착한다. 즉, 웨이퍼의 전면(Front-side)에 형성된 회로들을 보호하기 위해 코팅 필름(104)을 형성하게 된다.
이후에, 도 9에서와 같이, 코팅 필름(104)의 상부에 보강 필름(Reinforcing film)(105)을 증착한다. 여기서, 보강 필름(105)은 웨이퍼가 외부로부터 물리적인 스트레스를 받을 경우 웨이퍼가 휘어지지 않도록 물리적인 지지대 역할을 수행한다.
즉, 웨이퍼의 백그라인딩(Backgrinding) 공정 과정에서 작용하는 웨이퍼 휨(Warpage) 등의 스트레스를 견뎌내기 위해 코팅 필름(104)의 상부에 보강 필름(105)을 추가로 형성한다.
여기서, 보강 필름(105)은 열이나 자외선(UV;Ultra-violet) 교정(Cure)이 가능한 폴리머(Polymer) 막이나 알루미늄 호일 테이프(Aluminum foil tape) 등을 사용한다.
다음에, 도 10에서와 같이, 웨이퍼를 뒤집은 상태에서 반도체 기판(100)의 후면(Back-side)에 백그라인딩(Backgrinding) 공정을 수행한다. 이때, 반도체 기판(100)은 필링 물질(102)이 노출될 수 있도록 얇은 두께만 남기고 그라인딩(Grinding) 된다.
예를 들어, 반도체 기판(100)의 두께가 약 200㎛~300㎛가 되도록 깍아 낸다. 또한, 남겨지게 되는 반도체 기판(100)의 두께는 150㎛ 정도가 될 수도 있다. 이때, 남겨 지게 되는 반도체 기판(100)의 두께는 이에 한정되는 것이 아니며, 필링 물질(102)이 노출될 수 있는 두께만큼 그라인딩 되는 것이 바람직하다.
이어서, 도 11에서와 같이, 필링 물질(102)이 노출된 반도체 기판(100)의 상부에 포토 레지스트(Photo resist) 패턴(106)을 형성한다. 즉, 반도체 기판(100)의 트랜치 식각 영역을 정의하기 위한 포토 마스크 공정을 수행한다.
이때, 실제 공정에서는 웨이퍼가 뒤집어진 상태이므로 포토 레지스트 패턴(106)이 형성되는 영역이 반도체 기판(100)의 상부 영역에 해당한다. 이때, 포토 마스크의 얼라인 키는 백그라인딩 얼라인 키 패턴을 이용하게 된다.
여기서, 포토 레지스트 패턴(106)은 칩 영역 (B), 및 칩 영역 (D)에만 형성되고, DRIE 영역(C)에는 형성되지 않도록 한다. 결국, 필링 물질(102)이 형성된 칩 영역 (B)의 얼라인 키 패턴은 DRIE 영역(C), 즉, (H) 영역을 식각하기 위한 기준 키로 작용하게 된다.
이후에, 도 12에서와 같이, 웨이퍼의 후면(Back side)에서 DRIE 공정을 수행하여 웨이퍼 다이싱을 위한 실리콘 웨이퍼 상의 제 1트랜치(107) 영역을 형성한다. 즉, (H) 영역을 식각하여 스크라이브 라인 L을 형성하기 위한 제 1트랜치(107) 영역을 형성하게 된다. 이때, 제 1트랜치(107) 영역은 각각의 칩을 분리하기 위한 스크라이브 라인 L에 해당한다.
그리고, 본 발명에서는 (H) 영역을 식각하여 제 1트랜치(107) 영역을 형성하는 것을 그 실시예로 설명하였다. 하지만, 본 발명은 이에 한정되는 것이 아니며, DRIE 영역(C) 상에서 층간절연막 IMD_1~IMD_n이 형성되는 (I) 영역까지 식각될 수도 있다.
다음에, 도 13에서와 같이, 반도체 기판(100)의 상부에 링 필름(Ring film)(108)을 형성하여 웨이퍼 마운팅(Wafer mounting) 공정을 수행한다. 그리고, 단면 구조상에서 링 필름(108)의 양측으로 링 마운트(Ring mount)(109)를 형성하게 된다.
이때, 링 필름(108)은 웨이퍼를 운반할 경우 내부 칩을 보호하거나, 패키지 작업시 제 1트랜치(107) 영역의 잘라진 부분이 흩어지지 않고 잘린 상태를 그대로 유지하기 위한 보호막이다. 이를 위해, 링 필름(108)은 포스트-잇(Post-it) 구조와 같이 반도체 기판(100)과 그 접촉 면이 약하게 붙어있어 쉽게 떼어질 수 있는 상태로 부착된다.
도 14는 도 13에서 반도체 기판(100), 링 필름(108), 및 링 마운트(109)를 설명하기 위한 공정 사시도이다. 도 13의 공정 단면도는 B-B' 방향에서 본 경우를 나타낸다.
도 14를 참조하면, 웨이퍼의 후면(Back-side)에서 반도체 기판(100)의 상부에 웨이퍼 링 프레임(Wafer ring frame)을 형성한다. 여기서, 웨이퍼 링 프레임은 도넛 링(Donut ring) 형태의 링 마운트(109)와 그 안쪽에 웨이퍼가 장착되는 링 필름(108)으로 구성된다.
즉, 링 필름(108)의 외곽 주위에 링 필름(108)을 지지하는 링 마운트(109)가 형성된다. 그리고, 링 필름(108)의 상부에 제 1트랜치(107) 영역을 포함하는 반도체 기판(100)이 형성된다. 이때, 반도체 기판(100)에서 백그라인딩 된 면이 링 필름(108)과 접촉되도록 부착된다.
이후에, 도 15를 참조하면, 웨이퍼를 다시 전면(Front side)으로 돌린 상태에서 가장 바깥쪽에 있는 보강 필름(105)을 제거한다. 다음에, 도 16을 참조하면, 패시베이션층(103)의 상부에 형성된 코팅 필름(104)을 제거한다. 이에 따라, 별도의 웨이퍼 소잉(Wafer sawing) 공정 없이 DRIE 공정을 이용하여 웨이퍼 칩의 다이싱 공정을 마무리하게 된다.
이때, DRIE 영역(C) 상에서 층간절연막 IMD_1~IMD_n과 패시베이션층(103)이 형성된 영역 (J)은 반도체 기판(100) 보다 상대적으로 아주 얇은 두께(높이)를 갖는다. 특히, 얇은 두께를 갖는 (J) 영역은 에치 된 상태나 다름없으므로 쉽게 분리될 수 있다.
예를 들어, 반도체 기판(100)의 두께가 약 200㎛~300㎛라고 가정한다면, (J) 영역의 두께는 약 3㎛ 정도에 불과하다. 이에 따라, 반도체 기판(100)은 제 1트랜치(107) 영역에 의해 약 90% 정도가 이미 분리된 상태이므로, (J) 영역은 칩 영역을 구분하기 위해 쉽게 분리될 수 있다.
이에 따라, 제 1트랜치(107) 영역에 의해 스크라이브 라인 L 영역을 절단하게 될 경우 칩 영역 (B)과 칩 영역 (D)이 서로 분리된다.
도 1은 본 발명의 실시예에 따른 RFID 칩의 구성도.
도 2 및 도 3은 본 발명에 따른 웨이퍼 형성 방법을 설명하기 위한 구성도.
도 4 내지 도 16은 본 발명에 따른 웨이퍼 형성 방법을 설명하기 위한 공정 단면도.

Claims (20)

  1. 웨이퍼 상에 로오 및 컬럼 방향으로 배열된 다수의 칩;
    상기 다수의 칩 사이 영역에 형성되어 상기 다수의 칩을 분리하기 위한 스크라이브 라인; 및
    상기 다수의 칩 상에 배치된 얼라인 키 패턴을 포함하고,
    상기 얼라인 키 패턴은
    상기 웨이퍼의 후면에서 백그라인딩 공정을 수행하기 위한 제 1얼라인 키와,
    상기 웨이퍼의 전면에서 집적 공정을 수행하기 위한 제 2얼라인 키를 포함하는 것을 특징으로 하는 웨이퍼.
  2. 제 1항에 있어서, 상기 다수의 칩은 RFID 칩을 포함하는 것을 특징으로 하는 웨이퍼.
  3. 제 2항에 있어서, 상기 RFID 칩은 불휘발성 강유전체 메모리를 포함하는 것을 특징으로 하는 웨이퍼.
  4. 제 1항에 있어서, 상기 스크라이브 라인은 DRIE(Deep Reactive Ion Etching) 공정에 의해 분리되는 것을 특징으로 하는 웨이퍼.
  5. 제 4항에 있어서, 상기 DRIE 공정은 상기 얼라인 키 패턴을 기준으로 하여 상기 웨이퍼의 후면에서 이루어지는 것을 특징으로 하는 웨이퍼.
  6. 삭제
  7. 제 1항에 있어서, 상기 얼라인 키 패턴은 상기 다수의 칩 상의 일정 영역에서 세로 또는 가로 방향으로 분산 배치되는 것을 특징으로 하는 웨이퍼.
  8. 얼라인 키 패턴이 형성되는 제 1칩 영역, 제 2칩 영역, 및 상기 제 1칩 영역과 상기 제 2칩 영역을 분리하기 위한 스크라이브 라인을 포함하는 웨이퍼를 형성하는 방법에 있어서,
    반도체 기판의 상기 제 1칩 영역 상에 상기 얼라인 키 패턴을 형성하는 단계;
    상기 반도체 기판 상부의 상기 제 1칩 영역, 상기 제 2칩 영역 상에 회로 영역을 형성하는 단계;
    상기 회로 영역의 상부에 패시베이션층을 형성하는 단계;
    상기 반도체 기판의 후면에 백그라인딩 공정을 수행하여 상기 얼라인 키 패턴을 노출시키는 단계;
    포토 레지스트 패턴을 식각 마스크로 하여 상기 스크라이브 라인에 형성된 상기 반도체 기판의 후면에서 DRIE 공정에 의해 제 1트랜치를 형성하는 단계; 및
    상기 제 1트랜치를 포함하는 상기 반도체 기판에 웨이퍼 마운팅 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  9. 제 8항에 있어서, 상기 제 1칩 영역과, 상기 제 2칩 영역은 각각 RFID 칩을 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  10. 제 8항에 있어서, 상기 얼라인 키 패턴을 형성하는 단계는
    상기 반도체 기판에 제 2트랜치를 형성하는 단계; 및
    상기 제 2트랜치에 필링 물질을 매립하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  11. 제 10항에 있어서, 상기 필링 물질은 상기 반도체 기판과 다른 색상을 갖는 물질인 것을 특징으로 하는 웨이퍼 형성 방법.
  12. 제 8항에 있어서, 상기 회로 영역은 상기 스크라이브 라인 까지 연장되어 형성된 메탈라인과 층간절연막을 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  13. 제 8항에 있어서, 상기 패시베이션층은 상기 제 1칩 영역과, 상기 제 2칩 영역, 및 상기 스크라이브 라인 상에 모두 형성되는 것을 특징으로 하는 웨이퍼 형성 방법.
  14. 제 8항에 있어서,
    상기 패시베이션층의 상부에 코팅 필름을 형성하는 단계; 및
    상기 코팅 필름의 상부에 보강 필름을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  15. 제 14항에 있어서, 상기 보강 필름은 폴리머막, 알루미늄 호일 테이프 중 어느 하나를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  16. 제 8항에 있어서, 상기 포토 레지스트 패턴은 상기 반도체 기판의 상기 제 1칩 영역, 상기 제 2칩 영역 상에 형성되는 것을 특징으로 하는 웨이퍼 형성 방법.
  17. 삭제
  18. 제 8항에 있어서, 상기 제 1트랜치는 상기 반도체 기판의 후면에서 상기 패시베이션층이 노출되는 영역까지 식각되는 것을 특징으로 하는 웨이퍼 형성 방법.
  19. 제 8항에 있어서, 상기 마운팅 공정은
    상기 제 1트랜치를 포함하는 상기 반도체 기판이 장착되는 링 필름을 형성하는 단계; 및
    상기 링 필름의 외곽에 링 마운트를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
  20. 제 8항에 있어서, 상기 마운팅 공정 이후에 상기 패시베이션층의 상부에 형성된 코팅 필름과, 보강 필름을 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 형성 방법.
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