KR101065990B1 - 발광 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 발광 소자의 제조 방법은, 화합물 반도체층을 갖는 기판 상에 에칭 스톱층과 희생층을 사이에 두고 발광층을 갖는 제1 부재를 준비하는 단계; 실리콘층을 포함하는 제2 부재 상에 제1 부재를 발광층이 내측에 위치되도록 접합함으로써 적층 구조체를 형성하는 단계; 제1 부재를 발광층의 반대측으로부터 에칭함으로써, 에칭 스톱층이 노출되도록 기판에 관통 홈을 제공하는 단계; 및 희생층을 에칭함으로써 관통 홈이 제공된 기판을 적층 구조체로부터 제거하는 단계를 갖는다.

Description

발광 소자의 제조 방법{METHOD FOR MANUFACTURING LIGHT EMITTING DEVICE}
본 발명은 발광 소자의 제조 방법에 관한 것이다.
일본 공개 특허 출원 제2005-012034호에 기재되어 있는 바와 같이, GaAs 기판 상에 AlAs층을 사이에 두고 발광 소자를 포함하는 화합물 반도체층을 형성하는 단계, 화합물 반도체층을 다른 기판과 접합하는 단계, 상술된 AlAs층에서 상기 적층체(stack)를 분리하는 단계, 및 그에 의해 화합물 반도체층을 기판 상에 이전(transferring)하는 단계를 포함하는 방법이 알려져 있다.
그러나, 이전 방법에 대하여 여러 가지 기술의 제안이 요구되어 왔다.
따라서, 본 발명은 종래 방법에서 보여지지 않았던, 용이하고, 간단하며 새로운 이전 방법을 포함한, 발광 소자의 제조 방법을 제공하기 위한 것이다.
본 발명에 따른 발광 소자의 제조 방법은, 화합물 반도체층을 갖는 기판 상에 에칭 스톱층과 희생층을 사이에 두고 발광층을 갖는 제1 부재를 준비하는 단계; 실리콘층을 포함하는 제2 부재 상에 제1 부재를 발광층이 내측에 위치되도록 접합함으로써 접합 구조체를 형성하는 단계; 제1 부재를 발광층의 반대측으로부터 건식 에칭함으로써, 에칭 스톱층이 노출되도록 기판에 관통 홈을 제공하는 단계; 및 희생층을 에칭함으로써 관통 홈이 제공된 기판을 접합 구조체로부터 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 종래 방법에서 보여지지 않았던, 용이하고, 간단하며 새로운 이전 방법을 포함하는, 발광 소자의 제조 방법을 제공할 수 있다.
본 발명의 다른 특징은, 첨부 도면을 참조하여 이하의 예시적인 실시예의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명을 설명하기 위한 단면도들이다.
도 3은 본 발명을 설명하기 위한 단면도이다.
도 4는 본 발명을 설명하기 위한 단면도이다.
도 5는 본 발명을 설명하기 위한 단면도이다.
도 6은 본 발명을 설명하기 위한 단면도이다.
도 7은 본 발명을 설명하기 위한 단면도이다.
도 8은 본 발명을 설명하기 위한 단면도이다.
도 9는 본 발명을 설명하기 위한 단면도이다.
도 10은 본 발명을 설명하기 위한 단면도이다.
도 11은 본 발명을 설명하기 위한 단면도이다.
도 12는 본 발명을 설명하기 위한 단면도이다.
도 13은 본 발명을 설명하기 위한 단면도이다.
도 14는 본 발명을 설명하기 위한 단면도이다.
도 15는 본 발명을 설명하기 위한 단면도이다.
도 16은 본 발명을 설명하기 위한 단면도이다.
도 17은 본 발명을 설명하기 위한 단면도이다.
도 18은 본 발명을 설명하기 위한 단면도이다.
도 19는 본 발명을 설명하기 위한 단면도이다.
도 20은 본 발명을 설명하기 위한 단면도이다.
도 21은 본 발명을 설명하기 위한 단면도이다.
이제, 본 발명에 따른 발광 소자의 제조 방법에 대해서, 도면을 참조하면서 설명한다.
우선, 도 1에 나타낸 바와 같이, 화합물 반도체층을 갖는 기판(1010) 상에 에칭 스톱층(1020)과 희생층(1030)을 사이에 두고 발광층(1040)을 갖는 제1 부재(1000)를 준비한다. 필요에 따라서 발광층 상에 반도체 다층막(1050)(DBR 미러)이 설치될 수 있다. 화합물 반도체층을 갖는 기판(1010)은, 예를 들어 GaAs 기판을 포함한다. 그러나, 본 발명은 GaAs 기판에 한정되는 것이 아니고, 후술하는 바와 같이 여러 가지 기판의 적용이 가능하다.
다음으로, 도 2a에 도시되는 제2 부재(2000)를 준비한다. 제2 부재는 예를 들어 실리콘 웨이퍼 및 SOI 웨이퍼로 형성된다. 도 2a에서, 실리콘층(2010) 상에 유기 절연막(2020)이 제공된다. 또한, 도 2b는 제2 부재의 다른 예를 도시한다. 도 2b는 제2 부재(2000), 실리콘층(2010), 유기 절연층(2020), 절연성 산화막(2030), 및 구동 회로가 제공되어 있는 영역(2050)을 나타낸다. 상술된 실리콘층은 실리콘 웨이퍼는 물론, 실리콘층을 갖는다면 SOI 웨이퍼도 포함한다.
그 후, 실리콘층(2010)을 포함하는 제2 부재(2000)와, 상술된 제1 부재(1000)를 상술된 발광층(1040)이 내측에 위치되도록 적층(stacked)하여, 접합 구조체(bonded structure, 3000)를 형성한다. 이 상태를 도 3에 도시한다. 또한, 2개의 부재가 적층된 상태를 도 4에 도시하고 있다. 도 3에서는, 도 2b에 도시된 제2 부재가 제2 부재로서 사용되지만, 물론, 도 2a의 제2 부재도 사용할 수 있다.
다음으로, 도 5에 도시된 바와 같이, 상술된 발광층(1040)측의 반대측으로부터 상술된 화합물 반도체를 갖는 기판(1010)을 건식 에칭함으로써, 상술된 에칭 스톱층(1020)이 노출될 수 있도록, 상술된 화합물 반도체층을 갖는 기판 상에 관통 홈(5010)을 제공한다.
기판(1010)을 에칭하기 위해, 건식 에칭 기술 대신에 습식 에칭 기술이 사용될 수도 있다. 또한, 건식 에칭 기술을 이용하여 어느 정도의 깊이까지 기판(1010)을 에칭하고, 에칭 기술을 습식 에칭 기술로 절환함으로써 관통 홈을 형성할 수도 있다. 어느 경우에도, 상술한 에칭 스톱층이, 기판(1010)이 이면측으로부터 에칭될 때 에칭 처리에 대한 에칭 스톱층으로서 기능하는 한 기술이 특별히 한정되지 않는다.
상술된 관통 홈(5010)이 제공될 때, 미리, GaAs 등으로 만들어진 기판(1010)을 (아마도 100μm 이하의 두께로) 박막화(thinning)하고, 그 후, 레지스트 마스크 패턴을 사용함으로써, 관통 홈(5010)을 형성할 수 있다.
본 발명에 따른 상술된 에칭 스톱층(1020)은, 상술된 발광층(1040)측으로부터 상술된 기판(1010)을 향해서 제1 부재를 에칭할 때에 에칭을 미리 정해진 위치에서 멈추기 위한 층으로서 사용되지 않는 것을 특징으로 한다. 말하자면, 에칭 스톱층(1020)은, 상술된 기판(1010)측으로부터 상술된 발광층(1040)을 향하여 제1 부재가 건식 에칭될 때에, 에칭을 미리 정해진 위치에서 멈추기 위한 층으로서 사용되는 것을 특징으로 한다.
또한, 상술된 관통 홈의 저부에 상술된 희생층(1030)을 노출시켜서(도 6), 상술된 희생층을 습식 에칭함으로써, 상술된 관통 홈(5010)이 제공된 상술된 화합물 반도체층을 갖는 기판(1010)을 상술된 접합 구조체로부터 제거한다(도 7).
이렇게 해서, 실리콘층을 포함하는 제2 부재 위로 발광층(1040)이 이전된다.
(제1 부재)
도 1은, 상술된 제1 부재(1000)가 상술된 화합물 반도체층을 갖는 기판(1010) 상에 화합물 반도체층측으로부터 상술된 에칭 스톱층(1020)과 상술된 희생층(1030)을 이 순서대로 가질 경우를 설명한다. 특히, 도 8에 도시한 바와 같이, 화합물 반도체층(1010) 측으로부터 상술된 희생층(1030)과 상술된 에칭 스톱층(1020)을 제1 부재가 이 순서대로 포함할 수도 있다. 이러한 경우, 얻어진 접합 구조체가, 도 9에 도시된다. 상술된 화합물 반도체층을 갖는 기판에 관통 홈 및 관통 구멍(through-hole)을 건식 에칭에 의해 제공될 때, 도 10에 나타낸 바와 같이, 상술된 희생층(1030)이 제거되어서, 상술된 에칭 스톱층(1020)이 노출되게 된다. 그 후, 상술된 희생층(1030)이 제거되고, 그 결과, 상술된 화합물 반도체층을 갖는 기판이 접합 구조체로부터 제거된다.
발광층(1040) 상에 상술된 에칭 스톱층이 남아 있을 때에는, 에칭 스톱 층이 적절히 제거된다. 그에 의해, 도 7에 도시된 바와 같이, 제2 부재 위로 상술된 발광층이 이전되게 된다.
제1 부재는, 상술된 화합물 반도체층을 갖는 기판(1010) 상에 상술된 발광층(1040)이 에피택셜 성장될 수 있는 한, 상술된 희생층과 상술된 에칭 스톱층 사이에 다른 층을 가질 수 있다.
상술된 화합물 반도체층을 갖는 기판은 GaAs 기판 자체를 포함한다.
상술된 화합물 반도체층을 갖는 기판은, 또한 표면 상에 GaAs층을 갖는 사파이어 기판, 표면 상에 GaAs층을 갖는 SiC 기판, 및 표면 상에 GaAs층을 갖는 ZnO 기판을 포함한다. 표면 상에 GaAs층을 갖는 Ge 기판, 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs층을 갖는 Si 기판도 적용될 수 있다. 여기서, Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs층을 갖는 기판은, Si 웨이퍼 상에 SiGe층을 사이에 두고 Ge층을 갖고, Ge층 상에 GaAs층을 갖는 기판이다.
여기서, 도 21은, Si 웨이퍼 상에 SiGe층, Ge층 및 GaAs층을 이 순서대로 접합해서 형성된, 상술된 화합물 반도체층을 갖는 기판의 예를 나타낸다. 도 21은, 실리콘 웨이퍼(2910), SiGe층(2915), Ge층(2916) 및 반드시 필요하지는 않는 GaAs층(2917)을 도시한다. 도 21은 또한 에칭 스톱층(1020), 희생층(1030), 발광층(1040), 및 반도체 다층막(1050)(DBR 미러)을 도시한다. 또한, 발광층을 구성하는 GaAs로 이루어진 막이 Si 웨이퍼 상에 형성될 때, 격자부정합(lattice mismatch) 때문에 고품질의 막을 거의 얻을 수 없다고 한다. 격자부정합을 완화하기 위해서, Si 웨이퍼 상에 SiGe층을 제공하고, 그 위에 Ge층이 제공된다. 이에 의해, 발광층을 포함하는 막의 격자 상수가 그 하지층(underlayer)의 격자 상수와 더 가까워질 수 있다. SiGe층은, SiGe층이 Si 웨이퍼측에 가까울 때 SixGe1 -x의 x값을 1에 더 가깝게 설정하고, SiGe 층이 웨이퍼로부터 이격될수록 x를 감소시킬 수 있다. 또는, 환언하면, Ge의 양(quantity)에 구배를 제공할 수 있다.
또한, 상술된 화합물 반도체층을 갖는 기판으로서, 사파이어 기판, SiC 기판 및 ZnO 기판을 사용할 수도 있다.
상술된 화합물 반도체층을 갖는 기판이 GaAs 기판일 때, 에칭 스톱층이 GaInP(예를 들어, Ga0 .5In0 .5P)으로 형성된다. 물론, 기판 재료와 에칭 스톱층 사이에서 만족스러운 선택비가 취해질 수 있다면, 에칭 스톱층의 재료는 특별히 한정되지 않는다.
(발광층)
상술된 발광층은, 이중 헤테로 구조(double heterostructure)를 사용할 수 있지만, 상세한 것은, 예시적인 실시예에서 설명될 것이다.
전술된 바와 같이, 상술된 발광층 상에 반도체 다층막 미러를 제공할 수도 있다.
(제2 부재)
상술된 제2 부재는, 전술된 바와 같이, 상술된 발광 소자를 구동하기 위한 구동 회로를 구비할 수 있다.
상술된 제2 부재를 구성하는 상술된 실리콘 층은, 표면을 평탄화하고, 상술된 제1 부재를 위한 접합층으로서 기능하는 유기 절연층을 구비할 수 있지만, 생략할 수도 있다.
(메사 에칭)
발광 소자를 제조하는 방법은 상술된 제거 단계 후에 상술된 발광층이 메사 구조체를 가질 수 있도록 에칭하는 단계를 갖는다.
구체적으로는, 제2 부재 상에 이전된 발광층(1040)에 소위 메사 에칭 처리(mesa-etching treatment)를 행하고, 메사 구조체를 갖는 발광층(1040) 상에 절연막(2150)을 형성하고, 그 위에 패턴이 형성된다(도 11). 도 11은, 실리콘 웨이퍼(2210), 패시베이션 막(2230), 유기 절연층(2220) 및 발광층 상에 제공되는 반도체 다층막(1050)을 도시한다. 도 11에서, 전기적 접속을 위한 콘택트 홀들(2251 내지 2254)이 비어 있다(opened). 다음으로, 도 12에 도시된 바와 같이, 상술된 콘택트 홀들에 금속 박막들(2305 및 2306)을 형성하고, 구동 회로(2299)가 발광층과 전기적으로 접속된다.
그러나, 상술된 발광층을 메사 구조체 또는 섬 형태로 에칭한 후, 상술된 접합 구조체를 형성할 수도 있다. 이러한 경우, 얻어진 접합 구조체는, 도 13에 도시한 바와 같이, 내부에 공동(3500)이 존재한다.
(멀티)
그런데, 상술된 제1 부재는, 도 14에 도시한 바와 같이, 상술된 화합물 반도체층을 갖는 기판(4010) 상에 화합물 반도체층측으로부터 형성된, 상술된 제1 에칭 스톱층(4020)을 가지고, 또한, 상술된 제1 발광층(4040), 상술된 희생층(4030), 상술된 제2 에칭 스톱층(4021) 및 상술된 제2 발광층(4041)을 갖도록 구성될 수 있다. 반도체 다층막(DBR)(4050 및 4051) 각각은 필요에 따라 제공될 수 있다. 이러한 방식으로 복수의 발광층을 제공함으로써 형성된 접합 구조체가 도 15에 도시된다. 원하는 마스크를 사용하여, GaAs 등으로 만들어진 기판(4010)을 도 16에 도시된 바와 같이 이면측으로부터 건식 에칭한다. 에칭은 제1 에칭 스톱층(4020) 상에서 멈추게 된다. 층은 노출된 후에, 염산 등을 사용한 습식 에칭 기술로 제거된다. 그 후, 제2 에칭 스톱층(4021)이 노출될 때까지 층들은 발광층측을 향하여 더 건식 에칭된다.
관통 홈이 형성될 때, 도 16에 도시한 바와 같이 상술된 제2 에칭 스톱층(4021)이 노출된다.
구체적으로는, 화합물 반도체층을 갖는 기판(4010) 상에 건식 에칭 기술로 구멍이나 홈을 제공하여, 상술된 제1 에칭 스톱층(4020)을 노출시키고, 습식 에칭 기술로 제거한다. 다음에, 상술된 제2 에칭 스톱층(4021)이 노출될 때까지 건식 에칭 기술로 관통 홈이 더 깊이 패인다. 관통 홈이 형성된 상술된 화합물 반도체층을 갖는 기판(4010)에, 접착층(4097)과 UV 박리층(4098)을 사이에 두고 상술된 관통 홈에 연결된 세공을 갖는 유리 지지체(4099)가 적층된다(도 17). 도 18에 나타낸 바와 같이 상술된 희생층(4030)을 제거함으로써, 구조체로부터 유리 지지체(4099)측이 분리된다. GaAs 기판(4010)이 두꺼울 때에는, CMP 등의 연마나 연삭 기술로 기판이 (예를 들어, 100μm 이하의 두께로) 박막화될 수 있다.
그 후, 유리 지지체(4099)측은, 또한, 다른 기판(5010)(예를 들어, 구동 회로를 갖는 실리콘층) 상에 이전되도록, 도 19에 도시한 바와 같이 적층된다. 그 후, 도 20에 도시한 바와 같이, 상술된 제1 에칭 스톱층(4020)을 제거함으로써, 적층 재료가 유리 지지체(4099)측과 기판(5010)측으로 분리된다. 발광층(4040)이 기판(5010) 상에 이전된 후에는, 상술된 프로세스에 의해, 발광층으로의 전류 주입을 위한 전극을 층들에 제공하고, 동시에 구동 회로와 발광층을 전기적으로 접속한다.
상술된 제1 부재는 이하의 2개의 발광층을 갖도록 형성된다. 구체적으로, 제1 발광층은, 기판이 에칭될 때 에칭 스토퍼로서 작용하는 상술된 제1 에칭 스톱층을 사이에 두고 상술된 화합물 반도체층을 갖는 상술된 기판 상에 제공되는 발광층이다. 제2 발광층은 상술된 희생층과 제2 에칭 스톱층을 사이에 두고 제공되는 발광층이다.
그리하여, 상술된 희생층을 제거함으로써, 상술된 제2 발광층이 제2 부재 상에 이전하게 된다.
또한, 상술된 제1 에칭 스톱층을 제거함으로써, 상술된 제1 발광층을 다른 부재에 이전할 수 있다.
여기서, 상술된 희생층은 예를 들어, AlAs층이며, 상술된 제1 에칭 스톱층 및 상술된 제2 에칭 스톱층은 예를 들어 GaInP로 만들어진다.
상술한 발명에서, 제2 부재에 이전되기 전에, 제1 부재는 유리 기판 등에 일시적으로 적층될 수 있고, 최종적으로 제2 부재에 적층될 수도 있다.
(에칭)
상술된 제1 부재를 구성하는 기판에 건식 에칭 기술(RIBE)을 이용하여 관통 홈이 형성될 때 사용되는 가스 종류는 염소계 가스로서, Cl2, SiCl4 등이 있다. 염소계 가스와 Ar 등의 불활성 가스의 혼합 가스를 사용할 수도 있다. 첨가 가스로서, N2 가스, O2 가스, CO 가스 등도 적용될 수 있다. GaInP 이외에도, 예를 들어 AlInP로 만들어진 에칭 스톱층이 건식 에칭을 위한 에칭 스톱 층으로서 사용될 수도 있다.
습식 에칭 기술로 상술된 관통 홈을 준비할 때에는, 이하와 같이 작업한다. 예를 들어 GaInP를 에칭 스톱층으로서 사용하고, GaAs 기판을 에칭할 때에는, (과산화수소수가 포함되어 있는) 황산계 또는 인산계 용액을 에칭액으로서 사용한다. 한편, InP계의 기판이 사용되고 GaAs 등을 에칭 스톱층으로서 이용할 때에는, 염소계의 에칭액을 사용한다.
(예시적인 실시예)
우선, 제1 부재를 제작하기 위해서, 도 1에 도시한 바와 같이, p형 GaAs 기판(1010)을 준비한다. GaAs 기판이 화합물 반도체층을 갖는 전술된 기판에 대응한다.
그 위에 에칭 스톱층(1020)으로서, InGaP층이 MOCVD법에 의해 100nm로 형성된다. 또한, 그 위에 희생층으로서 p-AlAs층(1030)을 100nm로 형성한다. 대안적으로, 에칭 스톱층은, 수 nm 내지 수십 nm 범위의 두께로 형성될 수 있다.
발광층(1040)은, 기판(1010)측으로부터 p형 콘택트층(GaAs), p형 클래드층, p형 액티브층, n형 클래드층, n형 콘택트층(GaAs), 및 n-스톱층(Ga0.5In0.5P)을 포함한다. n-스톱층은, 발광층이 이전된 후에 메사 에칭을 멈추기 위한 층이다.
p형 클래드층은, 350nm의 두께를 갖는 p-Al0 .4Ga0 .6As로 만들어진다.
활성층으로서 작용하는 p형 액티브층은 300nm의 두께를 갖는 p-Al0 .13Ga0 .87As이다. n형 클래드층은, 1300nm의 두께를 갖는 n-Al0 .23Ga0 .77As이다. p형 콘택트층과 n형 콘택트층은 둘 다, 200nm의 두께를 갖는다.
또한, n형 DBR층(도 1의 1050)은, 633Å의 두께를 갖는 Al0 .2Ga0 .8As와 565Å의 두께를 갖는 Al0 .8Ga0 .2As의 쌍을 20개 적층해서 구성되어 있다.
제2 부재(2000)(도 2a 및 도 2b)는, 실리콘층 상에 스핀 코팅법으로 평탄하게 도포될 수 있고, 희생층을 선택적으로 에칭할 때에 에칭되지 않는 중합체 막인 유기 절연막을 구비한다. 용제에 융해된 폴리이미드를 스핀 코팅하고, 용제를 증발시켜 준비되는 2μm의 두께를 갖는 폴리이미드 막을 유기 절연막으로서 사용할 수 있다.
접합 단계(도 3)에서, 유기 절연막이 질소, 산소, 아르곤 등의 플라즈마에 노출되어 표면이 활성화되고, 접합 공정(bonding operation) 후에 400℃ 이하에서(예를 들어, 280℃에서 2시간 동안) 저온 열처리된다. 부재의 하부에 실리콘 트랜지스터 등의 구동 소자가 있을 때, 부재들을 저온에서 적층하는 것이 필수적이다. 만약 부재들을 고온에서 처리하면 실리콘 소자의 불순물이 재확산되어, 소자가 정상적으로 동작하지 않을 가능성이 높아진다.
접합 단계 후에, 도 5에 도시된 바와 같이, GaAs 기판의 이면에 레지스트 마스크가 도포되고, 광에 노출되어, 원하는 위치에 원하는 개구를 형성하고, ICP-RIE 건식 에칭 기술로, 용량 결합 플라즈마 장치를 사용하여, 관통 홈(도 5의 5010)을 형성한다. 건식 에칭을 위한 레지스트막이 도포되기 전에, CMP 기술 등으로 GaAs 기판이 박막화되는 것이 바람직하다. RIE 조건에 관해서는, 기판 온도는 대략 100℃이고 반응성 가스로서는 염소가 사용된다. 예시적인 실시예는, 기판이 상술된 건식 에칭 처리될 때, 상술된 에칭 스톱층 InGaP(1020) 상에서 에칭이 멈추는 현상을 이용한다.
다음에, InGaP 에칭 스톱층이 HCl을 사용해서 제거되어 AlAs 희생층을 노출시킨다. 부재에서 희생층인 AlAs층은, 희석된 HF를 이용하는 선택적 에칭에 의해 제거되고, 접합 구조체로부터 GaAs 기판이 분리된다. AlAs층은 5% 불산 용액을 사용해서 제거될 수 있다.
그 후, 실리콘 층 상에 이전된 발광층(1040)은, 도 11 및 도 12에 도시된 바와 같이, 메사 구조체로 에칭되고, 그 위에 SiN막(2150)이 플라즈마 CVD 기술로 형성된다. 그 후, SiN막이 패터닝되고, 콘택트 홀(2251) 등이 형성되고, Ni/Au 등의 금속이 증착되고, 발광층(발광 다이오드)이 구동 회로(2299)와 전기적으로 접속된다. 발광층이 구동 회로와 접속될 때, 도 11의 반도체 다층막이 n형 DBR로서 구성될 수 있다. 그 후, 구동 회로가 n형 DBR층과 전기적으로 접속될 수 있다. 그리하여, 부재가 구성될 때, DBR의 막 두께 방향의 전체에 n측 전극으로부터 캐리어를 주입할 필요가 없으므로, 고저항이 필요하지 않게 된다.
본 발명에 따른 발광 소자의 제조 방법을 사용하여, 실리콘층 상에 발광 소자를 어레이 형상으로 형성할 수 있다. 어레이 형상을 갖는 발광 소자는, LED 프린터의 프린터 헤드를 구성할 수 있다.
본 발명이 예시적인 실시예를 참조하여 기술되었지만, 본 발명이 기술된 예시적인 실시예에 한정되지 않는다는 것이 이해되어야 한다. 이하의 청구항들의 범위는 모든 그러한 수정 및 동등한 구조와 기능을 포괄하도록 최광의의 해석을 따라야 한다.
본 출원은 2007년 10월 4일 출원된 일본 특허 출원 제2007-261018호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로서 포함된다.

Claims (13)

  1. 발광 소자의 제조 방법이며,
    화합물 반도체층을 갖는 기판 상에 에칭 스톱층과 희생층을 사이에 두고 발광층을 갖는 제1 부재를 준비하는 단계;
    실리콘층을 포함하는 제2 부재 상에 상기 제1 부재를 상기 발광층이 내측에 위치되도록 접합함으로써 접합 구조체를 형성하는 단계;
    상기 제1 부재를 상기 발광층의 반대측으로부터 에칭함으로써, 상기 에칭 스톱층이 노출되도록 상기 기판에 관통 홈을 제공하는 단계; 및
    상기 희생층을 에칭함으로써 상기 관통 홈이 제공된 기판을 상기 접합 구조체로부터 제거하는 단계를 포함하는, 발광 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 부재는, 상기 화합물 반도체층을 갖는 기판 상에, 상기 에칭 스톱층과 상기 희생층을 상기 기판측으로부터 이 순서대로 갖는, 발광 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 부재는, 상기 화합물 반도체층을 갖는 기판 상에, 상기 희생층과 상기 에칭 스톱층을 상기 기판측으로부터 이 순서대로 갖는, 발광 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 화합물 반도체층을 갖는 상기 기판은, GaAs 기판, 표면 상에 GaAs층을 갖는 사파이어 기판, 표면 상에 GaAs층을 갖는 SiC 기판, 표면 상에 GaAs층을 갖는 ZnO 기판, 표면 상에 GaAs층을 갖는 Ge 기판, 및 Si 웨이퍼 상에 버퍼층을 사이에 두고 GaAs층을 갖는 Si 기판을 포함하는, 발광 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 Si 웨이퍼 상에 상기 버퍼층을 사이에 두고 상기 GaAs층을 갖는 기판은, Si 웨이퍼 상에 SiGe층을 사이에 두고 Ge층을 갖고, 상기 Ge층 상에 상기 GaAs층을 갖는 기판인, 발광 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 발광층은 반도체 다층 미러를 갖는, 발광 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 부재는, 상기 발광 소자를 구동하기 위한 구동 회로가 제공되는, 발광 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 부재에 포함되는 상기 실리콘층은 유기 절연층이 제공된, 발광 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제거하는 단계 후에, 상기 발광층을 메사 구조체로 에칭하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 발광층을 메사 구조체로 에칭한 후 상기 접합 구조체를 형성하는 단계를 더 포함하는, 발광 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 부재는, 상기 화합물 반도체층을 갖는 기판 상에, 상기 화합물 반도체층 측으로부터 제1 에칭 스톱층, 제1 발광층, 희생층, 제2 에칭 스톱층 및 제2 발광층을 갖는, 발광 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 부재는,
    화합물 반도체층을 갖는 기판 상에, 상기 기판이 에칭될 때에 에칭 스토퍼로서 작용하는 제1 에칭 스톱층을 사이에 두고 제1 발광층을 포함하고,
    상기 희생층과 제2 에칭 스톱층을 사이에 두고 제2 발광층을 포함하고,
    상기 희생층을 제거함으로써 상기 제2 발광층을 제2 부재 상에 이전하고,
    상기 제1 에칭 스톱층을 제거함으로써 상기 제1 발광층을 다른 부재 상에 이전하는 것을 특징으로 하는, 발광 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 희생층은 AlAs층이며, 상기 제1 에칭 스톱층 및 상기 제2 에칭 스톱층은 GaInP로 만들어지는, 발광 소자의 제조 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI411129B (zh) 2009-12-31 2013-10-01 Epistar Corp 發光二極體的形成方法
WO2012033551A1 (en) 2010-09-10 2012-03-15 Versatilis Llc Methods of fabricating optoelectronic devices using layers detached from semiconductor donors and devices made thereby
US9012948B2 (en) 2010-10-04 2015-04-21 Epistar Corporation Light-emitting element having a plurality of contact parts
TWI429795B (zh) * 2011-10-31 2014-03-11 Univ Nat Taiwan 於氮化鎵上製作氧化鋅之方法與其應用thereof
DE102013105035A1 (de) 2013-05-16 2014-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
CN103296155B (zh) * 2013-06-06 2016-04-20 刘凤全 一种薄膜led外延芯片的制造方法
TWI671141B (zh) * 2013-08-30 2019-09-11 半導體能源研究所股份有限公司 支撐體供應裝置及供應支撐體的方法
CN105097430B (zh) * 2014-05-05 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10804407B2 (en) 2016-05-12 2020-10-13 Semiconductor Energy Laboratory Co., Ltd. Laser processing apparatus and stack processing apparatus
KR102634586B1 (ko) 2018-06-11 2024-02-07 삼성디스플레이 주식회사 발광 소자, 그 제조방법 및 발광 소자를 포함하는 표시 장치
KR102590984B1 (ko) 2018-10-30 2023-10-18 삼성디스플레이 주식회사 발광 소자 구조물 및 발광 소자의 제조방법
JP2019075569A (ja) * 2018-12-12 2019-05-16 晶元光電股▲ふん▼有限公司Ｅｐｉｓｔａｒ Ｃｏｒｐｏｒａｔｉｏｎ 半導体素子を選択的にトランスファーする方法
KR20210143729A (ko) 2019-03-22 2021-11-29 니치아 카가쿠 고교 가부시키가이샤 화상 표시 장치의 제조 방법 및 화상 표시 장치
JP7457255B2 (ja) 2019-05-08 2024-03-28 日亜化学工業株式会社 画像表示装置の製造方法および画像表示装置
JP7484078B2 (ja) * 2019-05-10 2024-05-16 日亜化学工業株式会社 画像表示装置の製造方法および画像表示装置
JP7428919B2 (ja) 2019-07-25 2024-02-07 日亜化学工業株式会社 画像表示装置の製造方法および画像表示装置
JP7489605B2 (ja) 2019-10-01 2024-05-24 日亜化学工業株式会社 画像表示装置の製造方法および画像表示装置
CN110854154B (zh) * 2019-11-18 2024-04-30 佛山市国星半导体技术有限公司 一种硅基微型led芯片及其制作方法
CN117855339B (zh) * 2024-03-05 2024-05-14 山西创芯光电科技有限公司 一种完全去除衬底的超晶格红外探测器制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020066899A1 (en) 2000-08-04 2002-06-06 Fitzergald Eugene A. Silicon wafer with embedded optoelectronic material for monolithic OEIC
KR20050093876A (ko) * 2004-03-19 2005-09-23 엘지전자 주식회사 발광 소자 및 그의 제조 방법

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5750000A (en) * 1990-08-03 1998-05-12 Canon Kabushiki Kaisha Semiconductor member, and process for preparing same and semiconductor device formed by use of same
KR950014609B1 (ko) * 1990-08-03 1995-12-11 캐논 가부시끼가이샤 반도체부재 및 반도체부재의 제조방법
JP2693032B2 (ja) * 1990-10-16 1997-12-17 キヤノン株式会社 半導体層の形成方法及びこれを用いる太陽電池の製造方法
CA2069038C (en) * 1991-05-22 1997-08-12 Kiyofumi Sakaguchi Method for preparing semiconductor member
EP0534474B1 (en) * 1991-09-27 2002-01-16 Canon Kabushiki Kaisha Method of processing a silicon substrate
JP3352118B2 (ja) * 1992-08-25 2002-12-03 キヤノン株式会社 半導体装置及びその製造方法
JP3192000B2 (ja) * 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
JPH06244389A (ja) * 1992-12-25 1994-09-02 Canon Inc 半導体基板の作製方法及び該方法により作製された半導体基板
JPH07106632A (ja) * 1993-09-30 1995-04-21 Victor Co Of Japan Ltd 半導体発光素子アレイ装置
JPH09331049A (ja) * 1996-04-08 1997-12-22 Canon Inc 貼り合わせｓｏｉ基板の作製方法及びｓｏｉ基板
EP0851513B1 (en) * 1996-12-27 2007-11-21 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
US6756289B1 (en) * 1996-12-27 2004-06-29 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
CA2231625C (en) * 1997-03-17 2002-04-02 Canon Kabushiki Kaisha Semiconductor substrate having compound semiconductor layer, process for its production, and electronic device fabricated on semiconductor substrate
CA2232796C (en) * 1997-03-26 2002-01-22 Canon Kabushiki Kaisha Thin film forming process
JP3647191B2 (ja) * 1997-03-27 2005-05-11 キヤノン株式会社 半導体装置の製造方法
JP3492142B2 (ja) * 1997-03-27 2004-02-03 キヤノン株式会社 半導体基材の製造方法
CA2233115C (en) * 1997-03-27 2002-03-12 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
CA2233127C (en) * 1997-03-27 2004-07-06 Canon Kabushiki Kaisha Method and apparatus for separating composite member using fluid
EP0926709A3 (en) * 1997-12-26 2000-08-30 Canon Kabushiki Kaisha Method of manufacturing an SOI structure
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6331208B1 (en) * 1998-05-15 2001-12-18 Canon Kabushiki Kaisha Process for producing solar cell, process for producing thin-film semiconductor, process for separating thin-film semiconductor, and process for forming semiconductor
US6391743B1 (en) * 1998-09-22 2002-05-21 Canon Kabushiki Kaisha Method and apparatus for producing photoelectric conversion device
TW400393B (en) * 1999-02-12 2000-08-01 Taiwan Semiconductor Mfg The metalization process of utilizing the sacrifice layer to avoid the damage of the etch stopping layer
US6452091B1 (en) * 1999-07-14 2002-09-17 Canon Kabushiki Kaisha Method of producing thin-film single-crystal device, solar cell module and method of producing the same
JP2001284622A (ja) * 2000-03-31 2001-10-12 Canon Inc 半導体部材の製造方法及び太陽電池の製造方法
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002229473A (ja) * 2001-01-31 2002-08-14 Canon Inc 表示装置の製造方法
JP4211256B2 (ja) * 2001-12-28 2009-01-21 セイコーエプソン株式会社 半導体集積回路、半導体集積回路の製造方法、電気光学装置、電子機器
JP2004179641A (ja) * 2002-11-11 2004-06-24 Oki Data Corp 半導体装置、光プリントヘッド、及び画像形成装置
US7180099B2 (en) * 2002-11-11 2007-02-20 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
JP4097510B2 (ja) * 2002-11-20 2008-06-11 株式会社沖データ 半導体装置の製造方法
JP2004335642A (ja) * 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
EP1620583A4 (en) * 2003-05-06 2009-04-22 Canon Kk SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE, LUMINOUS DIODE AND MANUFACTURING METHOD THEREFOR
JP2005005509A (ja) * 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
US6913985B2 (en) * 2003-06-20 2005-07-05 Oki Data Corporation Method of manufacturing a semiconductor device
JP4382419B2 (ja) * 2003-08-27 2009-12-16 日本電気株式会社 半導体素子のエピタキシャル層分離方法
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
JP4950047B2 (ja) * 2004-07-22 2012-06-13 ボード オブ トラスティーズ オブ ザ レランド スタンフォード ジュニア ユニバーシティ ゲルマニウムの成長方法及び半導体基板の製造方法
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
JP4854336B2 (ja) * 2006-03-07 2012-01-18 キヤノン株式会社 インクジェットヘッド用基板の製造方法
WO2007133044A1 (en) * 2006-05-15 2007-11-22 Epivalley Co., Ltd. Manufacturing method of nitride semiconductor substrate and iii-nitride semiconductor light emitting device
JP5171016B2 (ja) * 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020066899A1 (en) 2000-08-04 2002-06-06 Fitzergald Eugene A. Silicon wafer with embedded optoelectronic material for monolithic OEIC
KR20050093876A (ko) * 2004-03-19 2005-09-23 엘지전자 주식회사 발광 소자 및 그의 제조 방법

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Publication number Publication date
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KR20100063128A (ko) 2010-06-10

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