JP2002083953A - 実装用微小構造体および光伝送装置 - Google Patents
実装用微小構造体および光伝送装置Info
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Abstract
(57)【要約】
【課題】基板上面の凹部に重力で嵌合し、面発光レーザ
素子等の化合物半導体素子を高位置精度に実装するため
の実装用微小構造体を提供する。 【解決手段】Ｓｉ異方性エッチングにより基板上面の凹
部と同形態に高精度に形成されたＳｉ製ブロック１の上
面に面発光レーザ素子２を形成する。面発光レーザの場
合、エピタキシャル層をＳｉ基板上で成長させると、格
子不整合等の問題が生じるため、例えばＧａＡｓ基板１
１基板上にエピタキシャル層１４を成長させ、それを逆
向きにしてＳｉ基板１７上に接合し、面発光レーザ素子
２を成形してから、異方性エッチングによりＳｉ製ブロ
ック１を成形・分割する。Ｓｉ製ブロック１には個別の
素子を形成してもよいが、化合物半導体素子と個別に駆
動するために、両者の中間層２２に高抵抗層２３や電流
阻止層２４などを介装する。電極をＳｉ基板１７の上面
に設けるとプローバ検査し易い。
素子等の化合物半導体素子を高位置精度に実装するため
の実装用微小構造体を提供する。 【解決手段】Ｓｉ異方性エッチングにより基板上面の凹
部と同形態に高精度に形成されたＳｉ製ブロック１の上
面に面発光レーザ素子２を形成する。面発光レーザの場
合、エピタキシャル層をＳｉ基板上で成長させると、格
子不整合等の問題が生じるため、例えばＧａＡｓ基板１
１基板上にエピタキシャル層１４を成長させ、それを逆
向きにしてＳｉ基板１７上に接合し、面発光レーザ素子
２を成形してから、異方性エッチングによりＳｉ製ブロ
ック１を成形・分割する。Ｓｉ製ブロック１には個別の
素子を形成してもよいが、化合物半導体素子と個別に駆
動するために、両者の中間層２２に高抵抗層２３や電流
阻止層２４などを介装する。電極をＳｉ基板１７の上面
に設けるとプローバ検査し易い。
Description
【０００１】
【発明の属する技術分野】本発明は、素子を基体（基
板）に実装するときに用いられる実装用微小構造体に関
し、例えばワンチップコンピュータのように、積層した
ＩＣチップ間での光インターコネクション装置に好適な
ものである。
板）に実装するときに用いられる実装用微小構造体に関
し、例えばワンチップコンピュータのように、積層した
ＩＣチップ間での光インターコネクション装置に好適な
ものである。
【０００２】
【従来の技術】コンピュータの更なる高速化を図るた
め、ＣＰＵやＤＲＡＭ等のＩＣチップを積層し、チップ
間のデータのやりとりを光信号で行うワンチップコンピ
ュータが考えられている。このようなワンチップコンピ
ュータの光インターコネクション装置は、例えば或るＩ
Ｃチップの発光素子と、他のＩＣチップの受光素子とが
対向するようにして各ＩＣチップを積層すれば、一方の
発光素子の発光を他のＩＣチップで直接的に受光するこ
とができる。従って、この光にデータを乗せれば、ＩＣ
チップ間でデータの伝送を高速に行うことができる。ま
た、受光素子が設けられたＩＣチップを更に積層すれ
ば、一つの発光素子の信号を複数の受光素子で受光する
ことができる、つまり一つのＩＣチップのデータを同時
に複数の他のＩＣチップに伝送することができるため、
非常に高速な光バスを形成することもできる。なお、こ
のような積層ＩＣチップ間の光インターコネクション装
置の発光素子としては、出射口の口径が小さい垂直共振
器型面発光レーザ素子が最適である。
め、ＣＰＵやＤＲＡＭ等のＩＣチップを積層し、チップ
間のデータのやりとりを光信号で行うワンチップコンピ
ュータが考えられている。このようなワンチップコンピ
ュータの光インターコネクション装置は、例えば或るＩ
Ｃチップの発光素子と、他のＩＣチップの受光素子とが
対向するようにして各ＩＣチップを積層すれば、一方の
発光素子の発光を他のＩＣチップで直接的に受光するこ
とができる。従って、この光にデータを乗せれば、ＩＣ
チップ間でデータの伝送を高速に行うことができる。ま
た、受光素子が設けられたＩＣチップを更に積層すれ
ば、一つの発光素子の信号を複数の受光素子で受光する
ことができる、つまり一つのＩＣチップのデータを同時
に複数の他のＩＣチップに伝送することができるため、
非常に高速な光バスを形成することもできる。なお、こ
のような積層ＩＣチップ間の光インターコネクション装
置の発光素子としては、出射口の口径が小さい垂直共振
器型面発光レーザ素子が最適である。
【０００３】一方、例えばUnited States Patent 59045
45に記載される素子実装技術がある。この素子実装技術
は、図１０に示すように、例えば基板やフィルム等の基
体Ｃの上面に所定の形状の凹部Ａを形成しておき、実装
すべき素子を、この凹部に嵌合する形態の微小構造体Ｂ
に成形し、この微小構造体Ｂを所定の流体に混入してス
ラリを作り、このスラリを、前記基体Ｃの上面上で流動
すると、前記凹部Ａと同じ形態の微小構造体Ｂからなる
素子が当該凹部Ａに重力によって嵌合して、実装される
ものである。この従来技術でも、例えばＧａＡｓから構
成される面発光レーザ素子を、前記凹部に嵌合する形態
の微小構造体に成形し、前記実装技術によって、当該面
発光レーザ素子を実装することが開示されている。な
お、前記基体はＳｉで形成されており、当該基体の上面
の凹部は、Ｓｉ異方性エッチングによって形成されてい
る。
45に記載される素子実装技術がある。この素子実装技術
は、図１０に示すように、例えば基板やフィルム等の基
体Ｃの上面に所定の形状の凹部Ａを形成しておき、実装
すべき素子を、この凹部に嵌合する形態の微小構造体Ｂ
に成形し、この微小構造体Ｂを所定の流体に混入してス
ラリを作り、このスラリを、前記基体Ｃの上面上で流動
すると、前記凹部Ａと同じ形態の微小構造体Ｂからなる
素子が当該凹部Ａに重力によって嵌合して、実装される
ものである。この従来技術でも、例えばＧａＡｓから構
成される面発光レーザ素子を、前記凹部に嵌合する形態
の微小構造体に成形し、前記実装技術によって、当該面
発光レーザ素子を実装することが開示されている。な
お、前記基体はＳｉで形成されており、当該基体の上面
の凹部は、Ｓｉ異方性エッチングによって形成されてい
る。
【０００４】
【発明が解決しようとする課題】ところで、周知のよう
に、Ｓｉ異方性エッチングは、形成する形態の精度が極
めて高い。つまり、前記基体の上面に形成される凹部の
形態は、非常に精度がよい。しかし、前記面発光レーザ
素子に代表される化合物半導体では、異方性エッチング
を施しても、さほど形態の精度が高くない。つまり、異
方性エッチングで形成される化合物半導体の微小構造体
は、形態精度に劣る。従って、如何に基体上面の凹部の
形態精度が高くても、化合物半導体の微小構造体の形態
精度が低くては、素子として実装する位置精度が低くな
ってしまう。
に、Ｓｉ異方性エッチングは、形成する形態の精度が極
めて高い。つまり、前記基体の上面に形成される凹部の
形態は、非常に精度がよい。しかし、前記面発光レーザ
素子に代表される化合物半導体では、異方性エッチング
を施しても、さほど形態の精度が高くない。つまり、異
方性エッチングで形成される化合物半導体の微小構造体
は、形態精度に劣る。従って、如何に基体上面の凹部の
形態精度が高くても、化合物半導体の微小構造体の形態
精度が低くては、素子として実装する位置精度が低くな
ってしまう。
【０００５】本発明は前記諸問題を解決すべく開発され
たものであり、素子実装位置精度が極めて高い実装用微
小構造体を提供することを目的とするものである。
たものであり、素子実装位置精度が極めて高い実装用微
小構造体を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】上記諸問題を解決するた
め、本発明のうち請求項１に係る実装用微小構造体は、
流体に混入されてスラリをなし、このスラリを基体の上
面で流動させることにより、当該基体の上面の所定の部
位に形成された凹部に嵌合して実装される実装用微小構
造体であって、前記基体上面の凹部に嵌合する形態のＳ
ｉ製ブロックと、このブロックの上面に形成された化合
物半導体素子とを備えたことを特徴とするものである。
め、本発明のうち請求項１に係る実装用微小構造体は、
流体に混入されてスラリをなし、このスラリを基体の上
面で流動させることにより、当該基体の上面の所定の部
位に形成された凹部に嵌合して実装される実装用微小構
造体であって、前記基体上面の凹部に嵌合する形態のＳ
ｉ製ブロックと、このブロックの上面に形成された化合
物半導体素子とを備えたことを特徴とするものである。
【０００７】また、本発明のうち請求項２に係る実装用
微小構造体は、前記請求項１の発明において、前記Ｓｉ
製ブロックと化合物半導体素子とを化合物半導体−Ｓｉ
直接接合で接合したことを特徴とするものである。ま
た、本発明のうち請求項３に係る実装用微小構造体は、
前記請求項１の発明において、前記Ｓｉ製ブロックと化
合物半導体素子とをＩｎＰ−Ｓｉ直接接合で接合したこ
とを特徴とするものである。また、本発明のうち請求項
４に係る実装用微小構造体は、前記請求項１の発明にお
いて、前記Ｓｉ製ブロックと化合物半導体素子とをＧａ
Ａｓ−Ｓｉ直接接合で接合したことを特徴とするもので
ある。
微小構造体は、前記請求項１の発明において、前記Ｓｉ
製ブロックと化合物半導体素子とを化合物半導体−Ｓｉ
直接接合で接合したことを特徴とするものである。ま
た、本発明のうち請求項３に係る実装用微小構造体は、
前記請求項１の発明において、前記Ｓｉ製ブロックと化
合物半導体素子とをＩｎＰ−Ｓｉ直接接合で接合したこ
とを特徴とするものである。また、本発明のうち請求項
４に係る実装用微小構造体は、前記請求項１の発明にお
いて、前記Ｓｉ製ブロックと化合物半導体素子とをＧａ
Ａｓ−Ｓｉ直接接合で接合したことを特徴とするもので
ある。
【０００８】また、本発明のうち請求項５に係る実装用
微小構造体は、前記請求項１の発明において、前記Ｓｉ
製ブロックと化合物半導体素子とを金属膜を介して接合
したことを特徴とするものである。また、本発明のうち
請求項６に係る実装用微小構造体は、前記請求項１の発
明において、前記Ｓｉ製ブロックと化合物半導体素子と
を半田を介して接合したことを特徴とするものである。
また、本発明のうち請求項７に係る実装用微小構造体
は、前記請求項１の発明において、前記Ｓｉ製ブロック
と化合物半導体素子とを樹脂を介して接合したことを特
徴とするものである。また、本発明のうち請求項８に係
る実装用微小構造体は、前記請求項１の発明において、
前記Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ2膜
を介して接合したことを特徴とするものである。また、
本発明のうち請求項９に係る実装用微小構造体は、前記
請求項１の発明において、前記Ｓｉ製ブロックと化合物
半導体素子とをＳｉＯ2膜とＡｌＧａＡｓ層を介して接
合したことを特徴とするものである。
微小構造体は、前記請求項１の発明において、前記Ｓｉ
製ブロックと化合物半導体素子とを金属膜を介して接合
したことを特徴とするものである。また、本発明のうち
請求項６に係る実装用微小構造体は、前記請求項１の発
明において、前記Ｓｉ製ブロックと化合物半導体素子と
を半田を介して接合したことを特徴とするものである。
また、本発明のうち請求項７に係る実装用微小構造体
は、前記請求項１の発明において、前記Ｓｉ製ブロック
と化合物半導体素子とを樹脂を介して接合したことを特
徴とするものである。また、本発明のうち請求項８に係
る実装用微小構造体は、前記請求項１の発明において、
前記Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ2膜
を介して接合したことを特徴とするものである。また、
本発明のうち請求項９に係る実装用微小構造体は、前記
請求項１の発明において、前記Ｓｉ製ブロックと化合物
半導体素子とをＳｉＯ2膜とＡｌＧａＡｓ層を介して接
合したことを特徴とするものである。
【０００９】また、本発明のうち請求項１０に係る実装
用微小構造体は、前記請求項１乃至９の発明において、
前記化合物半導体素子を、一つのＳｉ製ブロックに対し
て複数形成したことを特徴とするものである。また、本
発明のうち請求項１１に係る実装用微小構造体は、前記
請求項１乃至１０の発明において、前記Ｓｉ製ブロック
自体に、個別の素子を形成したことを特徴とするもので
ある。
用微小構造体は、前記請求項１乃至９の発明において、
前記化合物半導体素子を、一つのＳｉ製ブロックに対し
て複数形成したことを特徴とするものである。また、本
発明のうち請求項１１に係る実装用微小構造体は、前記
請求項１乃至１０の発明において、前記Ｓｉ製ブロック
自体に、個別の素子を形成したことを特徴とするもので
ある。
【００１０】また、本発明のうち請求項１２に係る実装
用微小構造体は、前記請求項１１の発明において、前記
Ｓｉ製ブロック自体に形成された個別の素子は、前記化
合物半導体素子と互いに重合又は対向する位置に配置さ
れていることを特徴とするものである。また、本発明の
うち請求項１３に係る実装用微小構造体は、前記請求項
１１の発明において、前記Ｓｉ製ブロック自体に形成さ
れた個別の素子は、前記化合物半導体素子と互いにずれ
た位置に配置されていることを特徴とするものである。
用微小構造体は、前記請求項１１の発明において、前記
Ｓｉ製ブロック自体に形成された個別の素子は、前記化
合物半導体素子と互いに重合又は対向する位置に配置さ
れていることを特徴とするものである。また、本発明の
うち請求項１３に係る実装用微小構造体は、前記請求項
１１の発明において、前記Ｓｉ製ブロック自体に形成さ
れた個別の素子は、前記化合物半導体素子と互いにずれ
た位置に配置されていることを特徴とするものである。
【００１１】また、本発明のうち請求項１４に係る実装
用微小構造体は、前記請求項１乃至１３の発明におい
て、前記化合物半導体素子用の全ての電極を、前記Ｓｉ
製ブロックの上面に形成したことを特徴とするものであ
る。また、本発明のうち請求項１５に係る実装用微小構
造体は、前記請求項１乃至１３の発明において、前記化
合物半導体素子用の何れかの電極を、前記Ｓｉ製ブロッ
ク用の電極と共通化したことを特徴とするものである。
用微小構造体は、前記請求項１乃至１３の発明におい
て、前記化合物半導体素子用の全ての電極を、前記Ｓｉ
製ブロックの上面に形成したことを特徴とするものであ
る。また、本発明のうち請求項１５に係る実装用微小構
造体は、前記請求項１乃至１３の発明において、前記化
合物半導体素子用の何れかの電極を、前記Ｓｉ製ブロッ
ク用の電極と共通化したことを特徴とするものである。
【００１２】また、本発明のうち請求項１６に係る実装
用微小構造体は、前記請求項１５の発明において、前記
Ｓｉ製ブロックの上面に形成された化合物半導体素子用
の電極と当該Ｓｉ製ブロックとの間に、抵抗値が１×１
０4 Ω以上の高抵抗層を設けたことを特徴とするもので
ある。また、本発明のうち請求項１７に係る実装用微小
構造体は、前記請求項１６の発明において、前記高抵抗
層を化合物半導体で構成したことを特徴とするものであ
る。
用微小構造体は、前記請求項１５の発明において、前記
Ｓｉ製ブロックの上面に形成された化合物半導体素子用
の電極と当該Ｓｉ製ブロックとの間に、抵抗値が１×１
０4 Ω以上の高抵抗層を設けたことを特徴とするもので
ある。また、本発明のうち請求項１７に係る実装用微小
構造体は、前記請求項１６の発明において、前記高抵抗
層を化合物半導体で構成したことを特徴とするものであ
る。
【００１３】また、本発明のうち請求項１８に係る実装
用微小構造体は、前記請求項１６の発明において、前記
高抵抗層を、ＣｒとＯがドープされた化合物半導体で構
成したことを特徴とするものである。また、本発明のう
ち請求項１９に係る実装用微小構造体は、前記請求項１
６の発明において、前記高抵抗層を酸化物で構成したこ
とを特徴とするものである。
用微小構造体は、前記請求項１６の発明において、前記
高抵抗層を、ＣｒとＯがドープされた化合物半導体で構
成したことを特徴とするものである。また、本発明のう
ち請求項１９に係る実装用微小構造体は、前記請求項１
６の発明において、前記高抵抗層を酸化物で構成したこ
とを特徴とするものである。
【００１４】また、本発明のうち請求項２０に係る実装
用微小構造体は、前記請求項１６の発明において、前記
高抵抗層を窒化物で構成したことを特徴とするものであ
る。また、本発明のうち請求項２１に係る実装用微小構
造体は、前記請求項１６の発明において、前記高抵抗層
を樹脂で構成したことを特徴とするものである。また、
本発明のうち請求項２２に係る実装用微小構造体は、前
記請求項１５の発明において、前記Ｓｉ製ブロックの上
面に形成された化合物半導体素子用の電極と当該Ｓｉ製
ブロックとの間に、ＰＮ接合による電流阻止層を設けた
ことを特徴とするものである。
用微小構造体は、前記請求項１６の発明において、前記
高抵抗層を窒化物で構成したことを特徴とするものであ
る。また、本発明のうち請求項２１に係る実装用微小構
造体は、前記請求項１６の発明において、前記高抵抗層
を樹脂で構成したことを特徴とするものである。また、
本発明のうち請求項２２に係る実装用微小構造体は、前
記請求項１５の発明において、前記Ｓｉ製ブロックの上
面に形成された化合物半導体素子用の電極と当該Ｓｉ製
ブロックとの間に、ＰＮ接合による電流阻止層を設けた
ことを特徴とするものである。
【００１５】また、本発明のうち請求項２３に係る実装
用微小構造体は、前記請求項２２の発明において、Ｐ型
半導体及びＮ型半導体の層をＰＮＰ又はＮＰＮの順に積
層して、前記電流阻止層を構成したことを特徴とするも
のである。また、本発明のうち請求項２４に係る実装用
微小構造体は、前記請求項２３の発明において、前記電
流阻止層を構成するＰ型半導体又はＮ型半導体として、
前記Ｓｉ製ブロック直近のコンタクト層を用いることを
特徴とするものである。
用微小構造体は、前記請求項２２の発明において、Ｐ型
半導体及びＮ型半導体の層をＰＮＰ又はＮＰＮの順に積
層して、前記電流阻止層を構成したことを特徴とするも
のである。また、本発明のうち請求項２４に係る実装用
微小構造体は、前記請求項２３の発明において、前記電
流阻止層を構成するＰ型半導体又はＮ型半導体として、
前記Ｓｉ製ブロック直近のコンタクト層を用いることを
特徴とするものである。
【００１６】本発明の請求項２５に記載の光伝送装置
は、発光素子を含む請求項１乃至２４の何れかに記載の
実装用微小構造体が凹部内に実装された基体と、受光素
子を含む請求項１乃至２４の何れかに記載の実装用微小
構造体が凹部内に実装された基体とが、前記発光素子と
前記受光素子とが互いに対向するように積層されてなる
ことを特徴とするものである。また本発明の請求項２６
に記載の光伝送装置は、発光素子を含む請求項１乃至２
４の何れかに記載の実装用微小構造体が凹部内に実装さ
れた基体からなる発光部と、受光素子を含む請求項１乃
至２４の何れかに記載の実装用微小構造体が凹部内に実
装された基体からなる受光部とを有することを特徴とす
るものである。
は、発光素子を含む請求項１乃至２４の何れかに記載の
実装用微小構造体が凹部内に実装された基体と、受光素
子を含む請求項１乃至２４の何れかに記載の実装用微小
構造体が凹部内に実装された基体とが、前記発光素子と
前記受光素子とが互いに対向するように積層されてなる
ことを特徴とするものである。また本発明の請求項２６
に記載の光伝送装置は、発光素子を含む請求項１乃至２
４の何れかに記載の実装用微小構造体が凹部内に実装さ
れた基体からなる発光部と、受光素子を含む請求項１乃
至２４の何れかに記載の実装用微小構造体が凹部内に実
装された基体からなる受光部とを有することを特徴とす
るものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本実施形態の実装用微小構造体の
第１実施形態を示す製造工程の説明図であり、同図１ｉ
が実装用微小構造体としての完成状態を示す。この実施
形態は、前記従来の素子実装技術に用いられるものであ
り、前記基板等の基体の上面の凹部に嵌合するＳｉ製ブ
ロック１の上面に、化合物半導体素子として面発光レー
ザ素子２を形成したものである。なお、Ｓｉ製ブロック
１と面発光レーザ素子２との接合には、後述するような
ＩｎＰ−Ｓｉ直接接合を用いている。
て説明する。図１は、本実施形態の実装用微小構造体の
第１実施形態を示す製造工程の説明図であり、同図１ｉ
が実装用微小構造体としての完成状態を示す。この実施
形態は、前記従来の素子実装技術に用いられるものであ
り、前記基板等の基体の上面の凹部に嵌合するＳｉ製ブ
ロック１の上面に、化合物半導体素子として面発光レー
ザ素子２を形成したものである。なお、Ｓｉ製ブロック
１と面発光レーザ素子２との接合には、後述するような
ＩｎＰ−Ｓｉ直接接合を用いている。
【００１８】この実施形態では、まず図１ａに示すよう
に、ｎ型ＧａＡｓ基板１１上にエッチングストップ層１
２を形成し、その上にｎコンタクト層１３を形成し、そ
の上に面発光レーザエピタキシャル層１４を形成し、そ
の上にｐコンタクト層１５を形成し、その上にＩｎＰ層
１６を形成する。前記エッチングストップ層１２には、
例えばＡｌ組成の高いＡｌＧａＡｓ層か、ＡｌＡｓ層が
用いられる。前記ｎコンタクト層１３及びｐコンタクト
層１５は、何れも後述する各電極とオーミック接触可能
な材質であることが必要であり、ＡｌＧａＡｓ系材料の
場合、例えば１０18ｃｍ-3以上の高濃度の不純物がドー
プされたＧａＡｓが用いられる。
に、ｎ型ＧａＡｓ基板１１上にエッチングストップ層１
２を形成し、その上にｎコンタクト層１３を形成し、そ
の上に面発光レーザエピタキシャル層１４を形成し、そ
の上にｐコンタクト層１５を形成し、その上にＩｎＰ層
１６を形成する。前記エッチングストップ層１２には、
例えばＡｌ組成の高いＡｌＧａＡｓ層か、ＡｌＡｓ層が
用いられる。前記ｎコンタクト層１３及びｐコンタクト
層１５は、何れも後述する各電極とオーミック接触可能
な材質であることが必要であり、ＡｌＧａＡｓ系材料の
場合、例えば１０18ｃｍ-3以上の高濃度の不純物がドー
プされたＧａＡｓが用いられる。
【００１９】前記面発光レーザエピタキシャル層１４
は、前記ｎコンタクト層１３の上に形成された２５ペア
の上部分布反射型多層膜ミラー（以下、単に上部ＤＢＲ
ミラーとも記す）、その上に形成された量子井戸活性
層、その上に形成された３０ペアの下部分布反射型多層
膜ミラー（以下、単に下部ＤＢＲミラーとも記す）が積
層されて構成されている。前記上部ＤＢＲミラーは、Ａ
ｌ0.15Ｇａ0.85ＡｓとＡｌＡｓとを交互に積層し、Ｓｅ
をドープして形成される。従って、上部ＤＢＲミラーは
ｎ型である。前記量子井戸活性層は、厚さ３ｎｍのＧａ
Ａｓウエル層と、厚さ３ｎｍのＡｌ0.3 Ｇａ0.7 Ａｓバ
リア層からなり、前記ウエル層を３層備えて形成され
る。また、前記下部ＤＢＲミラーは、Ａｌ0.15Ｇａ0.85
ＡｓとＡｌ0.9Ｇａ0.1 Ａｓとを交互に積層し、Ｚｎを
ドープして形成される。従って、下部ＤＢＲミラーはｐ
型である。
は、前記ｎコンタクト層１３の上に形成された２５ペア
の上部分布反射型多層膜ミラー（以下、単に上部ＤＢＲ
ミラーとも記す）、その上に形成された量子井戸活性
層、その上に形成された３０ペアの下部分布反射型多層
膜ミラー（以下、単に下部ＤＢＲミラーとも記す）が積
層されて構成されている。前記上部ＤＢＲミラーは、Ａ
ｌ0.15Ｇａ0.85ＡｓとＡｌＡｓとを交互に積層し、Ｓｅ
をドープして形成される。従って、上部ＤＢＲミラーは
ｎ型である。前記量子井戸活性層は、厚さ３ｎｍのＧａ
Ａｓウエル層と、厚さ３ｎｍのＡｌ0.3 Ｇａ0.7 Ａｓバ
リア層からなり、前記ウエル層を３層備えて形成され
る。また、前記下部ＤＢＲミラーは、Ａｌ0.15Ｇａ0.85
ＡｓとＡｌ0.9Ｇａ0.1 Ａｓとを交互に積層し、Ｚｎを
ドープして形成される。従って、下部ＤＢＲミラーはｐ
型である。
【００２０】前記各層は、有機金属気相成長（ＭＯＶＰ
Ｅ：Metal-Organic Vaper Phase Epitaxy ）法でエピタ
キシャル成長させることができる。このとき、例えば成
長温度を７００℃、成長圧力を２×１０4 Ｐａとし、Ｉ
ｎＰが必要な本実施形態では、III 族原料としてＴＭＧ
ａ（トリメチルガリウム）、ＴＭＡｌ（トリメチルアル
ミニウム）とＴＭＩ（トリメチルインジウム）を用い、
Ｖ族原料としてＡｓＨ 3 とＰＨ3 （ホスフィン）を用い
る。また、前記ｎ型ドーパメントにはＨ2 Ｓｅ、ｐ型ド
ーパメントにはＤＥＺｎ（ジメチル亜鉛）を用いること
ができる。
Ｅ：Metal-Organic Vaper Phase Epitaxy ）法でエピタ
キシャル成長させることができる。このとき、例えば成
長温度を７００℃、成長圧力を２×１０4 Ｐａとし、Ｉ
ｎＰが必要な本実施形態では、III 族原料としてＴＭＧ
ａ（トリメチルガリウム）、ＴＭＡｌ（トリメチルアル
ミニウム）とＴＭＩ（トリメチルインジウム）を用い、
Ｖ族原料としてＡｓＨ 3 とＰＨ3 （ホスフィン）を用い
る。また、前記ｎ型ドーパメントにはＨ2 Ｓｅ、ｐ型ド
ーパメントにはＤＥＺｎ（ジメチル亜鉛）を用いること
ができる。
【００２１】前記上部ＤＢＲミラーはｎ型、下部ＤＢＲ
ミラーはｐ型であるので、不純物がドープされていない
量子井戸活性層との構成で、ｐｉｎダイオードが形成さ
れる。このｐｉｎダイオードに順方向の電圧を印加する
と、量子井戸活性層において、電子と正孔との再結合が
起こり、再結合発光が生じる。そこで生じた光が上部Ｄ
ＢＲミラーと下部ＤＢＲミラーとの間を往復する際、誘
導放出が起こり、光の強度が増幅される。これにより、
光利得が光損失を上回るとレーザ発振が起こり、面発光
レーザのエピタキシャル層面に対して垂直方向、図面で
は上下方向にレーザ光が出射されるのである。
ミラーはｐ型であるので、不純物がドープされていない
量子井戸活性層との構成で、ｐｉｎダイオードが形成さ
れる。このｐｉｎダイオードに順方向の電圧を印加する
と、量子井戸活性層において、電子と正孔との再結合が
起こり、再結合発光が生じる。そこで生じた光が上部Ｄ
ＢＲミラーと下部ＤＢＲミラーとの間を往復する際、誘
導放出が起こり、光の強度が増幅される。これにより、
光利得が光損失を上回るとレーザ発振が起こり、面発光
レーザのエピタキシャル層面に対して垂直方向、図面で
は上下方向にレーザ光が出射されるのである。
【００２２】この実施形態では、後述するように、化合
物半導体である面発光レーザエピタキシャル層１４を、
エピタキシャル成長し易いＧａＡｓ基板１１上に形成
し、これをＳｉ製ブロック１用の個別のＳｉ基板１７に
貼付ける。これは、Ｓｉ基板上に直接化合物半導体をエ
ピタキシーする際に生じる多くの問題、例えば格子不整
合や熱膨張係数の不一致による歪み等を回避して、良好
なエピタキシャル層を得るためである。
物半導体である面発光レーザエピタキシャル層１４を、
エピタキシャル成長し易いＧａＡｓ基板１１上に形成
し、これをＳｉ製ブロック１用の個別のＳｉ基板１７に
貼付ける。これは、Ｓｉ基板上に直接化合物半導体をエ
ピタキシーする際に生じる多くの問題、例えば格子不整
合や熱膨張係数の不一致による歪み等を回避して、良好
なエピタキシャル層を得るためである。
【００２３】次に、図１ｂに示すように、前記図１ａの
面発光レーザエピタキシャル層１４を逆向きにして、個
別に用意した酸化膜除去済みＳｉ基板１７に重ね合わ
せ、前記ＩｎＰ層１６をＳｉ基板１７表面に密着させ、
加圧して加熱することにより、ＩｎＰ−Ｓｉ直接接合に
より両者を接合する。ＩｎＰ−Ｓｉ直接接合について
は、例えばAppl. Phys. Lett. 62(10), 8 March 1993 p
p.1038-1040 、或いはIEEEPHOTONICS TECHNOLOGY LETTE
RS, VOL 8, NO. 2, FEBRUARY 1996 pp.173-175 、或い
はJpn. j. Appl. Phys. Vol. 33 (1994) pp.4878-4879
に詳しい。
面発光レーザエピタキシャル層１４を逆向きにして、個
別に用意した酸化膜除去済みＳｉ基板１７に重ね合わ
せ、前記ＩｎＰ層１６をＳｉ基板１７表面に密着させ、
加圧して加熱することにより、ＩｎＰ−Ｓｉ直接接合に
より両者を接合する。ＩｎＰ−Ｓｉ直接接合について
は、例えばAppl. Phys. Lett. 62(10), 8 March 1993 p
p.1038-1040 、或いはIEEEPHOTONICS TECHNOLOGY LETTE
RS, VOL 8, NO. 2, FEBRUARY 1996 pp.173-175 、或い
はJpn. j. Appl. Phys. Vol. 33 (1994) pp.4878-4879
に詳しい。
【００２４】次に、図１ｃに示すように、選択エッチン
グによって前記ＧａＡｓ基板１１を除去する。選択エッ
チングには、アルカリ系のエッチング液、例えばアンモ
ニア水と過酸化水素水の混合液などが用いられる。次
に、図１ｄに示すように、緩衝フッ酸などによって、前
記エッチングストップ層１２を除去する。
グによって前記ＧａＡｓ基板１１を除去する。選択エッ
チングには、アルカリ系のエッチング液、例えばアンモ
ニア水と過酸化水素水の混合液などが用いられる。次
に、図１ｄに示すように、緩衝フッ酸などによって、前
記エッチングストップ層１２を除去する。
【００２５】次に、図１ｅに示すように、前記ｎコンタ
クト層１３上に設けられたレジスト層等をマスクとし、
ドライエッチング法により、前記面発光レーザエピタキ
シャル層１４をメサ状にエッチングして、柱状部３を形
成する。前記レジスト層の形成方法は、ｎコンタクト層
１３表面に塗布されたフォトレジストをフォトリソグラ
フィー法によりパターニングして、所定のパターンのレ
ジスト層を形成する。また、ドライエッチングには、通
常、エッチングガスとして塩素又は塩素系ガス（塩化水
素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イオンビー
ムエッチング法が用いられる。
クト層１３上に設けられたレジスト層等をマスクとし、
ドライエッチング法により、前記面発光レーザエピタキ
シャル層１４をメサ状にエッチングして、柱状部３を形
成する。前記レジスト層の形成方法は、ｎコンタクト層
１３表面に塗布されたフォトレジストをフォトリソグラ
フィー法によりパターニングして、所定のパターンのレ
ジスト層を形成する。また、ドライエッチングには、通
常、エッチングガスとして塩素又は塩素系ガス（塩化水
素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イオンビー
ムエッチング法が用いられる。
【００２６】次に、図１ｆに示すように、前記柱状部３
及びその周囲を覆うレジスト層を形成し、このレジスト
層をマスクとして、ドライエッチング法により、残りの
面発光レーザエピタキシャル層１４をエッチングし、前
記ｐコンタクト層１５が露出するコンタクトホール４を
形成する。レジスト層の形成方法及びドライエッチング
法は、前記図１ｅと同様である。
及びその周囲を覆うレジスト層を形成し、このレジスト
層をマスクとして、ドライエッチング法により、残りの
面発光レーザエピタキシャル層１４をエッチングし、前
記ｐコンタクト層１５が露出するコンタクトホール４を
形成する。レジスト層の形成方法及びドライエッチング
法は、前記図１ｅと同様である。
【００２７】次に、図１ｇに示すように、前記柱状部３
の周囲にポリイミド絶縁層５を形成する。ここでは、感
光性ポリイミド前駆体を表面にスピンコートした後、フ
ォトリソグラフィー法で柱状部３の上面とコンタクトホ
ール４の底面、つまりｐコンタクト層１５の上面を露出
し、これを窒素雰囲気で加熱処理（４００℃）してポリ
イミド樹脂に変質させる。これにより、前記柱状部３の
周囲に埋め込むように絶縁層５が形成される。
の周囲にポリイミド絶縁層５を形成する。ここでは、感
光性ポリイミド前駆体を表面にスピンコートした後、フ
ォトリソグラフィー法で柱状部３の上面とコンタクトホ
ール４の底面、つまりｐコンタクト層１５の上面を露出
し、これを窒素雰囲気で加熱処理（４００℃）してポリ
イミド樹脂に変質させる。これにより、前記柱状部３の
周囲に埋め込むように絶縁層５が形成される。
【００２８】次に、図１ｈに示すように、前記柱状部３
の上面のｎコンタクト層１３にリング状のカソード電極
６を形成し、前記コンタクトホール４内のｐコンタクト
層１５にアノード電極７を形成し、これにより前記面発
光レーザエピタキシャル層１４の柱状部３に前記ｐｉｎ
ダイオードからなる面発光レーザ素子２が形成される。
なお、前記カソード電極６はＡｕＧｅ合金、アノード電
極７はＡｕＺｎ合金とした。
の上面のｎコンタクト層１３にリング状のカソード電極
６を形成し、前記コンタクトホール４内のｐコンタクト
層１５にアノード電極７を形成し、これにより前記面発
光レーザエピタキシャル層１４の柱状部３に前記ｐｉｎ
ダイオードからなる面発光レーザ素子２が形成される。
なお、前記カソード電極６はＡｕＧｅ合金、アノード電
極７はＡｕＺｎ合金とした。
【００２９】次に、図１ｉに示すように、前記Ｓｉ基板
１７を異方性エッチングして、前記図１０の凹部に嵌合
する形態のＳｉ製ブロック１を形成する。これにより、
面発光レーザ素子２が上面に形成されたＳｉ製ブロック
１からなる実装用微小構造体が完成される。なお、この
実施形態では、異方性エッチングによりＳｉ製ブロック
１が分割される以前にプローバによる面発光レーザ素子
２の検査を行う。そのとき、本実施形態では、Ｓｉ基板
１７の上面にカソード電極６とアノード電極７とが共に
形成されているため、プローバを使った検査を行い易
い。なお、Ｓｉ製ブロック１は、上方形面より下方形面
が小さく、側面が台形なものである。
１７を異方性エッチングして、前記図１０の凹部に嵌合
する形態のＳｉ製ブロック１を形成する。これにより、
面発光レーザ素子２が上面に形成されたＳｉ製ブロック
１からなる実装用微小構造体が完成される。なお、この
実施形態では、異方性エッチングによりＳｉ製ブロック
１が分割される以前にプローバによる面発光レーザ素子
２の検査を行う。そのとき、本実施形態では、Ｓｉ基板
１７の上面にカソード電極６とアノード電極７とが共に
形成されているため、プローバを使った検査を行い易
い。なお、Ｓｉ製ブロック１は、上方形面より下方形面
が小さく、側面が台形なものである。
【００３０】このように、本実施形態の実装用微小構造
体では、Ｓｉ製ブロック１の上面に面発光レーザ素子２
などの化合物半導体素子が設けられているため、Ｓｉ製
ブロック１をＳｉ異方性エッチングで形成すれば、形態
精度が高く、基板等の基体をＳｉ製とし、その上面に形
成する凹部をＳｉ異方性エッチングで形成すれば、当該
凹部の形態精度も高くなるので、前記Ｓｉ製ブロック１
が凹部に嵌合したときの嵌合精度が高くなり、当該Ｓｉ
製ブロック１上面の化合物半導体の実装位置精度を高め
ることができる。本実施例では化合物半導体−Ｓｉ直接
接合の一例としてＩｎＰ−Ｓｉ直接接合を挙げたが、Ｇ
ａＡｓ−Ｓｉ直接接合で行うこともできる。ただしＧａ
Ａｓ−Ｓｉ直接接合の場合、接合面での原子のマイグレ
ーションがＩｎＰに比べ少ないため、より高温での熱処
理が必要となる。
体では、Ｓｉ製ブロック１の上面に面発光レーザ素子２
などの化合物半導体素子が設けられているため、Ｓｉ製
ブロック１をＳｉ異方性エッチングで形成すれば、形態
精度が高く、基板等の基体をＳｉ製とし、その上面に形
成する凹部をＳｉ異方性エッチングで形成すれば、当該
凹部の形態精度も高くなるので、前記Ｓｉ製ブロック１
が凹部に嵌合したときの嵌合精度が高くなり、当該Ｓｉ
製ブロック１上面の化合物半導体の実装位置精度を高め
ることができる。本実施例では化合物半導体−Ｓｉ直接
接合の一例としてＩｎＰ−Ｓｉ直接接合を挙げたが、Ｇ
ａＡｓ−Ｓｉ直接接合で行うこともできる。ただしＧａ
Ａｓ−Ｓｉ直接接合の場合、接合面での原子のマイグレ
ーションがＩｎＰに比べ少ないため、より高温での熱処
理が必要となる。
【００３１】次に、本発明の実装用微小構造体の第２実
施形態について、図２を用いて説明する。この実施形態
は、例えば前記第１実施形態のＳｉ製ブロック１と化合
物半導体素子である面発光レーザ素子２とを金属膜によ
って接合したものである。図２ａは、前記第１実施形態
と同様にして形成されたＧａＡｓ基板１１、エッチング
ストップ層１２、ｎコンタクト層１３、面発光レーザエ
ピタキシャル層１４、ｐコンタクト層１５である。第１
実施形態と違って、ＩｎＰ層１６はない。
施形態について、図２を用いて説明する。この実施形態
は、例えば前記第１実施形態のＳｉ製ブロック１と化合
物半導体素子である面発光レーザ素子２とを金属膜によ
って接合したものである。図２ａは、前記第１実施形態
と同様にして形成されたＧａＡｓ基板１１、エッチング
ストップ層１２、ｎコンタクト層１３、面発光レーザエ
ピタキシャル層１４、ｐコンタクト層１５である。第１
実施形態と違って、ＩｎＰ層１６はない。
【００３２】このエピタキシャル層１４に対して、図２
ｂに示すように、前記ｐコンタクトの上面にＧａＡｓ層
１８を形成する。このＧａＡｓ層１８は、エピタキシー
の一環として容易に形成できる。 次に、図２ｃに示す
ように、Ｓｉ基板１７の上面にＰｄ膜１９を形成する。
このＰｄ膜１９はスパッタ法、真空蒸着法、メッキ法等
によって形成される。
ｂに示すように、前記ｐコンタクトの上面にＧａＡｓ層
１８を形成する。このＧａＡｓ層１８は、エピタキシー
の一環として容易に形成できる。 次に、図２ｃに示す
ように、Ｓｉ基板１７の上面にＰｄ膜１９を形成する。
このＰｄ膜１９はスパッタ法、真空蒸着法、メッキ法等
によって形成される。
【００３３】次に、図２ｄに示すように、前記図２ｂの
面発光レーザエピタキシャル層１４を逆向きにしてＳｉ
基板１７に重合し、前記ＧａＡｓ層１８を、水を介して
前記Ｓｉ基板１７上面のＰｄ膜１９に密着させ、加圧し
て加熱することにより、図２ｅに示すように面発光レー
ザエピタキシャル層１４とＳｉ基板１７とを接合する。
このようなＧａＡｓーＰｄ金属膜介装接合は、例えばAp
pl. Phys. Lett. 59 (24), 9 December 1991 pp.3159-3
161 に詳しい。
面発光レーザエピタキシャル層１４を逆向きにしてＳｉ
基板１７に重合し、前記ＧａＡｓ層１８を、水を介して
前記Ｓｉ基板１７上面のＰｄ膜１９に密着させ、加圧し
て加熱することにより、図２ｅに示すように面発光レー
ザエピタキシャル層１４とＳｉ基板１７とを接合する。
このようなＧａＡｓーＰｄ金属膜介装接合は、例えばAp
pl. Phys. Lett. 59 (24), 9 December 1991 pp.3159-3
161 に詳しい。
【００３４】このような金属膜介装接合には、他にＡｕ
を用いるものもある。即ち、前記ｐコンタクト層１５の
上面と、Ｓｉ基板１７の上面とにＡｕ層を設け、面発光
レーザエピタキシャル層１４を逆向きにしてＳｉ基板１
７に重合し、Ａｕ層同士を密着させ、加圧して加熱する
ことにより、面発光レーザエピタキシャル層１４とＳｉ
基板１７とを接合する。このようなＡｕ金属膜介装接合
は、例えばAppl. Phys. Lett. 60 (7), February 1992
pp.886-888に詳しい。
を用いるものもある。即ち、前記ｐコンタクト層１５の
上面と、Ｓｉ基板１７の上面とにＡｕ層を設け、面発光
レーザエピタキシャル層１４を逆向きにしてＳｉ基板１
７に重合し、Ａｕ層同士を密着させ、加圧して加熱する
ことにより、面発光レーザエピタキシャル層１４とＳｉ
基板１７とを接合する。このようなＡｕ金属膜介装接合
は、例えばAppl. Phys. Lett. 60 (7), February 1992
pp.886-888に詳しい。
【００３５】また、半田を用いて、面発光レーザエピタ
キシャル層１４とＳｉ基板１７とを接合する方法もあ
る。Ｉｎ材を半田に用いれば、面発光レーザエピタキシ
ャル層１４もＳｉ基板１７も無処理で接合することがで
きる。なお、この後の面発光レーザ素子２の製造及びＳ
ｉ製ブロック１の形成は、前記第１実施形態の図１ｄ〜
図１ｉと同様である。
キシャル層１４とＳｉ基板１７とを接合する方法もあ
る。Ｉｎ材を半田に用いれば、面発光レーザエピタキシ
ャル層１４もＳｉ基板１７も無処理で接合することがで
きる。なお、この後の面発光レーザ素子２の製造及びＳ
ｉ製ブロック１の形成は、前記第１実施形態の図１ｄ〜
図１ｉと同様である。
【００３６】次に、本発明の実装用微小構造体の第３実
施形態について、図３を用いて説明する。この実施形態
は、例えば前記第１実施形態のＳｉ製ブロック１と化合
物半導体素子である面発光レーザ素子２とを樹脂、つま
り接着剤によって接合したものである。図３ａは、前記
第１実施形態と同様にして形成されたＧａＡｓ基板１
１、エッチングストップ層１２、ｎコンタクト層１３、
面発光レーザエピタキシャル層１４、ｐコンタクト層１
５である。第１実施形態と違って、ＩｎＰ層１６はな
い。
施形態について、図３を用いて説明する。この実施形態
は、例えば前記第１実施形態のＳｉ製ブロック１と化合
物半導体素子である面発光レーザ素子２とを樹脂、つま
り接着剤によって接合したものである。図３ａは、前記
第１実施形態と同様にして形成されたＧａＡｓ基板１
１、エッチングストップ層１２、ｎコンタクト層１３、
面発光レーザエピタキシャル層１４、ｐコンタクト層１
５である。第１実施形態と違って、ＩｎＰ層１６はな
い。
【００３７】このエピタキシャル層１４に対して、図３
ｂに示すように、前記Ｓｉ基板１７の上面に樹脂製接着
剤２０を添加し、前記図３ａの面発光レーザエピタキシ
ャル層１４を逆向きにしてＳｉ基板１７に重合し、やや
加圧して、図３ｃに示すように面発光レーザエピタキシ
ャル層１４とＳｉ基板１７とを接合する。前記樹脂製接
着剤２０としてはポリイミド樹脂等が挙げられる。
ｂに示すように、前記Ｓｉ基板１７の上面に樹脂製接着
剤２０を添加し、前記図３ａの面発光レーザエピタキシ
ャル層１４を逆向きにしてＳｉ基板１７に重合し、やや
加圧して、図３ｃに示すように面発光レーザエピタキシ
ャル層１４とＳｉ基板１７とを接合する。前記樹脂製接
着剤２０としてはポリイミド樹脂等が挙げられる。
【００３８】この面発光レーザエピタキシャル層１４と
Ｓｉ基板１７との接合方法は非常に簡易であり、合わせ
て例えばＳｉ基板１７上が、平滑でなくても問題がな
い。なお、この後の面発光レーザ素子２の製造及びＳｉ
製ブロック１の形成は、前記第１実施形態の図１ｄ〜図
１ｉと同様である。次に、本発明の実装用微小構造体の
第４実施形態について図４を用いて説明する。この実施
形態では、Ｓｉ製ブロック１の上面に設けられた前記面
発光レーザ素子２などの化合物半導体素子に加えて、Ｓ
ｉ製ブロック１自体にも素子８を形成したものである。
このようにすれば、複数の素子をスタック状に実装した
ことになるので、実装密度を更に高めることが可能とな
る。
Ｓｉ基板１７との接合方法は非常に簡易であり、合わせ
て例えばＳｉ基板１７上が、平滑でなくても問題がな
い。なお、この後の面発光レーザ素子２の製造及びＳｉ
製ブロック１の形成は、前記第１実施形態の図１ｄ〜図
１ｉと同様である。次に、本発明の実装用微小構造体の
第４実施形態について図４を用いて説明する。この実施
形態では、Ｓｉ製ブロック１の上面に設けられた前記面
発光レーザ素子２などの化合物半導体素子に加えて、Ｓ
ｉ製ブロック１自体にも素子８を形成したものである。
このようにすれば、複数の素子をスタック状に実装した
ことになるので、実装密度を更に高めることが可能とな
る。
【００３９】なお、このようにＳｉ製ブロック１自体に
も素子８を形成する場合には、例えばＳｉ製ブロック１
の下面に、前記化合物半導体素子と共通の電極を設けれ
ば、電極数が少なくなり、構成の容易化や低コスト化を
図ることができる。次に、本発明の実装用微小構造体の
第５実施形態について図５を用いて説明する。この実施
形態では、化合物半導体素子としてＳｉ製ブロック１の
上面に設けられた面発光レーザ素子２の直下に、当該Ｓ
ｉ製ブロック１自体に設けられた素子として、フォトダ
イオード８を配置したものである。つまり、面発光レー
ザ素子２とフォトダイオード８とは互いに重合又は対向
する位置に配置されている。そのため、この実施形態で
は、前記面発光レーザ素子２の発光状態をフォトダイオ
ード８でモニタすることが可能となる。
も素子８を形成する場合には、例えばＳｉ製ブロック１
の下面に、前記化合物半導体素子と共通の電極を設けれ
ば、電極数が少なくなり、構成の容易化や低コスト化を
図ることができる。次に、本発明の実装用微小構造体の
第５実施形態について図５を用いて説明する。この実施
形態では、化合物半導体素子としてＳｉ製ブロック１の
上面に設けられた面発光レーザ素子２の直下に、当該Ｓ
ｉ製ブロック１自体に設けられた素子として、フォトダ
イオード８を配置したものである。つまり、面発光レー
ザ素子２とフォトダイオード８とは互いに重合又は対向
する位置に配置されている。そのため、この実施形態で
は、前記面発光レーザ素子２の発光状態をフォトダイオ
ード８でモニタすることが可能となる。
【００４０】次に、本発明の実装用微小構造体の第６実
施形態について図６を用いて説明する。この実施形態で
は、化合物半導体素子としてＳｉ製ブロック１の上面に
設けられた面発光レーザ素子２と、当該Ｓｉ製ブロック
１自体に設けられた素子であるフォトダイオード８とを
互いにずらして配置したものである。そのため、この実
施形態では、同図に二点鎖線で示すように、もう一つの
実装用微小構造体と互いに逆向きに対向するように基板
等の基体を配置すれば、互いの面発光レーザ素子２が互
いのフォトダイオード８に対向することになるので、互
いのフォトダイオード８で互いの面発光レーザ素子２の
発光状態をモニタすることができる。
施形態について図６を用いて説明する。この実施形態で
は、化合物半導体素子としてＳｉ製ブロック１の上面に
設けられた面発光レーザ素子２と、当該Ｓｉ製ブロック
１自体に設けられた素子であるフォトダイオード８とを
互いにずらして配置したものである。そのため、この実
施形態では、同図に二点鎖線で示すように、もう一つの
実装用微小構造体と互いに逆向きに対向するように基板
等の基体を配置すれば、互いの面発光レーザ素子２が互
いのフォトダイオード８に対向することになるので、互
いのフォトダイオード８で互いの面発光レーザ素子２の
発光状態をモニタすることができる。
【００４１】次に、本発明の実装用微小構造体の第７実
施形態について図７を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１は、前記第１実施形態の図１ｉに示す
ものと同様にＩｎＰ層１６を介して接合してあるが、本
実施形態では、この接合層、即ちＩｎＰ層１６と面発光
レーザ素子２との間に中間層２２を介装し、この中間層
２２の内部に、抵抗値が１×１０4 Ω以上の高抵抗層２
３を設けている。この高抵抗層２３の抵抗値は、以下の
ようにして設定した。例えば、前記化合物半導体素子が
面発光レーザ素子２や図示されない発光ダイオード等で
ある場合の駆動電流はｍＡの単位である。そこで、許容
可能な漏れ電流を０．２ｍＡとすると、Ｓｉ半導体素子
も化合物半導体素子も駆動電圧は２Ｖ程度であるから、
絶縁層の抵抗値は１×１０4 Ω以上であれば、漏れ電流
を０．２ｍＡ以下とすることができる。この高抵抗層２
３は、例えば化合物半導体、特にＣｒとＯがドープされ
た化合物半導体や、酸化物、特にＳｉ酸化物や、窒化
物、特にＳｉ窒化物や、樹脂等で形成される。このよう
に、Ｓｉ製ブロック１と面発光レーザ素子２、即ち化合
物半導体素子との間に高抵抗層２３を介装することによ
り、Ｓｉ製ブロック１自体に個別の素子を形成する場合
に、当該Ｓｉ製ブロック１自体の素子と化合物半導体素
子とを絶縁して、個別に駆動し易い。なお、前記Ｓｉ製
ブロック１と化合物半導体素子との接合方法は、前述し
た他の接合方法を用いてもよい。また、前記高抵抗層２
３は、接合層とＳｉ製ブロック１との間に配置してもよ
い。
施形態について図７を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１は、前記第１実施形態の図１ｉに示す
ものと同様にＩｎＰ層１６を介して接合してあるが、本
実施形態では、この接合層、即ちＩｎＰ層１６と面発光
レーザ素子２との間に中間層２２を介装し、この中間層
２２の内部に、抵抗値が１×１０4 Ω以上の高抵抗層２
３を設けている。この高抵抗層２３の抵抗値は、以下の
ようにして設定した。例えば、前記化合物半導体素子が
面発光レーザ素子２や図示されない発光ダイオード等で
ある場合の駆動電流はｍＡの単位である。そこで、許容
可能な漏れ電流を０．２ｍＡとすると、Ｓｉ半導体素子
も化合物半導体素子も駆動電圧は２Ｖ程度であるから、
絶縁層の抵抗値は１×１０4 Ω以上であれば、漏れ電流
を０．２ｍＡ以下とすることができる。この高抵抗層２
３は、例えば化合物半導体、特にＣｒとＯがドープされ
た化合物半導体や、酸化物、特にＳｉ酸化物や、窒化
物、特にＳｉ窒化物や、樹脂等で形成される。このよう
に、Ｓｉ製ブロック１と面発光レーザ素子２、即ち化合
物半導体素子との間に高抵抗層２３を介装することによ
り、Ｓｉ製ブロック１自体に個別の素子を形成する場合
に、当該Ｓｉ製ブロック１自体の素子と化合物半導体素
子とを絶縁して、個別に駆動し易い。なお、前記Ｓｉ製
ブロック１と化合物半導体素子との接合方法は、前述し
た他の接合方法を用いてもよい。また、前記高抵抗層２
３は、接合層とＳｉ製ブロック１との間に配置してもよ
い。
【００４２】次に、本発明の実装用微小構造体の第８実
施形態について図８を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１は、前記第１実施形態の図１ｉに示す
ものと同様にＩｎＰ層１６を介して接合してあるが、本
実施形態では、この接合層、即ちＩｎＰ層１６と面発光
レーザ素子２との間に中間層２２を介装し、この中間層
２２の内部に、電流阻止層２４を設けている。この電流
阻止層２４は、Ｐ型半導体とＮ型半導体とを、ＰＮＰか
若しくはＮＰＮの順に積層して構成される。この電流阻
止層２４は、面発光レーザ素子２、即ち化合物半導体素
子と、例えば自体に素子が形成されているＳｉ製ブロッ
ク１との間に、順接続のダイオードと逆接続のダイオー
ドとを直列に接続した回路と等価に作用する。つまり、
化合物半導体素子とＳｉ製ブロックとの間に、正負どち
らの電圧が印加されても、必ず逆接続のダイオードが存
在することになるため、電流が流れることがない。その
ため、例えばＳｉ製ブロック１自体に個別の素子を形成
する場合に、当該Ｓｉ製ブロック１自体の素子と化合物
半導体素子とを絶縁して、個別に駆動し易い。なお、前
記Ｓｉ製ブロック１と化合物半導体素子との接合方法
は、前述した他の接合方法を用いてもよい。
施形態について図８を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１は、前記第１実施形態の図１ｉに示す
ものと同様にＩｎＰ層１６を介して接合してあるが、本
実施形態では、この接合層、即ちＩｎＰ層１６と面発光
レーザ素子２との間に中間層２２を介装し、この中間層
２２の内部に、電流阻止層２４を設けている。この電流
阻止層２４は、Ｐ型半導体とＮ型半導体とを、ＰＮＰか
若しくはＮＰＮの順に積層して構成される。この電流阻
止層２４は、面発光レーザ素子２、即ち化合物半導体素
子と、例えば自体に素子が形成されているＳｉ製ブロッ
ク１との間に、順接続のダイオードと逆接続のダイオー
ドとを直列に接続した回路と等価に作用する。つまり、
化合物半導体素子とＳｉ製ブロックとの間に、正負どち
らの電圧が印加されても、必ず逆接続のダイオードが存
在することになるため、電流が流れることがない。その
ため、例えばＳｉ製ブロック１自体に個別の素子を形成
する場合に、当該Ｓｉ製ブロック１自体の素子と化合物
半導体素子とを絶縁して、個別に駆動し易い。なお、前
記Ｓｉ製ブロック１と化合物半導体素子との接合方法
は、前述した他の接合方法を用いてもよい。
【００４３】次に、本発明の実装用微小構造体の第９実
施形態について図９を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１、前記第１実施形態の図１ｉに示すも
のと同様にＩｎＰ層１６を介して接合してあるが、本実
施形態では、この接合層、即ちＩｎＰ層１６と面発光レ
ーザ素子２との間に中間層２２を介装し、この中間層２
２の内部に、電流阻止層２４を設けている。この電流阻
止層２４は、前記第８実施形態のＰＮＰ配列の電流阻止
層２４と等価であるが、本実施形態では、上方、つまり
面発光レーザ側のＰ型半導体として、前記ｐコンタクト
層１５を用い、その直下にＮ型半導体、Ｐ型半導体を積
層して、ＰＮＰ配列の電流阻止層２４を形成している。
これは、前記第８実施形態の電流阻止層２４と全く同じ
作用をなし、面発光レーザ素子２、即ち化合物半導体素
子と、Ｓｉ製ブロック１との間で電流が流れることがな
い。そのため、例えばＳｉ製ブロック１自体に個別の素
子を形成する場合に、当該Ｓｉ製ブロック１自体の素子
と化合物半導体素子とを絶縁して、個別に駆動し易い。
また、コンタクト層を半導体として用いることにより、
構成の容易化や低コスト化が可能となる。なお、前記Ｓ
ｉ製ブロック１と化合物半導体素子との接合方法は、前
述した他の接合方法を用いてもよい。
施形態について図９を用いて説明する。この実施形態に
おける化合物半導体素子としての面発光レーザ素子２や
Ｓｉ製ブロック１、前記第１実施形態の図１ｉに示すも
のと同様にＩｎＰ層１６を介して接合してあるが、本実
施形態では、この接合層、即ちＩｎＰ層１６と面発光レ
ーザ素子２との間に中間層２２を介装し、この中間層２
２の内部に、電流阻止層２４を設けている。この電流阻
止層２４は、前記第８実施形態のＰＮＰ配列の電流阻止
層２４と等価であるが、本実施形態では、上方、つまり
面発光レーザ側のＰ型半導体として、前記ｐコンタクト
層１５を用い、その直下にＮ型半導体、Ｐ型半導体を積
層して、ＰＮＰ配列の電流阻止層２４を形成している。
これは、前記第８実施形態の電流阻止層２４と全く同じ
作用をなし、面発光レーザ素子２、即ち化合物半導体素
子と、Ｓｉ製ブロック１との間で電流が流れることがな
い。そのため、例えばＳｉ製ブロック１自体に個別の素
子を形成する場合に、当該Ｓｉ製ブロック１自体の素子
と化合物半導体素子とを絶縁して、個別に駆動し易い。
また、コンタクト層を半導体として用いることにより、
構成の容易化や低コスト化が可能となる。なお、前記Ｓ
ｉ製ブロック１と化合物半導体素子との接合方法は、前
述した他の接合方法を用いてもよい。
【００４４】なお、前記各実施形態では、微小構造体
を、全て上下面が正方形で、側面が台形のものとした
が、微小構造体の形態は、これに限定されるものではな
く、例えば上下面が長方形であったり、平行四辺形或い
は菱形のようなものであってもよい。また、Ｓｉ製ブロ
ックの上面に形成される化合物半導体素子は、前記面発
光レーザ素子に限定されるものではなく、例えば発光ダ
イオード等、化合物で構成される半導体素子であれば、
どのようなものにも適用可能である。
を、全て上下面が正方形で、側面が台形のものとした
が、微小構造体の形態は、これに限定されるものではな
く、例えば上下面が長方形であったり、平行四辺形或い
は菱形のようなものであってもよい。また、Ｓｉ製ブロ
ックの上面に形成される化合物半導体素子は、前記面発
光レーザ素子に限定されるものではなく、例えば発光ダ
イオード等、化合物で構成される半導体素子であれば、
どのようなものにも適用可能である。
【００４５】次に、本発明の実装用微小構造体の第１０
実施形態について、図１１及び図１２を用いて説明す
る。この実施形態は、例えば前記第１実施形態のＳｉ製
ブロック１と化合物半導体素子である面発光レーザ素子
２とをＳｉＯ２膜２５とＡｌＧａＡｓ層２４を介して接
合したものである。ここではＧａＡｓ基板上で面発光レ
ーザ素子２を形成した後に、Ｓｉ基板へ接合を行う方法
を用いた。図１１ａは、前記第１実施形態と同様にして
形成されたＧａＡｓ基板１１、エッチングストップ層１
２、ＡｌＧａＡｓ層２４、ｎコンタクト層１３、面発光
レーザエピタキシャル層１４、ｐコンタクト層１５であ
る。ＡｌＧａＡｓ層２４としては、０＜ｘ＜０．５の比
較的Ａｌ組成の低い材料が適している。ここではＡｌ
0.2Ｇａ0.8Ａｓを用いた。
実施形態について、図１１及び図１２を用いて説明す
る。この実施形態は、例えば前記第１実施形態のＳｉ製
ブロック１と化合物半導体素子である面発光レーザ素子
２とをＳｉＯ２膜２５とＡｌＧａＡｓ層２４を介して接
合したものである。ここではＧａＡｓ基板上で面発光レ
ーザ素子２を形成した後に、Ｓｉ基板へ接合を行う方法
を用いた。図１１ａは、前記第１実施形態と同様にして
形成されたＧａＡｓ基板１１、エッチングストップ層１
２、ＡｌＧａＡｓ層２４、ｎコンタクト層１３、面発光
レーザエピタキシャル層１４、ｐコンタクト層１５であ
る。ＡｌＧａＡｓ層２４としては、０＜ｘ＜０．５の比
較的Ａｌ組成の低い材料が適している。ここではＡｌ
0.2Ｇａ0.8Ａｓを用いた。
【００４６】次に、図１１ｂに示すように、前記ｐコン
タクト層１５上に設けられたレジスト層等をマスクと
し、ドライエッチング法により、前記面発光レーザエピ
タキシャル層１４をメサ状にエッチングして、柱状部３
を形成する。前記レジスト層の形成方法は、ｐコンタク
ト層１５表面に塗布されたフォトレジストをフォトリソ
グラフィー法によりパターニングして、所定のパターン
のレジスト層を形成する。また、ドライエッチングに
は、通常、エッチングガスとして塩素又は塩素系ガス
（塩化水素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イ
オンビームエッチング法が用いられる。
タクト層１５上に設けられたレジスト層等をマスクと
し、ドライエッチング法により、前記面発光レーザエピ
タキシャル層１４をメサ状にエッチングして、柱状部３
を形成する。前記レジスト層の形成方法は、ｐコンタク
ト層１５表面に塗布されたフォトレジストをフォトリソ
グラフィー法によりパターニングして、所定のパターン
のレジスト層を形成する。また、ドライエッチングに
は、通常、エッチングガスとして塩素又は塩素系ガス
（塩化水素、ＳｉＣｌ4 、ＢＣｌ3 ）を用いた反応性イ
オンビームエッチング法が用いられる。
【００４７】次に、図１１cに示すように、前記柱状部
３及びその周囲を覆うレジスト層を形成し、このレジス
ト層をマスクとして、ドライエッチング法により、残り
の面発光レーザエピタキシャル層１４をエッチングし、
前記ｎコンタクト層１３が露出するコンタクトホール４
を形成する。レジスト層の形成方法及びドライエッチン
グ法は、前記図１１ｂと同様である。
３及びその周囲を覆うレジスト層を形成し、このレジス
ト層をマスクとして、ドライエッチング法により、残り
の面発光レーザエピタキシャル層１４をエッチングし、
前記ｎコンタクト層１３が露出するコンタクトホール４
を形成する。レジスト層の形成方法及びドライエッチン
グ法は、前記図１１ｂと同様である。
【００４８】次に、図１１ｄに示すように、前記柱状部
３の周囲にポリイミド絶縁層５を形成する。ここでは、
感光性ポリイミド前駆体を表面にスピンコートした後、
フォトリソグラフィー法で柱状部３の上面とコンタクト
ホール４の底面、つまりｎコンタクト層１３の上面を露
出し、これを窒素雰囲気で加熱処理（４００℃）してポ
リイミド樹脂に変質させる。これにより、前記柱状部３
の周囲に埋め込むように絶縁層５が形成される。
３の周囲にポリイミド絶縁層５を形成する。ここでは、
感光性ポリイミド前駆体を表面にスピンコートした後、
フォトリソグラフィー法で柱状部３の上面とコンタクト
ホール４の底面、つまりｎコンタクト層１３の上面を露
出し、これを窒素雰囲気で加熱処理（４００℃）してポ
リイミド樹脂に変質させる。これにより、前記柱状部３
の周囲に埋め込むように絶縁層５が形成される。
【００４９】次に、図１１eに示すように、前記柱状部
３の上面のｐコンタクト層１５にリング状のアノード電
極７を形成し、前記コンタクトホール４内のｎコンタク
ト層１３にカソード電極６を形成し、これにより前記面
発光レーザエピタキシャル層１４の柱状部３に前記ｐｉ
ｎダイオードからなる面発光レーザ素子２が形成され
る。なお、前記カソード電極６はＡｕＧｅ合金、アノー
ド電極７はＡｕＺｎ合金とした。
３の上面のｐコンタクト層１５にリング状のアノード電
極７を形成し、前記コンタクトホール４内のｎコンタク
ト層１３にカソード電極６を形成し、これにより前記面
発光レーザエピタキシャル層１４の柱状部３に前記ｐｉ
ｎダイオードからなる面発光レーザ素子２が形成され
る。なお、前記カソード電極６はＡｕＧｅ合金、アノー
ド電極７はＡｕＺｎ合金とした。
【００５０】次に、図１１ｆに示すように、ＧａＡｓ基
板１１上に形成された面発光レーザ素子２を接着剤２６
を介して保持基板２７に貼り付けてから、選択エッチン
グによって前記ＧａＡｓ基板１１を除去する。選択エッ
チングには、アルカリ系のエッチング液、例えばアンモ
ニア水と過酸化水素水の混合液などが用いられる。エッ
チングストップ層１２はこれらのエッチング液に対して
エッチングレートが極めて小さいため、ＧａＡｓ基板１
１のみをエッチングすることができる。ここでは保持基
板２７としてガラスを用いたが、フィルムのような柔軟
性のある膜を用いることもできる。
板１１上に形成された面発光レーザ素子２を接着剤２６
を介して保持基板２７に貼り付けてから、選択エッチン
グによって前記ＧａＡｓ基板１１を除去する。選択エッ
チングには、アルカリ系のエッチング液、例えばアンモ
ニア水と過酸化水素水の混合液などが用いられる。エッ
チングストップ層１２はこれらのエッチング液に対して
エッチングレートが極めて小さいため、ＧａＡｓ基板１
１のみをエッチングすることができる。ここでは保持基
板２７としてガラスを用いたが、フィルムのような柔軟
性のある膜を用いることもできる。
【００５１】次に、図１１ｇに示すように、つづいて緩
衝フッ酸などによって、前記エッチングストップ層１２
を除去してＡｌＧａＡｓ層２４を露出させた後、表面に
ＳｉＯ２膜２５を形成したＳｉ基板１７と重ね合わせ圧
着する。このとき少なくとも一方の表面に０．１〜３．
０％の希釈フッ酸溶液を塗布するとよい。またこの状態
で加圧しながら７０〜３００度の熱を加えることが望ま
しい。
衝フッ酸などによって、前記エッチングストップ層１２
を除去してＡｌＧａＡｓ層２４を露出させた後、表面に
ＳｉＯ２膜２５を形成したＳｉ基板１７と重ね合わせ圧
着する。このとき少なくとも一方の表面に０．１〜３．
０％の希釈フッ酸溶液を塗布するとよい。またこの状態
で加圧しながら７０〜３００度の熱を加えることが望ま
しい。
【００５２】そして最後に、図１１ｉに示すように、接
着剤２６と保持基板２７を除去し、前記Ｓｉ基板１７を
異方性エッチングして、前記図１０の凹部に嵌合する形
態のＳｉ製ブロック１を形成する。これにより、面発光
レーザ素子２が上面に形成されたＳｉ製ブロック１から
なる実装用微小構造体が完成される。
着剤２６と保持基板２７を除去し、前記Ｓｉ基板１７を
異方性エッチングして、前記図１０の凹部に嵌合する形
態のＳｉ製ブロック１を形成する。これにより、面発光
レーザ素子２が上面に形成されたＳｉ製ブロック１から
なる実装用微小構造体が完成される。
【００５３】以下、本発明の光伝送装置の２つの実施形
態について説明する。図１３は、本発明の光伝送装置の
第１実施形態である積層ＩＣチップ間の光インターコネ
クション装置の概略構成図であり、ここでは、ＣＰＵや
ＤＲＡＭ等のＩＣチップ（ＬＳＩ）１００１ａ〜１００
１ｃを三層積層している。この実施形態では、図示する
最下層のＩＣチップ１ｃの発光素子１００２ａの光を中
層及び最上層のＩＣチップ１００１ｂ、１００１ａの受
光素子１００３ａで受光し、最上層のＩＣチップ１００
１ａの発光素子１００２ｂの光を中層及び最下層のＩＣ
チップ１００１ｂ、１００１ｃの受光素子３ｂで受光す
るように構成されている。そのため、一方の発光素子１
００２ａは他方の発光素子１００２ｂと発光波長が異な
り、また一方の受光素子１００３ｂは他方の受光素子１
００３ｂと感受する受光波長帯域が異なる。なお、この
実施形態では、各ＩＣチップ１００１ａ〜１００１ｃの
基板（基体）１００４ａ〜１００４ｃ及び微小構造体１
００７ａ〜１００８ｂをＳｉで作製した。そのため、各
発光素子の光として１．０μｍ以上、好ましくは１．１
μｍ以上の波長を選んでいる。Ｓｉは１．０μｍの波長
に対して約１００ｃｍ-1と吸収係数が大きく、相応の損
失がある。一方、波長が１．１μｍ以上では、吸収係数
は１０ｃｍ-1以下と小さい。そこで、本実施形態では、
各発光素子の光の波長を１．０μｍ以上、好ましくは
１．１μｍ以上とした。この波長の光ならば、Ｓｉを容
易に透過することができるため、対向する受発光素子間
の光信号の伝達が良好にできる。勿論、後述する接着層
１０２１も、この波長帯域の光に対して透明である。
態について説明する。図１３は、本発明の光伝送装置の
第１実施形態である積層ＩＣチップ間の光インターコネ
クション装置の概略構成図であり、ここでは、ＣＰＵや
ＤＲＡＭ等のＩＣチップ（ＬＳＩ）１００１ａ〜１００
１ｃを三層積層している。この実施形態では、図示する
最下層のＩＣチップ１ｃの発光素子１００２ａの光を中
層及び最上層のＩＣチップ１００１ｂ、１００１ａの受
光素子１００３ａで受光し、最上層のＩＣチップ１００
１ａの発光素子１００２ｂの光を中層及び最下層のＩＣ
チップ１００１ｂ、１００１ｃの受光素子３ｂで受光す
るように構成されている。そのため、一方の発光素子１
００２ａは他方の発光素子１００２ｂと発光波長が異な
り、また一方の受光素子１００３ｂは他方の受光素子１
００３ｂと感受する受光波長帯域が異なる。なお、この
実施形態では、各ＩＣチップ１００１ａ〜１００１ｃの
基板（基体）１００４ａ〜１００４ｃ及び微小構造体１
００７ａ〜１００８ｂをＳｉで作製した。そのため、各
発光素子の光として１．０μｍ以上、好ましくは１．１
μｍ以上の波長を選んでいる。Ｓｉは１．０μｍの波長
に対して約１００ｃｍ-1と吸収係数が大きく、相応の損
失がある。一方、波長が１．１μｍ以上では、吸収係数
は１０ｃｍ-1以下と小さい。そこで、本実施形態では、
各発光素子の光の波長を１．０μｍ以上、好ましくは
１．１μｍ以上とした。この波長の光ならば、Ｓｉを容
易に透過することができるため、対向する受発光素子間
の光信号の伝達が良好にできる。勿論、後述する接着層
１０２１も、この波長帯域の光に対して透明である。
【００５４】前記各ＩＣチップ１００１ａ〜１００１ｃ
の各基板１００４ａ〜１００４ｃのうち、前記各発光素
子１００２ａ、１００２ｂ及び受光素子１００３ａ、１
００３ｂを実装すべき部位には、凹部１００５ｂ（１０
０５ａ）、１００６ａ（１００６ｂ）が形成されてい
る。各凹部１００５ｂ、１００６ａは、上方形面より下
方形面が小さく、且つ側面が台形状の凹部である。これ
らの凹部１００５ｂ、１００６ａは、Ｓｉを異方性エッ
チングすることによって、特に側面の傾きなど、極めて
精度よく、形成することができる。なお、少なくとも同
じ基板１００４ａ上の発光素子用凹部１００５ｂと受光
素子用凹部１００６ａとは、大きさ等の形態が異なる。
また、本実施形態では、図１３に示すように、その他の
凹部、例えば中層のＩＣチップ１００１ｂの基板１００
４ｂの受光素子用凹部１００６ａ、１００６ｂ同士も、
最下層のＩＣチップ１００１ｃの基板１００４ｃの受光
素子用凹部１００６ｂと発光素子用凹部１００５ａとも
大きさ等の形態が異なっている。つまり、例えば１００
６ａや１００６ｂのように、同じ符号を付している凹部
同士は大きさ等の形態が同じであるが、符号の異なる凹
部同士は、互いに大きさ等の形態が異なる。換言すれ
ば、同じ機能の素子が必要な部位の凹部は形態が同じで
あるが、異なる機能の素子用の凹部は形態が異なるので
ある。
の各基板１００４ａ〜１００４ｃのうち、前記各発光素
子１００２ａ、１００２ｂ及び受光素子１００３ａ、１
００３ｂを実装すべき部位には、凹部１００５ｂ（１０
０５ａ）、１００６ａ（１００６ｂ）が形成されてい
る。各凹部１００５ｂ、１００６ａは、上方形面より下
方形面が小さく、且つ側面が台形状の凹部である。これ
らの凹部１００５ｂ、１００６ａは、Ｓｉを異方性エッ
チングすることによって、特に側面の傾きなど、極めて
精度よく、形成することができる。なお、少なくとも同
じ基板１００４ａ上の発光素子用凹部１００５ｂと受光
素子用凹部１００６ａとは、大きさ等の形態が異なる。
また、本実施形態では、図１３に示すように、その他の
凹部、例えば中層のＩＣチップ１００１ｂの基板１００
４ｂの受光素子用凹部１００６ａ、１００６ｂ同士も、
最下層のＩＣチップ１００１ｃの基板１００４ｃの受光
素子用凹部１００６ｂと発光素子用凹部１００５ａとも
大きさ等の形態が異なっている。つまり、例えば１００
６ａや１００６ｂのように、同じ符号を付している凹部
同士は大きさ等の形態が同じであるが、符号の異なる凹
部同士は、互いに大きさ等の形態が異なる。換言すれ
ば、同じ機能の素子が必要な部位の凹部は形態が同じで
あるが、異なる機能の素子用の凹部は形態が異なるので
ある。
【００５５】次に、本発明の光伝送装置を波長多重型光
インターコネクション装置に適用した第２実施形態を示
す。波長多重型光インターコネクション装置は、例えば
図１４のように構成される。この例は、例えば特開平１
１−２８９３１７号公報に記載されるものと同等であ
り、波長の異なる複数の発光素子２が実装されている発
光素子アレイ１１１１と、光導波路となる光ファイバ１
１１０と、前記発光素子１００２の夫々の波長の光を抽
出するフィルタ素子１０２２が実装されているフィルタ
アレイ１１１２と、このフィルタアレイ１１１２で抽出
された各波長の光を受光する受光素子１００３が実装さ
れている受光素子アレイ１１１３とで構成される。な
お、図では、理解を容易にするために、各構成要素を分
離しているが、実質的に各構成要素は、光学的に直接接
合されている。
インターコネクション装置に適用した第２実施形態を示
す。波長多重型光インターコネクション装置は、例えば
図１４のように構成される。この例は、例えば特開平１
１−２８９３１７号公報に記載されるものと同等であ
り、波長の異なる複数の発光素子２が実装されている発
光素子アレイ１１１１と、光導波路となる光ファイバ１
１１０と、前記発光素子１００２の夫々の波長の光を抽
出するフィルタ素子１０２２が実装されているフィルタ
アレイ１１１２と、このフィルタアレイ１１１２で抽出
された各波長の光を受光する受光素子１００３が実装さ
れている受光素子アレイ１１１３とで構成される。な
お、図では、理解を容易にするために、各構成要素を分
離しているが、実質的に各構成要素は、光学的に直接接
合されている。
【００５６】
【発明の効果】以上説明したように、本発明のうち請求
項１に係る実装用微小構造体は、基体上面の凹部に嵌合
する形態のＳｉ製ブロックの上面に化合物半導体素子を
形成する構成としたため、異方性エッチングによって、
前記Ｓｉ製ブロックの形態精度を高めることができ、こ
のＳｉ製ブロックが、形態精度の高い凹部に嵌合して、
化合物半導体素子の実装位置精度が高まる。
項１に係る実装用微小構造体は、基体上面の凹部に嵌合
する形態のＳｉ製ブロックの上面に化合物半導体素子を
形成する構成としたため、異方性エッチングによって、
前記Ｓｉ製ブロックの形態精度を高めることができ、こ
のＳｉ製ブロックが、形態精度の高い凹部に嵌合して、
化合物半導体素子の実装位置精度が高まる。
【００５７】また、本発明のうち請求項２に係る実装用
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とを直接接合で接合する構成としたため、請求項１に
係る実装用微小構造体を実用化し易い。また、本発明の
うち請求項３に係る実装用微小構造体によれば、Ｓｉ製
ブロックと化合物半導体素子とをＩｎＰ−Ｓｉ直接接合
で接合する構成としたため、請求項１に係る実装用微小
構造体を実用化し易い。また、本発明のうち請求項４に
係る実装用微小構造体によれば、Ｓｉ製ブロックと化合
物半導体素子とをＧａＡｓ−Ｓｉ直接接合で接合する構
成としたため、請求項１に係る実装用微小構造体を実用
化し易い。
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とを直接接合で接合する構成としたため、請求項１に
係る実装用微小構造体を実用化し易い。また、本発明の
うち請求項３に係る実装用微小構造体によれば、Ｓｉ製
ブロックと化合物半導体素子とをＩｎＰ−Ｓｉ直接接合
で接合する構成としたため、請求項１に係る実装用微小
構造体を実用化し易い。また、本発明のうち請求項４に
係る実装用微小構造体によれば、Ｓｉ製ブロックと化合
物半導体素子とをＧａＡｓ−Ｓｉ直接接合で接合する構
成としたため、請求項１に係る実装用微小構造体を実用
化し易い。
【００５８】また、本発明のうち請求項５に係る実装用
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とを金属膜を介して接合する構成としたため、請求項
１に係る実装用微小構造体を実用化し易い。また、本発
明のうち請求項６に係る実装用微小構造体によれば、Ｓ
ｉ製ブロックと化合物半導体素子とを半田を介して接合
する構成としたため、請求項１に係る実装用微小構造体
を実用化し易い。また、本発明のうち請求項７に係る実
装用微小構造体によれば、Ｓｉ製ブロックと化合物半導
体素子とを樹脂を介して接合する構成としたため、請求
項１に係る実装用微小構造体を実用化し易いと共に、前
記樹脂が、化合物半導体素子とＳｉ製ブロックとの間の
絶縁層となる。
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とを金属膜を介して接合する構成としたため、請求項
１に係る実装用微小構造体を実用化し易い。また、本発
明のうち請求項６に係る実装用微小構造体によれば、Ｓ
ｉ製ブロックと化合物半導体素子とを半田を介して接合
する構成としたため、請求項１に係る実装用微小構造体
を実用化し易い。また、本発明のうち請求項７に係る実
装用微小構造体によれば、Ｓｉ製ブロックと化合物半導
体素子とを樹脂を介して接合する構成としたため、請求
項１に係る実装用微小構造体を実用化し易いと共に、前
記樹脂が、化合物半導体素子とＳｉ製ブロックとの間の
絶縁層となる。
【００５９】また、本発明のうち請求項８に係る実装用
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とをＳｉＯ２膜を介して接合する構成としたため、請
求項１に係る実装用微小構造体を実用化し易い。また、
本発明のうち請求項９に係る実装用微小構造体によれ
ば、Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ２膜
とＡｌＧａＡｓ層を介して接合する構成としたため、請
求項１に係る実装用微小構造体を実用化し易い。
微小構造体によれば、Ｓｉ製ブロックと化合物半導体素
子とをＳｉＯ２膜を介して接合する構成としたため、請
求項１に係る実装用微小構造体を実用化し易い。また、
本発明のうち請求項９に係る実装用微小構造体によれ
ば、Ｓｉ製ブロックと化合物半導体素子とをＳｉＯ２膜
とＡｌＧａＡｓ層を介して接合する構成としたため、請
求項１に係る実装用微小構造体を実用化し易い。
【００６０】また、本発明のうち請求項１０に係る実装
用微小構造体によれば、化合物半導体素子を、一つのＳ
ｉ製ブロックに対して複数形成する構成としたため、よ
り高密度な実装が可能となる。また、本発明のうち請求
項１１に係る実装用微小構造体によれば、Ｓｉ製ブロッ
ク自体に、個別の素子を形成する構成としたため、単に
基体上に化合物半導体素子を実装するだけでなく、単一
の実装用微小構造体により複数の機能を得て、更なる高
密度実装が可能となる。
用微小構造体によれば、化合物半導体素子を、一つのＳ
ｉ製ブロックに対して複数形成する構成としたため、よ
り高密度な実装が可能となる。また、本発明のうち請求
項１１に係る実装用微小構造体によれば、Ｓｉ製ブロッ
ク自体に、個別の素子を形成する構成としたため、単に
基体上に化合物半導体素子を実装するだけでなく、単一
の実装用微小構造体により複数の機能を得て、更なる高
密度実装が可能となる。
【００６１】また、本発明のうち請求項１２に係る実装
用微小構造体によれば、Ｓｉ製ブロック自体に形成され
た個別の素子が、前記化合物半導体素子と互いに重合又
は対向する位置に配置されるように構成したため、例え
ば化合物半導体素子が発光素子で、Ｓｉ製ブロック自体
に形成された個別の素子が受光素子である場合には、発
光素子の発光状態を受光素子でモニタすることができ
る。
用微小構造体によれば、Ｓｉ製ブロック自体に形成され
た個別の素子が、前記化合物半導体素子と互いに重合又
は対向する位置に配置されるように構成したため、例え
ば化合物半導体素子が発光素子で、Ｓｉ製ブロック自体
に形成された個別の素子が受光素子である場合には、発
光素子の発光状態を受光素子でモニタすることができ
る。
【００６２】また、本発明のうち請求項１３に係る実装
用微小構造体によれば、Ｓｉ製ブロック自体に形成され
た個別の素子は、前記化合物半導体素子と互いにずれた
位置に配置されるように構成したため、例えば化合物半
導体素子が発光素子で、Ｓｉ製ブロック自体に形成され
た個別の素子が受光素子である場合に、二つの実装用微
小構造体が逆向きに対向するように基体を配置すれば、
互いの発光素子の発光状態を、互いの受光素子でモニタ
することができる。
用微小構造体によれば、Ｓｉ製ブロック自体に形成され
た個別の素子は、前記化合物半導体素子と互いにずれた
位置に配置されるように構成したため、例えば化合物半
導体素子が発光素子で、Ｓｉ製ブロック自体に形成され
た個別の素子が受光素子である場合に、二つの実装用微
小構造体が逆向きに対向するように基体を配置すれば、
互いの発光素子の発光状態を、互いの受光素子でモニタ
することができる。
【００６３】また、本発明のうち請求項１４に係る実装
用微小構造体によれば、化合物半導体素子用の全ての電
極を、Ｓｉ製ブロックの上面に形成する構成としたた
め、化合物半導体素子の検査を行い易く、またＳｉ製ブ
ロック自体に個別の素子を形成する場合には、当該Ｓｉ
製ブロック自体の素子と化合物半導体素子とを個別に駆
動し易い。
用微小構造体によれば、化合物半導体素子用の全ての電
極を、Ｓｉ製ブロックの上面に形成する構成としたた
め、化合物半導体素子の検査を行い易く、またＳｉ製ブ
ロック自体に個別の素子を形成する場合には、当該Ｓｉ
製ブロック自体の素子と化合物半導体素子とを個別に駆
動し易い。
【００６４】また、本発明のうち請求項１５に係る実装
用微小構造体によれば、化合物半導体素子用の何れかの
電極を、Ｓｉ製ブロック用の電極と共通化する構成とし
たため、電極数を低減して、構成の容易化や低コスト化
を図ることができる。また、本発明のうち請求項１６に
係る実装用微小構造体によれば、Ｓｉ製ブロックの上面
に形成された化合物半導体素子用の電極と当該Ｓｉ製ブ
ロックとの間に、抵抗値が１×１０4 Ω以上の高抵抗層
を設ける構成としたため、Ｓｉ製ブロック自体に個別の
素子を形成する場合に、当該Ｓｉ製ブロック自体の素子
と化合物半導体素子とを絶縁して、個別に駆動し易い。
用微小構造体によれば、化合物半導体素子用の何れかの
電極を、Ｓｉ製ブロック用の電極と共通化する構成とし
たため、電極数を低減して、構成の容易化や低コスト化
を図ることができる。また、本発明のうち請求項１６に
係る実装用微小構造体によれば、Ｓｉ製ブロックの上面
に形成された化合物半導体素子用の電極と当該Ｓｉ製ブ
ロックとの間に、抵抗値が１×１０4 Ω以上の高抵抗層
を設ける構成としたため、Ｓｉ製ブロック自体に個別の
素子を形成する場合に、当該Ｓｉ製ブロック自体の素子
と化合物半導体素子とを絶縁して、個別に駆動し易い。
【００６５】また、本発明のうち請求項１７に係る実装
用微小構造体によれば、高抵抗層を化合物半導体で構成
したため、請求項１６に係る実装用微小構造体を実用化
し易い。また、本発明のうち請求項１８に係る実装用微
小構造体によれば、高抵抗層を、ＣｒとＯがドープされ
た化合物半導体で構成したため、請求項１６に係る実装
用微小構造体を実用化し易い。
用微小構造体によれば、高抵抗層を化合物半導体で構成
したため、請求項１６に係る実装用微小構造体を実用化
し易い。また、本発明のうち請求項１８に係る実装用微
小構造体によれば、高抵抗層を、ＣｒとＯがドープされ
た化合物半導体で構成したため、請求項１６に係る実装
用微小構造体を実用化し易い。
【００６６】また、本発明のうち請求項１９に係る実装
用微小構造体によれば、高抵抗層を酸化物で構成したた
め、例えばＳｉ製ブロックを酸化して、容易に高抵抗層
を形成することができ、請求項１６に係る実装用微小構
造体を実用化し易い。また、本発明のうち請求項２０に
係る実装用微小構造体によれば、高抵抗層を窒化物で構
成したため、例えばＳｉ製ブロックを窒化して、容易に
高抵抗層を形成することができ、請求項１６に係る実装
用微小構造体を実用化し易い。
用微小構造体によれば、高抵抗層を酸化物で構成したた
め、例えばＳｉ製ブロックを酸化して、容易に高抵抗層
を形成することができ、請求項１６に係る実装用微小構
造体を実用化し易い。また、本発明のうち請求項２０に
係る実装用微小構造体によれば、高抵抗層を窒化物で構
成したため、例えばＳｉ製ブロックを窒化して、容易に
高抵抗層を形成することができ、請求項１６に係る実装
用微小構造体を実用化し易い。
【００６７】また、本発明のうち請求項２１に係る実装
用微小構造体によれば、高抵抗層を樹脂で構成したた
め、請求項１６に係る実装用微小構造体を実用化し易
い。また、本発明のうち請求項２２に係る実装用微小構
造体によれば、Ｓｉ製ブロックの上面に形成された化合
物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、
ＰＮ接合による電流阻止層を設ける構成としたため、Ｓ
ｉ製ブロック自体に個別の素子を形成する場合に、当該
Ｓｉ製ブロック自体の素子と化合物半導体素子とを絶縁
して、個別に駆動し易いと共に、Ｓｉ製ブロックを半導
体処理して容易に電流阻止層を形成することが可能とな
る。
用微小構造体によれば、高抵抗層を樹脂で構成したた
め、請求項１６に係る実装用微小構造体を実用化し易
い。また、本発明のうち請求項２２に係る実装用微小構
造体によれば、Ｓｉ製ブロックの上面に形成された化合
物半導体素子用の電極と当該Ｓｉ製ブロックとの間に、
ＰＮ接合による電流阻止層を設ける構成としたため、Ｓ
ｉ製ブロック自体に個別の素子を形成する場合に、当該
Ｓｉ製ブロック自体の素子と化合物半導体素子とを絶縁
して、個別に駆動し易いと共に、Ｓｉ製ブロックを半導
体処理して容易に電流阻止層を形成することが可能とな
る。
【００６８】また、本発明のうち請求項２３に係る実装
用微小構造体によれば、Ｐ型半導体及びＮ型半導体の層
をＰＮＰ又はＮＰＮの順に積層して電流阻止層を構成し
たため、Ｓｉ製ブロックに対する半導体処理により容易
に電流阻止層を形成することができる。また、本発明の
うち請求項２４に係る実装用微小構造体によれば、電流
阻止層を構成するＰ型半導体又はＮ型半導体として、Ｓ
ｉ製ブロック直近のコンタクト層を用いることとしたた
め、電流阻止層の形成がより一層容易になると共に、構
成の容易化や低コスト化が可能となる。
用微小構造体によれば、Ｐ型半導体及びＮ型半導体の層
をＰＮＰ又はＮＰＮの順に積層して電流阻止層を構成し
たため、Ｓｉ製ブロックに対する半導体処理により容易
に電流阻止層を形成することができる。また、本発明の
うち請求項２４に係る実装用微小構造体によれば、電流
阻止層を構成するＰ型半導体又はＮ型半導体として、Ｓ
ｉ製ブロック直近のコンタクト層を用いることとしたた
め、電流阻止層の形成がより一層容易になると共に、構
成の容易化や低コスト化が可能となる。
【図１】 本発明の実装用微小構造体の第１実施形態を
示す製造説明図である。
示す製造説明図である。
【図２】 本発明の実装用微小構造体の第２実施形態を
示す製造説明図である。
示す製造説明図である。
【図３】 本発明の実装用微小構造体の第３実施形態を
示す製造説明図である。
示す製造説明図である。
【図４】 本発明の実装用微小構造体の第４実施形態を
示す概略構成図である。
示す概略構成図である。
【図５】 本発明の実装用微小構造体の第５実施形態を
示す概略構成図である。
示す概略構成図である。
【図６】 本発明の実装用微小構造体の第６実施形態を
示す概略構成図である。
示す概略構成図である。
【図７】 本発明の実装用微小構造体の第７実施形態を
示す構成図である。
示す構成図である。
【図８】 本発明の実装用微小構造体の第８実施形態を
示す構成図である。
示す構成図である。
【図９】 本発明の実装用微小構造体の第９実施形態を
示す構成図である。
示す構成図である。
【図１０】 素子実装技術の説明図である。
【図１１】 本発明の実装用微小構造体の第１０実施形
態を示す製造説明図である。
態を示す製造説明図である。
【図１２】 本発明の実装用微小構造体の第１０実施形
態を示す製造説明図である。
態を示す製造説明図である。
【図１３】 本発明の光伝送装置の第１実施形態を示す
概略構成図である。
概略構成図である。
【図１４】 本発明の光伝送装置の第２実施形態を示す
概略構成図である。
概略構成図である。
１はＳｉ製ブロック ２は面発光レーザ素子（化合物半導体素子） ３は柱状部 ４はコンタクトホール ５は絶縁部 ６はカソード電極 ７はアノード電極 ８はフォトダイオード（素子） １１はＧａＡｓ基板 １２はエッチングストップ層 １３はｎコンタクト層 １４は面発光レーザエピタキシャル層 １５はｐコンタクト層 １６はＩｎＰ層 １７はＳｉ基板 １８はＧａＡｓ層 １９はＰｄ膜（金属膜） ２０は樹脂製接着剤（樹脂） ２２は中間層 ２３は高抵抗層 ２４は電流阻止層 ２５はＡｌＧａＡｓ層 ２６はＳｉＯ２層 ２７は保持基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｓ 5/022 Ｈ０１Ｌ 31/02 Ｂ Ｆターム(参考） 5F073 AA65 AA74 AB15 AB17 DA34 DA35 FA04 FA13 FA16 FA21 5F088 BA16 BB01 EA07 EA09 EA11 GA04 KA02 KA08 5F089 AA01 AB03 AC10 AC18 FA06
Claims (26)
- 【請求項１】 流体に混入されてスラリをなし、このス
ラリを基体の上面で流動させることにより、当該基体の
上面の所定の部位に形成された凹部に嵌合して実装され
る実装用微小構造体であって、前記基体上面の凹部に嵌
合する形態のＳｉ製ブロックと、このブロックの上面に
形成された化合物半導体素子とを備えたことを特徴とす
る実装用微小構造体。 - 【請求項２】 前記Ｓｉ製ブロックと化合物半導体素子
とを化合物半導体−Ｓｉ直接接合で接合したことを特徴
とする請求項１に記載の実装用微小構造体。 - 【請求項３】 前記Ｓｉ製ブロックと化合物半導体素子
とをＩｎＰ−Ｓｉ直接接合で接合したことを特徴とする
請求項１に記載の実装用微小構造体。 - 【請求項４】 前記Ｓｉ製ブロックと化合物半導体素子
とをＧａＡｓ−Ｓｉ直接接合で接合したことを特徴とす
る請求項１に記載の実装用微小構造体。 - 【請求項５】 前記Ｓｉ製ブロックと化合物半導体素子
とを金属膜を介して接合したことを特徴とする請求項１
に記載の実装用微小構造体。 - 【請求項６】 前記Ｓｉ製ブロックと化合物半導体素子
とを半田を介して接合したことを特徴とする請求項１に
記載の実装用微小構造体。 - 【請求項７】 前記Ｓｉ製ブロックと化合物半導体素子
とを樹脂を介して接合したことを特徴とする請求項１に
記載の実装用微小構造体。 - 【請求項８】 前記Ｓｉ製ブロックと化合物半導体素子
とをＳｉＯ2膜を介して接合したことを特徴とする請求
項１に記載の実装用微小構造体。 - 【請求項９】 前記Ｓｉ製ブロックと化合物半導体素子
とをＳｉＯ2膜とＡｌＧａＡｓ層を介して接合したこと
を特徴とする請求項１に記載の実装用微小構造体。 - 【請求項１０】 前記化合物半導体素子を、一つのＳｉ
製ブロックに対して複数形成したことを特徴とする請求
項１乃至９の何れかに記載の実装用微小構造体。 - 【請求項１１】 前記Ｓｉ製ブロック自体に、個別の素
子を形成したことを特徴とする請求項１乃至１０の何れ
かに記載の実装用微小構造体。 - 【請求項１２】 前記Ｓｉ製ブロック自体に形成された
個別の素子は、前記化合物半導体素子と互いに重合又は
対向する位置に配置されていることを特徴とする請求項
１１に記載の実装用微小構造体。 - 【請求項１３】 前記Ｓｉ製ブロック自体に形成された
個別の素子は、前記化合物半導体素子と互いにずれた位
置に配置されていることを特徴とする請求項１１に記載
の実装用微小構造体。 - 【請求項１４】 前記化合物半導体素子用の全ての電極
を、前記Ｓｉ製ブロックの上面に形成したことを特徴と
する請求項１乃至１３の何れかに記載の実装用微小構造
体。 - 【請求項１５】 前記化合物半導体素子用の何れかの電
極を、前記Ｓｉ製ブロック用の電極と共通化したことを
特徴とする請求項１乃至１３の何れかに記載の実装用微
小構造体。 - 【請求項１６】 前記Ｓｉ製ブロックの上面に形成され
た化合物半導体素子用の電極と当該Ｓｉ製ブロックとの
間に、抵抗値が１×１０4 Ω以上の高抵抗層を設けたこ
とを特徴とする請求項１５に記載の実装用微小構造体。 - 【請求項１７】 前記高抵抗層を化合物半導体で構成し
たことを特徴とする請求項１６に記載の実装用微小構造
体。 - 【請求項１８】 前記高抵抗層を、ＣｒとＯがドープさ
れた化合物半導体で構成したことを特徴とする請求項１
６に記載の実装用微小構造体。 - 【請求項１９】 前記高抵抗層を酸化物で構成したこと
を特徴とする請求項１６に記載の実装用微小構造体。 - 【請求項２０】 前記高抵抗層を窒化物で構成したこと
を特徴とする請求項１６に記載の実装用微小構造体。 - 【請求項２１】 前記高抵抗層を樹脂で構成したことを
特徴とする請求項１６に記載の実装用微小構造体。 - 【請求項２２】 前記Ｓｉ製ブロックの上面に形成され
た化合物半導体素子用の電極と当該Ｓｉ製ブロックとの
間に、ＰＮ接合による電流阻止層を設けたことを特徴と
する請求項１５に記載の実装用微小構造体。 - 【請求項２３】 Ｐ型半導体及びＮ型半導体の層をＰＮ
Ｐ又はＮＰＮの順に積層して、前記電流阻止層を構成し
たことを特徴とする請求項２２に記載の実装用微小構造
体。 - 【請求項２４】 前記電流阻止層を構成するＰ型半導体
又はＮ型半導体として、前記Ｓｉ製ブロック直近のコン
タクト層を用いることを特徴とする請求項２３に記載の
実装用微小構造体。 - 【請求項２５】 発光素子を含む請求項１乃至２４の何
れかに記載の実装用微小構造体が凹部内に実装された基
体と、受光素子を含む請求項１乃至２４の何れかに記載
の実装用微小構造体が凹部内に実装された基体とが、前
記発光素子と前記受光素子とが互いに対向するように積
層されてなることを特徴とする光伝送装置。 - 【請求項２６】 発光素子を含む請求項１乃至２４の何
れかに記載の実装用微小構造体が凹部内に実装された基
体からなる発光部と、受光素子を含む請求項１乃至２４
の何れかに記載の実装用微小構造体が凹部内に実装され
た基体からなる受光部とを有することを特徴とする光伝
送装置。
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