JP2019075569A - 半導体素子を選択的にトランスファーする方法 - Google Patents

半導体素子を選択的にトランスファーする方法 Download PDF

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Abstract

【課題】半導体素子を選択的に分離する方法を提供する。【解決手段】第一表面を有する接合基板１０１、前記第一表面の上に位置する半導体素子であって、前記半導体素子は、前記第一表面に対向する表面を有する、半導体素子、及び、前記第一表面と前記表面との間に位置する粘着構造であって、前記粘着構造は、前記半導体素子及び前記接合基板に直接接触する、粘着構造を含む。前記粘着構造は、接合層２０２及び犠牲層２０１を含み、前記接合層と前記犠牲層との材質は異なる。【選択図】図２Ｇ

Description

本発明は、光電性半導体素子の製造方法に関する。
科学技術の日進月歩に伴い、光電性半導体素子は、データの伝送やエネルギーの転換に大きな貢献をもたらす。システムの運用を例とすると、例えば、光ファイバー通信、光学記憶及び軍事システムなどでは、光電性半導体素子は発揮することができる。エネルギーの転換方式を以て区別すると、光電性半導体素子は、一般的に、次の３種類に分けられており、即ち、電気エネルギーを光の放射に転換するもの、例えば、発光ダイオード及びレーザーダイオード；光信号を電気信号に転換するもの、例えば、光検出器；及び、光輻射能を電気エネルギーに転換するもの、例えば、ソーラー電池である。
光電性半導体素子のうち、成長基板は、非常に重要な役割を発揮している。光電性半導体素子の形成に必要な半導体エピタキシャル構造は、すべて、基板の上に成長し、また、基板によりサポートされる。よって、適切な成長基板の選択は、往々にして、光電性半導体素子中の素子の成長品質を決める重要なファクターとなる。
しかし、良い素子成長基板は、必ずしも、良い素子積載基板ではない。発光ダイオードを例とすると、従来の赤色発光素子製造プロセスでは、素子の成長品質を向上させるために、格子定数が半導体エピタキシャル構造に比較的近い不透明なGaAs基板を成長基板として選択することができる。しかし、発光を操作の目的とする発光ダイオード素子について言えば、操作の過程では、不透明な成長基板により、素子の発光効率が低下することを引き起こすことがある。
光電性半導体素子の成長基板及び積載基板に対しての異なるニーズの要求を満足するために、基板のトランスファー（transfer）技術がそれに応えて生まれた。即ち、先ず半導体エピタキシャル構造を成長基板に成長させ、そして、成長した半導体エピタキシャル構造を積載基板にトランスファーし、これにより、後続の素子操作を便利に行うことができる。半導体エピタキシャル構造と積載基板とが結合された後に、元の成長基板の除去は、トランスファー技術のキーとなる。
成長基板の除去方式は、主に、元の成長基板をエッチング液でエッチング・溶解し、物理方式で切割し研磨することで除去し、又は、事前に成長基板と半導体エピタキシャル構造との間に犠牲層を形成し、そして、エッチングにより犠牲層を除去する方式で成長基板と半導体とを分離することなどを含む。しかし、エッチング液による基板の溶解であれ、物理切割方式による基板の研磨除去であれ、元の成長基板について言えば、一種の破壊行為である。成長基板を再利用することができないので、環境保護やエネルギー節約を唱える今のところ、それは一種の材料の浪費となる。また、犠牲層構造を用いて分離を行う場合、光電性半導体素子について言えば、如何に選択的なトランスファーを有効に行うかは、現在における研究の方向性の一つである。
本発明の目的は、半導体素子を選択的に分離する方法を提供することにある。
半導体素子を選択的に分離する方法は、
a．第一表面及び第二表面を有する基板を提供し；
b．前記第一表面に複数の半導体エピタキシャルスタック層を提供し、前記複数の半導体エピタキシャルスタック層は、第一半導体エピタキシャルスタック層及び第二半導体エピタキシャルスタック層を含み、前記第二半導体エピタキシャルスタック層と前記第一半導体エピタキシャルスタック層とは隔てれられ、前記第一半導体エピタキシャルスタック層と前記基板との間の粘着力は、前記第二半導体エピタキシャルスタック層と前記基板との間の粘着力とは異なり；及び
c．前記基板から前記第一半導体エピタキシャルスタック層又は前記第二半導体エピタキシャルスタック層を選択的に分離するステップを含む。
本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第二実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第三実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第四実施例における構造を示す図である。 本発明の第四実施例における構造を示す図である。 本発明の第四実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第五実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第六実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第七実施例における構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第八実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第九実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第十実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第十実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の第十実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の一実施例における製造方法の一つのステップに対応する構造を示す図である。 本発明の一実施例における製造方法の一つのステップに対応する構造を示す図である。
図1A〜図1Iは、本発明の第一実施例における製造方法の各ステップに対応する構造を示す図である。図1A及び図1Bを参照するに、そのうち、図1Aは、図1B中のドット線AA’の断面図である。本実施例による光電性半導体素子の製造プロセスは、表面1011を有する接合基板101を提供し、表面1011に粘着構造2を形成し、粘着構造2は厚みtを有し、本実施例では、厚みtの範囲は1μmから10μmまでの間にあり、好ましくは2μmから6μmまでの間にある。粘着構造2は接合層202及び犠牲層201を含み、接合層202及び犠牲層201は、表面1011に並列し表面1011と接し、図1Bに示す粘着構造2の上面図においては、接合層202及び犠牲層201はそれぞれ特定の形状を有する。
接合基板101の材料は、電気絶縁基板又は導電性基板を含み、電気絶縁基板の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2又はセラミック基板などを含み；導電性基板の材料は、Si、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含む。本実施例では、接合層202の材料は犠牲層201とは異なり、接合層202の材料はベンゾシクロブテン(BCB)を含み；犠牲層201の材料は有機材料を含み、例えば、紫外線(UV)解離にかわを含み、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)樹脂、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)などを含み；また、熱可塑性物質（thermoplastic）を含み、例えば、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)などを含み；或いは、無機材料を含み、例えば、金属を含み、例えば、Ti、Au、Be、W、Al、Ge又はその組み合わせを含み、酸化物を含み、例えば、SiOxを含み、又は、窒化物を含み、例えば、SiNxなどを含む。
次に、図1Cに示すように、成長基板102を提供し、成長基板102には、エピタキシャル方式で成長した半導体エピタキシャルスタック層3を有し、続いて、粘着構造2により、成長基板102及び半導体エピタキシャルスタック層3を、加熱、加圧の方式で表面1011に粘着して接合基板101に接合させる。そのうち、接合層202及び犠牲層201は、ともに、半導体エピタキシャルスタック層3と接する。ここで、接合層202の材料は犠牲層201とは異なるものが選択されるので、半導体エピタキシャルスタック層3と接合層202との間の粘着力は、半導体エピタキシャルスタック層3と犠牲層201との間の粘着力とは異なるようになり、本実施例では、半導体エピタキシャルスタック層3と接合層202との間の粘着力は、半導体エピタキシャルスタック層3と犠牲層201との間の粘着力よりも大きい。
そのうち、半導体エピタキシャルスタック層3は、少なくとも、第一導電型を有する第一半導体層301、転換ユニット302、及び、第二導電型を有する第二半導体層303を含み、それらは順次で成長基板102の上に形成される。第一半導体層301及び第二半導体層303は、二つの片層構造又は二つの多層構造(多層構造とは、２層又は２層以上を指す)であっても良い。第一半導体層301及び第二半導体層303は、異なる導電型、導電性、極性又は不純物による元素を有し、電子又は正孔を提供する。第一半導体層301がp型半導体である場合、第二半導体層303は、異なる導電素性のn型半導体であっても良く、逆に、第一半導体層301がn型半導体である場合、第二半導体層303は、異なる導電性のp型半導体であっても良い。転換ユニット302は、第一半導体層301と第二半導体層303との間に形成され、転換ユニット302は、光エネルギーと電気エネルギーとの間の相互転換を行う又は引き起こすために用いられる。また、半導体エピタキシャルスタック層3は、光エネルギーと電気エネルギーとの間の相互転換を行う又は引き起こすために、半導体素子、装置、製品、回路に用いられ得るように更に加工されても良い。具体的には、半導体エピタキシャルスタック層3は、発光ダイオード(LED)、レーザーダイオード(LD)、太陽電池、又は液晶表示器のうちの一つとして更に加工されても良い。発光ダイオードを例とすると、半導体エピタキシャルスタック層3のうちの一層又は多層の物理及び化学成分を変更することで、射出するの光の波長を調整することができる。良くある材料は、AlGaInP(aluminum gallium indium phosphide)系、AlGaInN(aluminum gallium indium nitride)系、ZnO(zinc oxide)系である。転換ユニット302は、SH構造(single heterostructure)、DH構造(double heterostructure)、DDH構造(double-side double heterostructure)、MWQ(multi-quantum well)であっても良い。具体的には、転換ユニット302は、中性、p型又はn型の半導体であっても良い。電流を半導体エピタキシャルスタック層3に印加する時に、転換ユニット302は発光することができる。転換ユニット302は、AlGaInPをベース材料とする時に、赤色、橙色、黄色の琥珀色系の光を発することができ；AlGaInNをベース材料とする時に、青色又は緑色の光を発することができる。
次に、図1Dに示すように、成長基板102と半導体エピタキシャルスタック層3とを分離して、半導体エピタキシャルスタック層3の表面3011を露出させる。成長基板102の分離方法は、光照射法を利用することを含み、即ち、レーザー光を利用して成長基板102を通過させて成長基板102と半導体エピタキシャルスタック層3との間の界面に照射することで、半導体エピタキシャルスタック層3と成長基板102との分離目的を達成することができる。また、ウェットエッチング法を利用して成長基板102を直接除去し、又は、成長基板102と半導体エピタキシャルスタック層3との間の界面層(図示せず)を除去し、これによって、成長基板102と半導体エピタキシャルスタック層3とを分離しても良い。また、高温での蒸気エッチングを利用して成長基板102と半導体エピタキシャルスタック層3との間の界面層(図示せず)を直接除去することで、成長基板102と半導体エピタキシャルスタック層3との分離目的を達成しても良い。
図1Eに示すように、半導体エピタキシャルスタック層3の表面3011には、犠牲層201に対応するパターン化の粘着媒体4が形成され、そのうち、パターン化の粘着媒体4を形成する方式は、先ず一層の粘着媒体4を表面3011全体に形成し、続いて黄光リソグラフィー（Photolithography）プロセス又はパターン化エッチングの方式で、パターン化の粘着媒体4を形成することを含み、そのうち、黄光リソグラフィープロセス及びパターン化エッチングは、一般的な従来の半導体製造プロセスである。粘着媒体4の材料は、有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；或いは、無機材料、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、窒化ケイ素(SiNx)などを含む窒化物を含む。
次に、図1Fに示すように、半導体エピタキシャルスタック層3及び粘着構造2をパターン化して表面1011を露出させることで、互に隔てられる複数の半導体エピタキシャルスタック層を形成し、そのうち、複数の半導体エピタキシャルスタック層は、少なくとも一つの第一半導体エピタキシャルスタック層31及び少なくとも一つの第二半導体エピタキシャルスタック層32を含み、各第一半導体エピタキシャルスタック層31には、粘着媒体4が有あるが、各第二半導体エピタキシャルスタック層32の表面3011には、粘着媒体4が無い。半導体エピタキシャルスタック層3及び粘着構造2のパターン化方法は、ドライエッチング又はウェットエッチングを含み、本実施例では、ドライエッチングプロセスを用いて、第一半導体エピタキシャルスタック層31及び第二半導体エピタキシャルスタック層32間の間隔幅wをできるだけ縮小させ、これによって、半導体エピタキシャルスタック層3をエッチングし過ぎることによる浪費を避けることができる。本実施例では、間隔幅wは1μmから10μmまでにあり、好ましくは5μmである。
次に、図1Gに示すように、選択素子103を提供し、加温、加圧又は選択素子103自身の有する粘着性により、粘着媒体4と接合させる。選択素子103は、導電材料、例えば、導電性基板又はプリント回路板を含み、そのうち、導電性基板の材料は、Si、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含み；プリント回路板は、片面プリント回路板、両面プリント回路板、多層プリント回路板又はフレキシブル回路板を含み；又は、非導電材料、例えば、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2、セラミック基板又はEPS（expanded polystyrene）粘着テープなどを含み、そのうち、EPS粘着テープを以て選択素子103を形成する時に、EPS粘着テープと粘着される硬質（リジッド）基板を提供し、EPS粘着テープを支えることで、EPS粘着テープが第二半導体エピタキシャルスタック層32の表面3011に粘着されることを避けることができる。他の実施例では、図11Aに示すように、選択素子103は更にフレキシブル基板1032及び支持構造1031を含んでも良く、そのうち、フレキシブル基板1032の材料は、PET(polyester resin)、PEN(polyethylene naphthalate)又はPI(polyimide)を含み、支持構造の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)又はアクリル(Acryl)など硬質な基板を含み、フレキシブル基板1032を支えるために用いられる。
他の実施例では、先ずパターン化の粘着媒体4を選択素子103に形成し、そして、アライメント接合の技術を用いて、粘着媒体4と第一半導体エピタキシャルスタック層31とを揃えた後に、加温及び加圧の方式で、粘着媒体4と第一半導体エピタキシャルスタック層31とを接合しても良い。
次に、図1Hに示すように、犠牲層201と第一半導体エピタキシャルスタック層31との粘着力が粘着媒体4と第一半導体エピタキシャルスタック層31との粘着力よりも小さい時に、逆方向の力を選択素子103及び接合基板101にそれぞれ直接印加することで、第一半導体エピタキシャルスタック層31と犠牲層201との分離が第一半導体エピタキシャルスタック層31の構造にダメージを与えないようにさせることができ、例えば、犠牲層201の材質が、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)などを含む紫外線(UV)解離材料である場合、紫外線(UV)を犠牲層201に照射することで、犠牲層201の粘着力が低下する又は無くなるようにさせることができ、そして、逆方向の力を選択素子103及び接合基板101にそれぞれ印加することで、第一半導体エピタキシャルスタック層31と犠牲層201とを分離することができ；或いは、犠牲層201の材質が、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)などを含む熱可塑性物質である場合、犠牲層201を加熱することで、犠牲層201との間の粘着力が低下する又は無くなるようにさせることができ、そして、逆方向の力を選択素子103及び接合基板101にそれぞれ印加することで、第一半導体エピタキシャルスタック層31と犠牲層201とを分離することができ；或いは、粘着媒体4が、ベンゾシクロブテン(BCB)などの高粘着力を有する材料によって構成され、犠牲層201の材質が、粘着力の比較的低い材料によって構成される場合、光照射又は加熱などの方式で犠牲層201を改質する必要がなく、逆方向の力を選択素子103及び接合基板101にそれぞれ直接印加することで、第一半導体エピタキシャルスタック層31と犠牲層201とを分離することができ、そのうち、粘着力が比較的低い材料は、金属材料、例えば、Ti、Al、TiWなどを含み、また、酸化物、例えば、SiOxを含み、又は、窒化物、例えば、SiNxを含む。
また、図1Iに示すように、犠牲層201の材質が金属材料、例えば、Ti、Al、TiW、Agなどであり、又は、含ケイ素材料、例えば、SiOx、SiNx、又はpoly-Siなどの材料である場合、ウェットエッチング又は蒸気エッチングの方式で、犠牲層201を除去し、そして、逆方向の力を選択素子103及び接合基板101にそれぞれ印加することで、第一半導体エピタキシャルスタック層31と犠牲層201とを分離することができ、本実施例では、ウェットエッチングが使用するエッチング液は、フッ化水素酸（hydrofluoric acid）を含み、蒸気エッチングが使用する化学材料は、フッ化水素(HF)蒸気を含む。
他の実施例では、前述のように、選択素子103がフレキシブル基板1032及び支持構造1031を含み、第一半導体エピタキシャルスタック層31と犠牲層201とを分離した後に、図11Bに示すように、フレキシブル基板1032と支持構造1031とを分離し、フレキシブル表示器をさらに作成することもできる。
図2A図〜図2Hは、本発明の第二実施例による製造方法の各ステップに対応する構造を示す図である。図2Aに示すように、本実施例と前述の第一実施例との差異は粘着構造2の構造にある。本実施例では、犠牲層201は、接合基板101の表面1011と接合層202との間に位置する。後続のプロセスは、図2B〜図2Hに示すように、全て、前述の第一実施と同じであり、そのうち、本実施例における製造プロセスで形成された各第一半導体エピタキシャルスタック層31の表面311には全て接合層202がある。
図3A〜図3Hは、本発明の第三実施例による製造方法の各ステップに対応する構造を示す図である。図3Aに示すように、本実施例では、先ず犠牲層201と接合層202とをそれぞれ半導体エピタキシャルスタック層3の表面311及び接合基板101の表面1011に形成し、続いて図3Bに示すように、接合層202及び犠牲層201を以て、加熱、加圧の方式で半導体エピタキシャルスタック層3と接合基板101とを接合し、接合層202の材料がベンゾシクロブテン(BCB)を含むため、上述の接合過程では、犠牲層201が犠牲層201と接合基板101との間の接合層202材料を押し開けることで、犠牲層201と接合基板101との間の接合層202の厚みが半導体エピタキシャルスタック層3と接合基板101との間の接合層202の厚みよりも小さくなり、これにより、図中の粘着構造2を形成することができる。本実施例と前述の第一実施例との差異は粘着構造2の構造にあり、犠牲層201は接合層202の上に位置し、接合基板101の表面1011と接しない。後続のプロセスは、図3B〜図3Hに示すように、全て、前述の第一実施例と同じである。
図4A〜図4Cは、本発明の第四実施例による構造を示す図である。図4Aに示すように、本実施例と前述の第三実施例との差異は、各第一半導体エピタキシャルスタック層31の表面311が全てパターン化の犠牲層201及び接合層202と接することにある。或いは、図4Bに示すように、本実施例と前述の第一実施例との差異は、各第一半導体エピタキシャルスタック層31の表面311が全てパターン化の犠牲層201及び接合層202と接することにある。或いは、図4Cに示すように、本実施例と前述の第一、二実施例の差異は、各第一半導体エピタキシャルスタック層31に対応するパターン化の犠牲層201が接合層202より覆われ、且つ接合基板101と接合することにある。
図5A〜図5Gは、本発明の第五実施例による構造を示す図である。図5Aに示すように、本実施例における光電性半導体素子の製造プロセスによると、表面1011を有する接合基板101を提供し、表面1011に粘着構造2を形成し、そのうち、粘着構造2は厚みtを有し、厚みtの範囲は、1μmから10μmまでの間にあり、好ましくは2μmから6μmまでの間にある。接合基板101の材料は、電気絶縁基板又は導電性基板を含み、電気絶縁基板の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2又はセラミック基板などを含み；導電性基板の材料は、ケイ素(Si)、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含む。粘着構造2の材料は、有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；又は、無機材料を含み、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、又は、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、SiNxなどを含む窒化物を含む。また、成長基板102を提供し、成長基板102の上にはエピタキシャル方式で成長した半導体エピタキシャルスタック層3を有し、続いて、粘着構造2を用いて、長基板102及び半導体エピタキシャルスタック層3を表面1011に接合して接合基板101と接合させる。そのうち、半導体エピタキシャルスタック層3は、少なくとも第一導電型の第一半導体層301、転換ユニット302、及び第二導電型の第二半導体層303を有し、それらは順次で成長基板102上に形成される。第一半導体層301及び第二半導体層303は、二つの片層構造又は二つの多層構造(多層構造とは、両層又は両層以上を指す)であっても良い。第一半導体層301及び第二半導体層303は、異なる導電型、電性、極性又は不純物による元素を有し、電子又は正孔を提供する。第一半導体層301がp型半導体のとき、第二半導体層303は異なる導電性のn型半導体であっても良く、逆に、第一半導体層301がn型半導体のとき、第二半導体層303は異なる導電性のp型半導体であっても良い。転換ユニット302は第一半導体層301と第二半導体層303との間に形成され、転換ユニット302は、光エネルギー及び電気エネルギーの相互転換を行い又は引き起こすために用いられる。また、半導体エピタキシャルスタック層3は、光エネルギー及び電気エネルギーの相互転換を行い又は引き起こすために、半導体素子、装置、製品、回路に応用され得るようにさらに加工されても良い。具体的には、半導体エピタキシャルスタック層3は、発光ダイオード(LED)、レーザーダイオード(LD)、太陽電池又は液晶表示器のうちの一つとしてさらに加工されても良い。発光ダイオードを例とすると、半導体エピタキシャルスタック層3ののうちの一層又は多層の物理及び化学成分を変更することで、発する光の波長を調整することができる。良くある材料は、AlGaInP(aluminum gallium indium phosphide)系、AlGaInN(aluminum gallium indium nitride)系、ZnO(zinc oxide)系である。転換ユニット302は、SH構造(single heterostructure)、DH構造(double heterostructure)、DDH構造(double-side double heterostructure)、MWQ(multi-quantum well)であっても良い。具体的には、転換ユニット302は、中性、p型又はn型の半導体であっても良い。電流を半導体エピタキシャルスタック層3に印加する時に、転換ユニット302は発光することができる。転換ユニット302は、AlGaInPをベース材料とする時に、赤色、橙色、黄色の琥珀色系の光を発することができ；AlGaInNをベース材料とする時に、青色又は緑色の光を発することができる。
他の実施例では、粘着構造2は、先に半導体エピタキシャルスタック層3の表面3012に形成され、そして、粘着構造2により成長基板102及び半導体エピタキシャルスタック層3を接合基板101の表面1011に接合して接合基板101と接合させても良い。
次に、図5Bに示すよに、成長基板102と半導体エピタキシャルスタック層3とを分離して、半導体エピタキシャルスタック層3の表面3011を露出させる。成長基板102の分離方法は、光照射法を利用することを含み、即ち、レーザー光を利用して成長基板102を通過させて成長基板102と半導体エピタキシャルスタック層3との間の界面に照射することで、半導体エピタキシャルスタック層3と成長基板102との分離目的を達成することができる。また、ウェットエッチング法を利用して成長基板102を直接除去し、又は、成長基板102と半導体エピタキシャルスタック層3との間の界面層(図示せず)を除去し、これによって、成長基板102と半導体エピタキシャルスタック層3とを分離しても良い。また、高温での蒸気エッチングを利用して成長基板102と半導体エピタキシャルスタック層3との間の界面層(図示せず)を直接除去することで、成長基板102と半導体エピタキシャルスタック層3との分離目的を達成しても良い。
次に、図5Cに示すように、半導体エピタキシャルスタック層3の表面3011には、パターン化の粘着媒体4が形成され、そのうち、パターン化の粘着媒体4を形成する方式は、先ず一層の粘着媒体4を表面3011全体に形成し、続いて黄光リソグラフィー（Photolithography）プロセス又はパターン化エッチングの方式で、パターン化の粘着媒体4を形成することを含み、そのうち、黄光リソグラフィープロセス及びパターン化エッチングは、一般的な従来の半導体製造プロセスである。粘着媒体4の材料は、有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；又は、無機材料、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、窒化ケイ素(SiNx)などを含む窒化物を含む。
次に、図5Dに示すように、半導体エピタキシャルスタック層3及び粘着構造2をパターン化して表面1011を露出させることで、互に隔てられる複数の半導体エピタキシャルスタック層を形成し、そのうち、複数の半導体エピタキシャルスタック層は、少なくとも一つの第一半導体エピタキシャルスタック層31及び少なくとも一つの第二半導体エピタキシャルスタック層32を含み、本実施例では、図5Dの上面図である図5Eに示すように、第一半導体エピタキシャルスタック層31の面積が第二半導体エピタキシャルスタック層32の面積よりも小さく、また、各第一半導体エピタキシャルスタック層31には、粘着媒体4が有るが、各第二半導体エピタキシャルスタック層32の表面3011には、粘着媒体4が無い。半導体エピタキシャルスタック層3及び粘着構造2のパターン化方法は、ドライエッチング又はウェットエッチングを含み、本実施例では、ドライエッチングのICPエッチング方式を用いて、半導体エピタキシャルスタック層3及び粘着構造2をパターン化することで、第一半導体エピタキシャルスタック層31及び第二半導体エピタキシャルスタック層32間の間隔幅wをできるだけ縮小させ、これにより、エッチングし過ぎることによる半導体エピタキシャルスタック層3の浪費を避けることができる。本実施例では、間隔幅wは1μmから10μmまでの間にあり、好ましくは5μmである。
次に、図5Fに示すように、選択素子103を提供し、加温、加圧又は選択素子103自身の粘着性を利用して、粘着媒体4と接合させる。選択素子103は導電材料、例えば、導電性基板又はプリント回路板を含み、そのうち、導電性基板の材料は、ケイ素(Si)、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含み；プリント回路板は、片面プリント回路板、両面プリント回路板、多層プリント回路板又はフレキシブル回路板を含み；又は、非導電材料、例えば、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2、セラミック基板又はEPS粘着テープなどを含み、そのうち、EPS粘着テープを以て選択素子103を形成する時に、EPS粘着テープと接合される硬質基板を提供しても良い、EPS粘着テープを支えることで、EPS粘着テープが第二半導体エピタキシャルスタック層32の表面3011と粘着されること避ける。
他の実施例では、図11Aに示すように、選択素子103は更にフレキシブル基板1032及び支持構造1031を含んでも良く、そのうち、フレキシブル基板1032の材料は、PET(polyester resin)、PEN(polyethylene naphthalate)又はPI(polyimide)を含み、支持構造1031の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)又はアクリル(Acryl)など硬質な基板を含み、それは、フレキシブル基板1032を支えるために用いられる。
他の実施例では、先にパターン化の粘着媒体4を選択素子103に形成し、そして、アライメント接合の技術を用いて、粘着媒体4と第一半導体エピタキシャルスタック層31とを揃えた後に、加温及び加圧の方式で、粘着媒体4と第一半導体エピタキシャルスタック層31とを接合して、図5Fに示す構造を形成する。
次に、図5Gに示すように、ウェットエッチングプロセス又は蒸気エッチングプロセスを用いて粘着構造2をエッチングし、また、ウェットエッチングプロセス又は蒸気エッチングプロセスの時間を制御することで、第一半導体エピタキシャルスタック層31と接合基板101との間は、完全に分離し、第二半導体エピタキシャルスタック層32と接合基板101との間は、第二半導体エピタキシャルスタック層32を支持するために、一部の粘着構造2が残される。
他の実施例では、前述のように、選択素子103がフレキシブル基板1032及び支持構造1031を含み、第一半導体エピタキシャルスタック層31と犠牲層201とが分離した後に、続いて第11B図に示すように、フレキシブル基板1032と支持構造1031とを分離し、フレキシブル表示器をさらに形成しても良い。
図6A〜図6Hは、本発明の第六実施例による構造を示す図である。図6Aに示すように、本実施例における光電性半導体素子の製造プロセスによれば、接合基板101を提供し、それは、表面1011及び表面1011に対応する表面1012を有し、接合基板101は、少なくとも、表面1011から表面1012に貫通した孔110を有し、接合基板101の上面図は、図6Bに示すようであり、そのうち、図6Aは、図6B中のドット線CC’の断面図である。接合基板101の材料は、電気絶縁基板又は導電性基板を含み、電気絶縁基板の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2又はセラミック基板などを含み；導電性基板の材料は、ケイ素(Si)、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含む。
次に、図7Cに示すように、成長基板102を提供し、成長基板102にはエピタキシャル方式で成長した半導体エピタキシャルスタック層3を有し、続いて粘着構造2により半導体エピタキシャルスタック層3を接合基板101の表面1011に接合して接合基板101と接合させ、孔110は、一部の粘着構造2を露出させる。本実施例では、粘着構造2は、先に半導体エピタキシャルスタック層3の表面3012に形成され、そして、粘着構造2により成長基板102及び半導体エピタキシャルスタック層3を接合基板101の表面1011に接合し接合基板101と接合させても良い。
粘着構造2は厚みtを有し、厚みtの範囲は1μmから10μmまでの間にあり、好ましくは2μmから6μmまでの間にある。粘着構造2の材料は、有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；又は、無機材料、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、SiNxなどを含む窒化物を含む。半導体エピタキシャルスタック層3は、少なくとも第一導電型の第一半導体層301、転換ユニット302、及び第二導電型の第二半導体層303を有し、それらは、順次で成長基板102上に形成される。第一半導体層301及び第二半導体層303は、二つの片層構造又は二つの多層構造(多層構造とは、両層又は両層以上を指す)であっても良い。第一半導体層301及び第二半導体層303は異なる導電型、電性、極性又は不純物による元素を有し、電子又は正孔を提供する。第一半導体層301がp型半導体のとき、第二半導体層303は異なる導電性のn型半導体であっても良く、逆に、第一半導体層301がn型半導体のとき、第二半導体層303は異なる導電性のp型半導体であっても良い。転換ユニット302は第一半導体層301と第二半導体層303との間に形成され、転換ユニット302は、光エネルギー及び電気エネルギーの相互転換を行い又は引き起こすために用いられる。半導体エピタキシャルスタック層3は、光エネルギー及び電気エネルギーの相互転換を行い又は引き起こすために、半導体素子、装置、製品、回路に応用され得るようにさらに加工されても良い。具体的には、半導体エピタキシャルスタック層3は、発光ダイオード(LED)、レーザーダイオード(LD)、太陽電池又は液晶表示器のうちの一つとしてさらに加工されても良い。発光ダイオードを例とすると、半導体エピタキシャルスタック層3のうちの一層又は多層の物理及び化学成分を変更することで、発する光の波長を調整することができる。良くある材料は、AlGaInP(aluminum gallium indium phosphide)系、AlGaInN(aluminum gallium indium nitride)系、ZnO(zinc oxide)系である。転換ユニット302は、SH構造(single heterostructure)、DH構造(double heterostructure)、DDH構造(double-side double heterostructure)、MWQ(multi-quantum well)であっても良い。具体的には、転換ユニット302は、中性、p型又はn型の半導体であっても良い。電流を半導体エピタキシャルスタック層3に印加する時に、転換ユニット302は発光することができる。転換ユニット302は、AlGaInPをベース材料とする時に、赤色、橙色、黄色の琥珀色系の光を発することができ；AlGaInNをベース材料とする時に、青色又は緑色の光を発することができる。
次に、図6Dに示すように、将成長基板102と半導体エピタキシャルスタック層3とを分離して半導体エピタキシャルスタック層3の表面3011を露出させ、また、支持構造5を接合基板101の表面1012、孔110の壁面1101、及び、孔110から露出した一部の粘着構造2の上に形成する。そのうち、成長基板102の分離方法は、前述の第一実施例に記載の方法を含んでも良い。支持構造5の材料は有機材料を含み、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)樹脂、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)などのような紫外線(UV)解離にかわを含み；ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)などのような熱可塑性物質（thermoplastic）を含み；或いは、無機材料を含み、例えば、Ti、Au、Be、W、Al、Ge又はその組み合わせを含む金属を含み、SiOxを含む酸化物を含み、又は、SiNxなどを含む窒化物を含む。
次に、図6Eに示すように、半導体エピタキシャルスタック層3の表面3011においてパターン化の粘着媒体4を孔110に対応するように形成し、そのうち、パターン化の粘着媒体4の形成方式は、先に一層の粘着媒体4を表面3011全体に形成し、そして、黄光リソグラフィープロセス又はパターン化エッチングの方式を用いて、パターン化の粘着媒体4を形成することを含み、そのうち、黄光リソグラフィープロセス及びパターン化エッチングは一般的な従来の半導体製造プロセスである。粘着媒体4の材料は有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；又は、無機材料、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、SiNxなどを含む窒化物を含む。
次に、図6Fに示すように、半導体エピタキシャルスタック層3及び粘着構造2をパターン化して表面1011を露出することで、互に隔てられる複数の半導体エピタキシャルスタック層を形成し、そのうち、複数の半導体エピタキシャルスタック層は、少なくとも一つの第一半導体エピタキシャルスタック層31及び少なくとも一つの第二半導体エピタキシャルスタック層32を含み、また、各第一半導体エピタキシャルスタック層31には粘着媒体4があるが、各第二半導体エピタキシャルスタック層32の表面3011には粘着媒体4が無い。そのうち、第一半導体エピタキシャルスタック層31が孔110の上に位置するので、第一半導体エピタキシャルスタック層31と接合基板101との間の粘着力が第二半導体エピタキシャルスタック層32と接合基板101との間の粘着力よりも小さい。半導体エピタキシャルスタック層3及び粘着構造2のパターン化方法は、ドライエッチング又はウェットエッチングを含み、本実施例では、ドライエッチングを使用して、第一半導体エピタキシャルスタック層31及び第二半導体エピタキシャルスタック層32間の間隔幅wをできるだけ縮小させ、これにより、半導体エピタキシャルスタック層3をエッチングし過ぎるによる浪費を避けることができ、本実施例の間隔幅wは、1μmから10μmまでにあり、好ましくは5μmである。
次に、図6Gに示すように、選択素子103を提供し、加温、加圧又は選択素子103自身の粘着性を利用して、粘着媒体4と接合させる。選択素子103は、導電材料、例えば、導電性基板又はプリント回路板を含み、そのうち、導電性基板の材料は、ケイ素(Si)、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含み；プリント回路板は、片面プリント回路板、両面プリント回路板、多層プリント回路板又はフレキシブル回路板を含み；又は、非導電材料、例えば、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2、セラミック基板又はEPS粘着テープなどを含み、そのうち、EPS粘着テープにより選択素子103を形成する時に、硬質基板を提供しても良く、EPS粘着テープと接合させることで、EPS粘着テープを支えることができ、これにより、EPS粘着テープが第二半導体エピタキシャルスタック層32の表面3011と粘着されることを避ける。
他の実施例では、図11Aに示すように、選択素子103は更にフレキシブル基板1032及び支持構造1031を含んでも良く、そのうち、フレキシブル基板1032の材料は、PET (polyester resin)、PEN(polyethylene naphthalate)又はPI(polyimide)を含み、支持構造の材料は、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)又はアクリル(Acryl)などの硬質な基板を含み、フレキシブル基板1032を支えるために用いられる。
他の実施例では、先にパターン化の粘着媒体4を選択素子103の上に形成し、そして、アライメント接合の技術を基づいて、粘着媒体4と第一半導体エピタキシャルスタック層31とを揃えた後に、加温及び加圧の方式で、粘着媒体4と第一半導体エピタキシャルスタック層31とを接合しても良い。
次に、図6Hに示すように、支持構造5の材質が金属材料、例えば、Ti、Al、TiW、Agなどである場合、又は、含ケイ素材料、例えば、酸化ケイ素(SiOx)、窒化ケイ素(SiNx)又はpoly-Siなどの材料である場合、ウェットエッチング又は蒸気エッチングの方式で、支持構造5を除去し、そして、それぞれ逆方向の力を選択素子103及び接合基板101に印加することで、第一半導体エピタキシャルスタック層31と犠牲層201を分離することができ、本実施例では、ウェットエッチングが使用するエッチング液はフッ化水素酸を含み、蒸気エッチングが使用する化学材料は、HF蒸気を含む。支持構造5の材質が紫外線(UV)解離材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)などである場合、紫外線(UV)を支持構造5に照射することで、支持構造5と粘着構造2との間の粘着力が低下する又は無くなるようにさせ、そして、それぞれ逆方向の力を選択素子103及び接合基板101に印加することで、第一半導体エピタキシャルスタック層31と支持構造5とを分離することができ；支持構造5の材質が熱可塑性物質、例えば、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)などである場合、支持構造5を加熱することで、支持構造5と粘着構造2との間の粘着力が低下する又は無くなるようなさせ、そして、それぞれ逆反方向の力を選択素子103及び接合基板101に印加することで、第一半導体エピタキシャルスタック層31と支持構造5を分離することができる。
他の実施例では、前述のように、選択素子103がフレキシブル基板1032及び支持構造1031を含み、第一半導体エピタキシャルスタック層31と犠牲層201が分離した後に、続いて第11B図に示すように、フレキシブル基板1032と支持構造1031を分離することで、フレキシブル表示器をさらに制作することもできる。
図7A〜図7Fは、本発明の第七実施例による製造方法の各ステップに対応する構造を示す図である。本実施例と前述の第二実施例との差異は、接合基板101が複数の孔120を各第一半導体エピタキシャルスタック層31に対応するように有することにあり、これにより、第一半導体エピタキシャルスタック層31と接合基板101との間の粘着力は第二実施例における第一半導体エピタキシャルスタック層31と接合基板101との間の粘着力よりも低くなり、これにより、機械力を用いて第一半導体エピタキシャルスタック層31と接合基板101とを分離する成功率を向上させることができ；又は、ウェットエッチング又は蒸気エッチングを用いて犠牲層201を除去する時に、エッチング液はフッ化水素酸を含み又は蒸気エッチングが使用する化学材料はHF蒸気を含むなら、複数の孔120を経由して犠牲層201をエッチングすることで、エッチングに必要な時間を短縮することもできる。
図8A〜図8Fは、本発明の第八実施例による製造方法の各ステップに対応する構造を示す図である。本実施例と前述の第七実施例との差異は、粘着構造2は犠牲層を含まず、接合基板101には複数の孔120を各第一半導体エピタキシャルスタック層31に対応するように有することにあり、これにより、第一半導体エピタキシャルスタック層31と接合基板101との間の粘着力は、第二半導体エピタキシャルスタック層32と接合基板101との間の粘着力よりも低くなる。そのため、機械力で第一半導体エピタキシャルスタック層31と接合基板101を分離することができる。
図9A〜図9Iは、本発明の第九実施例による製造方法の各ステップに対応する構造を示す図である。図9Aを参照するに、成長基板102を提供し、それは表面1021を後続の半導体スタック層の成長のために有し、成長基板102の構成材料は、Ge、GaAs、InP、GaP、サファイア(sapphire)、SiC、ケイ素(Si)、LiAlO2、ZnO、GaN、AlNの一つ又はその組み合わせを含んでも良いが、これらに限定されない。成長基板102の表面1021には、パターン化の犠牲層601を形成し、犠牲層601の材料は半導体材料、例えば、AlAs又はAlNを含み、又は、酸化物、例えば、酸化ケイ素(SiOx)を含み、そのうち、パターン化の犠牲層601の材料がAlAs又はAlNである場合、形成方式は、MOCVD方法で成長した後、パターン化エッチングの方式で形成することを含み；パターン化の犠牲層601の材料が酸化ケイ素(SiOx)である場合、形成方式は、PVD又はCVD方法で成長基板102に形成し、そして、パターン化エッチングの方式で形成することを含む。
次に、図9Bに示すように、成長基板102の表面1021において半導体層304を、パターン化の犠牲層601を覆うように形成し、そのうち、半導体層304の材料は犠牲層601とは異なる。半導体層304は、過渡層(図示せず)又はウィンドウ層(図示せず)を含んでも良い。前記過渡層は、成長基板102及びウィンドウ層間の緩衝層とされても良く、又は、成長基板102及び後続形成の半導体エピタキシャルスタック層3間の緩衝層とされても良い。発光ダイオードの構造では、前記過渡層は、二層材料間の格子不整合を低減するために用いられる。また、前記過渡層は、片層、多層、二種材料の結合又は二つの別々の構造であっても良く、そのうち、前記過渡層の材料は、有機金属、無機金属又は半導体のうちの任意の一つであっても良い。前記過渡層は、反射層、熱伝導層、電気伝導層、オーミック接触層、抗変形層、応力釈放層、応力調整層、接合層、波長転換層又は固定構造などとされても良い。前記ウィンドウ層は、厚みが比較的大きな半導体層であり、半導体エピタキシャルスタック層3の出光効率を向上させ、電流横向き分散の効果を増大させることができ、その材料は、Al、Ga、In、As、P及びNからなるグループから選択された少なくとも一つ又はその組み合わせを含んでも良く、例えば、GaN又はAlGaInPの半導体化合物である。
次に、図9Cに示すように、半導体層304に半導体エピタキシャルスタック層3を継続して形成し、そのうち、半導体エピタキシャルスタック層3は、少なくとも第一導電型の第一半導体層301、転換ユニット302及び第二導電型の第二半導体層303を有し、それらは順次で成長基板102に形成される。第一半導体層301及び第二半導体層303は、二つの片層構造又は二つの多層構造(多層構造とは、両層又は両層以上を指す)であっても良い。第一半導体層301及び第二半導体層303は異なる導電型、電性、極性又は不純物による元素を有し、電子又は正孔を提供する。第一半導体層301がp型半導体のとき、第二半導体層303は異なる導電性のn型半導体であっても良く、逆に、第一半導体層301がn型半導体の時、第二半導体層303は異なる導電性のp型半導体であっても良い。転換ユニット302は、第一半導体層301と第二半導体層303との間に形成され、転換ユニット302は、光エネルギーと電気エネルギーとの相互転換を行い又はその転換を引き起こすために用いられる。半導体エピタキシャルスタック層3は、光エネルギーと電気エネルギーとの相互転換を行う又は引き起こすために、半導体素子、装置、製品、回路に用いられ得るようにさらに加工されても良い。具体的には、半導体エピタキシャルスタック層3は、発光ダイオード(LED)、レーザーダイオード(LD)、太陽電池、又は液晶表示器のうちの一つとしてさらに加工されても良い。発光ダイオードを例とすると、半導体エピタキシャルスタック層3のうちの一層又は多層の物理及び化学成分を変更することで、射出する光の波長を調整することができる。良くある材料は、AlGaInP(aluminum gallium indium phosphide)系、AlGaInN(aluminum gallium indium nitride)系、ZnO(zinc oxide)系である。転換ユニット302は、SH構造(single heterostructure)、DH構造(double heterostructure)、DDH構造(double-side double heterostructure)、MWQ(multi-quantum well)であっても良い。具体的には、転換ユニット302は、中性、p型又はn型の半導体であっても良い。電流を半導体エピタキシャルスタック層3に印加する時に、転換ユニット302は発光することができる。転換ユニット302は、AlGaInPをベース材料とする時に、赤色、橙色、黄色の琥珀色系の光を発することができ；AlGaInNをベース材料とする時に、青色又は緑色の光を発することができる。
次に、図9Dに示すように、半導体エピタキシャルスタック層3の表面3011には、パターン化の粘着媒体4をパターン化の犠牲層601に対応するように形成し、そのうち、パターン化の粘着媒体4の形成方式は、先に一層の粘着媒体4を表面3011全体に形成し、そして、黄光リソグラフィープロセス又はパターン化エッチングの方式で、パターン化の粘着媒体4を形成することを含み、そのうち、黄光リソグラフィープロセス及びパターン化エッチングは、一般的な従来の半導体製造プロセスである。粘着媒体4の材料は、有機材料、例えば、アクリル酸(Acrylic acid)、不飽和ポリエステル(Unsaturated polyester)、エポキシ(Epoxy)、オキセタン(Oxetane)、ビニルエーテル(Vinyl ether)、ナイロン(Nylon)、ポリプロピレン(PP)、ポリブチレンテレフタレート(PBT)、ポリフェニレンオキシド(PPO)、ポリカーボネート(PC)、アクリロニトリル-ブタジエン(ABS)、ポリ塩化ビニール(PVC)、ベンゾシクロブテン(BCB)などを含み；又は、無機材料、例えば、Ti、Au、Be、W、Al、Ge、Cu又はその組み合わせを含む金属、ITO、CTO、ATO、酸化インジウム亜鉛、酸化亜鉛アルミニウム、及び亜鉛錫酸化物、ZnO、SiOxを含む酸化物、又は、SiNxなどを含む窒化物を含む。
次に、図9Eに示すように、半導体エピタキシャルスタック層3及び半導体層304をパターン化して成長基板102の表面1021を露出させるとで、互に隔てられる複数の半導体エピタキシャルスタック層を形成し、そのうち、複数の半導体エピタキシャルスタック層は、少なくとも一つの第一半導体エピタキシャルスタック層31及び少なくとも一つの第二半導体エピタキシャルスタック層32を含み、各第一半導体エピタキシャルスタック層31には粘着媒体4を有するが、各第二半導体エピタキシャルスタック層32の表面3011には粘着媒体4を有しない。半導体エピタキシャルスタック層3及び粘着構造2のパターン化方法は、ドライエッチング又はウェットエッチングを含み、本実施例では、ドライエッチングプロセスにより、第一半導体エピタキシャルスタック層31及び第二半導体エピタキシャルスタック層32間の間隔幅wをできるだけ縮小させことで、半導体エピタキシャルスタック層3をエッチングし過ぎることによる浪費を避けることができ、本実施例の間隔幅wは1μmから10μmまでにあり、好ましくは5μmである。本実施例では、第一半導体エピタキシャルスタック層31と成長基板102との間には犠牲層601があり、また、第二半導体エピタキシャルスタック層32が成長基板102に直接成長するので、半導体層304のエピタキシャルプロセスのパラメーターの条件を制御し、又は、犠牲層601の材料と半導体層304の材料との性質の差異を利用することで、例えば、犠牲層601の材料が酸化物であるので、半導体層304と犠牲層601との間の粘着力は半導体層304と成長基板102との粘着力よりも小さくなる。
次に、図9Fに示すように、選択素子103を提供し、加温、加圧又は選択素子103自身の粘着性を利用して粘着媒体4と接合させる。選択素子103は導電材料、例えば、導電性基板又はプリント回路板を含み、そのうち、導電性基板の材料はケイ素(Si)、GaAs、SiC、ZnO、GaN、AlN又は金属材料の一つ又はその組み合わせを含み；プリント回路板は、片面プリント回路板、両面プリント回路板、多層プリント回路板又はフレキシブル回路板を含み；又は、非導電材料、例えば、サファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)、アクリル(Acryl)、ZnO、AlN、LiAlO2、セラミック基板又はEPS粘着テープなどを含む。
他の実施例では、図11Aに示すように、選択素子103は更にフレキシブル基板1032及び支持構造1031を含んでも良く、そのうち、フレキシブル基板1032の材料は、PET(polyester resin)、PEN(polyethylene naphthalate)又はPI(polyimide)を含み、支持構造の材料はサファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)又はアクリル(Acryl)など硬質の基板を含み、フレキシブル基板1032を支持するために用いられる。
他の実施例では、先にパターン化の粘着媒体4を選択素子103に形成し、そして、アライメント接合の技術を用いて、粘着媒体4と第一半導体エピタキシャルスタック層31とを揃えた後に、加温及び加圧の方式で、粘着媒体4と第一半導体エピタキシャルスタック層31とを接合することもできる。
次に図9Gに示すように、犠牲層601が酸化物(SiOx)又はAlAsである場合、ウェットエッチング又は蒸気エッチングの方式で、犠牲層601を除去し、そして、それぞれ逆方向の力を選択素子103及び成長基板102に印加することで、第一半導体エピタキシャルスタック層31と犠牲層601とを分離することができ、実施例では、ウェットエッチングが使用するエッチング液はフッ化水素酸を含み、蒸気エッチングが使用する化学材料はHF蒸気を含む。或いは、第9H図及び第9I図に示すように、犠牲層601の材料が非半導体材料、例えば酸化物(SiOx)である場合、半導体層304のエピタキシャルプロセスのうちの横向きエピタキシャル時の温度及び圧力を制御し、例えば、温度を1000℃から1100℃までの間に、及び圧力を400mbrから600mbarまでの間に制御することで、半導体層304と犠牲層601との間に孔隙602を形成し、これにより、半導体層304と犠牲層601との間の接触面積が減少し、この時に、逆方向の力を選択素子103及び成長基板102に印加し、第一半導体エピタキシャルスタック層31と犠牲層601を直接分離することができる。
他の実施例では、図11Aに示すように、選択素子103は更にフレキシブル基板1032及び支持構造1031を含んでも良く、そのうち、フレキシブル基板1032の材料はPET(polyester resin)、PEN(polyethylene naphthalate)又はPI(polyimide)を含み、支持構造の材料はサファイア(Sapphire)、ダイヤモンド(Diamond)、グラス(Glass)、石英(Quartz)又はアクリル(Acryl)など硬質な基板を含み、フレキシブル基板1032を支えるために用いられる。
図10A〜図10Cは、本発明の第十実施例による製造方法の各ステップに対応する構造を示す図である。第10A図〜第10C図に示すように、第十実施例と前述の第九実施例との差異は、粘着媒体4が第二半導体エピタキシャルスタック層32の上に位置し、第一半導体エピタキシャルスタック層31が表面3011を露出することにある。第10C図に示すように、半導体層304の材料がGaNであり、犠牲層601の材料がAlNであり、且つ成長基板102が透明基板である時に、レーザー光7を使用して半導体層304及び犠牲層601に照射するために、成長基板102の他の表面1022から入射させても良く、そのうち、レーザー光7のエネルギーはGaNのエネルギーギャップよりも大きく且つAlNのエネルギーギャップよりも小さく、これにより、各第二半導体エピタキシャルスタック層32中の半導体層304と成長基板102とを分離することができ、続いて、逆方向の力を選択素子103及び成長基板102に印加して、第二半導体エピタキシャルスタック層32と成長基板102を分離することができる。

Claims (10)

  1. 半導体構造であって、
    第一表面を有する基板；
    前記第一表面の上に位置する半導体エピタキシャルスタック層；及び
    前記第一表面と前記半導体エピタキシャルスタック層との間に位置し、且つ前記半導体エピタキシャルスタック層及び前記基板に直接接触する粘着構造を含み、
    前記粘着構造は、粘着層及び犠牲層を含み、且つ前記粘着層又は前記犠牲層は、前記半導体エピタキシャルスタック層に直接的に接する、半導体構造。
  2. 請求項1に記載の半導体構造であって、
    前記粘着層と前記半導体エピタキシャルスタック層との間の粘着力は、前記犠牲層と前記半導体エピタキシャルスタック層との間の粘着力よりも大きい、半導体構造。
  3. 請求項1に記載の半導体構造であって、
    前記粘着層と前記該犠牲層との材質は異なる、半導体構造。
  4. 請求項1に記載の半導体構造であって、
    前記犠牲層は、前記半導体エピタキシャルスタック層と前記粘着層との間に位置する、半導体構造。
  5. 請求項1に記載の半導体構造であって、
    前記半導体エピタキシャルスタック層は、第一導電型を有する第一半導体層；第二導電型を有する第二半導体層；及び、前記第一半導体層と前記第二半導体層との間に位置する転換ユニットを含む、半導体構造。
  6. 請求項1に記載の半導体構造であって、
    前記半導体エピタキシャルスタック層の上に位置する粘着媒体を更に含む、半導体構造。
  7. 請求項1に記載の半導体構造であって、
    前記基板は、少なくとも１つの孔を有する、半導体構造。
  8. 請求項1に記載の半導体構造であって、
    前記粘着層又は前記犠牲層は半導体材料を含む、半導体構造。
  9. 半導体装置であって、
    基板；
    前記基板に直接接触し且つ第一表面を有する粘着層であって、前記第一表面は第一幅を有する、粘着層；及び
    前記粘着層の上に形成されており且つ転換ユニットを含む半導体素子であって、前記転換ユニットは第二幅を有する、半導体素子を含み、
    前記第一幅は前記第二幅よりも小さい、半導体装置。
  10. 請求項1に記載の半導体装置であって、
    前記半導体素子は、前記第一表面に直接接触する第二表面を有する、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024025217A (ja) * 2022-08-10 2024-02-26 信越半導体株式会社 マイクロｌｅｄ用接合型ウェーハの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332523A (ja) * 2002-05-17 2003-11-21 Sony Corp 素子の転写方法、素子の配列方法及び画像表示装置の製造方法
JP2005045074A (ja) * 2003-07-23 2005-02-17 Sony Corp 剥離方法
WO2007133044A1 (en) * 2006-05-15 2007-11-22 Epivalley Co., Ltd. Manufacturing method of nitride semiconductor substrate and iii-nitride semiconductor light emitting device
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
JP2010177390A (ja) * 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
JP2013004632A (ja) * 2011-06-14 2013-01-07 Canon Components Inc 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2871291B1 (fr) * 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
US8008671B2 (en) * 2007-01-26 2011-08-30 Shin-Etsu Handotai Co., Ltd. Light-emitting device and method for fabricating the same
JP2009099875A (ja) * 2007-10-19 2009-05-07 Sony Corp 半導体装置の製造方法
TWI419091B (zh) * 2009-02-10 2013-12-11 Ind Tech Res Inst 可轉移的可撓式電子裝置結構及可撓式電子裝置的製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332523A (ja) * 2002-05-17 2003-11-21 Sony Corp 素子の転写方法、素子の配列方法及び画像表示装置の製造方法
JP2005045074A (ja) * 2003-07-23 2005-02-17 Sony Corp 剥離方法
WO2007133044A1 (en) * 2006-05-15 2007-11-22 Epivalley Co., Ltd. Manufacturing method of nitride semiconductor substrate and iii-nitride semiconductor light emitting device
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
JP2010177390A (ja) * 2009-01-29 2010-08-12 Sony Corp 素子の移載方法および表示装置の製造方法
JP2013004632A (ja) * 2011-06-14 2013-01-07 Canon Components Inc 半導体装置の製造方法

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