KR100945622B1

KR100945622B1 - 전자 부품 모듈

Info

Publication number: KR100945622B1
Application number: KR1020070085318A
Authority: KR
Inventors: 시아오유 미; 쯔요시 마쯔모또; 사또시 우에다
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2006-08-31
Filing date: 2007-08-24
Publication date: 2010-03-04
Also published as: CN101136397A; US8345438B2; JP2008060342A; CN101136397B; JP4722795B2; US20080055873A1; KR20080021515A

Abstract

소형화 및 고성능화에 알맞은 전자 부품 모듈 및 그 제조 방법을 제공한다. 본 발명의 전자 부품 모듈 X1은, 배선 기판(10)과, 배선 기판(10) 상에서 형성된 수동 소자(21, 22)를 포함하는 수동 소자군(20)과, 배선 기판(10)에 실장된 디바이스 칩(41, 42)을 구비한다. 본 발명의 전자 부품 모듈 제조 방법은, 복수의 전자 부품 모듈 형성 구획을 갖는 배선 기판 웨이퍼를 제작하는 공정과, 전자 부품 모듈 형성 구획의 각각에서 배선 기판 웨이퍼 상에서 복수의 수동 소자(21, 22)를 형성하는 공정과, 전자 부품 모듈 형성 구획의 각각에서 배선 기판 웨이퍼에 디바이스 칩(41, 42)을 탑재하는 공정과, 배선 기판 웨이퍼를 분할하는 공정을 포함한다.

배선 기판, 디아비스 칩, 배선 기판 웨이퍼, 수동 소자, 입체 배선, 다단 코일 인덕터

Description

전자 부품 모듈{ELECTRONIC COMPONENT MODULE}

본 발명은, 예를 들면 복수의 디바이스 칩 및 복수의 수동 부품을 구성 요소로서 포함하는, 소위 전자 부품 모듈과, 그 제조 방법에 관한 것이다.

정보 사회를 지탱하는 대형 컴퓨터, 퍼스널 컴퓨터, 및 이동 통신 단말기 등의 정보 처리 장치에서는, 처리 속도의 고속화, 및, 장치의 소형화, 다기능화, 및 저소비 전력화 등이 진행되고 있다. 이와 같은 성능 향상은, 주로, 장치에 내장되는 다수의 반도체 디바이스의 고집적화나 고성능화(고속화, 고기능화 등)에 의해 도모되는 바, 반도체 디바이스의 고집적화나 고성능화를 도모하기 위한 수단으로서, 멀티칩 모듈(MCM) 기술이 알려져 있다. MCM 기술에 대해서는, 예를 들면 하기의 특허 문헌1, 2에 기재되어 있다.

[특허 문헌1] 일본 특개평 10-294421호 공보

[특허 문헌2] 일본 특개 2000-36657호 공보

MCM은, 일반적으로, 모듈 전체의 베이스 기판으로 되는 배선 기판과, 베어 칩의 상태로 그 배선 기판에 실장된 복수의 디바이스 칩과, 복수의 수동 부품(캐패시터, 인덕터, 저항 등)을 갖는다. 또한，MCM으로서는, MCM-L(MCM-Laminated), MCM-C(MCM-Ceramic), 및 MCM-D(MCM-Deposited)가 알려져 있다. 이들 3종류는, 베이스 기판로 되는 배선 기판의 구성의 차이에 기초하여 분류된 것이다.

MCM-L은, 수지 재료의 라미네이트 성형에 의해 얻어진 수지 기판을 이용하여 제작된 배선 기판을, 모듈 전체의 베이스 기판으로서 갖는다. 이 배선 기판은, 수지 기판의 표면이나 내부에 배선이 만들어 넣어진 구조를 갖고, 이와 같은 배선 기판에 대하여 디바이스 칩이 베어 칩의 상태로 실장된다. 수동 부품은, 일반적으로, 표면 실장 부품으로서 개별로 제조된 후에 배선 기판에 실장된다. 수동 부품은, 배선 기판 내에 설치되는 경우도 있다.

MCM-L에서, 표면 실장 부품으로서 개별로 제조된 수동 부품이 배선 기판에 실장되는 구성을 채용하면, 그 모듈에 대해서 충분히 소형화할 수 없는 경우가 있다. 표면 실장형의 수동 부품은, 소정의 기판 상 내지 기판 내에 개별로 만들어 넣어져 칩화된 것이므로 비교적 크기 때문이다.

또한，MCM-L에서, 수동 부품이 배선 기판 내에 설치되는 구성을 채용하면, 그 모듈에 대해서 충분한 성능이 얻어지지 않는 경우가 있다. 배선 기판 내의 수동 소자나 배선 사이, 및, 배선 기판 내의 각 캐패시터의 한쌍의 전극 간에는, 배선 기판을 구성하는 수지 재료(유전체 재료)가 개재되는 바, 배선 기판 내의 캐패시터에 있어서는, 큰 정전 용량을 얻기 위해서 그 수지 재료의 유전률은 큰 쪽이 바람직하지만, 배선 기판 내에서의 다른 수동 소자(특히 인덕터)와 배선에 있어서는, 수동 소자나 배선 사이에 생길 수 있는 기생 용량을 억제하기 위해서 그 수지 재료의 유전률은 작은 쪽이 바람직하다. 이와 같이, 고성능화를 도모하는 데 있어서, 모순되는 2개의 특성이 배선 기판 구성 수지 재료에 요구된다. 또한, 배선 기판 내의 인덕터에서는, 기생 용량의 발생은 Q값의 저하를 초래한다. 따라서, 수동 부품이 배선 기판 내에 설치된 구성을 갖는 MCM-L에 대해서는, 충분한 성능이 얻어지지 않는 경우가 있다.

MCM-C는, 세라믹 기판을 이용하여 제조된 배선 기판을, 모듈 전체의 베이스 기판으로서 갖는다. MCM-C용의 배선 기판으로서는, 단층의 세라믹 기판 상에 후막 배선이 형성된 것이나, 표면에 배선 패턴이 인쇄된 복수의 세라믹 기판이 동시 소성에 의해 일체화된 것이 있으며, 이와 같은 배선 기판에 대하여 디바이스 칩이 베어 칩의 상태로 실장된다. 수동 부품은, 일반적으로, 표면 실장 부품으로서 개별로 제조된 후에 배선 기판에 실장된다. 수동 부품은, 배선 기판 내에 만들어 넣어지는 경우도 있다.

MCM-C에서, 표면 실장 부품으로서 개별로 제조된 수동 부품이 배선 기판에 실장되는 구성을 채용하면, 그 모듈에 대해서 충분히 소형화할 수 없는 경우가 있다. 표면 실장형의 수동 부품은, 전술한 바와 같이, 소정의 기판 상 내지 기판 내에 개별로 만들어 넣어져 칩화된 것으로, 비교적 크기 때문이다.

또한，MCM-C에서, 수동 부품이 배선 기판 내에 만들어 넣어지는 구성을 채용하면, 그 모듈에 대해서 충분한 성능이 얻어지지 않는 경우가 있다. 배선 기판 내 의 수동 소자나 배선 사이, 및, 배선 기판 내의 각 캐패시터의 한쌍의 전극 간에는, 배선 기판을 구성하는 세라믹 재료(유전체 재료)가 개재되는 바, 배선 기판 내의 캐패시터에 있어서는, 큰 정전 용량을 얻기 위해서 그 세라믹 재료의 유전률은 큰 쪽이 바람직하지만, 배선 기판 내에서의 다른 수동 소자(특히 인덕터)와 배선에 있어서는, 수동 소자나 배선 사이에 생길 수 있는 기생 용량을 억제하기 위해서 그 세라믹 재료의 유전률은 작은 쪽이 바람직하다. 이와 같이, 고성능화를 도모하는 데 있어서, 모순되는 2개의 특성이 배선 기판 구성 세라믹 재료에 요구된다. 또한, 배선 기판 내의 인덕터에서는, 기생 용량의 발생은 Q값의 저하를 초래한다. 따라서, 수동 부품이 배선 기판 내에 만들어 넣어진 구성을 갖는 MCM-C에 대해서는, 충분한 성능이 얻어지지 않는 경우가 있는 것이다.

MCM-D는, 세라믹이나, 실리콘, 글래스 등으로 이루어지는 기재 상에 박막 적층 기술에 의해 형성된 다층 배선 구조를 갖는 배선 기판을, 모듈 전체의 베이스 기판으로서 갖는다. 다층 배선 구조는, 일반적으로, 복수의 박막 배선층, 배선층 간마다의 절연층, 및 배선층 간을 접속하는 비아를 갖는다. 이와 같은 다층 배선 구조를 갖는 배선 기판에 대하여 디바이스 칩이 베어 칩의 상태로 실장된다. 수동 부품은, 표면 실장 부품으로서 개별로 제조된 후에 배선 기판에 실장되거나, 혹은, 다층 배선 구조 내에 만들어 넣어진다.

MCM-D에서, 표면 실장 부품으로서 개별로 제조된 수동 부품이 배선 기판에 실장되는 구성을 채용하면, 전술한 바와 같이 표면 실장 부품이 비교적 크기 때문에, 그 모듈에 대해서 충분히 소형화할 수 없는 경우가 있다.

또한，MCM-D에서, 수동 부품이 다층 배선 구조 내에 만들어 넣어지는 구성을 채용하면, 그 모듈에 대해서 충분한 성능이 얻어지지 않는 경우가 있다. 다층 배선 구조 내의 수동 소자나 배선 사이, 및, 다층 배선 구조 내의 각 캐패시터의 한쌍의 전극 간에는, 절연층을 구성하는 절연 재료(유전체 재료)가 개재되는 바, 다층 배선 구조 내의 캐패시터에 있어서는, 큰 정전 용량을 얻기 위해서 그 절연 재료의 유전률은 큰 쪽이 바람직하지만, 다층 배선 구조 내에서의 다른 수동 소자(특히 인덕터)와 배선에 있어서는, 수동 소자나 배선 사이에 생길 수 있는 기생 용량을 억제하기 위해서 그 절연 재료의 유전률은 작은 쪽이 바람직하다. 이와 같이, 고성능화를 도모하는 데 있어서, 모순되는 2개의 특성이 다층 배선 구조 내의 절연 재료에 요구된다. 또한, 배선 기판 내의 인덕터에서는, 기생 용량의 발생은 Q값의 저하를 초래한다. 따라서, 수동 부품이 다층 배선 구조 내에 만들어 넣어진 구성을 갖는 MCM-D에 대해서는, 충분한 성능이 얻어지지 않는 경우가 있는 것이다.

본 발명은, 이상과 같은 사정 하에서 도출된 것으로, 소형화 및 고성능화에 알맞은 MCM 또는 전자 부품 모듈, 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 제1 측면에 의하면 전자 부품 모듈이 제공된다. 이 전자 부품 모듈은, 배선 기판과, 배선 기판 상에서 형성된 복수의 수동 소자를 포함하는 수동 소자군과, 배선 기판에 실장된 적어도 하나의 디바이스 칩을 구비한다. 배선 기판 상에서 형성된 복수의 수동 소자란, 표면 실장 부품으로서 개별로 제조된 후에 각 각이 배선 기판에 대하여 탑재된 복수의 수동 소자가 아니라, 예를 들면 마이크로 머시닝 기술을 이용하여, 배선 기판 상에 각 수동 소자의 각 부가 순차적으로 형성됨으로써, 기판 표면에 직접적으로 형성된 복수의 수동 소자이다. 또한, 본 전자 부품 모듈은, 목적으로 하는 기능에 따라서, 인덕터나, 캐패시터, 저항을 수동 소자로서 포함하여 설계된다.

본 전자 부품 모듈의 각 수동 소자는, 배선 기판 상에서 형성된 것으로, 비교적 큰 표면 실장 부품의 형태로 배선 기판에 대하여 탑재된 것은 아니다. 그 때문에, 본 전자 부품 모듈은, 각 수동 소자를 기판 표면의 소영역 내에 설치하는 데에 알맞고, 따라서, 이들 수동 소자를 포함하여 소정의 수동 회로를 구성할 수 있는 수동 소자군을, 기판 표면의 소영역 내에 설치하는 데에 알맞다. 이와 같은 전자 부품 모듈은, 모듈 자체의 소형화에 알맞다.

본 전자 부품 모듈의 각 수동 소자는, 수지 재료나 세라믹 재료 등 유전체 재료 내에 매립된 것은 아니다. 수동 소자와 수동 소자 사이나 수동 소자와 배선(예를 들면 배선 기판 표면에 설치되어 있는 배선) 사이에는 유전체 재료는 개재되지 않는다. 그 때문에, 본 전자 부품 모듈에서는, 수동 소자와 수동 소자 사이나 수동 소자와 배선 사이에 생길 수 있는 기생 용량을 억제할 수 있다. 이와 같은 기생 용량의 억제는, 각 수동 소자의 고성능화의 관점에서 바람직하며, 복수의 수동 소자가 인덕터를 포함하는 경우에는, 그 인덕터의 Q값 향상의 관점에서 특히 바람직하다. 이와 같이, 본 전자 부품 모듈은 고성능화에 알맞다. 또한, 본 전자 부품 모듈에서는, 복수의 수동 부품이 캐패시터를 포함하는 경우, 캐패시터에서의 한쌍의 전극 간에 형성할 유전체층에 대해서, 유전률이 높은 재료를 자유도 높게 선택하는 것이 가능하다. 이와 같은 점에서도, 본 전자 부품 모듈은 고성능화에 알맞다.

이와 같이, 본 발명의 제1 측면에 따른 전자 부품 모듈은, 소형화에 알맞음과 함께, 고성능화에 알맞은 것이다. 이와 같은 전자 부품 모듈은, 정보 처리 장치 등 전자 장치 전체의 소형화 및 고성능화에 이바지한다.

본 전자 부품 모듈에서의 복수의 수동 소자가 인덕터를 포함하는 경우, 그 인덕터는, 바람직하게는, 배선 기판 상에서 형성된 다단 코일 인덕터이다. 바람직하게는, 그 다단 코일 인덕터는, 다단 배치된 복수의 코일을 갖고, 또한, 인접하는 코일 도선이 공극을 두고 이격하고 있다. 보다 바람직하게는, 다단 코일 인덕터는, 공극을 두고 서로 이격하는 복수의 스파이럴 코일을 갖는다. 이와 같은 다단 코일 인덕터는, 인덕터에 대해서 큰 인덕턴스를 얻는 데에 있어서 적합하고, 또한, 인덕터에 대해서 높은 Q값을 얻는 데에 있어서 적합하다.

바람직하게는, 본 전자 부품 모듈은 또한 입체 배선을 구비하고, 그 입체 배선은, 배선 기판에 접하여 연장되는 제1 배선부와, 배선 기판으로부터 이격하여 그 배선 기판을 따라 연장되는 제2 배선부와, 배선 기판의 두께 방향으로 연장되는 제3 배선부를 포함한다. 이들 3종류의 배선부(제1∼제3 배선부)의 적절한 조합에 의해, 수동 소자와 수동 소자 사이나, 수동 소자와 디바이스 칩 사이를, 자유도 높게 접속하는 것이 가능하다. 즉, 본 전자 부품 모듈에서는, 배선 기판 상의 각 컴포넌트(수동 소자, 디바이스 칩) 간의 배선 설계에서의 자유도가 높은 것이다. 배선 기판 상에서의 배선 설계의 자유도가 높은 것은, 각 컴포넌트 간의 배선 길이의 최단화를 실현하는 데에 있어서 적합하고, 배선끼리의 교차 및 배선과 수동 소자의 교차를 회피하는 데에 있어서 적합하다. 각 컴포넌트 간의 배선 길이의 최단화는, 배선의 고주파 저항을 억제하는 데에 바람직하며, 또한, 배선끼리의 교차 및 배선과 코일 도선의 교차의 회피는, 그 교차 구조에 기인하여 전자장 상호 유도에 의해 배선이나 인덕터에 유도 전류가 생기게 되는 것을 억제하는 데에 이바지한다. 이들, 고주파 저항의 억제 및 유도 전류의 억제는, 각 컴포넌트 간을 접속하기 위한 배선에서의 손실을 억제하는 데에 알맞다. 그리고, 배선 손실의 억제는, 본 전자 부품 모듈 전체에서 높은 Q값을 실현하여 고성능화를 달성하는 데에 적합하다.

바람직한 실시예에서는, 디바이스 칩은 수동 소자군의 상위에 위치한다. 본 전자 부품 모듈에서는, 배선 기판 상의 소정 영역 내에 복수의 수동 소자를 수동 소자군으로서 고밀도로 배치하는 것이 가능한 바, 그와 같은 수동 소자군의 상위에 디바이스 칩을 배치함으로써, 배선 기판 상에서의 수동 소자군 형성 영역과 디바이스 칩 형성 영역을 중복시킬 수 있다. 따라서, 디바이스 칩이 수동 소자군의 상위에 위치하는 구성은, 전자 부품 모듈의 소형화에 이바지한다.

다른 바람직한 실시예에서는, 배선 기판은 오목부를 갖고, 디바이스 칩은 그 오목부에 위치한다. 다른 바람직한 실시예에서는, 디바이스 칩은 배선 기판의 내부에 위치한다. 이들 구성도, 전자 부품 모듈의 소형화에 이바지한다.

바람직하게는, 적어도 하나의 디바이스 칩은 고주파 필터를 포함한다. 고주파 필터는, 바람직하게는, SAW 필터, FBAR 필터, 및 마이크로 기계 진동형 필터로 이루어지는 군으로부터 선택되는 단일 또는 복수의 필터에 의해 구성된다. 또한, 바람직하게는, 적어도 하나의 디바이스 칩은 반도체 디바이스를 포함한다. 반도체 디바이스는, 신호를 증폭하기 위한 증폭기를 갖고 있어도 된다.

바람직하게는, 배선 기판은, 적어도 하나의 내부 배선층을 갖는 다층 배선 기판이다. 이와 같은 구성은, 디바이스 칩 및 수동 소자를 배선 기판 상에서 고밀도로 배치하는 데 있어서 바람직하다. 바람직한 실시예에서는, 다층 배선 기판은, 적층된 복수의 세라믹층을 포함하는 다층 세라믹 배선 기판이다. 다른 바람직한 실시예에서는, 다층 배선 기판은, 적층된 복수의 수지층을 포함한다. 다층 배선 기판으로 되는 배선 기판은, 바람직하게는, 내부 배선층에 접속하는 비아를 갖는다. 이 비아는, 예를 들면 내부 배선층 간을 전기적으로 접속한다.

배선 기판은, 그 배선 기판을 관통하는 비아를 갖고 있어도 된다. 이 경우, 배선 기판에 대해서는, 내부 배선층을 갖지 않는 구성을 채용하여도 된다.

본 전자 부품 모듈은, 또한 밀봉용 캡을 구비해도 된다. 본 전자 부품 모듈은, 필요에 따라서, 배선 기판 상의 디바이스 칩 및 수동 소자군 등을 밀봉하기 위한 밀봉용 캡을 구비한다.

본 발명의 제2 측면에 따르면, 배선 기판과, 배선 기판 상에 설치된 복수의 수동 소자를 포함하는 수동 소자군과, 배선 기판에 실장된 적어도 하나의 디바이스 칩을 구비하는 전자 부품 모듈을 제조하기 위한 방법이 제공된다. 이 방법은, 복수의 전자 부품 모듈 형성 구획을 갖는 배선 기판 웨이퍼를 제작하는 공정과, 전자 부품 모듈 형성 구획의 각각에서 배선 기판 웨이퍼 상에서 복수의 수동 소자를 형 성하는 공정과, 전자 부품 모듈 형성 구획의 각각에서 배선 기판 웨이퍼에 디바이스 칩을 탑재하는 공정과, 배선 기판 웨이퍼를 분할하는 공정을 포함한다.

본 방법에 따르면, 본 발명의 제1 측면에 따른 전자 부품 모듈을 적절하게 제조할 수 있다. 또한, 종래의 실리콘 웨이퍼 등 대신에 배선 기판 웨이퍼가 이용되는 본 방법은, 본 발명의 제1 측면에 따른 전자 부품 모듈을 대량 생산하는 데에 알맞다.

바람직하게는, 전자 부품 모듈 형성 구획의 각각에서 배선 기판 웨이퍼에 밀봉 캡을 탑재하는 공정을 더 포함한다. 이와 같이 웨이퍼 레벨에서 밀봉 공정을 행하는 것은, 전자 부품 모듈의 제조 효율 향상의 관점에서 바람직하다.

본 발명에 따르면, 소형화 및 고성능화에 알맞은 MCM 또는 전자 부품 모듈, 및 그 제조 방법을 제공할 수 있다.

도 1은, 본 발명의 제1 실시예에 따른 전자 부품 모듈 X1의 단면도이다. 전자 부품 모듈 X1은, 배선 기판(10)과, 수동 소자군(20)과, 입체 배선(30)과, 디바이스 칩(41, 42)을 구비한다.

배선 기판(10)은, 소위 다층 세라믹 배선 기판이며, 절연층(11)과, 배선 패턴(12)과, 비아(13)와, 외부 접속용의 패드부(14)를 갖는다. 각 절연층(11)은, 예를 들면 Al₂O₃으로 이루어지는 세라믹층이다. 각 배선 패턴(12)은, 예를 들면 Cu, Ag, W, 또는 Mo로 이루어지고, 소정의 패턴 형상을 갖고 절연층(11) 간에 매설되어 있다. 각 비아(13)는, 예를 들면 Cu, Ag, W, 또는 Mo로 이루어지고, 절연층(11)을 관통하여 배선 패턴(12)에 접속한다. 일부의 비아(13)는, 배선 패턴(12) 간을 접속한다. 각 패드부(14)는, 예를 들면 Cu로 이루어지고, 배선 기판(10)에서의 한쪽의 면 상에 형성되어 있다. 각 패드부(14)는, Ni 모체 및 그 표면을 피복하는 Au막에 의해 구성되어도 된다. 복수의 패드부(14)는, 배선 기판(10)에서의, 수동 소자군(20)이 형성되어 있는 측과는 반대의 측에서, 예를 들면 도 2에 도시한 바와 같이 어레이 형상으로 배치되어 있다. 본 발명에서의 배선 기판으로서는, 이와 같은 다층 세라믹 배선 기판로 되는 배선 기판(10) 대신에 다층 프린트 배선판을 채용하여도 된다. 다층 프린트 배선판을 채용하는 경우, 절연층은, 글래스 크로스나 카본 파이버 등의 기재와 이것을 포용하는 수지 재료로 이루어지고, 이와 같은 절연층 간에 배선 패턴이 매설된다.

수동 소자군(20)은, 배선 기판(10) 상에서 형성된 복수의 캐패시터(21) 및 복수의 인덕터(22)를 포함한다. 각 캐패시터(21)는, 도 1에 도시한 바와 같이, 제1 전극(21a)과, 제2 전극(21b)과, 이들 사이의 유전체층(21c)으로 이루어지는 적층 구조를 갖는다. 제1 전극(21a)은, 배선 기판(10) 상에 형성되고, 제2 전극(21b)은, 배선 기판(10)으로부터 이격하여 배선 기판(10)을 따라 형성되어 있다. 제1 전극(21a)은, 예를 들면, 소정의 다층 구조를 갖고, 그 다층 구조의 각 층에는, Cu, Au, Ag, 및 Al로 이루어지는 금속이 포함된다. 제1 전극(21a)의 두께는 예를 들면 0.2∼3㎛이다. 제2 전극(21b)은, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진 다. 제2 전극(21b)의 두께는 예를 들면 0.2∼15㎛이다. 유전체층(21c)은, 예를 들면 산화실리콘, 질화실리콘, 산화알루미늄, 산화탄탈, 또는 산화티탄으로 이루어진다. 유전체층(21c)의 두께는 예를 들면 0.1∼1㎛이다.

각 인덕터(22)는, 다단 코일 인덕터이며, 각각, 2단으로 배치된 스파이럴 코일(22a, 22b)과, 이들을 직렬로 접속하는 연락부(22c)로 이루어진다. 스파이럴 코일(22a)은, 배선 기판(10) 표면에 패턴 형성된 것이며, 스파이럴 코일(22b)은, 배선 기판(10)으로부터 이격하고 있다. 도 3은, 다단 코일 인덕터인 인덕터(22)의 분해 평면도이다. 인덕터(22)의 각각에서, 스파이럴 코일(22a, 22b)은, 각각을 흐르는 전류의 방향이 동일 선회 방향으로 되는 나선 형상을 갖는다. 또한, 인덕터(22)의 각각에서는, 인접하는 코일 도선은 공극을 두고 이격하고 있다. 스파이럴 코일(22a, 22b)의 두께는 바람직하게는 3㎛ 이상이며, 스파이럴 코일(22a, 22b) 간의 이격 거리는 예를 들면 1∼100㎛이다. 이와 같은 인덕터(22)는, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다.

수동 소자군(20)은, 배선 기판(10) 상에서 형성된 수동 소자로서, 이들 캐패시터(21) 및 인덕터(22) 외에, 소정의 고저항 재료로 이루어지는 저항을 포함해도 된다.

입체 배선(30)은, 배선 기판(10) 상의 각 컴포넌트(캐패시터(21), 인덕터(22), 디바이스 칩(41, 42)) 간 및 각 컴포넌트와 배선 기판(10) 사이를 전기적으로 접속하기 위한 배선이며, 배선 기판(10)에 접하여 연장되는 부위를 갖는 제1 배선부(31)와, 배선 기판(10)으로부터 이격하여 배선 기판(10)을 따라 연장되는 제 2 배선부(32)와, 배선 기판(10)의 두께 방향으로 연장되는 제3 배선부(33)와, 패드부(34)로 이루어진다. 입체 배선(30)은, 예를 들면 Cu, Au, Ag, 또는 Al로 이루어진다. 또한, 제1 배선부(31) 및 제2 배선부(32)의 두께는 바람직하게는 3㎛ 이상이다.

디바이스 칩(41, 42)의 각각은, 베어 칩의 상태에서 배선 기판(10)에 실장 된 것이며, 그 범프 전극과 입체 배선(30)의 패드부(34)가 접합되어 있다. 본 실시예에서는, 디바이스 칩(41, 42)은 수동 소자군(20)의 상위에 위치한다. 즉, 배선 기판(10) 상에서의 수동 소자군(20)의 형성 영역과, 디바이스 칩(41, 42)의 각각의 형성 영역은, 중복되어 있다. 또한, 디바이스 칩(41, 42)은, 전자 부품 모듈 X1의 설계에 따른 소정의 기능을 갖는다. 예를 들면, 디바이스 칩(41, 42)은 고주파 필터이다. 그 고주파 필터는, 예를 들면, SAW 필터, FBAR 필터, 및 마이크로 기계 진동형 필터로 이루어지는 군으로부터 선택되는 단일 또는 복수의 필터에 의해 구성된다. 디바이스 칩(41, 42)은 반도체 디바이스이어도 된다. 그 반도체 디바이스는, 예를 들면, 신호를 증폭하기 위한 증폭기를 갖는다.

도 4 내지 도 9는, 전자 부품 모듈 X1의 제조 방법의 일례를 도시한다. 도 4 내지 도 9에서는, 전자 부품 모듈 X1의 제조 과정을 단면의 변화로 나타낸다. 그 단면은, 가공이 실시되는 웨이퍼에서의 단일의 전자 부품 모듈 형성 구획에 포함되는 복수의 소정 개소의 단면을, 모델화하여 연속 단면으로 한 것이다.

전자 부품 모듈 X1의 제조에서는, 우선, 도 4의 (a)에 도시한 바와 같은 배선 기판 웨이퍼(10')를 제작한다. 배선 기판 웨이퍼(10')는, 절연층(11), 배선 패 턴(12), 및 비아(13)를 포함하는 다층 배선 구조를 갖는 웨이퍼이며, 복수의 전자 부품 모듈 형성 구획을 갖는다. 또한, 전자 부품 모듈 X1은, 예를 들면, 1변이 1∼10mm인 사각 형상을 갖고, 500∼1000㎛의 두께를 갖는다. 배선 기판 웨이퍼(10')에서 전술한 수동 소자군(20)이 형성되는 측의 표면 거칠기 Rz는 0.2㎛ 이하이다.

배선 기판 웨이퍼(10')의 제작에서는, 우선, 그린 시트로 되는 복수의 세라믹 기판의 각각에서, 비아용의 개구부를 형성한 후, 그 비아용 개구부에 도전 페이스트를 충전함과 함께, 세라믹 기판 표면에 도전 페이스트로 배선 패턴을 인쇄한다. 이와 같은 공정을 거쳐 준비된 소정 매수의 세라믹 기판을 적층하고, 그 적층체를 가열 하에서 두께 방향으로 프레스한다. 그 후, 소정의 가열 처리에 의해, 그 적층체를 일체 소성하여, 프리 배선 기판 웨이퍼(10'')를 얻는다(일체 소성을 거침으로써, 배선 패턴(12) 및 비아(13)가 형성된다).

배선 기판 웨이퍼(10')의 제작에서는, 다음으로, 프리 배선 기판 웨이퍼(10'')의 양면을 연마 처리한다. 연마 처리의 방법은, 예를 들면, 소정의 연마제(약액)를 사용하여 행하는 기계적 연마를 채용할 수 있다. 이 연마 처리에 의해, 프리 배선 기판 웨이퍼(10'')의 휘어짐 및 주름을 저감한다. 본 연마 처리에서는, 휘어짐에 대해서는 바람직하게는 40㎛ 이하까지 저감하고, 주름에 대해서는 충분히 없어질 때까지 저감한다.

배선 기판 웨이퍼(10')의 제작에서는, 다음으로, 프리 배선 기판 웨이퍼(10'')에서 전술한 수동 소자군(20)이 형성되는 측의 면을 평활화 처리한다. 전 술한 바와 같이 하여 얻어진 프리 배선 기판 웨이퍼(10'')의 표면에는 요철(구성 세라믹 입자의 사이즈나 연마제에 의한 연마 작용에 기인하여 생긴다고 생각됨)이 존재하는 바, 세라믹 재질의 선정 및 연마 방법을 최적화해도, 프리 배선 기판 웨이퍼(10'') 표면의 표면 거칠기 Rz는 5㎛를 크게는 하회하지 않는다. 이와 같은 요철을 갖는 표면에는, 전술한 수동 소자군(20)에 포함되는 소사이즈의 각 수동 소자를 적절하게 형성할 수는 없다. 예를 들면, 표면 거칠기 Rz 5㎛ 정도의 요철을 갖는 표면에 캐패시터(21)를 형성하는 것을 상정하면, 전술한 바와 같이 상당 정도로 얇은 제1 전극(21a) 및 유전체층(21c)에 대해서, 그 요철 표면에서는 적절한 평탄성을 확보하면서 형성할 수 없고, 따라서, 유전체층(21c)에 대해서 균등한 두께를 실현할 수 없어, 그 결과, 캐패시터(21)에 대해서 충분한 내압 특성을 확보하는 것이 저지된다. 이와 같은 문제가 생기는 것을 회피하기 위해서, 배선 기판 웨이퍼(10')의 제작에서는, 전술한 연마 처리 후에 소정의 평활화 처리가 필요한 것이다.

도 10은 평활화 처리를 도시한다. 도 10에서는, 평활화 처리가 실시되는 프리 배선 기판 웨이퍼(10'')의 표면 부근의 부분 확대 단면을 도시한다. 본 평활화 처리에서는, 전술한 연마 처리를 거친 프리 배선 기판 웨이퍼(10'') 내지 표면의 절연층(11)에서의 도 10의 (a)에 도시한 바와 같은 요철 표면에, 우선, 도 10의 (b)에 도시한 바와 같이, 얇은 절연막(16')을 형성한다. 절연막(16')의 형성에서는, 프리 배선 기판 웨이퍼(10'')의 표면에 절연 코팅액을 얇게 도포하여 소성한다. 절연 코팅액으로서는, 예를 들면 SOG(Spin-on-Glass)를 이용할 수 있다. 도 포되는 절연 코팅액의 두께는 예를 들면 1㎛ 이하이다. 이와 같이 하여 얇은 절연막(16')을 형성함으로써, 프리 배선 기판 웨이퍼(10'') 표면에서의 요철의 정도를 저감할 수 있다. 이 후, 이와 같은 절연막 형성 공정을 소정 횟수 반복하여, 도 10의 (c)에 도시한 바와 같이, 프리 배선 기판 웨이퍼(10'')의 세라믹 기초 표면의 볼록부를, 절연막(16')을 겹쳐 형성된 절연막(16)에 매몰시킨다(도 10 이외의 도면에서는 절연막(16)을 표시하지 않음). 도 10에 도시하는 이와 같은 방법에 의해, 프리 배선 기판 웨이퍼(10'')에서 수동 소자군(20)이 형성되는 측의 면 전체의 표면 거칠기 Rz를 0.02㎛ 이하로 저감할 수 있다. 전술한 연마 처리 후에 이와 같은 평활화 처리를 행함으로써, 배선 기판 웨이퍼(10')를 얻을 수 있다.

도 11은 다른 평활화 처리를 도시한다. 도 11에서는, 평탄화가 실시되는 프리 배선 기판 웨이퍼(10'')의 표면 부근의 부분 확대 단면을 도시한다. 본 평탄화 처리에서는, 전술한 연마 처리를 거친 프리 배선 기판 웨이퍼(10'') 내지 표면의 절연층(11)에서의 도 11의 (a)에 도시한 바와 같은 요철 표면에, 우선, 도 11의 (b)에 도시한 바와 같이 두꺼운 금속막(17')을 형성한다. 금속막(17')은, 전술한 수동 소자군(20)에 포함되는 각 수동 소자를 형성할 개소에서, 예를 들면 무전해 도금법이나 전기 도금법에 의해 형성된다. 금속막(17')의 두께는 예를 들면 20㎛이다. 이와 같이 하여, 프리 배선 기판 웨이퍼(10'')의 세라믹 기초 표면의 볼록부를 금속막(17')에 매몰시킨다. 다음으로, 금속막(17')에 연마 처리를 실시하여, 도 11의 (c)에 도시한 바와 같이, 표면이 평탄화된 금속막(17)을 형성한다(도 11 이외의 도면에서는 금속막(17)을 표시하지 않음). 연마 처리의 방법은, 예를 들 면, 소정의 연마제(약액)를 사용하여 행하는 기계적 연마를 채용할 수 있다. 도 11에 도시하는 이와 같은 방법에 의하면, 프리 배선 기판 웨이퍼(10'')의 표면에서 각 수동 소자를 형성할 개소의 표면 거칠기 Rz를 0.02㎛ 이하로 저감하여 배선 기판 웨이퍼(10')를 얻을 수 있다.

전자 부품 모듈 X1의 제조에서는, 다음으로, 전술한 바와 같이 하여 제작한 배선 기판 웨이퍼(10')의 편면에, 도 4의 (b)에 도시한 바와 같이 패드부(14)를 형성한다. 예를 들면, 스퍼터링법에 의해 소정의 금속 재료를 배선 기판 웨이퍼(10') 상에 성막한 후, 소정의 웨트 에칭 또는 드라이 에칭에 의해 그 금속막을 패터닝함으로써, 패드부(14)를 형성할 수 있다. 혹은, 패드부(14)의 형성에서는, 무전해 도금법이나 전기 도금법을 채용하여도 된다.

다음으로, 도 4의 (c)에 도시한 바와 같이, 캐패시터(21)의 제1 전극(21a)을 배선 기판 웨이퍼(10') 상에 형성한다. 예를 들면, 스퍼터링법에 의해 소정의 금속 재료를 배선 기판 웨이퍼(10') 상에 성막한 후, 소정의 웨트 에칭 또는 드라이 에칭에 의해 그 금속막을 패터닝함으로써, 제1 전극(21a)을 형성할 수 있다.

다음으로, 도 4의 (d)에 도시한 바와 같이, 캐패시터(21)의 유전체층(21c)을 제1 전극(21a) 상에 형성한다. 예를 들면, 스퍼터링법에 의해 소정의 유전체 재료를 적어도 제1 전극(21a) 상에 성막한 후, 소정의 웨트 에칭 또는 드라이 에칭에 의해 그 유전체막을 패터닝함으로써, 유전체층(21c)을 형성할 수 있다.

다음으로, 도 5의 (a)에 도시한 바와 같이, 제1 전극(21a) 및 유전체층(21c)을 덮도록, 전기 도금용의 시드층(101)(굵은 선으로 나타냄)을 배선 기판 웨이 퍼(10') 상에 형성한다. 시드층(101)은, 예를 들면, Ti막 및 그 상의 Au막으로 이루어지는 적층 구조, Cr막 및 그 상의 Au막으로 이루어지는 적층 구조, Ti막 및 그 상의 Cu막으로 이루어지는 적층 구조, 또는, Cr막 및 그 상의 Cu막으로 이루어지는 적층 구조를 갖는다. 시드층(101)의 형성 방법으로서는, 예를 들면 증착법이나 스퍼터링법을 채용할 수 있다.

다음으로, 도 5의 (b)에 도시한 바와 같이, 1단째 두께 도체부 형성용의 레지스트 패턴(102)을 형성한다. 1단째 두께 도체부에는, 캐패시터(21)의 제2 전극(21b), 인덕터(22)의 스파이럴 코일(22a), 및 입체 배선(30)의 제1 배선부(31)가 포함된다. 레지스트 패턴(102)은, 1단째 두께 도체부의 패턴 형상에 대응하는 개구부(102a)를 갖는다. 레지스트 패턴(102)의 형성에서는, 우선, 배선 기판 웨이퍼(10') 상에, 액상의 포토레지스트를 스핀 코팅에 의해 성막한다. 다음으로, 노광 처리 및 그 후의 현상 처리를 거쳐, 그 포토레지스트막을 패터닝한다. 포토레지스트로서는, 예를 들면, AZP4210(AZ 일렉트로닉 매트리얼즈제)이나 AZ1500(AZ 일렉트로닉 매트리얼즈제)을 사용할 수 있다. 후에 설명하는 레지스트 패턴에 대해서도, 이와 같은 포토레지스트의 성막 및 그 후의 노광 처리 및 현상 처리를 거쳐, 형성할 수 있다.

다음으로, 도 5의 (c)에 도시한 바와 같이, 전기 도금법에 의해, 레지스트 패턴(102)의 개구부(102a)에서, 1단째 두께 도체부(제2 전극(21b), 스파이럴 코일(22a), 및 제1 배선부(31)를 포함함)를 형성한다. 그 전기 도금 시에는, 시드층(101)이 통전된다.

다음으로, 도 6의 (a)에 도시한 바와 같이, 레지스트 패턴(102)의 상위에, 2단째 두께 도체부 형성용의 레지스트 패턴(103)을 형성한다. 2단째 두께 도체부에는, 인덕터(22)의 연락부(22c) 및 입체 배선(30)의 제3 배선부(33)가 포함된다. 레지스트 패턴(103)은, 2단째 두께 도체부의 패턴 형상에 대응하는 개구부(103a)를 갖는다.

다음으로, 도 6의 (b)에 도시한 바와 같이, 전기 도금법에 의해, 레지스트 패턴(103)의 개구부(103a)에서, 2단째 두께 도체부(연락부(22c) 및 제3 배선부(33)를 포함함)를 형성한다. 그 전기 도금 시에는, 시드층(101)이 통전된다.

다음으로, 도 6의 (c)에 도시한 바와 같이, 예를 들면 박리액을 작용시킴으로써 레지스트 패턴(102, 103)을 제거하고, 그리고, 그 제거 후에 시드층(101)에서 노출되어 있는 개소를 제거한다(시드층(101)에서 노출되어 있지 않은 개소는, 도 6의 (c) 이후의 공정도에서는 생략함). 박리액으로서는, 예를 들면 AZ 리무버(700)(AZ 일렉트로닉스 매트리얼즈제)를 사용할 수 있다. 후에 설명하는 레지스트 패턴의 제거 방법에 대해서는, 레지스트 패턴(102, 103)의 그 제거 방법과 마찬가지이다.

다음으로, 도 7의 (a)에 도시한 바와 같이, 레지스트 패턴(104)을 형성한다. 레지스트 패턴(104)은, 2단째 두께 도체부의 상위에 3단째 두께 도체부를 형성하기 위한 희생층으로서 기능하는 것이다. 3단째 두께 도체부에는, 인덕터(22)의 스파이럴 코일(22b) 및 입체 배선(30)의 제2 배선부(32)가 포함된다.

다음으로, 도 7의 (b)에 도시한 바와 같이 레지스트 패턴(104)의 표면, 및, 2단째 두께 도체부에서 노출되는 표면에 걸쳐, 시드층(105)(굵은 선으로 나타냄)을 형성한다. 시드층(105)의 구성 및 형성 방법은, 전술한 시드층(101)의 구성 및 형성 방법과 마찬가지이다.

다음으로, 도 7의 (c)에 도시한 바와 같이, 3단째 두께 도체부 형성용의 레지스트 패턴(106)을 형성한다. 레지스트 패턴(106)은, 3단째 두께 도체부(스파이럴 코일(22b) 및 제2 배선부(32)를 포함함)의 패턴 형상에 대응하는 개구부(106a)를 갖는다.

다음으로, 도 8의 (a)에 도시한 바와 같이, 전기 도금법에 의해, 레지스트 패턴(106)의 개구부(106a)에서, 3단째 두께 도체부(스파이럴 코일(22b) 및 제2 배선부(32)를 포함함)를 형성한다. 그 전기 도금 시에는, 시드층(105)이 통전된다.

다음으로, 도 8의 (b)에 도시한 바와 같이 레지스트 패턴(107)을 형성한다. 레지스트 패턴(107)은, 입체 배선(30)의 패드부(34)를 형성하기 위한 개구부(107a)를 갖는다.

다음으로, 도 8의 (c)에 도시한 바와 같이, 전기 도금법에 의해, 레지스트 패턴(107)의 개구부(107a) 내에 패드부(34)를 형성한다. 그 전기 도금 시에는, 시드층(105)이 통전된다.

다음으로, 도 9의 (a)에 도시한 바와 같이, 레지스트 패턴(106, 107)을 제거하고, 그리고, 그 제거 후에 시드층(105)에서 노출되어 있는 개소를 제거한다(시드층(105)에서 노출되어 있지 않은 개소에 대해서는, 도 9의 (a) 이후의 공정도에서 생략함). 이 후, 도 9의 (b)에 도시한 바와 같이, 레지스트 패턴(104)을 제거한 다.

다음으로, 도 9의 (c)에 도시한 바와 같이, 디바이스 칩(41, 42)의 실장 공정을 행한다. 본 공정에서는, 디바이스 칩마다, 그 범프 전극과 패드부(34)를 위치 정렬한 후, 그 범프 전극과 패드부(34)를 접합한다. 디바이스 칩(41, 42)의 범프 전극이 예를 들면 Au 스터드 범프에 의해 구성되는 경우, 그 접합에는, 초음파를 이용한 본딩을 채용한다. 디바이스 칩(41, 42)의 범프 전극이 예를 들면 땜납 범프에 의해 구성되는 경우, 그 접합 시에는, 소정의 가열 처리를 거친다.

다음으로, 다이싱 공정을 실행하여, 배선 기판 웨이퍼(10')를 분할하여 복수의 전자 부품 모듈 X1을 얻는다. 이상과 같이 하여, 복수의 전자 부품 모듈 X1을 일괄하여 제조할 수 있다.

전자 부품 모듈 X1에서의 수동 소자인 캐패시터(21) 및 인덕터(22)는, 배선 기판(10) 상에서 형성된 것으로, 비교적 큰 표면 실장 부품의 형태로 배선 기판(10)에 대하여 탑재되는 것은 아니다. 그 때문에, 전자 부품 모듈 X1은, 각 수동 소자를 기판 표면의 소영역 내에 설치하는 데에 알맞고, 따라서, 이들 수동 소자를 포함하여 소정의 수동 회로를 구성할 수 있는 수동 소자군(20)을, 기판 표면의 소영역 내에 형성하는 데에 알맞다. 이와 같은 전자 부품 모듈 X1은, 모듈 자체의 소형화에 알맞다.

전자 부품 모듈 X1에서의 수동 소자인 캐패시터(21) 및 인덕터(22) 및 입체 배선(30)은, 수지 재료나 세라믹 재료 등 유전체 재료 내에 매립되는 것은 아니다. 수동 소자와 수동 소자 사이나 수동 소자와 입체 배선(30) 사이에는 유전체 재료는 개재하지 않는다. 그 때문에, 전자 부품 모듈 X1에서는, 수동 소자와 수동 소자 사이나 수동 소자와 입체 배선(30) 사이에 생길 수 있는 기생 용량을 억제할 수 있다. 이와 같은 기생 용량의 억제는, 각 수동 소자의 고성능화의 관점에서 바람직하고, 특히 인덕터(22)의 Q값 향상의 관점에서 바람직하다. 또한, 전자 부품 모듈 X1에서는, 캐패시터(21)에서의 유전체층(21c)에 대해서, 유전률이 높은 재료를 자유도 높게 선택하는 것이 가능하다. 따라서, 전자 부품 모듈 X1은 고성능화에 알맞다.

이와 같이, 전자 부품 모듈 X1은, 소형화에 알맞음과 함께, 고성능화에 알맞은 것이다. 이와 같은 전자 부품 모듈 X1은, 이것이 내장되는 정보 처리 장치 등 전자 장치 전체의 소형화 및 고성능화에 이바지한다.

또한, 전자 부품 모듈 X1은, 수동 소자군(20)이 형성되어 있는 측과는 반대의 측에 외부 접속용의 패드부(14)를 갖는 배선 기판(10)을, 모듈 전체의 베이스 기판으로서 구비하기 때문에, 다른 배선 기판(예를 들면 다층 배선 기판)을 중개하지 않고, 그 모듈을 내장할 시스템 전체를 지지하기 위한 시스템 기판 또는 머더 기판에 실장할 수 있다. 이와 같은 전자 부품 모듈 X1은, 시스템의 소형화에 이바지한다.

도 12는, 본 발명의 제2 실시예에 따른 전자 부품 모듈 X2의 단면도이다. 전자 부품 모듈 X2는, 밀봉용 캡(51)을 더 구비하는 점에서, 전자 부품 모듈 X1과 상이하다. 밀봉용 캡(51)은, 예를 들면 금속 재료나 세라믹 재료로 이루어지고, 밀봉용 캡(51)에 의해, 배선 기판(10) 상의 수동 소자군(20), 입체 배선(30), 및 디바이스 칩(41, 42)이 기밀 밀봉되어 있다.

전자 부품 모듈 X2는, 도 9의 (c)를 참조하여 전술한 디바이스 칩 실장 공정 후이며 다이싱 공정 전에 배선 기판 웨이퍼(10')에 밀봉용 캡(51)을 탑재하는 공정(밀봉 공정)을 행하는 것 이외에는, 전자 부품 모듈 X1과 마찬가지의 방법에 의해 제조할 수 있다. 밀봉 공정에서는, 밀봉재(52)를 개재하여 밀봉용 캡(51)을 배선 기판 웨이퍼(10')(배선 기판(10))에 접합한다. 밀봉재(52)는, 예를 들면, 땜납, 프릿 글래스, 또는 수지 재료로 이루어진다. 이와 같이 웨이퍼 레벨에서 밀봉 공정을 행하는 것은, 전자 부품 모듈 X2의 제조 효율의 관점에서 바람직하다.

이와 같은 전자 부품 모듈 X2에서는, 전자 부품 모듈 X1에 관해서 전술한 것과 마찬가지의 기술적 이점을 향수할 수 있다. 또한, 전자 부품 모듈 X2에서는, 전술한 바와 같이, 밀봉용 캡(51)에 의해, 배선 기판(10) 상의 수동 소자군(20), 입체 배선(30), 및 디바이스 칩(41, 42)이 기밀 밀봉된다.

도 13은, 본 발명의 제3 실시예에 따른 전자 부품 모듈 X3의 단면도이다. 전자 부품 모듈 X3은, 디바이스 칩(41, 42) 대신에 디바이스 칩(43)을 구비하고, 또한, 주벽부(53)을 더 구비하는 점에서, 전자 부품 모듈 X1과 상이하다. 디바이스 칩(43)은, 복수의 디바이스 칩(예를 들면 디바이스 칩(41, 42))이 원칩화된 것이며, 배선 기판(10) 상의 수동 소자군(20) 및 입체 배선(30)의 전체를 덮도록 설치되어 있다. 주벽부(53)는, 배선 기판(10) 상에서 수동 소자군(20)의 주위를 포위하도록 형성된 것이다. 디바이스 칩(43)은, 입체 배선(30) 외에 주벽부(53)를 개재하여, 배선 기판(10)에 고정되어 있다. 주벽부(53)는 예를 들면 금속 재료로 이루어진다. 이와 같은 디바이스 칩(43) 및 주벽부(53)에 의해, 배선 기판(10) 상의 수동 소자군(20) 및 입체 배선(30)이 기밀 밀봉되어 있다. 실질적으로, 디바이스 칩(43)이 밀봉용 캡으로서의 기능도 담당한다.

전자 부품 모듈 X3은, 주벽부(53)를 형성하고, 또한, 실장 공정에서 디바이스 칩(41, 42) 대신에 디바이스 칩(43)을 실장하는 것 이외에는, 전자 부품 모듈 X1과 마찬가지의 방법에 의해 제조할 수 있다. 주벽부(53)는, 입체 배선(30)의 형성 과정과 병행하여 배선 기판 웨이퍼(10') 상에 형성할 수 있다. 실장 공정에서는, 디바이스 칩(43)의 범프 전극과 패드부(34)를 접합함과 함께, 밀봉재(54)를 개재하여 디바이스 칩(43)을 주벽부(53)에 접합한다. 밀봉재(54)는, 예를 들면, 땜납, 프릿 글래스, 또는 수지 재료로 이루어진다. 실장 공정과 밀봉 공정이 동시에 실행되게 된다. 또한, 이와 같이 웨이퍼 레벨에서 밀봉 공정을 행하는 것은, 전자 부품 모듈 X3의 제조 효율의 관점에서 바람직하다.

이와 같은 전자 부품 모듈 X3에서는, 전자 부품 모듈 X1에 관해서 전술한 것과 마찬가지의 기술적 이점을 향수할 수 있다. 또한, 전자 부품 모듈 X3에서는, 전술한 바와 같이, 실질적으로 디바이스 칩(43)이 밀봉용 캡으로서의 기능도 담당하고, 이와 같은 디바이스 칩(43) 및 주벽부(53)에 의해, 배선 기판(10) 상의 수동 소자군(20) 및 입체 배선(30)이 기밀 밀봉되어 있다.

도 14는, 본 발명의 제4 실시예에 따른 전자 부품 모듈 X4의 단면도이다. 전자 부품 모듈 X4는, 배선 기판(10)에 형성된 소정의 오목부 내에 탑재된 디바이스 칩(44)을 더 구비하는 점에서, 전자 부품 모듈 X1과 상이하다. 본 발명의 전자 부품 모듈은, 디바이스 칩의 실장 양태에 대해서, 이와 같은 구성을 갖고 있어도 된다.

도 15는, 본 발명의 제5 실시예에 따른 전자 부품 모듈 X5의 단면도이다. 전자 부품 모듈 X5는, 배선 기판(10)에 내장된 디바이스 칩(45)을 더 구비하는 점 에서, 전자 부품 모듈 X2와 상이하다. 본 발명의 전자 부품 모듈은, 디바이스 칩의 실장 양태에 대해서, 이와 같은 구성을 갖고 있어도 된다.

도 16은, 본 발명의 제6 실시예에 따른 전자 부품 모듈 X6의 단면도이다. 전자 부품 모듈 X6은, 배선 기판(10)과, 수동 소자군(20)과, 입체 배선(30)과, 디바이스 칩(41, 42, 46)을 구비한다. 전자 부품 모듈 X6은, 배선 기판(10)에 형성된 소정의 오목부 내에 탑재된 디바이스 칩(46)을 더 구비하는 점 이외에는, 전자 부품 모듈 X1과 대략 마찬가지의 구성을 갖는다.

도 17은, 본 발명의 제7 실시예에 따른 전자 부품 모듈 X7의 단면도이다. 전자 부품 모듈 X7은, 밀봉용 캡(51)을 더 구비하는 점에서, 전자 부품 모듈 X6과 상이하다. 밀봉용 캡(51)의 구성 재료, 및, 배선 기판(10)에 대한 밀봉용 캡(51)의 접합 양태는, 전자 부품 모듈 X2의 밀봉용 캡(51)과 마찬가지이다.

도 18은, 본 발명의 제8 실시예에 따른 전자 부품 모듈 X8의 단면도이다. 전자 부품 모듈 X8은, 배선 기판(10)과, 수동 소자군(20)과, 입체 배선(30)과, 디바이스 칩(47)을 구비한다. 디바이스 칩(47)은, 입체 배선(30)을 개재하지 않고 직접적으로 배선 기판(10)에 탑재되어 있다. 본 발명의 전자 부품 모듈은, 디바이스 칩의 실장 양태에 대해서, 이와 같은 구성을 갖고 있어도 된다.

도 19는, 본 발명의 제9 실시예에 따른 전자 부품 모듈 X9의 단면도이다. 전자 부품 모듈 X9는, 밀봉용 캡(55)을 더 구비하는 점에서, 전자 부품 모듈 X8과 상이하다. 밀봉용 캡(55)의 구성 재료, 및, 배선 기판(10)에 대한 밀봉용 캡(55)의 접합 양태는, 전자 부품 모듈 X2의 밀봉용 캡(51)과 마찬가지이다.

이상의 정리로서, 본 발명의 구성 및 그 베리에이션을 이하에 부기로서 열거한다.

(부기 1)

배선 기판과,

상기 배선 기판 상에서 형성된 복수의 수동 소자를 포함하는 수동 소자군과,

상기 배선 기판에 실장된 적어도 하나의 디바이스 칩을 구비하는 전자 부품 모듈.

(부기 2)

상기 복수의 수동 소자는, 상기 배선 기판 상에서 형성된 다단 코일 인덕터를 포함하고, 그 다단 코일 인덕터는, 다단 배치된 복수의 코일을 갖고, 또한, 인접하는 코일 도선이 공극을 두고 이격하고 있는 부기 1에 기재된 전자 부품 모듈.

(부기 3)

상기 다단 코일 인덕터는, 공극을 두고 서로 이격하는 복수의 스파이럴 코일을 갖는 부기 2에 기재된 전자 부품 모듈.

(부기 4)

상기 복수의 수동 소자는, 상기 배선 기판 상에서 형성된 캐패시터 및/또는 저항을 포함하는 부기 1 내지 3 중 어느 하나에 기재된 전자 부품 모듈.

(부기 5)

입체 배선을 더 구비하고, 그 입체 배선은, 상기 배선 기판에 접하여 연장되는 제1 배선부와, 상기 배선 기판으로부터 이격하여 그 배선 기판을 따라 연장되는 제2 배선부와, 상기 배선 기판의 두께 방향으로 연장되는 제3 배선부를 포함하는 부기 1 내지 4 중 어느 하나에 기재된 전자 부품 모듈.

(부기 6)

상기 디바이스 칩은, 상기 수동 소자군의 상위에 위치하는 부기 1 내지 5 중 어느 하나에 기재된 전자 부품 모듈.

(부기 7)

상기 배선 기판은 오목부를 갖고, 상기 디바이스 칩은 그 오목부에 위치하는 부기 1 내지 5 중 어느 하나에 기재된 전자 부품 모듈.

(부기 8)

상기 디바이스 칩은 상기 배선 기판의 내부에 위치하는 부기 1 내지 5 중 어느 하나에 기재된 전자 부품 모듈.

(부기 9)

상기 적어도 하나의 디바이스 칩은 고주파 필터를 포함하는 부기 1 내지 8 중 어느 하나에 기재된 전자 부품 모듈.

(부기 10)

상기 고주파 필터는, SAW 필터, FBR 필터, 및 마이크로 기계 진동형 필터로 이루어지는 군으로부터 선택되는 단일 또는 복수의 필터에 의해 구성되는 부기 9 에 기재된 전자 부품 모듈.

(부기 11)

상기 적어도 하나의 디바이스 칩은 반도체 디바이스를 포함하는 부기 1 내지 10 중 어느 하나에 기재된 전자 부품 모듈.

(부기 12)

상기 반도체 디바이스는, 신호를 증폭하기 위한 증폭기를 갖는 부기 11에 기재된 전자 부품 모듈.

(부기 13)

상기 배선 기판은, 적어도 하나의 내부 배선층을 갖는 다층 배선 기판인 부기 1 내지 12 중 어느 하나에 기재된 전자 부품 모듈.

(부기 14)

상기 다층 배선 기판은, 적층된 복수의 세라믹층을 포함하는 다층 세라믹 배선 기판인 부기 13에 기재된 전자 부품 모듈.

(부기 15)

상기 다층 배선 기판은, 적층된 복수의 수지층을 포함하는 부기 13에 기재된 전자 부품 모듈.

(부기 16)

상기 배선 기판은, 내부 배선층에 접속하는 비아를 갖는 부기 13 내지 15 중 어느 하나에 기재된 전자 부품 모듈.

(부기 17)

상기 배선 기판은, 그 배선 기판을 관통하는 비아를 갖는 부기 1 내지 16 중 어느 하나에 기재된 전자 부품 모듈.

(부기 18)

밀봉용 캡을 더 구비하는 부기 1 내지 17 중 어느 하나에 기재된 전자 부품 모듈.

(부기 19)

배선 기판과, 상기 배선 기판 상에 설치된 복수의 수동 소자를 포함하는 수동 소자군과, 상기 배선 기판에 실장된 적어도 하나의 디바이스 칩을 구비하는 전자 부품 모듈을 제조하기 위한 방법으로서,

복수의 전자 부품 모듈 형성 구획을 갖는 배선 기판 웨이퍼를 제작하는 공정과,

상기 전자 부품 모듈 형성 구획의 각각에서 상기 배선 기판 웨이퍼 상에서 복수의 수동 소자를 형성하는 공정과,

상기 전자 부품 모듈 형성 구획의 각각에서 상기 배선 기판 웨이퍼에 디바이스 칩을 탑재하는 공정과,

상기 배선 기판 웨이퍼를 분할하는 공정을 포함하는 전자 부품 모듈 제조 방법.

(부기 20)

상기 전자 부품 모듈 형성 구획의 각각에서 상기 배선 기판 웨이퍼에 밀봉 캡을 탑재하는 공정을 더 포함하는 부기 19에 기재된 전자 부품 모듈.

도 1은 본 발명의 제1 실시예에 따른 전자 부품 모듈의 단면도.

도 2는 배선 기판의 평면도.

도 3은 다단 코일 인덕터의 분해 평면도.

도 4는 제1 실시예에 따른 전자 부품 모듈의 제조 방법에서의 일부의 공정을 도시하는 도면.

도 5는 도 4 후에 계속되는 공정을 도시하는 도면.

도 6은 도 5 후에 계속되는 공정을 도시하는 도면.

도 7은 도 6 후에 계속되는 공정을 도시하는 도면.

도 8은 도 7 후에 계속되는 공정을 도시하는 도면.

도 9는 도 8 후에 계속되는 공정을 도시하는 도면.

도 10은 평활화 처리를 도시하는 도면.

도 11은 다른 평활화 처리를 도시하는 도면.

도 12는 본 발명의 제2 실시예에 따른 전자 부품 모듈의 단면도.

도 13은 본 발명의 제3 실시예에 따른 전자 부품 모듈의 단면도.

도 14는 본 발명의 제4 실시예에 따른 전자 부품 모듈의 단면도.

도 15는 본 발명의 제5 실시예에 따른 전자 부품 모듈의 단면도.

도 16은 본 발명의 제6 실시예에 따른 전자 부품 모듈의 단면도.

도 17은 본 발명의 제7 실시예에 따른 전자 부품 모듈의 단면도.

도 18은 본 발명의 제8 실시예에 따른 전자 부품 모듈의 단면도.

도 19는 본 발명의 제9 실시예에 따른 전자 부품 모듈의 단면도.

<도면의 주요 부분에 대한 부호의 설명>

X1∼X9 : 전자 부품 모듈

10 : 배선 기판

10' : 배선 기판 웨이퍼

10'' : 프리 배선 기판 웨이퍼

11 : 절연층

12 : 배선 패턴

13 : 비아

14 : 패드부

20 : 수동 소자군

21 : 캐패시터

21a : 제1 전극

21b　: 제2 전극

21c : 유전체층

22 : 인덕터

22a, 22b　: 스파이럴 코일

30 : 입체 배선

31 : 제1 배선부

32 : 제2 배선부

33 ; 제3 배선부

34 : 패드부

41, 42, 43, 44, 45, 46, 47 : 디바이스 칩

51, 55 : 밀봉용 캡

52, 54 : 밀봉재

53 : 주벽부

Claims

배선 기판과,

상기 배선 기판 상에 형성된 제1 스파이럴 코일과,

상기 제1 스파이럴 코일의 상방에 공극을 두고 형성된 제2 스파이럴 코일과,

상기 배선 기판에 실장된 적어도 하나의 디바이스 칩

을 구비하고,

상기 제1 스파이럴 코일과 상기 제2 스파이럴 코일은, 직렬로 접속되고, 각각을 흐르는 전류가 동일 방향으로 되는 나선 형상을 갖고,

상기 제1 스파이럴 코일과 상기 제2 스파이럴 코일 중 적어도 한쪽과, 상기 디바이스 칩과의 사이에 공극이 존재하는 전자 부품 모듈.
삭제
삭제
제1항에 있어서,

입체 배선을 더 구비하고, 그 입체 배선은, 상기 배선 기판에 접하여 연장되는 제1 배선부와, 상기 배선 기판으로부터 이격하여 그 배선 기판을 따라 연장되는 제2 배선부와, 상기 배선 기판의 두께 방향으로 연장되는 제3 배선부를 포함하는 전자 부품 모듈.
제1항에 있어서,

상기 디바이스 칩은, 상기 제2 스파이럴 코일의 상위에 위치하는 전자 부품 모듈.
제1항에 있어서,

상기 배선 기판은, 적어도 하나의 내부 배선층을 갖는 다층 배선 기판인 전자 부품 모듈.
제6항에 있어서,

상기 다층 배선 기판은, 적층된 복수의 세라믹층을 포함하는 다층 세라믹 배선 기판인 전자 부품 모듈.
제1항에 있어서,

상기 배선 기판은, 그 배선 기판을 관통하는 비아를 갖는 전자 부품 모듈.
삭제
삭제
배선 기판과,

상기 배선 기판 상에 형성된 제1 스파이럴 코일과,

상기 제1 스파이럴 코일의 상방에 공극을 두고 형성된 제2 스파이럴 코일과,

상기 배선 기판에 실장된 적어도 하나의 디바이스 칩

을 구비하고,

상기 제1 스파이럴 코일과 상기 제2 스파이럴 코일은, 직렬로 접속되고, 각각을 흐르는 전류가 동일 방향으로 되는 나선 형상을 갖고 있는 전자 부품 모듈.
배선 기판과,

상기 배선 기판 상에 형성된 제1 스파이럴 코일과,

상기 제1 스파이럴 코일의 상방에 공극을 두고 형성된 제2 스파이럴 코일과,

상기 배선 기판에 실장된 적어도 하나의 디바이스 칩

을 구비하고,

상기 제1 스파이럴 코일과 상기 제2 스파이럴 코일 중 적어도 한쪽과, 상기 디바이스 칩과의 사이에 공극이 존재하는 전자 부품 모듈.