JPWO2010095201A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

チップサイズパッケージ（１００）は、主面に高周波半導体回路（１１１）が形成されている高周波用基板（１１０）と、高周波用基板（１１０）の主面に対面する位置に配置される半導体フタ基板（１２０）と、高周波用基板（１１０）及び半導体フタ基板（１２０）の間で高周波半導体回路（１１１）を囲むように配置されて、高周波用基板（１１０）及び半導体フタ基板（１２０）を接合する接合用枠（１３０）とを備え、高周波用基板（１１０）には、さらに、主面と反対側の面に配線（１１３）が形成されており、高周波半導体回路（１１１）と配線（１１３）とは、高周波用基板（１１０）を厚み方向に貫通するビアホール（１１５）によって電気的に接続されている。

Description

本発明は、無線通信装置などに用いられる半導体装置及びその製造方法に関し、特に高周波用途に用いられる半導体集積回路の半導体装置のパッケージに関するものである。
近年、半導体チップは小型化・集積化が進んでおり、チップサイズと同等、またはチップ自体がパッケージとなる超小型サイズのチップサイズパッケージ（ＣＳＰ）（特許文献１）の研究開発が盛んに行われている。
図２０は、従来のチップサイズパッケージ構造の半導体チップ１０００である。半導体チップ１０００は、図２０に示されるように、ウェハ上に絶縁膜を形成し、配線を形成し、封止樹脂膜１００１を形成し、接続ポスト１００２を形成し、バンプ１００３（ハンダボール）の接合を施した後、チップ状にダイシングすることで得られる。これは、半導体チップ１０００のパッケージの組み立て費用の削減や部品点数の大幅な削減が実現できるため、非常に安価なパッケージング方法である。特にウェハ状態でパッケージ化を行うことができるウェハレベル・パッケージングは究極のパッケージ方法と言える。
このようなチップサイズパッケージは、図２０のように、フリップチップでプリント基板等に実装されることが想定される。つまり、半導体チップ１０００と半導体チップ１０００が実装される実装基板１００４との接続距離は非常に短い。そのため、チップ特性が端子接続状態に大きく影響するような高周波用チップにおいて、不確定なワイヤ接続を回避できることや、端子接続損失を最小限にできることなどから、高周波領域で非常に有効な実装と言える。
このようなフリップチップ実装用チップの半導体回路上の構成は、信号配線とグランドとが同一平面上に形成されたコプレーナ配線構造が用いられている。このコプレーナ配線はチップ表面に大きなグランド領域を必要とするため、チップ面積活用率の観点で不利である。一方、チップ裏面にグランドがあるようなマイクロストリップ配線構造の半導体チップをフリップチップ実装した場合は、実装基板のグランドと高周波用チップのグランド面とが距離を置いて離れることとなる。このためグランドが浮遊状態になり易く、不安定となるため、高周波特性が非常に悪くなる問題がある。このような問題を解決したチップ構造として、回路の端子をビアホールでチップ裏面に出力させたチップ構造が提案（特許文献２）されている。
ところで、高周波用半導体チップとして、近年、直接遷移型で広いバンドギャップを有する窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮで表される混晶物を含む窒化物半導体が、破壊電界及び飽和電子速度が大きいということから注目を浴びている。この窒化物半導体が高周波用途として用いられる場合には、高周波領域での低損失の伝送線路を実現するために、低誘電損失な材料であるサファイア基板が用いられる。例えば、ＧａＮで形成された高周波用ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等が報告されている（非特許文献１）。
これまで説明してきた高周波用半導体チップは、それ単体のみではシステムとして機能しないため、信号処理用のシリコンＬＳＩチップや、無線入出力デバイスのアンテナ素子と接続されてシステムとして利用されている。例えば、マルチチップパッケージが提案（特許文献３）されているが、依然、非常に複雑な構造となっており、安価で小型のマルチチップパッケージが望まれる。
特開平９−６４２３６号公報 特開２００２−９１９３号公報 特開２００２−３４３９３０号公報
２００８ IEEE MTT-S Int. Microwave Symp, Dig. pp.１２９３-１２９６
上記構成のチップサイズパッケージは、樹脂で封止されることが多い。しかしながら、樹脂では気密性を保つことが難しいため、高信頼性が要求されるアプリケーションでは、使用できないという問題がある。
また、上記従来技術として説明したＧａＮ半導体などの高周波半導体回路チップは、概ねその半導体単体のみではシステムとして機能しない。そのため、シリコン半導体で作製された信号処理用のＬＳＩ（シリコン集積回路）チップや入出力用のアンテナと接続される必要がある。アンテナ部は高周波を取り扱うため、良好な高周波特性を有するアンテナ基板材料が必要となってくる。高周波半導体回路チップとアンテナとの接続損失はシステム全体の特性に大きく影響するため、アンテナと高周波半導体回路とが一体化され、最小の接続損失となることが望ましい。
しかしながら、近年、無線送受信装置の小型化、低価格化、簡易化が強く望まれる中、アンテナとシリコン集積回路と高周波半導体回路とが一体化されたマルチチップのチップサイズパッケージを実現することは難しかった。
そこで、本発明はこのような状況に鑑みてなされたものであり、気密性を向上させることにより、信頼性の高い半導体装置、及びその製造方法を提供することを目的とする。
また、本発明は、アンテナ、シリコン集積回路、及び高周波半導体回路を一体化したチップサイズパッケージであって、より実装密度の高い構造の半導体装置、及びその製造方法を提供することを目的とする。
本発明に係る半導体装置は、主面に高周波半導体回路が形成されている高周波用基板と、前記高周波用基板の主面に対面する位置に配置される半導体基板と、前記高周波用基板及び前記半導体基板の間で前記高周波半導体回路を囲むように配置されて、前記高周波用基板及び前記半導体基板を接合する接合用枠とを備える。さらに、前記高周波用基板には、主面と反対側の面に配線が形成されている。そして、前記高周波半導体回路と前記配線とは、前記高周波用基板を厚み方向に貫通するビアホールによって電気的に接続されている。
これにより、高周波半導体回路が、高周波用基板、半導体基板、及び接合用枠で区画される気密領域内に配置されるので、気密性の高い、高信頼性の高周波用チップが実現できる。また、気密領域に配置されている高周波半導体回路の端子を外部に取り出すことができる。なお、高周波半導体回路と配線との接続形態は、ビアホールに限らず、アンテナ等を介して電磁結合する等してもよい。
また、前記半導体基板は、シリコン半導体基板であってもよい。これにより、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。なお、比抵抗の高いシリコン半導体基板を用いることにより、高周波半導体回路のロスを少なくすることができる。
また、前記高周波半導体回路と前記半導体基板との間の隙間は、１０μｍ以上であるのが望ましい。一般的なシリコン半導体基板の比抵抗は１０Ωｃｍであるので、高周波半導体回路との間に１０μｍ以上の隙間を設ければ、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。
また、前記半導体基板の比抵抗は、１０Ωｃｍより大きいのが望ましい。上記の隙間に代えて、またはこれに加えて半導体基板の比抵抗を大きくすることによっても、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。
また、前記半導体基板の前記高周波半導体回路に対面する面には、凹凸部が形成されていてもよい。良好にパッケージ内の不要電磁輻射を抑えることができ、高性能な高周波回路チップを実現できる。
具体的には、前記凹凸部は、所定の間隔で配置される複数の円錐突起によって形成されてもよい。または、前記凹凸部は、表面粗さが０．１μｍ〜１０μｍの粗面であってもよい。
また、前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回路から放出される電波の反射を防止する反射防止膜が形成されていてもよい。これにより、パッケージ内の不要電磁輻射を効果的に抑えることができ、高性能な高周波回路チップを実現できる。なお、「反射防止膜」は、電波を透過させる材質であって、電波を熱に変換する等して吸収する電波吸収体とは異なる。
また、前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回路に電気的に接続される第２の半導体回路が形成されていてもよい。一般的に高周波半導体回路はそれ単体では機能せず、多くの場合他の半導体回路に接続されて利用される。そこで、高周波半導体回路に電気的に接続される第２の半導体回路（典型的には、信号処理用の低周波回路）を半導体基板上に形成することにより、実装密度の高い高周波回路チップを実現できる。なお、「第２の」とは、高周波半導体回路を第１の半導体回路と捉えた場合に、当該高周波半導体回路と異なる半導体回路であることを指すものである。
本発明に係る半導体装置は、高周波半導体回路、及び前記高周波半導体回路に電気的に接続されるアンテナが形成されている高周波用基板と、前記高周波半導体回路に電気的に接続される第２の半導体回路が形成され、前記高周波用基板の第１の面に対面する第２の面を有するシリコン半導体基板と、前記第１及び第２の面の間に配置されて、前記高周波用基板と前記シリコン半導体基板とを接合する接合用枠とを備える。
一般的に高周波半導体回路はそれ単体では機能せず、多くの場合他の半導体回路に接続されて利用される。そこで、高周波半導体回路に電気的に接続される第２の半導体回路（典型的には、信号処理用の低周波回路）をシリコン基板上に形成することにより、実装密度の高い高周波回路チップを実現できる。
また、前記高周波半導体回路は、前記高周波用基板の前記第１の面に形成され、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成され、前記高周波半導体回路と前記第２の半導体回路とは、接続ポストによって電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板、前記シリコン半導体基板、及び前記接合用枠で囲まれた気密領域の内側に配置されていてもよい。これにより、気密性が保たれ、高信頼性の半導体装置が実現できる。
さらに、前記高周波用基板には、第１の面と反対側の面に配線が形成されている。そして、前記高周波半導体回路と前記配線とは、前記高周波用基板を厚み方向に貫通するビアホールによって電気的に接続されてもよい。これにより、気密領域に配置されている高周波半導体回路の端子を外部に取り出すことができる。なお、高周波半導体回路と配線との接続形態は、ビアホールに限らず、アンテナ等を介して電磁結合する等してもよい。
また、前記アンテナは、前記高周波用基板の前記第１の面と反対側の面に形成されており、前記高周波半導体回路と前記アンテナとは、前記高周波用基板を貫通するビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続が実現できる。
また、前記高周波半導体回路と前記アンテナとは、互いに重なり合わない位置関係で配置されていてもよい。これにより、高周波半導体回路及びアンテナの裏面にグランドを設けることができるので、高性能な高周波特性を有する半導体チップを実現できる。
また、該半導体装置は、さらに、前記高周波用基板の前記第１の面と反対側の面に接合される実装基板を備える。そして、前記実装基板は、前記アンテナに対面する位置に貫通孔が形成されていてもよい。これにより、アンテナの送受信特性が向上する。
また、前記アンテナは、前記第１の面上で、且つ前記気密領域の外側に形成されていてもよい。アンテナがチップ外部に露出しているので、ノイズに強く高性能で、且つ実装しやすい半導体装置を実現できる。
また、前記アンテナは、前記高周波用基板の前記第１の面に形成され、前記高周波用基板の前記第１の面と反対側の面には、グランドが形成されている。そして、前記グランドの前記アンテナに重なる位置には、スロットが設けられていてもよい。これにより、アンテナの送受信特性が向上する。
また、前記高周波半導体回路は、前記高周波用基板の前記第１の面と反対側の面に形成され、樹脂部材によってモールドされていてもよい。
また、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成されており、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通するビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面と反対側の面に形成されており、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通する第１のビアホールと、前記シリコン半導体基板を貫通する第２のビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記接合用枠は、前記高周波用基板の前記第１の面から突出する第１の接合用枠と、前記シリコン半導体基板の前記第２の面から突出する第２の接合用枠とを接着部材で接着することによって形成されていてもよい。これにより、簡単且つ安価に気密性を確保することが可能となる。
また、前記高周波用基板は、サファイア基板、窒化物半導体基板、ＧａＡｓ基板、ＳｉＣ基板、及びシリコン半導体基板のうちのいずれかであってもよい。これらの基板を使用することにより、高周波特性の良好な半導体装置が実現できる。
本発明に係る半導体装置の製造方法は、上記の半導体装置を製造する方法である。具体的には、前記高周波用基板の出発材料となる第１のウェハの主面上の予め区画された複数の領域それぞれに、前記高周波半導体回路を形成するステップと、前記第１のウェハ及び前記半導体基板の出発材料となる第２のウェハの少なくともいずれか一方の主面上に、前記複数の領域を区画するように接合用枠を形成するステップと、前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップとを含む。また、前記接合用枠は、前記複数の領域を区画するように格子状に形成されてもよい。
本発明に係る半導体装置の製造方法は、上記の半導体装置を製造する方法である。具体的には、前記高周波用基板の出発材料となる第１のウェハの予め区画された複数の領域それぞれに、前記高周波半導体回路及び前記アンテナを形成するステップと、前記シリコン半導体基板の出発材料となる第２のウェハの予め区画された複数の領域それぞれに、前記第２の半導体回路を形成するステップと、前記第１のウェハ及び前記第２のウェハの少なくともいずれか一方に、前記複数の領域を区画するように接合用枠を形成するステップと、前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップとを含む。また、前記接合用枠は、前記複数の領域を区画するように格子状に形成されてもよい。
このように、重ね合わせた第１及び第２のウェハ全体を加熱するのではなく、接合用枠のみを部分的に加熱することにより、第１及び第２のウェハの熱膨張率の違いに起因する破壊や剥離等を防止することができる。
また、前記第１のウェハは、光を透過する材料で形成されており、前記第１のウェハの側から前記接合用枠に沿ってレーザ光を照射することによって、前記第１及び第２のウェハを接合してもよい。具体的には、前記第１のウェハは、サファイア基板であってもよい。このように、第１のウェハをサファイア基板（光を透過する材料）で形成することにより、第１及び第２の接合用枠のみを局所的に加熱可能となる。
本発明に係る半導体装置によれば、高周波用基板、半導体基板、及び接合用枠で区画された気密領域内に高周波半導体回路を配置したことにより、気密性に優れ、高信頼性の半導体装置を得ることができる。
また、本発明に係る半導体装置によれば、小型・薄型でかつ安価で高性能であって、高周波半導体回路、アンテナ、及びシリコン集積回路が一体化されたウェハレベルのマルチ・チップサイズパッケージの半導体装置を実現することができる。
図１は、本発明の実施の形態１に係るチップサイズパッケージの断面模式図である。 図２は、本発明の実施の形態１に係るチップサイズパッケージの斜視図である。 図３は、本発明の実施の形態１に係るチップサイズパッケージの入出力ビアホール周辺を拡大した斜視図である。 図４は、本発明の実施の形態２であるマルチチップのチップサイズパッケージの断面模式図である。 図５は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、個別に製造した第１及び第２のウェハを重ね合わせる工程を説明する図である。 図６は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、重ね合わせた第１及び第２のウェハを局所的に加熱する工程を説明する図である。 図７は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、接合された第１及び第２のウェハをダイシングする工程を説明する図である。 図８は、本発明の各実施形態に係るチップサイズパッケージの減衰特性（Ｓ２１）を示す図である。 図９は、本発明の実施の形態３に係るチップサイズパッケージの断面模式図である。 図１０は、本発明の実施の形態３に係るチップサイズパッケージの斜視図である。 図１１は、本発明の実施の形態４に係るチップサイズパッケージの断面模式図である。 図１２は、本発明の実施の形態５に係るチップサイズパッケージの断面模式図である。 図１３は、本発明の実施の形態６に係るチップサイズパッケージの断面模式図である。 図１４は、本発明の実施の形態７に係るチップサイズパッケージの断面模式図である。 図１５は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、個別に製造した第１及び第２のウェハを重ね合わせる工程を説明する図である。 図１６は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、重ね合わせた第１及び第２のウェハを局所的に加熱する工程を説明する図である。 図１７は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、接合された第１及び第２のウェハをダイシングする工程を説明する図である。 図１８は、本発明の各実施形態に係るチップサイズパッケージの用途の一例であって、無線送受信装置のブロック図である。 図１９は、本発明の各実施形態に係るチップサイズパッケージの用途の他の例であって、レーダ装置のブロック図である。 図２０は、従来のウェハレベルパッケージの断面図である。
＜実施の形態１＞
以下、本発明の実施の形態１に係るチップサイズパッケージ１００について、図１〜図３を用いて説明する。まず、図１は、実施の形態１に係るチップサイズパッケージ（半導体装置）１００がプリント基板である実装基板１４０に実装されている状態を示す断面図である。
図１に示すように、チップサイズパッケージ１００は、高周波用基板１１０と、半導体フタ基板（「半導体基板」ともいう。以下同じ。）１２０と、高周波用基板１１０及び半導体フタ基板１２０を接合する接合用枠１３０とで構成されている。また、このチップサイズパッケージ１００は、プリント基板である実装基板１４０に実装されている。
実施の形態１に係る高周波用基板１１０は、サファイア基板である。高周波用基板１１０の主面（図１の上面）には、高周波半導体回路１１１（モノリシックマイクロ波集積回路：ＭＭＩＣ）が形成された窒化物半導体層と、高周波半導体回路１１１を囲むように突出する第１の接合用枠１１２とが形成されている。また、主面と反対側の面（図１の下面）には、配線１１３とグランド１１４とが形成されている。さらに、高周波半導体回路１１１と配線１１３とは、高周波用基板１１０を厚み方向（図１の上下方向）に貫通するビアホール１１５によって電気的に接続されている。
なお、本明細書中の「高周波」とは、例えば、１ＧＨｚ以上の周波数帯域を指すものとする。また、「高周波半導体回路」とは、例えば、アンテナと接続されて無線送受信装置や車載レーダ等として機能するものを指す。さらに、本明細書中の「主面」とは、高周波用基板１１０の半導体フタ基板１２０に対面する面、及び半導体フタ基板１２０の高周波用基板１１０に対面する面を指す（以降の実施形態でも同様）。
高周波半導体回路１１１は、高周波用基板１１０であるサファイア基板の主面上にエピタキシャル成長によって堆積されたＧａＮ半導体等で構成される。高周波半導体回路１１１の入出力及びバイアス端子は、端子を外部に取り出すためのビアホール１１５によって、高周波用基板１１０の裏面から取り出される。それぞれの端子は、高周波用基板１１０（チップ）の裏面に形成されたバンプ１１６等を介し、実装基板１４０上の配線１４１と接続されている。高周波用基板１１０の主面とは反対側の面の高周波半導体回路１１１と重なる位置にはグランド１１４が形成されており、実装基板１４０のグランド１４２と共通となっている。
実施の形態１に係る半導体フタ基板１２０は、シリコン基板である。高周波用基板１１０と対面する半導体フタ基板１２０の主面（図１の下面）には、外縁部から突出する第２の接合用枠１２１と、高周波半導体回路１１１に対面する位置に凹部１２２とが形成されている。また、凹部１２２の底壁には、反射防止構造１２３が形成されている。
高周波用基板１１０（チップ）と半導体フタ基板１２０とを接合する接合用枠１３０は、高周波用基板１１０に形成された第１の接合用枠１１２と、半導体フタ基板１２０に形成された第２の接合用枠１２１とを相互に接合することによって、高周波半導体回路１１１（ＭＭＩＣ）及びビアホール１１５を囲むように形成されている。そして、高周波用基板１１０、半導体フタ基板１２０、及び接合用枠１３０で囲まれる領域は、気密領域となっている。
この第１及び第２の接合用枠１１２、１２１は、それぞれ金または銅メッキなどの金属で形成されている。そして、第１及び第２の接合用枠１１２、１２１は、金錫（Ａｕ／Ｓｎ）などの半田剤（接着部材）によって接合される。接合用枠１３０によって気密領域を形成し、この気密領域内に高周波半導体回路１１１を配置することにより、高周波半導体回路１１１の高い信頼性を得ることができる。
実施の形態１のチップサイズパッケージ１００において、接合用枠１３０と、半導体フタ基板１２０の凹部１２２とによって、高周波用基板１１０（チップ）と半導体フタ基板１２０との間に空洞が形成されている。
一般的にシリコン半導体は導電性があるため、誘電損失が大きく、高周波領域では損失となってしまう。そこで本発明では、シリコン製の半導体フタ基板１２０の内側の空洞、つまり高周波半導体回路１１１の上部であって、高周波半導体回路１１１と半導体フタ基板１２０との間に適度な空洞を設けた。これにより、半導体フタ基板１２０が高周波半導体回路１１１に特性低下等の影響を及ぼさないよう設計されている。
通常、高周波半導体にフタを設置した場合、不要電磁放射がフタで反射されて高周波半導体回路１１１の特性低下を招く。しかしながら、本発明では、半導体フタ基板１２０の内部で不要電磁波が徐々に減衰されるため、反射することなく、不要電磁輻射を抑えることが出来る。
また、半導体フタ基板１２０の凹部１２２の底壁に反射防止構造１２３を設けたことにより、半導体フタ基板１２０の表面での電磁波の反射を抑えることが出来る。反射防止構造１２３の具体的な構造としては、凹部１２２の底壁から突出する円錐突起を所定の間隔で複数個配置するものであってもよいし、底壁を他の部分と比較して表面粗さの粗い（最大高さが０．１μｍ〜１０μｍの）粗面としてもよい。さらには、反射防止構造１２３の他の形態として、凹部１２２の底壁をフォトニック結晶構造とすることも可能である。
または、反射防止構造１２３に代えて反射防止膜を形成してもよい。反射防止膜は平坦な構造であって、例えば、シリコン半導体の材料とは異なるＳｉＮ等の材料で作製される。さらには、凹部１２２の底壁及び側壁を金で被覆してもよい。
図２は、半導体フタ基板１２０が取り除かれたチップサイズパッケージ１００が、実装基板１４０に実装された状態のパッケージ内部構造を示す斜視図である。
高周波用基板１１０（チップ）の主面上には、マイクロストリップ配線構造で構成された高周波半導体回路１１１（ＭＭＩＣ）が形成されている。そして、高周波半導体回路１１１の入力及び出力配線は、入出力用のビアホール１１５を介して実装基板１４０上の配線１４１と接続されている。また、高周波半導体回路１１１上のグランド（図１では図示省略）と高周波用基板１１０の裏面のグランド１１４とは、グランド用のビアホール１１５ｂ（図１では図示省略）で接続されている。
高周波半導体回路１１１の配線はマイクロストリップ配線構造であり、高周波用基板１１０（チップ）の裏面には、グランドとして金属が設置されている。実施の形態１では、高周波用基板１１０（チップ）のグランド１１４と、チップサイズパッケージ１００が実装される実装基板１４０の表面のグランド１４２とが共通である。このため、半導体回路としては高周波的には非常に安定したグランドとすることができ、高性能の高周波特性を発揮することが出来る。
図３は、実施の形態１におけるチップサイズパッケージ１００の入出力用のビアホール１１５の周辺部を拡大した斜視図である。高周波用基板１１０（チップ）は、実装基板１４０に実装されている。高周波半導体回路１１１（ＭＭＩＣ）の入出力配線は、入出力用のビアホール１１５により高周波用基板１１０（チップ）の裏面の配線１１３と接続されている。
高周波用基板１１０であるサファイア基板は絶縁性の基板である。このため、ビアホール１１５内の金属によって高周波用基板１１０の主面と裏面との電気的接続が得られている。このビアホール１１５による接続構造は、高周波半導体回路１１１と実装基板１４０との距離を非常に短くするため、最小の接続損失を実現できる。さらに、低誘電損失のサファイア基板を採用したことにより、高周波特性に優れた特性を有する入出力用のビアホール１１５を形成することが出来る。なお、高周波用基板１１０（チップ）の裏面の配線１１３と実装基板１４０上の配線１４１とは共通である。
高周波半導体回路１１１の配線はマイクロストリップ配線構造であり、金属のグランド１１４が高周波用基板１１０（チップ）の裏面に形成されている。この裏面のグランド１１４の一部は金属が取り除かれている。このようなグランドパターンによって、入出力用のビアホール１１５の接続損失や接続インピーダンス特性を調整することができる。その結果、高周波領域で良好な接続特性を有する構造を設計することが出来る。金属が取り除かれている部分、つまり金属のグランド１１４とビアホール１１５の距離は、０．０１μｍから０．２０μｍの間が望ましい。
高周波用基板１１０（チップ）の裏面の配線１１３と実装基板１４０上の配線１４１とは、配線１１３、１４１の両側にグランド１１４、１４２が形成されたコプレーナ配線構造である。チップ裏面のコプレーナ配線のギャップ幅は、実装基板１４０の材料と高周波用基板１１０の材料の誘電率の影響を受ける。このため、２つの配線１１３、１４１のインピーダンスが等しくなるよう考慮し、実装基板１４０上のコプレーナ配線のギャップ幅よりも広く設定されている。高周波用基板１１０の裏面の配線１１３の線路幅、または線路幅とギャップ幅の両方を実装基板１４０上の配線幅とギャップ幅とは異なる幅とし、良好なインピーダンス特性が得られるよう調整することも出来る。
ここでは、実装基板１４０上の配線１４１の構造をコプレーナ配線構造またはグランデッドコプレーナ配線構造としているが、実装基板１４０上の配線１４１がマイクロストリップ配線構造であっても良い。同様に高周波半導体回路１１１の入出力配線や高周波半導体回路１１１の配線がコプレーナ配線構造または、グランデッドコプレーナ配線構造であっても良い。
＜実施の形態２＞
次に、図４を参照して、本発明の実施の形態２であるマルチチップのチップサイズパッケージ２００を説明する。なお、図４は、実施の形態２であるチップサイズパッケージ２００の断面図である。
概ねＧａＮ半導体などの高周波半導体回路チップは、その半導体自体のみではシステムとして動作しない。そのため、シリコン半導体で作製された信号処理用のＬＳＩチップと接続される必要がある。そこで、実施の形態２に係るチップサイズパッケージ２００は、高周波半導体回路２１１と信号処理等を行うシリコン集積回路（「第２の半導体回路」ともいう。以下同じ。）２２２とが一体化されたものである。図４は、そのチップサイズパッケージ２００が実装基板２４０に実装されている状態を示す図である。
図４に示すように、本発明の実施の形態２に係るチップサイズパッケージ２００は、高周波用基板２１０と、半導体フタ基板２２０とが、接合用枠２３０を介して接合されている。
高周波用基板２１０はサファイア基板である。高周波用基板２１０の主面には、高周波半導体回路２１１（モノリシックマイクロ波集積回路：ＭＭＩＣ）と、第１の接合用枠２１２とが形成されている。また、主面と反対側の面には、配線２１３と、グランド２１４とが形成されている。さらに、高周波用基板２１０を厚み方向に貫通する２つのビアホール２１５が設けられている。高周波半導体回路２１１は、一方側のビアホール２１５（図４の右側）を介して、直接実装基板２４０の配線２４１（図４の右側）に接続されている。当該配線２４１の先には、例えば、アンテナ等が取り付けられている。
半導体フタ基板２２０は、高周波用基板２１０に対面する主面に、第２の接合用枠２２１と、シリコン集積回路２２２とが形成されている。高周波半導体回路２１１とシリコン集積回路２２２とは対峙するように設置されている。そして、シリコン集積回路２２２は、高周波用基板２１０と半導体フタ基板２２０との間に形成された金属の接続ポスト２２３を介して電気的に接続されている。また、シリコン集積回路２２２の信号端子やバイアス端子は、接続ポスト２２４と高周波用基板２１０内に形成された他方側のビアホール２１５（図４の左側）とによってチップ外部に取り出され、さらに高周波用基板２１０（チップ）の裏面に形成されたバンプ２１６等を介して実装基板２４０上の配線２４１と接続される。
高周波用基板２１０（チップ）と、半導体フタ基板２２０と、接合用枠２３０とで区画される領域は気密領域となっている。この気密領域は、高周波半導体回路２１１（ＭＭＩＣ）、シリコン集積回路２２２、及び端子取り出し用のビアホール２１５を封止している。
実施の形態２を説明した図４において、接続ポスト２２４と高周波用基板２１０内のビアホール２１５とは、グランド接続用としても使用することができる。さらに、ＧａＮの端子も高周波用基板２１０（チップ）内のビアホール２１５を介してチップ外部に出力される場合もある。高周波半導体回路２１１とシリコン集積回路２２２との電気的な接続は、接続ポスト２２３を用いた構造で説明したが、アンテナ等を用いた電磁結合であっても良い。
なお、実施の形態２においては、半導体フタ基板２２０に凹部を設けていないが、接合用枠２３０の高さを調節して、高周波半導体回路２１１と半導体フタ基板２２０との間に所定の空洞（隙間）が形成されるようにすればよい。
＜実施形態の作製方法＞
一般的に、チップサイズパッケージにおいて、ウェハレベルでパッケージングできることが、コスト面で非常に有益である。ウェハレベルのパッケージ方法としては、ウェハ貼り合わせ装置及びその技術を用いる。具体的には、ウェハ状態の高周波半導体ウェハにフタ用シリコンウェハ基板を貼り合せ、その後、貼り合わさった基板を、チップサイズにダイシング（切り出す）ことでパッケージングを完了する。
本発明の実施形態においても、同様にウェハレベルのパッケージングが可能である。図５〜図７を用いて、実施の形態１に係るチップサイズパッケージ１００を製造する工程を説明する。なお、図５は、第１及び第２のウェハ１０、２０を張り合わせる前の状態を示す図である。図６は、第１及び第２のウェハ１０、２０を部分的に加熱して、両者を接合する工程を示す図である。図７は、接合された第１及び第２のウェハ１０、２０をダイシングする工程を示す図である。
従来、サファイア基板とシリコン基板といった熱膨張係数が大きく異なる基板の貼り合わせを行った場合、接合工程の加熱・冷却による熱膨張によって、ウェハの粉砕や再分離等が発生し、貼り合わせを実現することができなかった。そこで、本実施形態の作製方法では、ウェハの接合面のみを部分的に加熱する方法を用いることによって、熱膨張量を少なくして、良好な貼り合わせを実現した。熱膨張の量は、材料の熱膨張係数にその材料面積と上昇温度とを掛け合わせることで算出できる。
本実施の形態における作製工程は、まず、図５に示されるように、高周波用基板１１０の出発材料となる第１のウェハ１０と、半導体フタ基板１２０の出発材料となる第２のウェハ２０とを別々に形成する。
具体的には、第１のウェハ１０には、主面（図５の下面）から突出する格子状の第１の接合用枠１１２を形成する。また、格子状の第１の接合用枠１１２で区画される複数の領域それぞれについて、主面上に高周波半導体回路１１１を、裏面に配線１１３及びグランド１１４を、内部にビアホール１１５をそれぞれ形成する。
同様に、第２のウェハ２０には、主面（図５の上面）から突出する格子状の第２の接合用枠１２１を形成する。また、格子状の第２の接合用枠１２１で区画される複数の領域それぞれについて、主面上に凹部１２２及び反射防止構造１２３を形成する。 次に、図６に示されるように、第１及び第２の接合用枠１１２、１２１が接着部材（図示省略）を介して互いに対面するように、第１及び第２のウェハ１０、２０を重ね合わせる。このとき、光を透過する材料（サファイア）で形成されている第１のウェハ１０が上になるように重ね合わせる。
次に、遮光マスク３０を用いて、重なり合った第１及び第２のウェハ１０、２０にレーザを照射する。この遮光マスク３０は、重なり合った第１及び第２の接合用枠１１２、１２１に対応する格子状のスリットが設けられているので、レーザは、第１及び第２の接合用枠１１２、１２１に選択的に照射されることになる。ここで用いられるレーザ光は、波長１０ｎｍ〜１μｍの範囲の光を放射するいずれかのレーザを使用できる。
レーザ照射によって、第１及び第２の接合用枠１１２、１２１の温度が上昇し、第１及び第２の接合用枠１１２、１２１の間の接着部材が融解する。そして、この接着部材が再度固化すると、第１のウェハ１０と第２のウェハ２０とが接合される。
次に、図７に示されるように、接合された第１及び第２のウェハ１０、２０を第１及び第２の接合用枠１１２、１２１に沿ってダイシングすることにより、チップサイズパッケージ１００を切り出すことができる。
または、第１及び第２のウェハ１０、２０を重ねた状態でレーザダイシングを行い、そのレーザダイシングの熱で第１及び第２の接合用枠１１２、１２１を加熱して接合を行うことも出来る。本説明では、遮光マスク３０を用いて部分的にレーザを照射する方法を説明したが、レーザ光のスポットを絞った状態で、レーザ光の照射位置を操作・移動することで、接合部を部分的に加熱することも出来る。同様にウェハ位置を操作・移動することも可能である。さらに、部分的に加熱する方法として、レーザ照射を用いて説明したが、半導体チップの接合部とほぼ同型の格子状の金属をウェハ上部または下部、または上下に設置し、その格子状の金属を加熱する方法でも実現できる。
なお、上記の実施形態における第１及び第２の接合用枠１１２、１２１は、格子を構成する各辺が直線である例を示したが、これに限ることなく、隣接する辺が厳密に平行でなくともよいし、蛇行する等していてもよい。
また、上記の実施形態においては、第１のウェハ１０に第１の接合用枠１１２を形成し、第２のウェハ２０に第２の接合用枠１２１を形成した例を示したが、第１及び第２のウェハ１０、２０の少なくとも一方に接合用枠を設けて、当該接合用枠を間に挟むように第１及び第２のウェハ１０、２０を重ね合わせてもよい。
さらに、実施の形態１に係るチップサイズパッケージ１００の製造方法を説明したが、第１及び第２のウェハ１０、２０に形成する半導体回路、配線、グランド、及びビアホール等の位置、数量等を変更すれば、チップサイズパッケージ２００についても同様の方法で製造できることは言うまでもない。
次に、図８を参照して、本発明の実施の形態１に係るチップサイズパッケージ１００の減衰特性（Ｓ２１）を説明する。図８は、半導体フタ基板１２０を外した場合における高周波半導体回路１１１の減衰特性（図８中直線で表示）と、半導体フタ基板１２０の比抵抗（または電気抵抗率）を１０００Ωｃｍとした場合における高周波半導体回路１１１の減衰特性（図８中●で表示）と、半導体フタ基板１２０の比抵抗を１０Ωｃｍとした場合における高周波半導体回路１１１の減衰特性（図８中×で表示）とを示している。なお、実験は、高周波半導体回路１１１と半導体フタ基板１２０との間の距離（以下「すきま量」という）を、０μｍ〜８０μｍまで変化させて行った。
半導体フタ基板１２０を外した場合、減衰特性は−０．１８［ｄＢ］となった。
次に、半導体フタ基板１２０の比抵抗を１０００Ωｃｍとした場合、すきま量が２０μｍ未満の範囲では、半導体フタ基板１２０を外した場合より僅かに減衰特性が低下した。しかしながら、それ以上（２０μｍ）の範囲では、半導体フタ基板１２０を外した場合とほぼ同等の減衰特性を示した。
次に、半導体フタ基板１２０の比抵抗を１０Ωｃｍとした場合、すきま量が２０μｍ未満の範囲では、半導体フタ基板１２０を外した場合と比較して、減衰特性が大きく低下した。しかしながら、すきま量が大きくなるに従って、減衰特性が改善した。
また、図示は省略するが、凹部１２２の側壁及び底壁を金で被覆した場合、すき間量が１０μｍ未満の範囲では減衰特性が大きく低下するものの、すき間量が大きくなるに従って減衰特性が大きく改善することも確認された。
上記の結果から、半導体フタ基板１２０の比抵抗は高い方が望ましいことが確認された。これは、誘電率の高い部材は、高周波半導体回路１１１の減衰特性に影響を与えにくいからと考えられる。また、すきま量は、大きい方が望ましいことが確認された。これは、高周波半導体回路１１１から遠い位置に配置される部材は、減衰特性に影響を与えにくいからと考えられる。
なお、一般的な半導体フタ基板１２０の比抵抗は、１０Ωｃｍである。そこで、すきま量は少なくとも１０μｍ以上確保するのが望ましい。より望ましくは２０μｍ以上、さらに望ましくは５０μｍ以上確保するべきである。なお、上記の結果は、実施の形態１のみならず、実施の形態２に係るチップサイズパッケージ２００に適用できることは言うまでもない。
＜補足説明＞
高周波半導体回路及びその配線は、マイクロストリップ配線構造としたが、コプレーナ配線構造であっても良い。高周波半導体回路は、ＧａＮ半導体としたが、ＧａＡｓやシリコン半導体などその他の半導体であっても良い。高周波半導体回路であるＧａＮ半導体の基板をサファイア基板として説明したがＳｉＣやＳｉなどのその他の材料であっても良い。半導体フタ基板はシリコン半導体基板として説明したが、その他の導電性を有する基板であっても良い。
半導体フタ基板は、窪みが形成された基板として説明したが、窪みが形成されてなくても良いし、基板内部に反射防止構造が形成されてなくても良い。ビアホール及び接続ポストの位置は、接合用枠よりも内側の高周波半導体回路側として説明したが、接合用枠の内部であっても良い。
＜実施の形態３＞
以下、本発明の実施の形態３に係るチップサイズパッケージ３００について、図９及び図１０を用いて説明する。まず、図９は、実施の形態３に係るチップサイズパッケージ（半導体装置）３００がプリント基板である実装基板３４０に実装されている状態を示す断面図である。
図９に示すように、チップサイズパッケージ３００は、高周波用基板３１０と、半導体フタ基板３２０と、高周波用基板３１０及び半導体フタ基板３２０を接合する接合用枠３３０とで構成されている。また、このチップサイズパッケージ３００は、プリント基板である実装基板３４０に実装されている。
実施の形態３に係る高周波用基板３１０は、サファイア基板である。高周波用基板３１０の主面（図９の上面）上には、高周波半導体回路３１１ａ、３１１ｂ（モノリシックマイクロ波集積回路：ＭＭＩＣ）が形成された窒化物半導体層と、高周波半導体回路３１１ａ、３１１ｂを囲むように突出する第１の接合用枠３１２と、グランド３１３とが形成されている。また、主面と反対側の面（図９の下面）には、配線３１４と、グランド３１５と、２つのアンテナ３１６ａ、３１６ｂとが形成されている。
さらに、高周波用基板３１０には、厚み方向（図９の上下方向）に貫通して高周波半導体回路３１１ａ、３１１ｂとアンテナ３１６ａ、３１６ｂとを電気的に接続するアンテナ用のビアホール３１７ａと、グランド３１３とグランド３１５とを接続するグランド用のビアホール３１７ｂと、配線３１４と後述するシリコン集積回路３２１とを接続する端子取り出し用のビアホール３１７ｃとが形成されている。
なお、本明細書中の「高周波」とは、例えば、１ＧＨｚ以上の周波数帯域を指すものとする。また、「高周波半導体回路」とは、例えば、アンテナと接続されて無線送受信装置や車載レーダ等として機能するものを指す。さらに、本明細書中の「主面」とは、高周波用基板３１０の半導体フタ基板３２０に対面する面、及び半導体フタ基板３２０の高周波用基板３１０に対面する面を指す（以降の実施形態でも同様）。
実施の形態３に係る半導体フタ基板３２０は、シリコン基板である。高周波用基板３１０と対面する半導体フタ基板３２０の主面（図９の下面）には、シリコン集積回路３２１と、シリコン集積回路３２１を囲むように突出する第２の接合用枠３２２とが形成されている。また、高周波半導体回路３１１ａ、３１１ｂとシリコン集積回路３２１とは、高周波用基板３１０と半導体フタ基板３２０との間に形成された金属の接続ポスト３２３を介して電気的に接続されている。さらに、シリコン集積回路３２１の信号端子やバイアス端子は、金属の接続ポスト３２４及び高周波用基板３１０内に形成された端子取り出し用のビアホール３１７ｃによってチップ外部に取り出され、高周波用基板３１０（チップ）の裏面に形成されたバンプ（図示省略）等を介して実装基板３４０上の配線３４１と接続される。
高周波用基板３１０（チップ）と半導体フタ基板３２０とを接合する接合用枠３３０は、高周波用基板３１０に形成された第１の接合用枠３１２と、半導体フタ基板３２０に形成された第２の接合用枠３２２とを相互に接合することによって、高周波半導体回路３１１ａ、３１１ｂ（ＭＭＩＣ）、シリコン集積回路３２１、及び端子取り出し用のビアホール３１７ｃ等を囲むように形成されている。そして、高周波用基板３１０、半導体フタ基板３２０、及び接合用枠３３０で囲まれる領域は、気密領域となっている。
この第１及び第２の接合用枠３１２、３２２は、それぞれ金または銅メッキなど金属で形成されている。そして、第１及び第２の接合用枠３１２、３２２は、金錫（Ａｕ／Ｓｎ）などの半田剤（接着部材）によって接合される。接合用枠３３０によって気密領域を形成し、この気密領域内に高周波半導体回路３１１ａ、３１１ｂ及びシリコン集積回路３２１を配置することにより、高い信頼性を得ることができる。
実装基板３４０は、主面（図９の上面）に配線３４１と、グランド３４２とが形成されている。また、アンテナ３１６ａ、３１６ｂそれぞれに対面する位置に、厚み方向に貫通する貫通孔３４３ａ、３４３ｂが形成されている。
実施の形態３に係る高周波半導体回路３１１ａは、ＰＡ（Ｐｏｗｅｒ Ａｍｐ）等の送信系集積回路である。一方、高周波半導体回路３１１ｂは、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐ）等の受信系集積回路である。それぞれの高周波半導体回路３１１ａ、３１１ｂは、アンテナ用のビアホール３１７ａを介し、主面とは反対側の面に形成された送信用のアンテナ３１６ａ及び受信用のアンテナ３１６ｂと接続されている。
本発明のチップサイズパッケージ３００は、アンテナ３１６ａを通じて高周波半導体回路３１１ｂから実装基板３４０の方向に向かって電波を放射する。また、実装基板３４０の方向からの電波をアンテナ３１６ｂで受信する。そのため実装基板３４０の一部が取り除かれている（つまり、貫通孔３４３ａ、３４３ｂが設けられている）。
また、高周波用基板３１０の上面に設けられた高周波半導体回路３１１ａ、３１１ｂと、裏面に設けられたアンテナ３１６ａ、３１６ｂとは、互いに重なり合わない位置関係で配置されている。さらに、高周波用基板３１０の裏面に形成されたグランド３１５は、実装基板３４０のグランド３４２と共通となっている。
図１０は、本発明の実施の形態３におけるチップサイズパッケージ３００の半導体フタ基板３２０が取り除かれ、実装基板３４０に実装された状態のパッケージ内部構造を示す斜視図である。
高周波用基板３１０（チップ）の主面上には、マイクロストリップ配線構造で構成された高周波半導体回路３１１ａ、３１１ｂ（ＭＭＩＣ）が、第１の接合用枠３１２内に形成されている。また、高周波用基板３１０（チップ）の裏面は金属で作製されたグランド３１５である。実施の形態３では、高周波用基板３１０（チップ）の裏面に設けられた高周波半導体回路３１１ａ、３１１ｂ用のグランド３１５と、チップサイズパッケージ３００が実装される実装基板３４０上のグランド３４２とが共通となっている。このため、高周波的に非常に安定したグランドとすることができ、高性能の高周波特性を発揮することが出来る。
高周波半導体回路３１１ａの入出力用信号線の一方は、アンテナ用のビアホール３１７ａを介し、高周波用基板３１０の裏面に形成されたアンテナ３１６ａと接続されている。さらに、高周波半導体回路３１１ａの入出力用信号線の他方には、接続ポスト３２３が形成されており、接続ポスト３２３を介して半導体フタ基板３２０に形成されたシリコン集積回路３２１と電気的に接続される。高周波半導体回路３１１ａのバイアス端子も接続ポスト３２３を介して、シリコン集積回路３２１と電気的に接続される。なお、高周波半導体回路３１１ｂについても同様であるので、説明は省略する。
また、高周波用基板３１０には、バイアス端子用のビアホール３１７ｄ（図９では図示省略）が形成されている。そして、バイアス端子用のビアホール３１７ｄによって、高周波半導体回路３１１ａ、３１１ｂの表面と裏面との電気的接続が得られる。このビアホール３１７ｄによって、高周波半導体回路３１１ａ、３１１ｂの裏面から回路のバイアス端子や信号用端子を取り出し、実装基板３４０上の配線３４１と接続することが出来る。高周波半導体回路３１１ａ、３１１ｂのバイアス端子及び入出力等の信号端子も、ビアホール３１７ｄを介して直接、高周波用基板３１０の裏面に取り出される形態もあり得る。
＜実施の形態４＞
図１１を参照して、本発明の実施の形態４に係るチップサイズパッケージ４００を説明する。図１１は、実装基板４４０の上に実装されたチップサイズパッケージ４００の断面模式図である。
高周波用基板４１０は、サファイア基板である。高周波用基板４１０の主面（図１１の上面）上には、高周波半導体回路４１１ａ、４１１ｂと、送信及び受信用のアンテナ４１２ａ、４１２ｂと、高周波半導体回路４１１ａ、４１１ｂとアンテナ４１２ａ、４１２ｂとを電気的に接続する配線４１３と、主面から突出する第１の接合用枠４１４とが形成されている。また、高周波用基板４１０の主面と反対側の面（図１１の下面）には、高周波半導体回路４１１ａ、４１１ｂ用のグランド４１５と、アンテナ４１２ａ、４１３ａ用のグランド４１６とが形成されている。さらに、高周波用基板４１０には、厚み方向に貫通するビアホール４１７が形成されている。
半導体フタ基板４２０は、シリコン基板である。半導体フタ基板４２０の主面（図１１の下面）には、シリコン集積回路４２１と、シリコン集積回路４２１に電気的に接続される配線４２２と、主面から突出する第２の接合用枠４２３とが形成されている。
高周波用基板４１０上の配線４１３と半導体フタ基板４２０上の配線４２２とは、接続ポスト４２４によって電気的に接続されている。つまり、高周波半導体回路４１１ａ、４１１ｂとシリコン集積回路４２１とは、電気的に接続されている。
また、シリコン集積回路４２１は、接続ポスト４２５及び高周波用基板４１０内のビアホール４１７によって高周波用基板４１０の裏面の配線（図示省略）と電気的に接続されており、さらにシリコン集積回路４２１のバイアス端子及び信号端子は高周波用基板４１０裏面のバンプ４１８などを介して、外部の実装基板４４０上の配線４４１と接続される。
さらに、高周波用基板４１０の裏面のグランド４１５、４１６と、実装基板４４０上の表面のグランド４４２とは、電気的接続により共通化されている。その結果、非常に安定したグランドとすることができる。
接合用枠４３０は、高周波用基板４１０に形成されている第１の接合用枠４１４と、半導体フタ基板４２０に形成されている第２の接合用枠４２３とで構成される。また、高周波用基板４１０、半導体フタ基板４２０、及び接合用枠４３０で囲まれた領域は気密領域となっている。
実施の形態４においては、高周波半導体回路４１１ａ、４１１ｂとシリコン集積回路４２１とは気密領域内に配置され、アンテナ４１２ａ、４１２ｂは気密領域の外側に配置されている。これにより、実施の形態３のように、実装基板３４０に貫通孔３４３ａ、３４３ｂ等を設けなくとも、アンテナ４１２ａ、４１２ｂによる送受信が可能となる。 この実装の形態２において、高周波半導体回路４１１ａ、４１１ｂの気密を保つために、アンテナ４１２ａ、４１２ｂと高周波半導体回路４１１ａ、４１１ｂとの接続は、高周波用基板４１０内のビアホール（図示省略）を介して行ってもよい。具体的には、高周波半導体回路４１１ａ、４１１ｂからの入出力配線は、接合用枠４３０内に設置されたビアホール（図示省略）によって高周波用基板４１０の裏面の配線と接続される。さらにその裏面配線が、高周波用基板４１０内であって、接合用枠４３０の外側のビアホールを介することで、アンテナ４１２ａ、４１２ｂと接続される。
＜実施の形態５＞
図１２を参照して、本発明の実施の形態５に係るチップサイズパッケージ５００を説明する。なお、図１２は実装基板５４０の上に実装されたチップサイズパッケージ５００の断面模式図である。
高周波用基板５１０は、サファイア基板である。高周波用基板５１０の主面と反対側の面上（図１２の上面）には、高周波半導体回路５１１ａ、５１１ｂと、送信及び受信用のアンテナ５１２ａ、５１２ｂと、高周波半導体回路５１１ａ、５１１ｂとアンテナ５１２ａ、５１２ｂとを電気的に接続する配線５１３とが形成されている。また、高周波半導体回路５１１ａ、５１１ｂは、樹脂部材５１４で覆われている。また、主面（図１２の下面）には、グランド５１５と、第１の接合用枠５１６とが形成されている。さらに、高周波用基板５１０には、厚み方向に貫通するビアホール５１７が形成されている。なお、グランド５１５は、ビアホール５１７の開口部周辺からは除去されている。
半導体フタ基板５２０は、シリコン基板である。半導体フタ基板５２０の主面（図１２の上面）には、シリコン集積回路５２１と、第２の接合用枠５２２とが形成されている。また、主面と反対側の面（図１２の下面）には、グランド５２３が形成されている。さらに、半導体フタ基板５２０には、厚み方向に貫通するビアホール５２４が形成されている。グランド５２３は、ビアホール５２４の開口部周辺からは除去されている。
接合用枠５３０は、高周波用基板５１０に形成された第１の接合用枠５１６と、半導体フタ基板５２０に形成された第２の接合用枠５２２とで構成されている。また、実施の形態５では、高周波用基板５１０、半導体フタ基板５２０、及び接合用枠５３０で区画される気密領域内で、高周波用基板５１０の裏面のグランド５１５と、半導体フタ基板５２０のシリコン集積回路５２１とが対面するように配置されている。
高周波半導体回路５１１ａ、５１１ｂとシリコン集積回路５２１とは、高周波用基板５１０内のビアホール５１７及びバンプ５１８によって電気的に接続されている。また、シリコン集積回路５２１は、半導体フタ基板５２０内のビアホール５２４及び半導体フタ基板５２０の裏面に形成されたバンプ５２５等を介して、実装基板５４０上の配線５４１と電気的に接続される。
＜実施の形態６＞
図１３を参照して、本発明の実施の形態６に係るチップサイズパッケージ６００を説明する。なお、図１３は、実装基板６４０の上に実装された実施の形態６に係るチップサイズパッケージ６００の断面模式図である。
高周波用基板６１０は、サファイア基板である。高周波用基板６１０の主面（図１３の下面）上には、高周波半導体回路６１１ａ、６１１ｂと、送信及び受信用のアンテナ６１２ａ、６１２ｂと、高周波半導体回路６１１ａ、６１１ｂとアンテナ６１２ａ、６１２ｂとを電気的に接続する配線６１３と、第１の接合用枠６１４とが形成されている。また、主面と反対側面には、グランド６１５が形成されている。なお、グランド６１５のアンテナ６１２ａ、６１２ｂに重なる部分は、アンテナ放射及び受信用として一部取り除かれている。
半導体フタ基板６２０の主面（図１３の上面）には、グランド６２１と、第２の接合用枠６２２とが形成されている。また、主面と反対側の面（図１３の下面）には、シリコン集積回路６２３が形成されている。さらに、半導体フタ基板６２０には、厚み方向に貫通するビアホール６２４が形成されている。
接合用枠６３０は、高周波用基板６１０に形成された第１の接合用枠６１４と、半導体フタ基板６２０に形成されている第２の接合用枠６２２とで構成されている。また、接合用枠６３０には、厚み方向に貫通するビアホール６３１が形成されている。そして、高周波用基板６１０、半導体フタ基板６２０、及び接合用枠６３０で区画される気密領域内には、高周波半導体回路６１１ａ、６１１ｂ及びアンテナ６１２ａ、６１２ｂが配置されている。
半導体フタ基板６２０は、シリコン集積回路６２３上のバンプ６２５を介して、フリップチップ実装で実装基板６４０に実装されており、バンプ６２５を介して実装基板６４０上の配線６４１と電気的に接続されている。高周波半導体回路６１１ａ、６１１ｂとシリコン集積回路６２３とは、高周波用基板６１０の主面に形成された配線６１６、接合用枠６３０内のビアホール６３１、及び半導体フタ基板６２０内のビアホール６２４を介して電気的に接続されている。
＜実施の形態７＞
図１４を参照して、本発明の実施の形態７に係るチップサイズパッケージ７００を説明する。なお、図１４は、実装基板７４０上に実装された実施の形態７に係るチップサイズパッケージ７００の断面模式図である。
高周波用基板７１０は、サファイア基板である。高周波用基板７１０の主面と反対側の面（図１４の上面）には、高周波半導体回路７１１ａ、７１１ｂと、送信及び受信用のアンテナ７１２ａ、７１２ｂと、高周波半導体回路７１１ａ、７１１ｂとアンテナ７１２ａ、７１２ｂとを電気的に接続する配線７１３とが形成されている。また、高周波半導体回路７１１ａ、７１１ｂは、樹脂部材７１４で覆われている。また、高周波用基板７１０の主面（図１４の下面）には、グランド７１５と、第１の接合用枠７１６とが形成されている。さらに、高周波用基板７１０には、厚み方向に貫通するビアホール７１７が形成されている。
半導体フタ基板７２０の主面（図１４の上面）には、グランド７２１と、第２の接合用枠７２２とが形成されている。また、主面と反対側の面（図１４の下面）には、シリコン集積回路７２３が形成されている。さらに、半導体フタ基板７２０には、厚み方向に貫通するビアホール７２４が形成されている。
接合用枠７３０は、高周波用基板７１０に形成されている第１の接合用枠７１６と、半導体フタ基板７２０に形成されている第２の接合用枠７２２とで構成されている。また、接合用枠７３０には、厚み方向に貫通するビアホール７３１が形成されている。そして、高周波用基板７１０、半導体フタ基板７２０、及び接合用枠７３０で区画される気密領域には、グランド７１５、７２１が形成されている。
また、半導体フタ基板７２０は、シリコン集積回路７２３上のバンプ７２５を介して、フリップチップ実装で実装基板７４０に実装されており、バンプ７２５を介して実装基板７４０上の配線７４１と電気的に接続されている。高周波半導体回路７１１ａ、７１１ｂとシリコン集積回路７２３とは、高周波用基板７１０のビアホール７１７、接合用枠７３０のビアホール７３１、及び半導体フタ基板７２０のビアホール７２４を介して電気的に接続されている。
＜実施形態の作製方法＞
ウェハレベルでパッケージングできることが、コスト面で非常に有益であり、本発明の実施形態においても、ウェハレベルのパッケージングが可能である。図１５〜図１７を用いて、実施の形態３に係るチップサイズパッケージ３００を製造する工程を説明する。なお、図１５は、第１及び第２のウェハ１０、２０を張り合わせる前の状態を示す図である。図１６は、第１及び第２のウェハ１０、２０を部分的に加熱して、両者を接合する工程を示す図である。図１７は、接合された第１及び第２のウェハ１０、２０をダイシングする工程を示す図である。
従来、サファイア基板とシリコン基板といった熱膨張係数が異なる基板の貼り合わせを行った場合、接合工程の加熱・冷却による熱膨張によってウェハの粉砕や再分離が発生する。そこで、本実施形態の作製方法では、ウェハの接合面のみを部分的に加熱することによって、この問題を解消した。膨張量は熱膨張係数にその加熱面積と上昇温度を掛け合わせることで算出することが出来る。本実施形態では、ウェハの接合部のみを部分的に加熱することによって、熱膨張の量が小さく良好な貼り合せが実現できている。
本実施の形態における作製工程は、まず、図１５に示されるように、高周波用基板３１０の出発材料となる第１のウェハ１０と、半導体フタ基板３２０の出発材料となる第２のウェハ２０とを別々に形成する。
具体的には、第１のウェハ１０には、主面（図１５の下面）から突出する格子状の第１の接合用枠３１２を形成する。また、格子状の第１の接合用枠３１２で区画される複数の領域それぞれについて、主面上に高周波半導体回路３１１ａ、３１１ｂ及びグランド３１３を、裏面にアンテナ３１６ａ、３１６ｂ、配線３１４、及びグランド３１５を、内部にビアホール３１７ａ、３１７ｂ、３１７ｃをそれぞれ形成する。
同様に、第２のウェハ２０には、主面（図１５の上面）から突出する格子状の第２の接合用枠３２２を形成する。また、格子状の第２の接合用枠３２２で区画される複数の領域それぞれについて、主面上にシリコン集積回路３２１を形成する。
次に、図１６に示されるように、第１及び第２の接合用枠３１２、３２２が接着部材（図示省略）を介して互いに対面するように、第１及び第２のウェハ１０、２０を重ね合わせる。このとき、光を透過する材料（サファイア）で形成されている第１のウェハ１０が上になるように重ね合わせる。
次に、遮光マスク３０を用いて、重なり合った第１及び第２のウェハ１０、２０にレーザを照射する。この遮光マスク３０には、重なり合った第１及び第２の接合用枠３１２、３２２に対応する格子状のスリット３１が設けられているので、レーザは、第１及び第２の接合用枠３１２、３２２に選択的に照射されることになる。ここで用いられるレーザ光は、波長１０ｎｍ〜１μｍの範囲の光を放射するいずれかのレーザを使用できる。
レーザ照射によって、第１及び第２の接合用枠３１２、３２２の温度が上昇し、第１及び第２の接合用枠３１２、３２２の間の接着部材が融解する。そして、この接着部材が再度固化すると、第１のウェハ１０と第２のウェハ２０とが接合される。
次に、図１７に示されるように、接合された第１及び第２のウェハ１０、２０を第１及び第２の接合用枠３１２、３２２に沿ってダイシングすることにより、チップサイズパッケージ３００を切り出すことができる。
または、第１及び第２のウェハ１０、２０を重ねた状態でレーザダイシングを行う時に、そのレーザダイシングの熱で接合用枠を加熱して接合を行うことも可能である。本説明では、遮光マスク３０を用いて部分的にレーザを照射する方法を説明したが、レーザ光のスポットを絞った状態で、レーザ光の照射位置を操作・移動し、部分的に加熱することも可能である。同様にウェハ位置を操作・移動することも可能である。さらに、部分的に加熱する方法として、レーザ照射を用いて説明したが、半導体チップの接合部とほぼ同型の格子状の金属をウェハ上部または下部、または上下に設置し、その格子状の金属を加熱する方法も適用できる。
なお、上記の実施形態における第１及び第２の接合用枠３１２、３２２は、格子を構成する各辺が直線である例を示したが、これに限ることなく、隣接する辺が厳密に平行でなくともよいし、蛇行する等していてもよい。
また、上記の実施形態においては、第１のウェハ１０に第１の接合用枠３１２を形成し、第２のウェハ２０に第２の接合用枠３２２を形成した例を示したが、第１及び第２のウェハ１０、２０の少なくとも一方に接合用枠を設けて、当該接合用枠を間に挟むように第１及び第２のウェハ１０、２０を重ね合わせてもよい。
さらに、実施の形態３に係るチップサイズパッケージ３００の製造方法を説明したが、第１及び第２のウェハ１０、２０に形成する半導体回路、配線、グランド、及びビアホール等の位置、数量等を変更すれば、他の実施形態に係るチップサイズパッケージ４００、５００、６００、７００についても同様の方法で製造できることは言うまでもない。
＜用途＞
次に、図１８及び図１９を参照して、本発明の実施の形態３に係るチップサイズパッケージ３００の主な用途を説明する。なお、実施の形態４〜７に係るチップサイズパッケージ４００、５００、６００、７００も、下記の用途に適用できることは言うまでもない。
まず、図１８は、無線送受信装置８００のブロック図である。無線送受信装置８００の高周波用基板３１０には、送信系の高周波半導体回路３１１ａ（ＴＸ−ＭＭＩＣ：送信系モノリシックマイクロ波集積回路）と、受信系の高周波半導体回路３１１ｂ（ＲＸ−ＭＭＩＣ：受信系モノリシックマイクロ波集積回路）と、アンテナ３１６ａ（３１６ｂ）とが形成されている。
送信系の高周波半導体回路３１１ａは、平衡変調器８２１と、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ：帯域通過フィルタ）８２２と、ＰＡ（Ｐｏｗｅｒ Ａｍｐ）８２３とを備える。受信系の高周波半導体回路３１１ｂは、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐ）８３１と、ＢＰＦ８３２と、平衡変調器８３３とを備える。
半導体フタ基板３２０には、信号処理部８１１と、Ｄ／Ａ（デジタル−アナログコンバータ）８１２と、Ａ／Ｄ（アナログ−デジタルコンバータ）８１３と、増幅器８１４、８１５と、局部発振器８１６と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）８１７とを含むシリコン集積回路３２１が形成されている。局部発振器８１６またはＰＬＬ８１７は、高周波半導体回路３１１ａ、３１１ｂのいずれか若しくは両方に含まれる場合がある。
信号処理部８１１は、送信データを生成すると共に受信データの処理を行う。生成された送信データは、Ｄ／Ａ８１２でデジタル信号からアナログ信号に変換され、増幅器８１４で増幅されて送信系の高周波半導体回路３１１ａに通知される。一方、受信系の高周波半導体回路３１１ｂで受信された受信データは、増幅器８１５で増幅され、Ａ／Ｄ８１３でアナログ信号からデジタル信号に変換されて、信号処理部８１１に入力される。
平衡変調器８２１では、増幅器８１４から入力される入力信号と、局部発振器８１６から入力される発振信号とを混合（乗算）する。このとき、局部発振器８１６から供給される発振信号の周波数をｆｃとし、増幅器８１４から入力される入力信号の周波数をｆ１とすると、出力される信号の主な成分は、周波数ｆｃ−ｆ１の信号と周波数ｆｃ＋ｆ１の信号との二周波となる。平衡変調器８２１から出力される信号は、ＢＰＦ８２２で不要な成分が取り除かれ、ＰＡ８２３で増幅された後、アンテナ３１６ａから無線回線上に送出される。
なお、アンテナ３１６ａ（３１６ｂ）は、スイッチ８４１により、送信用と受信用とに切替可能である。すなわち、上記の処理を行う際には、スイッチ８４１を送信側（図１８の上側）に切り替えておく。次に、アンテナ３１６ｂで無線回線上から受信データを受信する場合には、スイッチを送信側（図１８の下側）に切り替えておく。または、スイッチの代わりに方向性結合器を用いることができる。この場合は、送信受信を同時に行うことができる。
アンテナ３１６ｂで受信された信号は、ＬＮＡ８３１で増幅され、ＢＰＦ８３２でノイズが除去され、平衡変調器８３３で局部発振器８１６の発振信号と混合（乗算）されて、シリコン集積回路３２１に出力される。この出力信号は、増幅器８１５で増幅され、Ａ／Ｄ８１３でアナログ信号からデジタル信号に変換されて、信号処理部８１１で処理される。
次に、図１９は、スペクトラム拡散型のレーダ装置９００のブロック図である。レーダ装置９００の半導体フタ基板３２０には、信号処理部９１１と、Ａ／Ｄ９１２、９１３と、増幅器９１４、９１５と、ＰＮ発生器９１６と、ｄｅｌａｙ９１７とを含むシリコン集積回路３２１が形成されている。また、高周波用基板３１０には、送信系の高周波半導体回路３１１ａと、受信系の高周波半導体回路３１１ｂと、送信側及び受信側のアンテナ３１６ａ、３１６ｂとが形成されている。
送信系の高周波半導体回路３１１ａは、局部発振器９２１と、逓倍器９２２と、平衡変調器９２３と、ＢＰＦ９２４とを備え、先行車両、障害物等の物体に対して、探知用電波を放射する。送信系の高周波半導体回路３１１ａに、ＰＡが備えられる場合がある。受信系の高周波半導体回路３１１ｂは、ＬＮＡ９３１と、平衡変調器９３２、９３５、９３６と、逓倍器９３３と、移相器９３４とを備え、物体により反射された探知用電波を受信する。また、受信側のアンテナ３１６ｂは、受信系の高周波半導体回路３１１ｂに接続されている。局部発振器９２１は、受信系の高周波半導体回路３１１ｂに含まれる場合や、シリコン集積回路３２１に含まれる場合もある。
局部発振器９２１は、搬送波としてマイクロ波帯、又はミリ波帯の発振信号を生成し、生成した信号を逓倍器９２２、９３３に供給する。この発振信号は、逓倍器９２２で逓倍（逓倍率２倍）されて、平衡変調器９２３に入力される。
ＰＮ発生器９１６は、タイミング信号に基づいてＰＮ符号を生成し、生成したＰＮ符号を平衡変調器９２３、９３２に供給する。なお、平衡変調器９３２へのＰＮ符号は、ｄｅｌａｙ９１７により時間を遅らせて供給される。なお、「ＰＮ符号」とは、２値の擬似雑音信号をいう。ここでは、一例として、ＰＮ符号としてよく知られているＭ系列符号を用いることとする。そして、ＰＮ発生器９１６は１１段の線形帰還シフトレジスタを備え、繰り返し周期２０４７のＰＮ符号を生成し供給する。
平衡変調器９２３は、逓倍器９２２から出力される信号を、ＰＮ発生器９１６から供給されるＰＮ符号に基づいて拡散し、広帯域にスペクトラム拡散された拡散信号を出力する。このように、平衡変調器９２３は、ＰＮ発生器９１６から供給されるＰＮ符号を利用し、逓倍器９２２から出力される信号に対して拡散処理を施す。平衡変調器９２３から出力された拡散信号は、ＢＰＦ９２４で不要な成分が取り除かれた後、探知用電波としてアンテナ３１６ａから放射される。
次に、アンテナ３１６ｂで受信した探知用電波は、受信系の高周波半導体回路３１１ｂに入力され、ＬＮＡ９３１でレーダ動作に寄与しない周波数成分をもった干渉電波や雑音等のノイズが除去される。平衡変調器９３２では、ＬＮＡ９３１から出力される信号を、ＰＮ発生器９１６からｄｅｌａｙ９１７を介して供給されるＰＮ符号に基づいて逆拡散し、逆拡散信号を出力する。
このとき、平衡変調器９２３に供給されるＰＮ符号に対する平衡変調器９３２に供給されるＰＮ符号の符号遅延時間τが、探知目標物までの距離に相当する遅延時間と等しい場合には、受信した探知用電波に含まれるＰＮ符号とｄｅｌａｙ９１７を介して供給されるＰＮ符号との位相が一致し、逆拡散信号の振幅がピークになる。
平衡変調器９３２から出力された変調信号は、平衡変調器９３５、９３６に入力される。一方、局部発振器９２１から出力された発振信号は、逓倍器９３３で逓倍（逓倍率２倍）され、平衡変調器９３５に入力されると共に、移相器９３４で９０°移相されて平衡変調器９３６に入力される。
平衡変調器９３５では、平衡変調器９３２から入力される変調信号と、逓倍器９３３から入力される発振信号とを混合（乗算）して、中間周波数の同相信号を出力する。一方、平衡変調器９３６では、平衡変調器９３２から入力される変調信号と、逓倍器９３３から移相器９３４を介して入力される９０°移相された発振信号とを混合（乗算）して、中間周波数の直交信号を出力する。
平衡変調器９３５から出力された同相信号は、増幅器９１４で増幅され、Ａ／Ｄ９１２でアナログ信号からデジタル信号に変換され、信号処理部９１１に出力される。一方、平衡変調器９３６から出力された直交信号は、増幅器９１５で増幅され、Ａ／Ｄ９１３でアナログ信号からデジタル信号に変換され、信号処理部９１１に出力される。信号処理部９１１は、入力された同相信号及び直交信号に基づいて、符号遅延時間τを算出する。
＜補足説明＞
上記の各実施の形態において、高周波半導体回路及びその配線は、マイクロストリップ配線構造としたが、コプレーナ配線構造や、グランデッドコプレーナ配線構造であっても良い。高周波半導体回路は、ＧａＮの窒化物半導体としたが、ＧａＡｓやシリコン半導体などその他の半導体であっても良い。高周波半導体回路であるＧａＮの窒化物半導体の基板として、サファイア基板として説明したがＳｉＣやＳｉなどのその他の材料であっても良い。半導体フタ基板はシリコン半導体基板として説明したが、その他の半導体基板であっても良い。ビアホール及び接続ポストの位置は、接合用枠よりも内側の高周波半導体回路側として説明したが、接合用枠の内部であっても良い。
高周波半導体回路はＬＮＡとＰＡとして説明したが、平衡変調器（ミキサー）などの能動回路や、フィルタなどの受動素子・受動回路を含んであっても良い。高周波半導体回路の領域は送信系高周波半導体回路（ＰＡ）と受信系高周波半導体回路（ＬＮＡ）の２つの領域としたが、ひとつの領域であっても良いし、２つ以上の領域で構成されていても良い。
送信と受信の２つのアンテナで説明したが、１つまたは２つ以上のアンテナ群であっても良い。アンテナ構造は、マイクロストリップアンテナとして説明したが、スロットアンテナなどその他の構造であっても良い。またはアンテナと配線との接続は、電磁結合など、どのような構成であっても良い。
上記の各実施の形態は、任意の組み合わせで組み合わせることができる。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
本発明に係る半導体装置は、高パワーや高周波用の無線通信装置として非常に有効である。
１０ 第１のウェハ
２０ 第２のウェハ
３０ 遮光マスク
３１ スリット
１００，２００，３００，４００，５００，６００，７００ チップサイズパッケージ
１１０，２１０，３１０，４１０，５１０，６１０，７１０ 高周波用基板
１１１，２１１，３１１ａ，３１１ｂ，４１１ａ，４１１ｂ，５１１ａ，５１１ｂ，６１１ａ，６１１ｂ，７１１ａ，７１１ｂ 高周波半導体回路
１１２，２１２，３１２，４１４，５１６，６１４，７１６ 第１の接合用枠
１１３，１４１，２１３，２４１，３１４，３４１，４１３，４２２，４４１，５１３，５４１，６１３，６１６，６４１，７１３，７４１ 配線
１１４，１４２，２１４，２４２，３１３，３１５，３４２，４１５，４１６，４４２，５１５，５２３，６１５，６２１，７１５，７２１ グランド
１１５，１１５ｂ，２１５，３１７ａ，３１７ｂ，３１７ｃ，３１７ｄ，４１７，５１７，５２４，６２４，６３１，７１７，７２４，７３１ ビアホール
１１６，２１６，４１８，５１８，５２５，６２５，７２５，１００３ バンプ
１２０，２２０，３２０，４２０，５２０，６２０，７２０ 半導体フタ基板
１２１，２２１，３２２，４２３，５２２，６２２，７２２ 第２の接合用枠
１２２ 凹部
１２３ 反射防止構造
１３０，２３０，３３０，４３０，５３０，６３０，７３０ 接合用枠
１４０，２４０，３４０，４４０，５４０，６４０，７４０，１００４ 実装基板
２２２，３２１，４２１，５２１，６２３，７２３ シリコン集積回路
２２３，２２４，３２３，３２４，４２４，４２５，１００２ 接続ポスト
３１６ａ，３１６ｂ，４１２ａ，４１２ｂ，５１２ａ，５１２ｂ，６１２ａ，６１２ｂ，７１２ａ，７１２ｂ アンテナ
３４３ａ，３４３ｂ 貫通孔
５１４，７１４ 樹脂部材
８００ 無線送受信装置
８１１，９１１ 信号処理部
８１２ Ｄ／Ａ
８１３，９１２，９１３ Ａ／Ｄ
８１４，８１５，９１４，９１５ 増幅器
８１６，９２１ 局部発振器
８１７ ＰＬＬ
８２１，８３３，９２３，９３２，９３５，９３６ 平衡変調器
８２２，８３２，９２４ ＢＰＦ
８２３ ＰＡ
８３１，９３１ ＬＮＡ
８４１ スイッチ
９００ レーダ装置
９１６ ＰＮ発生器
９１７ ｄｅｌａｙ
９２２，９３３ 逓倍器
９３４ 移相器
１０００ 半導体チップ
１００１ 封止樹脂膜
本発明は、無線通信装置などに用いられる半導体装置及びその製造方法に関し、特に高周波用途に用いられる半導体集積回路の半導体装置のパッケージに関するものである。
近年、半導体チップは小型化・集積化が進んでおり、チップサイズと同等、またはチップ自体がパッケージとなる超小型サイズのチップサイズパッケージ（ＣＳＰ）（特許文献１）の研究開発が盛んに行われている。
図２０は、従来のチップサイズパッケージ構造の半導体チップ１０００である。半導体チップ１０００は、図２０に示されるように、ウェハ上に絶縁膜を形成し、配線を形成し、封止樹脂膜１００１を形成し、接続ポスト１００２を形成し、バンプ１００３（ハンダボール）の接合を施した後、チップ状にダイシングすることで得られる。これは、半導体チップ１０００のパッケージの組み立て費用の削減や部品点数の大幅な削減が実現できるため、非常に安価なパッケージング方法である。特にウェハ状態でパッケージ化を行うことができるウェハレベル・パッケージングは究極のパッケージ方法と言える。
このようなチップサイズパッケージは、図２０のように、フリップチップでプリント基板等に実装されることが想定される。つまり、半導体チップ１０００と半導体チップ１０００が実装される実装基板１００４との接続距離は非常に短い。そのため、チップ特性が端子接続状態に大きく影響するような高周波用チップにおいて、不確定なワイヤ接続を回避できることや、端子接続損失を最小限にできることなどから、高周波領域で非常に有効な実装と言える。
このようなフリップチップ実装用チップの半導体回路上の構成は、信号配線とグランドとが同一平面上に形成されたコプレーナ配線構造が用いられている。このコプレーナ配線はチップ表面に大きなグランド領域を必要とするため、チップ面積活用率の観点で不利で
ある。一方、チップ裏面にグランドがあるようなマイクロストリップ配線構造の半導体チップをフリップチップ実装した場合は、実装基板のグランドと高周波用チップのグランド面とが距離を置いて離れることとなる。このためグランドが浮遊状態になり易く、不安定となるため、高周波特性が非常に悪くなる問題がある。このような問題を解決したチップ構造として、回路の端子をビアホールでチップ裏面に出力させたチップ構造が提案（特許文献２）されている。
ところで、高周波用半導体チップとして、近年、直接遷移型で広いバンドギャップを有する窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮで表される混晶物を含む窒化物半導体が、破壊電界及び飽和電子速度が大きいということから注目を浴びている。この窒化物半導体が高周波用途として用いられる場合には、高周波領域での低損失の伝送線路を実現するために、低誘電損失な材料であるサファイア基板が用いられる。例えば、ＧａＮで形成された高周波用ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等が報告されている（非特許文献１）。
これまで説明してきた高周波用半導体チップは、それ単体のみではシステムとして機能しないため、信号処理用のシリコンＬＳＩチップや、無線入出力デバイスのアンテナ素子と接続されてシステムとして利用されている。例えば、マルチチップパッケージが提案（特許文献３）されているが、依然、非常に複雑な構造となっており、安価で小型のマルチチップパッケージが望まれる。
特開平９−６４２３６号公報 特開２００２−９１９３号公報 特開２００２−３４３９３０号公報
２００８ IEEE MTT-S Int. Microwave Symp, Dig. pp.１２９３-１２９６
上記構成のチップサイズパッケージは、樹脂で封止されることが多い。しかしながら、樹脂では気密性を保つことが難しいため、高信頼性が要求されるアプリケーションでは、使用できないという問題がある。
また、上記従来技術として説明したＧａＮ半導体などの高周波半導体回路チップは、概ねその半導体単体のみではシステムとして機能しない。そのため、シリコン半導体で作製された信号処理用のＬＳＩ（シリコン集積回路）チップや入出力用のアンテナと接続される必要がある。アンテナ部は高周波を取り扱うため、良好な高周波特性を有するアンテナ基板材料が必要となってくる。高周波半導体回路チップとアンテナとの接続損失はシステム全体の特性に大きく影響するため、アンテナと高周波半導体回路とが一体化され、最小の接続損失となることが望ましい。
しかしながら、近年、無線送受信装置の小型化、低価格化、簡易化が強く望まれる中、アンテナとシリコン集積回路と高周波半導体回路とが一体化されたマルチチップのチップサイズパッケージを実現することは難しかった。
そこで、本発明はこのような状況に鑑みてなされたものであり、気密性を向上させることにより、信頼性の高い半導体装置、及びその製造方法を提供することを目的とする。
また、本発明は、アンテナ、シリコン集積回路、及び高周波半導体回路を一体化したチップサイズパッケージであって、より実装密度の高い構造の半導体装置、及びその製造方法を提供することを目的とする。
本発明に係る半導体装置は、主面に高周波半導体回路が形成されている高周波用基板と、前記高周波用基板の主面に対面する位置に配置される半導体基板と、前記高周波用基板及び前記半導体基板の間で前記高周波半導体回路を囲むように配置されて、前記高周波用基板及び前記半導体基板を接合する接合用枠とを備える。さらに、前記高周波用基板には、主面と反対側の面に配線が形成されている。そして、前記高周波半導体回路と前記配線とは、前記高周波用基板を厚み方向に貫通するビアホールによって電気的に接続されている。
これにより、高周波半導体回路が、高周波用基板、半導体基板、及び接合用枠で区画される気密領域内に配置されるので、気密性の高い、高信頼性の高周波用チップが実現できる。また、気密領域に配置されている高周波半導体回路の端子を外部に取り出すことができる。なお、高周波半導体回路と配線との接続形態は、ビアホールに限らず、アンテナ等を介して電磁結合する等してもよい。
また、前記半導体基板は、シリコン半導体基板であってもよい。これにより、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。なお、比抵抗の高いシリコン半導体基板を用いることにより、高周波半導体回路のロスを少なくすることができる。
また、前記高周波半導体回路と前記半導体基板との間の隙間は、１０μｍ以上であるのが望ましい。一般的なシリコン半導体基板の比抵抗は１０Ωｃｍであるので、高周波半導体回路との間に１０μｍ以上の隙間を設ければ、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。
また、前記半導体基板の比抵抗は、１０Ωｃｍより大きいのが望ましい。上記の隙間に代えて、またはこれに加えて半導体基板の比抵抗を大きくすることによっても、不要電磁輻射の少ない高性能な高周波回路チップを実現できる。
また、前記半導体基板の前記高周波半導体回路に対面する面には、凹凸部が形成されていてもよい。良好にパッケージ内の不要電磁輻射を抑えることができ、高性能な高周波回路チップを実現できる。
具体的には、前記凹凸部は、所定の間隔で配置される複数の円錐突起によって形成されてもよい。または、前記凹凸部は、表面粗さが０．１μｍ〜１０μｍの粗面であってもよい。
また、前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回路から放出される電波の反射を防止する反射防止膜が形成されていてもよい。これにより、パッケージ内の不要電磁輻射を効果的に抑えることができ、高性能な高周波回路チップを実現できる。なお、「反射防止膜」は、電波を透過させる材質であって、電波を熱に変換する等して吸収する電波吸収体とは異なる。
また、前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回
路に電気的に接続される第２の半導体回路が形成されていてもよい。一般的に高周波半導体回路はそれ単体では機能せず、多くの場合他の半導体回路に接続されて利用される。そこで、高周波半導体回路に電気的に接続される第２の半導体回路（典型的には、信号処理用の低周波回路）を半導体基板上に形成することにより、実装密度の高い高周波回路チップを実現できる。なお、「第２の」とは、高周波半導体回路を第１の半導体回路と捉えた場合に、当該高周波半導体回路と異なる半導体回路であることを指すものである。
本発明に係る半導体装置は、高周波半導体回路、及び前記高周波半導体回路に電気的に接続されるアンテナが形成されている高周波用基板と、前記高周波半導体回路に電気的に接続される第２の半導体回路が形成され、前記高周波用基板の第１の面に対面する第２の面を有するシリコン半導体基板と、前記第１及び第２の面の間に配置されて、前記高周波用基板と前記シリコン半導体基板とを接合する接合用枠とを備える。
一般的に高周波半導体回路はそれ単体では機能せず、多くの場合他の半導体回路に接続されて利用される。そこで、高周波半導体回路に電気的に接続される第２の半導体回路（典型的には、信号処理用の低周波回路）をシリコン基板上に形成することにより、実装密度の高い高周波回路チップを実現できる。
また、前記高周波半導体回路は、前記高周波用基板の前記第１の面に形成され、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成され、前記高周波半導体回路と前記第２の半導体回路とは、接続ポストによって電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板、前記シリコン半導体基板、及び前記接合用枠で囲まれた気密領域の内側に配置されていてもよい。これにより、気密性が保たれ、高信頼性の半導体装置が実現できる。
さらに、前記高周波用基板には、第１の面と反対側の面に配線が形成されている。そして、前記高周波半導体回路と前記配線とは、前記高周波用基板を厚み方向に貫通するビアホールによって電気的に接続されてもよい。これにより、気密領域に配置されている高周波半導体回路の端子を外部に取り出すことができる。なお、高周波半導体回路と配線との接続形態は、ビアホールに限らず、アンテナ等を介して電磁結合する等してもよい。
また、前記アンテナは、前記高周波用基板の前記第１の面と反対側の面に形成されており、前記高周波半導体回路と前記アンテナとは、前記高周波用基板を貫通するビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続が実現できる。
また、前記高周波半導体回路と前記アンテナとは、互いに重なり合わない位置関係で配置されていてもよい。これにより、高周波半導体回路及びアンテナの裏面にグランドを設けることができるので、高性能な高周波特性を有する半導体チップを実現できる。
また、該半導体装置は、さらに、前記高周波用基板の前記第１の面と反対側の面に接合される実装基板を備える。そして、前記実装基板は、前記アンテナに対面する位置に貫通孔が形成されていてもよい。これにより、アンテナの送受信特性が向上する。
また、前記アンテナは、前記第１の面上で、且つ前記気密領域の外側に形成されていてもよい。アンテナがチップ外部に露出しているので、ノイズに強く高性能で、且つ実装しやすい半導体装置を実現できる。
また、前記アンテナは、前記高周波用基板の前記第１の面に形成され、前記高周波用基板の前記第１の面と反対側の面には、グランドが形成されている。そして、前記グランドの前記アンテナに重なる位置には、スロットが設けられていてもよい。これにより、アンテナの送受信特性が向上する。
また、前記高周波半導体回路は、前記高周波用基板の前記第１の面と反対側の面に形成され、樹脂部材によってモールドされていてもよい。
また、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成されており、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通するビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面と反対側の面に形成されており、前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通する第１のビアホールと、前記シリコン半導体基板を貫通する第２のビアホールを介して電気的に接続されていてもよい。これにより、高周波領域で良好な接続を実現できる。
また、前記接合用枠は、前記高周波用基板の前記第１の面から突出する第１の接合用枠と、前記シリコン半導体基板の前記第２の面から突出する第２の接合用枠とを接着部材で接着することによって形成されていてもよい。これにより、簡単且つ安価に気密性を確保することが可能となる。
また、前記高周波用基板は、サファイア基板、窒化物半導体基板、ＧａＡｓ基板、ＳｉＣ基板、及びシリコン半導体基板のうちのいずれかであってもよい。これらの基板を使用することにより、高周波特性の良好な半導体装置が実現できる。
本発明に係る半導体装置の製造方法は、上記の半導体装置を製造する方法である。具体的には、前記高周波用基板の出発材料となる第１のウェハの主面上の予め区画された複数の領域それぞれに、前記高周波半導体回路を形成するステップと、前記第１のウェハ及び前記半導体基板の出発材料となる第２のウェハの少なくともいずれか一方の主面上に、前記複数の領域を区画するように接合用枠を形成するステップと、前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップとを含む。また、前記接合用枠は、前記複数の領域を区画するように格子状に形成されてもよい。
本発明に係る半導体装置の製造方法は、上記の半導体装置を製造する方法である。具体的には、前記高周波用基板の出発材料となる第１のウェハの予め区画された複数の領域それぞれに、前記高周波半導体回路及び前記アンテナを形成するステップと、前記シリコン半導体基板の出発材料となる第２のウェハの予め区画された複数の領域それぞれに、前記第２の半導体回路を形成するステップと、前記第１のウェハ及び前記第２のウェハの少なくともいずれか一方に、前記複数の領域を区画するように接合用枠を形成するステップと、前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップとを含む。また、前記接合用枠は、前記複数の領域を区画するように格子状に形成されてもよい。
このように、重ね合わせた第１及び第２のウェハ全体を加熱するのではなく、接合用枠のみを部分的に加熱することにより、第１及び第２のウェハの熱膨張率の違いに起因する破壊や剥離等を防止することができる。
また、前記第１のウェハは、光を透過する材料で形成されており、前記第１のウェハの側から前記接合用枠に沿ってレーザ光を照射することによって、前記第１及び第２のウェハを接合してもよい。具体的には、前記第１のウェハは、サファイア基板であってもよい。このように、第１のウェハをサファイア基板（光を透過する材料）で形成することにより、第１及び第２の接合用枠のみを局所的に加熱可能となる。
本発明に係る半導体装置によれば、高周波用基板、半導体基板、及び接合用枠で区画された気密領域内に高周波半導体回路を配置したことにより、気密性に優れ、高信頼性の半導体装置を得ることができる。
また、本発明に係る半導体装置によれば、小型・薄型でかつ安価で高性能であって、高周波半導体回路、アンテナ、及びシリコン集積回路が一体化されたウェハレベルのマルチ・チップサイズパッケージの半導体装置を実現することができる。
図１は、本発明の実施の形態１に係るチップサイズパッケージの断面模式図である。 図２は、本発明の実施の形態１に係るチップサイズパッケージの斜視図である。 図３は、本発明の実施の形態１に係るチップサイズパッケージの入出力ビアホール周辺を拡大した斜視図である。 図４は、本発明の実施の形態２であるマルチチップのチップサイズパッケージの断面模式図である。 図５は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、個別に製造した第１及び第２のウェハを重ね合わせる工程を説明する図である。 図６は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、重ね合わせた第１及び第２のウェハを局所的に加熱する工程を説明する図である。 図７は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、接合された第１及び第２のウェハをダイシングする工程を説明する図である。 図８は、本発明の各実施形態に係るチップサイズパッケージの減衰特性（Ｓ２１）を示す図である。 図９は、本発明の実施の形態３に係るチップサイズパッケージの断面模式図である。 図１０は、本発明の実施の形態３に係るチップサイズパッケージの斜視図である。 図１１は、本発明の実施の形態４に係るチップサイズパッケージの断面模式図である。 図１２は、本発明の実施の形態５に係るチップサイズパッケージの断面模式図である。 図１３は、本発明の実施の形態６に係るチップサイズパッケージの断面模式図である。 図１４は、本発明の実施の形態７に係るチップサイズパッケージの断面模式図である。 図１５は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、個別に製造した第１及び第２のウェハを重ね合わせる工程を説明する図である。 図１６は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、重ね合わせた第１及び第２のウェハを局所的に加熱する工程を説明する図である。 図１７は、本発明の各実施形態に係るチップサイズパッケージの製造工程であって、接合された第１及び第２のウェハをダイシングする工程を説明する図である。 図１８は、本発明の各実施形態に係るチップサイズパッケージの用途の一例であって、無線送受信装置のブロック図である。 図１９は、本発明の各実施形態に係るチップサイズパッケージの用途の他の例であって、レーダ装置のブロック図である。 図２０は、従来のウェハレベルパッケージの断面図である。
＜実施の形態１＞
以下、本発明の実施の形態１に係るチップサイズパッケージ１００について、図１〜図３を用いて説明する。まず、図１は、実施の形態１に係るチップサイズパッケージ（半導体装置）１００がプリント基板である実装基板１４０に実装されている状態を示す断面図である。
図１に示すように、チップサイズパッケージ１００は、高周波用基板１１０と、半導体フタ基板（「半導体基板」ともいう。以下同じ。）１２０と、高周波用基板１１０及び半導体フタ基板１２０を接合する接合用枠１３０とで構成されている。また、このチップサイズパッケージ１００は、プリント基板である実装基板１４０に実装されている。
実施の形態１に係る高周波用基板１１０は、サファイア基板である。高周波用基板１１０の主面（図１の上面）には、高周波半導体回路１１１（モノリシックマイクロ波集積回路：ＭＭＩＣ）が形成された窒化物半導体層と、高周波半導体回路１１１を囲むように突出する第１の接合用枠１１２とが形成されている。また、主面と反対側の面（図１の下面）には、配線１１３とグランド１１４とが形成されている。さらに、高周波半導体回路１１１と配線１１３とは、高周波用基板１１０を厚み方向（図１の上下方向）に貫通するビアホール１１５によって電気的に接続されている。
なお、本明細書中の「高周波」とは、例えば、１ＧＨｚ以上の周波数帯域を指すものとする。また、「高周波半導体回路」とは、例えば、アンテナと接続されて無線送受信装置や車載レーダ等として機能するものを指す。さらに、本明細書中の「主面」とは、高周波用基板１１０の半導体フタ基板１２０に対面する面、及び半導体フタ基板１２０の高周波用基板１１０に対面する面を指す（以降の実施形態でも同様）。
高周波半導体回路１１１は、高周波用基板１１０であるサファイア基板の主面上にエピタキシャル成長によって堆積されたＧａＮ半導体等で構成される。高周波半導体回路１１１の入出力及びバイアス端子は、端子を外部に取り出すためのビアホール１１５によって、高周波用基板１１０の裏面から取り出される。それぞれの端子は、高周波用基板１１０（チップ）の裏面に形成されたバンプ１１６等を介し、実装基板１４０上の配線１４１と接続されている。高周波用基板１１０の主面とは反対側の面の高周波半導体回路１１１と重なる位置にはグランド１１４が形成されており、実装基板１４０のグランド１４２と共通となっている。
実施の形態１に係る半導体フタ基板１２０は、シリコン基板である。高周波用基板１１０と対面する半導体フタ基板１２０の主面（図１の下面）には、外縁部から突出する第２
の接合用枠１２１と、高周波半導体回路１１１に対面する位置に凹部１２２とが形成されている。また、凹部１２２の底壁には、反射防止構造１２３が形成されている。
高周波用基板１１０（チップ）と半導体フタ基板１２０とを接合する接合用枠１３０は、高周波用基板１１０に形成された第１の接合用枠１１２と、半導体フタ基板１２０に形成された第２の接合用枠１２１とを相互に接合することによって、高周波半導体回路１１１（ＭＭＩＣ）及びビアホール１１５を囲むように形成されている。そして、高周波用基板１１０、半導体フタ基板１２０、及び接合用枠１３０で囲まれる領域は、気密領域となっている。
この第１及び第２の接合用枠１１２、１２１は、それぞれ金または銅メッキなどの金属で形成されている。そして、第１及び第２の接合用枠１１２、１２１は、金錫（Ａｕ／Ｓｎ）などの半田剤（接着部材）によって接合される。接合用枠１３０によって気密領域を形成し、この気密領域内に高周波半導体回路１１１を配置することにより、高周波半導体回路１１１の高い信頼性を得ることができる。
実施の形態１のチップサイズパッケージ１００において、接合用枠１３０と、半導体フタ基板１２０の凹部１２２とによって、高周波用基板１１０（チップ）と半導体フタ基板１２０との間に空洞が形成されている。
一般的にシリコン半導体は導電性があるため、誘電損失が大きく、高周波領域では損失となってしまう。そこで本発明では、シリコン製の半導体フタ基板１２０の内側の空洞、つまり高周波半導体回路１１１の上部であって、高周波半導体回路１１１と半導体フタ基板１２０との間に適度な空洞を設けた。これにより、半導体フタ基板１２０が高周波半導体回路１１１に特性低下等の影響を及ぼさないよう設計されている。
通常、高周波半導体にフタを設置した場合、不要電磁放射がフタで反射されて高周波半導体回路１１１の特性低下を招く。しかしながら、本発明では、半導体フタ基板１２０の内部で不要電磁波が徐々に減衰されるため、反射することなく、不要電磁輻射を抑えることが出来る。
また、半導体フタ基板１２０の凹部１２２の底壁に反射防止構造１２３を設けたことにより、半導体フタ基板１２０の表面での電磁波の反射を抑えることが出来る。反射防止構造１２３の具体的な構造としては、凹部１２２の底壁から突出する円錐突起を所定の間隔で複数個配置するものであってもよいし、底壁を他の部分と比較して表面粗さの粗い（最大高さが０．１μｍ〜１０μｍの）粗面としてもよい。さらには、反射防止構造１２３の他の形態として、凹部１２２の底壁をフォトニック結晶構造とすることも可能である。
または、反射防止構造１２３に代えて反射防止膜を形成してもよい。反射防止膜は平坦な構造であって、例えば、シリコン半導体の材料とは異なるＳｉＮ等の材料で作製される。さらには、凹部１２２の底壁及び側壁を金で被覆してもよい。
図２は、半導体フタ基板１２０が取り除かれたチップサイズパッケージ１００が、実装基板１４０に実装された状態のパッケージ内部構造を示す斜視図である。
高周波用基板１１０（チップ）の主面上には、マイクロストリップ配線構造で構成された高周波半導体回路１１１（ＭＭＩＣ）が形成されている。そして、高周波半導体回路１１１の入力及び出力配線は、入出力用のビアホール１１５を介して実装基板１４０上の配線１４１と接続されている。また、高周波半導体回路１１１上のグランド（図１では図示省略）と高周波用基板１１０の裏面のグランド１１４とは、グランド用のビアホール１１
５ｂ（図１では図示省略）で接続されている。
高周波半導体回路１１１の配線はマイクロストリップ配線構造であり、高周波用基板１１０（チップ）の裏面には、グランドとして金属が設置されている。実施の形態１では、高周波用基板１１０（チップ）のグランド１１４と、チップサイズパッケージ１００が実装される実装基板１４０の表面のグランド１４２とが共通である。このため、半導体回路としては高周波的には非常に安定したグランドとすることができ、高性能の高周波特性を発揮することが出来る。
図３は、実施の形態１におけるチップサイズパッケージ１００の入出力用のビアホール１１５の周辺部を拡大した斜視図である。高周波用基板１１０（チップ）は、実装基板１４０に実装されている。高周波半導体回路１１１（ＭＭＩＣ）の入出力配線は、入出力用のビアホール１１５により高周波用基板１１０（チップ）の裏面の配線１１３と接続されている。
高周波用基板１１０であるサファイア基板は絶縁性の基板である。このため、ビアホール１１５内の金属によって高周波用基板１１０の主面と裏面との電気的接続が得られている。このビアホール１１５による接続構造は、高周波半導体回路１１１と実装基板１４０との距離を非常に短くするため、最小の接続損失を実現できる。さらに、低誘電損失のサファイア基板を採用したことにより、高周波特性に優れた特性を有する入出力用のビアホール１１５を形成することが出来る。なお、高周波用基板１１０（チップ）の裏面の配線１１３と実装基板１４０上の配線１４１とは共通である。
高周波半導体回路１１１の配線はマイクロストリップ配線構造であり、金属のグランド１１４が高周波用基板１１０（チップ）の裏面に形成されている。この裏面のグランド１１４の一部は金属が取り除かれている。このようなグランドパターンによって、入出力用のビアホール１１５の接続損失や接続インピーダンス特性を調整することができる。その結果、高周波領域で良好な接続特性を有する構造を設計することが出来る。金属が取り除かれている部分、つまり金属のグランド１１４とビアホール１１５の距離は、０．０１μｍから０．２０μｍの間が望ましい。
高周波用基板１１０（チップ）の裏面の配線１１３と実装基板１４０上の配線１４１とは、配線１１３、１４１の両側にグランド１１４、１４２が形成されたコプレーナ配線構造である。チップ裏面のコプレーナ配線のギャップ幅は、実装基板１４０の材料と高周波用基板１１０の材料の誘電率の影響を受ける。このため、２つの配線１１３、１４１のインピーダンスが等しくなるよう考慮し、実装基板１４０上のコプレーナ配線のギャップ幅よりも広く設定されている。高周波用基板１１０の裏面の配線１１３の線路幅、または線路幅とギャップ幅の両方を実装基板１４０上の配線幅とギャップ幅とは異なる幅とし、良好なインピーダンス特性が得られるよう調整することも出来る。
ここでは、実装基板１４０上の配線１４１の構造をコプレーナ配線構造またはグランデッドコプレーナ配線構造としているが、実装基板１４０上の配線１４１がマイクロストリップ配線構造であっても良い。同様に高周波半導体回路１１１の入出力配線や高周波半導体回路１１１の配線がコプレーナ配線構造または、グランデッドコプレーナ配線構造であっても良い。
＜実施の形態２＞
次に、図４を参照して、本発明の実施の形態２であるマルチチップのチップサイズパッケージ２００を説明する。なお、図４は、実施の形態２であるチップサイズパッケージ２００の断面図である。
概ねＧａＮ半導体などの高周波半導体回路チップは、その半導体自体のみではシステムとして動作しない。そのため、シリコン半導体で作製された信号処理用のＬＳＩチップと接続される必要がある。そこで、実施の形態２に係るチップサイズパッケージ２００は、高周波半導体回路２１１と信号処理等を行うシリコン集積回路（「第２の半導体回路」ともいう。以下同じ。）２２２とが一体化されたものである。図４は、そのチップサイズパッケージ２００が実装基板２４０に実装されている状態を示す図である。
図４に示すように、本発明の実施の形態２に係るチップサイズパッケージ２００は、高周波用基板２１０と、半導体フタ基板２２０とが、接合用枠２３０を介して接合されている。
高周波用基板２１０はサファイア基板である。高周波用基板２１０の主面には、高周波半導体回路２１１（モノリシックマイクロ波集積回路：ＭＭＩＣ）と、第１の接合用枠２１２とが形成されている。また、主面と反対側の面には、配線２１３と、グランド２１４とが形成されている。さらに、高周波用基板２１０を厚み方向に貫通する２つのビアホール２１５が設けられている。高周波半導体回路２１１は、一方側のビアホール２１５（図４の右側）を介して、直接実装基板２４０の配線２４１（図４の右側）に接続されている。当該配線２４１の先には、例えば、アンテナ等が取り付けられている。
半導体フタ基板２２０は、高周波用基板２１０に対面する主面に、第２の接合用枠２２１と、シリコン集積回路２２２とが形成されている。高周波半導体回路２１１とシリコン集積回路２２２とは対峙するように設置されている。そして、シリコン集積回路２２２は、高周波用基板２１０と半導体フタ基板２２０との間に形成された金属の接続ポスト２２３を介して電気的に接続されている。また、シリコン集積回路２２２の信号端子やバイアス端子は、接続ポスト２２４と高周波用基板２１０内に形成された他方側のビアホール２１５（図４の左側）とによってチップ外部に取り出され、さらに高周波用基板２１０（チップ）の裏面に形成されたバンプ２１６等を介して実装基板２４０上の配線２４１と接続される。
高周波用基板２１０（チップ）と、半導体フタ基板２２０と、接合用枠２３０とで区画される領域は気密領域となっている。この気密領域は、高周波半導体回路２１１（ＭＭＩＣ）、シリコン集積回路２２２、及び端子取り出し用のビアホール２１５を封止している。
実施の形態２を説明した図４において、接続ポスト２２４と高周波用基板２１０内のビアホール２１５とは、グランド接続用としても使用することができる。さらに、ＧａＮの端子も高周波用基板２１０（チップ）内のビアホール２１５を介してチップ外部に出力される場合もある。高周波半導体回路２１１とシリコン集積回路２２２との電気的な接続は、接続ポスト２２３を用いた構造で説明したが、アンテナ等を用いた電磁結合であっても良い。
なお、実施の形態２においては、半導体フタ基板２２０に凹部を設けていないが、接合用枠２３０の高さを調節して、高周波半導体回路２１１と半導体フタ基板２２０との間に所定の空洞（隙間）が形成されるようにすればよい。
＜実施形態の作製方法＞
一般的に、チップサイズパッケージにおいて、ウェハレベルでパッケージングできることが、コスト面で非常に有益である。ウェハレベルのパッケージ方法としては、ウェハ貼り合わせ装置及びその技術を用いる。具体的には、ウェハ状態の高周波半導体ウェハにフ
タ用シリコンウェハ基板を貼り合せ、その後、貼り合わさった基板を、チップサイズにダイシング（切り出す）ことでパッケージングを完了する。
本発明の実施形態においても、同様にウェハレベルのパッケージングが可能である。図５〜図７を用いて、実施の形態１に係るチップサイズパッケージ１００を製造する工程を説明する。なお、図５は、第１及び第２のウェハ１０、２０を張り合わせる前の状態を示す図である。図６は、第１及び第２のウェハ１０、２０を部分的に加熱して、両者を接合する工程を示す図である。図７は、接合された第１及び第２のウェハ１０、２０をダイシングする工程を示す図である。
従来、サファイア基板とシリコン基板といった熱膨張係数が大きく異なる基板の貼り合わせを行った場合、接合工程の加熱・冷却による熱膨張によって、ウェハの粉砕や再分離等が発生し、貼り合わせを実現することができなかった。そこで、本実施形態の作製方法では、ウェハの接合面のみを部分的に加熱する方法を用いることによって、熱膨張量を少なくして、良好な貼り合わせを実現した。熱膨張の量は、材料の熱膨張係数にその材料面積と上昇温度とを掛け合わせることで算出できる。
本実施の形態における作製工程は、まず、図５に示されるように、高周波用基板１１０の出発材料となる第１のウェハ１０と、半導体フタ基板１２０の出発材料となる第２のウェハ２０とを別々に形成する。
具体的には、第１のウェハ１０には、主面（図５の下面）から突出する格子状の第１の接合用枠１１２を形成する。また、格子状の第１の接合用枠１１２で区画される複数の領域それぞれについて、主面上に高周波半導体回路１１１を、裏面に配線１１３及びグランド１１４を、内部にビアホール１１５をそれぞれ形成する。
同様に、第２のウェハ２０には、主面（図５の上面）から突出する格子状の第２の接合用枠１２１を形成する。また、格子状の第２の接合用枠１２１で区画される複数の領域それぞれについて、主面上に凹部１２２及び反射防止構造１２３を形成する。 次に、図６に示されるように、第１及び第２の接合用枠１１２、１２１が接着部材（図示省略）を介して互いに対面するように、第１及び第２のウェハ１０、２０を重ね合わせる。このとき、光を透過する材料（サファイア）で形成されている第１のウェハ１０が上になるように重ね合わせる。
次に、遮光マスク３０を用いて、重なり合った第１及び第２のウェハ１０、２０にレーザを照射する。この遮光マスク３０は、重なり合った第１及び第２の接合用枠１１２、１２１に対応する格子状のスリットが設けられているので、レーザは、第１及び第２の接合用枠１１２、１２１に選択的に照射されることになる。ここで用いられるレーザ光は、波長１０ｎｍ〜１μｍの範囲の光を放射するいずれかのレーザを使用できる。
レーザ照射によって、第１及び第２の接合用枠１１２、１２１の温度が上昇し、第１及び第２の接合用枠１１２、１２１の間の接着部材が融解する。そして、この接着部材が再度固化すると、第１のウェハ１０と第２のウェハ２０とが接合される。
次に、図７に示されるように、接合された第１及び第２のウェハ１０、２０を第１及び第２の接合用枠１１２、１２１に沿ってダイシングすることにより、チップサイズパッケージ１００を切り出すことができる。
または、第１及び第２のウェハ１０、２０を重ねた状態でレーザダイシングを行い、そのレーザダイシングの熱で第１及び第２の接合用枠１１２、１２１を加熱して接合を行う
ことも出来る。本説明では、遮光マスク３０を用いて部分的にレーザを照射する方法を説明したが、レーザ光のスポットを絞った状態で、レーザ光の照射位置を操作・移動することで、接合部を部分的に加熱することも出来る。同様にウェハ位置を操作・移動することも可能である。さらに、部分的に加熱する方法として、レーザ照射を用いて説明したが、半導体チップの接合部とほぼ同型の格子状の金属をウェハ上部または下部、または上下に設置し、その格子状の金属を加熱する方法でも実現できる。
なお、上記の実施形態における第１及び第２の接合用枠１１２、１２１は、格子を構成する各辺が直線である例を示したが、これに限ることなく、隣接する辺が厳密に平行でなくともよいし、蛇行する等していてもよい。
また、上記の実施形態においては、第１のウェハ１０に第１の接合用枠１１２を形成し、第２のウェハ２０に第２の接合用枠１２１を形成した例を示したが、第１及び第２のウェハ１０、２０の少なくとも一方に接合用枠を設けて、当該接合用枠を間に挟むように第１及び第２のウェハ１０、２０を重ね合わせてもよい。
さらに、実施の形態１に係るチップサイズパッケージ１００の製造方法を説明したが、第１及び第２のウェハ１０、２０に形成する半導体回路、配線、グランド、及びビアホール等の位置、数量等を変更すれば、チップサイズパッケージ２００についても同様の方法で製造できることは言うまでもない。
次に、図８を参照して、本発明の実施の形態１に係るチップサイズパッケージ１００の減衰特性（Ｓ２１）を説明する。図８は、半導体フタ基板１２０を外した場合における高周波半導体回路１１１の減衰特性（図８中直線で表示）と、半導体フタ基板１２０の比抵抗（または電気抵抗率）を１０００Ωｃｍとした場合における高周波半導体回路１１１の減衰特性（図８中●で表示）と、半導体フタ基板１２０の比抵抗を１０Ωｃｍとした場合における高周波半導体回路１１１の減衰特性（図８中×で表示）とを示している。なお、実験は、高周波半導体回路１１１と半導体フタ基板１２０との間の距離（以下「すきま量」という）を、０μｍ〜８０μｍまで変化させて行った。
半導体フタ基板１２０を外した場合、減衰特性は−０．１８［ｄＢ］となった。
次に、半導体フタ基板１２０の比抵抗を１０００Ωｃｍとした場合、すきま量が２０μｍ未満の範囲では、半導体フタ基板１２０を外した場合より僅かに減衰特性が低下した。しかしながら、それ以上（２０μｍ）の範囲では、半導体フタ基板１２０を外した場合とほぼ同等の減衰特性を示した。
次に、半導体フタ基板１２０の比抵抗を１０Ωｃｍとした場合、すきま量が２０μｍ未満の範囲では、半導体フタ基板１２０を外した場合と比較して、減衰特性が大きく低下した。しかしながら、すきま量が大きくなるに従って、減衰特性が改善した。
また、図示は省略するが、凹部１２２の側壁及び底壁を金で被覆した場合、すき間量が１０μｍ未満の範囲では減衰特性が大きく低下するものの、すき間量が大きくなるに従って減衰特性が大きく改善することも確認された。
上記の結果から、半導体フタ基板１２０の比抵抗は高い方が望ましいことが確認された。これは、誘電率の高い部材は、高周波半導体回路１１１の減衰特性に影響を与えにくいからと考えられる。また、すきま量は、大きい方が望ましいことが確認された。これは、高周波半導体回路１１１から遠い位置に配置される部材は、減衰特性に影響を与えにくいからと考えられる。
なお、一般的な半導体フタ基板１２０の比抵抗は、１０Ωｃｍである。そこで、すきま量は少なくとも１０μｍ以上確保するのが望ましい。より望ましくは２０μｍ以上、さらに望ましくは５０μｍ以上確保するべきである。なお、上記の結果は、実施の形態１のみならず、実施の形態２に係るチップサイズパッケージ２００に適用できることは言うまでもない。
＜補足説明＞
高周波半導体回路及びその配線は、マイクロストリップ配線構造としたが、コプレーナ配線構造であっても良い。高周波半導体回路は、ＧａＮ半導体としたが、ＧａＡｓやシリコン半導体などその他の半導体であっても良い。高周波半導体回路であるＧａＮ半導体の基板をサファイア基板として説明したがＳｉＣやＳｉなどのその他の材料であっても良い。半導体フタ基板はシリコン半導体基板として説明したが、その他の導電性を有する基板であっても良い。
半導体フタ基板は、窪みが形成された基板として説明したが、窪みが形成されてなくても良いし、基板内部に反射防止構造が形成されてなくても良い。ビアホール及び接続ポストの位置は、接合用枠よりも内側の高周波半導体回路側として説明したが、接合用枠の内部であっても良い。
＜実施の形態３＞
以下、本発明の実施の形態３に係るチップサイズパッケージ３００について、図９及び図１０を用いて説明する。まず、図９は、実施の形態３に係るチップサイズパッケージ（半導体装置）３００がプリント基板である実装基板３４０に実装されている状態を示す断面図である。
図９に示すように、チップサイズパッケージ３００は、高周波用基板３１０と、半導体フタ基板３２０と、高周波用基板３１０及び半導体フタ基板３２０を接合する接合用枠３３０とで構成されている。また、このチップサイズパッケージ３００は、プリント基板である実装基板３４０に実装されている。
実施の形態３に係る高周波用基板３１０は、サファイア基板である。高周波用基板３１０の主面（図９の上面）上には、高周波半導体回路３１１ａ、３１１ｂ（モノリシックマイクロ波集積回路：ＭＭＩＣ）が形成された窒化物半導体層と、高周波半導体回路３１１ａ、３１１ｂを囲むように突出する第１の接合用枠３１２と、グランド３１３とが形成されている。また、主面と反対側の面（図９の下面）には、配線３１４と、グランド３１５と、２つのアンテナ３１６ａ、３１６ｂとが形成されている。
さらに、高周波用基板３１０には、厚み方向（図９の上下方向）に貫通して高周波半導体回路３１１ａ、３１１ｂとアンテナ３１６ａ、３１６ｂとを電気的に接続するアンテナ用のビアホール３１７ａと、グランド３１３とグランド３１５とを接続するグランド用のビアホール３１７ｂと、配線３１４と後述するシリコン集積回路３２１とを接続する端子取り出し用のビアホール３１７ｃとが形成されている。
なお、本明細書中の「高周波」とは、例えば、１ＧＨｚ以上の周波数帯域を指すものとする。また、「高周波半導体回路」とは、例えば、アンテナと接続されて無線送受信装置や車載レーダ等として機能するものを指す。さらに、本明細書中の「主面」とは、高周波用基板３１０の半導体フタ基板３２０に対面する面、及び半導体フタ基板３２０の高周波用基板３１０に対面する面を指す（以降の実施形態でも同様）。
実施の形態３に係る半導体フタ基板３２０は、シリコン基板である。高周波用基板３１０と対面する半導体フタ基板３２０の主面（図９の下面）には、シリコン集積回路３２１と、シリコン集積回路３２１を囲むように突出する第２の接合用枠３２２とが形成されている。また、高周波半導体回路３１１ａ、３１１ｂとシリコン集積回路３２１とは、高周波用基板３１０と半導体フタ基板３２０との間に形成された金属の接続ポスト３２３を介して電気的に接続されている。さらに、シリコン集積回路３２１の信号端子やバイアス端子は、金属の接続ポスト３２４及び高周波用基板３１０内に形成された端子取り出し用のビアホール３１７ｃによってチップ外部に取り出され、高周波用基板３１０（チップ）の裏面に形成されたバンプ（図示省略）等を介して実装基板３４０上の配線３４１と接続される。
高周波用基板３１０（チップ）と半導体フタ基板３２０とを接合する接合用枠３３０は、高周波用基板３１０に形成された第１の接合用枠３１２と、半導体フタ基板３２０に形成された第２の接合用枠３２２とを相互に接合することによって、高周波半導体回路３１１ａ、３１１ｂ（ＭＭＩＣ）、シリコン集積回路３２１、及び端子取り出し用のビアホール３１７ｃ等を囲むように形成されている。そして、高周波用基板３１０、半導体フタ基板３２０、及び接合用枠３３０で囲まれる領域は、気密領域となっている。
この第１及び第２の接合用枠３１２、３２２は、それぞれ金または銅メッキなど金属で形成されている。そして、第１及び第２の接合用枠３１２、３２２は、金錫（Ａｕ／Ｓｎ）などの半田剤（接着部材）によって接合される。接合用枠３３０によって気密領域を形成し、この気密領域内に高周波半導体回路３１１ａ、３１１ｂ及びシリコン集積回路３２１を配置することにより、高い信頼性を得ることができる。
実装基板３４０は、主面（図９の上面）に配線３４１と、グランド３４２とが形成されている。また、アンテナ３１６ａ、３１６ｂそれぞれに対面する位置に、厚み方向に貫通する貫通孔３４３ａ、３４３ｂが形成されている。
実施の形態３に係る高周波半導体回路３１１ａは、ＰＡ（Ｐｏｗｅｒ Ａｍｐ）等の送信系集積回路である。一方、高周波半導体回路３１１ｂは、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ
Ａｍｐ）等の受信系集積回路である。それぞれの高周波半導体回路３１１ａ、３１１ｂは、アンテナ用のビアホール３１７ａを介し、主面とは反対側の面に形成された送信用のアンテナ３１６ａ及び受信用のアンテナ３１６ｂと接続されている。
本発明のチップサイズパッケージ３００は、アンテナ３１６ａを通じて高周波半導体回路３１１ｂから実装基板３４０の方向に向かって電波を放射する。また、実装基板３４０の方向からの電波をアンテナ３１６ｂで受信する。そのため実装基板３４０の一部が取り除かれている（つまり、貫通孔３４３ａ、３４３ｂが設けられている）。
また、高周波用基板３１０の上面に設けられた高周波半導体回路３１１ａ、３１１ｂと、裏面に設けられたアンテナ３１６ａ、３１６ｂとは、互いに重なり合わない位置関係で配置されている。さらに、高周波用基板３１０の裏面に形成されたグランド３１５は、実装基板３４０のグランド３４２と共通となっている。
図１０は、本発明の実施の形態３におけるチップサイズパッケージ３００の半導体フタ基板３２０が取り除かれ、実装基板３４０に実装された状態のパッケージ内部構造を示す斜視図である。
高周波用基板３１０（チップ）の主面上には、マイクロストリップ配線構造で構成された高周波半導体回路３１１ａ、３１１ｂ（ＭＭＩＣ）が、第１の接合用枠３１２内に形成
されている。また、高周波用基板３１０（チップ）の裏面は金属で作製されたグランド３１５である。実施の形態３では、高周波用基板３１０（チップ）の裏面に設けられた高周波半導体回路３１１ａ、３１１ｂ用のグランド３１５と、チップサイズパッケージ３００が実装される実装基板３４０上のグランド３４２とが共通となっている。このため、高周波的に非常に安定したグランドとすることができ、高性能の高周波特性を発揮することが出来る。
高周波半導体回路３１１ａの入出力用信号線の一方は、アンテナ用のビアホール３１７ａを介し、高周波用基板３１０の裏面に形成されたアンテナ３１６ａと接続されている。さらに、高周波半導体回路３１１ａの入出力用信号線の他方には、接続ポスト３２３が形成されており、接続ポスト３２３を介して半導体フタ基板３２０に形成されたシリコン集積回路３２１と電気的に接続される。高周波半導体回路３１１ａのバイアス端子も接続ポスト３２３を介して、シリコン集積回路３２１と電気的に接続される。なお、高周波半導体回路３１１ｂについても同様であるので、説明は省略する。
また、高周波用基板３１０には、バイアス端子用のビアホール３１７ｄ（図９では図示省略）が形成されている。そして、バイアス端子用のビアホール３１７ｄによって、高周波半導体回路３１１ａ、３１１ｂの表面と裏面との電気的接続が得られる。このビアホール３１７ｄによって、高周波半導体回路３１１ａ、３１１ｂの裏面から回路のバイアス端子や信号用端子を取り出し、実装基板３４０上の配線３４１と接続することが出来る。高周波半導体回路３１１ａ、３１１ｂのバイアス端子及び入出力等の信号端子も、ビアホール３１７ｄを介して直接、高周波用基板３１０の裏面に取り出される形態もあり得る。
＜実施の形態４＞
図１１を参照して、本発明の実施の形態４に係るチップサイズパッケージ４００を説明する。図１１は、実装基板４４０の上に実装されたチップサイズパッケージ４００の断面模式図である。
高周波用基板４１０は、サファイア基板である。高周波用基板４１０の主面（図１１の上面）上には、高周波半導体回路４１１ａ、４１１ｂと、送信及び受信用のアンテナ４１２ａ、４１２ｂと、高周波半導体回路４１１ａ、４１１ｂとアンテナ４１２ａ、４１２ｂとを電気的に接続する配線４１３と、主面から突出する第１の接合用枠４１４とが形成されている。また、高周波用基板４１０の主面と反対側の面（図１１の下面）には、高周波半導体回路４１１ａ、４１１ｂ用のグランド４１５と、アンテナ４１２ａ、４１３ａ用のグランド４１６とが形成されている。さらに、高周波用基板４１０には、厚み方向に貫通するビアホール４１７が形成されている。
半導体フタ基板４２０は、シリコン基板である。半導体フタ基板４２０の主面（図１１の下面）には、シリコン集積回路４２１と、シリコン集積回路４２１に電気的に接続される配線４２２と、主面から突出する第２の接合用枠４２３とが形成されている。
高周波用基板４１０上の配線４１３と半導体フタ基板４２０上の配線４２２とは、接続ポスト４２４によって電気的に接続されている。つまり、高周波半導体回路４１１ａ、４１１ｂとシリコン集積回路４２１とは、電気的に接続されている。
また、シリコン集積回路４２１は、接続ポスト４２５及び高周波用基板４１０内のビアホール４１７によって高周波用基板４１０の裏面の配線（図示省略）と電気的に接続されており、さらにシリコン集積回路４２１のバイアス端子及び信号端子は高周波用基板４１０裏面のバンプ４１８などを介して、外部の実装基板４４０上の配線４４１と接続される。
さらに、高周波用基板４１０の裏面のグランド４１５、４１６と、実装基板４４０上の表面のグランド４４２とは、電気的接続により共通化されている。その結果、非常に安定したグランドとすることができる。
接合用枠４３０は、高周波用基板４１０に形成されている第１の接合用枠４１４と、半導体フタ基板４２０に形成されている第２の接合用枠４２３とで構成される。また、高周波用基板４１０、半導体フタ基板４２０、及び接合用枠４３０で囲まれた領域は気密領域となっている。
実施の形態４においては、高周波半導体回路４１１ａ、４１１ｂとシリコン集積回路４２１とは気密領域内に配置され、アンテナ４１２ａ、４１２ｂは気密領域の外側に配置されている。これにより、実施の形態３のように、実装基板３４０に貫通孔３４３ａ、３４３ｂ等を設けなくとも、アンテナ４１２ａ、４１２ｂによる送受信が可能となる。 この実装の形態２において、高周波半導体回路４１１ａ、４１１ｂの気密を保つために、アンテナ４１２ａ、４１２ｂと高周波半導体回路４１１ａ、４１１ｂとの接続は、高周波用基板４１０内のビアホール（図示省略）を介して行ってもよい。具体的には、高周波半導体回路４１１ａ、４１１ｂからの入出力配線は、接合用枠４３０内に設置されたビアホール（図示省略）によって高周波用基板４１０の裏面の配線と接続される。さらにその裏面配線が、高周波用基板４１０内であって、接合用枠４３０の外側のビアホールを介することで、アンテナ４１２ａ、４１２ｂと接続される。
＜実施の形態５＞
図１２を参照して、本発明の実施の形態５に係るチップサイズパッケージ５００を説明する。なお、図１２は実装基板５４０の上に実装されたチップサイズパッケージ５００の断面模式図である。
高周波用基板５１０は、サファイア基板である。高周波用基板５１０の主面と反対側の面上（図１２の上面）には、高周波半導体回路５１１ａ、５１１ｂと、送信及び受信用のアンテナ５１２ａ、５１２ｂと、高周波半導体回路５１１ａ、５１１ｂとアンテナ５１２ａ、５１２ｂとを電気的に接続する配線５１３とが形成されている。また、高周波半導体回路５１１ａ、５１１ｂは、樹脂部材５１４で覆われている。また、主面（図１２の下面）には、グランド５１５と、第１の接合用枠５１６とが形成されている。さらに、高周波用基板５１０には、厚み方向に貫通するビアホール５１７が形成されている。なお、グランド５１５は、ビアホール５１７の開口部周辺からは除去されている。
半導体フタ基板５２０は、シリコン基板である。半導体フタ基板５２０の主面（図１２の上面）には、シリコン集積回路５２１と、第２の接合用枠５２２とが形成されている。また、主面と反対側の面（図１２の下面）には、グランド５２３が形成されている。さらに、半導体フタ基板５２０には、厚み方向に貫通するビアホール５２４が形成されている。グランド５２３は、ビアホール５２４の開口部周辺からは除去されている。
接合用枠５３０は、高周波用基板５１０に形成された第１の接合用枠５１６と、半導体フタ基板５２０に形成された第２の接合用枠５２２とで構成されている。また、実施の形態５では、高周波用基板５１０、半導体フタ基板５２０、及び接合用枠５３０で区画される気密領域内で、高周波用基板５１０の裏面のグランド５１５と、半導体フタ基板５２０のシリコン集積回路５２１とが対面するように配置されている。
高周波半導体回路５１１ａ、５１１ｂとシリコン集積回路５２１とは、高周波用基板５１０内のビアホール５１７及びバンプ５１８によって電気的に接続されている。また、シ
リコン集積回路５２１は、半導体フタ基板５２０内のビアホール５２４及び半導体フタ基板５２０の裏面に形成されたバンプ５２５等を介して、実装基板５４０上の配線５４１と電気的に接続される。
＜実施の形態６＞
図１３を参照して、本発明の実施の形態６に係るチップサイズパッケージ６００を説明する。なお、図１３は、実装基板６４０の上に実装された実施の形態６に係るチップサイズパッケージ６００の断面模式図である。
高周波用基板６１０は、サファイア基板である。高周波用基板６１０の主面（図１３の下面）上には、高周波半導体回路６１１ａ、６１１ｂと、送信及び受信用のアンテナ６１２ａ、６１２ｂと、高周波半導体回路６１１ａ、６１１ｂとアンテナ６１２ａ、６１２ｂとを電気的に接続する配線６１３と、第１の接合用枠６１４とが形成されている。また、主面と反対側面には、グランド６１５が形成されている。なお、グランド６１５のアンテナ６１２ａ、６１２ｂに重なる部分は、アンテナ放射及び受信用として一部取り除かれている。
半導体フタ基板６２０の主面（図１３の上面）には、グランド６２１と、第２の接合用枠６２２とが形成されている。また、主面と反対側の面（図１３の下面）には、シリコン集積回路６２３が形成されている。さらに、半導体フタ基板６２０には、厚み方向に貫通するビアホール６２４が形成されている。
接合用枠６３０は、高周波用基板６１０に形成された第１の接合用枠６１４と、半導体フタ基板６２０に形成されている第２の接合用枠６２２とで構成されている。また、接合用枠６３０には、厚み方向に貫通するビアホール６３１が形成されている。そして、高周波用基板６１０、半導体フタ基板６２０、及び接合用枠６３０で区画される気密領域内には、高周波半導体回路６１１ａ、６１１ｂ及びアンテナ６１２ａ、６１２ｂが配置されている。
半導体フタ基板６２０は、シリコン集積回路６２３上のバンプ６２５を介して、フリップチップ実装で実装基板６４０に実装されており、バンプ６２５を介して実装基板６４０上の配線６４１と電気的に接続されている。高周波半導体回路６１１ａ、６１１ｂとシリコン集積回路６２３とは、高周波用基板６１０の主面に形成された配線６１６、接合用枠６３０内のビアホール６３１、及び半導体フタ基板６２０内のビアホール６２４を介して電気的に接続されている。
＜実施の形態７＞
図１４を参照して、本発明の実施の形態７に係るチップサイズパッケージ７００を説明する。なお、図１４は、実装基板７４０上に実装された実施の形態７に係るチップサイズパッケージ７００の断面模式図である。
高周波用基板７１０は、サファイア基板である。高周波用基板７１０の主面と反対側の面（図１４の上面）には、高周波半導体回路７１１ａ、７１１ｂと、送信及び受信用のアンテナ７１２ａ、７１２ｂと、高周波半導体回路７１１ａ、７１１ｂとアンテナ７１２ａ、７１２ｂとを電気的に接続する配線７１３とが形成されている。また、高周波半導体回路７１１ａ、７１１ｂは、樹脂部材７１４で覆われている。また、高周波用基板７１０の主面（図１４の下面）には、グランド７１５と、第１の接合用枠７１６とが形成されている。さらに、高周波用基板７１０には、厚み方向に貫通するビアホール７１７が形成されている。
半導体フタ基板７２０の主面（図１４の上面）には、グランド７２１と、第２の接合用枠７２２とが形成されている。また、主面と反対側の面（図１４の下面）には、シリコン集積回路７２３が形成されている。さらに、半導体フタ基板７２０には、厚み方向に貫通するビアホール７２４が形成されている。
接合用枠７３０は、高周波用基板７１０に形成されている第１の接合用枠７１６と、半導体フタ基板７２０に形成されている第２の接合用枠７２２とで構成されている。また、接合用枠７３０には、厚み方向に貫通するビアホール７３１が形成されている。そして、高周波用基板７１０、半導体フタ基板７２０、及び接合用枠７３０で区画される気密領域には、グランド７１５、７２１が形成されている。
また、半導体フタ基板７２０は、シリコン集積回路７２３上のバンプ７２５を介して、フリップチップ実装で実装基板７４０に実装されており、バンプ７２５を介して実装基板７４０上の配線７４１と電気的に接続されている。高周波半導体回路７１１ａ、７１１ｂとシリコン集積回路７２３とは、高周波用基板７１０のビアホール７１７、接合用枠７３０のビアホール７３１、及び半導体フタ基板７２０のビアホール７２４を介して電気的に接続されている。
＜実施形態の作製方法＞
ウェハレベルでパッケージングできることが、コスト面で非常に有益であり、本発明の実施形態においても、ウェハレベルのパッケージングが可能である。図１５〜図１７を用いて、実施の形態３に係るチップサイズパッケージ３００を製造する工程を説明する。なお、図１５は、第１及び第２のウェハ１０、２０を張り合わせる前の状態を示す図である。図１６は、第１及び第２のウェハ１０、２０を部分的に加熱して、両者を接合する工程を示す図である。図１７は、接合された第１及び第２のウェハ１０、２０をダイシングする工程を示す図である。
従来、サファイア基板とシリコン基板といった熱膨張係数が異なる基板の貼り合わせを行った場合、接合工程の加熱・冷却による熱膨張によってウェハの粉砕や再分離が発生する。そこで、本実施形態の作製方法では、ウェハの接合面のみを部分的に加熱することによって、この問題を解消した。膨張量は熱膨張係数にその加熱面積と上昇温度を掛け合わせることで算出することが出来る。本実施形態では、ウェハの接合部のみを部分的に加熱することによって、熱膨張の量が小さく良好な貼り合せが実現できている。
本実施の形態における作製工程は、まず、図１５に示されるように、高周波用基板３１０の出発材料となる第１のウェハ１０と、半導体フタ基板３２０の出発材料となる第２のウェハ２０とを別々に形成する。
具体的には、第１のウェハ１０には、主面（図１５の下面）から突出する格子状の第１の接合用枠３１２を形成する。また、格子状の第１の接合用枠３１２で区画される複数の領域それぞれについて、主面上に高周波半導体回路３１１ａ、３１１ｂ及びグランド３１３を、裏面にアンテナ３１６ａ、３１６ｂ、配線３１４、及びグランド３１５を、内部にビアホール３１７ａ、３１７ｂ、３１７ｃをそれぞれ形成する。
同様に、第２のウェハ２０には、主面（図１５の上面）から突出する格子状の第２の接合用枠３２２を形成する。また、格子状の第２の接合用枠３２２で区画される複数の領域それぞれについて、主面上にシリコン集積回路３２１を形成する。
次に、図１６に示されるように、第１及び第２の接合用枠３１２、３２２が接着部材（図示省略）を介して互いに対面するように、第１及び第２のウェハ１０、２０を重ね合わ
せる。このとき、光を透過する材料（サファイア）で形成されている第１のウェハ１０が上になるように重ね合わせる。
次に、遮光マスク３０を用いて、重なり合った第１及び第２のウェハ１０、２０にレーザを照射する。この遮光マスク３０には、重なり合った第１及び第２の接合用枠３１２、３２２に対応する格子状のスリット３１が設けられているので、レーザは、第１及び第２の接合用枠３１２、３２２に選択的に照射されることになる。ここで用いられるレーザ光は、波長１０ｎｍ〜１μｍの範囲の光を放射するいずれかのレーザを使用できる。
レーザ照射によって、第１及び第２の接合用枠３１２、３２２の温度が上昇し、第１及び第２の接合用枠３１２、３２２の間の接着部材が融解する。そして、この接着部材が再度固化すると、第１のウェハ１０と第２のウェハ２０とが接合される。
次に、図１７に示されるように、接合された第１及び第２のウェハ１０、２０を第１及び第２の接合用枠３１２、３２２に沿ってダイシングすることにより、チップサイズパッケージ３００を切り出すことができる。
または、第１及び第２のウェハ１０、２０を重ねた状態でレーザダイシングを行う時に、そのレーザダイシングの熱で接合用枠を加熱して接合を行うことも可能である。本説明では、遮光マスク３０を用いて部分的にレーザを照射する方法を説明したが、レーザ光のスポットを絞った状態で、レーザ光の照射位置を操作・移動し、部分的に加熱することも可能である。同様にウェハ位置を操作・移動することも可能である。さらに、部分的に加熱する方法として、レーザ照射を用いて説明したが、半導体チップの接合部とほぼ同型の格子状の金属をウェハ上部または下部、または上下に設置し、その格子状の金属を加熱する方法も適用できる。
なお、上記の実施形態における第１及び第２の接合用枠３１２、３２２は、格子を構成する各辺が直線である例を示したが、これに限ることなく、隣接する辺が厳密に平行でなくともよいし、蛇行する等していてもよい。
また、上記の実施形態においては、第１のウェハ１０に第１の接合用枠３１２を形成し、第２のウェハ２０に第２の接合用枠３２２を形成した例を示したが、第１及び第２のウェハ１０、２０の少なくとも一方に接合用枠を設けて、当該接合用枠を間に挟むように第１及び第２のウェハ１０、２０を重ね合わせてもよい。
さらに、実施の形態３に係るチップサイズパッケージ３００の製造方法を説明したが、第１及び第２のウェハ１０、２０に形成する半導体回路、配線、グランド、及びビアホール等の位置、数量等を変更すれば、他の実施形態に係るチップサイズパッケージ４００、５００、６００、７００についても同様の方法で製造できることは言うまでもない。
＜用途＞
次に、図１８及び図１９を参照して、本発明の実施の形態３に係るチップサイズパッケージ３００の主な用途を説明する。なお、実施の形態４〜７に係るチップサイズパッケージ４００、５００、６００、７００も、下記の用途に適用できることは言うまでもない。
まず、図１８は、無線送受信装置８００のブロック図である。無線送受信装置８００の高周波用基板３１０には、送信系の高周波半導体回路３１１ａ（ＴＸ−ＭＭＩＣ：送信系モノリシックマイクロ波集積回路）と、受信系の高周波半導体回路３１１ｂ（ＲＸ−ＭＭＩＣ：受信系モノリシックマイクロ波集積回路）と、アンテナ３１６ａ（３１６ｂ）とが形成されている。
送信系の高周波半導体回路３１１ａは、平衡変調器８２１と、ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ：帯域通過フィルタ）８２２と、ＰＡ（Ｐｏｗｅｒ Ａｍｐ）８２３とを備える。受信系の高周波半導体回路３１１ｂは、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐ）８３１と、ＢＰＦ８３２と、平衡変調器８３３とを備える。
半導体フタ基板３２０には、信号処理部８１１と、Ｄ／Ａ（デジタル−アナログコンバータ）８１２と、Ａ／Ｄ（アナログ−デジタルコンバータ）８１３と、増幅器８１４、８１５と、局部発振器８１６と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期回路）８１７とを含むシリコン集積回路３２１が形成されている。局部発振器８１６またはＰＬＬ８１７は、高周波半導体回路３１１ａ、３１１ｂのいずれか若しくは両方に含まれる場合がある。
信号処理部８１１は、送信データを生成すると共に受信データの処理を行う。生成された送信データは、Ｄ／Ａ８１２でデジタル信号からアナログ信号に変換され、増幅器８１４で増幅されて送信系の高周波半導体回路３１１ａに通知される。一方、受信系の高周波半導体回路３１１ｂで受信された受信データは、増幅器８１５で増幅され、Ａ／Ｄ８１３でアナログ信号からデジタル信号に変換されて、信号処理部８１１に入力される。
平衡変調器８２１では、増幅器８１４から入力される入力信号と、局部発振器８１６から入力される発振信号とを混合（乗算）する。このとき、局部発振器８１６から供給される発振信号の周波数をｆｃとし、増幅器８１４から入力される入力信号の周波数をｆ１とすると、出力される信号の主な成分は、周波数ｆｃ−ｆ１の信号と周波数ｆｃ＋ｆ１の信号との二周波となる。平衡変調器８２１から出力される信号は、ＢＰＦ８２２で不要な成分が取り除かれ、ＰＡ８２３で増幅された後、アンテナ３１６ａから無線回線上に送出される。
なお、アンテナ３１６ａ（３１６ｂ）は、スイッチ８４１により、送信用と受信用とに切替可能である。すなわち、上記の処理を行う際には、スイッチ８４１を送信側（図１８の上側）に切り替えておく。次に、アンテナ３１６ｂで無線回線上から受信データを受信する場合には、スイッチを送信側（図１８の下側）に切り替えておく。または、スイッチの代わりに方向性結合器を用いることができる。この場合は、送信受信を同時に行うことができる。
アンテナ３１６ｂで受信された信号は、ＬＮＡ８３１で増幅され、ＢＰＦ８３２でノイズが除去され、平衡変調器８３３で局部発振器８１６の発振信号と混合（乗算）されて、シリコン集積回路３２１に出力される。この出力信号は、増幅器８１５で増幅され、Ａ／Ｄ８１３でアナログ信号からデジタル信号に変換されて、信号処理部８１１で処理される。
次に、図１９は、スペクトラム拡散型のレーダ装置９００のブロック図である。レーダ装置９００の半導体フタ基板３２０には、信号処理部９１１と、Ａ／Ｄ９１２、９１３と、増幅器９１４、９１５と、ＰＮ発生器９１６と、ｄｅｌａｙ９１７とを含むシリコン集積回路３２１が形成されている。また、高周波用基板３１０には、送信系の高周波半導体回路３１１ａと、受信系の高周波半導体回路３１１ｂと、送信側及び受信側のアンテナ３１６ａ、３１６ｂとが形成されている。
送信系の高周波半導体回路３１１ａは、局部発振器９２１と、逓倍器９２２と、平衡変調器９２３と、ＢＰＦ９２４とを備え、先行車両、障害物等の物体に対して、探知用電波を放射する。送信系の高周波半導体回路３１１ａに、ＰＡが備えられる場合がある。受信
系の高周波半導体回路３１１ｂは、ＬＮＡ９３１と、平衡変調器９３２、９３５、９３６と、逓倍器９３３と、移相器９３４とを備え、物体により反射された探知用電波を受信する。また、受信側のアンテナ３１６ｂは、受信系の高周波半導体回路３１１ｂに接続されている。局部発振器９２１は、受信系の高周波半導体回路３１１ｂに含まれる場合や、シリコン集積回路３２１に含まれる場合もある。
局部発振器９２１は、搬送波としてマイクロ波帯、又はミリ波帯の発振信号を生成し、生成した信号を逓倍器９２２、９３３に供給する。この発振信号は、逓倍器９２２で逓倍（逓倍率２倍）されて、平衡変調器９２３に入力される。
ＰＮ発生器９１６は、タイミング信号に基づいてＰＮ符号を生成し、生成したＰＮ符号を平衡変調器９２３、９３２に供給する。なお、平衡変調器９３２へのＰＮ符号は、ｄｅｌａｙ９１７により時間を遅らせて供給される。なお、「ＰＮ符号」とは、２値の擬似雑音信号をいう。ここでは、一例として、ＰＮ符号としてよく知られているＭ系列符号を用いることとする。そして、ＰＮ発生器９１６は１１段の線形帰還シフトレジスタを備え、繰り返し周期２０４７のＰＮ符号を生成し供給する。
平衡変調器９２３は、逓倍器９２２から出力される信号を、ＰＮ発生器９１６から供給されるＰＮ符号に基づいて拡散し、広帯域にスペクトラム拡散された拡散信号を出力する。このように、平衡変調器９２３は、ＰＮ発生器９１６から供給されるＰＮ符号を利用し、逓倍器９２２から出力される信号に対して拡散処理を施す。平衡変調器９２３から出力された拡散信号は、ＢＰＦ９２４で不要な成分が取り除かれた後、探知用電波としてアンテナ３１６ａから放射される。
次に、アンテナ３１６ｂで受信した探知用電波は、受信系の高周波半導体回路３１１ｂに入力され、ＬＮＡ９３１でレーダ動作に寄与しない周波数成分をもった干渉電波や雑音等のノイズが除去される。平衡変調器９３２では、ＬＮＡ９３１から出力される信号を、ＰＮ発生器９１６からｄｅｌａｙ９１７を介して供給されるＰＮ符号に基づいて逆拡散し、逆拡散信号を出力する。
このとき、平衡変調器９２３に供給されるＰＮ符号に対する平衡変調器９３２に供給されるＰＮ符号の符号遅延時間τが、探知目標物までの距離に相当する遅延時間と等しい場合には、受信した探知用電波に含まれるＰＮ符号とｄｅｌａｙ９１７を介して供給されるＰＮ符号との位相が一致し、逆拡散信号の振幅がピークになる。
平衡変調器９３２から出力された変調信号は、平衡変調器９３５、９３６に入力される。一方、局部発振器９２１から出力された発振信号は、逓倍器９３３で逓倍（逓倍率２倍）され、平衡変調器９３５に入力されると共に、移相器９３４で９０°移相されて平衡変調器９３６に入力される。
平衡変調器９３５では、平衡変調器９３２から入力される変調信号と、逓倍器９３３から入力される発振信号とを混合（乗算）して、中間周波数の同相信号を出力する。一方、平衡変調器９３６では、平衡変調器９３２から入力される変調信号と、逓倍器９３３から移相器９３４を介して入力される９０°移相された発振信号とを混合（乗算）して、中間周波数の直交信号を出力する。
平衡変調器９３５から出力された同相信号は、増幅器９１４で増幅され、Ａ／Ｄ９１２でアナログ信号からデジタル信号に変換され、信号処理部９１１に出力される。一方、平衡変調器９３６から出力された直交信号は、増幅器９１５で増幅され、Ａ／Ｄ９１３でアナログ信号からデジタル信号に変換され、信号処理部９１１に出力される。信号処理部９
１１は、入力された同相信号及び直交信号に基づいて、符号遅延時間τを算出する。
＜補足説明＞
上記の各実施の形態において、高周波半導体回路及びその配線は、マイクロストリップ配線構造としたが、コプレーナ配線構造や、グランデッドコプレーナ配線構造であっても良い。高周波半導体回路は、ＧａＮの窒化物半導体としたが、ＧａＡｓやシリコン半導体などその他の半導体であっても良い。高周波半導体回路であるＧａＮの窒化物半導体の基板として、サファイア基板として説明したがＳｉＣやＳｉなどのその他の材料であっても良い。半導体フタ基板はシリコン半導体基板として説明したが、その他の半導体基板であっても良い。ビアホール及び接続ポストの位置は、接合用枠よりも内側の高周波半導体回路側として説明したが、接合用枠の内部であっても良い。
高周波半導体回路はＬＮＡとＰＡとして説明したが、平衡変調器（ミキサー）などの能動回路や、フィルタなどの受動素子・受動回路を含んであっても良い。高周波半導体回路の領域は送信系高周波半導体回路（ＰＡ）と受信系高周波半導体回路（ＬＮＡ）の２つの領域としたが、ひとつの領域であっても良いし、２つ以上の領域で構成されていても良い。
送信と受信の２つのアンテナで説明したが、１つまたは２つ以上のアンテナ群であっても良い。アンテナ構造は、マイクロストリップアンテナとして説明したが、スロットアンテナなどその他の構造であっても良い。またはアンテナと配線との接続は、電磁結合など、どのような構成であっても良い。
上記の各実施の形態は、任意の組み合わせで組み合わせることができる。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
本発明に係る半導体装置は、高パワーや高周波用の無線通信装置として非常に有効である。
１０ 第１のウェハ
２０ 第２のウェハ
３０ 遮光マスク
３１ スリット
１００，２００，３００，４００，５００，６００，７００ チップサイズパッケージ
１１０，２１０，３１０，４１０，５１０，６１０，７１０ 高周波用基板
１１１，２１１，３１１ａ，３１１ｂ，４１１ａ，４１１ｂ，５１１ａ，５１１ｂ，６１１ａ，６１１ｂ，７１１ａ，７１１ｂ 高周波半導体回路
１１２，２１２，３１２，４１４，５１６，６１４，７１６ 第１の接合用枠
１１３，１４１，２１３，２４１，３１４，３４１，４１３，４２２，４４１，５１３，５４１，６１３，６１６，６４１，７１３，７４１ 配線
１１４，１４２，２１４，２４２，３１３，３１５，３４２，４１５，４１６，４４２，５１５，５２３，６１５，６２１，７１５，７２１ グランド
１１５，１１５ｂ，２１５，３１７ａ，３１７ｂ，３１７ｃ，３１７ｄ，４１７，５１７，５２４，６２４，６３１，７１７，７２４，７３１ ビアホール
１１６，２１６，４１８，５１８，５２５，６２５，７２５，１００３ バンプ
１２０，２２０，３２０，４２０，５２０，６２０，７２０ 半導体フタ基板
１２１，２２１，３２２，４２３，５２２，６２２，７２２ 第２の接合用枠
１２２ 凹部
１２３ 反射防止構造
１３０，２３０，３３０，４３０，５３０，６３０，７３０ 接合用枠
１４０，２４０，３４０，４４０，５４０，６４０，７４０，１００４ 実装基板
２２２，３２１，４２１，５２１，６２３，７２３ シリコン集積回路
２２３，２２４，３２３，３２４，４２４，４２５，１００２ 接続ポスト
３１６ａ，３１６ｂ，４１２ａ，４１２ｂ，５１２ａ，５１２ｂ，６１２ａ，６１２ｂ，７１２ａ，７１２ｂ アンテナ
３４３ａ，３４３ｂ 貫通孔
５１４，７１４ 樹脂部材
８００ 無線送受信装置
８１１，９１１ 信号処理部
８１２ Ｄ／Ａ
８１３，９１２，９１３ Ａ／Ｄ
８１４，８１５，９１４，９１５ 増幅器
８１６，９２１ 局部発振器
８１７ ＰＬＬ
８２１，８３３，９２３，９３２，９３５，９３６ 平衡変調器
８２２，８３２，９２４ ＢＰＦ
８２３ ＰＡ
８３１，９３１ ＬＮＡ
８４１ スイッチ
９００ レーダ装置
９１６ ＰＮ発生器
９１７ ｄｅｌａｙ
９２２，９３３ 逓倍器
９３４ 移相器
１０００ 半導体チップ
１００１ 封止樹脂膜

Claims (28)

  1. 主面に高周波半導体回路が形成されている高周波用基板と、
    前記高周波用基板の主面に対面する位置に配置される半導体基板と、
    前記高周波用基板及び前記半導体基板の間で前記高周波半導体回路を囲むように配置されて、前記高周波用基板及び前記半導体基板を接合する接合用枠とを備え、
    前記高周波用基板には、さらに、主面と反対側の面に配線が形成されており、
    前記高周波半導体回路と前記配線とは、前記高周波用基板を厚み方向に貫通するビアホールによって電気的に接続されている
    半導体装置。
  2. 前記半導体基板は、シリコン半導体基板である
    請求項１に記載の半導体装置。
  3. 前記高周波半導体回路と前記半導体基板との間の隙間は、１０μｍ以上である
    請求項２に記載の半導体装置。
  4. 前記半導体基板の比抵抗は、１０Ωｃｍより大きい
    請求項２に記載の半導体装置。
  5. 前記半導体基板の前記高周波半導体回路に対面する面には、凹凸部が形成されている
    請求項３に記載の半導体装置。
  6. 前記凹凸部は、所定の間隔で配置される複数の円錐突起によって形成される
    請求項５に記載の半導体装置。
  7. 前記凹凸部は、表面粗さが０．１μｍ〜１０μｍの粗面である
    請求項５に記載の半導体装置。
  8. 前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回路から放出される電波の反射を防止する反射防止膜が形成されている
    請求項３に記載の半導体装置。
  9. 前記半導体基板の前記高周波半導体回路に対面する面には、前記高周波半導体回路に電気的に接続される第２の半導体回路が形成されている
    請求項３に記載の半導体装置。
  10. 高周波半導体回路、及び前記高周波半導体回路に電気的に接続されるアンテナが形成されている高周波用基板と、
    前記高周波半導体回路に電気的に接続される第２の半導体回路が形成され、前記高周波用基板の第１の面に対面する第２の面を有するシリコン半導体基板と、
    前記第１及び第２の面の間に配置されて、前記高周波用基板と前記シリコン半導体基板とを接合する接合用枠と
    を備える、半導体装置。
  11. 前記高周波半導体回路は、前記高周波用基板の前記第１の面に形成され、
    前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成され、
    前記高周波半導体回路と前記第２の半導体回路とは、接続ポストによって電気的に接続されている
    請求項１０に記載の半導体装置。
  12. 前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板、前記シリコン半導体基板、及び前記接合用枠で囲まれた気密領域の内側に配置される
    請求項１１に記載の半導体装置。
  13. 前記高周波用基板には、さらに、前記第１の面と反対側の面に配線が形成されており、
    前記高周波半導体回路と前記配線とは、前記高周波用基板を貫通するビアホールによって電気的に接続されている
    請求項１２に記載の半導体装置。
  14. 前記アンテナは、前記高周波用基板の前記第１の面と反対側の面に形成されており、
    前記高周波半導体回路と前記アンテナとは、前記高周波用基板を貫通するビアホールを介して電気的に接続される
    請求項１１に記載の半導体装置。
  15. 前記高周波半導体回路と前記アンテナとは、互いに重なり合わない位置関係で配置される
    請求項１４に記載の半導体装置。
  16. 該半導体装置は、さらに、前記高周波用基板の前記第１の面と反対側の面に接合される実装基板を備え、
    前記実装基板は、前記アンテナに対面する位置に貫通孔が形成されている
    請求項１４に記載の半導体装置。
  17. 前記アンテナは、前記第１の面上で、且つ前記気密領域の外側に形成される
    請求項１２に記載の半導体装置。
  18. 前記アンテナは、前記高周波用基板の前記第１の面に形成され、
    前記高周波用基板の前記第１の面と反対側の面には、グランドが形成されており、
    前記グランドの前記アンテナに重なる位置には、スロットが設けられている
    請求項１１に記載の半導体装置。
  19. 前記高周波半導体回路は、前記高周波用基板の前記第１の面と反対側の面に形成され、樹脂部材によってモールドされている
    請求項１０に記載の半導体装置。
  20. 前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面に形成されており、
    前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通するビアホールを介して電気的に接続されている
    請求項１９に記載の半導体装置。
  21. 前記第２の半導体回路は、前記シリコン半導体基板の前記第２の面と反対側の面に形成されており、
    前記高周波半導体回路と前記第２の半導体回路とは、前記高周波用基板を貫通する第１のビアホールと、前記シリコン半導体基板を貫通する第２のビアホールを介して電気的に接続されている
    請求項１９に記載の半導体装置。
  22. 前記接合用枠は、前記高周波用基板の前記第１の面から突出する第１の接合用枠と、前記シリコン半導体基板の前記第２の面から突出する第２の接合用枠とを接着部材で接着することによって形成される
    請求項１０に記載の半導体装置。
  23. 前記高周波用基板は、サファイア基板、窒化物半導体基板、ＧａＡｓ基板、ＳｉＣ基板、及びシリコン半導体基板のうちのいずれかである
    請求項１又は１０に記載の半導体装置。
  24. 請求項１に記載の半導体装置の製造方法であって、
    前記高周波用基板の出発材料となる第１のウェハの主面上の予め区画された複数の領域それぞれに、前記高周波半導体回路を形成するステップと、
    前記第１のウェハ及び前記半導体基板の出発材料となる第２のウェハの少なくともいずれか一方の主面上に、前記複数の領域を区画するように接合用枠を形成するステップと、
    前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、
    前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、
    接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップと
    を含む半導体装置の製造方法。
  25. 請求項１０に記載の半導体装置の製造方法であって、
    前記高周波用基板の出発材料となる第１のウェハの予め区画された複数の領域それぞれに、前記高周波半導体回路及び前記アンテナを形成するステップと、
    前記シリコン半導体基板の出発材料となる第２のウェハの予め区画された複数の領域それぞれに、前記第２の半導体回路を形成するステップと、
    前記第１のウェハ及び前記第２のウェハの少なくともいずれか一方に、前記複数の領域を区画するように接合用枠を形成するステップと、
    前記接合用枠を間に挟むように前記第１及び第２のウェハを重ね合わせるステップと、
    前記接合用枠に沿って前記第１及び第２のウェハを部分的に加熱することにより、前記第１及び第２のウェハを接合するステップと、
    接合された前記第１及び第２のウェハを、前記接合用枠に沿って切断するステップと
    を含む、半導体装置の製造方法。
  26. 前記接合用枠は、前記複数の領域を区画するように格子状に形成される
    請求項２４又は２５に記載の半導体装置の製造方法。
  27. 前記第１のウェハは、光を透過する材料で形成されており、
    前記第１のウェハの側から前記接合用枠に沿ってレーザ光を照射することによって、前記第１及び第２のウェハを接合する
    請求項２４又は２５に記載の半導体装置の製造方法。
  28. 前記第１のウェハは、サファイア基板である
    請求項２７に記載の半導体装置の製造方法。
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