KR20040034575A - 박막 회로 기판 장치 및 그 제조 방법 - Google Patents

박막 회로 기판 장치 및 그 제조 방법 Download PDF

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KR20040034575A
KR20040034575A KR10-2003-7006885A KR20037006885A KR20040034575A KR 20040034575 A KR20040034575 A KR 20040034575A KR 20037006885 A KR20037006885 A KR 20037006885A KR 20040034575 A KR20040034575 A KR 20040034575A
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film
layer
base
circuit board
substrate
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오가와츠요시
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소니 가부시끼 가이샤
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Abstract

본 발명은 배선층 내에 수동 소자를 갖는 박막 회로 기판 장치로, 베이스 기판(2)과, 빌드 업 형성면(2a) 상에 절연층(11)(16) 패턴 배선(14)(17)이 형성되고, 제 1 절연층(11) 상에 수전극부(21)가 형성되어 있음과 동시에, 수전극부(21)와 전기적으로 접속하는 수동 소자가 형성되어 이루어지는 회로부(3)를 구비한다. 회로부(3)는 수전극부(21) 및 각 수동 소자를 덮도록 하지 티타늄막과 하지막이 적층되고, 하지막 상에 형성된 제 1 패턴 배선(14)이 되는 금속막을 마스크로 하여 금속막이 형성되지 않은 영역의 하지막 및 하지 티타늄막에 대하여 에칭 처리를 실시함으로써 형성된 하지층(23)과 하지 티타늄층(22)을 구비함으로써, 하지 티타늄층(22)이 되는 하지 티타늄막이 에칭액에 의한 수전극부, 각 수동 소자의 부식을 막아, 고성능의 수동 소자를 구성한다.

Description

박막 회로 기판 장치 및 그 제조 방법{Thin film circuit board device and its manufacturing method}
음악, 음성 혹은 화상 등의 각종 정보는 데이터의 디지털화에 따라 퍼스널 컴퓨터나 모바일 컴퓨터 등의 소형 정보 처리 장치에 의해서도 손쉽게 취급할 수 있게 되어 있다. 이들 정보는 음성 코덱 기술이나 화상 코덱 기술에 의해 대역 압축이 도모되어, 디지털 통신이나 디지털 방송에 의해 각종 통신 단말 기기에 대하여 용이하게 또한 효율적으로 배신(配信)되는 환경이 정돈되고 있다. 예를 들면, 오디오 데이터 및 비디오 데이터(이하, AV 데이터라 한다)는 휴대 전화기에 의해 옥외에서의 수신도 가능하다.
그런데, 데이터 등의 송수신 시스템은 가정을 비롯하여 소규모 지역 내에서도 적합한 네트워크 시스템 구축에 의해 여러 가지로 활용되고 있다. 네트워크 시스템으로서는 예를 들면 IEEE802.11a에서 제안되고 있는 5GHz대의 협역 무선 통신시스템, IEEE802.11b에서 제안되고 있는 2.45GHz대의 무선 LAN 시스템이나 Bluetooth라 불리는 근거리 무선 통신 시스템이 주목받고 있다.
데이터 등의 송수신 시스템은 이러한 무선 네트워크 시스템을 유효하게 이용하여, 가정 내나 옥외 등 각종 장소에서 손쉽게 또한 중계 장치 등을 통하지 않고 각종 데이터 교환, 각종 통신 네트워크로의 액세스나 데이터 송수신이 가능해진다.
한편, 송수신 시스템은 상술한 통신 기능을 갖는 소형 경량 또한 휴대 가능한 통신 단말 기기의 실현이 필수가 된다. 통신 단말 기기는 송수신부에 있어서 아날로그의 고주파 신호의 변복조 처리를 행하는 것이 필요하기 때문에, 일반적으로 송수신 신호로부터 일단 중간 주파수로 변환하도록 한 슈퍼 헤테로 다인 방식에 의한 고주파 송수신 회로가 구비된다.
고주파 송수신 회로(100)는 도 1에 도시하는 바와 같이, 안테나나 전환 스위치를 가지고 정보 신호를 수신 혹은 송신하는 안테나부(101)와, 송신과 수신 전환을 하는 송수신 전환기(102)를 구비하고 있다. 고주파 송수신 회로(100)는 주파수 변환 회로부(103)나 복조 회로부(104) 등으로 이루어지는 수신 회로부(105)가 설치되고, 더욱이 파워 앰프(106)나 드라이브 앰프(107) 및 변조 회로부(108) 등으로 이루어지는 송신 회로부(109)가 설치되어 있다. 더욱이, 고주파 송수신 회로(100)는 수신 회로부(105)나 송신 회로부(109)에 기준 주파수를 공급하는 기준 주파수 생성 회로부를 구비하고 있다.
이상과 같은 구성을 구비하는 고주파 송수신 회로(100)는 상세를 생략하지만, 각 단계 간에 각각 삽입된 각종 필터, 국발(局發) 장치(VCO: voltagecontrolled oscillator), SAW 필터(surface acoustic wave filter) 등의 대형 기능 부품이나 정합 회로 혹은 바이어스 회로 등 고주파 아날로그 회로에 특유한 인덕터, 레지스터, 커패시터 등 다수의 수동 부품을 구비하고 있다. 따라서, 고주파 송수신 회로(100)는 전체적으로 대형이 되어, 이 회로(100)를 사용하는 통신 단말 기기의 소형화 및 경량화를 도모하는 것이 곤란하게 되어 있다.
통신 단말 기기에는 도 2에 도시하는 바와 같이, 중간 주파수에의 변환을 하지 않고 정보 신호 송수신을 하도록 한 다이렉트 컨버젼 방식에 의한 고주파 송수신 회로(110)도 사용된다. 고주파 송수신 회로(110)에 있어서는 안테나부(111)에 의해 수신된 정보 신호가 송수신 전환기(112)를 개재시켜 복조 회로부(113)에 공급되어 직접 베이스 밴드 처리가 행하여진다. 고주파 송수신 회로(110)는 소스원에서 생성된 정보 신호가 변조 회로부(114)에서 중간 주파수로 변환되는 일 없이 직접 소정의 주파수 대역으로 변조되어, 앰프(115)와 송수신 전환기(112)를 개재시켜 안테나부(111)로부터 송신된다.
상술한 고주파 송수신 회로(110)는 정보 신호에 대해서 중간 주파수 변환을 하는 일 없이 다이렉트 검파를 함으로써 송수신하는 구성을 구비하기 때문에, 필터 등의 부품 점수가 저감되어 전체 구성이 간소화되어, 1칩화에 가까운 구성으로 하는 것이 가능하다. 그렇지만, 고주파 송수신 회로(110)는 후단에 배치된 필터 혹은 정합 회로가 필요해진다. 고주파 송수신 회로(110)는 고주파단에서 1번의 증폭을 하기 때문에 충분한 게인을 얻는 것이 곤란해져, 베이스 밴드부에서도 증폭 조작을 할 필요가 있다. 따라서, 고주파 송수신 회로(110)는 DC 오프셋의 켄슬 회로나 여분의 로우패스 필터를 필요로 하며, 더욱이 전체 소비 전력이 커져버린다.
종래의 고주파 송수신 회로는 상술한 바와 같이 슈퍼 헤테로 다인 방식 및 다이렉트 컨버젼 방식 중 어느 것에 있어서도, 통신 단말 기기의 소형화와 함께 경량화를 도모하는 것과 더불어 송수신 회로로서의 충분한 특성을 얻을 수 없다. 이 때문에, 고주파 송수신 회로에는 예를 들면 Si-CM0S 회로 등을 베이스로 하여 간단한 구성에 의해 소형화를 도모한 모듈화에 대해서 여러 가지 시도가 도모되고 있다. 즉, 그 하나로서, 예를 들면 특성이 좋은 수동 소자를 Si 기판 상에 형성함과 동시에 필터 회로나 공진기 등을 LSI 상에 형성하고, 더욱이 베이스 밴드 부분의 논리 LSI도 집적화함으로써, 소위 1칩화된 회로 기판 장치를 제작하는 방법이 있다.
이러한 1칩화된 회로 기판 장치는 어떻게 하여 성능 좋은 수동 소자를 LSI 상에 형성하는지가 중요해진다. 그래서, 도 3a 및 도 3b에 도시하는 인덕터(120)에서는, Si 기판(121) 및 SiO2절연층(122)의 인덕터 형성부(123)에 대응하여 큰 오목부(124)를 형성한다. 이 인덕터(120)는 오목부(124)의 개구부를 폐색하도록 코일부(127)가 설치되어 있다. 코일부(127)는 오목부(124) 내에 돌출하도록 제 1 배선층(125)에 접속되고, 절연층(122) 상에 연장된 제 2 배선층(126)에 접속되어 있다. 이렇게 구성된 인덕터(120)는 형성 공정이 복잡하여 형성 공정 증가에 의해 제조 비용이 증가해버린다.
종래의 회로 기판 장치에 있어서는, 아날로그 회로의 회로부와, 디지털 회로의 베이스 밴드 회로부 사이에 개재하는 Si 기판의 전기적 간섭이 큰 문제가 되고 있다.
이상과 같은 문제점을 개선하는 회로 기판 장치로서, 예를 들면 도 4에 도시하는 바와 같은 Si 기판을 베이스 기판에 사용한 회로 기판 장치(130)나, 도 5에 도시하는 바와 같은 유리 기판을 베이스 기판에 사용한 회로 기판 장치(140)가 제안되고 있다.
도 4에 도시하는 회로 기판 장치(130)는 Si 기판(131) 상에 SiO2층(132)을 형성한 후에, 리소그래피 기술에 의해 회로부(133)가 성막 형성되어 있다. 회로부(133)에는 상세함을 생략하지만, 그 내부에 패턴 배선(134)과 함께, 하전극 상(135) 및 예를 들면 인덕터, 레지스터 혹은 커패시터 등의 수동 소자(136)가 박막 형성 기술이나 후막 형성 기술에 의해 다층으로 형성되어 있다. 이들 수동 소자(136)는 하전극(135)을 접촉 단자로서 기능시킴으로써 패턴 배선(134)에 전기적으로 접속되어 있다.
회로 기판 장치(130)는 회로부(133) 상에 중계용 스루 홀인 비아 등을 개재시켜 내부 패턴 배선(134)과 접속된 단자부가 형성되고, 이들 단자부에 프립 칩 실장법 등에 의해 고주파 IC나 LSI 등의 회로 소자(137)가 직접 실장되어 구성된다. 이 회로 기판 장치(130)는 예를 들면 마더 기판 등에 실장함으로써, 회로부와 베이스 밴드 회로부를 구분하여 양자의 전기적 간섭을 억제하는 것이 가능해진다.
그런데, 도 4에 도시하는 회로 기판 장치(130)에 있어서는 도전성을 갖는 Si기판(131)이 회로부(133) 내에 각 수동 소자를 형성할 때에 기능하지만, 각 수동 소자의 양호한 고주파 특성을 실현하기 위해 저해 요인이 되어버리고 있다.
한편, 도 5에 도시하는 회로 기판 장치(140)는 도 4에 도시하는 회로 기판 장치(130)를 구성하는 Si 기판(131)이 갖는 문제점을 해결하기 위해, 베이스 기판에 유리 기판(141)이 사용되고 있다. 이 회로 기판 장치(140)도 유리 기판(141) 상에 리소그래피 기술에 의해 회로부(142)가 성막 형성되어 있다. 회로부(142)에는 상세함을 생략하지만, 그 내부에 패턴 배선(143)과 함께 하전극(144) 및 예를 들면 인덕터, 레지스터 혹은 커패시터 등의 수동 소자(145)가 박막 형성 기술이나 후막 형성 기술에 의해 다층으로 형성되어 있다.
도 4에 도시하는 회로 기판 장치(140)는 회로부(142) 상에 비아 등을 개재시켜 내부 패턴 배선과 접속된 단자부가 형성되고, 이들 단자부에 프립 칩 실장법 등에 의해 고주파 IC나 LSI 등의 회로 소자(146)가 직접 실장되어 있다. 이 회로 기판 장치(140)는 도전성을 갖지 않는 유리 기판(141)을 사용함으로써, 유리 기판(141)과 회로부(142)와의 용량적 결합도가 억제되어 회로부(142) 내에 양호한 고주파 특성을 갖는 수동 소자를 형성하는 것이 가능하다.
관련되는 회로 기판 장치(130, 140)는 상술한 바와 같은 Si 기판(131)이나 유리 기판(141) 상에 형성한 배선층을 개재시켜 고주파 신호계 패턴 형성과, 전원이나 그랜드의 공급 배선 혹은 제어계 신호 배선이 행하여진다. 이 때문에, 이들 회로 기판 장치(130, 140)에서는 각 배선간에 전기적 간섭이 생김과 동시에, 배선층을 다층으로 형성함으로써 제조 비용 증가나 배선 패턴의 배치에 의해 장치 자체의 대형화를 초래하여버린다.
상술한 회로 기판 장치(130)는 도 6에 도시하는 바와 같이, 인터 포저 기판(151) 상에 탑재하도록 패키지(150)가 형성되어 있다. 패키지(150)는 인터 포저 기판(151)의 한쪽 면 상에 회로 기판 장치(130)를 탑재함과 동시에 전체를 절연 수지(152)에 의해 봉지되어 있다. 패키지(150)는 인터 포저 기판(151)의 표리 양면에 패턴 배선(153)이나 입출력 단자부(154)가 각각 형성되어 있음과 동시에, 회로 기판 장치(130)의 탑재 영역 주위에 다수의 전극부(155)가 형성되어 이루어진다.
패키지(150)는 인터 포저 기판(151) 상에 회로 기판 장치(130)를 실장한 상태에서, 이 회로 기판 장치(130)와 전극부(155)를 와이어 본딩법에 의해 와이어(156)에 의해 전기적으로 접속함으로써, 외부 전원으로부터의 전원 공급이 행하여져, 외부 회로와의 사이에서 신호 교환이 가능해진다. 따라서, 도 4에 도시하는 회로 기판 장치(130)에는 고주파 IC나 LSI 등의 회로 소자(137) 등을 실장한 표면층에 패턴 배선(134)이나 와이어(156)가 접속되는 전극(138) 등이 형성된다. 도 5에 도시하는 회로 기판 장치(140)에 대해서도, 동일하게 하여 패키지화를 도모할 수 있다.
이들 회로 기판 장치(130, 140)는 상술한 바와 같이 인터 포저 기판(151) 상에 탑재되어 패키지화가 도모되지만, 패키지(150)의 두께나 면적을 크게 만들어버린다. 어느 회로 기판 장치(130, 140)도 패키지(150) 비용을 증가시켜버린다.
패키지(150)에는 회로 기판 장치(130, 140)에 탑재한 고주파 IC나 LSI 등의 회로 소자(137)를 덮어, 전자파 노이즈의 영향을 저감하는 쉴드 커버(157)가 설치된다. 이 때문에, 패키지(150)에 있어서, 회로 소자(137) 등으로부터 발생하는 열이 쉴드 커버(157) 내에 축열되어, 송수신 회로로서의 특성을 열화시키기 때문에 방열 기구를 설치할 필요가 있다.
이러한 패키지(150)는 회로 기판 장치(130, 140)에 Si 기판(131)이나 유리 기판(141)이 사용됨으로써, 이들 기판 측으로부터의 방열을 하는 방열 기구를 설치하는 것이 곤란하여 장치 자체의 대형화를 초래하여버린다.
회로 기판 장치(130, 140)는 베이스 기판에 비교적 비싼 Si 기판(131)이나 유리 기판(141)이 사용됨으로써, 비용이 증가하여 염가로 제공하는 것이 곤란하다.
회로 기판 장치(130, 140)에서는 회로부(133, 142) 내에 패턴 배선(134, 143)을 패턴 형성할 때에, 예를 들면 에칭 처리에서 사용하는 에칭액이 하전극(135, 144)이나 수동 소자(136, 145) 등을 부식시켜버릴 우려도 있다. 이 때문에, 회로 기판 장치(130, 140)에서는 수동 소자(136, 145)가 열화하거나, 수동 소자(136, 145)와 패턴 배선(134, 143)과의 전기적인 접촉에 불량이 생겨버릴 우려도 있다.
본 발명은 배선층 내에 수동 소자를 갖는 박막 회로 기판 장치 및 그 제조 방법에 관한 것이다.
도 1은 슈퍼 헤테로 다인 수신 장치 방식을 채용한 고주파 송수신 회로를 도시하는 블록도.
도 2는 다이렉트 컨버젼 방식을 채용한 고주파 송수신 회로의 구성도.
도 3a는 종래의 회로 기판 장치에 구비되는 인덕터를 도시하는 사시도.
도 3b는 그 종단면도.
도 4는 회로 기판 장치의 베이스 기판에 실리콘 기판을 사용한 구성을 도시하는 종단면도.
도 5는 회로 기판 장치의 베이스 기판에 유리 기판을 사용한 구성을 도시하는 종단면도.
도 6은 회로 기판 장치를 인터 포저 기판에 실장한 패키지를 도시하는 종단면도.
도 7은 본 발명에 관련되는 박막 회로 기판 장치를 실장한 고주파 모듈 장치의 주요부 종단면도.
도 8은 박막 회로 기판 장치의 제조 공정을 공정순으로 도시하는 공정도.
도 9는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 코어 기판의 종단면도.
도 10은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 코어 기판에 제 1 및 제 2 배선층이 형성된 상태를 도시하는 종단면도.
도 11은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 및 제 2 수지 부착 구리 호일이 접합되는 상태를 도시하는 종단면도.
도 12는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 및 제 2 수지 부착 구리 호일에 비아가 형성된 상태를 도시하는 종단면도.
도 13은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 베이스 기판 중간체를 도시하는 종단면도.
도 14는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 3 및 제 4 수지 부착 구리 호일이 접합되는 상태를 도시하는 종단면도.
도 15는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 베이스 기판 중간체에 제 3 및 제 4 수지 부착 구리 호일이 접합된 상태를 도시하는 종단면도.
도 16은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 베이스 기판을 도시하는 종단면도.
도 17은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 베이스 기판의 빌드 업 형성면에 제 1 절연층이 형성된 상태를 도시하는 종단면도.
도 18은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1절연층 상에 티타늄막이 성막된 상태를 도시하는 종단면도.
도 19는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 티타늄막 상에 전극막이 성막된 상태를 도시하는 종단면도.
도 20은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 전극막 상에 마스크가 형성된 상태를 도시하는 종단면도.
도 21은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 마스크 이외 영역의 전극막 및 티타늄막을 제거한 상태를 도시하는 종단면도.
도 22는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 절연층 상에 수전극부가 형성된 상태를 도시하는 종단면도.
도 23은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 절연층 상에 수전극부를 덮는 저항체막이 성막된 상태를 도시하는 종단면도.
도 24는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 저항체막 상에 마스크가 형성된 상태를 도시하는 종단면도.
도 25는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 저항체막에 양극 산화 처리가 실시된 상태를 도시하는 종단면도.
도 26은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 저항체막 상에 TaO층이 형성된 상태를 도시하는 종단면도.
도 27은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 절연층 상에 수전극부와 전기적으로 접속하는 커패시터 및 레지스터가 형성된 상태를 도시하는 종단면도.
도 28은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 절연층 상에 수전극부 및 각 수동 소자를 덮는 하지 티타늄막이 성막된 상태를 도시하는 종단면도.
도 29는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지 티타늄막 상에 하지막이 성막된 상태를 도시하는 종단면도.
도 30은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상에 마스크가 형성된 상태를 도시하는 종단면도.
도 31은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상에 금속막이 패턴 형성된 상태를 도시하는 종단면도.
도 32는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상의 마스크를 제거한 상태를 도시하는 종단면도.
도 33은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 금속막 이외 영역의 하지막을 제거함으로써 하지층이 형성된 상태를 도시하는 종단면도.
도 34는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 금속막 이외 영역의 하지 티타늄막을 제거함으로써 하지 티타늄층과 제 1 패턴 배선이 형성된 상태를 도시하는 종단면도.
도 35는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 1 절연층 상에 제 1 패턴 배선을 덮는 제 2 절연층이 형성된 상태를 도시하는 종단면도.
도 36은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 2 절연층에 비아 홀이 형성된 상태를 도시하는 종단면도.
도 37은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 제 2 절연층 상에 하지 티타늄막이 성막된 상태를 도시하는 종단면도.
도 38은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지 티타늄막 상에 하지막이 성막된 상태를 도시하는 종단면도.
도 39는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상에 마스크가 형성된 상태를 도시하는 종단면도.
도 40은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상에 금속막이 패턴 형성된 상태를 도시하는 종단면도.
도 41은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 하지막 상의 마스크를 제거한 상태를 도시하는 종단면도.
도 42는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 금속막 이외 영역의 하지막을 제거함으로써 하지층이 형성된 상태를 도시하는 종단면도.
도 43은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 금속막 이외 영역의 하지 티타늄막을 제거함으로써 하지 티타늄층과 제 2 패턴 배선이 형성된 상태를 도시하는 종단면도.
도 44는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 베이스 기판의 마더 기판 실장면으로부터 입출력 단자부가 노출하고 있는 상태를 도시하는 종단면도.
도 45는 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 표리 주면 상에 레지스트층이 형성된 상태를 도시하는 종단면도.
도 46은 박막 회로 기판 장치의 제조 공정을 설명하기 위한 도면으로, 완성한 박막 회로 기판을 도시하는 종단면도.
도 47은 방열 기구를 구비한 고주파 모듈 장치의 주요부 종단면도.
도 48은 다른 방열 기구를 구비한 고주파 모듈 장치의 주요부 종단면도.
도 49는 다른 방열 기구를 구비한 고주파 모듈 장치의 주요부 종단면도.
도 50a 내지 도 50f는 베이스 기판의 다른 제작 방법을 설명하기 위한 도면으로,
도 50a는 양면 기판을 도시하는 종단면도.
도 50b는 패턴 배선이 패턴 형성된 상태를 도시하는 종단면도.
도 50c는 양면 기판끼리를 접합하는 상태를 도시하는 종단면도.
도 50d는 베이스 기판 중간체를 도시하는 종단면도.
도 50e는 베이스 기판 중간체의 표리 주면에 수지 부착 구리 호일이 각각 접합된 상태를 도시하는 종단면도.
도 50f는 완성한 베이스 기판을 도시하는 종단면도.
도 51a 내지 도 51d는 딥 코팅법에 의한 베이스 기판의 제작 방법을 설명하기 위한 도면으로,
도 51a는 베이스 기판 중간체를 도시하는 종단면도.
도 50b는 베이스 기판 중간체에 액형 수지재를 딥 코팅하고 있는 상태를 도시하는 도면.
도 50c는 베이스 기판 중간체의 표리 주면에 수지층이 각각 형성된 상태를 도시하는 종단면도.
도 50d는 완성한 베이스 기판을 도시하는 종단면도.
본 발명의 목적은 상술한 바와 같은 종래의 회로 기판 장치가 갖는 문제점을 해결할 수 있는 신규 박막 회로 기판 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 베이스 기판 상에 고성능 수동 소자를 형성하여, 박형화와 함께 소형화를 실현할 수 있는 박막 회로 기판 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제조 비용 증가를 억제하여, 염가로 제조 가능한 박막 회로 기판 장치 및 그 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위해 제안되는 본 발명에 관련되는 박막 회로 기판 장치는 평탄화된 주면(主面)을 빌드 업 형성면으로 하는 베이스 기판과, 베이스 기판의 빌드 업 형성면 상에 절연층과, 배선층이 빌드 업 형성되어 있으며, 절연층 상에 티타늄층과 전극층이 순차 적층된 수전극부(受電極部)가 형성되어 있음과 동시에, 수전극부와 전기적으로 접속된 수동 소자부로서 적어도 커패시터부 및/또는 저항체부가 형성되어 이루어지는 회로부를 구비하며, 회로부가 절연층 상에 수전극부 및 수동 소자부를 덮도록 하지(下地) 티타늄막과 하지막이 순차 적층되어, 하지막 상에 패턴 형성된 배선층이 되는 금속막을 차폐부로서 금속막이 형성되어 있지 않은 영역의 하지막에 대하여 제 1 습식 에칭 처리를 실시함으로써 패턴 형성된 하지층과, 금속막이 형성되어 있지 않은 영역의 하지 티타늄막에 대하여 제 2 습식 에칭 처리를 실시함으로써 패턴 형성된 하지 티타늄층을 구비하고 있다.
본 발명에 관련되는 박막 회로 기판 장치는 회로부에 있어서, 절연층 상에 형성된 수전극부 및 수동 소자부를 덮는 하지 티타늄막 및 하지막에 대하여, 습식 에칭 처리를 각각 실시함으로써, 배선층의 하지로서 하지 티타늄층 및 하지층이 순차 적층된 구조를 갖고 있다. 이로써, 박막 회로 기판 장치에서는 하지 티타늄층이 절연층, 수전극부 및 수동 소자부와, 하지층과의 밀착성을 높이도록 기능함과 동시에, 하지 티타늄층이 되는 하지 티타늄막이 하지막을 습식 에칭 처리할 때의 에칭액에 의해 수전극부 및 수동 소자부가 부식하여버리는 것을 막는 보호막으로서 기능하기 때문에, 회로부 내에 고성능 수동 소자가 형성된다.
상술한 목적을 달성하기 위해 제안되는 본 발명에 관련되는 박막 회로 기판 장치의 제조 방법은 평탄화된 주면을 빌드 업 형성면으로 하는 베이스 기판을 제작하는 베이스 기판 제작 공정과, 베이스 기판의 빌드 업 형성면 상에 절연층과 배선층이 적층되어, 절연층 상에 티타늄층과 전극층을 순차 적층한 수전극부를 형성함과 동시에, 수전극부와 전기적으로 접속하는 수동 소자부로서 적어도 커패시터부 및/또는 저항체부가 형성된 회로부를 빌드 업 형성하는 회로부 형성 공정을 가지며, 회로부 형성 공정이 절연층 상에 수전극부 및 수동 소자부를 덮도록 하지 티타늄막과 하지막을 순차 성막하는 성막 공정과, 하지막 상에 배선층으로서 금속막을 패턴 형성하는 금속막 형성 공정과, 금속막을 차폐부로 하여, 금속막이 형성되어 있지 않은 영역의 하지막에 대하여 습식 에칭 처리를 실시함으로써 하지층을 패턴 형성하는 제 1 습식 에칭 처리 공정과, 금속막이 형성되어 있지 않은 영역의 하지 티타늄막에 대하여 습식 에칭 처리를 실시함으로써 하지 티타늄층을 패턴 형성하는 제 2 에칭 처리 공정을 갖고 있다.
본 발명에 관련되는 박막 회로 기판 장치의 제조 방법은 절연층 상에 수전극부 및 수동 소자부를 덮는 하지 티타늄층이 되는 하지 티타늄막을 성막함으로써, 하지 티타늄층이 절연층, 수전극부 및 수동 소자부와, 하지층과의 밀착성을 높임 과 동시에, 하지 티타늄층이 되는 하지 티타늄막이 하지층을 습식 에칭 처리에 의해 패턴 형성할 때의 에칭액에 의한 수전극부 및 수동 소자부의 부식을 방지하기때문에, 회로부 내에 고성능의 수동 소자를 갖는 박막 회로 기판 장치를 제조할 수 있다.
본 발명의 또 다른 목적, 본 발명에 의해 얻어지는 구체적인 이점은 이하에 있어서 도면을 참조하여 설명되는 실시예의 설명으로 한층 더 분명해질 것이다.
이하, 본 발명이 적용된 박막 회로 기판 장치 및 그 제조 방법의 실시예를 도면을 참조하여 설명한다.
본 발명이 적용된 박막 회로 기판 장치(이하, 회로 기판이라 약칭한다.)는 도 7에 도시하는 바와 같은 구성을 구비한다. 도 7에 도시하는 회로 기판(1)은 최상층이 고정밀도의 평탄면에 형성되어 빌드 업 형성면(2a)으로서 구성된 베이스 기판(2)과, 이 빌드 업 형성면(2a) 상에 빌드 업 형성된 회로부(3)를 가지고, 회로부(3)에 고주파 기능 소자로서 수동 소자 등이 설치되어 고주파 회로 기판 장치를 구성하고 있다.
회로 기판(1)은 베이스 기판(2)이 빌드 업 형성면(2a) 상에 형성된 회로부(3)에 대한 전원계나 제어계의 배선부 혹은 마더 기판(93)에 대한 실장면(3a)을 구성하고 있다. 회로 기판(1)에는 도 7에 도시하는 바와 같이, 회로부(3)의 표면을 실장면(3a)으로서 고주파 IC(90)나 칩 부품(91)이 실장됨과 동시에, 쉴드 커버(92)가 장착되어 표면 전체가 합성 수지 등으로 이루어지는 봉지 재료에 의해 봉지되어 있다. 이 회로 기판(1)은 베이스 기판(2)의 빌드 업 형성면(2a)에 대하여 반대 측 주면을 마더 기판 실장면(2b)으로 하여, 소위 1칩 부품으로서 마더 기판 실장면(2b)과 마더 기판(93)이 대향하도록 마더 기판(93) 상에 실장되어, 휴대 기기 등에 적합하게 사용되어 무선 송수신 기능을 하는 고주파 모듈 장치(94)를 구성한다.
베이스 기판(2)은 양면 기판으로 이루어지는 코어 기판(4)과, 코어 기판(4)을 코어로 하여 그 제 1 주면(4a) 측에 형성된 제 1 배선층(5)과, 제 2 주면(4b) 측에 형성된 제 2 배선층(6)을 갖고 있다. 베이스 기판(2)에 있어서는 코어 기판(4)의 제 1 주면(4a) 측에 제 1 수지 부착 구리 호일(7)이 접합됨과 동시에, 코어 기판(4)의 제 2 주면(4b) 측에 및 제 2 수지 부착 구리 호일(8)이 접합되어 있다.
코어 기판(4)은 저유전율로 낮은 Tan(δ), 즉 고주파 특성에 뛰어난 재료, 예를 들면 폴리페닐렌에테르(PPE), 비스말레이드트리아진(BT-resin), 폴리테트라플루오로에틸렌, 폴리이미드, 액정 폴리머(LCP), 폴리노르보르넨(PNB), 세라믹 혹은 세라믹과 유기 재료의 혼합체 등이 사용되어 형성된다. 코어 기판(4)은 기계적 강성과 함께 내열성, 내약품성을 가지며, 예를 들면 상술한 재료에 의해 형성된 기재보다도 더욱 염가인 에폭시계 구리 부착 기판(FR-5) 등을 사용하여도 된다.
제 1 배선층(5) 및 제 2 배선층(6)은 예를 들면 Cu 등의 도전성이 높은 금속으로 이루어지며, 도금법 등에 의해 코어 기판(4)의 양 주면에 각각 형성되어 있다.
제 1 수지 부착 구리 호일(7)은 수지층(7a)과 구리층(7b)에 의해 구성되며, 코어 기판(4)의 제 1 주면(4a)에 수지층(7a) 측의 주면이 대향하도록 접합되어 있다. 제 1 수지 부착 구리 호일(7)의 구리층(7b)은 예를 들면 에칭 등에 의해 패터닝됨으로써 제 3 배선층(9)을 구성한다.
제 2 수지 부착 구리 호일(8)은 수지층(8a)과 구리층(8b)에 의해 구성되며, 코어 기판(4)의 제 2 주면(4b)에 수지층(8a) 측의 주면이 대향하도록 접합되어 있다. 제 2 수지 부착 구리 호일(8)의 구리층(8b)은 예를 들면 에칭 등에 의해 패터닝됨으로써 제 4 배선층(10)이 된다.
베이스 기판(2)에는 코어 기판(4)의 제 1 주면(4a) 측의 최상층을 제 3 배선층(9)이 노출할 때까지 연마됨으로써, 고정밀도로 평탄화된 빌드 업 형성면(2a)이 형성된다.
회로부(3)는 고정밀도로 평탄화된 베이스 기판(2)의 빌드 업 형성면(2a) 상에 제 1 절연층(11)과, 적어도 수동 소자로서 커패시터(12), 레지스터(13) 등을 구비하는 제 1 패턴 배선(14)이 순차 적층된 제 1 고주파층(15)과, 이 제 1 고주파층(15) 상에 제 2 절연층(16)과, 제 2 패턴 배선(17)이 순차 적층된 제 2 고주파층(18)에 의해 구성되어 있다.
회로부(3)에 있어서, 제 1 절연층(11) 및 제 2 절연층(16)은 상술한 코어 기판(4)과 동일한 고주파 특성에 뛰어난 유기 재료 등에 의해 형성되어 있다. 제 1 패턴 배선(14) 및 제 2 패턴 배선(17)은 예를 들면 도금 가공 등에 의해 성막된 구리 호일을 에칭 등에 의해 패터닝함으로써 패턴 형성되어 있다. 회로부(3)에 있어서는, 하티타늄층(19)과 전극층(20)이 순차 적층된 수전극부(21)에 각 수동 소자가 전기적으로 접속되어 있다. 또한, 수전극부(21)와 전기적으로 접속되고, 또한 각 패턴 배선(14, 17)의 하지가 되는 하지 티타늄층(22, 52)과 하지층(23, 51)이 순차 적층되어 있다.
회로부(3)에 있어서, 제 1 고주파층(15)에는 제 1 절연층(11) 내에 베이스 기판(2)과 제 1 패턴 배선(14)을 전기적으로 접속시키는 비아(24)가 설치되어 있다. 제 2 고주파층(18)에는 제 2 절연층(16) 내에 제 1 패턴 배선(14)과 제 2 패턴 배선(17)을 전기적으로 접속시키는 비아(25)가 설치되어 있다.
다음으로, 이상과 같이 구성되는 회로 기판(1)을 제조하는 방법에 대해서, 도 8 내지 도 45를 참조하여 설명한다.
회로 기판(1)의 제조 공정은 도 8에 도시하는 바와 같이, 코어 기판(4)의 표리의 양 주면(4a, 4b)에 적당한 제 1 배선층(5) 및 제 2 배선층(6)이나 코어 기판(4)을 관통하는 복수의 비아(26)를 형성하는 제 1 배선층 형성 공정(S-1)과, 코어 기판(4)의 표리 주면(4a, 4b)에 제 1 수지 부착 구리 호일(7)과 제 2 수지 부착 구리 호일(8)을 각각 접합하는 제 1 수지 부착 구리 호일 접합 공정(S-2)과, 이들 한 쌍의 수지 부착 구리 호일(7, 8)에 비아(27)를 형성하는 비아 형성 공정(S-3)을 갖는다. 회로 기판(1)의 제조 공정은 접합된 한 쌍의 수지 부착 구리 호일(7, 8)의 구리층(7b, 8b)을 패터닝함으로써 적당한 제 3 배선층(9) 및 제 4 배선층(10)을 각각 패턴 형성하는 제 2 배선층 형성 공정(S-4)을 거쳐 베이스 기판 중간체(이하, 중간체라 기술한다; 28)를 제작한다.
회로 기판(1)의 제조 공정은 중간체(28)의 양 주면에 형성되어 있는 제 3 배선층(9) 및 제 4 배선층(10)을 피복하도록 제 3 수지 부착 구리 호일(29) 및 제 4 수지 부착 구리 호일(30)이 각각 접합하는 제 2 수지 부착 구리 호일 접합 공정(S-5)과, 제 3 수지 부착 구리 호일(29)과 제 4 수지 부착 구리 호일(30)에 대하여 연마 처리를 실시하여 제 1 주면(4a) 측의 최상층에 고정밀도로 평탄화된 빌드 업 형성면(2a)을 형성하는 연마 공정(S-6)을 거쳐 베이스 기판(2)을 제작한다.
회로 기판(1)의 제조 공정은 이상과 같이 하여 얻어진 베이스 기판(2)의 빌드 업 형성면(2a) 상에 제 1 절연층(11)을 형성하는 제 1 절연층 형성 공정(S-7)과, 제 1 절연층(11) 상에 하티타늄층(19)과 전극층(20)이 순차 적층된 수전극부(21)를 형성하는 수전극부 형성 공정(S-8)과, 수전극부(21)와 전기적으로 접속하는 수동 소자부 커패시터(12), 레지스터(13) 등의 수동 소자를 형성하는 제 1 수동 소자 형성 공정(S-9)을 거친다.
회로 기판(1)의 제조 공정은 제 1 절연층(11) 상에 형성된 수전극부(21)와 전기적으로 접속하는 제 1 패턴 배선(14)을 패턴 형성하는 제 1 패턴 배선 형성 공정(S-10)과, 제 1 패턴 배선(14) 및 각 수동 소자를 피복하는 제 2 절연층(16)을 성막 형성하는 제 2 절연층 형성 공정(S-11)과, 제 2 절연층(16) 상에 인덕터 등의 수동 소자를 갖는 제 2 패턴 배선(17)을 패턴 형성하는 제 2 패턴 배선 형성 공정(S-12)을 거쳐 회로부(3)를 제작한다. 회로 기판(1)의 제조 공정은 표리 주면을 피복하는 레지스트층(31)을 형성하는 레지스트층 형성 공정(S-13)을 거쳐 회로 기판(1)을 제조한다.
이상과 같은 공정을 거쳐 회로 기판(1)을 제조할 때는 우선, 도 9에 도시하는 바와 같이, 베이스 기판(2)의 코어가 되는 코어 기판(4)을 준비한다. 코어 기판(4)은 제 1 주면(4a)과 제 2 주면(4b)의 전체면에 걸쳐 제 1 배선층(5) 및 제 2 배선층(6)이 되는 구리 호일층이 형성되어 있다.
코어 기판(4)에는 제 1 배선층 형성 공정(S-1)이 실시된다. 구체적으로, 코어 기판(4)에는 도 10에 도시하는 바와 같이, 드릴이나 레이저에 의한 구멍 펀칭 가공이 실시되어 소정의 위치에 각각 비아(26)가 형성된다. 코어 기판(4)에는 이 비아(26)의 내벽에, 예를 들면 도금 등에 의해 도통 처리가 실시되고, 도전 페이스트(32)를 매입한 후에 도금법에 의해 덮개 형성이 행하여진다. 더욱이, 코어 기판(4)에는 양 시드면의 구리 호일층에 대하여 포토리소그래프 처리가 실시됨으로써, 제 1 주면(5a)과 제 2 주면(5b)에 제 1 배선층(5) 및 제 2 배선층(6)이 패턴 형성된다.
다음으로, 이상의 공정을 거친 코어 기판(4)에는 제 1 수지 부착 구리 호일 접합 공정(S-2)이 실시된다. 구체적으로, 코어 기판(4)은 도 11에 도시하는 바와 같이, 제 1 주면(4a) 측 및 제 2 주면(4b) 측에 제 1 배선층(5) 및 제 2 배선층(6)을 각각 피복하는 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)이 각각 접합된다. 이 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)에는 각각 구리층(7b, 8b)의 한쪽 주면의 전체면에 수지층(7a, 8a)이 뒷받침된 소위 수지 부착 구리 호일이 사용된다.
다음으로, 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)은수지층(7a, 8a) 측을 접합면으로 하여, 코어 기판(4)의 제 1 주면(4a) 측과 제 2 주면(4b) 측에 접착 수지(프리프레그; prepreg)에 의해 각각 접합된다. 이들 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)은 수지층(7a, 8a)이 열 가소성 수지에 의해 형성될 경우에는 접착 수지가 불필요해져 코어 기판(4)에 각각 접합된다.
다음으로, 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)에는 비아 형성 공정(S-3)이 실시된다. 비아 형성 공정(S-3)은 도 12에 도시하는 바와 같이, 상술한 각 비아(26)에 대응하는 부위에 대하여 포토리소그래프 처리가 실시되고, 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)에 각각 비아(27)가 형성된다. 이 비아 형성 공정(S-3)은 비아(27)의 형성 부위에 포토리소그래프 처리를 실시한 후, 습식 에칭을 하여 제 1 수지 부착 구리 호일(7)과 제 2 수지 부착 구리 호일(8)과 개구부(33)를 형성하고, 이들 개구부(33)를 마스크로 하여 레이저 가공을 실시함으로써 제 1 배선층(5) 혹은 제 2 배선층(6)의 랜드부가 받침이 되는 비아(27)를 형성한다.
다음으로, 제 1 수지 부착 구리 호일(7)과 제 2 수지 부착 구리 호일(8)에는 도 13에 도시하는 바와 같이, 비아 도금 등에 의해 비아(27)의 내벽에 도통 처리가 실시됨과 동시에 도금법이나 도전 페이스트의 매입에 의해 도전재(34)가 충전된다.
다음으로, 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)에는 제 2 배선층 형성 공정(S-4)이 실시된다. 제 2 배선층 형성 공정(S-4)은 제 1 수지 부착 구리 호일(7) 및 제 2 수지 부착 구리 호일(8)의 구리층(7b, 8b)에 각각소정의 패터닝이 실시되어, 제 3 배선층(9) 및 제 4 배선층(10)이 형성된다. 제 2 배선층 형성 공정(S-4)은 구체적으로, 구리층(7b, 8b)에 대하여 상술한 제 1 배선층 형성 공정(S-1)과 동일한 포토리소그래프 처리를 실시함으로써 수지층(7a, 8a) 상에 각각 패터닝된 제 3 배선층(9)과 제 4 배선층(10)을 갖는 중간체(28)를 형성한다.
다음으로, 도 14에 도시하는 바와 같이, 제 2 수지 부착 구리 호일 접합 공정(S-5)에 의해 중간체(28)에는 제 3 수지 부착 구리 호일(29)과 제 4 수지 부착 구리 호일(30)이 제 3 배선층(9) 측, 제 4 배선층(10) 측이 각각 접합된다. 이들 제 3 수지 부착 구리 호일(29) 및 제 4 수지 부착 구리 호일(30)에는 상술한 제 1 수지 부착 구리 호일(7)이나 제 2 수지 부착 구리 호일(8)과 마찬가지로, 각각 구리층(29a, 30a)의 한쪽 주면 전체에 걸쳐 수지층(29b, 30b)이 각각 뒷받침된 소위 수지 부착 구리 호일이 사용된다.
다음으로, 제 3 수지 부착 구리 호일(29) 및 제 4 수지 부착 구리 호일(30)은 도 15에 도시하는 바와 같이, 수지층(29b, 30b)을 접합면으로 하여, 중간체(28)의 표리 주면에 접착 수지(프리프레그)에 의해 접합된다. 제 3 수지 부착 구리 호일(29) 및 제 4 수지 부착 구리 호일(30)도 수지층(29b, 30b)이 열 가소성 수지에 의해 형성될 경우에는, 접착 수지가 불필요해져 중간체(28)에 접합된다.
다음으로, 중간체(28)에는 연마 공정(S-6)에 의해, 접합한 제 3 수지 부착 구리 호일(29)과 제 4 수지 부착 구리 호일(30)에 대하여 연마 처리가 실시된다. 이 연마 공정(S-6)은 예를 들면 알루미나와 실리카의 혼합액으로 이루어지는 연마재에 의해 제 3 수지 부착 구리 호일(29)과 제 4 수지 부착 구리 호일(30) 전체를 연마함으로써 중간체(28)의 양면을 정밀도가 높은 평탄면에 형성한다.
연마 공정(S-6)에 있어서는 도 16에 도시하는 바와 같이, 제 3 수지 부착 구리 호일(29) 측, 바꾸어 말하면 빌드 업 형성면(2a)에 대해서는 제 3 배선층(9)이 노출할 때까지 연마 처리를 실시한다. 연마 공정(S-6)에 있어서는 제 4 수지 부착 구리 호일(30) 측에 대해서는 제 4 배선층(10)을 노출시키지 않고 수지층(30b)이 소정의 두께(△x)를 남기도록 하여 연마 처리를 실시한다. 이러한 공정을 거침으로써, 빌드 업 형성면(2a)이 고정밀도로 평탄화된 베이스 기판(2)이 제작된다.
베이스 기판(2)은 제 3 배선층(9) 상에 회로부(3)를 형성함으로써, 제 3 배선층(9)을 약품, 기계적 혹은 열적 부하로부터 보호하는 수지층(29b)이 불필요해진다. 베이스 기판(2)은 제 3 배선층(9)이 회로부(3)에 대한 전원계의 배선부나 제어계의 배선부 혹은 그랜드부를 구성한다. 베이스 기판(2)은 제 4 배선층(10)이 남겨진 수지층(30b)에 의해 약품이나 기계적 혹은 열적 부하로부터 보호된다. 제 4 배선층(10)은 회로부(3)를 형성한 후에, 상술한 수지층(30b)이 절삭 제거됨으로써 노출되어 마더 기판(93)에 전기적으로 접속되는 입출력 단자부(35)가 된다.
상술한 공정에 의해 제작된 베이스 기판(2)은 중간체(28)를 제작하는 공정을 종래의 다층 기판의 제작 공정과 동일하게 함으로써, 다층 기판의 제작 프로세스를 그대로 적용 가능함과 동시에, 양산성에 뛰어난 특징을 갖는다. 또한, 베이스 기판(2)을 제작하는 공정에 대해서는 상술한 공정에 한정되는 것이 아니라, 종래 채용되고 있는 각종 다층 기판의 제조 공정을 채용하여도 된다.
다음으로, 베이스 기판(2)에는 도 17에 도시하는 바와 같이, 빌드 업 형성면(2a)에 대하여 제 1 절연층 형성 공정(S-7)을 실시함으로써, 빌드 업 형성면(2a) 상에 절연성 유전재가 공급되어 제 1 절연층(11)을 형성한다. 제 1 절연층(11)이 되는 절연성 유전재에는 코어 기판(4)과 마찬가지로 저유전율로 낮은 Tan(δ), 즉 고주파 특성에 뛰어나고 또한 내열성이나 내약품성에 뛰어난 재료가 사용된다. 구체적으로는 절연성 유전재에 예를 들면 벤조사이클로부텐(BCB), 폴리이미드, 폴리노르보르넨(PNB), 액정 폴리머(LCP) 혹은 에폭시 수지나 아크릴계 수지 등이 사용된다. 제 1 절연층(11)의 형성 방법으로서는 두께 등이 제어하기 쉬운 예를 들면 스핀 코팅법, 커튼 코팅법, 롤 코팅법, 딥 코팅법 등이 적용된다.
다음으로, 베이스 기판(2)의 빌드 업 형성면(2a) 상에 형성된 제 1 절연층(11)에 대하여, 복수의 비아(24)가 형성된다. 이들 비아(24)는 제 3 배선층(9)이 갖는 랜드(9a)에 대응하여 형성되고, 빌드 업 형성면(2a) 측에서 랜드(9a)를 바깥쪽에 마주하게 한다. 또한, 이들 비아(24)는 제 1 절연층(11)을 형성하는 절연성 유전재에 감광성 수지를 사용한 경우, 소정의 패턴으로 형성된 마스크를 제 1 절연층(11) 상에 형성하고, 포토리소그래프법에 의해 형성되지만, 이 방법에 한정받지 않고, 기타 적당한 방법에 의해 형성하여도 된다.
다음으로, 수전극부 형성 공정(S-8)을 실시함으로써, 비아(24)가 형성된 제 1 절연층(11)의 표면에 커패시터(12)의 하전극이나 레지스터(13)의 수전극이 되는 하티타늄층(19)과 전극층(20)이 순차 적층된 수전극부(21)를 형성한다.
제 1 절연층(11) 상에 수전극부 형성 공정(S-8)을 실시할 때는 우선, 도 18에 도시하는 바와 같이, 이후 공정에서 패터닝됨으로써 하티타늄층(19)이 되는 티타늄막(36)을 제 1 절연층(11)의 표면 전체면에 걸쳐 200Å 정도의 두께로 성막한다. 이 티타늄막(36)은 예를 들면 스퍼터링법이나 증착법 등에 의해 성막되어 이루어진다. 다음으로, 도 19에 도시하는 바와 같이, 이 티타늄막(36)의 표면 전체면에 걸쳐 전극층(20)이 되는 전극막(37)을 2000Å 정도의 두께로 성막한다. 여기서는 전극막(37)으로서 예를 들면 Cu, Al, Au, Pt 등의 금속을 사용할 수 있지만, 고주파 특성이나 패터닝성에 뛰어난 Cu를 사용한다.
다음으로, 도 20에 도시하는 바와 같이, 전극막(37) 상에 전극층(20)이 형성되는 부분에 마스크(38)를 패턴 형성한다. 이 마스크(38)는 전극층(20) 및 하티타늄층(19)이 되는 부분 이외를 에칭하기 위해 형성되어 있으며, 예를 들면 레지스트막 등으로 마스킹되어 있다. 다음으로, 도 21에 도시하는 바와 같이, 표면에 마스크(38)가 형성된 전극막(37)에 대하여 에칭 처리를 실시한다. 이 에칭 처리는 예를 들면 질산, 황산, 아세트산 등을 소정의 비율로 혼합한 혼합산을 부식제로 하는 웨트 에칭에 의해 행하여진다. 이 에칭 처리에서는 혼합산으로 이루어지는 부식제의 부식성이 티타늄막(36)에 대하여 작기 때문에, 티타늄막(36)이 노출할 때까지 행함으로써, 마스킹되어 있지 않은 전극막(37)만을 부식할 수 있다. 그리고, 전극막(37)은 마스크(38)로 마스킹되어 에칭 처리가 실시되지 않은 부분이 전극층(20)이 된다.
다음으로, 마스크(38)에 마스킹되어 있지 않은 티타늄막(36)에 대하여 에칭 처리를 실시한다. 이 에칭 처리는 예를 들면 불산암모늄과 1수소2불화암모늄 등을소정의 비율로 혼합한 혼합산을 부식제로 하는 웨트 에칭이나, CF4플라즈마 등에 의한 플라즈마 에칭 등에 의해 행하여진다. 이 에칭 처리에서는 부식제나 CF4플라즈마에 있어서의 부식성이 티타늄 이외의 금속에 대하여 작기 때문에, 예를 들면 비아(24)로부터 노출되어 있는 랜드(9a) 등을 부식하지 않고 티타늄막(36)만을 부식할 수 있다. 티타늄막(36)은 마스크(38)로 마스킹되어 에칭 처리가 실시되지 않은 부분이 하티타늄층(19)이 된다. 이 하티타늄층(19)은 전극층(20)과 제 1 절연층(11)과의 밀착성을 높이도록 기능한다.
다음으로, 각각 에칭 처리가 실시됨으로써 얻어진 하티타늄층(19) 및 전극층(20) 상에 형성된 마스크(38)를 제거한다. 이렇게 하여, 제 1 절연층(11) 상에는 도 22에 도시하는 바와 같이, 하티타늄층(19)과 전극층(20)이 순차 적층된 수전극부(21)가 형성된다.
다음으로, 표면에 수전극부(21)가 형성된 제 1 절연층(11) 상에는 제 1 수동 소자 형성 공정(S-9)이 실시됨으로써, 수전극부(21)와 전기적으로 접속하는 커패시터(12), 레지스터(13)와 같은 수동 소자가 형성된다.
이들 수동 소자를 제 1 절연층(11) 상에 형성할 때는 우선, 도 23에 도시하는 바와 같이, 제 1 절연층(11)의 주면 전체면에 수전극부(21)를 덮도록 예를 들면 질화탄탈륨(TaN)이나 탄탈륨(Ta) 등으로 이루어지는 저항체막(39)을 성막한다. 이 저항체막(39)은 양극 산화함으로써 커패시터(12)가 되는 산화탄탈륨(TaO) 유전체막의 베이스막이다. 이 저항체막(39)의 성막 방법은 예를 들면 2000Å 정도의 두께로성막이 가능한 스퍼터링법 등이 사용된다.
다음으로, 도 24에 도시하는 바와 같이, 제 1 절연층(11) 상에 성막된 저항체막(39)에는 원하는 부분만 양극 산화 처리를 실시하기 때문에 표면에 마스크(40)가 형성된다. 마스크(40)는 예를 들면 패터닝성에 뛰어난 포토레지스트나 절연성에 뛰어난 SiO2등을 사용하여, 양극 산화 처리에 의한 인가 전압에 대하여 충분히 절연하는 두께로 형성된다. 이로써, 마스크(40)의 개구부(40a)로부터 바깥쪽에 마주하는 저항체막(39)에만 양극 산화 처리가 실시된다.
다음으로, 도 25에 도시하는 바와 같이, 마스크(40)의 개구부(40a)로부터 바깥쪽에 마주하는 저항체막(39)에 대하여 양극 산화 처리를 실시한다. 이 양극 산화 처리는 예를 들면 붕산화암모늄 등의 전해액 속에서 저항체막(39)이 양극이 되도록 50 내지 200V의 전압이 인가됨으로써, 저항체막(39)이 산화되어, TaO층(41)을 부분적으로 형성한다. 또한, TaO층(41)은 저항체막(39)에 인가되는 전압을 조정함으로써, 소정의 두께로 형성하는 것이 가능하다. 다음으로, 도 26에 도시하는 바와 같이, 양극 산화 처리가 실시된 저항체막(39) 상에 형성된 마스크(40)를 제거한다. 이로써, 저항체막(39)의 표면이 선택적으로 산화된 TaO층(41)을 커패시터(12)의 유전체 재료로 할 수 있다. 다음으로, 저항체막(39)에 대하여, 커패시터(12) 및 레지스터(13)의 형성 부위가 되는 부분을 레지스트 등으로 마스킹한 상태에서 드라이 에칭 등을 실시한다.
이렇게 하여, 도 27에 도시하는 바와 같이, 제 1 절연층(11) 상에는 수전극부(21)와 전기적으로 접속된 수동 소자로서 커패시터(12) 및 레지스터(13)가 동시에 패턴 형성된다. 또한, 레지스터(13)는 마스크(40)를 사용하지 않고, 저항체막(39)의 표면 전체면에 양극 산화 처리를 실시하여 TaO막을 형성한 후에, 패터닝하여 형성하여도 된다. 이 경우에는 레지스터(13)의 표면에도 산화막이 형성되어, 이 산화막이 보호막으로서 기능하기 때문에, 레지스터(13)의 고주파 특성을 장기간에 걸쳐 안정시키게 된다.
다음으로, 주면 상에 각 수동 소자가 형성된 제 1 절연층(11)에 대하여, 제 1 패턴 배선 형성 공정(S-10)이 실시됨으로써, 수전극부(21)와 전기적으로 접속하는 제 1 패턴 배선(14)을 패턴 형성한다.
제 1 절연층(11) 상에 제 1 패턴 배선 형성 공정(S-10)을 실시할 때는 우선, 도 28에 도시하는 바와 같이, 커패시터(12), 레지스터(13) 및 수전극부(21)를 덮도록 하지 티타늄층(22)이 되는 하티타늄막(42)을 제 1 절연층(11)의 표면 전체면에 걸쳐 200Å 정도의 두께로 성막한다. 이 하지 티타늄막(42)은 예를 들면 스퍼터링법이나 증착법 등에 의해 성막되어 이루어진다. 다음으로, 도 29에 도시하는 바와 같이, 이 하지 티타늄막(42)의 표면 전체면에 걸쳐 하지층(23)이 되는 하지막(43)을 2000Å 정도의 두께로 성막한다. 여기서는, 하지막(43)으로서, 고주파 특성이나 패터닝성에 뛰어난 예를 들면 Cu 등을 사용하고 있다. 하지막(43)으로서는 Cu 이외에도, 예를 들면 Al, Au, Pt 등의 금속을 사용할 수 있다.
다음으로, 도 30에 도시하는 바와 같이, 이 하지막(43) 상에 예를 들면 포토리소그래프법 등에 의해, 제 1 패턴 배선(14)이 형성되는 부분을 개구하는 두께 12㎛ 정도의 마스크(44)를 패턴 형성한다. 또한, 마스크(44)는 포토리소그래프법에 의해 형성되는 것에 한정되지 않고, 기타 적당한 방법이나 재질에 의해 형성되어도 된다. 다음으로, 도 31에 도시하는 바와 같이, 마스크(44)가 형성된 제 1 절연층(11) 상에 예를 들면 도금법 등에 의해 두께 10㎛ 정도의 예를 들면 Cu 등으로 이루어지는 금속막(45)을 형성한다. 금속막(45)은 이후 공정에 있어서, 습식 에칭 처리에 의해 하층의 하지막(43) 및 하지 티타늄막(42)이 패터닝됨으로써 제 1 패턴 배선(14)이 된다. 또한, 커패시터(12) 상에 형성된 금속막(45)은 커패시터(12)와 제 2 패턴 배선(17)을 전기적으로 접속시키는 상전극층(46)이 된다.
다음으로, 도 32에 도시하는 바와 같이, 마스크(44)를 하지막(43) 상에서 제거한다. 다음으로, 도 33에 도시하는 바와 같이, 금속막(45)이 형성되어 있지 않은 영역에서 노출하고 있는 하지막(43)에 대하여 에칭 처리를 실시한다. 이 에칭 처리는 예를 들면 질산, 황산, 아세트산 등을 소정의 비율로 혼합한 혼합산을 부식제로 하는 웨트 에칭 등에 의해 행하여진다. 이 에칭 처리에서는, 혼합산으로 이루어지는 부식제의 부식성이 하지 티타늄막(42)에 대하여 작기 때문에, 하지 티타늄막(42)이 노출할 때까지 행하는 것이 가능하여, 금속막(45)이 형성되어 있지 않은 영역의 하지막(43)만을 부식할 수 있다. 이 하지막(43)은 금속막(45)에 마스킹되어 에칭 처리가 실시되지 않은 부분이 패터닝된 하지층(23)이 된다. 이 때, 금속막(45)에서는 하지막(43)을 에칭한 부식제에 의해 부식되지만, 그 두께가 하지막(43)의 두께에 대하여 충분히 두껍기 때문에 약간의 두께 감소로 억제된다.
다음으로, 도 34에 도시하는 바와 같이, 금속막(45)이 형성되어 있지 않은 영역에서 노출하고 있는 하지 티타늄막(42)에 대하여 에칭 처리를 실시한다. 이 에칭 처리는 예를 들면 불산암모늄과 1수소2불화암모늄 등을 소정의 비율로 혼합한 혼합산을 부식제로 하는 웨트 에칭이나 CF4플라즈마 등에 의한 플라즈마 에칭 등에 의해 행하여진다. 이 에칭 처리에서는, 부식제나 CF4플라즈마의 부식성이 티타늄 이외의 금속에 대하여 작기 때문에, 예를 들면 금속막(45)이나 전극층(20)을 부식하지 않고 하지 티타늄막(42)만을 부식할 수 있다. 이 하지 티타늄막(42)은 금속막(45)에 마스킹되어 에칭 처리가 실시되지 않은 부분이 패터닝된 하지 티타늄층(22)이 된다. 이 하지 티타늄층(22)은 하지층(23)과, 예를 들면 제 1 절연층(11), 수전극부(21) 및 커패시터(12)의 TaO층(41)과의 밀착성을 높이도록 기능한다.
이렇게 하여, 전극층(20)과 전기적으로 접속되고, 또한 하지에 하지 티타늄층(22) 및 하지층(23)을 갖는 제 1 패턴 배선(14)이 제 1 절연층(11) 상에 패턴 형성된다. 그리고, 이로써, 빌드 업 형성면(2a) 상에 제 1 패턴 배선(14)이 제 1 절연층(11)을 개재시켜 패턴 형성되어 있는 제 1 고주파층(15)이 된다.
이상과 같은 제 1 패턴 배선 형성 공정(S-10)에서는 하지막(43) 및 하지 티타늄막(42)에 각각 에칭 처리를 실시할 때에, 부식시키는 금속에 선택제가 있는 부식제를 각각 사용하고 있다. 이것은 하지막(43)에 에칭 처리를 실시할 경우에는, 부식제에 의한 하지 티타늄막(42)의 부식이 억제되기 때문에, 하지 티타늄층(22)이되는 하지 티타늄막(42)이 커패시터(12), 레지스터(13) 및 수전극부(21)의 부식제에 의한 부식을 막는 보호막으로서 기능하게 된다. 한편, 하지 티타늄막(42)에 에칭 처리를 실시할 경우에는, 부식제에 의한 금속막(45), 수전극부(21), 각 수동 소자 등의 부식이 억제되기 때문에, 하지 티타늄막(42)만이 부식되게 된다.
따라서, 제 1 패턴 배선 형성 공정(S-10)에서는 하지 티타늄층(22)이 되는 하지 티타늄막(42)이 하지막(43)에 있어서의 에칭 처리 시의 부식제에 의한 금속막(45), 수전극부(21), 수동 소자 등의 부식을 막기 때문에, 각 수동 소자에 있어서의 수전극부(21)와의 전기적 접속이 손상되는 일이 없는 제 1 패턴 배선(14)을 적절히 형성할 수 있다.
다음으로, 도 35에 도시하는 바와 같이, 제 1 패턴 배선(14)이 패턴 형성된 제 1 절연층(11) 상에 제 2 절연층 형성 공정(S-11)이 실시됨으로써, 절연성 유전재로 이루어지는 제 2 절연층(16)을 형성한다. 이 제 2 절연층(16)이 되는 절연성 유전재에는 코어 기판(4) 및 제 1 절연층(11)과 마찬가지로 저유전율로 낮은 Tan(δ), 즉 고주파 특성에 뛰어나고 또한 내열성이나 내약품성에 뛰어난 재료가 사용된다. 구체적으로는, 절연성 유전재에 예를 들면 벤조사이클로부텐(BCB), 폴리이미드, 폴리노르보르넨(PNB), 액정 폴리머(LCP) 혹은 에폭시 수지나 아크릴계 수지 등이 사용된다. 그리고, 이 제 2 절연층(16)은 제 1 절연층(11)과 같은 방법에 의해, 제 1 패턴 배선(14) 및 각 수동 소자를 피복하도록 제 1 절연층(11) 상에 형성된다.
다음으로, 도 36에 도시하는 바와 같이, 제 1 절연층(11) 상에 형성된 제 2절연층(16)에 대하여 복수의 비아(25)를 형성한다. 이들 비아(25)는 커패시터(12) 상에 형성되어 있는 상전극층(46) 및 제 1 패턴 배선(14)이 갖는 랜드(14a) 등에 대응하여 형성되며, 상전극층(46), 랜드(14a)를 바깥쪽에 마주하게 한다. 이들 비아(25)는 제 2 절연층(16)을 형성하는 절연성 유전재에 감광성 수지를 사용한 경우, 소정의 패턴으로 형성된 마스크를 제 2 절연층(16) 상에 형성하여, 포토리소그래프법에 의해 형성되지만, 이 방법에 한정되지 않고, 기타 적당한 방법에 의해 형성하여도 된다.
다음으로, 제 2 절연층(16) 상에 제 2 패턴 배선 형성 공정(S-12)에 의해, 예를 들면 인덕터 등의 수동 소자를 갖는 제 2 패턴 배선(17)을 패턴 형성한다. 이 제 2 패턴 배선(17)을 제 2 절연층(16) 상에 형성할 때는 우선, 도 37에 도시하는 바와 같이, 하지 티타늄막(47)을 제 2 절연층(16)의 표면 전체면에 걸쳐 200Å 정도의 두께로 성막한다. 이 하지 티타늄막(47)은 예를 들면 스퍼터링법이나 증착법 등에 의해 성막되어 이루어진다. 다음으로, 도 38에 도시하는 바와 같이, 이 하지 티타늄막(47)의 표면 전체면에 걸쳐 하지막(48)을 2000Å 정도의 두께로 성막한다. 여기서는 하지막(48)으로서, 고주파 특성이나 패터닝성에 뛰어난 예를 들면 Cu 등을 사용한다. 또한, 하지막(48)으로서는 Cu 이외에도, 예를 들면 Al, Au, Pt 등의 금속을 사용하여도 된다.
다음으로, 도 39에 도시하는 바와 같이, 이 하지막(48) 상에 예를 들면 포토리소그래프법 등에 의해, 제 1 패턴 배선(14)이 형성되는 부분을 개구하는 두께 12㎛ 정도의 마스크(49)를 패턴 형성한다. 또한, 마스크(49)는 포토리소그래프법에의해 형성되는 것에 한정되지 않고, 기타 적당한 방법이나 재질에 의해 형성되어도 된다. 다음으로, 도 40에 도시하는 바와 같이, 마스크(49)가 형성된 제 2 절연층(16) 상에 예를 들면 도금법 등에 의해 두께 10㎛ 정도의 금속막(50)을 형성한다. 이 금속막(50)은 이후 공정에 있어서, 하지가 되는 하지막(48) 및 하지 티타늄막(47)에 대하여 각각 습식 에칭 처리가 실시됨으로써 제 2 패턴 배선(17)이 된다.
다음으로, 도 41에 도시하는 바와 같이, 마스크(49)를 하지막(48) 상에서 제거한다. 다음으로, 도 42에 도시하는 바와 같이, 금속막(50)이 형성되어 있지 않은 영역에서 노출하고 있는 하지막(48)에 대하여 에칭 처리를 실시한다. 이 에칭 처리에서는 하지막(43)에 대하여 실시한 웨트 에칭 처리의 경우와 동일한 부식제를 사용함으로써, 금속막(50)이 형성되어 있지 않은 영역의 하지막(48)에 대하여 적절하게 실시할 수 있다. 하지막(48)은 금속막(50)에 마스킹되어 에칭 처리가 실시되지 않은 부분이 패터닝된 하지층(51)이 된다. 이 때, 금속막(50)에서는 하지막(48)을 에칭한 부식제에 의해 부식되지만, 그 두께가 하지막(48)의 두께에 대하여 충분히 두껍기 때문에 약간의 두께 감소로 억제된다.
다음으로, 도 43에 도시하는 바와 같이, 금속막(50)이 형성되어 있지 않은 영역에서 노출하고 있는 하지 티타늄막(47)에 대하여 에칭 처리를 실시한다. 이 에칭 처리에서는, 하지 티타늄막(42)에 대하여 실시한 웨트 에칭 처리의 경우와 동일한 부식제 및 CF4플라즈마 등을 사용함으로써, 예를 들면 금속막(50)이나 비아(25)로부터 노출하고 있는 상전극층(46), 랜드(14a) 등을 부식하지 않고 하지 티타늄막(47)에만 실시할 수 있다. 그리고, 하지 티타늄막(47)은 금속막(50)에 마스킹되어 에칭 처리가 실시되지 않은 부분이 패터닝된 하지 티타늄층(52)이 된다. 이 하지 티타늄층(52)은 하지층(51)과, 예를 들면 제 2 절연층(16)과의 밀착성을 높이도록 기능한다.
이렇게 하여, 하지에 하지층(51) 및 하지 티타늄층(52)을 갖는 제 2 패턴 배선(17)이 제 2 절연층(16) 상에 패턴 형성된다. 이 제 2 패턴 배선(17)에는 패턴이 형성될 때에, 그 일부에 인덕터(53)가 패턴 형성되어 있다. 이 인덕터(53)에서는 직렬 저항치가 문제가 되지만, 상술한 바와 같이 제 2 패턴 배선(17)이 도금법 등에 의해 충분한 두께를 가지고 패턴 형성됨으로써, 저주파수에서도 충분히 기능시키는 것이 가능하기 때문에 인덕터 특성 손실을 억제할 수 있다. 이로써, 제 1 절연층(11) 상에 제 2 패턴 배선(17)이 제 2 절연층(16)을 개재시켜 패턴 형성되어 있는 제 2 고주파층(18)이 된다.
이상과 같은 공정을 거침으로써, 베이스 기판(2)의 빌드 업 형성면(2a) 상에 제 1 고주파층(15) 및 제 2 고주파층(18)에 의해 구성되는 회로부(3)가 제작된다.
다음으로, 도 44에 도시하는 바와 같이, 베이스 기판(2)의 코어 기판(4)에 있어서의 제 2 주면(4b) 측의 수지층(30b)에 대하여 연마 가공을 실시함으로써 제 4 배선층(10), 즉 마더 기판(93)에 전기적으로 접속되는 입출력 단자부(35)를 노출시킨다. 다음으로, 도 45에 도시하는 바와 같이, 레지스트층 형성 공정(S-13)에 의해, 회로부(3)의 표면 전체와 베이스 기판(2)의 제 4 배선층(10) 측의 주면 전체에레지스트층(31)을 각각 형성한다.
다음으로, 이들 레지스트층(31)에 대하여 패턴 형성한 마스크를 개재시켜 포토리소그래프 처리를 실시함으로써, 소정의 위치에 랜드(54)가 임하는 개구부(55a)와, 입출력 단자부(35)가 마주하는 개구부(55b)를 형성한다. 다음으로, 도 46에 도시하는 바와 같이, 이들 개구부(55a, 55b)에서 노출하고 있는 랜드(54) 및 입출력 단자부(35)에 대하여 무전해 니켈/구리 도금을 실시함으로써, 각각 전극 단자(56a, 56b)를 형성한다. 이상과 같이 하여 회로 기판(1)이 제조된다.
이렇게 하여 제조된 회로 기판(1)은 회로부(3)에 있어서, 제 1 절연층(11) 상의 소정의 영역에 하티타늄층(19)과 전극층(20)이 순차 적층된 수전극부(21)가 형성되고, 제 1 절연층(11) 상에 형성된 수전극부(21) 및 각 수동 소자를 덮는 하지 티타늄막(42) 및 하지막(43)에 대하여, 에칭 처리를 각각 실시함으로써, 제 1 패턴 배선(14)의 하지로서 하지 티타늄층(22)과 하지층(23)이 순차 적층 형성된 구조를 갖고 있다.
이로써, 본 발명에 관련되는 회로 기판(1)에서는 제 1 고주파층(15)에 있어서, 하지 티타늄층(22)이 제 1 절연층(11), 수전극부(21) 및 각 수동 소자와, 하지층(23)과의 밀착성을 높이도록 기능하여, 하지 티타늄층(22)이 되는 하지 티타늄막(42)이 하지층(23)을 에칭 처리에서 패턴 형성할 때의 부식제에 의한 수전극부(21), 커패시터(12) 및 레지스터(13)의 부식을 막는 보호막으로서 기능한다. 따라서, 이들 수동 소자와 제 1 패턴 배선(14) 사이의 전기적인 절연 불량을 막음과 동시에, 제 1 절연층(11)에 대하여 밀착성을 높일 수 있고, 또한 부식제의 부식에 의한 열화가 억제된 고성능 커패시터(12) 및 레지스터(13)를 형성할 수 있다.
본 발명에 관련되는 회로 기판(1)에서는 제 2 고주파층(18)에 있어서, 하지 티타늄층(52)이 제 2 절연층(16)과 하지층(51)과의 밀착성을 높이도록 기능하여, 하지 티타늄층(52)이 되는 하지 티타늄막(47)이 하지막(48)을 에칭 처리에서 패턴 형성할 때의 부식제에 의한 상전극층(46), 랜드(14a) 등의 부식을 막는 보호막으로서 기능한다. 따라서, 상전극층(46), 랜드(14a)와 제 2 패턴 배선(17) 사이의 전기적인 절연 불량을 막음과 동시에, 제 2 절연층(16)에 대하여 밀착성이 높여진 고성능인 인덕터(53)를 형성할 수 있다.
더욱이, 이 회로 기판(1)에서는 베이스 기판(2)에 전원이나 그랜드 등의 각 배선층이 형성되고, 회로부(3)에 각 수동 소자 등이 형성되어 있음으로써, 양자가 전기적으로 분리되어 전기적 간섭 발생이 억제되어, 고주파 특성을 향상시킬 수 있다.
더욱이 또한, 이 회로 기판(1)에서는 베이스 기판(2)에 적층 형성되는 각 배선층이나 회로부(3)에 적층 형성되는 각 수동 소자, 각 패턴 배선(14, 17) 등의 고밀도 배선을 박막 기술에 의해 패턴 형성하는 것이 가능하기 때문에, 박형화, 소형화를 도모할 수 있다.
더욱이 또한, 이 회로 기판(1)에서는 코어 기판(4)을 코어로 하는 베이스 기판(2)이 주로 상술한 유기 재료에 의해 형성되기 때문에, 비교적 고가가 되는 Si 기판이나 유리 기판을 베이스 기판에 사용한 경우와 비교하여 염가로, 재료 비용 저감을 도모할 수 있다.
더욱이 또한, 이 회로 기판(1)에서는 회로부(3)에 있어서, 제 1 고주파층(15) 및 제 2 고주파층(18)의 형성 방법을 순차 반복함으로써, 일부에 수동 소자가 형성된 패턴 배선을 3층 이상의 다층에 걸쳐 패턴 형성하는 것이 가능하다.
또한, 상술한 회로 기판(1)에 있어서는, 커패시터(12)로서 TaO층(41)을 유전체막으로 하고 있는 TaO 커패시터를 예로 들어 설명하고 있지만, 이것에 한정되는 것이 아니라, 예를 들면 각 절연층을 유전체로 하여 각 배선층 및/또는 각 패턴 배선으로 구성되는 층간 커패시터로 하여도 된다.
이상과 같이 하여 제조된 회로 기판(1)은 상술한 바와 같이 회로부(3)의 실장면(3a) 상에 전극 단자(56a)를 개재시켜 고주파 IC(90)나 칩 부품(91)이 프립 칩 실장법 등의 적당한 실장 방법에 의해 탑재된다. 회로 기판(1)은 베이스 기판(2)의 마더 기판 실장면(2b)이 전극 단자(56b)를 개재시켜 프립 칩 실장법이나 땜납 볼 등에 의해 마더 기판(93)에 실장된다. 회로 기판(1)은 고주파 IC(9O) 등을 실장한 상태에 있어서, 전자 노이즈의 영향을 배제하기 위한 쉴드 커버(92)가 장착되어 회로부(3)의 실장면(3a)이 덮여 고주파 모듈 장치(94)를 구성하고 있다.
그런데, 고주파 모듈 장치(94)에 있어서는 상술한 바와 같이 회로 기판(1)의 회로부(3)를 쉴드 커버(92)에 의해 피복한 구조이기 때문에, 회로부(3)의 실장면(3a) 상에 실장된 고주파 IC(90)나 칩 부품(91)으로부터 발생한 열이 쉴드 커버(92) 내에 축적되어 회로 특성에 악영향을 미치는 일이 있다. 따라서, 고주파 모듈 장치(94)에는 적당한 방열 기구를 설치하는 것이 바람직하다.
도 47에 도시하는 고주파 모듈 장치(95)는 발열량이 큰 고주파 IC(90)의 상면과 쉴드 커버(92)의 내면 사이에 열 전도성 수지재(80)를 충전하여 방열 구조를 구성하여 이루어진다. 고주파 모듈 장치(95)에 있어서는 고주파 IC(90)로부터의 발열이 열 전도성 수지재(80)를 개재시켜 쉴드 커버(92)로 전달되며, 이 쉴드 커버(92)를 개재시켜 방열됨으로써 열이 내부에 박혀 특성에 악영향을 미치는 것이 방지된다. 또한, 고주파 모듈 장치(95)에 있어서는, 비교적 대형 고주파 IC(90)를 열 전도성 수지재(80)와 쉴드 커버(92)에 의해 보존함으로써, 기계적인 실장 강성 향상도 도모되게 된다.
도 48에 도시하는 고주파 모듈 장치(96)는 고주파 IC(90)나 칩 부품(91)으로부터 발생하는 열을 더욱 효율적으로 방열하도록 구성하여 이루어지며, 상술한 열 전도성 수지재(80)와 더불어 고주파 IC(90)의 탑재 영역에 대응하여 베이스 기판(2)과 회로부(3)에 연이어 통하는 다수의 냉각용 비아(81)가 형성되어 이루어진다. 이들 냉각용 비아(81)는 베이스 기판(2)이나 회로부(3)에 상술한 회로 접속용 각 비아를 형성할 때에 같은 공정에 의해 형성된다.
도 48에 도시하는 고주파 모듈 장치(96)에 있어서는, 고주파 IC(90)로부터 발생한 열이 상술한 바와 같이 열 전도성 수지재(80)를 개재시켜 쉴드 커버(92)로부터 방열됨과 동시에, 냉각용 비아(81)를 개재시켜 베이스 기판(2)의 바닥면에 전달되어 외부로 방열된다. 고주파 모듈 장치(96)는 회로 기판(1)의 상하로부터의 방열이 행하여짐으로써 효율적인 방열이 행하여지게 된다. 또한, 고주파 모듈 장치(96)는 냉각용 비아(81)만에 의해 방열 구조를 구성하도록 하여도 된다. 또한,고주파 모듈 장치(96)는 예를 들면 코어 기판(4)에 형성되는 구리 호일부(82)가 예를 들면 50nm으로 두께를 크게 하여 형성한 것을 사용하도록 하여, 이 구리 호일부(82)에 대하여 냉각용 비아(81)가 각각 접속되도록 함으로써 코어 기판(4)으로부터의 방열이 행하여지도록 하여도 된다.
도 49에 도시하는 고주파 모듈 장치(97)는 코어 기판(83)에 예를 들면 구리나 얼로이 등의 도전성이 양호한 메탈 코어를 갖는 베이스 기판(2) 상에 회로부(3)가 형성되어 있다. 고주파 모듈 장치(97)는 이 코어 기판(83)에 대하여 상술한 다수의 냉각용 비아(81)가 각각 접속되도록 구성되어 있다. 고주파 모듈 장치(97)에 있어서는, 냉각용 비아(81)를 개재시켜 코어 기판(83)으로부터의 방열도 행하여지며, 상술한 방열용 열 전도성 수재(80)나 냉각용 비아(81)의 구성에 의해 더욱 효율적인 방열이 행하여지게 되어 신뢰성 향상이 도모된다.
상술한 각 고주파 모듈 장치에서는 중간체(28)를 제작하여, 이 양 주면에 제 3 수지 부착 구리 호일(29) 및 제 4 수지 부착 구리 호일(30)을 접합한 구조의 베이스 기판(2)에 대해서 설명하였지만, 이 회로 기판(1)은 도 50a 내지 도 50e에 도시하는 제 2 베이스 기판의 제작 방법을 근거하여 제작되는 베이스 기판(60) 상에 회로부(3)가 형성된 구조를 갖고 있어도 된다.
여기서 제 2 베이스 기판(60)의 제작 방법에 대해서 설명한다. 베이스 기판(60)의 제작 공정은 2장의 양면 기판(61a, 61b)을 사용하여 상술한 베이스 기판(2)과 동일한 베이스 기판(60)이 제작된다. 또한, 베이스 기판(60)의 제작 공정은 개별 공정을 상술한 베이스 기판(2)의 각 제작 공정과 동일하게 하기 때문에,그 상세한 설명은 생략한다.
이 베이스 기판(60)을 제작할 때는 우선, 도 50a에 도시하는 바와 같은 양면 기판(61)을 준비한다. 이 양면 기판(61)은 양 주면 상에 도체층(62a, 62b)을 용이하게 한다. 다음으로, 도 50b에 도시하는 바와 같이, 양면 기판(61)의 도체층(62a, 62b)에 대하여, 포토리소그래프 처리를 실시함으로써 소정의 패터닝을 하여, 에칭 처리를 실시함으로써 소정의 패턴 배선(63a, 63b)을 패턴 형성한다. 다음으로, 도 50c에 도시하는 바와 같이, 소정의 패턴 배선(63a, 63b)이 형성된 2장의 양면 기판(61)을 예를 들면 중간 수지재(64)를 개재시켜 접합한다. 다음으로, 도 50d에 도시하는 바와 같이, 2장의 양면 기판(61)의 각 패턴 배선(63a, 63b)에 대해서 비아 접속을 각각 행함으로써 중간체(65)를 제작한다.
다음으로, 도 50e에 도시하는 바와 같이, 중간체(65)의 표리 양 주면에 각각 열 프레스에 의해 제 1 수지 부착 구리 호일(66)과 제 2 수지 부착 구리 호일(67)을 접합한다. 다음으로, 도 50f에 도시하는 바와 같이, 접합된 이들 제 1 수지 부착 구리 호일(66)과 제 2 수지 부착 구리 호일에 연마 가공이 실시된다. 제 1 수지 부착 구리 호일(66) 측에 있어서는 패턴 배선(63a)이 노출할 때까지 연마 가공이 실시됨으로써 고정밀도의 평탄화된 빌드 업 형성면(60a)이 형성된다. 한편, 제 2 수지 부착 구리 호일(67) 측에 있어서는 패턴 배선(63b)이 바깥쪽으로 노출하지 않을 정도의 연마 가공이 실시된다. 이러한 공정을 거침으로써, 베이스 기판(60)이 제작된다.
이상, 2장의 양면 기판(61)을 사용하여 제작되는 베이스 기판(60)에 대해서설명하였지만, 이 회로 기판(1)은 도 51a 내지 도 51d에 도시하는 제 3 베이스 기판의 제작 방법을 사용하여 제작되는 베이스 기판(70) 상에 회로부(3)가 형성된 구조를 갖고 있어도 된다.
여기서 제 3 베이스 기판(70)의 제작 방법에 대해서 설명한다. 이 베이스 기판(70)의 제작 공정은 예를 들면 상술한 도 50a 내지 도 50d에 도시하는 공정을 거쳐 제작된 도 51a에 도시하는 중간체(65)의 표리 주면에 딥 코팅법에 의해 예를 들면 절연성 유전재 등으로 이루어지는 액체형 수지를 도포함으로써 제작된다. 또한, 베이스 기판(70)의 제작 공정은 개별 공정을 상술한 베이스 기판(2)의 각 제작 공정과 동일하게 하기 때문에, 그 상세한 설명은 생략한다.
이 베이스 기판(70)을 제작할 때는 우선, 도 51b에 도시하는 바와 같이, 중간체(65)를 준비하여, 이 중간체(65)를 액체 저장통(71) 내에 저축된 적당한 용매에 의해 녹은 액체형 수지재(72)에 침지시킨다. 다음으로, 중간체(65)를 소정 시간 침지한 후에, 소정의 인상 속도로 액체 저장통(71)으로부터 추출한다. 이로써, 도 51c에 도시하는 바와 같이, 중간체(65)의 표리 주면에 액체형 수지재(72)의 수지층(73a, 73b)이 동시에 형성된다.
이렇게 하여 수지층(73a, 73b)이 형성된 중간체(65)를 수평 상태로 보존하여 베이킹 처리를 실시하여, 여분의 유기 성분을 증발시킨다. 다음으로, 도 51d에 도시하는 바와 같이, 형성된 수지층(73a, 73b)에 연마 가공이 실시된다. 수지층(73a)에 있어서는, 패턴 배선(63a)이 노출할 때까지 연마 가공이 실시됨으로써 고정밀도의 평탄화된 빌드 업 형성면(70a)이 형성된다. 한편, 수지층(73b) 측에 있어서는패턴 배선(63b)이 바깥쪽으로 노출하지 않을 정도의 연마 가공이 실시된다. 이러한 공정을 거침으로써, 베이스 기판(70)이 제작된다.
상술한 바와 같이, 본 발명은 베이스 기판에 빌드 업 형성된 회로부에 있어서, 하지 티타늄층이 절연층, 수전극부 및 수동 소자부와, 하지층과의 밀착성을 높이도록 기능하고, 하지 티타늄층이 되는 하지 티타늄막이 하지층을 습식 에칭 처리에서 패턴 형성할 때의 에칭액에 의해 수전극부나 수동 소자부가 부식하여버리는 것을 막는 보호막으로서 기능하고 있다. 따라서, 본 발명에 의하면, 수전극부나 수동 소자부의 부식이 방지되어 수동 소자부 열화를 억제하여, 수동 소자부와 배선층 사이의 전기적인 절연 불량을 막기 때문에, 고성능의 수동 소자부를 갖는 박막 회로 기판 장치를 얻을 수 있다.
본 발명은 회로부에 있어서, 수동 소자부를 구비하는 배선층과 같은 고밀도의 배선을 박막 기술에 의해 패턴 형성하는 것을 가능하게 하고 있기 때문에, 박막 회로 기판 장치의 박형화를 도모하며, 더욱이 소형화를 도모할 수 있다. 본 발명은 회로부의 형성 공정을 반복함으로써 수동 소자부를 구비한 배선층을 3층 이상의 다층에 걸쳐 형성하기 때문에, 베이스 기판이나 회로부의 절연층을 비교적 염가인 유기 재료를 사용하여 형성할 수 있기 때문에, 제조 비용을 억제하여 염가로 제조할 수 있다.

Claims (14)

  1. 평탄화된 주면(主面)을 빌드 업 형성면으로 하는 베이스 기판과,
    상기 베이스 기판의 빌드 업 형성면 상에 절연층과, 배선층이 빌드 업 형성되어 있으며, 상기 절연층 상에 티타늄층과 전극층이 순차 적층된 수전극부(受電極部)가 형성되어 있음과 동시에, 상기 수전극부와 전기적으로 접속된 수동 소자부로서 적어도 커패시터부 및/또는 저항체부가 형성되어 이루어지는 회로부를 구비하며, 상기 회로부는 상기 절연층 상에 상기 수전극부 및 상기 수동 소자부를 덮도록 하지(下地) 티타늄막과 하지막이 순차 적층되며, 상기 하지막 상에 패턴 형성된 상기 배선층이 되는 금속막을 차폐부로 하여 상기 금속막이 형성되어 있지 않은 영역의 상기 하지막에 대하여 제 1 습식 에칭 처리를 실시함으로써 패턴 형성된 하지층과, 상기 금속막이 형성되어 있지 않은 영역의 상기 하지 티타늄막에 대하여 제 2 습식 에칭 처리를 실시함으로써 패턴 형성된 하지 티타늄층을 구비하고 있는 것을 특징으로 하는, 박막 회로 기판 장치.
  2. 제 1 항에 있어서,
    상기 절연층은 폴리페닐에틸렌, 비스말레이드트리아진, 폴리이미드, 액정 폴리머, 폴리노르보르넨, 벤조사이클로부텐 중 어느 한 종류 또는 복수 종류를 혼합한 유기재, 에폭시계 수지재, 아크릴계 수지재 중 어느 한 종류 또는 복수 종류를 혼합한 재료로 형성되어 있는 것을 특징으로 하는, 박막 회로 기판 장치.
  3. 제 1 항에 있어서,
    상기 배선층은 구리 또는 구리를 함유하는 금속으로 형성되어 있는 것을 특징으로 하는, 박막 회로 기판 장치.
  4. 제 2 항에 있어서,
    상기 커패시터부 및 상기 레지스터부는 질화탄탈륨 또는 탄탈륨으로 이루어지는 저항체층을 갖고 있는 것을 특징으로 하는, 박막 회로 기판 장치.
  5. 제 1 항에 있어서,
    상기 하지막은 구리, 알루미늄, 금, 백금 중 어느 한 종류 또는 복수 종류를 혼합한 금속인 것을 특징으로 하는, 박막 회로 기판 장치.
  6. 제 1 항에 있어서,
    상기 베이스 기판은 코어 기판의 주면 상에 배선층이 다층으로 형성되어 있는 것을 특징으로 하는, 박막 회로 기판 장치.
  7. 제 6 항에 있어서,
    상기 코어 기판은 폴리페닐에틸렌, 비스말레이드트리아진, 폴리이미드, 액정 폴리머, 폴리노르보르넨, 벤조사이클로부텐 중 어느 한 종류 또는 복수 종류를 혼합하여 형성된 양면 기판, 세라믹과 유기 재료의 혼합물에 의해 형성된 양면 기판 또는 에폭시계 양면 기판으로부터 선택되는 유기 기판인 것을 특징으로 하는, 박막 회로 기판 장치.
  8. 평탄화된 주면을 빌드 업 형성면으로 하는 베이스 기판을 제작하는 베이스 기판 제작 공정과,
    상기 베이스 기판의 빌드 업 형성면 상에 절연층과 배선층이 적층되며, 상기 절연층 상에 티타늄층과 전극층을 순차 적층한 수전극부를 형성함과 동시에, 상기 수전극부와 전기적으로 접속하는 수동 소자부로서 적어도 커패시터부 및/또는 저항체부가 형성된 회로부를 빌드 업 형성하는 회로부 형성 공정을 가지고,
    상기 회로부 형성 공정은 상기 절연층 상에 상기 수전극부 및 상기 수동 소자부를 덮도록 하지 티타늄막과 하지막을 순차 성막하는 성막 공정과, 상기 하지막 상에 상기 배선층으로서 금속막을 패턴 형성하는 금속막 형성 공정과, 상기 금속막을 차폐부로 하여, 상기 금속막이 형성되어 있지 않은 영역의 상기 하지막에 대하여 습식 에칭 처리를 실시함으로써 하지층을 패턴 형성하는 제 1 에칭 처리 공정과, 상기 금속막이 형성되어 있지 않은 영역의 상기 하지 티타늄막에 대하여 습식 에칭 처리를 실시함으로써 하지 티타늄층을 패턴 형성하는 제 2 에칭 처리 공정을 갖는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 회로부 형성 공정에 있어서는, 상기 절연층을 폴리페닐에틸렌, 비스말레이드트리아진, 폴리이미드, 액정 폴리머, 폴리노르보르넨, 벤조사이클로부텐 중 어느 한 종류 또는 복수 종류를 혼합한 유기재, 에폭시계 수지재, 아크릴계 수지재 중 어느 한 종류 또는 복수 종류를 혼합한 재료로 형성하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 회로부 형성 공정에 있어서는, 상기 배선층을 구리 또는 구리를 함유하는 금속으로 형성하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 회로부 형성 공정에 있어서는, 상기 커패시터부 및 저항체부에 질화탄탈륨 또는 탄탈륨으로 이루어지는 저항체층을 형성하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 회로부 형성 공정에 있어서, 상기 성막 공정은 상기 하지막을 구리, 알루미늄, 금, 백금 중 어느 한 종류 또는 복수 종류를 혼합한 금속으로 성막하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 베이스 기판 제작 공정에 있어서는, 코어 기판의 주면 상에 배선층을 다층으로 형성한 베이스 기판을 제작하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 베이스 기판 제작 공정에 있어서는, 코어 기판에 폴리페닐에틸렌, 비스말레이드트리아진, 폴리이미드, 액정 폴리머, 폴리노르보르넨, 벤조사이클로부텐 중 어느 한 종류 또는 복수 종류를 혼합하여 형성된 양면 기판, 세라믹과 유기 재료의 혼합물에 의해 형성된 양면 기판 또는 에폭시계 양면 기판으로부터 선택되는 유기 기판을 사용하는 것을 특징으로 하는, 박막 회로 기판 장치의 제조 방법.
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