KR100795852B1 - 고 채널 이동도를 갖는 탄화규소 반도체 장치 및 그 제조방법 - Google Patents

고 채널 이동도를 갖는 탄화규소 반도체 장치 및 그 제조방법 Download PDF

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Abstract

MOS 구조를 갖는 탄화규소(silicon carbide) 반도체 장치는, 기판; 상기 기판에 채널 영역; 제1 불순물 영역; 제2 불순물 영역; 상기 채널 영역 상에 게이트 절연막; 및 상기 게이트 절연막 상에 게이트를 포함한다. 상기 채널 영역은 전류 경로를 제공한다. 상기 채널 영역 및 상기 게이트 절연막은 그 사이에 계면(interface)을 가진다. 상기 계면은 수소 원자 또는 수산기에 의해 종단되는 댕글링 본드(dangling bond)를 포함한다. 상기 계면은 2.6×1020cm-3 이상의 수소 농도를 가진다.
채널 이동도(channel mobility), 댕글링 본드(dangling bond), 어닐(anneal)

Description

고 채널 이동도를 갖는 탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE HAVING HIGH CHANNEL MOBILITY AND METHOD FOR MANUFACTURING THE SAME}
도1은 본 발명의 제1 실시예에 따른 반전(inversion)형 측면(lateral) MOSFET의 단면 구성을 도시한 단면도.
도2a 내지 도2c는 도1에 도시된 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도3a 내지 도3c는 도2a 내지 도2c 이후의 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도4는 게이트 산화막 형성 공정의 분위기 및 온도 제어를 도식적으로 도시한 그래프.
도5는 채널 영역을 구성하는 p형 베이스 층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드가 H 또는 OH 원소에 의해 종단되는 상황을 도시한 전형적인 도식도.
도6은 본 발명의 제2 실시예에 따른 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도7은 게이트의 라운드-오프(round-off) 산화 공정의 분위기 및 온도 제어를 도식적으로 도시한 그래프.
도8a 및 도8b는 본 발명의 제3 실시예에 따른 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도9는 층간 절연막의 리플로우(reflow) 공정의 분위기 및 온도 제어를 도식적으로 도시한 그래프.
도10은 본 발명의 제4 실시예에 따른 축적(accumulation)형 측면 MOSFET의 단면 구성을 도시한 단면도.
도11a 내지 도11d는 도10에 도시된 축적형 측면 MOSFET의 제조 공정을 도시한 단면도.
도12a 내지 도12c는 도11a 내지 도11d 이후의 축적형 측면 MOSFET의 제조 공정을 도시한 단면도.
도13a 내지 도13c는 도12a 내지 도12c 이후의 축적형 측면 MOSFET의 제조 공정을 도시한 단면도.
도14는 본 발명의 제 5실시예에 따른 플래너(planar)형 MOSFET의 단면 구성을 도시한 단면도.
도15a 내지 도15d는 도14에 도시된 플래너형 MOSFET의 제조 공정을 도시한 단면도.
도16a 내지 도16c는 도15a 내지 도15d 이후의 플래너형 MOSFET의 제조 공정을 도시한 단면도.
도17a 내지 도17c는 도16a 내지 도16c 이후의 플래너형 MOSFET의 제조 공정을 도시한 단면도.
도18a 내지 도18c는 도17a 내지 도17c 이후의 플래너형 MOSFET의 제조 공정을 도시한 단면도.
도19a 내지 도19c는 도18a 내지 도18c 이후의 플래너형 MOSFET의 제조 공정을 도시한 단면도.
도20은 본 발명의 제6 실시예에 따른 반전형 측면 MOSFET의 단면 구성을 도시한 단면도.
도21a 내지 도21c는 도20에 도시된 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도22a 및 도22b는 도21a 내지 도21c 이후의 반전형 측면 MOSFET의 제조 공정을 도시한 단면도.
도23은 또다른 실시예에서 보여지는 게이트 산화막 형성 공정의 분위기 및 온도 제어를 도식적으로 도시한 그래프.
도24는 또다른 실시예에서 보여지는 게이트 산화막 형성 공정의 분위기 및 온도 제어를 도식적으로 도시한 그래프.
도25a 및 도25b는 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도의 관계가 조사된 결과를 도시한 그래프.
도26a는 실험에 이용되는 샘플로서 MOS 캐패시터의 단면도이고, 도26b는 계면 상태 밀도 및 분위기의 스위칭 온도의 관계를 도시한 그래프.
도27a 및 도27b는 종래 기술 및 본 기술에 의해 제조된 MOSFET에서 게이트 산화막(SiO2) 및 SiC의 계면 부근의 수소 농도를 각각 도시한 그래프.
도28은 어닐(anneal) 온도 및 채널 이동도(channel mobility)의 관계를 도시한 그래프.
도29a는 중수소(deuterium)의 이탈 온도가 열 이탈 분광 분석(thermal desorption spectroscopy analysis)에 의해 분석된 결과를 도시한 그래프이고, 도29b는 중수(heavy water)의 이탈 온도가 열 이탈 분광 분석에 의해 분석된 결과를 도시한 그래프.
도30은 어닐 온도가 1000℃에 세트되고 어닐 공정이 10분 동안 수행될 때 수소 농도의 조사 결과를 도시한 그래프.
도31은 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도의 관계가 조사된 결과를 도시한 그래프.
도32는 채널 이동도의 어닐 온도 의존성의 조사 결과를 도시한 그래프.
도33은 700℃의 Ar 어닐 처리를 수행하는 MOSFET에 관하여 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사된 결과를 도시한 그래프.
도34는 측면형 MOSFET의 채널 이동도의 평가 결과를 도시한 그래프.
도35는 습식 어닐이 900℃에서 수행될 때 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사된 결과를 도시한 그래프.
도36은 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도의 관계가 조 사된 결과를 도시한 그래프.
도37은 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도의 관계가 조사된 결과를 도시한 그래프.
도38a는 드레인 전압(VD)-드레인 전류(ID) 특성을 도시한 그래프이고, 도 38b는 블로킹(blocking) 특성을 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명*
1,31,61 : 기판 2,33 : p형 베이스층
3 : 컨택 영역 4,36,66,67 : n+형 소스 영역(제1 불순물층)
5,37 : n+형 드레인 영역(제2 불순물층) 6,38,68 : 게이트 산화막
7,39,69 : 게이트 8,40,70 : 층간 절연막
9a~9d,41a~41d,71 : 컨택홀 10,42 : 베이스 전극
11,43,72 : 소스 전극 12,44,74 : 드레인 전극
13,45 : 게이트 전극
본 발명은 고 채널 이동도(high channel mobility)를 갖는 탄화규소(silicon carbide) 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 US 6,764,963에는, 결정면(crystal face)의 면방위(plane azimuth)에서 (11-20)면에 세트되는 a면이 채널에 이용되는 SiC 반도체 소자에서, 습식(wet) 분위기 또는 수소 어닐(anneal)에서의 처리를 수행함으로써 MOS 구조에서의 채널 이동도가 향상될 수 있음이 개시된다. 구체적으로, 채널 이동도는 습식 분위기 또는 수소 어닐의 온도 또는 농도를 선택함으로써 향상될 수 있다.
그러나, US 6,764,963에서 나타난 기술로 획득되는 채널 이동도는 여전히 충분하지 않으므로, 채널 이동도의 향상이 보다 더 요구된다.
전술한 문제점의 관점에서, 본 발명의 목적은 고 채널 이동도를 갖는 탄화규소 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 고 채널 이동도를 갖는 탄화규소 반도체 장치의 제조 방법을 제공하는 것이다.
본 개시의 첫번째 양상에 따르면, MOS 구조를 갖는 탄화규소 반도체 장치는, 탄화규소로 만들어진 기판; 탄화규소로 만들어지고 기판에 배치되며, 전류 경로를 제공하기 위한 채널 영역; 전류 경로의 상류측에 배치된 제1 불순물 영역; 전류 경로의 하류측에 배치된 제2 불순물 영역; 채널 영역의 표면상에 배치된 게이트 절연막; 및 게이트 절연막 상에 배치된 게이트를 포함한다. 채널 영역은, 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류 경로에서의 전류가 제어되도록 하기 위하여, 게이트에 인가되는 전압을 제어함으로써 채널로서 전류 경로를 제공한다. 채널 영역 및 게이트 절연막은 그 사이에 계면(interface)을 가진다. 계면은 수소 원자 또는 수산기에 의해 종단되는 댕글링 본드(dangling bond)를 포함한다. 계면은 2.6×1020cm-3 이상의 수소 농도를 가진다.
위의 장치는 게이트 절연막 및 채널 영역의 계면의 댕글링 본드가 H 또는 OH의 원소에 의해 종단되고, 계면에서의 수소 농도가 2.6×1020cm-3 또는 그 이상에 세트(set)되는 특성을 가진다. 그러므로, 게이트 절연막 및 채널 영역의 계면의 댕글링 본드가 H 또는 OH 원소에 의해 종단되고, 계면에서의 수소 농도가 2.6×1020cm-3 또는 그 이상의 높은 값에 세트된다면, 고 채널 이동도의 탄화규소 반도체 장치를 세트하는 것이 가능하다.
본 개시의 두번째 양상에 따르면, MOS 구조를 갖는 탄화규소 반도체 장치의 제조 방법이 제공된다. 위 방법은, 탄화규소로 만들어진 기판을 준비하는 단계; 기판상에, 탄화규소로 만들어지고 전류 경로를 제공하는 채널 영역을 형성하는 단계; 전류 경로의 상류측에 제1 불순물 영역을 형성하는 단계; 전류 경로의 하류측에 제2 불순물 영역을 형성하는 단계; 채널 영역의 표면상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트를 형성하는 단계; 및 기판을 가열 및 냉각하는 단계를 포함한다. 채널 영역은, 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류 경로에서의 전류가 제어되도록 하기 위하여, 게이트에 인가되는 전압을 제어함으로써 채널로서 전류 경로를 제공한다. 기판을 가열 및 냉각하는 단계에서, 기 판은, 게이트 절연막과 채널 영역 사이의 계면의 댕글링 본드가 수소 원자 또는 수산기에 의해 종단되도록 하기 위하여, 800℃와 900℃ 사이의 온도 범위에서 습식(wet) 분위기 또는 수소 분위기에서 냉각된다.
위의 방법은 열처리(heat treatment) 공정이 포함되고, H 또는 OH의 원소에 의해 채널 영역 및 게이트 절연막의 계면의 댕글링 본드를 종단시키기 위하여, 습식 분위기 또는 수소 분위기는 열처리 공정에서의 온도 하강 시간에서 800℃-900℃의 온도 영역에서 지속적으로 유지되는 특성을 갖는다. 그러므로, 열처리 공정에서의 온도 하강 시간에서, 습식 분위기 또는 수소 분위기는 종단-이탈(termination-desorption) 온도로서 800℃-900℃의 온도 영역에서 지속적으로 유지되고, 종단-이탈 온도 또는 그 이하까지 온도는 하강된다. 그러므로, 채널 영역 및 게이트 절연막의 계면의 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다. 그러므로, 고 채널 이동도의 탄화규소 반도체 장치가 세트될 수 있다.
본 발명의 전술한 목적, 특징 및 장점과 그 밖의 사항은 첨부한 도면에 관한 이하의 상세한 설명으로부터 더욱 명백하게 될 것이다.
고 채널 이동도를 갖는 탄화규소 반도체 장치를 연구하기 위하여, 본 발명자는 습식 분위기에서 게이트 산화막이 형성되고 습식 어닐 또는 수소 어닐이 수행될 때의 채널 이동도를 검토하였다. 그러므로, 단지 습식 분위기에서 미리 결정된 온도 또는 미리 결정된 농도에서 게이트 산화막을 형성하거나 또는, 단지 미리 결정 된 온도 또는 미리 결정된 농도에서 수소 어닐을 수행하는 것에 의해서는 충분한 채널 이동도가 획득될 수 없다는 것이 확인되었다.
채널 이동도를 향상시키기 위해서는 MOS 구조에서 게이트 산화막 및 SiC의 계면에서 계면 상태 밀도(interface state density)가 감소되는 것이 효과적이다. 게이트 산화막 및 SiC의 계면의 댕글링 본드가 H 또는 OH 원소에 의해 종단되는 방법으로 계면 상태 밀도를 감소시키는 것이 검토된다. 구체적으로, H 또는 OH가 게이트 산화막 사이의 SiC 상에 접하는 하층부의 결함부(defective portion)에 들어가는 상태가 유지될 때, 채널 이동도가 향상될 수 있다.
본 발명자는 이러한 구조를 실현하기 위한 검토를 수행하였다. 그러므로, H 또는 OH에 의해 게이트 산화막 및 SiC의 계면의 댕글링 본드를 종단시키기 위한 온도, 바꿔 말하면, 이탈 온도(이하, 종단-이탈 온도라 함)가 결정되는 것이 확인되었다. 또한, 이 종단-이탈 온도에서 H 또는 OH를 이탈시키는 분위기에 도달하든 도달하지 않든, 위의 구조를 실현함이 중요하다는 것이 확인되었다.
다시 말하면, H 또는 OH는 종단-이탈 온도에서 종단되고 이탈된다. 그러므로, 이 온도에서 이탈이 종단을 뛰어넘는 이점을 가지는 상황 하에 있다면, 이탈이 야기된다. 이와 대조적으로, 종단이 이탈을 뛰어넘는 이점을 가지는 상황 하에 있다면, 이탈이 방지될 수 있다.
그러므로, 게이트 산화가 습식 분위기에서 수행될 때조차, 종단-이탈 온도에 도달하는 경우에 습식 분위기가 형성되지 않는다면, H 또는 OH가 댕글링 본드로부터 이탈되고, 그에 따라 위의 구조가 실현될 수 없다. 게다가, 수소 어닐이 수행될 때조차 종단-이탈 온도를 초과하는 온도 하에서 수소 분위기가 항상 세트되는 것이 아니라면, H 또는 OH는 이탈되고 위의 구조는 결과적으로 실현될 수 없다.
그러므로, 게이트 산화막이 습식 산화에 의해 형성되었을 때 온도 하강 시간에서 종단-이탈 온도 또는 그 이하까지 습식 분위기를 유지하기 위하여 종래 기술 및 본 기술을 이용함으로써, 본 발명자는 주표면으로서 (11-20)면, 즉, a면을 갖는 SiC 기판에서 10㎛의 채널 길이와 70㎛의 채널 폭의 반전(inversion)형 측면(lateral) MOSFET을 제조하였다. 본 발명자는 또한 드레인 전류의 크기 및 게이트 전압에 관한 전계 효과 채널 이동도(이하, 채널 이동도라 함)를 조사하였다.
구체적으로, 게이트 산화막은 종래 기술로서 1080℃에서 80분 동안 습식 산화를 수행함으로써 형성된다. 그 후, 습식 분위기에서 N2분위기까지 스위치드(switched)되고, 온도는 10℃/min으로 600℃까지 하강되고, MOSFET이 제조되며, 채널이동도 등이 조사된다. 게다가, 본 기술로서, 게이트 산화막은 종래 경우에서와 유사한 습식 산화를 수행함으로써 형성된다. 이 산화막 형성 공정의 온도 하강 시간에서, 습식 분위기가 유지되는 동안 온도는 10℃/min으로 600℃까지 하강된다. 그 다음에 MOSFET이 제조되고 채널 이동도 등이 조사된다. 그 결과로서, 도25a 및 도25b에 도시된 결과가 획득된다.
도25a에 도시된 바와 같이, 종래 기술의 경우에 채널 이동도는 매우 작다. 이는 습식 분위기에서 단지 게이트 산화막을 형성하는 것으로는 충분한 채널 이동도가 획득될 수 없음을 나타낸다.
이와 대조적으로, 도25b에 도시된 바와 같이, 본 기술의 경우에, 채널 이동도는 높고 드레인 전류는 크게 된다. 이들 결과로부터 이탈이 댕글링 본드로부터 H 또는 OH의 종단을 뛰어넘는 이점을 가지는 것을 방지하고, 종단-이탈 온도 또는 그 이하로 상정된 600℃까지 하강 온도에서 습식 분위기를 유지하기 위한 상태를 세트함으로써 이탈을 방지하는 것이 검토된다.
여기서 이루어진 실험에서, 습식 분위기는 게이트 산화막 형성 공정의 온도 하강 시간에서 600℃까지 유지되고, 그 다음에 이하의 실험의 결과에 근거하여 질소 분위기로 스위치드된다.
도26a는 실험에 이용되는 샘플로서 MOS 캐패시터의 단면도이다. 도26b는 계면 상태 밀도 및 분위기의 스위칭(switching) 온도의 관계를 도시한다.
도26a에 도시된 바와 같이, 1×1016cm-3의 불순물 농도를 갖는 n형 에피택시얼(epitaxial) 층(101)이 n+형 층(100)상에 형성된다. 게이트 산화막(102)은 a면에 세트되는 표면을 갖는 기판에서 게이트 산화를 수행함으로써 형성된다. 이 시간의 게이트 산화에서, 온도는 질소 분위기에서 1080℃까지 상승되고, 그 다음에 질소 분위기는 습식 분위기로 스위치드되고 습식 산화는 80분 동안 수행되며, 온도는 습식 분위기가 그대로 유지되는 상태에서 10℃/min으로 하강된다. 이 시간에서, 습식 분위기에서 질소 분위기까지 스위칭 온도는 1080℃, 800℃ 및 600℃로 변경된다. 그 다음에 500nm의 두께를 갖는 Ni(103) 및 Ni(104)는 전면 및 후면에서 증발된다. 그 후, Ni은 φ 500㎛를 갖도록 패턴되고, 그에 따라 MOS 캐패시터가 구성된다.
그 다음에 스위칭 온도에 관하여 변경된 각각의 MOS 캐패시터의 계면 상태 밀도(Dit)가 평가된다. 결과적으로, 온도 하강 시간에서, 습식 분위기에서 질소 분위기까지 스위칭 온도를 하강시킴으로써 계면 상태 밀도가 감소된 것이 확인되었다. 그러므로, 습식 분위기에서 질소 분위기까지 스위칭 온도에 따라서 계면 상태 밀도가 감소될 수 있고, 채널 이동도가 향상될 수 있다. 그러므로, 위 실시예에서, 습식 분위기는 게이트 산화막 형성 공정의 온도 하강 시간에서 600℃까지 유지되고, 그 다음에 질소 분위기로 스위치드된다.
위 실험에서 H 또는 OH를 이용하는 댕글링 본드의 종단 효과를 검증하기 위한 SIMS 분석에 의하여 계면의 수소 농도가 비교된다. 도27a 및 도27b는 종래 기술 및 본 기술에 의해 제조된 MOSFET에서 게이트 산화막(SiO2) 및 SiC의 계면 부근의 수소 농도를 도시한 그래프이다.
이들 도면에서 도시된 바와 같이, 게이트 산화막 및 SiC의 계면에서 수소 농도가 비교될 때, 종래 기술에 따른 수소 농도는 약 1.3×1020cm-3이다. 이와 대조적으로, 본 기술에 따른 수소 농도는 약 2.6×1020cm-3이다. 그러므로, 본 기술의 수소 농도가 종래 기술의 수소 농도의 약 두배임을 알 수 있다. 다시 말하면, 종래 기술과 비교하여 본 기술을 채택함으로써 댕글링 본드는 H 또는 OH 원소에 의해 종단될 수 있다. 이들 내용으로부터, 계면에서 수소 농도를 상승시킴으로써, 즉, H 또는 OH 원소에 의해 댕글링 본드를 종단시킴으로써 채널 이동도가 향상된다고 말할 수 있다.
그러므로, 게이트 산화막을 형성하는 경우에 온도 하강 시간에서 최소한 종단-이탈 온도 또는 그 이하까지 습식 분위기를 지속함으로써, 게이트 산화막 및 SiC의 계면에서 댕글링 본드는 H 또는 OH에 의해 종단될 수 있다.
반면, 이러한 개념과 유사한 사고 방식으로부터, 습식 분위기를 이용하는 습식 산화와 상이한 기술에 의해 게이트 산화막이 형성되고, 오직 온도 하강 시간에서 분위기는 습식 분위기로 스위치드되며, 게이트 산화막 및 SiC의 계면의 댕글링 본드는 온도 하강 시간에서 H 또는 OH에 의해 또한 종단될 수 있다고 말할 수 있다.
예를 들어, 건식(dry) 분위기, N2O 분위기, NO 분위기, 오존(ozone) 분위기, H2O 라디칼(radical) 분위기 등에서 산화를 수행하거나, 또는 CVD 등에 의해 LTO, TEOS, HTO 등을 증착함으로써 산화막이 형성된다. 이 시간에서, 게이트 산화막을 형성하기 위하여 챔버의 내부는 고온 상태에 도달한다. 그러므로, 이 상태에서 H2O를 챔버로 도입함으로써 분위기는 습식 분위기로 스위치드되고, 온도는 종단-이탈 온도 또는 그 이하까지 하강된다.
여기서, 게이트 절연막이 산화막에 의해 구성되는 경우에 관한 설명이 이루어진다. 그러나, 이 기술이 이용될 때, 게이트 절연막은 또다른 종류의 절연막에 의해 또한 구성될 수 있다. 예를 들어, HfO2, HfSiON, HfAlO, Al2O3, Ta2O5, Si3N4 등이 열거된다.
유사하게, 게이트 산화막(게이트 절연막)을 형성하는 경우에 온도 하강 시간에서 H 또는 OH에 의해서 게이트 산화막 및 SiC의 계면의 댕글링 본드를 종단시키지 않고서, 게이트 산화막 형성 공정 후에 어닐 공정에 의해서 유사한 사건이 또한 개별적으로 수행될 수도 있다. 이들 양쪽 사건이 수행된다면, 게이트 산화막 및 SiC의 계면의 댕글링 본드는 H 또는 OH에 의해 더욱 종단될 수 있고, 그에 따라 채널 이동도는 또한 더욱 향상될 수 있다.
다음으로, 습식 분위기는 게이트 산화막 형성 공정의 온도 하강 시간까지 유지되고, 게이트 산화막은 전술한 대로 위의 종단-이탈 온도를 분석하도록 형성된다. 그 후, 어닐은 H 또는 OH에 기인한 댕글링 본드의 종단을 야기하지 않는 Ar 분위기 중의 다양한 온도에서 수행된다. 도28은 그 실험의 결과를 도시한다.
도28은 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET을 이용하여 어닐 온도 및 채널 이동도의 관계를 도시한 그래프이다. 이 도면은 참고적으로 어떤 어닐 공정도 전혀 수행되지 않을 때의 위 관계를 또한 나타낸다.
이 도면에서 도시된 바와 같이, 어떤 어닐 공정도 전혀 수행되지 않을 때, 채널 이동도는 179cm2/Vs의 큰 값이 된다.
이와 대조적으로, 어닐 공정이 수행되는 경우가 보여지게 된다. 어닐 온도가 600℃-700℃가 될 때, 채널 이동도는 어닐 공정이 전혀 수행되지 않는 경우와 비교하여 상승된다. 채널 이동도는 700℃에서 205cm2/Vs에 도달한다. 어닐 온도가 800℃일 때, 채널 이동도는 199cm2/Vs가 되고, 감소되기 시작한다. 어닐 온도가 이 온도 에서 상승되면, 채널 이동도는 갑자기 감소된다. 어닐 온도가 1000℃가 될 때, 채널 이동도는 거의 제로에 가까운 값이 되게 된다.
이 결과로부터 H 또는 OH의 이탈은 주로 800℃-900℃에서 야기되며, 이들 온도 또는 그 이상에서 진행됨을 확인할 수 있다. H 또는 OH에 기인한 댕글링 본드는 같은 온도 영역에서 이탈로서 종단된다. 따라서, 종단-이탈 온도는 주로 800℃-900℃임이 검토된다. 게다가, 800℃의 어닐까지 어떤 어닐도 수행되지 않는 샘플과 비교하여 채널 이동도가 상승됨을 확인할 수 있다. 따라서, 게이트 산화막 형성 후에 800℃ 또는 그 이하의 어닐, 바람직하게는, 700℃ 또는 그 이하의 어닐을 수행함으로써 채널 이동도가 보다 더 향상될 수 있다.
게다가, 세부적으로 종단-이탈 온도를 특정하도록 열 이탈 분광 분석(thermal desorption spectroscopy analysis)이 이루어진다. 구체적으로, 진공 챔버 내에서 게이트 산화막을 형성하는 기판의 온도는 레이저 가열에 의해 상승되고, 이탈된 원소는 질량 분석기(mass spectrometer)에 의해 조사된다. 그러므로, 이탈 가스 및 이탈 온도가 세부적으로 특정될 수 있다.
그러나, 다량의 수소가 대기 중에 또한 존재한다. 그러므로, 이 수소와 MOS 계면의 극소량의 수소를 구별하는 것이 어렵게 된다. 그러므로, 대기 중에 거의 존재하지 않는 중수소(D)가 수소의 동위 원소로서 댕글링 본드의 종단 원소에 이용되고, 이 중수소를 분석하는 기술이 이용된다. 수소와 중수소가 동위 원소이기 때문에, 종단 및 이탈에 관한 성질은 거의 동일하다는 것이 검토된다.
분석 샘플의 구체적인 제조 방법이 다음으로 설명되게 된다. 우선, (11-20) 면에 세트되는 주표면을 갖는 n형의 4H-SiC 기판이 기판으로 이용된다. 이 기판에 관하여 버블링(bubbling) 산화 방법에 의해 중수(D2O)를 버블링함으로써 습식 산화가 수행되고, 그에 따라 게이트 산화막이 형성된다. 게이트 산화막의 형성 방법에서, 이하의 도4에서의 H2O는 D2O로 변경된다. 그 다음에 이 샘플에 의해 열 이탈 분광 분석이 이루어진다. 분석 원소는 D2 및 D20에 세트된다. D2는 이탈된 D를 결합함으로써 형성되고, D20는 이탈된 OD가 D에 결합함으로써 형성되며, 분석은 절연막 중 수분의 D20를 상정함으로써 이루어진다.
도29a는 D2(M/z=4) 스펙트럼에 관한 분석 결과를 도시한 그래프이다. 도29b는 D2O(M/z=20) 스펙트럼에 관한 분석 결과를 도시한 그래프이다. 이들 도면 각각에서 종축은 질량 분석기의 전류 강도를 나타낸다. 이들 도면 각각에서 배경 기술로 기재된 그래프는 샘플이 없는 상태에서의 분석 결과를 나타낸다. D2 및 D20의 분석 결과 그래프에서 배경 기술에 해당하는 양(amount)을 뺌으로써 제공되는 양은 D2 및 D20의 순수 질량 분석량을 나타낸다.
도29a에 도시된 바와 같이, D2의 이탈은 700℃-1000℃에서 발생되고, 이탈의 피크는 특히 800℃-900℃에서 나타나고 채널 이동도를 감소시키기 위한 온도와 매우 바람직한 일치를 나타낸다. 그러므로, H 또는 OH의 댕글링 본드의 종단-이탈 온도는 700℃-1000℃, 특히, 800℃-900℃인 것으로 특정하는 것이 가능하다. 반면, 도29b에 도시된 바와 같이, D2O의 이탈은 600℃-800℃에서 발생되고, 이탈의 피크는 특히 600℃-700℃에서 나타난다. 이는 700℃ 또는 그 이하의 어닐, 또는 800℃ 또는 그 이하의 어닐까지 채널 이동도의 향상에 대응한다. 이들 내용으로부터, 채널 이동도에 기여하는 댕글링 본드의 종단 원소는 주로 수소임이 검토된다. 게다가, 게이트 절연막 중의 수분을 제거하는 어닐 처리가 채널 이동도의 향상에 기여함이 또한 검토된다.
도30은 참고적으로 이러한 실험에서 어닐 온도가 1000℃에 세트되고 Ar 어닐 공정이 10분 동안 수행될 때 수소 농도가 조사된 결과를 도시한다. 이 도면에 도시된 바와 같이, 게이트 산화막 및 SiC의 계면의 수소 농도는 도27b에 도시된 경우와 비교하여 감소된다. 그러므로, H 또는 OH가 게이트 산화막 및 SiC의 게면의 댕글링 본드로부터 이탈됨이 확인될 수 있다.
이하의 사건은 이 결과로부터 종단이 H 또는 OH의 이탈을 뛰어넘는 이점을 가지는 어닐 공정을 수행한다고 할 수 있다. 다시 말하면, 어닐 온도는 종단-이탈 온도 또는 그 이상에 세트된다. 게다가, 종단-이탈 온도 또는 그 이상의 시간에서 H 또는 OH에 의해 댕글링 본드를 종단시키는 분위기가 세트되는 경우, 이 분위기는 어닐 공정의 온도 하강 시간에서 종단-이탈 온도 또는 그 이하에 도달될 때까지 지속적으로 유지된다.
따라서, 어닐 온도가 800℃ 또는 그 이상에 세트되고, 어닐 온도가 800℃ 또는 그 이상(바람직하게는, 700℃ 또는 그 이상)이 될 때, H 또는 OH에 의해 댕글링 본드를 종단시키는 분위기가 항상 지속적으로 세트되는 어닐 공정을 수행하는 것이 바람직하다.
여기서 설명되는 종단-이탈 온도는 또한 게이트 산화막 형성 공정에서의 온도 하강 시간에 관하여 유사하게 세트된다. 다시 말하면, 온도 하강 시간에서 800℃-900℃ 동안, 바람직하게는 1000℃ 또는 그 이상에서 700℃ 또는 그 이하까지, 습식 분위기가 지속적으로 유지된다면, 게이트 산화막 형성 공정 후에 게이트 산화막 및 SiC의 계면의 댕글링 본드가 H 또는 OH에 의해 또한 종단되는 상태를 유지하는 것이 가능하다.
다음으로, 전술한 바와 같이 800℃-900℃에서 H 또는 OH에 기인한 댕글링 본드의 높은 종단 효과의 결과 획득에 근거하여, 이 온도 영역에서 어닐 효과가 검증된다.
구체적으로, 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET을 제조함으로써 검증이 수행된다. 이 경우에, 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET이 제조되면, 종단-이탈 온도까지 습식 분위기가 지속적으로 유지되고, 게이트 산화막이 형성된다. 이 게이트 산화막 상에 n형 불순물을 도핑함으로써 제공되는 폴리실리콘(polysilicon) 막이 형성되고 그 다음에 패턴되어 그에 따라 게이트 전극이 형성되고 습식 분위기를 이용하는 어닐 처리가 수행된다. 어닐 처리는 또한 게이트 폴리실리콘 막의 코너(corner)를 라운딩(rounding)하기 위한 라운드-오프(round-off) 산화를 제공한다. 어닐 시작 시간 및 정지 시간에서의 온도는 600℃에 세트되고, 온도는 10℃/min의 온도 기울기에서 상승 및 하강되고, 어닐 공정은 850℃의 최고 온도에서 120분 동안 수행된다. 이러한 공정을 거쳐 MOSFET에 관하여, 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사되고, 그에 따라 도31에 도시된 결과가 획득된다.
이 도면으로부터 알 수 있는 바와 같이, 채널 이동도는 196cm2/Vs가 된다. 다시 말하면, 우선, 종단-이탈 온도까지 습식 분위기를 지속적으로 유지함으로써 게이트 산화막을 형성함에 의해 채널 이동도가 향상된다. 게다가, 고 채널 이동도는 습식 분위기에서 어닐 처리를 수행함으로써 유지될 수 있고, 채널 이동도는 또한 보다 더 상승될 수 있다.
특히, 게이트 전극이 형성된 후로서 게이트 산화막 및 SiC의 계면이 게이트 전극으로 덮인 상태에서, 계면을 덮은 층의 두께는 상승되고 게이트 전극은 캡(cap) 층으로서의 역할을 한다. 그러므로, H 또는 OH에 기인한 댕글링 본드의 종단이 이탈을 뛰어넘는 이점을 가지는 상황 하에서 어닐 처리가 수행될 때, H 또는 OH의 이탈이 캡 층에 의해 보다 더 방지되는 동안 댕글링 본드는 H 또는 OH에 의해 종단될 수 있다. 그러므로, 채널 이동도가 보다 더 상승될 높은 가능성이 있다. 특히, 게이트 전극이 폴리실리콘일 때, 수소는 습식 분위기에서 산화 반응에 의해 발생되고, 댕글링 본드 종단에 기여한다. 그러므로, 채널 이동도가 보다 더 상승될 높은 가능성이 있다.
도28과 유사하게, 도32는 라운드-오프 산화를 수행하는 MOSFET에 관하여 채널 이동도의 Ar 분위기 중 어닐 온도 의존성이 조사된 결과를 도시한다. 유사하게, 채널 이동도는 700℃까지 향상되고, 700℃에서 그 최대인 216cm2/Vs에 도달한다. 어닐 온도가 800℃일 때, 채널 이동도는 196cm2/Vs가 되고, 감소되기 시작한다. 어닐 온도가 이 온도로부터 상승되면, 채널 이동도는 갑자기 감소된다. 어닐 온도가 1000℃가 될 때, 채널 이동도는 거의 제로에 가까운 값이 되는 것이 이해된다. 이 결과로부터, H 또는 OH의 댕글링 본드의 종단-이탈 온도가 700℃-1000℃, 특히, 800℃-900℃인 것으로 특정될 수 있다. 게다가, 800℃ 또는 그 이하, 바람직하게는, 700℃ 또는 그 이하의 수분 제거 어닐이 채널 이동도를 향상시키는데 효과적임을 확인할 수 있다
도33은 이 방법으로 700℃에서 Ar 어닐 및 라운드-오프 산화를 수행하는 MOSFET에 관하여 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사된 결과를 도시하는 도면이다. 채널 이동도는 216cm2/Vs로 된다.
게다가, 습식 분위기에서 어닐 처리(습식 어닐)의 온도 의존성은 고 채널 이동도를 실현하도록 검토된다. 구체적으로, 측면형 MOSFET은 후술하는 바와 같이 제조되고 조사된다.
게이트 절연막 형성 공정에서, 100nm를 갖는 TEOS 막이 LPCVD 장치를 이용함으로써 680℃에서 형성되고, 그 다음에 습식 어닐이 수행된다. 습식 어닐에서, 온도는 습식 분위기에서 600℃로부터 10℃/min로 상승되고, 습식 어닐 온도에서 10분 동안 유지된다. 그 후, 온도는 습식 분위기가 그대로 유지되는 상태에서 10℃/min으로 600℃까지 하강된다. 습식 어닐 온도는 1080℃, 1000℃, 950℃ 및 900℃의 4 레벨에 세트된다. 850℃의 라운드-오프 산화 처리는 또한 채널 이동도를 상승시키기 위하여 모든 레벨에서 보다 더 수행된다.
도34는 전술한 바와 같이 제조된 측면형 MOSFET의 채널 이동도의 평가 결과를 도시한 도면이다. 이 도면에 도시된 바와 같이, 온도가 종단-이탈 온도로서 800℃-900℃에 가까운 경우에 채널 이동도가 상승됨이 이해된다. 습식 어닐의 온도가 상승되는 경우에 채널 이동도가 하강됨이 또한 이해된다. 이 결과로부터, 습식 어닐 온도가 종단-이탈 온도로서 700℃-1000℃(특히, 800℃-900℃)에 가까운 경우에, 댕글링 본드의 종단 효과가 상승되는 높은 가능성이 있을 수 있다. 따라서, 습식 어닐 또는 습식 산화 온도를 종단-이탈 온도로서 700℃-1000℃, 특히, 800℃-900℃로 세트하는 것이 바람직하다.
도35는 습식 어닐이 900℃에서 수행될 때 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사된 결과를 도시한 도면이다. 채널 이동도는 244cm2/Vs의 매우 높은 값이 된다.
다음으로, 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET은 습식 분위기 대신에 수소 분위기를 이용하는 경우(수소 어닐)에 관하여 또한 제조되고 검증된다. 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET이 제조될 때, 게이트 산화막은 이하의 도4의 방법에 의해 형성되고, 게이트 산화막이 형성된 후에 수소 어닐이 수행된다. 수소 어닐의 조건에서, 온도는 수소 분위기에서 600℃에서 900℃까지 10℃/min으로 상승되고, 수소 분위기 중 900℃에서 30분 동안 유지된다. 그 후, 온도는 수소 분위기가 그대로 유지되는 상태에서 10℃/min으로 600℃까지 하강된다. 완성된 MOSFET의 채널 이동도의 평가 결과로서, 186cm2/Vs의 채널 이동도가 획득되고, 특성의 어떠한 열화도 야기되지 않는다. 이 결과로부터, 습식 산화에서 어닐을 수행함으로써 획득된 것들과 유사한 효과가 수소 어닐이 수행될 때 또한 획득될 수 있다고 할 수 있다.
게다가, 전술한 바와 같이, 게이트 산화막 및 SiC의 계면의 댕글링 본드가 H 또는 OH에 의해 종단되는 관점에서 게이트 산화막 형성 공정의 분위기, 또는 어닐 처리의 분위기가 검토된다. 그러나, 장치 공정 설계(device process design)가 이루어질 때, 예를 들어, 850℃를 초과하는 고온의 열처리 공정이 층간(interlayer) 절연막 리플로우(reflow) 등의 경우와 같이 수행되는 경우가 또한 존재한다. 이 경우는 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET을 제조함으로써 또한 검토된다.
구체적으로, 도25a 및 도25b의 실험에서 이용되는 구조의 MOSFET이 제조될 때, 게이트를 구성하는 폴리실리콘의 라운드-오프 산화를 또한 수행하는 습식 어닐은 850℃에서 120분 동안 수행되고, 습식 분위기의 시작 및 정지 온도는 600℃에 세트되고, 온도 상승-하강 비율은 10℃/min에 세트된다.
게다가, 플라즈마 CVD에 의해 420℃에서 BPSG를 막형성함으로써 층간 절연막이 형성된다. 그 후, 리플로우가 습식 분위기 중 950℃에서 10분 동안 수행된다. 이 시간에서, 습식 분위기의 시작 및 정지 온도는 600℃에 세트되고, 온도 상승-하 강 비율은 10℃/min에 세트된다.
이러한 공정을 거쳐 MOSFET에 관하여, 드레인 전류의 크기 및 게이트 전압에 관한 채널 이동도가 조사되고, 도36에 도시된 결과가 획득된다.
장치 공정 설계에서 위의 게이트 산화막 형성 공정 등을 제외한 열처리 공정이 수행될 때, H 또는 OH가 게이트 산화막 및 SiC의 계면의 댕글링 본드로부터 이탈될 가능성이 또한 존재한다.
그러나, 도36으로부터 알 수 있는 바와 같이, 600℃ 또는 그 이상의 온도 영역에서 습식 분위기를 이용함으로써 채널 이동도에서 172cm2/Vs의 큰 특성 열화가 야기되지 않도록 이러한 열처리 공정이 또한 세트될 수 있다. 그러므로, 습식 분위기에서 이러한 열처리 공정을 수행함으로써 게이트 산화막 및 SiC의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 억제하는 것이 가능하다고 할 수 있다. 여기서, 열처리 공정이 습식 분위기로서 수행되지만, 열처리 공정이 수소 분위기로서 수행될 때에도 또한 유사한 내용이 된다.
결과적으로, 도25a 및 도25b의 실험에 이용되는 구조의 반전형 측면 MOSFET 대신에 소스 영역 및 드레인 영역으로서 동일한 도전형(electric conductivity type)의 불순물 층으로 구성된 축적(accumulation)형 채널을 형성하는 축적형 측면 MOSFET(예를 들어, JP-A-10-308510 참조)에 관하여 위의 경우에서와 유사한 검증이 수행된다.
도37에서, 게이트 산화막은 종래 경우에서와 유사한 습식 산화를 수행함으로 써 형성된다. 이 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기가 그대로 유지되는 상태에서, 온도는 종단-이탈 온도로서 700℃ 또는 그 이하까지 10℃/min으로 하강되고, 그에 따라 MOSFET이 제조된다. 드레인 전류 특성 및 게이트 전압에 관한 채널 이동도가 그 다음에 조사된다.
이 도면에 도시된 바와 같이, 186cm2/Vs의 고 채널 이동도의 결과가 축적형 측면 MOSFET에 관하여 또한 획득될 수 있다. 그러므로, 반전형의 반도체 장치뿐 아니라 축적형의 반도체 장치에 관한 게이트 산화막 형성 공정에서 종단-이탈 온도 또는 그 이하에 도달할 때까지 습식 분위기 또는 수소 분위기가 또한 유지될 수 있다. 반면, 게이트 산화막 형성 공정 후의 어닐 공정, 및 그밖의 열처리 공정에서 온도가 700℃ 또는 그 이상을 초과할 때 습식 분위기 또는 수소 분위기를 세트함으로써 채널 이동도의 향상이 의도될 수 있다.
참고적으로 종형(vertical type)의 MOSFET이 잘 동작되는지 아닌지를 검증하도록 25㎛의 셀 간격(cell pitch)을 갖는 축적형의 플래너(planar)형 MOSFET이 제조되고 특성 검사가 수행된다. 이 결과는 도38a 및 도38b에 도시되어 있다. 도38a는 드레인 전압(VD) 및 드레인 전류(ID) 특성을 도시하고, 도 38b는 블로킹(blocking) 특성을 도시한다. 이들 도면에 도시된 바와 같이, 게이트 전압=10V 이고 드레인 전압(VD)=2V 일 때의 4.5mΩㆍcm2 및 게이트 전압=0V일 때의 항복(breakdown) 전압 660V의 특성이 획득된다. 그러므로, 축적형의 플래너형 MOSFET은 정확히 동작됨이 확인되었다.
위의 검증의 관점에서, 탄화규소 반도체 장치가 후술하는 바와 같이 제공된다.
(제1 실시예)
본 발명의 제1 실시예가 설명되게 된다. 이 실시예에서, 본 발명의 일실시예는 반전형 측면 MOSFET에 적용된다. 도1은 반전형 측면 MOSFET의 단면 구성을 도시한다. 도2 및 도3은 도1에 도시된 반전형 측면 MOSFET의 제조 공정을 도시한다. 이 실시예의 반전형 측면 MOSFET의 구조 및 그 제조 방법은 이들 도면을 참조하여 설명되게 된다.
도1에 도시된 바와 같이, SiC로 구성된 p+형의 기판(1)의 일면측은 주표면에 세트되고, 주표면 상에서 에피택시얼하게(epitaxially) 성장된 SiC로 구성된 p형 베이스층(2)을 형성하는 p/p+ 기판은 반도체 기판으로 이용된다. 예를 들어, p+형의 기판(1)은 4H-SiC로 구성되고 주표면은 (11-20)면, 즉, a면에 세트되고 불순물 농도는 약 5×1018cm-3에 세트된다. 예를 들어, p형 베이스층(2)의 불순물 농도는 약 5×1015cm-3에 세트된다. 반전형 측면 MOSFET은 반도체 기판에서 이러한 p/p+ 기판을 이용함으로써 형성된다.
p+형 베이스 컨택 영역(이하, 간단히 컨택 영역이라 함)(3)은 p형 베이스층(2)의 표층부(surface layer portion)에서 형성된다. 이 컨택 영역(3)의 불순물 농도는 p형 베이스층(2)의 불순물 농도보다 더 높게 세트된다. 예를 들어, 컨택 영 역(3)의 불순물 농도는 3×1020cm-3 또는 그 이상의 고농도에 세트되고, 컨택 영역(3)은 0.4㎛의 깊이에 세트된다. 이 컨택 영역(3)은 p형 베이스층(2)의 전위를 고정시키는데 이용된다.
n+형 소스 영역(4) 및 n+형 드레인 영역(5)은 컨택 영역(3)으로부터 분리되도록 p형 베이스층(2)의 표층부에서 형성된다. 이들 영역은 각각 분리되도록 형성된다. 예를 들어, 이들 n+형 소스 영역(4) 및 n+형 드레인 영역(5)은 3×1020cm-3 또는 그 이상의 고농도에 세트되고, 0.3㎛의 깊이에 세트된다.
p형 베이스층(2)의 표층부 중에 n+형 소스 영역(4) 및 n+형 드레인 영역(5)에 의해 사이에 넣어진 부분은 채널 영역에 세트되고, 예를 들어 52nm의 막 두께의 게이트 산화막(6)은 최소한 채널 영역의 표면을 덮도록 형성된다. H 또는 OH의 원소에 의해 댕글링 본드를 종단시키는 구조는 채널 영역을 구성하는 p형 베이스층(2)과 게이트 산화막(6)의 계면에 형성된다.
예를 들어, n형 불순물(예를 들어, P(3가))을 도핑(doping)함으로써 제공되는 폴리실리콘으로 구성된 게이트(7)는 게이트 산화막(6)의 표면상에 패턴된다.
게다가, 예를 들어, LTO로 구성된 층간 절연막(8)은 게이트 산화막(6) 및 게이트(7)의 남아있는 부분을 덮도록 형성된다. 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5)에 연결된 컨택홀(contact hole)(9a 내지 9c)은 이 층간 절연 막(8)과 게이트 산화막(6)에서 형성되고, 게이트(7)에 연결된 컨택홀(9d)은 층간 절연막(8)에서 형성된다.
각각의 컨택홀(9a 내지 9d)을 통하여, 컨택 영역(3)에 전기적으로 연결된 전위 고정을 위한 베이스 전극(10), n+형 소스 영역(4)에 전기적으로 연결된 소스 전극(11), n+형 드레인 영역(5)에 전기적으로 연결된 드레인 전극(12), 및 게이트(7)에 전기적으로 연결된 게이트 전극(13)이 배열되고, 그에 따라 반전형 측면 MOSFET이 구성된다.
이 방법으로 구성된 반전형 측면 MOSFET에서, p형 베이스층(2)의 표층부에 형성된 채널 영역은 전류 경로에 세트되고, 전류 경로의 상류 및 하류에 배열된 n+형 소스 영역(4) 및 n+형 드레인 영역(5)의 사이에 전류가 흐르게 된다. 게이트(7)에 인가되는 전압을 제어함으로써 채널 영역에 흐르게 되는 전류가 제어되고, 그에 따라 n+형 소스 영역(4) 및 n+형 드레인 영역(5) 사이에 흐르게 되는 전류가 제어될 수 있다.
다음으로, 도2 및 도3을 이용함으로써 도1에 도시된 반전형 측면 MOSFET의 제조 방법이 설명되게 된다.
우선, 도2a에 도시된 바와 같이, p형 베이스층(2) 및 p+형의 기판(1)에 의해 형성된 p/p+ 기판으로 구성된 반도체 기판이 준비된다. 그 다음에 도2b에 도시된 바 와 같이, 예를 들어, LTO(20)는 이 반도체 기판, 구체적으로, p형 베이스층(2)의 표면상에 막형성된다. LTO(20)는 포토리소그래피(photolithography) 공정을 거쳐 컨택 영역(3)의 형성 예정 영역 상에 오픈된다. 그 후, 예를 들어, Al(알루미늄) 이온이 p형 불순물로서 이온주입(implant)된다.
다음으로, 도2c에 도시된 바와 같이, LTO(20)가 제거된 후에, 예를 들어, LTO(21)가 다시 막형성된다. LTO(21)는 포토리소그래피 공정을 거쳐 n+형 소스 영역(4) 및 n+형 드레인 영역(5)의 형성 예정 영역 상에 오픈된다. 그 후, 예를 들어, P(3가) 이온이 n형 불순물로서 이온주입된다.
그 후, LTO(21)가 제거된 후에, 예를 들어, 활성화 어닐이 1600℃에서 30분동안 수행되고, 그에 따라 이온주입된 p형 불순물 및 n형 불순물이 활성화된다. 그러므로, 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5)이 형성된다.
다음으로, 게이트 산화막 형성 공정이 수행되고, 도3a에 도시된 바와 같이 게이트 산화막(6)이 형성된다. 구체적으로, 습식 분위기를 이용하는 발열(pyrogenic)법을 이용한 게이트 산화에 의해 게이트 산화막(6)이 형성된다. 이 시간에서, 도4에 도시된 바와 같이, 게이트 산화막 형성 공정의 분위기 및 온도 제어가 수행된다.
다시 말하면, 온도는 실온에서 1080℃까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 1080℃에 도달하면, 분위기는 습식(H2O) 분위기 에 세트되고, 이 온도는 80분 동안 유지된다. 그러므로, 예를 들어, 52nm의 막 두께를 갖는 게이트 산화막(6)이 형성된다. 그 후, 습식 분위기가 유지되는 동안, 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 600℃ 또는 그 이하로 하강될 때까지 습식 분위기가 유지된다. 이 온도는 600℃에 한정되는 것은 아니며, 종단-이탈 온도 또는 그 이하로서 800℃ 또는 그 이하, 바람직하게는 700℃ 또는 그 이하로 또한 세트될 수도 있다.
그러므로, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기가 유지된다. 그러므로, H 또는 OH의 원소에 의해 댕글링 본드를 종단시키기 위한 구조는 채널 영역을 구성하는 p형 베이스층(2)과 게이트 산화막(6)의 계면에서 형성된다. 도5는 이 상황을 전형적으로 도시한다. 이 도면에서 도시된 바와 같이, 예를 들어, H 또는 OH가 p형 베이스층(2)의 표면상에 형성된 게이트 산화막(6)에 들어가는 상태가 도달된다.
그 후, 도3b에 도시된 바와 같이, 게이트 산화막(6)의 표면상에 n형 불순물을 도핑함으로써 제공되는 폴리실리콘 층이 600℃의 온도 하에서 막형성된다. 그 후, 도시되지 않은 레지스트(resist)를 이용하여 패터닝함으로써 게이트(7)가 형성된다.
게다가, 도3c에 도시된 바와 같이, 예를 들어, LTO로 구성된 층간 절연막(8)은 420℃에서 형성되고, 패턴된다. 그러므로, 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5)에 연결된 컨택홀(9a 내지 9c)은 층간 절연막(8)과 게이트 산화 막(6)에서 형성되고, 게이트(7)에 연결된 컨택홀(9d)은 층간 절연막(8)에서 형성된다.
그 다음에 Ni(니켈) 막이 컨택홀(9a 내지 9d)의 내부를 매립하도록 형성되고, 그 다음에 패턴되어 다양한 종류의 전극(10 내지 13)이 형성된다. 이 시간에서, 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5)은 전술한 바와 같이 고농도에 세트되기 때문에, 열처리 공정 등을 수행함 없이도 이들 영역은 다양한 종류의 전극(10 내지 13)과 옴(ohmic) 컨택하게 된다. 그러므로, 도1에 도시된 반전형 측면 MOSFET이 완성된다.
위에서 설명된 반전형 측면 MOSFET의 제조 방법에서, 전술한 바와 같이, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기가 유지되는 동안 온도는 종단-이탈 온도 또는 그 이하까지 하강된다. 그러므로, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막의 계면에서 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다. 그러므로, 고 채널 이동도의 반전형 측면 MOSFET이 세트될 수 있다.
게다가, 게이트 산화막 형성 공정 후에 층간 절연막(8)의 형성 공정 및 다양한 종류의 전극(10 내지 13)의 형성 공정이 수행된다. 그러나, 모든 공정의 온도는 H 또는 OH의 종단-이탈 온도보다 더 낮아지도록 세트될 것이다. 그러므로, 이들 공정에 의해 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다. 그러므로, 채널 이동도의 감소가 방지될 수 있다.
(제2 실시예)
본 발명의 제2 실시예가 설명되게 된다. 이 실시예에서, 본 발명의 일실시예는 또한 반전형 측면 MOSFET에 적용된다. 그러나, 이 실시예는 반전형 측면 MOSFET의 제조 방법이 부분적으로 변경된다는 점에서 제1 실시예와 상이하다. 이 실시예에서 반전형 측면 MOSFET의 구조 등은 제1 실시예에서와 유사하다. 이 실시예의 반전형 측면 MOSFET의 구조가 다음으로 설명되게 된다. 그러나, 오직 제1 실시예와 상이점에 관하여만 설명이 이루어지게 되며, 제1 실시예와 유사한 부분에 관하여는 설명이 생략되게 된다.
제1 실시예에서 도2 및 도3에 도시된 반전형 측면 MOSFET의 제조 방법에 도6에 도시된 제조 공정을 추가함으로써 이 실시예의 반전형 측면 MOSFET이 제조된다.
다시 말하면, 도2a 내지 도2c 및 도3a와 도3b에 도시된 각각의 공정이 수행된 후에, 도6에 도시된 처리가 수행된다. 그 후, 도3c 도시된 처리 등이 수행된다. 그러므로, 제1 실시예에서와 유사한 구조의 반전형 측면 MOSFET이 제조된다.
구체적으로, 도3b에 도시된 공정에서 형성된 게이트(7)의 표면의 라운드-오프 산화가 도6에 도시된 공정에서 수행된다. 예를 들어, 산화(습식 산화)는 120분 동안 850℃에서 습식 분위기 중에 수행된다. 산화막(7a)은 게이트(7)의 표면상에 형성되고, 게이트(7)의 표면은 라운딩된다.
이 시간에서, 습식 산화의 분위기 및 온도 제어가 도7에 도시된 바와 같이 수행된다.
다시 말하면, 온도는 실온에서 600℃(종단-이탈 온도 이하)까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 600℃에 도달하면, 습식(H2O) 분위기가 세트되고 온도는 850℃까지 동일한 온도 기울기에서 상승된다. 온도가 850℃에 도달하면, 이 온도는 120분 동안 유지되어 게이트(7)의 표면상에 산화막(7a)이 형성된다. 그 후, 습식 분위기가 그대로 유지되는 동안 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 600℃로 하강될 때까지 습식 분위기가 유지된다. 온도가 600℃에 도달하면, 습식 분위기에서 질소 분위기로 다시 돌아가고, 온도는 실온까지 하강된다. 이 습식 분위기의 시작 및 정지 온도는 600℃에 한정되는 것은 아니며, 종단-이탈 온도 또는 그 이하로서 800℃ 또는 그 이하, 바람직하게는, 700℃ 또는 그 이하에 또한 세트될 수도 있다.
그러므로, 게이트(7)의 라운드-오프 산화에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
따라서, 이 실시예의 경우와 같이 게이트 산화막 형성 공정 후에 고온에서 열처리가 수행될 때, 습식 분위기는 종단-이탈 온도 또는 그 이상이 도달되는 경우에 세트된다. 그러므로, 채널 이동도의 향상이 의도될 수 있다.
게다가, 이러한 라운드-오프 산화는 게이트 산화막(6)이 게이트(7)로 덮이는 상태에서 수행된다. 그러므로, 게이트(7)는 캡 층으로서의 역할을 한다. 그러므로, H 또는 OH에 기인한 댕글링 본드의 종단이 이탈을 뛰어넘는 이점을 가지는 상황 하에서 어닐 공정이 수행될 때, H 또는 OH의 이탈이 캡 층에 의해 보다 더 방지되는 동안 댕글링 본드는 H 또는 OH에 의해 종단될 수 있다. 그러므로, 채널 이동도가 보다 더 상승될 높은 가능성이 있다. 특히, 폴리실리콘의 경우에, 수소는 습식 분위기에서 산화 반응에 의해 발생되고, 댕글링 본드 종단에 기여한다. 그러므로, 채널 이동도가 보다 더 상승될 높은 가능성이 있다.
(제3 실시예)
본 발명의 제3 실시예가 설명되게 된다. 이 실시예에서, 본 발명의 일실시예는 또한 반전형 측면 MOSFET에 적용된다. 그러나, 이 실시예는 반전형 측면 MOSFET의 제조 방법이 부분적으로 변경된다는 점에서 제1 실시예 또는 제2 실시예와 상이하다. 이 실시예에서 반전형 측면 MOSFET의 구조 등은 제1 실시예 또는 제2 실시예에서와 유사하다. 이 실시예의 반전형 측면 MOSFET이 다음으로 설명되게 된다. 그러나, 오직 제1 실시예 또는 제2 실시예와의 상이점만 설명되게 되고, 제1 실시예 또는 제2 실시예와 유사한 부분의 설명은 생략된다.
위의 도2 내지 도3(및 도6)에 도시된 반전형 측면 MOSFET의 제조 방법 중 도3c에 도시된 층간 절연막(8)의 형성 공정을 도8a 및 도8b에 도시된 공정으로 변경시킴으로써 이 실시예의 반전형 측면 MOSFET이 제조된다.
다시 말하면, 도2a 내지 도2c 및 도3a와 도3b에 도시된 각각의 공정이 수행된 후에(또는, 도6에 도시된 처리가 보다 더 수행된 후에), 도8a 및 도8b에 도시된 처리가 도3c에 도시된 처리 대신에 수행된다. 그러므로, 제1 실시예 및 제2 실시예 의 각각에서와 유사한 구조의 반전형 측면 MOSFET이 제조된다.
구체적으로, 도8a에 도시된 공정에서, 층간 절연막(8)은 도3b에 도시된 공정에서 형성된 게이트 산화막(6) 및 게이트(7)의 표면(또는 도6에 도시된 공정에서 형성된 게이트 산화막(6) 및 산화막(7a)의 표면)상에 막형성된다. 그 후, 도8b에 도시된 바와 같이 컨택홀(9a 내지 9d)이 게이트 산화막(6) 및 층간 절연막(8)에 형성된다.
이 시간에서, 도8a에 도시된 공정에서 예를 들어 플라즈마 CVD에 의해 420℃에서 PSG가 막형성된다. 그 후, 예를 들어, 리플로우가 10분 동안 950℃에서 습식 분위기 중 수행되어 층간 절연막(8)이 형성된다. 이 시간에서 도9에 도시된 바와 같이 습식 산화의 분위기 및 온도 제어가 수행된다.
다시 말하면, 온도는 실온에서 600℃(종단-이탈 온도 이하)까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 600℃에 도달하면, 습식(H2O) 분위기가 세트되고 온도는 950℃까지 동일한 온도 기울기에서 상승된다. 온도가 950℃에 도달하면, 10분 동안 이 온도를 유지함으로써 리플로우 공정이 수행된다. 그 후, 습식 분위기가 유지되는 동안 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 600℃로 하강될 때까지 습식 분위기가 유지된다. 온도가 600℃에 도달하면, 습식 분위기에서 질소 분위기로 다시 돌아가고, 온도는 실온까지 하강된다. 이 습식 분위기의 시작 및 정지 온도는 600℃에 한정되는 것은 아니며, 종단-이탈 온도 또는 그 이하로서 800℃ 또는 그 이하, 바람직하게는, 700℃ 또는 그 이 하에 또한 세트될 수도 있다. 게다가, 또다른 방법으로서 습식 분위기 대신에 수소 분위기가 또한 세트될 수도 있다. 이 경우에, 온도는 실온에서 600℃(종단-이탈 온도 이하)까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 그 다음에 온도가 600℃에 도달하면, 수소 분위기가 세트되고 온도는 950℃까지 동일한 온도 기울기에서 상승된다. 온도가 950℃에 도달하면, 10분 동안 이 온도를 유지함으로써 리플로우 공정이 수행된다. 그 후, 수소 분위기가 유지되는 동안, 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 600℃로 하강될 때까지 수소 분위기가 유지된다. 온도가 600℃에 도달하면, 수소 분위기에서 질소 분위기로 다시 돌아가고, 온도는 실온까지 하강된다. 이 수소 어닐의 시작 및 정지 온도는 600℃에 한정되는 것은 아니며, 종단-이탈 온도 또는 그 이하로서 800℃ 또는 그 이하, 바람직하게는, 700℃ 또는 그 이하에 또한 세트될 수도 있다.
그러므로, 층간 절연막(8)의 리플로우 공정에서 종단-이탈 온도 또는 그 이상이 도달될 때, 습식 분위기 또는 수소 분위기가 유지된다. 그러므로, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
따라서, 이 실시예의 경우와 같이 게이트 산화막 형성 공정 후에 고온에서 열처리가 수행될 때, 습식 분위기 또는 수소 분위기는 종단-이탈 온도 또는 그 이상이 도달되는 경우에 또한 세트된다. 그러므로, 채널 이동도의 향상이 의도될 수 있다.
게다가, 이러한 리플로우 공정은 게이트 산화막(6)이 게이트(7) 등의 복수의 막으로 덮이는 상태에서 수행된다. 그러므로, 게이트(7) 등의 복수의 막은 캡 층으로서의 역할을 한다. 그러므로, H 또는 OH에 기인한 댕글링 본드의 종단이 이탈을 뛰어넘는 이점을 가지는 상황 하에서 어닐 공정이 수행될 때, H 또는 OH의 이탈이 캡 층에 의해 보다 더 방지되는 동안 댕글링 본드는 H 또는 OH에 의해 종단될 수 있다. 그러므로, 채널 이동도가 보다 더 상승될 수 있다.
(제4 실시예)
본 발명의 제4 실시예가 설명되게 된다. 이 실시예에서, 본 발명의 일실시예는 축적형 측면 MOSFET에 적용된다. 도10은 축적형 측면 MOSFET의 단면 구성을 도시한다. 도11 내지 도13은 도10에 도시된 축적형 측면 MOSFET의 제조 공정을 도시한다. 이 실시예의 축적형 측면 MOSFET의 구조 및 그 제조 방법은 이들 도면을 참조하여 설명되게 된다.
도10에 도시된 바와 같이, 축적형 측면 MOSFET은 주표면으로서 일면측을 갖는 SiC로 구성된 n+형의 기판(31)에 형성된다. 예를 들어, n+형의 기판(31)은 4H-SiC로 구성되고, 주표면은 (11-20)면, 즉, a면에 세트되고, 불순물 농도는 약 5×1018cm-3에 세트된다.
에피택시얼하게 성장된 SiC로 구성된 n형 표류층(drift layer)(32)은 이 기판(31)의 주표면에서 형성된다. 예를 들어, n형 표류층(32)은 약 1×1016cm-3의 불순물 농도, 및 10㎛의 두께에 세트된다.
p형 베이스층(33)은 n형 표류층(32)의 표층부에 형성된다. 예를 들어, 이 p형 베이스층(33)은 약 1×1019cm-3 및 0.7㎛의 깊이에 세트된다.
에피택시얼하게 성장된 채널 영역을 구성하는 n형 채널층(이하, 채널 에피택시얼 층이라함)(34)은 p형 베이스층(33) 상에 형성된다. 예를 들어, 이 채널 에피택시얼 층(34)은 약 1×1016cm-3의 농도 및 0.3㎛의 막 두께(깊이)에 세트된다.
p+형의 컨택 영역(35)은 이 채널 에피택시얼 층(34)을 관통하고 p형 베이스층(33)에 도달하도록 형성된다. 예를 들어, 이 컨택 영역(35)은 3×1020cm-3 또는 그 이상의 고농도, 및 0.4㎛의 깊이에 세트된다.
n+형 소스 영역(36) 및 n+형 드레인 영역(37)은 이 컨택 영역(35)과 분리되도록 채널 에피택시얼 층(34)을 통하여 양측에 형성된다. 이들 영역(36 및 37)은 서로 분리되도록 형성된다. 예를 들어, 이들 n+형 소스 영역(36) 및 n+형 드레인 영역(37)은 3×1020cm-3 또는 그 이상의 고농도, 및 0.3㎛의 깊이에 세트된다.
게다가, 채널 에피택시얼 층(34)의 표층부 중에 n+형 소스 영역(36) 및 n+형 드레인 영역(37)에 의해 사이에 넣어진 부분은 채널 영역에 세트되고, 예를 들어 38nm의 막 두께의 게이트 산화막(38)은 최소한 채널 영역의 표면을 덮도록 형성된다. H 또는 OH의 원소에 의해 댕글링 본드를 종단시키는 구조는 채널 영역을 구성하는 채널 에피택시얼 층(34)과 이 게이트 산화막(38)의 계면에 형성된다.
예를 들어, n형 불순물(예를 들어, P(3가))을 도핑함으로써 형성되는 폴리실리콘으로 구성된 게이트(39)는 게이트 산화막(38)의 표면상에 패턴된다.
게다가, 예를 들어 LTO로 구성된 층간 절연막(40)은 게이트 산화막(38) 및 게이트(39)의 남아있는 부분을 덮도록 형성된다. 컨택 영역(35), n+형 소스 영역(36) 및 n+형 드레인 영역(37)에 연결된 컨택홀(41a 내지 41c)은 이들 층간 절연막(40)과 게이트 산화막(38)에서 형성된다. 게이트(39)에 연결된 컨택홀(41d)은 층간 절연막(40)에서 형성된다.
각각의 컨택홀(41a 내지 41d)을 통하여, 컨택 영역(35)에 전기적으로 연결된 전위 고정을 위한 베이스 전극(42), n+형 소스 영역(36)에 전기적으로 연결된 소스 전극(43), n+형 드레인 영역(37)에 전기적으로 연결된 드레인 전극(44), 및 게이트(39)에 전기적으로 연결된 게이트 전극(45)이 배열되고, 그에 따라 축적형 측면 MOSFET이 구성된다.
이 방법으로 구성된 축적형 측면 MOSFET에서, 채널 에피택시얼 층(34), 즉, 채널 영역은 전류 경로에 세트되고, 전류 경로의 상류 및 하류에 배열된 n+형 소스 영역(36) 및 n+형 드레인 영역(37)의 사이에 전류가 흐르게 된다. 그 다음에 채널 영역에 형성되는 공핍층(depletion layer)의 폭이 게이트(39)에 인가되는 전압을 제어함으로써 제어되고, 이 공핍층에 흐르게 되는 전류가 제어되어 n+형 소스 영 역(36) 및 n+형 드레인 영역(37) 사이에 흐르게 되는 전류가 제어될 수 있다.
다음으로, 도11 내지 도13을 이용함으로써 도10에 도시된 축적형 측면 MOSFET의 제조 방법이 설명되게 된다.
우선, 도11a에 도시된 바와 같이, n+형의 기판(31)이 준비된다. 도11b에 도시된 바와 같이, n형 표류층(32)은 기판(31)의 주표면상에 에피택시얼하게 성장되고, n형 표류층(32)은 약 1×1016cm-3의 불순물 농도 및 10㎛의 두께를 갖는다.
그 후, 도11c에 도시된 바와 같이, p형 불순물로서 Al 이온이 n형 표류층(32)의 표층부로 이온주입된다. 그 후, 활성화 어닐이 1600℃에서 30분 동안 수행된다. 그러므로, 예를 들어, 약 1×1019cm-3의 불순물 농도 및 0.7㎛의 깊이를 갖는 p형 베이스층(33)이 형성된다. 도11d에 도시된 바와 같이, 예를 들어, 약 1×1016cm-3의 농도 및 0.3㎛의 막 두께(깊이)를 갖는 채널 에피택시얼 층(34)이 이 p형 베이스층(33) 상에 에피택시얼하게 성장된다.
다음으로, 도12a에 도시된 바와 같이, 예를 들어, LTO(50)가 막형성되고, 그 다음에 포토리소그래피 공정을 거쳐 컨택 영역(35)의 형성 예정 영역에 오픈된다. 그 다음에 LTO(50)를 마스크로 하여 Al 이온이 이온주입된다.
게다가, LTO(50)가 제거된 후에, 도12b에 도시된 바와 같이, 예를 들어, LTO(50)가 다시 막형성되고, 포토리소그래피 공정을 거쳐 n+형 소스 영역(36) 및 n+ 형 드레인 영역(37)의 형성 예정 영역 상에 오픈된다. 그 후, 예를 들어, P 이온이 n형 불순물로서 이온주입된다.
그 후, LTO(51)가 제거된 후에, 예를 들어, 활성화 어닐이 1600℃에서 30분동안 수행되고, 그에 따라 이온주입된 p형 불순물 및 n형 불순물이 활성화된다. 그러므로, 컨택 영역(35), n+형 소스 영역(36) 및 n+형 드레인 영역(37)이 형성된다.
다음으로, 게이트 산화막 형성 공정이 수행되고, 도12c에 도시된 바와 같이 게이트 산화막(38)이 형성된다. 구체적으로, 습식 분위기를 이용하는 발열법을 이용한 게이트 산화에 의해 게이트 산화막(38)이 형성된다. 이 시간에서, 제1 실시예에서 도4에 도시된 바와 같이, 게이트 산화막 형성 공정의 분위기 및 온도 제어가 수행된다. 그러나, 1080℃의 온도를 유지하는 시간은 60분에 세트되고, 온도 하강 시간에서의 습식 분위기로부터 질소 분위기까지 스위칭 온도는 700℃에 세트된다.
다시 말하면, 온도는 실온에서 1080℃까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 1080℃에 도달하면, 습식(H2O) 분위기가 세트되고, 이 온도는 60분 동안 유지된다. 그러므로, 예를 들어, 38nm의 막 두께를 갖는 게이트 산화막(38)이 형성된다. 그 후, 습식 분위기가 유지되는 동안, 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 700℃ 또는 그 이하로 하강될 때까지 습식 분위기가 유지된다.
그러므로, 습식 분위기는 게이트 산화막 형성 공정의 온도 하강 시간에서 유지된다. 그러므로, H 또는 OH 원소에 의해 댕글링 본드를 종단시키기 위한 구조는 채널 영역을 구성하는 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면에 형성된다.
그 후, 도13a에 도시된 바와 같이, 게이트 산화막(38)의 표면상에 n형 불순물을 도핑함으로써 제공되는 폴리실리콘층이 600℃의 온도 하에서 막형성되고, 그 다음에 도시되지 않은 레지스트를 이용하여 패턴되어 게이트(39)가 형성된다.
게다가, 도13b에 도시된 바와 같이, 게이트(39)의 표면의 라운드-오프 산화가 수행된다. 예를 들어, 산화(습식 산화)는 120분 동안 850℃에서 습식 분위기 중에 수행되고, 산화막(39a)은 게이트(39)의 표면상에 형성되고, 게이트(39)의 표면은 라운딩된다.
이 시간에서, 제2 실시예에서 도7에 도시된 바와 같이 습식 산화의 분위기 및 온도 제어가 수행되고, 습식 분위기는 종단-이탈 온도 또는 그 이상이 도달될 때 유지된다. 그러므로, 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
다음으로, 도13c에 도시된 바와 같이, 층간 절연막(40)이 형성된다. 예를 들어, 420℃에서 플라즈마 CVD에 의해 BPSG가 막형성된다. 그 후, 예를 들어, 리플로우가 10분 동안 950℃에서 습식 분위기 중 수행되어 층간 절연막(40)이 형성된다. 제3 실시예에서 도9에 도시된 바와 같이, 이 시간에서 습식 산화의 분위기 및 온도 제어가 수행되고, 층간 절연막(40)의 리플로우 공정에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하 는 것이 가능하다.
그 후, 층간 절연막(40)이 패턴된다. 그러므로, 컨택 영역(35), n+형 소스 영역(36) 및 n+형 드레인 영역(37)에 연결된 컨택홀(41a 내지 41c)은 층간 절연막(40)과 게이트 산화막(38)에서 형성된다. 게이트(39)에 연결된 컨택홀(41d)은 층간 절연막(40)에서 형성된다.
그 다음에 Ni(니켈) 막이 컨택홀(41a 내지 41d)의 내부를 매립하도록 형성되고, 그 다음에 패턴되어 다양한 종류의 전극(42 내지 45)이 형성된다. 이 시간에서, 컨택 영역(35), n+형 소스 영역(36) 및 n+형 드레인 영역(37)은 전술한 바와 같이 고농도에 세트되기 때문에, 열처리 공정 등을 수행함 없이도 이들 영역은 다양한 종류의 전극(42 내지 45)과 옴 컨택하게 된다. 그러므로, 도10에 도시된 축적형 측면 MOSFET이 완성된다.
위에서 설명된 축적형 측면 MOSFET의 제조 방법에서, 전술한 바와 같이, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기가 유지되는 동안 온도는 종단-이탈 온도 또는 그 이하까지 하강된다. 그러므로, 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면의 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다. 그러므로, 고 채널 이동도의 축적형 측면 MOSFET이 세트될 수 있다.
게다가, 게이트(39)의 라운드-오프 산화에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
게다가, 층간 절연막(40)의 리플로우 공정에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 에피택시얼 층(34) 및 게이트 산화막(38)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
따라서, 이 실시예의 경우와 같이 게이트 산화막 형성 공정 후에 고온에서 열처리가 수행될 때, 습식 분위기는 종단-이탈 온도 또는 그 이상이 도달되는 경우에 또한 세트된다. 그러므로, 채널 이동도의 향상이 의도될 수 있다.
(제5 실시예)
본 발명의 제5 실시예가 설명되게 된다. 이 실시예에서, 본 발명의 일실시예는 플래너형 MOSFET에 적용된다. 도14는 플래너형 MOSFET의 단면 구성을 도시한다. 도15 내지 도19는 도14에 도시된 플래너형 MOSFET의 제조 공정을 도시한다. 이 실시예의 플래너형 MOSFET의 구조 및 그 제조 방법은 이들 도면을 참조하여 설명되게 된다.
도14에 도시된 바와 같이, 플래너형 MOSFET은 주표면으로서 일면측을 갖는 SiC로 구성된 n+형의 기판(61)에 형성된다. 예를 들어, n+형의 기판(61)은 4H-SiC로 구성되고 주표면은 (11-20)면, 즉, a면에 세트되고, 기판(61)은 약 5×1018cm-3의 불순물 농도를 갖는다.
에피택시얼하게 성장된 SiC로 구성된 n형 표류층(62)은 이 기판(61)의 주표 면상에 형성된다. 예를 들어, n형 표류층(62)은 약 1×1016cm-3의 불순물 농도, 및 10㎛의 두께에 세트된다.
n형 표류층(62)의 표층부에서 복수의 p형 베이스 영역(63)이 미리 결정된 간격으로 서로 공간을 두도록 형성된다. 예를 들어, 이 p형 베이스 영역(63)은 약 1×1019cm-3 및 0.7㎛의 깊이에 세트된다.
게다가, 에피택시얼하게 성장된 채널 영역을 구성하는 n형 채널층(이하, 채널 에피택시얼 층이라함)(64)은 p형 베이스 영역(63) 상에 형성된다. 예를 들어, 이 채널 에피택시얼 층(64)은 약 1×1016cm-3의 농도 및 0.3㎛의 막 두께(깊이)에 세트된다.
p+형의 컨택 영역(65)은 이 채널 에피택시얼 층(64)을 관통하고 p형 베이스 영역(63)에 도달하도록 형성된다. 예를 들어, 이 컨택 영역(65)은 3×1020cm-3 또는 그 이상의 고농도, 및 0.4㎛의 깊이에 세트된다.
게다가, n+형 소스 영역(66, 67)은 이 컨택 영역(65)으로부터 내측(inside) 상에 있는 채널 에피택시얼 층(64)을 통하여 양측에 형성된다. 이들 n+형 소스 영역(66, 67)은 서로 분리되도록 형성된다. 예를 들어, 이들 n+형 소스 영역(66, 67)은 3×1020cm-3 또는 그 이상의 고농도 및 0.3㎛의 깊이에 세트된다.
게다가, 채널 에피택시얼 층(64)의 표층부 중에 p형 베이스 영역(63) 상에 위치한 부분은 채널 영역에 세트되고, 예를 들어 38nm의 막 두께를 갖는 게이트 산화막(68)은 최소한 채널 영역의 표면을 덮도록 형성된다. H 또는 OH의 원소에 의해 댕글링 본드를 종단시키는 구조는 채널 영역을 구성하는 채널 에피택시얼 층(64)과 이 게이트 산화막(68)의 계면에 형성된다.
예를 들어, n형 불순물(예를 들어, P(3가))을 도핑함으로써 형성되는 폴리실리콘으로 구성된 게이트(69)는 게이트 산화막(68)의 표면상에 패턴된다.
게다가, 예를 들어, LTO로 구성된 층간 절연막(70)은 게이트 산화막(68) 및 게이트(69)의 남아있는 부분을 덮도록 형성된다. 컨택 영역(65) 및 n+형 소스 영역(66, 67)에 연결된 컨택홀(71), 게이트(69)에 연결된 도시되지 않은 컨택홀, 등은 이 층간 절연막(70)과 게이트 산화막(68)에서 형성된다. 컨택홀(71)을 통하여, 컨택 영역(65)과 n+형 소스 영역(66, 67)에 전기적으로 연결된 컨택부(72a) 및 Al으로 구성된 배선 전극(72b)으로 구성된 소스 전극(72)이 배열된다.
반면, 기판(61)의 농도보다 더 높은 농도에 세트되는 n+형의 드레인 컨택 영역(73)은 기판(61)의 후면측(rear face side) 상에 형성된다. 예를 들어, Ni로 구성된 후면 전극으로서 드레인 전극(74)이 이 드레인 컨택 영역(73)에 형성된다. 플래너형 MOSFET은 이러한 구조로 구성된다.
이 방법으로 구성된 플래너형 MOSFET에서, 채널 에피택시얼 층(64), 즉, 채 널 영역은 전류 경로에 세트되고, 전류 경로의 상류 및 하류에 배열된 n+형 소스 영역(66, 67) 및 드레인 컨택 영역(73)의 사이에 전류가 흐르게 된다. 채널 영역에 형성되는 공핍층의 폭은 게이트(69)에 인가되는 전압을 제어함으로써 제어되고, 이 공핍층에 흐르게 되는 전류가 제어된다. 그러므로, n+형 소스 영역(66, 67) 및 드레인 컨택 영역(73) 사이에 흐르게 되는 전류가 제어될 수 있다.
다음으로, 도15 내지 도19를 이용함으로써 도14에 도시된 플래너형 MOSFET의 제조 방법이 설명되게 된다.
우선, 도15a에 도시된 바와 같이, n+형의 기판(61)이 준비된다. 그 후, 도15b에 도시된 바와 같이, n형 표류층(62)은 기판(61)의 주표면상에 에피택시얼하게 성장되고, n형 표류층(62)은 약 1×1016cm-3의 불순물 농도 및 10㎛의 두께를 갖는다.
그 후, 도15c에 도시된 바와 같이, 예를 들어, LTO(80)가 막형성되고, 그 다음에 포토리소그래피 공정을 거쳐 p형 베이스 영역(63)의 형성 예정 영역 상에 오픈된다. 그 다음에 LTO(80)를 마스크로 하여 p형 불순물로서 Al 이온이 n형 표류층(62)의 표층부로 이온주입된다. 그 후, 도15d에 도시된 바와 같이 LTO(80)가 제거되고, 활성화 어닐이 1600℃에서 30분 동안 수행된다. 그러므로, 예를 들어, 약 1×1019cm-3의 불순물 농도 및 0.7㎛의 깊이를 갖는 p형 베이스 영역(63)이 형성된다.
다음으로, 도16a에 도시된 바와 같이, 예를 들어, 약 1×1016cm-3의 농도 및 0.3㎛의 막 두께(깊이)를 갖는 채널 에피택시얼 층(64)이 이 p형 베이스 영역(63) 상에 에피택시얼하게 성장된다.
다음으로, 도16b에 도시된 바와 같이, 예를 들어, LTO(81)가 막형성되고, 그 다음에 포토리소그래피 공정을 거쳐 컨택 영역(65)의 형성 예정 영역에 오픈된다. 그 다음에 LTO(81)를 마스크로 하여 Al 이온이 이온주입된다.
게다가, LTO(81)가 제거된 후에, 도16c에 도시된 바와 같이, 예를 들어, LTO(82)가 막형성되고 막으로서 기판 표면을 보호한다. 그 후, 기판(61)의 후면부로부터 P이온이 이온주입된다.
게다가, LTO(82)가 제거된 후에, 도17a에 도시된 바와 같이, 예를 들어, LTO(83)가 막형성되고, 포토리소그래피 공정을 거쳐 n+형 소스 영역(66, 67)의 형성 예정 영역 상에 오픈된다. 그 후, 예를 들어, P 이온이 n형 불순물로서 이온주입된다.
그 후, 도17b에 도시된 바와 같이 LTO(83)가 제거된다. 그 후, 예를 들어, 활성화 어닐이 1600℃에서 30분동안 수행되고, 그에 따라 이온주입된 p형 불순물 및 n형 불순물이 활성화된다. 그러므로, 컨택 영역(65) 및 n+형 소스 영역(66, 67)이 형성된다.
다음으로, 도17c에 도시된 바와 같이, 게이트 산화막 형성 공정을 수행함으로써 게이트 산화막(68)이 형성된다. 구체적으로, 습식 분위기를 이용하는 발열법 을 이용한 게이트 산화에 의해 게이트 산화막(68)이 형성된다. 이 시간에서, 제1 실시예에서 도4에 도시된 바와 같이, 게이트 산화막 형성 공정의 분위기 및 온도 제어가 수행된다. 그러나, 1080℃의 온도를 유지하는 시간은 60분에 세트되고, 온도 하강 시간에서의 습식 분위기에서 질소 분위기로의 스위칭 온도는 700℃에 세트된다.
다시 말하면, 온도는 실온에서 1080℃까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 1080℃에 도달하면, 습식(H2O) 분위기가 세트되고, 이 온도는 60분 동안 유지된다. 그러므로, 예를 들어, 38nm의 막 두께를 갖는 게이트 산화막(68)이 형성된다. 그 후, 습식 분위기가 유지되는 동안, 온도는 10℃/min으로 하강된다. 이 시간에서, 온도가 700℃ 또는 그 이하로 하강될 때까지 습식 분위기가 유지된다.
그러므로, 습식 분위기는 게이트 산화막 형성 공정의 온도 하강 시간에서 유지된다. 그러므로, H 또는 OH 원소에 의해 댕글링 본드를 종단시키기 위한 구조는 채널 영역을 구성하는 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면에 형성된다.
그 후, 도18a에 도시된 바와 같이, 게이트 산화막(68)의 표면상에 n형 불순물을 도핑함으로써 제공되는 폴리실리콘층이 600℃의 온도 하에서 막형성되고, 그 다음에 도시되지 않은 레지스트(resist)를 이용하여 패턴되어 게이트(69)가 형성된다.
게다가, 도18b에 도시된 바와 같이, 게이트(69)의 표면의 라운드-오프 산화가 수행된다. 예를 들어, 산화(습식 산화)는 120분 동안 850℃에서 습식 분위기 중에 수행되고, 산화막(69a)은 게이트(69)의 표면상에 형성되고, 게이트(69)의 표면은 라운딩된다.
이 시간에서, 제2 실시예에서 도7에 도시된 바와 같이 습식 산화의 분위기 및 온도 제어가 수행된다. 습식 분위기는 종단-이탈 온도 또는 그 이상이 도달될 때 유지된다. 그러나, 온도 상승 시간에서의 질소 분위기에서 습식 분위기로의 스위칭 온도, 및 온도 하강 시간에서의 습식 분위기에서 질소 분위기로의 스위칭 온도는 700℃에 세트된다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
다음으로, 도18c에 도시된 바와 같이, 층간 절연막(70)이 형성된다. 예를 들어, 420℃에서 플라즈마 CVD에 의해 BPSG가 막형성된다. 그 후, 예를 들어, 리플로우가 10분 동안 950℃에서 습식 분위기 중 수행되어 층간 절연막(70)이 형성된다. 제3 실시예에서 도9에 도시된 바와 같이, 이 시간에서 습식 산화의 분위기 및 온도 제어가 수행된다. 층간 절연막(70)의 리플로우 공정에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러나, 온도 상승 시간에서의 질소 분위기에서 습식 분위기로의 스위칭 온도, 및 온도 하강 시간에서의 습식 분위기에서 질소 분위기로의 스위칭 온도는 700℃에 세트된다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
그 후, 도19a에 도시된 바와 같이, 층간 절연막(70)이 패턴된다. 그러므로, 컨택 영역(65) 및 n+형 소스 영역(66, 67)에 연결된 컨택홀(71)은 층간 절연막(70)과 게이트 산화막(68)에 형성된다.
도19b에 도시된 바와 같이, Ni 막이 컨택홀(71)의 내부를 매립하도록 형성되고, 그 다음에 패턴되어 다양한 종류의 소스 전극(72)의 컨택부(72a)가 형성된다. 게다가, 도19c에 도시된 바와 같이, Ni을 이용하는 드레인 전극(74)은 드레인 컨택 영역(73) 상에 접하도록 기판(61)의 후면측 상에 형성된다.
그 후, 컨택부(72a) 및 드레인 전극(74)을 옴 컨택에 세트하도록 700℃ 또는 그 이하의 어닐 처리가 Ar 분위기 중에 수행된다. 이 시간에서, 컨택 영역(65) 및 n+형 소스 영역(66, 67)은 전술한 바와 같이 고농도에 세트되기 때문에, 고온의 열처리 공정 등이 수행되지 않을 때에도 이들 영역은 다양한 종류의 전극(72a)과 옴 컨택하게 된다.
그러나, 어닐 처리가 수소 분위기 중에 수행된다면, 700℃ 또는 그 이상의 열처리가 수행될 수 있다. 이 방법으로 수소 분위기가 이용된다면, 예를 들어, 1000℃의 어닐 처리가 또한 수행될 수 있다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드로부터 H 또는 OH의 이탈을 억제하고, 컨택 저항(resistance)을 감소시키는 것이 가능하다.
결과적으로, 층간 절연막(70)에 관하여 도시되지 않은 레지스트를 이용함으로써 게이트(69)에 연결된 도시되지 않은 컨택홀이 형성된다. 그 후, 배선 전 극(72b)이 Al에 의해 형성되어 소스 전극(72)이 형성되고 도14에 도시된 플래너형 MOSFET이 완성된다.
위에서 설명된 플래너형 MOSFET의 제조 방법에서, 전술한 바와 같이, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기가 유지되는 동안 온도는 종단-이탈 온도 또는 그 이하까지 하강된다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다. 그러므로, 고 채널 이동도의 플래너형 MOSFET이 세트될 수 있다.
게다가, 게이트(69)의 라운드-오프 산화에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
게다가, 층간 절연막(70)의 리플로우 공정에서 종단-이탈 온도 또는 그 이상이 도달될 때 습식 분위기가 유지된다. 그러므로, 채널 에피택시얼 층(64) 및 게이트 산화막(68)의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
따라서, 이 실시예의 경우와 같이 게이트 산화막 형성 공정 후에 고온에서 열처리가 수행될 때, 습식 분위기는 종단-이탈 온도 또는 그 이상이 도달되는 경우에 세트된다. 그러므로, 채널 이동도의 향상이 의도될 수 있다.
(제6 실시예)
본 발명의 제6 실시예가 설명되게 된다. 이 실시예에서, 제1 실시예에 도시 된 반전형 측면 MOSFET의 게이트 절연막의 구조가 변경된다. 도20은 이 실시예의 반전형 측면 MOSFET의 단면 구성을 도시한다. 도21 및 도22는 도20에 도시된 반전형 측면 MOSFET의 제조 공정을 도시한다. 이 실시예의 반전형 측면 MOSFET의 구조 및 그 제조 방법은 이들 도면을 참조하여 설명되게 된다.
도20에 도시된 바와 같이, 이 실시예에서, 제1 실시예에 도시된 반전형 측면 MOSFET의 게이트 절연막(6)은 실리콘 산화막(6a), 실리콘 질화막(6b) 및 실리콘 산화막(6c)의 3층 구조에 의해 형성된 ONO막으로 구성된다.
다음으로, 도21 및 도22를 이용함으로써 도20에 도시된 반전형 측면 MOSFET의 제조 방법이 설명되게 된다. 이 제조 방법에서 제1 실시예와 유사한 부분에 관하여는 설명이 생략되고, 오직 제1 실시예와의 상이점만 설명되게 된다.
우선, 도21a에 도시된 바와 같이, p+형의 기판(1)의 주표면 상에 형성된 p형 베이스층(2)을 갖는 p/p+형 기판이 준비된다. p형 베이스층(2)의 표층부에 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5)을 형성하기 위한 구조가 준비된다. 습식 산화는 발열법에 의해 80분 동안 1080℃에서 수행된다. 그 후, 온도가 하강되어 700℃에 도달하면, 습식 분위기에서 질소 분위기로 스위치드된다. 그러므로, 약 52nm의 산화막 두께의 실리콘 산화막(6a)이 형성된다.
다음으로, 도21b에 도시된 바와 같이, LP-CVD 장치를 이용함으로써 실리콘 산화막(6a)의 표면상에 실리콘 질화막(6b)이 형성되고, 실리콘 질화막(6b)은 약 15nm의 막 두께를 갖는다. 이 시간에서, 막 형성 온도는 800℃에 세트된다. 이 방 식에서 막 형성 온도를 800℃ 또는 그 이하에 세트함으로써 종단 원소의 이탈이 발생되지 않도록 세트하는 것이 가능하다.
다음으로, 도21c에 도시된 바와 같이, 실리콘 질화막(6b)의 표면이 950℃의 습식 산화에 의해 산화되고, 약 7nm의 막 두께를 갖는 실리콘 산화막(톱(top) 산화막)(6c)이 형성된다. 이 시간에서 습식 산화는, 습식 분위기가 700℃로부터 세트되고 온도가 상승되고 온도 하강 시간에서 온도가 700℃에 도달할 때까지 습식 분위기가 또한 유지되는 방식으로, 세트된다. 이 방식에서 습식 분위기를 700℃ 또는 그 이상에 세트함으로써 종단 원소의 이탈이 발생되지 않도록 세트하는 것이 가능하다. 특히, 이 공정의 경우에, 캡 효과가 획득되고, 이 캡 효과에 더하여 실리콘 질화막(6b)의 산화 반응에 의해 수소가 발생된다. 그러므로, MOS 계면의 댕글링 본드의 종단 효과가 향상되고, 채널 이동도의 향상 효과가 획득될 수 있다.
그 후, 도22a에 도시된 바와 같이, 실리콘 산화막(6c)의 표면상에 게이트 산화막(7)을 형성하는 공정이 수행된 후에, 층간 절연막(8)은 420℃에서 LTO를 막형성함으로써 형성된다. 그 후, 도22b에 도시된 바와 같이, 컨택 영역(3), n+형 소스 영역(4) 및 n+형 드레인 영역(5) 등에 연결된 컨택홀(9a 내지 9c)을 형성하는 공정을 거쳐 베이스 전극(10), 소스 전극(11), 드레인 전극(12) 및 게이트 전극(13)이 더 형성된다. 그러므로, 이 실시예의 반전형 측면 MOSFET이 완성된다.
그러므로, ONO막에 의해 게이트 절연막(6)을 구성하는 반전형 측면 MOSFET이 또한 세트될 수도 있다. 여기서, 게이트 절연막(6) 중에 실리콘 산화막(6a, 6c)에 의해 사이에 넣어진 절연막은 실리콘 질화막(6b)에 세트된다. 그러나, 그에 더하여, HfO2, HfSiON, HfAlO, Al2O3, Ta2O5, 등의 고 유전체 막(high dielectric film)이 또한 끼어들게 될 수도 있다. 이 경우에, 고 유전체 막의 표면을 산화시킴으로써 형성되는 톱 산화막의 산화 온도는 실리콘 질화막(6b)의 경우로부터 적합하게 변경될 수도 있다.
(그밖의 실시예)
(1) 위 실시예들에서, 습식 산화에 의해 게이트 산화막(6, 38, 68)을 형성하는 경우에 관하여 설명이 이루어졌다. 그러나, 게이트 산화막 형성 공정 동안 채널 에피택시얼 층(34, 64)과 p형 베이스층(2)과 게이트 산화막(6, 38, 68)의 계면의 댕글링 본드를 H 또는 OH에 의해 종단시키기를 원한다면, 최소한 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기 또는 수소 분위기가 유지된다.
따라서, 게이트 산화막(6, 38, 68)은 습식 산화를 제외한 또다른 기술에 의해 또한 형성될 수 있고, 오직 온도 하강 시간에서 습식 분위기에 스위치드될 수 있고, 게이트 산화막(6, 38, 68) 및 SiC의 계면의 댕글링 본드는 온도 하강 시간에서 H 또는 OH에 의해 또한 종단될 수 있다.
예를 들어, 건식 분위기, N2O 분위기, NO 분위기, 오존 분위기, H2O 라디칼(radical) 분위기 등에서 산화가 수행되거나, 또는 CVD 등에 의한 LTO, TEOS, HTO 등의 증착에 의해 산화막이 형성된다. 이후의 온도 하강 시간에서, H2O를 게이트 산화막을 형성하기 위한 챔버로 도입함으로써 습식 분위기에 스위치드되고, 온 도는 종단-이탈 온도 또는 그 이하까지 하강된다.
여기서, 산화막에 의해 게이트 절연막이 구성되는 경우에 관하여 설명이 이루어졌다. 그러나, 이 기술이 이용될 때, 게이트 절연막은 또다른 종류의 절연막에 의해 또한 구성될 수 있다. 예를 들어, HfO2, HfSiON, HfAlO, Al2O3, Ta2O5, Si3N4 등이 이용된다.
(2) 위 실시예 각각에서, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기를 세트하는 경우가 도시된다. 그러나, 게이트 산화막 형성 공정 후에 습식 분위기 또는 수소 분위기를 이용함으로써 특성을 향상시키기 위한 어닐 처리가 또한 수행될 수도 있다.
예를 들어, 제1 실시예의 도3a에 도시된 공정이 다음과 같이 수행된 후에, 습식 분위기를 이용한 어닐 처리가 다음으로 수행된다. 도23은 습식 분위기를 이용한 어닐 공정의 분위기 및 온도 제어를 도식적으로 도시한다.
우선, 예를 들어, HTO는 예를 들어, CVD 장치 등을 이용하여 800℃에서 N2O와 SiH4 가스를 도입함으로써 막형성되고, 게이트 산화막(6)이 형성된다. 그 후, 습식 분위기를 이용한 어닐 공정이 수행된다.
다시 말하면, 온도는 실온에서 1080℃까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 온도가 1080℃에 도달하면, 습식(H2O) 분위기가 세트되고 10분 동안 이 온도를 유지함으로써 어닐 처리가 수행된다. 그 후, 온도는 습식 분위기가 유지되는 동안 10℃/min으로 하강된다. 이 시간에서, 온도가 600℃ 또는 그 이하로 하강될 때까지 습식 분위기가 유지된다.
그러므로, 게이트 산화막 형성 공정 후에 어닐 처리가 수행되고, 어닐 처리의 온도 하강 시간에서 습식 분위기가 유지된다. 그러므로, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다.
위 실시예 각각에서와 유사한 효과가 이 방식에 의해 또한 획득될 수 있다. 이 방식으로 게이트 산화막 형성 공정 후에 어닐 처리가 수행된다면, 게이트 산화막은 전술한 바와 같이 습식 산화를 제외한 기술에 의해 또한 형성될 수도 있고, 게이트 절연막은 산화막 대신에 또다른 종류의 절연막에 의해 또한 형성될 수도 있다.
게이트 산화막(6, 38, 68)이 습식 분위기에 의해 형성된 후에 보다 더 특성을 향상하기 위한 목적으로 이러한 어닐 처리를 수행하는 것이 또한 효과적이다.
여기서, 어닐 처리는 게이트 산화막 형성 공정의 직후, 즉, 게이트 형성 공정 이전에 수행되지만, 또한 게이트 형성 공정 후, 층간 절연막 형성 공정 후 등에서 수행될 수도 있다. 이러한 구성에 따라서, 게이트(6, 38, 68)와 층간 절연막(8, 40, 70)은 캡 층으로서의 역할을 한다. 그러므로, SiC 및 게이트 산화막(6, 38, 68)의 계면의 특성 향상이 보다 더 이루어질 수 있다.
(3) 유사하게, 게이트 산화막 형성 공정의 온도 하강 시간에서, 습식 분위기는 온도가 600℃로 하강될 때까지의 기간 동안 항상 세트된다. 그러나, 최소한 종 단-이탈 온도의 범위를 포함하는 온도 영역에서 지속적으로 습식 분위기를 유지하는 것은 충분하다.
예를 들어, 제1 실시예의 도3a에 도시된 공정에서 도24에 도시된 바와 같은 분위기 및 온도 제어가 수행될 수 있다.
다시 말하면, 온도는 실온에서 1300℃까지 질소(N2) 분위기로서 10℃/min의 온도 기울기에서 상승된다. 다음으로, 온도가 1300℃에 도달하면, N2O 분위기(N2 희석)에서 80분동안 산화가 수행되고 게이트 산화막(6)이 형성된다. 다음으로, 질소 분위기로 돌아가고, 온도는 10℃/min의 온도 기울기에서 하강된다. 다음으로 온도가 1000℃에 도달하면, 습식 분위기로 스위치드된다. 온도가 600℃ 또는 그 이하로 하강될 때까지 습식 분위기가 유지되는 동안 온도는 10℃/min으로 하강된다. 그 후, 온도가 600℃가 되면, 다시 질소 분위기로 돌아가고 온도는 실온까지 하강된다.
그러므로, 게이트 산화막 형성 공정의 온도 하강 시간에서 최소한 종단-이탈 온도를 포함하는 온도 영역에서 습식 분위기가 유지된다면, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드는 H 또는 OH 원소에 의해 종단될 수 있다.
이 방식으로 N2O 분위기가 이용될 때, 채널 영역을 구성하는 p형 베이스층(2) 및 게이트 산화막(6)의 계면의 댕글링 본드는 H 또는 OH에 더하여 N에 의해 또한 종단될 수 있다. 그러므로, 계면 상태 밀도는 보다 더 감소될 수 있고, 채널 이동도는 보다 더 향상될 수 있다. 게다가, 분위기를 N2O 분위기에 한정하지 않고 NO 분위기를 이용함으로써 게이트 산화가 수행될 때 유사한 내용이 또한 있을 수 있고 채널 이동도의 향상이 또한 의도될 수 있다.
(4) 위 실시예 각각에서, 발열법에 의해 습식 산화가 형성되지만, H2O를 끓이는 버블링 법에 의해 또한 형성될 수도 있다.
(5) 위의 제2 실시예부터 제5 실시예까지에서, 게이트 산화막 형성 공정의 온도 하강 시간에서 습식 분위기를 세트하는 기술 및 습식 분위기 또는 수소 분위기에서 어닐 처리, 리플로우 처리 등을 수행하는 기술의 조합이 설명된다. 그러나, 이들 기술의 조합이 필수인 것은 아니며, 위의 효과는 각각의 기술을 독립적으로 이용함으로써 또한 획득될 수 있다.
(6) 위 실시예에서, 4H-SiC의 면, 즉, (11-20)면이 이용되지만, 또다른 면이 또한 이용될 수도 있고 또다른 결정 구조가 또한 이용될 수도 있다.
(7) 위 실시예에서, 반전형 측면 MOSFET, 축적형 측면 MOSFET 및 플래너형 MOSFET은 MOS 구조의 반도체 장치의 예시로서 설명되었다. 그러나, 이들 MOSFET은 단지 MOS 구조의 반도체 장치의 일예로서 도시된다. 예를 들어, 본 발명은 MOS 구조의 IGBT에 또한 적용될 수 있고, 트렌치(trench) 게이트 형의 MOSFET에 또한 적용될 수 있다. 요약하자면, 본 발명은 어떤 MOS 구조의 반도체 장치에도 또한 적용될 수 있다.
(8) 위 실시예 각각에서, 습식 분위기 또는 수소 분위기는 필수적으로 100% 에 세트되는 것은 아니지만, 또다른 가스로 또한 희석될 수도 있다.
(9) 결정의 방위가 도시될 때, 바(-)는 본래 미리 결정된 원하는 수로 첨부되어야 하지만, 퍼스털 컴퓨터 적용에 기반한 표현상의 제한이 존재한다. 그러므로, 본 명세서에서, 바는 미리 결정된 원하는 수 이전에 첨부되도록 세트된다.
위의 개시는 이하의 양상을 갖는다.
본 개시의 첫번째 양상에 따르면, MOS 구조를 갖는 탄화규소 반도체 장치는, 탄화규소로 만들어진 기판; 탄화규소로 만들어지고 기판에 배치되며, 전류 경로를 제공하기 위한 채널 영역; 전류 경로의 상류측에 배치된 제1 불순물 영역; 전류 경로의 하류측에 배치된 제2 불순물 영역; 채널 영역의 표면상에 배치된 게이트 절연막; 및 게이트 절연막 상에 배치된 게이트를 포함한다. 채널 영역은 게이트에 인가되는 전압을 제어함으로써 채널로서 전류 경로를 제공하고, 그에 따라 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류 경로에서의 전류가 제어된다. 채널 영역 및 게이트 절연막은 그 사이에 계면을 가진다. 계면은 수소 원자 또는 수산기에 의해 종단되는 댕글링 본드(dangling bond)를 포함한다. 계면은 2.6×1020cm-3 와 같거나 그 이상의 수소 농도를 가진다.
위의 장치는 게이트 절연막 및 채널 영역의 계면의 댕글링 본드가 H 또는 OH의 원소에 의해 종단되고, 계면에서의 수소 농도가 2.6×1020cm-3 또는 그 이상에 세트되는 특성을 가진다. 그러므로, 게이트 절연막 및 채널 영역의 계면의 댕글링 본드가 H 또는 OH 원소에 의해 종단되고, 계면에서의 수소 농도가 2.6×1020cm-3 또는 그 이상의 높은 값에 세트된다면, 고 채널 이동도의 탄화규소 반도체 장치를 세트하는 것이 가능하다.
대안적으로, 계면은 질소 원자에 의해 종단되는 또다른 댕글링 본드를 포함할 수도 있다. 이 경우에, 게이트 절연막 및 채널 영역의 계면의 댕글링 본드는 H 또는 OH의 원소에 더하여 질소 원소에 의해 종단된다. 그러므로, 질소 원소에 의해 게이트 절연막 및 채널 영역의 계면의 댕글링 본드를 또한 종단시킴으로써 계면 상태 밀도가 보다 더 감소될 수 있고, 그에 따라 채널 이동도의 향상이 의도될 수 있다.
대안적으로, 기판은 (11-20)면에 의해 제공되는 주표면을 가질 수도 있다. 이 경우에, 기판의 주표면은 (11-20)면에 세트된다. SiO2에 관한 격자 상수(lattice constant)의 불균형은 이러한 면방위를 이용함으로써 감소된다. 그러므로, 어떤 댕글링 본드도 쉽게 발생되지 않고, 고 채널 이동도의 탄화규소 반도체 장치가 특히 획득될 수 있다.
대안적으로, 댕글링 본드를 종단시키는 수소 원자는 800℃와 900℃ 사이의 범위에서 최대 피크를 나타내는 이탈량(desorbing amount)을 가질 수도 있다. 위의 탄화규소 반도체 장치에서, 댕글링 본드를 종단시키는 수소의 이탈량은 800℃-900℃에서 피크가 되는 것이 확인된다.
본 개시의 두번째 양상에 따르면, MOS 구조를 갖는 탄화규소 반도체 장치의 제조 방법이 제공된다. 위 방법은, 탄화규소로 만들어진 기판을 준비하는 단계; 기 판상에, 탄화규소로 만들어지고 전류 경로를 제공하는 채널 영역을 형성하는 단계; 전류 경로의 상류측에 제1 불순물 영역을 형성하는 단계; 전류 경로의 하류측에 제2 불순물 영역을 형성하는 단계; 채널 영역의 표면상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트를 형성하는 단계; 및 기판을 가열 및 냉각하는 단계를 포함한다. 채널 영역은 게이트에 인가되는 전압을 제어함으로써 채널로서 전류 경로를 제공하고, 그에 따라 제1 불순물 영역과 제2 불순물 영역 사이에 흐르는 전류 경로에서의 전류가 제어된다. 기판을 가열 및 냉각하는 단계에서, 기판은, 게이트 절연막과 채널 영역 사이의 계면의 댕글링 본드가 수소 원자 또는 수산기에 의해 종단되도록 하기 위하여, 800℃와 900℃ 사이의 온도 범위에서 습식 분위기 또는 수소 분위기에서 냉각된다.
위의 방법은 열처리 공정이 포함되고, H 또는 OH의 원소에 의해 채널 영역 및 게이트 절연막의 계면의 댕글링 본드를 종단시키기 위하여, 습식 분위기 또는 수소 분위기는 열처리 공정에서의 온도 하강 시간에서 800℃-900℃의 온도 영역에서 지속적으로 유지되는 특성을 갖는다. 그러므로, 열처리 공정에서의 온도 하강 시간에서, 습식 분위기 또는 수소 분위기는 종단-이탈 온도로서 800℃-900℃의 온도 영역에서 지속적으로 유지되고, 종단-이탈 온도 또는 그 이하까지 온도는 하강된다. 그러므로, 채널 영역 및 게이트 절연막의 계면의 댕글링 본드는 H 또는 OH의 원소에 의해 종단될 수 있다. 그러므로, 고 채널 이동도의 탄화규소 반도체 장치가 세트될 수 있다.
대안적으로, 기판을 가열 및 냉각하는 단계는 게이트 절연막을 형성하는 단 계의 열처리로서 수행될 수도 있다. 이 방법은 열처리 공정이 게이트 절연막 형성 공정의 열처리로서 수행되고, 습식 분위기 또는 수소 분위기는 게이트 절연막 형성 공정의 온도 하강 시간에서 800℃-900℃의 온도 영역에서 지속적으로 유지되는 특성을 갖는다. 그러므로, 예를 들어, 게이트 절연막 형성 공정의 열처리의 온도 하강 시간에서 습식 분위기 또는 수소 분위기를 지속적으로 유지함으로써 청구항 5에 나타나는 효과가 획득될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계의 열처리로서 기판을 가열 및 냉각하는 단계에서, 기판은 온도가 800℃와 같거나 또는 그 이하가 될 때까지 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 800℃-900℃의 온도 영역뿐 아니라 게이트 절연막 형성 공정의 온도 하강 시간에서 온도가 800℃ 또는 그 이하로 하강될 때까지 습식 분위기 또는 수소 분위기가 지속적으로 유지되는 것이 바람직하다.
게다가, 게이트 절연막을 형성하는 단계의 열처리로서 기판을 가열 및 냉각하는 단계에서, 기판은 온도가 700℃와 같거나 또는 그 이하가 될 때까지 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 게이트 절연막 형성 공정의 온도 하강 시간에서 온도가 700℃ 또는 그 이하로 하강될 때까지 습식 분위기 또는 수소 분위기가 지속적으로 유지되는 것이 바람직하다.
대안적으로, 게이트 절연막을 형성하는 단계에서, 기판이 습식 분위기에서 800℃와 같거나 그 이상의 온도까지 가열되는 방식으로 습식 산화 방법에 의해 게이트 절연막으로서 게이트 산화막이 형성될 수도 있다. 이 방법은 게이트 절연막 형성 공정에서 습식 분위기 중에 온도를 800℃ 또는 그 이상으로 상승시키는 습식 산화를 수행함으로써 게이트 절연막으로 게이트 산화막이 형성되는 특성을 갖는다. 그러므로, 습식 분위기 중에 온도를 800℃ 또는 그 이상으로 상승시키는 습식 산화를 수행함으로써 게이트 절연막은 게이트 산화막으로 구성될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계에서, 기판이 냉각될 때 습식 산화 방법을 수행하기 위한 습식 분위기가 유지될 수도 있다. 이 경우에, 위의 효과는 온도 하강 시간에서 습식 산화를 수행하기 위한 습식 분위기를 또한 유지함으로써 획득될 수 있다.
대안적으로, 게이트 절연막은, 게이트 절연막을 형성하는 단계에서의 습식 분위기를 이용하는 습식 산화 방법과 상이한 기술에 의해 형성될 수도 있다. 이 방법은 게이트 절연막 형성 공정에서 게이트 절연막이 습식 분위기를 이용하는 습식 산화와 상이한 기술에 의해 형성되는 특성을 갖는다. 그러므로, 게이트 절연막은 습식 분위기를 이용하는 습식 산화와 상이한 기술에 의해 또한 형성될 수 있다. 예를 들어, 게이트 산화막은 건식 분위기, N2O 분위기, NO 분위기, 오존 분위기, H2O 라디칼 분위기, CVD 등에 의해 LTO, TEOS, HTO 등을 증착함으로써 형성된다. HfO2, HfSiON, HfAlO, Al2O3, Ta2O5, Si3N4 등의 산화막을 제외한 절연막이 또한 이용될 수도 있다.
대안적으로, 게이트 절연막을 형성하는 단계에서, 게이트 절연막으로서 게이트 산화막은 N2O 분위기 또는 NO 분위기를 갖는 산화 방법에 의해 형성될 수도 있 다. 이 경우에, 게이트 절연막이 N2O 분위기 또는 NO 분위기 중에 산화를 수행함으로써 게이트 산화막으로 구성된다면, 게이트 절연막 및 채널 영역의 계면의 댕글링 본드는 H 또는 OH의 원소에 더하여 질소 원소에 의해 또한 종단될 수 있다. 그러므로, 계면 상태 밀도는 보다 더 감소될 수 있고 채널 이동도의 향상이 의도될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계의 열처리로서 기판을 가열 및 냉각하는 단계에서, 기판이 냉각될 때 800℃와 900℃ 사이의 범위에서 미리 결정된 온도가 미리 결정된 시간 동안 유지될 수도 있다. 이 방법은 800℃-900℃의 온도 범위 내에서 미리 결정된 온도가 게이트 절연막 형성 공정의 온도 하강 시간에서 미리 결정된 시간 동안 유지되는 특성을 갖는다. 그러므로, 800℃-900℃의 온도 영역의 미리 결정된 온도가 미리 결정된 시간 동안 유지된다면, 즉, 종단-이탈 온도가 긴 시간에 세트된다면, H 및 OH에 기인한 댕글링 본드의 종단 효과가 향상될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계의 열처리로서 기판을 가열 및 냉각하는 단계에서, 기판이 냉각될 때 700℃와 1000℃ 사이의 범위에서 미리 결정된 온도가 미리 결정된 시간 동안 유지될 수도 있다. 이 경우에, 700℃-1000℃의 온도 범위 내에서 미리 결정된 온도가 게이트 절연막 형성 공정의 온도 하강 시간에서 미리 결정된 시간 동안 유지되는 경우, H 및 OH에 기인한 댕글링 본드의 종단 효과가 또한 향상될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 기판을 가열 및 냉각하는 단계는 게이트 절연막과 채널 영역 사이의 계면의 특성을 향상시키기 위하여 어닐 공정으로서 수행될 수도 있다. 이 방법은 게이트 절연막 형성 공정 후에 열처리 공정이 채널 영역 및 게이트 절연막의 계면의 특성을 향상시키기 위하여 어닐 공정으로서 수행되는 특성을 갖는다. 그러므로, 게이트 절연막 형성 공정 후에 열처리 공정이 채널 영역 및 게이트 절연막의 계면의 특성을 향상시키기 위하여 어닐 공정으로서 또한 수행될 수 있다. 이러한 어닐 공정은 게이트 절연막 형성 공정 동안 열처리와 함께 또한 수행될 수 있고, 게이트 절연막 형성 공정 동안 열처리 대신에 또한 수행될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 800℃와 900℃ 사이의 온도 범위에서 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 습식 분위기 또는 수소 분위기는 최소한 어닐 공정의 온도 하강 시간에서 800℃-900℃의 온도 영역에서 지속적으로 유지된다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 온도가 800℃와 같거나 또는 그 이하가 될 때까지 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 습식 분위기 또는 수소 분위기는 온도가 800℃ 또는 그 이하로 하강될 때까지 지속적으로 유지되는 것이 바람직하다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 700℃와 1000℃ 사이의 온도 범위에서 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 습식 분위기 또는 수소 분위기는 어닐 공정의 온도 하강 시간에서 700℃-1000℃의 온도 영역에서 지속적으로 유지되는 것이 더욱 바람직하다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 온도가 700℃와 같거나 그 이하가 될 때까지 습식 분위기 또는 수소 분위기에서 냉각될 수도 있다. 이 경우에, 습식 분위기 또는 수소 분위기는 온도가 700℃ 또는 그 이하로 하강될 때까지 지속적으로 유지되는 것이 보다 더 바람직하다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 800℃ 또는 그 이상의 온도 범위에서 습식 분위기 또는 수소 분위기에서 가열될 수도 있다. 이 경우에, 어닐 공정의 온도 하강 시간뿐 아니라 어닐 공정의 온도 상승 시간에서 800℃ 또는 그 이상의 온도 영역에서 습식 분위기 또는 수소 분위기가 바람직하게 지속적으로 유지된다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판은 700℃ 또는 그 이상의 온도 범위에서 습식 분위기 또는 수소 분위기에서 가열된다. 이 경우에, 습식 분위기 또는 수소 분위기는 700℃ 또는 그 이상의 온도 영역에서 지속적으로 유지되는 것이 더욱 바람직하다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판(1, 31, 61)이 냉각될 때 800℃와 900℃ 사이의 범위에서 미리 결정된 온도가 미리 결정된 시간 동안 유지될 수도 있다. 이 방법은 800℃-900℃의 온도 범위 내에서 미리 결정된 온도가 어닐 공정의 온도 하강 시간에서 미리 결정된 시간 동안 유지되는 특성을 갖는다. 그러므로, 800℃-900℃의 온도 영역의 미리 결정된 온도가 미리 결정된 시간 동안 유지된다면, 즉, 종단-이탈 온도가 긴 시간에 세트된다면, H 및 OH에 기인한 댕글링 본드의 종단 효과가 향상될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 기판이 냉각될 때 700℃와 1000℃ 사이의 범위에서 미리 결정된 온도가 미리 결정된 시간 동안 유지될 수도 있다. 이 경우에, 700℃-1000℃의 온도 범위 내에서 미리 결정된 온도가 어닐 공정의 온도 하강 시간에서 미리 결정된 시간 동안 유지되는 경우, H 및 OH에 기인한 댕글링 본드의 종단 효과는 또한 향상될 수 있다.
대안적으로, 본 방법은 게이트 절연막의 표면상에 캡 층을 형성하는 단계를 더 포함할 수도 있다. 어닐 공정으로서 기판을 가열 및 냉각하는 단계는 캡 층을 형성하는 단계 후에 수행된다. 이 방법은 게이트 절연막의 표면상에 캡 층을 형성하는 공정이 포함되고, 어닐 공정이 캡 층 형성 공정 후에 수행되는 특성을 갖는다. 그러므로, 캡 층이 형성된 후에 어닐 공정이 수행된다면, 캡 층에 의해 H 또는 OH의 이탈이 보다 더 방지되는 동안 댕글링 본드는 H 또는 OH에 의해서 종단될 수 있다. 그러므로, 채널 이동도가 보다 더 상승될 수 있다.
대안적으로, 캡 층을 형성하는 단계는 게이트를 형성하는 단계와 함께 수행 될 수도 있고, 그에 따라 캡 층은 게이트를 제공한다. 이 경우에, 게이트 형성 공정은 캡 층 형성 공정으로서 열거될 수 있고, 게이트는 캡 층으로서 형성될 수 있다. 게다가, 청구항 29에 나타난 바와 같이, 캡 층 형성 공정은 게이트를 덮도록 층간 절연막을 형성하는 공정을 또한 포함할 수 있고, 층간 절연막은 캡 층으로서 형성될 수 있다.
대안적으로, 캡 층으로서 게이트는 폴리실리콘으로 만들어질 수도 있다. 이 경우에, 캡 층이 게이트에 세트되는 때 캡층이 폴리실리콘에 의해 형성된다면, 어닐 공정이 수행될 때에도 게이트 절연막 상에서 반응하지 않는다. 그러므로, 캡 층으로서 적합하다. 게다가, 폴리실리콘의 경우에, 습식 분위기에서 산화 반응에 의해 수소가 발생되고, 댕글링 본드 종단에 기여한다. 그러므로, 채널 이동도가 보다 더 상승될 높은 가능성이 있다.
대안적으로, 어닐 공정으로서 기판을 가열 및 냉각하는 단계는 게이트의 라운드-오프 산화로서 수행될 수도 있다. 라운드-오프 산화는 습식 분위기에서 수행된다. 이 경우에, 열처리 공정이 (폴리실리콘으로 구성된)게이트의 라운드-오프 산화로서 수행될 수 있고, 라운드-오프 산화는 습식 분위기에서 수행된다.
대안적으로, 라운드-오프 산화는 800℃와 900℃ 사이의 온도 범위에서 수행될 수도 있다. 이 경우에, 종단-이탈 온도로서 800℃-900℃에서 라운드-오프 산화를 수행함으로써 더 높은 채널 이동도가 획득된다. 게다가, 산화율이 적합하기 때문에 제어 가능성에서 바람직한 라운드-오프 산화막이 형성될 수 있다.
대안적으로, 캡 층을 형성하는 단계에서, 층간 절연막은 게이트를 덮도록 형 성될 수도 있고, 캡 층은 층간 절연막을 제공한다.
대안적으로, 본 방법은 게이트를 덮도록 층간 절연막을 형성하는 단계; 및 층간 절연막에 대해 리플로우 공정을 수행하는 단계를 더 포함할 수도 있다. 기판(1, 31, 61)을 가열 및 냉각하는 단계는 리플로우 공정을 수행하는 단계를 제공한다. 이 방법은 본 발명이 게이트를 덮기 위하여 층간 절연막을 형성하는 공정을 포함하고, 층간 절연막의 리플로우 처리를 수행하는 공정, 및 열처리 공정이 층간 절연막의 리플로우 처리로서 수행되는 특성을 갖는다. 그러므로, 열처리 공정이 층간 절연막의 리플로우 처리로서 또한 수행될 수 있고, 그에 따라 더 높은 채널 이동도가 획득될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 습식 분위기 또는 수소 분위기는 800℃와 같거나 그 이상의 온도 범위에서 유지될 수도 있다. 이 방법은 게이트 절연막 형성 공정 후에 800℃ 또는 그 이상의 공정을 수행하는 경우에서 800℃ 또는 그 이상의 온도 영역에서 습식 분위기 또는 수소 분위기가 지속적으로 유지되는 특성을 갖는다. 장치 공정 설계가 이루어질 때, 예를 들어, 850℃를 초과하는 고온의 열처리 공정이 층간 절연막 리플로우 등의 경우와 같이 수행되는 경우가 또한 존재한다. 이러한 경우에서, 800℃ 또는 그 이상의 온도 영역에서 습식 분위기 또는 수소 분위기를 지속적으로 유지함으로써 게이트 절연막 및 채널 영역의 계면의 댕글링 본드로부터 H 또는 OH가 이탈되는 것을 방지하는 것이 가능하다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 습식 분위기 또는 수소 분위기는 700℃와 같거나 그 이상의 온도 범위에서 유지될 수도 있다. 게이트 절연막 형성 공정 후에 700℃ 또는 그 이상의 공정을 수행하는 경우에서 700℃ 또는 그 이상의 온도 영역에서 습식 분위기 또는 수소 분위기가 지속적으로 유지된다면, H 또는 OH의 이탈이 보다 더 방지될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 모든 단계는 800℃와 같거나 그 이하의 온도 범위에서 수행될 수도 있다. 이 방법은 게이트 절연막 형성 공정 후에 수행되는 모든 공정이 800℃ 또는 그 이하에서 수행되는 특성을 갖는다. 그러므로, 게이트 절연막 및 채널 영역의 계면의 댕글링 본드가 게이트 절연막 형성 공정에 의하여 H 또는 OH의 원소에 의하여 종단될 때, 모든 이후의 공정이 800℃ 또는 그 이하에서 수행된다면 H 또는 OH의 이탈이 방지될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 모든 단계는 700℃와 같거나 그 이하의 온도 범위에서 수행된다. 이 경우에, 게이트 절연막 형성 공정 후에 수행되는 모든 공정이 700℃ 또는 그 이하에서 수행된다면 위의 효과는 더욱 확실하게 획득될 수 있다.
대안적으로, 본 방법은, 3×1020cm-3과 같거나 그 이상의 불순물 농도를 갖는 제1 불순물 층으로서 채널 영역에 컨택하는 소스 영역을 형성하는 단계; 및 니켈로 만들어진 부분으로 소스 영역에 컨택하는 부분인 소스 전극을 형성하는 단계를 더 포함할 수도 있다.
대안적으로, 본 방법은, 3×1020cm-3과 같거나 그 이상의 불순물 농도를 갖는 제2 불순물 층으로서 채널 영역에 컨택하거나 또는 기판의 이면측(back side) 상에 배치된 드레인 영역을 형성하는 단계; 및 니켈로 만들어진 부분으로 드레인 영역에 컨택하는 부분인 드레인 전극을 형성하는 단계를 더 포함할 수도 있다.
대안적으로, 본 방법은, 기판에 제1 불순물 영역 및 제2 불순물 영역과 상이한 도전형을 갖는 베이스 영역을 형성하는 단계; 베이스 영역에 컨택하고, 3×1020cm-3과 같거나 그 이상의 불순물 농도 및 베이스 영역으로서 같은 도전형을 갖는 컨택 영역을 형성하는 단계; 및 베이스 영역의 전위를 고정하기 위하여 컨택 영역에 컨택하는 부분으로 니켈로 만들어진 부분을 갖는 전극을 형성하는 단계를 더 포함할 수도 있다.
위 방법은 제1 불순물 층에 대응하는 소스 영역, 제2 불순물 층에 대응하는 드레인 영역, 또는 컨택 영역이 3×1020cm-3의 불순물 농도에 세트되고, 소스 전극, 드레인 전극 또는 전극과 컨택하게 되는 부분이 Ni에 의해 형성되는 특성을 갖는다. 그러므로, 소스 영역, 드레인 영역 또는 컨택 영역이 3×1020cm-3 또는 그 이상의 고농도에서 형성되고 그와 함께 컨택부가 Ni에 세트된다면, 옴 컨택이 세트될 수 있다.
대안적으로, 본 방법은, 소스 전극, 드레인 전극, 또는 전극을 어닐링하는 단계를 더 포함할 수도 있다. 어닐링 단계는 800℃와 같거나 그 이하의 온도 범위에서 수행된다. 이 경우에, 800℃ 또는 그 이하에서 전극 어닐 공정이 수행될 때, 어떤 옴 컨택도 쉽게 획득되지 않는다. 그러므로, 소스 영역, 드레인 영역 또는 컨택 영역의 불순물 농도가 고농도에 세트되고, Ni이 전극 물질로 이용되는 것이 효 과적이다.
대안적으로, 본 방법은, 소스 전극, 드레인 전극, 또는 전극을 어닐링하는 단계를 더 포함할 수도 있다. 어닐링 단계는 700℃와 같거나 그 이하의 온도 범위에서 수행된다. 이 경우에, 전극 어닐 공정이 700℃ 또는 그 이하에서 수행된다면, 위의 효과는 더욱 확실하게 획득될 수 있다.
대안적으로, 본 방법은, 기판을 가열 및 냉각하는 단계 후에 습식 분위기와 상이한 분위기에서 800℃와 같거나 그 이하의 온도에서 기판을 어닐링하는 단계를 더 포함할 수도 있다. 이 방법은 열처리 공정 후에 어닐 공정이 Ar, N2, O2, H2 등의 습식 분위기와 상이한 분위기에서 800℃ 또는 그 이하에서 수행되는 특성을 갖는다. 그러므로, 습식 분위기와 상이한 분위기에서 어닐 공정을 수행함으로써 게이트 절연막 중 수분이 제거될 수 있고 채널 이동도의 향상이 보다 더 의도될 수 있다.
대안적으로, 기판을 어닐링하는 단계는 700℃와 같거나 그 이하의 온도에서 수행될 수도 있다. 이 경우에, 어닐 공정이 700℃ 또는 그 이하에서 수행된다면, 수소의 이탈이 보다 더 억제될 수 있고, 그에 따라 채널 이동도의 향상이 보다 더 의도될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계는, 채널 영역의 표면상에 제1 실리콘 산화막을 형성하는 단계; 제1 실리콘 산화막 상에 실리콘 질화막 또는 고 유전체 막으로 만들어진 중간(intermediate) 절연막을 형성하는 단계; 및 중간 절연막의 표면을 산화시킴으로써 산화막을 형성하는 단계를 포함할 수도 있다. 산화 막을 형성하는 단계에서, 습식 분위기 또는 수소 분위기는 온도가 하강될 때 800℃와 같거나 그 이상의 온도에서 유지된다. 이 방법은 게이트 절연막의 형성 공정이 채널 영역의 표면상에 제1 실리콘 산화막을 형성하는 공정, 제1 실리콘 산화막 상에 실리콘 질화막 또는 고 유전체 막으로 구성된 중간 절연막을 형성하는 공정, 및 중간 절연막의 표면을 산화시킴으로써 산화막을 형성하는 공정을 포함하고, 중간 절연막의 표면을 산화시킴으로써 산화막을 형성하는 공정에서 습식 분위기 또는 수소 분위기는 최소한 이 산화의 온도 하강 시간에서 800℃ 또는 그 이상의 온도 영역에서 지속적으로 유지되는 특성을 갖는다. 그러므로, 게이트 절연막이 다층 구조에 또한 세트될 수 있고, 게이트 절연막의 신뢰도가 보다 더 상승될 수 있다. 이 경우에, 산화의 온도 하강 시간에서 800℃ 또는 그 이상의 온도 영역에서 습식 분위기 또는 수소 분위기를 지속적으로 유지함으로써 H 및 OH에 기인한 댕글링 본드의 종단 효과가 향상될 수 있다.
대안적으로, 산화막을 형성하는 단계에서, 습식 분위기 또는 수소 분위기는 온도가 하강할 때 700℃와 같거나 그 이상의 온도에서 유지된다.
대안적으로, 기판을 가열 및 냉각하는 단계는 습식 분위기 또는 수소 분위기에서 1000℃와 같거나 그 이하인 최고 온도를 가질 수도 있다.
대안적으로, 기판을 가열 및 냉각하는 단계는 습식 분위기 또는 수소 분위기에서 800℃와 900℃ 사이의 범위에서 최고 온도를 가질 수도 있다.
대안적으로, 기판을 가열 및 냉각하는 단계는 습식 분위기 또는 수소 분위기에서 900℃와 1000℃ 사이의 범위에서 최고 온도를 가질 수도 있다.
위의 방법에서, 열처리 공정, 예를 들어, 게이트 산화막 형성 공정과 그 후 수행되는 어닐 공정에서, 습식 분위기 또는 수소 분위기의 최고 온도는 1000℃ 또는 그 이하에 세트될 수 있다. 그러므로, 열처리 공정, 예를 들어, 게이트 산화막 형성 공정과 그 후 수행되는 어닐 공정의 최고 온도를 종단-이탈 온도 범위로서 1000℃ 또는 그 이하, 특히, 800℃-900℃에 세트함으로써 채널 이동도가 향상될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계에서, 게이트 절연막으로서 게이트 산화막은 습식 분위기에서 1000℃와 같거나 그 이상의 온도에서 습식 산화를 수행함으로써 형성될 수도 있다. 이 방법은 게이트 산화막 형성 공정에서 게이트 산화 온도가 1000℃ 또는 그 이상에 세트되는 특성을 갖는다. 게이트 산화막은 이러한 온도에서 게이트 산화막을 형성함으로써 짧은 시간 동안 형성될 수 있다.
대안적으로, 게이트 절연막을 형성하는 단계 후에 어닐 공정으로서 기판을 가열 및 냉각하는 단계에서, 습식 산화는 습식 분위기에서 1000℃와 같거나 그 이상의 온도에서 수행된다. 이 방법은 어닐 처리에서 습식 분위기 중에 1000℃ 또는 그 이상으로 온도를 상승시키는 습식 산화가 수행되는 특성을 갖는다. 그러므로, 어닐 처리에서 온도는 1000℃ 또는 그 이상에 또한 세트될 수도 있다.
대안적으로, 기판은 (11-20)면에 의해 제공되는 주표면을 가질 수도 있다. 이 방법은 기판의 주표면이 (11-20)면에 세트되는 특성을 갖는다. SiO2에 관한 격자 상수의 불균형은 이러한 면방위를 이용함으로써 감소된다. 그러므로, 어떤 댕글링 본드도 쉽게 발생되지 않고, 고 채널 이동도의 탄화규소 반도체 장치가 특히 획득될 수 있다.
본 발명이 그 바람직한 실시예에 관하여 기재되는 때에, 본 발명은 바람직한 실시예 및 구성에 한정되는 것이 아님이 이해되어야 한다. 본 발명은 다양한 변경 및 동등한 배열을 포함하도록 의도된다. 그에 더하여, 다양한 조합 및 배열중에, 바람직하게는, 그 이상, 그 이하 또는 오직 단일한 요소를 포함하는 그밖의 조합 및 배열이 또한 본 발명의 개념 및 범위 내에 있다.
이상에서 설명한 바와 같이 본 발명은, MOS 계면의 댕글링 본드를 H 또는 OH 원소에 의해 종단하는 방법으로 계면 상태 밀도를 감소시킴으로써, MOS 구조를 갖는 반도체 장치의 채널 이동도를 향상시킬 수 있다.

Claims (49)

  1. MOS 구조를 갖는 탄화규소(silicon ccarbide) 반도체 장치에 있어서,
    탄화규소로 만들어진 기판;
    탄화규소로 만들어지고 상기 기판에 배치되며, 전류 경로를 제공하기 위한 채널 영역;
    상기 전류 경로의 상류측에 배치된 제1 불순물 영역;
    상기 전류 경로의 하류측에 배치된 제2 불순물 영역;
    상기 채널 영역의 표면상에 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 게이트
    를 포함하고,
    여기서, 상기 채널 영역은 상기 게이트에 인가되는 전압을 제어함으로써 채널로서 상기 전류 경로를 제공하고, 그에 따라 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 흐르는 상기 전류 경로에서의 전류가 제어되고,
    상기 채널 영역 및 상기 게이트 절연막은 그 사이에 계면(interface)을 갖고,
    상기 계면은 수소 원자 또는 수산기에 의해 종단되는 댕글링 본드(dangling bond)를 포함하고,
    상기 계면은 2.6×1020cm-3와 같거나 그 이상의 수소 농도를 갖는
    것을 특징으로 하는 탄화규소 반도체 장치.
  2. 제1항에 있어서,
    상기 계면은 질소 원자에 의해 종단되는 또다른 댕글링 본드를 포함하는
    탄화규소 반도체 장치.
  3. 제1항에 있어서,
    상기 기판은 (11-20)면에 의해 제공되는 주표면을 갖는
    것을 특징으로 하는 탄화규소 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 댕글링 본드를 종단시키는 상기 수소 원자는 800℃와 900℃ 사이의 범위에서 최대 피크를 나타내는 이탈량(desorbing amount)을 갖는
    것을 특징으로 하는 탄화규소 반도체 장치.
  5. MOS 구조를 갖는 탄화규소 반도체 장치의 제조 방법에 있어서,
    탄화규소로 만들어진 기판을 준비하는 단계;
    상기 기판상에, 탄화규소로 만들어지고 전류 경로를 제공하는 채널 영역을 형성하는 단계;
    상기 전류 경로의 상류측에 제1 불순물 영역을 형성하는 단계;
    상기 전류 경로의 하류측에 제2 불순물 영역을 형성하는 단계;
    상기 채널 영역의 표면상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트를 형성하는 단계; 및
    상기 기판을 가열 및 냉각하는 단계
    를 포함하고,
    여기서, 상기 채널 영역은 상기 게이트에 인가되는 전압을 제어함으로써 채널로서 상기 전류 경로를 제공하고, 그에 따라 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이에 흐르는 상기 전류 경로에서의 전류가 제어되고,
    상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은, 상기 게이트 절연막과 상기 채널 영역 사이의 계면의 댕글링 본드가 수소 원자 또는 수산기에 의해 종단되도록 하기 위하여, 800℃와 900℃ 사이의 온도 범위에서 습식(wet) 분위기 또는 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 기판을 가열 및 냉각하는 단계는 상기 게이트 절연막을 형성하는 단계의 열처리로서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 절연막을 형성하는 단계의 상기 열처리로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 온도가 800℃와 같거나 그 이하가 될 때까지 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 게이트 절연막을 형성하는 단계의 상기 열처리로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 온도가 700℃와 같거나 그 이하가 될 때까지 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서, 상기 기판이 상기 습식 분위기에서 800℃와 같거나 그 이상의 온도까지 가열되는 방식으로 습식 산화 방법에 의해 게이트 절연막으로서 게이트 산화막이 형성되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서, 상기 기판이 냉각될 때, 상기 습식 산화 방법을 수행하기 위한 상기 습식 분위기가 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  11. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막은 건식(dry) 분위기, N2O 분위기, NO 분위기, 오존(ozone) 분위기, 또는 H2O 라디칼(radical) 분위기에서 산화를 수행하거나, 또는 CVD 방법으로 LTO, TEOS 또는 HTO를 증착하거나, 또는 HfO2, HfSiON, HfAlO, Al2O3, Ta2O5 또는 Si3N4를 형성하는 것에 의해 형성되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막으로서 상기 게이트 산화막은 N2O 분위기 또는 NO 분위기를 갖는 산화 방법에 의해 형성되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  13. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계의 상기 열처리로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판이 냉각될 때, 800℃와 900℃ 사이의 범위에서 미리 결정된 온도가 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  14. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계의 상기 열처리로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판이 냉각될 때, 700℃와 1000℃ 사이의 범위에서 미리 결정된 온도가 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  15. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 기판을 가열 및 냉각하는 단계는 상기 게이트 절연막과 상기 채널 영역 사이의 상기 계면의 특성을 향상시키기 위하여 어닐(anneal) 공정으로서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 800℃와 900℃ 사이의 온도 범위에서 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 온도가 800℃와 같거나 그 이하가 될 때까지 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 700℃와 1000℃ 사이의 온도 범위에서 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 온도가 700℃와 같거나 그 이하가 될 때까지 상기 습식 분위기 또는 상기 수소 분위기에서 냉각되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 800℃ 또는 그 이상의 온도 범위에서 상기 습식 분위기 또는 상기 수소 분위기에서 가열되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  21. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판은 700℃ 또는 그 이상의 온도 범위에서 상기 습식 분위기 또는 상기 수소 분위기에서 가열되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  22. 제16항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판이 냉각될 때, 800℃와 900℃ 사이의 범위에서 미리 결정된 온도가 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  23. 제16항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 상기 기판이 냉각될 때, 700℃와 1000℃ 사이의 범위에서 미리 결정된 온도가 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  24. 제16항에 있어서,
    상기 게이트 절연막의 표면상에 캡(cap) 층을 형성하는 단계
    를 더 포함하고,
    여기서, 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계는 상기 캡 층을 형성하는 단계 후에 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 캡 층을 형성하는 단계는 상기 게이트를 형성하는 단계와 함께 수행되고, 그에 따라 상기 캡 층이 상기 게이트를 제공하는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 캡 층으로서 상기 게이트는 폴리실리콘(polysilicon)으로 만들어지는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계는 상기 게이트의 라운드-오프(round-off) 산화 공정으로서 수행되고,
    상기 라운드-오프 산화 공정은 상기 습식 분위기에서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 라운드-오프 산화 공정은 800℃와 900℃ 사이의 온도 범위에서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  29. 제24항에 있어서,
    상기 캡 층을 형성하는 단계에서, 층간(interlayer) 절연막은 상기 게이트를 덮도록 형성되고,
    상기 캡 층은 상기 층간 절연막을 제공하는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  30. 제5항에 있어서,
    상기 게이트를 덮도록 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막에 대한 리플로우(reflow) 공정을 수행하는 단계
    를 더 포함하고,
    여기서, 상기 기판을 가열 및 냉각하는 단계는 상기 리플로우 공정을 수행하는 단계를 제공하는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  31. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 습식 분위기 또는 상기 수소 분위기는 800℃와 같거나 그 이상의 온도 범위에서 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  32. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 습식 분위기 또는 상기 수소 분위기는 700℃와 같거나 그 이상의 온도 범위에서 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  33. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 모든 단계는 800℃와 같거나 그 이하의 온도 범위에서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  34. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 모든 단계는 700℃와 같거나 그 이하의 온도 범위에서 수행되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  35. 제5항에 있어서,
    3×1020cm-3와 같거나 그 이상의 불순물 농도를 갖는 상기 제1 불순물 층으로서, 상기 채널 영역에 컨택하는, 소스 영역을 형성하는 단계; 및
    니켈로 만들어진 부분으로, 상기 소스 영역에 컨택하는 상기 부분인, 소스 전극을 형성하는 단계를
    더 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  36. 제5항에 있어서,
    3×1020cm-3와 같거나 그 이상의 불순물 농도를 갖는 상기 제2 불순물 층으로서, 상기 채널 영역에 컨택하거나 또는 상기 기판의 이면측(back side) 상에 배치된, 드레인 영역을 형성하는 단계; 및
    니켈로 만들어진 부분으로, 상기 드레인 영역에 컨택하는 상기 부분인, 드레인 전극을 형성하는 단계를
    더 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  37. 제5항에 있어서,
    상기 기판에, 상기 제1 불순물 영역 및 상기 제2 불순물 영역과 상이한 도전형(electric conductivity type)을 갖는 베이스 영역을 형성하는 단계;
    상기 베이스 영역에 컨택하고, 3×1020cm-3과 같거나 그 이상의 불순물 농도 및 베이스 영역으로서 같은 도전형을 갖는 컨택 영역을 형성하는 단계; 및
    상기 베이스 영역의 전위를 고정하기 위하여, 상기 컨택 영역에 컨택하는 부분으로 니켈로 만들어진 상기 부분을 갖는 전극을 형성하는 단계를
    더 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 또는 상기 전극을 어닐링(annealing)하는 단계를 더 포함하고,
    여기서, 상기 어닐링 단계는 800℃와 같거나 그 이하의 온도 범위에서 수행되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  39. 제35항 내지 제37항 중 어느 한 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 또는 상기 전극을 어닐링하는 단계를 더 포함하고,
    여기서, 상기 어닐링 단계는 700℃와 같거나 그 이하의 온도 범위에서 수행되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  40. 제5항에 있어서,
    상기 기판을 가열 및 냉각하는 단계 후에 공정이 Ar, N2, O2 또는 H2 을 포함하는 분위기에서 800℃와 같거나 그 이하의 온도에서 상기 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  41. 제40항에 있어서,
    상기 기판을 어닐링하는 단계는 700℃와 같거나 그 이하의 온도에서 수행되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  42. 제5항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 채널 영역의 상기 표면상에 제1 실리콘 산화막을 형성하는 단계;
    상기 제1 실리콘 산화막 상에, 실리콘 질화막 또는 고 유전체 막(high dielectric film)으로 만들어진 중간(intermediate) 절연막을 형성하는 단계; 및
    상기 중간 절연막의 상기 표면을 산화시킴으로써 산화막을 형성하는 단계를 포함하고,
    상기 산화막을 형성하는 단계에서, 상기 습식 분위기 또는 상기 수소 분위기는 온도가 하강될 때 800℃와 같거나 그 이상의 온도에서 유지되는
    것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  43. 제42항에 있어서,
    상기 산화막을 형성하는 단계에서, 상기 습식 분위기 또는 상기 수소 분위기는 온도가 하강될 때 700℃와 같거나 그 이상의 온도에서 유지되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  44. 제5항에 있어서,
    상기 기판을 가열 및 냉각하는 단계는 상기 습식 분위기 또는 상기 수소 분위기에서 1000℃와 같거나 그 이하인 최고 온도를 갖는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  45. 제5항에 있어서,
    상기 기판을 가열 및 냉각하는 단계는 상기 습식 분위기 또는 상기 수소 분위기에서 800℃와 900℃ 사이의 범위에서 최고 온도를 갖는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  46. 제5항에 있어서,
    상기 기판을 가열 및 냉각하는 단계는 상기 습식 분위기 또는 상기 수소 분위기에서 900℃와 1000℃ 사이의 범위에서 최고 온도를 갖는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  47. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서, 상기 게이트 절연막으로서 게이트 산화막은 상기 습식 분위기에서 1000℃와 같거나 그 이상의 온도에서 습식 산화를 수행함으로써 형성되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  48. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 게이트 절연막을 형성하는 단계 후에 상기 어닐 공정으로서 상기 기판을 가열 및 냉각하는 단계에서, 습식 산화 공정은 상기 습식 분위기에서 1000℃와 같거나 그 이상의 온도에서 수행되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  49. 제5항에 있어서,
    상기 기판은 (11-20)면에 의해 제공되는 주표면을 갖는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
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